JP5336348B2 - A / D converter - Google Patents
A / D converter Download PDFInfo
- Publication number
- JP5336348B2 JP5336348B2 JP2009297841A JP2009297841A JP5336348B2 JP 5336348 B2 JP5336348 B2 JP 5336348B2 JP 2009297841 A JP2009297841 A JP 2009297841A JP 2009297841 A JP2009297841 A JP 2009297841A JP 5336348 B2 JP5336348 B2 JP 5336348B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- analog input
- operational amplifier
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Analogue/Digital Conversion (AREA)
Description
本発明は、デジタル機器の入力回路などに適用されるA/D変換器に係り、特に高速で動作するパイプライン型のA/D変換器(A/Dコンバータ)に関するものである。 The present invention relates to an A / D converter applied to an input circuit of a digital device, and more particularly to a pipeline type A / D converter (A / D converter) operating at high speed.
各種画像センサや画像処理回路等において、1クロックで複数の信号処理を行うため、複数のステージを互いに縦列に多段で接続してアナログ信号をデジタル信号に変換するパイプライン型A/Dコンバータが知られている。
各ステージはスイッチトキャパシタ回路やA/Dコンバータ等から構成され、アナログ入力信号に応じた所定ビットのデジタル信号を出力する。
パイプライン型A/Dコンバータは、各ステージから出力されたデジタル信号を合成することで、アナログ信号に対応するデジタル信号を生成する。
Pipelined A / D converters that convert analog signals into digital signals by connecting multiple stages in multiple stages in a cascade are known to perform multiple signal processing in one clock in various image sensors and image processing circuits. It has been.
Each stage includes a switched capacitor circuit, an A / D converter, and the like, and outputs a digital signal having a predetermined bit corresponding to an analog input signal.
The pipeline type A / D converter generates a digital signal corresponding to an analog signal by synthesizing digital signals output from the respective stages.
まず、図9を参照して、パイプライン型A/Dコンバータの構成を説明する。図9は、従来のパイプライン型A/Dコンバータの構成を示すブロック図である。
同図に示すパイプライン型A/Dコンバータ500は、互いに縦列に多段で接続される複数のステージS1〜Skと、メモリ501および演算回路502とを備えて構成される。
First, the configuration of a pipeline type A / D converter will be described with reference to FIG. FIG. 9 is a block diagram showing a configuration of a conventional pipeline type A / D converter.
A pipeline type A /
各ステージS1〜Skは、A/Dコンバータ503と、D/Aコンバータ504およびスイッチトキャパシタ回路505とを備えて構成される。
A/Dコンバータ503は、サンプル動作およびホールド動作によりアナログ入力信号Vinを入力してデジタル信号d1〜dkに変換して出力するものである。
D/Aコンバータ504は、A/Dコンバータ503から出力されたデジタル信号d1〜dkを入力してアナログ信号Vanに変換して出力するものである。
Each of the stages S1 to Sk includes an A /
The A /
The D /
スイッチトキャパシタ回路505は、サンプル動作およびホールド動作により後述の入力端子Vaから入力されたアナログ入力信号Vinと、D/Aコンバータ504から出力されるアナログ信号Vanとによってアナログ出力信号Voutを生成し、当該アナログ出力信号Voutを次のステージS(n+1)に出力するものである。
そして、次段のステージS(n+1)〜Skおいても、その前のステージSnから出力されたアナログ出力信号Voutをアナログ入力信号Vinとして入力し、入力されたアナログ入力信号Vinを同様の処理手順でアナログ出力信号Voutとして出力する。
The switched
In the subsequent stages S (n + 1) to Sk, the analog output signal Vout output from the previous stage Sn is input as the analog input signal Vin, and the input analog input signal Vin is processed in the same manner. Is output as an analog output signal Vout.
つまり、ステージS1〜Skは、アナログ入力信号Vinを入力してデジタル信号d1〜dkに変換して出力すると共に、当該デジタル信号d1〜dkから変換されたアナログ信号Vanとアナログ入力信号Vinとによって生成されるアナログ出力信号Voutを後段に接続されるステージS(n+1)に出力する。
メモリ501は、各ステージS1〜Skから出力されたデジタル信号d1〜dkを順次記憶するものである。
In other words, the stages S1 to Sk receive the analog input signal Vin, convert it to the digital signals d1 to dk, and output them. The stages S1 to Sk generate the analog signals Van and analog input signals Vin converted from the digital signals d1 to dk. The analog output signal Vout is output to the stage S (n + 1) connected to the subsequent stage.
The
演算回路502は、メモリ501に記憶されたデジタル信号d1〜dkの各ビット値を合成演算して、アナログ入力信号Vinに対応する所定ビット列のデジタル出力信号Doutを出力するものである。
NビットA/Dコンバータ(N:自然数)を実現するために、S1が(M+0.5)ビット(M:N以下の自然数)のA/Dコンバータ503と、(M+0.5)ビット(M:N以下の自然数)のD/Aコンバータ504と、を具備していた場合、ステージS1からS2への転送に必要とされる最低セトリング精度は一般的に(N−M)ビットで表される。
The
N bit A / D converter: in order to realize the (N is a natural number), S1 is (M + 0.5) bit: an A / D converter 5 03 (M N a natural number equal to or less than), (M + 0.5) bits (M : A natural number equal to or less than N) D /
次に、図10を参照して、演算増幅器を用いた代表的なスイッチトキャパシタ回路600の回路構成について説明する。同図は、演算増幅器を用いた従来の代表的なスイッチトキャパシタ回路600の構成を示す回路構成図である。
同図に示すスイッチトキャパシタ回路600は、入力端子Va、出力端子Vb、演算増幅器AMP1、スイッチSW1〜SW5およびコンデンサC1,C2を備えて構成される。
Next, a circuit configuration of a typical switched
A switched
入力端子Vaは、アナログ入力信号Vinを入力する端子である。
出力端子Vbは、入力端子Vaから入力されたアナログ入力信号Vinが増幅され、アナログ出力信号Voutとして出力される端子である。
スイッチSW1〜SW5は、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Vinをサンプリング(サンプルおよびホールド)するためのサンプリング用スイッチである。
The input terminal Va is a terminal for inputting an analog input signal Vin.
The output terminal Vb is a terminal that amplifies the analog input signal Vin input from the input terminal Va and outputs it as an analog output signal Vout.
The switches SW1 to SW5 are sampling switches for sampling (sampling and holding) the analog input signal Vin, for example, by switching the circuit connection state by a control signal output from a control unit (not shown).
コンデンサC1,C2は、スイッチSW1〜SW5とそれぞれ接続され、スイッチSW1〜SW5による接続状態を切り替えることによって、アナログ入力信号Vinに対応する電荷を貯蓄・保持し、入力端子Vaから入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
演算増幅器AMP1は、コンデンサC1,C2でサンプルおよびホールドされたアナログ入力信号Vinを、ゲインAに基づく増幅度およびループ帰還係数βに基づく帰還量に基づいて増幅するものである。
Capacitors C1 and C2 are connected to switches SW1 to SW5, respectively, and store and hold charges corresponding to the analog input signal Vin by switching the connection states of the switches SW1 to SW5, and the analog input input from the input terminal Va A sampling capacitor for sampling and holding a signal.
The operational amplifier AMP1 amplifies the analog input signal Vin sampled and held by the capacitors C1 and C2 based on the amplification degree based on the gain A and the feedback amount based on the loop feedback coefficient β.
スイッチSW3が接続状態時には、演算増幅器AMP1の非反転入力(+)端子および反転入力(−)端子にコンデンサC1,C2が接続される。
また、スイッチSW3が切断状態時には、演算増幅器AMP1の反転入力端子にコンデンサC1,C2が接続され、非反転入力端子にグラウンドが接続される。
このような構成をしたスイッチトキャパシタ回路600において、まずサンプル動作期間(サンプルフェーズ)で、スイッチSW1〜SW3が接続状態になると共に、スイッチSW4,SW5が切断状態となる。すると、2つのコンデンサC1,C2にアナログ入力信号Vinに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Vinがサンプルされる。
When the switch SW3 is in the connected state, the capacitors C1 and C2 are connected to the non-inverting input (+) terminal and the inverting input (−) terminal of the operational amplifier AMP1.
When the switch SW3 is disconnected, the capacitors C1 and C2 are connected to the inverting input terminal of the operational amplifier AMP1, and the ground is connected to the non-inverting input terminal.
In the switched
次に、ホールド動作期間(トランスファフェーズ)で、スイッチSW1〜SW3が切断状態となると共に、スイッチSW4,SW5が接続状態となる。コンデンサC1,C2のそれぞれに貯蓄された電荷が保持されるため、演算増幅器AMP1によってアナログ入力信号Vinを増幅したアナログ出力信号Voutが出力される。
上記のサンプル動作およびホールド動作を交互に繰り返すことによって信号処理が行われる。
Next, in the hold operation period (transfer phase), the switches SW1 to SW3 are disconnected and the switches SW4 and SW5 are connected. Since the electric charge stored in each of the capacitors C1 and C2 is held, an analog output signal Vout obtained by amplifying the analog input signal Vin by the operational amplifier AMP1 is output.
Signal processing is performed by alternately repeating the sample operation and the hold operation.
ところで、前記のパイプライン型A/Dコンバータの消費電力を削減するために、前記(M+0.5)ビット(M:N以下の自然数)のA/Dコンバータ503と、(M+0.5)ビット(M:N以下の自然数)のD/Aコンバータ504とのM(M:N以下の自然数)を大きくし、後段への転送のセトリング要求を緩和することが考えられるが、M(M:N以下の自然数)を増大させることに伴い、A/Dコンバータ503を構成するコンパレータ数が指数的に増大することになり、エリアと、入力容量と、A/Dコンバータ503の消費電力が増大する。
By the way, in order to reduce the power consumption of the pipeline type A / D converter, the ( M + 0.5) -bit A / D converter 503 ( M : a natural number equal to or less than N) and ( M + 0.5) Although it is conceivable to increase M (M: a natural number less than N ) with the D /
また、M(M:N以下の自然数)を増大させることにより、A/Dコンバータ503を構成するコンパレータのオフセットマージンが少なくなることが一般的に知られている。
パイプライン型A/Dコンバータの消費電力を削減するためには、例えば以下の特許文献1に示されるA/Dコンバータ(回路構成)を図9中ステージS1に用いる方法がある。
Further, it is generally known that the offset margin of the comparator constituting the A /
In order to reduce the power consumption of the pipeline type A / D converter, for example, there is a method of using an A / D converter (circuit configuration) shown in the following
ここで、特許文献1のA/Dコンバータ(回路構成)を図11を用いて説明する。
図示するようにこのA/Dコンバータは、外部入力端子1と、参照電圧選択部2〜4と、キャパシタ群7と、第1のスイッチ群8と、第2のスイッチ群9と、演算増幅部5と、冗長ビットを有するサブA/Dコンバータ6およびデジタル符号化回路15とを有する構成となっている。
アナログ信号は、キャパシタ群7にサンプリングされ、電荷として保持される。そして、各構成要素を用いて、MDAC演算とA/D変換を繰り返す。この結果、キャパシタ群7に保持された電荷を逃さずにA/D変換を行う。
また、以下の非特許文献1には、CLS(Correlated Level Shift)技術により高精度転送を可能とする技術が開示されている。
Here, the A / D converter (circuit configuration) of
As shown, the A / D converter includes an
The analog signal is sampled in the capacitor group 7 and held as a charge. Then, MDAC calculation and A / D conversion are repeated using each component. As a result, A / D conversion is performed without losing the charge held in the capacitor group 7.
Non-Patent
しかし、前記特許文献1記載の方法のようにゲインを持たせるサイクリック動作させることで消費電力・エリアを削減することは可能ではあるが、後段への転送とサイクリック動作時のオペアンプを同一にするため、前記オペアンプには広動作レンジにおいて転送時に必要なゲインを確保する必要があり、前記オペアンプの構造は複雑になり、消費電力・エリアは大きくなり、消費電力・エリアの削減効果は微々たるものである。
However, although it is possible to reduce power consumption and area by performing a cyclic operation with gain as in the method described in
そこで、本発明は上記の課題に鑑みて案出されたものであり、その目的は、CLS(Correlated Level Shift)技術を用いてそのエスティメイトフェーズとレベルシフトフェーズのオペアンプを分けることにより、それぞれのオペアンプの役割に特化することで性能を大幅に向上させることができる新規なパイプライン型のA/D変換器(コンバータ)を提供することにある。 Therefore, the present invention has been devised in view of the above-described problems, and the object of the present invention is to divide the operational phase and level shift phase operational amplifiers by using CLS (Correlated Level Shift) technology. It is to provide a novel pipeline type A / D converter (converter) capable of greatly improving performance by specializing in the role of an operational amplifier.
また、本発明の他の目的は、同じくCLS技術を用いてそのエスティメイトフェーズとレベルシフトフェーズのオペアンプを分け、さらにエスティメイトフェーズのオペアンプを用いてMDAC演算とA/D変換を繰り返すことにより、わずかな時間の増加で後段への転送へのセトリング精度要求を緩和し、消費電力とエリアを大幅に削減可能とした新規なパイプライン型のA/D変換器(コンバータ)を提供することにある。 Further, another object of the present invention is to divide the operational phase and level shift phase operational amplifiers using the CLS technology, and further repeat the MDAC operation and A / D conversion using the operational phase operational amplifiers. To provide a new pipeline type A / D converter (converter) that can ease the settling accuracy requirement for transfer to the subsequent stage with a slight increase in time and can greatly reduce power consumption and area. .
前記課題を解決するために第1の発明は、
ステージを複数多段に備え、前記ステージは、アナログ入力信号を入力してデジタル信号に変換して出力すると共に、当該デジタル信号と前記アナログ入力信号とによって生成されたアナログ出力信号を後段の他のステージに出力するA/D変換器であって、
前記ステージは、
前記アナログ入力信号をサンプリングするサンプリング用キャパシタを含むサンプリング回路と、サンプリングされた前記アナログ入力信号を増幅して出力する第1の演算増幅器と、前記サンプリング回路の動作タイミングを決定するタイミング切替スイッチと、サンプリングされた前記アナログ入力信号の値を前記デジタル信号に変換して出力するA/D変換回路と、サンプリングされた前記アナログ入力信号の値を前記デジタル信号の値に応じて調整するサンプリング値調整回路と、前記第1の演算増幅器により増幅されたアナログ入力信号をサンプリングおよびレベルシフトするレベルシフト用キャパシタを含むCLS回路と、レベルシフトされた前記アナログ入力信号を増幅して出力する第2の演算増幅器と、前記レベルシフト用キャパシタと前記第1および第2の演算増幅器との接続状態を切り替えるレベルシフト用切替スイッチと、前記CLS回路によるレベルシフト後の信号を前記後段の他のステージに出力する転送スイッチと、を備え、
前記第1の演算増幅器と前記第2の演算増幅器とは、互いに出力レンジおよびゲインが異なることを特徴とするA/D変換器である。
In order to solve the above problems, the first invention
A plurality of stages are provided, and the stage inputs an analog input signal, converts it into a digital signal and outputs it, and outputs an analog output signal generated by the digital signal and the analog input signal to another stage in the subsequent stage. An A / D converter that outputs to
The stage is
A sampling circuit including a sampling capacitor for sampling the analog input signal; a first operational amplifier for amplifying and outputting the sampled analog input signal; and a timing switch for determining an operation timing of the sampling circuit; An A / D conversion circuit that converts the sampled analog input signal value into the digital signal and outputs the digital signal, and a sampling value adjustment circuit that adjusts the sampled analog input signal value according to the digital signal value A CLS circuit including a level shift capacitor for sampling and level shifting the analog input signal amplified by the first operational amplifier, and a second operational amplifier for amplifying and outputting the level shifted analog input signal And the level shift key Comprising a first and second changeover switch level shift for switching the connection state of the operational amplifier and Pashita, and a transfer switch for outputting a signal after the level shifting by the CLS circuit to another stage of the subsequent stage,
The first operational amplifier and the second operational amplifier are A / D converters having different output ranges and gains.
第2の発明は、
前記第2の演算増幅器は、前記第1の演算増幅器よりも狭出力レンジかつ高ゲインであることを特徴とするA/D変換器である。
第3の発明は、
前記ステージは、前記サンプリング用キャパシタが接続され、前記サンプリング回路によってサンプリングされた前記アナログ入力信号を保存するサミングノードをさらに含み、前記A/D変換回路は、前記サミングノードにかかる電圧をA/D変換することを特徴とするA/D変換器である。
The second invention is
The second operational amplifier is an A / D converter characterized by having a narrower output range and a higher gain than the first operational amplifier.
The third invention is
The stage further includes a summing node to which the sampling capacitor is connected and stores the analog input signal sampled by the sampling circuit, and the A / D conversion circuit converts a voltage applied to the summing node to an A / D It is an A / D converter characterized by converting.
第4の発明は、
前記複数のステージから出力される前記デジタル信号を記憶するメモリと、前記メモリにより記憶される前記デジタル信号を合成演算してビット列のデジタル出力信号を出力する演算回路と、を備えることを特徴とするA/D変換器である。
すなわち、本発明は従来のCLSにおいて、エスティメイトフェーズとレベルシフトフェーズのオペアンプをそれぞれ具備し、さらにエスティメイトフェーズの出力が複数回冗長ビットを有するサブA/Dコンバータに接続されるためのスイッチを具備したものである。
The fourth invention is:
A memory for storing the digital signals output from the plurality of stages; and an arithmetic circuit for combining and calculating the digital signals stored in the memory to output a digital output signal of a bit string. It is an A / D converter.
That is, according to the present invention, a switch for connecting an output of an estimate phase to a sub A / D converter having a redundant bit a plurality of times is provided in the conventional CLS, each having an estimate phase operational amplifier and a level shift phase operational amplifier. It is equipped.
上記構成を備える本発明によれば、サイクリックフェーズおよびエスティメイトフェーズにおいては広出力レンジかつ低ゲインである第1の演算増幅器(オペアンプ)を用いて演算を行い、レベルシフトフェーズにおいては狭出力レンジかつ高ゲインである第2の演算増幅器(オペアンプ)を用いることができる。
これにより、エリアの増大を伴わずサブA/Dコンバータのオフセットマージンを縮小せず、後段へのセトリング要求を緩和し、消費電力を大幅に削減可能としたパイプライン型A/D変換器を提供できる。
According to the present invention having the above-described configuration, computation is performed using the first operational amplifier (op-amp) having a wide output range and low gain in the cyclic phase and the estimate phase, and a narrow output range in the level shift phase. In addition, a second operational amplifier (op-amp) having a high gain can be used.
This provides a pipelined A / D converter that does not reduce the offset margin of the sub A / D converter without increasing the area, eases the settling request to the subsequent stage, and can significantly reduce power consumption. it can.
以下、本発明の一実施形態を、図面を使って説明する。
(パイプライン型A/Dコンバータ(A/D変換器)100の構成)
図1は、本実施形態のパイプライン型A/Dコンバータ100のブロック図である。
本実施形態のパイプライン型A/Dコンバータ100は、アナログ入力信号VinをNビットのデジタル出力信号Doutに変換するコンバータである。
Hereinafter, an embodiment of the present invention will be described with reference to the drawings.
(Configuration of pipeline type A / D converter (A / D converter) 100)
FIG. 1 is a block diagram of a pipeline type A /
The pipeline type A /
このため、各ビットを決定するための縦列接続されたk個のステージ(図中にSと記す)S1、S2…Skと、各ステージS1〜Skにおいて決定された2桁のデジタル出力信号dij(iは1〜k、jは1〜n)を格納するメモリ102と、このメモリ102に格納されたデジタル出力信号dijに基づいてアナログ入力信号VinのA/D変換値をデジタル出力信号Doutを演算する演算回路101と、を有している。
For this reason, k stages (denoted as S in the figure) S1, S2... Sk connected in cascade to determine each bit, and the two-digit digital output signal dij (determined in each stage S1 to Sk) i is 1 to k, j is 1 to n), and the digital output signal Dout is calculated from the A / D conversion value of the analog input signal Vin based on the digital output signal dij stored in the
ステージS1〜Skは直列に多段に接続され、各々入力されるアナログ入力信号Vinに基づいて2桁のデジタル出力信号dijをメモリ102に送出する。また、各ステージS1〜Skでは、入力されたアナログ入力信号Vinが、デジタル出力信号dijのD/A変換結果に基づいて変換され、アナログ出力信号Voutとして次のステージに出力される。
The stages S1 to Sk are connected in multiple stages in series, and send a two-digit digital output signal dij to the
メモリ102は、k個のステージS1〜Skの各々から2桁のデジタル出力信号dijを入力し、格納する。このため、メモリ102には、少なくとも、2ビットのアドレスを(k×n)個格納できる半導体メモリ等が用いられる。
演算回路101は、メモリ102に格納されたデジタル出力信号dijに基づいて演算し、N桁のデジタル出力信号Doutを出力する。デジタル出力信号Doutを算出するための演算は、次のように行われる。
The
The
すなわち、演算回路101は、ステージSkのデジタル出力信号dknにおいて、dknの最上位の桁と、dk(n−1)の最下位の桁を2進法で加算する。さらに、加算の結果(加算値)に基づいて、dk(n−1)の最上位桁と、dk(n−2)の最下位桁を、同じく2進法で加算する。また、ステージ間の処理も同様で、加算の結果(加算値)に基づいて、dk1の最上位桁と、d(k−1)nの最下位桁を、同じく2進法で加算する。
このような処理を繰り返し、初段のステージS1のデジタル出力信号d11の最下位桁と初段のステージS1のデジタル出力信号d12の最上位桁までを足し合わせる。足し合わされた最終的な結果は、デジタル出力信号Doutとして出力される。
That is, the
Such processing is repeated to add up the least significant digit of the digital output signal d11 of the first stage S1 and the most significant digit of the digital output signal d12 of the first stage S1. The final result of the addition is output as a digital output signal Dout.
図2は、以上述べたデジタル出力信号Doutを算出する演算を例示するための図である。図2の例では、4個のステージS1〜S4があって、各ステージS1〜S4が、2桁のデジタル出力信号d11、d12、d21、d22、d31、d32、d41、d42をそれぞれ図1に示したメモリ102に出力するものとする。より具体的には、デジタル出力信号d11、d12、d21、d22、d31、d32、d41、d42の値を、以下のように定める。
d11=01、d12=10、d21=00、d22=01、d31=01、d32=10、d41=00、d42=10
図2の例では、隣接するデジタル出力によって出力されるデジタル出力の最上位桁と最下位桁とを加算した結果、デジタル出力信号Doutとして、「100100010」の値が得られる。
FIG. 2 is a diagram for illustrating the calculation for calculating the digital output signal Dout described above. In the example of FIG. 2, there are four stages S1 to S4, and each of the stages S1 to S4 has two digits of digital output signals d11, d12, d21, d22, d31, d32, d41, and d42 in FIG. Assume that the data is output to the
d11 = 01, d12 = 10, d21 = 00, d22 = 01, d31 = 01, d32 = 10, d41 = 00, d42 = 10
In the example of FIG. 2, as a result of adding the most significant digit and the least significant digit of the digital output output by the adjacent digital outputs, a value of “100100010” is obtained as the digital output signal Dout.
(ステージS1)
図3は、本実施形態のパイプライン型A/DコンバータのステージS1を説明するための図であって、ステージS1の回路構成を示している。なお、図1に示したステージS1〜Skの各々は、同一の回路構成を有しているから、図3によるステージS1の説明を、全てのステージS1〜Skの説明に代えるものとする。また、任意のステージSkの回路構成に、従来技術と同じ構造を用いても良い。
このステージS1は、アナログ入力信号Vinを入力し、デジタル出力信号d11、d1、d2…、d1nを出力すると共に、後段のステージS2にアナログ出力信号Voutを出力する回路である。
(Stage S1)
FIG. 3 is a diagram for explaining the stage S1 of the pipeline type A / D converter of the present embodiment, and shows a circuit configuration of the stage S1. Since each of the stages S1 to Sk shown in FIG. 1 has the same circuit configuration, the description of the stage S1 shown in FIG. 3 is replaced with the description of all the stages S1 to Sk. Further, the same structure as that of the prior art may be used for the circuit configuration of an arbitrary stage Sk.
This stage S1 is a circuit that receives an analog input signal Vin, outputs digital output signals d11, d1, d2,..., D1n, and outputs an analog output signal Vout to a subsequent stage S2.
このためにステージS1は、入力されたアナログ入力信号Vinをサンプリングするサンプルキャップ(図中にCapと示す)306a、306b、306cと、前記非特許文献1に開示されるようなCLS(Correlated Level Shift)技術により高精度転送を可能とするためのCLSキャップ306dと、アナログ入力信号Vinをデジタル出力信号d11、d12…、d1nに変換するA/D変換回路302と、サンプルキャップ306bの出力を所定の多値出力に振り分ける多値出力回路307_1と、サンプルキャップ306cの出力を所定の多値出力に振り分ける多値出力回路307_2と、アナログ入力信号Vinに基づいた値をA/D変換回路302のデジタル出力の数に応じた所定のゲインGで増幅するオペアンプ(演算増幅器)303a、303bと、を有している。
For this purpose, the stage S1 includes sample caps (cap) 306a, 306b, 306c for sampling the input analog input signal Vin, and CLS (Correlated Level Shift as disclosed in
第1の演算増幅器であるオペアンプ303aはCLS技術においてエスティメイトフェーズ(Estimate phase)中に動作する回路構成となっており、また、第2の演算増幅器であるオペアンプ303bはCLS技術においてレベルシフトフェーズ(Levelshift phase)中に動作する回路構成となっている。
このパイプライン型A/D変換器100では、オペアンプ303a、303bのゲインGを入力されたA/D変換回路302のデジタル出力信号dijの数がnのとき、2の(n−1)乗としなければならない。サンプルキャップ306aと306bの容量は共にCであり、サンプルキャップ306cはその容量が2Cである。
The
In this pipeline type A /
ここで、オペアンプ303aには広出力レンジであり、かつ低ゲインである演算増幅器が用いられることが好適である。また、一方のオペアンプ303bには、これと反対に狭出力レンジであり、かつ高ゲインである演算増幅器が用いられることが好適である。これらオペアンプ303a、303bは簡単な構造で実現できるので、広出力レンジであり、高ゲインである増幅器1つを用いる場合に比べ、その消費電力とエリアを大幅に削減可能となる。
Here, it is preferable to use an operational amplifier having a wide output range and a low gain as the
また、本実施形態のパイプライン型A/Dコンバータ100は、制御回路301が出力するクロックφ1にしたがって開閉するSW(スイッチ)305a、305b、305c、305d、305e、305f、クロックφ2にしたがって開閉するSW305g、305n、クロックφ3にしたがって開閉するSW305p、クロックφ4にしたがって開閉するSW305r、クロックφ5にしたがって開閉するSW305q、クロックφ6にしたがって開閉するSW305oを有している。
Further, the pipeline type A /
多値出力回路307_1に含まれるSW305h、305i、305jの開閉は、A/D変換回路302の出力結果にしたがって行われ、多値出力回路307_2に含まれるSW305k、305l、305mの開閉は、A/D変換回路302の出力結果にしたがって行われる。以上のSW305a〜305rは、いずれもアナログスイッチである。
なお、本実施形態では、パイプライン型A/Dコンバータ100が制御回路301を有し、クロックφ1、φ2、φ3、φ4、φ5、Φ6が制御回路301によって出力されるものとする。
また、図中に符号304を付して示した箇所は、サミングノードであり、電荷を保存することができる。
また、多値出力回路307_1はデジタル出力信号d12をアナログ信号に変換する構成、多値出力回路307_2はデジタル出力信号d11をアナログ信号に変換する構成であってそれぞれD/Aサブコンバータとして機能する。
The SWs 305h, 305i, and 305j included in the multilevel output circuit 307_1 are opened / closed according to the output result of the A /
In this embodiment, it is assumed that the pipeline A /
A portion indicated by
The multi-value output circuit 307_1 is configured to convert the digital output signal d12 into an analog signal, and the multi-value output circuit 307_2 is configured to convert the digital output signal d11 into an analog signal, and each functions as a D / A sub-converter.
(動作)
以上のような構成をしたステージSの動作を説明する。
アナログ入力信号Vinは、SW305b、305cのオンによってサンプルキャップ306aに導かれ、SW305b、305dのオンによってサンプルキャップ306bに導かれ、SW305b、305eのオンによってサンプルキャップ306cに導かれる。
サンプルキャップ306a、306b、306cは、アナログ入力信号Vinの電荷をチャージしてサンプリング(サンプル動作とも記す)を行う。サンプリングされた電荷はサミングノード304に保存される。
また、同時にアナログ入力信号Vinは、SW305b、305fのオンによってA/D変換回路302に入力され、さらに、A/D変換回路302で演算がされ、デジタル出力信号d11の値が決定する。
(Operation)
The operation of the stage S configured as described above will be described.
The analog input signal Vin is guided to the sample cap 306a when the SWs 305b and 305c are turned on, guided to the sample cap 306b when the SWs 305b and 305d are turned on, and is guided to the sample cap 306c when the SWs 305b and 305e are turned on.
The sample caps 306a, 306b, and 306c charge the analog input signal Vin and perform sampling (also referred to as sample operation). The sampled charge is stored in the summing
At the same time, the analog input signal Vin is input to the A /
多値出力回路307_2では、デジタル出力信号d11の値が00の場合、SW305kがオン状態となり、SW305l、SW305mがそれぞれオフ状態となり、電圧値(VC+Vr)(VC:アナログコモングラウンド電圧)(Vr:Vinの最大入力レンジ、Vr>0)Vを出力する端子と接続され、また、デジタル出力信号d11の値が01の場合、SW305lがオン状態となり、SW305k、SW305mがそれぞれオフ状態となり、電圧値(VC)Vを出力する端子と接続され、また、デジタル出力信号d11の値が10の場合、SW305mがオン状態となり、SW305k、SW305lがそれぞれオフ状態となり、電圧値(VC−Vr)Vを出力する端子と接続される。 In the multi-value output circuit 307_2, when the value of the digital output signal d11 is 00, the SW 305k is turned on, the SW 305l and SW 305m are turned off, and the voltage value (VC + Vr) (VC: analog common ground voltage) (Vr: Vin When the value of the digital output signal d11 is 01, SW305l is turned on, SW305k and SW305m are turned off, and the voltage value (VC ) When connected to a terminal that outputs V, and when the value of the digital output signal d11 is 10, the SW 305m is turned on, the SW 305k and SW 305l are turned off, and the voltage value (VC−Vr) V is output. Connected.
ここでは、d11=00が出力されるアナログ入力信号Vinが入力されたとする。デジタル出力信号d11は、図1に示したメモリ102に出力され、また、分岐されて多値出力回路307_2を介し、SW305k〜305mに導かれる。
サイクリックフェーズ(図5中φ2がH)においては多値出力回路307_1はSW305iがオンしており、サンプルキャップ306bはVCへと接続されている。サミングノード304に保存された電荷に対し、サイクリックフェーズにおいてSW305nのオンによって、オペアンプ303aの出力電圧が(2・Vin+Vr)Vとなる。
Here, it is assumed that an analog input signal Vin that outputs d11 = 00 is input. The digital output signal d11 is output to the
In the cyclic phase (φ2 in FIG. 5 is H), the multi-value output circuit 307_1 has the SW 305i turned on, and the sample cap 306b is connected to the VC. With respect to the electric charge stored in the summing
サイクリックフェーズにおいてSW305gのオンにより、前記オペアンプ303aの出力電圧がA/D変換回路302に入力され、さらに、A/D変換回路302で演算がされ、デジタル出力信号d12の値が決定する。
また、サイクリックフェーズではオペアンプ303aの出力電圧が(2・Vin+Vr)Vとなるため、入力電圧Vinに対してゲイン2を乗するため、A/D変換回路302のオフセットマージンを全く損なうことがない。
When the SW 305g is turned on in the cyclic phase, the output voltage of the
In the cyclic phase, since the output voltage of the
トランスファフェーズ(図5中φ4がH)において、多値出力回路307_1では、デジタル出力信号d12の値が00の場合、SW305hがオン状態となり、SW305i、SW305jがそれぞれオフ状態となり、電圧値(VC+Vr)Vを出力する端子と接続され、また、デジタル出力信号d12の値が01の場合、SW305iがオン状態となり、SW305h、SW305jがそれぞれオフ状態となり、電圧値(VC)Vを出力する端子と接続され、また、デジタル出力信号d12の値が10の場合、SW305jがオン状態となり、SW305h、SW305iがそれぞれオフ状態となり、電圧値(VC−Vr)Vを出力する端子と接続される。ここでは、d12=10が出力されるアナログ入力信号Vinが入力されたとする。 In the transfer phase (φ4 is H in FIG. 5), in the multi-value output circuit 307_1, when the value of the digital output signal d12 is 00, SW305h is turned on, SW305i and SW305j are turned off, and the voltage value (VC + Vr) When the value of the digital output signal d12 is 01, the SW 305i is turned on, the SW 305h and the SW 305j are turned off, and connected to a terminal that outputs the voltage value (VC) V. When the value of the digital output signal d12 is 10, the SW 305j is turned on, the SW 305h and the SW 305i are turned off, and connected to a terminal that outputs a voltage value (VC−Vr) V. Here, it is assumed that an analog input signal Vin that outputs d12 = 10 is input.
エスティメイトフェーズ(図5中Φ3とΦ4が共にH)において、SW305rのオンにより、サミングノード304に保存された電荷に対し、サンプルキャップ306a、306b、306cで演算が行われ、Voutに転送される。また、同時にVoutにはCLSキャップ306dが接続されており、エスティメイトフェーズにおける演算結果がCLSキャップ306dに記憶される。
In the estimate phase (Φ3 and Φ4 are both H in FIG. 5), when the SW 305r is turned on, the charges stored in the summing
レベルシフトフェーズ(図5中Φ5がL)において、SW305p、305qのオフによりCLS技術によってオペアンプ303aの有限ゲインgaと、オペアンプ303bの有限ゲインgbの積で表される、ga・gbの精度で、サミングノード304に保存された電荷に対し、サンプルキャップ306a、306b、306cで演算が行われ、Voutに転送される。転送の結果、アナログ出力信号Voutが目標値としてステージS2に出力される。また、サイクリックフェーズにおいて、1.5ビット判定行われているため、一般的なパイプラインA/D変換器に比べその転送時のセトリング精度要求が緩和され、オペアンプ303bの消費電力を大幅に削減可能となる。
In the level shift phase (Φ5 in FIG. 5 is L), SW305p and 305q are turned off with the accuracy of ga · gb, which is expressed by the product of the finite gain ga of the
(A/D変換回路302)
図4は、図3に示したA/D変換回路302の一例を説明するためのブロック図である。
サミングノード309には、図3に示したA/D変換回路302の入力電圧が印加されるものとする。制御回路403は、2入力4出力の制御回路を表す。制御回路403は、図示されていない制御信号によって2入力信号からd11とd12を選択出力している。
このA/D変換回路302は、サミングノード309の電圧と、予め設定されている基準電圧VC+(1/4)Vr、VC+(−1/4)Vrとを比較し、結果をデジタル出力信号d11、d12として出力する。
(A / D conversion circuit 302)
FIG. 4 is a block diagram for explaining an example of the A /
It is assumed that the input voltage of the A /
The A /
サミングノード309の電圧がVC+(1/4)Vrより大きい場合はデジタル出力信号d11、d12=10を出力し、サミングノード309の電圧がVC+(−1/4)Vrより大きく、VC+(1/4)Vrより小さい場合はデジタル出力信号d11、d12=01を出力し、サミングノード309の電圧がVC+(−1/4)Vrより小さい場合はデジタル出力信号d11、d12=00を出力する。
When the voltage of the summing
デジタル出力信号d11は、多値出力回路307_2に入力されてSW305k〜305mを制御する。また、デジタル出力信号d12は、多値出力回路307_1に入力されてSW305h〜305jを制御する。
なお、図4は、ステージSが2個のデジタル出力信号d11、d12を出力する場合のコンパレータの構成を表している。ステージSがm個(m:自然数)のデジタル出力信号d11、d12…、d1mを出力する構造を持つ場合は、制御回路403が2入力4・m出力回路としなければならない。
The digital output signal d11 is input to the multilevel output circuit 307_2 to control the SWs 305k to 305m. The digital output signal d12 is input to the multi-value output circuit 307_1 to control the SWs 305h to 305j.
FIG. 4 shows the configuration of the comparator when the stage S outputs two digital output signals d11 and d12. When the stage S has a structure that outputs m (m: natural number) digital output signals d11, d12,..., D1m, the
なお、図4は、ステージSが1.5ビットのA/D変換回路302を具備する場合のコンパレータの構成を表している。ステージ1がM.5ビット(M:自然数)のA/D変換回路302を具備する場合は、(2の(M+1)乗−2)個のコンパレータが必要で、各コンパレータの基準電圧は、(±1/(2の(M+1)乗))、(±3/(2の(M+1)乗))(±5/(2の(M+1)乗))、…、(±(2の(M+1)乗−3)/(2の(M+1)乗))としなければならない。
FIG. 4 shows the configuration of the comparator when the stage S includes a 1.5-bit A /
(クロック)
図3中に示したクロックφ1、φ2、φ3、φ4、φ5、φ6について説明する。
図5(a)〜(f)は、クロックφ1、φ2、φ3、φ4、φ5、φ6の出力タイミングを説明するためのタイミングチャートであって、縦軸に信号値High(H)、Low(L)を、横軸に時間を示している。
図5(a)は、クロックφ1のタイミングチャートであり、図5(b)は、クロックφ2のタイミングチャートである。図5(c)はクロックφ3のタイミングチャートであり、図5(d)はクロックφ4のタイミングチャートであり、図5(e)はクロックφ5のタイミングチャートであり、図5(f)はクロックφ6のタイミングチャートである。
(clock)
The clocks φ1, φ2, φ3, φ4, φ5, and φ6 shown in FIG. 3 will be described.
FIGS. 5A to 5F are timing charts for explaining the output timings of the clocks φ1, φ2, φ3, φ4, φ5, and φ6. The vertical axis represents the signal values High (H), Low (L ) On the horizontal axis.
5A is a timing chart of the clock φ1, and FIG. 5B is a timing chart of the clock φ2. 5C is a timing chart of the clock φ3, FIG. 5D is a timing chart of the clock φ4, FIG. 5E is a timing chart of the clock φ5, and FIG. 5F is a clock φ6. It is a timing chart.
パイプライン型A/Dコンバータでは、クロックφ1がHである期間がサンプルフェーズ(Sample phase)となる。また、クロックφ2がHである期間がサイクリックフェーズ(Cyclic phase)となる。また、クロックφ4がHである期間がトランスファフェーズ(Transfer phase)となる。また、トランスファフェーズはCLS技術によって2つのフェーズ(エスティメイトフェーズ(Estimate phase)・レベルシフトフェーズ(Levelshift phase))に分けられ、クロックΦ3とΦ4が共にHである期間がエスティメイトフェーズ、クロックΦ5がLである期間がレベルシフトフェーズとなる。 In the pipeline type A / D converter, a period in which the clock φ1 is H is a sample phase. Further, a period in which the clock φ2 is H is a cyclic phase. Further, a period in which the clock φ4 is H is a transfer phase. The transfer phase is divided into two phases (estimate phase and level shift phase) by the CLS technique. The period in which the clocks Φ3 and Φ4 are both H is the estimate phase, and the clock Φ5 is The period during which L is the level shift phase.
図中に示したタイミングt1、t2、t3、t4は、いずれもパイプライン型A/Dコンバータの動作タイミングを示すものであって、t1はサンプルフェーズに含まれる任意のタイミングである。また、t2はサイクリックフェーズに含まれる任意のタイミングである。また、t3はエスティメイトフェーズに含まれる任意のタイミングである。また、t4はレベルシフトフェーズに含まれる任意のタイミングである。 The timings t1, t2, t3, and t4 shown in the figure all indicate the operation timing of the pipeline type A / D converter, and t1 is an arbitrary timing included in the sample phase. T2 is an arbitrary timing included in the cyclic phase. T3 is an arbitrary timing included in the estimate phase. T4 is an arbitrary timing included in the level shift phase.
また、本実施形態では、クロックφ1とクロックφ2とクロックΦ4は、同時にHにならないノンオーバーラップクロックとなっている。また、本実施形態では、クロックφ1とクロックφ6は、同時にHにならないノンオーバーラップクロックとなっている。また、Φ5の反転をΦ5B(図示せず)と規定すると、クロックφ1とクロックφ3とクロックΦ5Bは、同時にHにならないノンオーバーラップクロックとなっている。 In this embodiment, the clock φ1, the clock φ2, and the clock φ4 are non-overlapping clocks that do not simultaneously become H. In the present embodiment, the clock φ1 and the clock φ6 are non-overlapping clocks that do not simultaneously become H. If the inversion of Φ5 is defined as Φ5B (not shown), the clock φ1, the clock φ3, and the clock Φ5B are non-overlapping clocks that do not simultaneously become H.
(作用)
次に、図5に示したt1〜t4のタイミングにおける本実施形態のステージSの動作(作用)を順を追って説明する。
〈サンプルフェーズ:Sample phase〉
まず図3は、図5に示したt1のタイミング、すなわちサンプルフェーズにおけるステージSの状態を表した図である。
サンプルフェーズでは、SW305b、305cのオンによってサンプルキャップ306aに導かれ、SW305b、305dのオンによってサンプルキャップ306bに導かれ、SW305b、305eのオンによってサンプルキャップ306cに導かれる。さらに、SW305aがオンするので、サンプルキャップ306a、306b、306cに電荷がチャージされてサンプル動作が行われる。また、同時にアナログ入力信号Vinは、SW305b、305fのオンによってA/D変換回路302に入力される。
(Function)
Next, the operation (action) of the stage S of the present embodiment at the timings t1 to t4 shown in FIG. 5 will be described step by step.
<Sample phase>
FIG. 3 is a diagram showing the timing of t1 shown in FIG. 5, that is, the state of the stage S in the sample phase.
In the sample phase, the SW 305b and 305c are turned on to be guided to the sample cap 306a, the SW 305b and 305d are turned on to be guided to the sample cap 306b, and the SW 305b and 305e are turned on to be guided to the sample cap 306c. Further, since the SW 305a is turned on, the sample caps 306a, 306b, and 306c are charged and the sample operation is performed. At the same time, the analog input signal Vin is input to the A /
A/D変換回路302では演算がされ、デジタル出力信号d11の値が決定する。ここでは、d11=00が出力されるアナログ入力信号Vinが入力されたとする。デジタル出力信号d11は、図1に示したメモリ102に出力され、また、分岐されて多値出力回路307_2を介し、スイッチ305k〜305mに導かれる。
The A /
〈サイクリックフェーズ:Cyclic phase〉
次に図6は、図5中t2のタイミング、すなわちサイクリックフェーズにおけるステージ1の状態を表した図である。
サイクリックフェーズでは、SW305a、305b、305c、305d、305e、305fがオフされる。このため、サンプルキャップ306a、306b、306cにサンプリングされたアナログ入力信号Vinの電荷がサミングノード304に保存、確定される。また、SW305g、305i、305n、305o、305pがオンされる。ここで、多値出力回路307_2では、デジタル出力信号d11の値が00の場合、SW305kがオン状態となり、SW305l、SW305mがそれぞれオフ状態となり、電圧値(VC+Vr)(VC:アナログコモングラウンド電圧)(Vr:Vinの最大入力レンジ、Vr>0)Vを出力する端子と接続され、また、デジタル出力信号d11の値が01の場合、SW305lがオン状態となり、SW305k、SW305mがそれぞれオフ状態となり、電圧値(VC)Vを出力する端子と接続され、また、デジタル出力信号d11の値が10の場合、SW305mがオン状態となり、SW305k、SW305lがそれぞれオフ状態となり、電圧値(VC−Vr)Vを出力する端子と接続される。
<Cyclic phase>
Next, FIG. 6 is a diagram showing the timing of t2 in FIG. 5, that is, the state of the
In the cyclic phase, the SWs 305a, 305b, 305c, 305d, 305e, and 305f are turned off. Therefore, the charge of the analog input signal Vin sampled in the sample caps 306a, 306b, and 306c is stored and determined in the summing
また、サイクリックフェーズにおいてオペアンプ303aの出力ノードは、スイッチ305g、305o、305pのオンによってA/D変換回路302に入力される。
サイクリックフェーズでは、サミングノード304に保存された電荷に対し、サンプルキャップ306a、306b、306cで演算が行われ、A/D変換回路302に再度転送される。転送の結果、A/D変換回路302で演算がされ、デジタル出力信号d12の値が決定する。ここでは、d12=10が出力されるアナログ入力信号Vinが入力されたとする。デジタル出力信号d12は、図1に示したメモリ102に出力され、また、分岐されて多値出力回路307_1を介し、スイッチ305h〜305jに導かれる。
In the cyclic phase, the output node of the
In the cyclic phase, the charge stored in the summing
〈エスティメイトフェーズ:Estimate phase〉
図7は、図5中t3のタイミング、すなわちエスティメイトフェーズにおけるステージSの状態を表した図である。
エスティメイトフェーズでは、d12の結果に基づき、多値出力回路307_1の接続先が変更される。ここでは、d12=10なので、SW305jがオン状態、SW305h、305iがオフ状態となる。
また、エスティメイトフェーズでは、サミングノード304に保存された電荷に対し、サンプルキャップ306a、306b、306cで演算が行われ、Voutとレベルシフトキャップ306dに転送される。転送の結果、アナログ出力信号が目標値としてVoutとレベルシフトキャップ306dに記憶される。
<Estimate phase>
FIG. 7 is a diagram showing the timing of t3 in FIG. 5, that is, the state of the stage S in the estimate phase.
In the estimate phase, the connection destination of the multi-value output circuit 307_1 is changed based on the result of d12. Here, since d12 = 10, SW 305j is turned on and SW 305h and 305i are turned off.
In the estimate phase, the charges stored in the summing
〈レベルシフトフェーズ:Levelshift phase〉
図8は、図5中t4のタイミング、すなわちレベルシフトフェーズにおけるステージSの状態を表した図である。
レベルシフトフェーズでは、エスティメイトフェーズにおいて目標値としてVoutとレベルシフトキャップ306dに記憶された電圧に対し、CLS技術によってオペアンプ303bの有限ゲイン分さらに高精度にVoutの電圧が最終目標値として次のステージSに転送される。
<Levelshift phase>
FIG. 8 is a diagram showing the timing of t4 in FIG. 5, that is, the state of the stage S in the level shift phase.
In the level shift phase, Vout and the voltage stored in the level shift cap 306d as target values in the estimate phase are set to the next stage as the final target value with the voltage of Vout more accurately by the finite gain of the
このように本発明のAD変換器100では、CLS動作においてそのエスティメイトフェーズに用いる増幅器(オペアンプ)と、レベルシフトフェーズに用いる増幅器(オペアンプ)とを分けることにより、オペアンプに要求されるゲイン精度と、出力レンジを分離することが可能となる。これによって、ゲイン精度と出力レンジとを両立させた同一の増幅器を用いた場合に比べて消費電力・エリアを大きく削減することができる。
As described above, in the
また、サイクリックフェーズに用いる増幅器(オペアンプ)と、エスティメイトフェーズに用いる増幅器(オペアンプ)を同一にすることにより、サイクリックフェーズのA/D変換精度は冗長性を持っているため、低ゲインの増幅器(オペアンプ)でサイクリックフェーズのA/D変換が可能となり、エリアを削減することができる。
また、一般的なサイクリック型A/D変換器に対し、CLS技術を用いることにより、トランスファフェーズにおいてその転送精度がエスティメイトフェーズに用いる増幅器(オペアンプ)のゲインと、レベルシフトフェーズに用いる増幅器(オペアンプ)のゲインとの積に依存するため、転送時のゲインエラーは保証される。
In addition, by making the amplifier (op-amp) used in the cyclic phase the same as the amplifier (op-amp) used in the estimate phase, the cyclic phase A / D conversion accuracy has redundancy, so low gain An amplifier (op-amp) can perform cyclic phase A / D conversion, and the area can be reduced.
In addition, by using CLS technology for a general cyclic A / D converter, the transfer accuracy in the transfer phase is the gain of an amplifier (op-amp) used in the estimate phase, and the amplifier used in the level shift phase ( The gain error during transfer is guaranteed because it depends on the product of the gain of the operational amplifier).
また、サイクリックフェーズにおいてA/D変換が行われるため、後段へ転送するときの目標値へのセトリング要求が緩和され、レベルシフトフェーズに用いる増幅器(オペアンプ)の消費電力を大幅に削減することができる。
なお、本実施の形態では、ステージSが2個のデジタル出力信号d11、d12を出力する場合のステージ1の構成について説明したが、ステージSがm(3以上、以下同じ)個のデジタル出力信号d11、d12…、d1mを出力する構造を持つ場合は、サイクリックフェーズΦ2をさらにm分割し、Φ2_1、Φ2_2…、Φ2_mを導入する必要がある。
In addition, since A / D conversion is performed in the cyclic phase, the settling request to the target value when transferring to the subsequent stage is alleviated, and the power consumption of the amplifier (op-amp) used in the level shift phase can be greatly reduced. it can.
In the present embodiment, the configuration of the
また、SW305d、305fと、サンプルキャップ306bと、多値出力回路307_1を含む回路構成308_1と同型の回路構成を図中に示すノード309とサミングノード304の間に並列にm個接続し、回路構成308_x(x:m以下の自然数)に含まれるサンプルキャップの容量は(2の(x−1)乗)・Cとしなければならない。
また、デジタル出力信号d11は多値出力回路307_mに接続し、デジタル出力信号d12は多値出力回路307_(m−1)に接続し、…、デジタル出力信号d1mは多値出力回路307_1に接続しなければならない。
In addition, m circuit configurations of the same type as the circuit configuration 308_1 including the SWs 305d and 305f, the sample cap 306b, and the multi-value output circuit 307_1 are connected in parallel between the
The digital output signal d11 is connected to the multi-value output circuit 307_m, the digital output signal d12 is connected to the multi-value output circuit 307_ (m−1),..., And the digital output signal d1m is connected to the multi-value output circuit 307_1. There must be.
また、本実施の形態では、ステージSが2ビットのデジタル出力信号d11、d12を出力する場合の構成について説明したが、ステージSが(M+1)ビットのデジタル出力信号d11、d12を出力する構造を持つ場合は、M.5ビットのA/D変換回路302を具備する必要がある。
また、SW305d、305fと、サンプルキャップ306bと、多値出力回路307_1を含む回路構成308_1と同型の回路構成を図中に示すノード309とサミングノード304の間に並列に2・M個接続し、回路構成308_y(y:2・M以下の自然数)に含まれるサンプルキャップの容量は(2の(y−1)乗)・Cとしなければならない。
In this embodiment, the configuration in which the stage S outputs the 2-bit digital output signals d11 and d12 has been described. However, the structure in which the stage S outputs the (M + 1) -bit digital output signals d11 and d12 is described. If you have M.M. It is necessary to provide a 5-bit A /
In addition, 2 · M pieces of the same circuit configuration as the circuit configuration 308_1 including the SWs 305d and 305f, the sample cap 306b, and the multi-value output circuit 307_1 are connected in parallel between the
また、デジタル出力信号d11は多値出力回路307_(2・M)、307_(2・M−1)…、307_(2・M−(M−1))に接続し、デジタル出力信号d12は多値出力回路307_M、307_(M−1)…、307_1に接続しなければならない。
以上、ステージSの動作の時系列に沿った説明である。なお、図5に示したt5はφ4の立ち上がり時刻であり、t5以降のトランスファフェーズは、図1に示した後段のステージS2においてサンプルフェーズとなる。ステージS2、S4…の偶数番目のステージは図3と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートはφ1の立ち上がり時刻がt5となり、φ2、φ3、φ4、φ5、φ6のφ1に対する相対関係は全て図5と同様であるクロックによって駆動され、本実施の形態と同様に動作する。
The digital output signal d11 is connected to the multi-value output circuits 307_ (2 · M), 307_ (2 · M−1)... 307_ (2 · M− (M−1)), and the digital output signal d12 is Must be connected to the value output circuits 307_M, 307_ (M-1)... 307_1.
This is the description of the operation of the stage S along the time series. Note that t5 shown in FIG. 5 is the rise time of φ4, and the transfer phase after t5 becomes a sample phase in the subsequent stage S2 shown in FIG. The even-numbered stages S2, S4,... Have the same circuit configuration as in FIG. 3, and the timing chart of the clock for driving the analog switch has a rise time of φ1, t5, and φ2, φ3, φ4, φ5, and φ6. The relative relationships with respect to φ1 are all driven by the same clock as in FIG. 5 and operate in the same manner as in the present embodiment.
また、ステージS3、S5…の奇数番目のステージは図3と同様の回路構成を持ち、そのアナログスイッチを駆動するクロックのタイミングチャートは全て図5と同様であるクロックによって駆動され、本実施の形態と同様に動作する。
また、本発明の一実施形態の回路構成は、全差動系の回路構成に適用することも可能である。
The odd-numbered stages S3, S5,... Have the same circuit configuration as that in FIG. 3, and all timing charts of clocks for driving the analog switches are driven by the same clocks as in FIG. Works as well.
The circuit configuration of the embodiment of the present invention can also be applied to a fully differential circuit configuration.
また、前記課題を解決するための手段に記載した発明を構成するステージは本実施形態のステージS1〜Skに対応し、同じくサンプリング用キャパシタおよびをサンプリング用キャパシタ含むサンプリング回路はCap306a〜306cに対応し、サンプリング値調整回路は多値出力回路307_1、307_2に対応する。
また、同じく第1および第2の演算増幅器は本実施形態のオペアンプ303a、303bに対応し、タイミング切替スイッチはアナログスイッチSW305a〜305rに対応する。
The stages constituting the invention described in the means for solving the problems correspond to the stages S1 to Sk of the present embodiment, and the sampling circuits including the sampling capacitors and the sampling capacitors also correspond to the Caps 306a to 306c. The sampling value adjustment circuit corresponds to the multi-value output circuits 307_1 and 307_2.
Similarly, the first and second operational amplifiers correspond to the
また、A/D変換回路は本実施形態のA/D変換回路302に対応し、サンプリング値調整回路は多値出力回路307_1、307_2に対応し、レベルシフト用キャパシタはCLSキャップ306dに対応し、CLS回路はこのCLSキャップ306dを含む回路に対応する。
また、レベルシフト用切替スイッチは本実施形態のアナログスイッチSW305p、305qに対応し、転送スイッチはアナログスイッチSW305rに対応する。
The A / D conversion circuit corresponds to the A /
Further, the level shift selector switch corresponds to the analog switches SW305p and 305q of this embodiment, and the transfer switch corresponds to the analog switch SW305r.
100…A/D変換器(パイプライン型ADコンバータ)
101…演算回路
102…メモリ
301…制御回路
302…A/D変換回路
303a、303b…オペアンプ(第1および第2の演算増幅器)
304…サミングノード
305a〜305o…アナログスイッチ
305p、305q…アナログスイッチ(タイミング切替スイッチ)
305r…アナログスイッチ(転送スイッチ)
306a〜306c…キャパシタ(サンプリング回路)
306d…CLSキャップ(レベルシフト用キャパシタ、CLS回路)
307_1、307_2…多値出力回路(サンプリング値調整回路)
308_1、308_2…多値出力回路を含む回路構成
S(S1〜Sk)…ステージ
φ1〜φ6…クロック
100 ... A / D converter (pipeline type AD converter)
DESCRIPTION OF
304 ... Summing nodes 305a to 305o ... Analog switches 305p, 305q ... Analog switches (timing selector switches)
305r ... Analog switch (transfer switch)
306a to 306c: Capacitor (sampling circuit)
306d ... CLS cap (capacity for level shift, CLS circuit)
307_1, 307_2 ... multi-value output circuit (sampling value adjustment circuit)
308_1, 308_2 ... Circuit configuration including multi-value output circuit S (S1 to Sk) ... Stage φ1 to φ6 ... Clock
Claims (4)
前記ステージは、
前記アナログ入力信号をサンプリングするサンプリング用キャパシタを含むサンプリング回路と、
サンプリングされた前記アナログ入力信号を増幅して出力する第1の演算増幅器と、
前記サンプリング回路の動作タイミングを決定するタイミング切替スイッチと、
サンプリングされた前記アナログ入力信号の値を前記デジタル信号に変換して出力するA/D変換回路と、
サンプリングされた前記アナログ入力信号の値を前記デジタル信号の値に応じて調整するサンプリング値調整回路と、
前記第1の演算増幅器により増幅されたアナログ入力信号をサンプリングおよびレベルシフトするレベルシフト用キャパシタを含むCLS回路と、
レベルシフトされた前記アナログ入力信号を増幅して出力する第2の演算増幅器と、
前記レベルシフト用キャパシタと前記第1および第2の演算増幅器との接続状態を切り替えるレベルシフト用切替スイッチと、
前記CLS回路によるレベルシフト後の信号を前記後段の他のステージに出力する転送スイッチと、を備え、
前記第1の演算増幅器と前記第2の演算増幅器とは、互いに出力レンジおよびゲインが異なることを特徴とするA/D変換器。 A plurality of stages are provided, and the stage inputs an analog input signal, converts it to a digital signal and outputs it, and outputs an analog output signal generated by the digital signal and the analog input signal to another stage in the subsequent stage. An A / D converter for outputting,
The stage is
A sampling circuit including a sampling capacitor for sampling the analog input signal;
A first operational amplifier for amplifying and outputting the sampled analog input signal;
A timing selector switch for determining the operation timing of the sampling circuit;
An A / D conversion circuit that converts the sampled analog input signal value into the digital signal and outputs the digital signal;
A sampling value adjusting circuit for adjusting the value of the sampled analog input signal according to the value of the digital signal;
A CLS circuit including a level shift capacitor for sampling and level shifting the analog input signal amplified by the first operational amplifier;
A second operational amplifier for amplifying and outputting the level-shifted analog input signal;
A level shift selector switch for switching a connection state between the level shift capacitor and the first and second operational amplifiers;
A transfer switch for outputting a signal after level shift by the CLS circuit to the other stage of the subsequent stage,
The A / D converter characterized in that the first operational amplifier and the second operational amplifier have different output ranges and gains.
前記A/D変換回路は、前記サミングノードにかかる電圧をA/D変換することを特徴とする請求項1または2に記載のA/D変換器。 The stage further includes a summing node connected to the sampling capacitor and storing the analog input signal sampled by the sampling circuit;
The A / D converter according to claim 1, wherein the A / D converter circuit performs A / D conversion on a voltage applied to the summing node.
前記メモリにより記憶される前記デジタル信号を合成演算してビット列のデジタル出力信号を出力する演算回路と、を備えることを特徴とする請求項1乃至3のいずれか1項に記載のA/D変換器。 A memory for storing the digital signals output from the plurality of stages;
4. An A / D conversion according to claim 1, further comprising: an arithmetic circuit that combines the digital signals stored in the memory to output a digital output signal of a bit string. 5. vessel.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009297841A JP5336348B2 (en) | 2009-12-28 | 2009-12-28 | A / D converter |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009297841A JP5336348B2 (en) | 2009-12-28 | 2009-12-28 | A / D converter |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2011139287A JP2011139287A (en) | 2011-07-14 |
JP5336348B2 true JP5336348B2 (en) | 2013-11-06 |
Family
ID=44350262
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009297841A Active JP5336348B2 (en) | 2009-12-28 | 2009-12-28 | A / D converter |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5336348B2 (en) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6532791B2 (en) * | 2015-09-10 | 2019-06-19 | 株式会社東芝 | AD converter circuit, pipeline AD converter, and wireless communication device |
CN112582766B (en) * | 2021-02-20 | 2021-06-29 | 京信通信技术(广州)有限公司 | Multi-frequency antenna and phase-shifting switching control mechanism thereof |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4397510B2 (en) * | 2000-06-07 | 2010-01-13 | 旭化成エレクトロニクス株式会社 | Pipeline type A / D converter |
JP3901992B2 (en) * | 2001-11-07 | 2007-04-04 | 旭化成マイクロシステム株式会社 | Pipeline type A / D converter |
JP4995859B2 (en) * | 2009-03-23 | 2012-08-08 | 旭化成エレクトロニクス株式会社 | A / D converter and control method thereof |
-
2009
- 2009-12-28 JP JP2009297841A patent/JP5336348B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
JP2011139287A (en) | 2011-07-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6111662B2 (en) | Analog / digital converter | |
CN101854174B (en) | Streamline analog-digital converter and sub conversion stage circuit thereof | |
KR20100073009A (en) | Multi-stage dual successive approximation register analog-digtal converter and analog-digtal converting method theerof | |
JPH06120827A (en) | A/d converter | |
WO2012111821A1 (en) | A/d converter, image sensor device, and method of generating digital signal from analog signal | |
US20200162093A1 (en) | A/d converter | |
TWI778155B (en) | Method and apparatus for enabling wide input common-mode range in sar adcs with no additional active circuitry | |
WO2011021260A1 (en) | Pipeline a/d converter and output correction method for same | |
KR101644999B1 (en) | Low-Power Analog Digital Converter By Using Time-Domain Multi-Stage Interpolation | |
JP5336348B2 (en) | A / D converter | |
JP2007013885A (en) | Pipeline a/d converter and pipeline a/d conversion method | |
JP2008506333A (en) | Charge domain AD converter using multiple pipelines for improved accuracy | |
EP1398880A2 (en) | Analog-digital conversion circuit | |
JP5097064B2 (en) | Pipeline type A / D converter and control method for pipeline type A / D converter | |
KR101012684B1 (en) | Analog to digital converter accumulating iterative divided-by-two reference voltage | |
WO2020075552A1 (en) | Switched capacitor amplifier and ad conversion device | |
JP5094916B2 (en) | Pipeline / AD converter circuit | |
JP4483473B2 (en) | Pipeline type analog / digital converter | |
JP6160444B2 (en) | Analog-digital conversion circuit and control method of analog-digital conversion circuit | |
JP5044595B2 (en) | A / D converter and control method thereof | |
JP4995859B2 (en) | A / D converter and control method thereof | |
JP5109692B2 (en) | Parallel analog / digital conversion circuit, sampling circuit, and comparison amplifier circuit | |
JP4977115B2 (en) | Pipeline type A / D converter | |
JP5234756B2 (en) | Pipeline type A / D converter | |
JP6131102B2 (en) | Successive comparison type A / D converter and driving method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110615 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130128 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130212 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130322 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130730 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130801 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5336348 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |