JP5332463B2

JP5332463B2 - MEMS / semiconductor composite device

Info

Publication number: JP5332463B2
Application number: JP2008253517A
Authority: JP
Inventors: 彰佐藤; 徹渡辺; 正吾稲葉; 岳志森
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2008-09-30
Filing date: 2008-09-30
Publication date: 2013-11-06
Anticipated expiration: 2026-10-27
Also published as: JP2009051005A

Description

本発明はＭＥＭＳ・半導体複合回路の製造方法に係り、特に、ＭＥＭＳ素子と半導体回
路とを一体化する場合に好適な製造技術に関する。 The present invention relates to a method of manufacturing a MEMS / semiconductor composite circuit, and more particularly to a manufacturing technique suitable for integrating a MEMS element and a semiconductor circuit.

一般に、基板上にＭＥＭＳ構造体を形成して種々のＭＥＭＳ（微小電気機械システム）
を製造する種々の技術が提案されている（例えば、以下の特許文献１参照）。これらのＭ
ＥＭＳ構造体を製造する場合には通常の半導体製造技術を用いるが、ＭＥＭＳ構造体は半
導体素子とは異なる構造を有するため、ＭＥＭＳ構造体と半導体素子とを同一の半導体基
板上に形成する場合には、通常の半導体製造プロセスよりもプロセス数が増加し、製造コ
ストの増大を招くという問題点がある。 In general, various MEMS (micro electro mechanical systems) are formed by forming a MEMS structure on a substrate.
Various techniques for manufacturing the above have been proposed (see, for example, Patent Document 1 below). These M
When manufacturing an EMS structure, a normal semiconductor manufacturing technique is used. However, since the MEMS structure has a structure different from that of a semiconductor element, the MEMS structure and the semiconductor element are formed on the same semiconductor substrate. However, there is a problem that the number of processes is increased as compared with a normal semiconductor manufacturing process, and the manufacturing cost is increased.

上記のような半導体製造技術を用いたプロセスにおいては、センサ１０とＭＯＳトラン
ジスタのそれぞれの領域において素子分離層１８，１９，２１、絶縁膜２４とトンネル酸
化膜２７、固定電極２８とフローティングゲート３１をそれぞれ同一工程にて形成する方
法が知られている（例えば、以下の特許文献２参照）。この方法では、特に、センサ１０
の一つの層をアニールすることによって半導体素子の特性が変化することがあるので、半
導体素子の特性変化を防止するために、半導体素子のソース・ドレイン注入部と、センサ
１０のダイヤフラムを構成するポリシリコン層３８の活性化アニールを同時に行うことが
提案されている。 In the process using the semiconductor manufacturing technique as described above, the element isolation layers 18, 19, 21, the insulating film 24 and the tunnel oxide film 27, the fixed electrode 28 and the floating gate 31 are formed in the respective regions of the sensor 10 and MOS transistor. A method of forming each in the same process is known (for example, see Patent Document 2 below). In this way, in particular the sensor 10
Since the characteristics of the semiconductor element may be changed by annealing one of the layers, in order to prevent a change in the characteristics of the semiconductor element, the source / drain implantation portions of the semiconductor element and the poly- sphies constituting the diaphragm of the sensor 10 are It has been proposed to perform activation annealing of the silicon layer 38 simultaneously.

特開２００４−１８１５６７号公報JP 2004-181567 A 特表２００４−５２６２９９号公報JP-T-2004-526299

しかしながら、前述の従来の製造方法（特許文献２）では、半導体素子のソース・ドレ
イン注入部と、ダイヤフラムのアニール処理を同時に行うことでＭＯＳトランジスタの特
性変化を回避しているが、センサ１０において最も重要な製造要素である犠牲層３６及び
その上に形成されるダイヤフラム３８の形成工程がそれぞれ半導体素子の構成要素の製造
プロセスとは別に設けられ、当該製造プロセスの後に行われるので、ＭＯＳトランジスタ
の特性への影響を完全に防止することができず、また、プロセス数が十分に低減されず、
製造コストの低減も難しいという問題点がある。 However, in the above-described conventional manufacturing method (Patent Document 2), the source / drain implantation portion of the semiconductor element and the annealing treatment of the diaphragm are simultaneously performed to avoid the change in the characteristics of the MOS transistor. Since the steps of forming the sacrificial layer 36 and the diaphragm 38 formed on the sacrificial layer 36 which are important manufacturing elements are provided separately from the manufacturing process of the constituent elements of the semiconductor element and are performed after the manufacturing process, the characteristics of the MOS transistor Can not be completely prevented, and the number of processes is not sufficiently reduced,
There is a problem that it is difficult to reduce the manufacturing cost.

そこで、本発明は上記問題点を解決するものであり、その課題は、ＭＥＭＳ構造体を形
成するための犠牲層及びこれに接するように設けられる構造層を半導体素子の構成要素の
製造プロセスと一体化することにより、性能を犠牲にせずに、プロセス数の低減により製
造コストを削減することにある。 Therefore, the present invention solves the above-described problems, and the problem is that a sacrificial layer for forming a MEMS structure and a structural layer provided so as to be in contact with the sacrificial layer are integrated with a manufacturing process of components of a semiconductor element. By reducing the manufacturing cost, the manufacturing cost is reduced by reducing the number of processes without sacrificing performance.

斯かる実情に鑑み、本発明のＭＥＭＳ・半導体複合回路の製造方法は、半導体基板と、
該半導体基板の表層部に設けられたＭＥＭＳ構造体及び半導体素子と、を有するＭＥＭＳ
・半導体複合回路の製造方法において、前記ＭＥＭＳ構造体を形成するために用いる犠牲
層が形成されると同時に、前記半導体素子を構成する素子絶縁膜が形成される第１形成工
程と、前記犠牲層に接するように前記ＭＥＭＳ構造体を構成するＭＥＭＳ構造層が形成さ
れると同時に、前記素子絶縁膜上に前記半導体素子を構成する素子電極層が形成される第
２形成工程と、前記第１形成工程及び前記第２形成工程の後に、前記犠牲層が除去される
ことにより前記ＭＥＭＳ構造層が動作可能に構成されるリリース工程と、を具備すること
を特徴とする。
また、本発明のＭＥＭＳ・半導体複合素子は、単結晶半導体よりなる半導体基板と、前記半導体基板の第１面側に設けられたＭＥＭＳ構造体と、前記半導体基板の第１面側に設けられた半導体素子と、を有し、前記ＭＥＭＳ構造体は、前記半導体基板の第１面上に絶縁膜を介して形成されている第１電極、前記第１電極と空間を隔てて対向しかつ変形可能に形成されている第２電極を含み、前記半導体素子は、前記半導体基板の第1面上に形成されている素子絶縁膜、前記素子絶縁膜上に形成されている素子電極を含み、前記第１電極は、前記半導体基板を構成する基本素材と同じ基本素材で構成された多結晶半導体よりなり、前記半導体基板の第1面の法線方向において、前記第１電極と前記第２電極とが対向している空間の寸法は前記素子絶縁膜の厚み寸法よりも大きいことを特徴とする。
これにより、製造プロセスを簡略化するするとともに、ＭＥＭＳ構造体の動作に必要な第１電極と第２電極との間の空間の形成と半導体素子特性に適切な厚みの素子絶縁膜とを得ることができる。
また、本発明において、前記第１電極の不純物の濃度は、前記素子絶縁膜の不純物の濃度よりも大きいことが好ましい。更には、前記第１電極の不純物はｎ型ドーパントであることがより好ましい。これらにより第１電極と第２電極とが対向している空間寸法と素子絶縁膜の厚みに関して調整可能寸法域が広げられる。

In view of such circumstances, a method for manufacturing a MEMS / semiconductor composite circuit of the present invention includes a semiconductor substrate,
MEMS having a MEMS structure and a semiconductor element provided in a surface layer portion of the semiconductor substrate
In the method for manufacturing a semiconductor composite circuit, a sacrificial layer used for forming the MEMS structure is formed, and at the same time, a first formation step in which an element insulating film constituting the semiconductor element is formed, and the sacrificial layer A second formation step in which an element electrode layer constituting the semiconductor element is formed on the element insulating film at the same time as the MEMS structure layer constituting the MEMS structure is formed in contact with the first structure; After the step and the second forming step, a release step in which the MEMS structural layer is configured to be operable by removing the sacrificial layer is provided.
Further, the MEMS / semiconductor composite element of the present invention is provided with a semiconductor substrate made of a single crystal semiconductor, a MEMS structure provided on the first surface side of the semiconductor substrate, and a first surface side of the semiconductor substrate. The MEMS structure has a first electrode formed on the first surface of the semiconductor substrate via an insulating film, and is opposed to the first electrode with a space therebetween and is deformable. The semiconductor element includes an element insulating film formed on the first surface of the semiconductor substrate, an element electrode formed on the element insulating film, One electrode is made of a polycrystalline semiconductor made of the same basic material as the basic material constituting the semiconductor substrate. In the normal direction of the first surface of the semiconductor substrate, the first electrode and the second electrode are The dimension of the facing space is the element It is larger than the thickness of Enmaku.
As a result, the manufacturing process is simplified, and an element insulating film having a thickness appropriate for the formation of the space between the first electrode and the second electrode necessary for the operation of the MEMS structure and the semiconductor element characteristics is obtained. Can do.
In the present invention, it is preferable that the impurity concentration of the first electrode is higher than the impurity concentration of the element insulating film. Further, the impurity of the first electrode is more preferably an n-type dopant. As a result, the adjustable dimension range is widened with respect to the spatial dimension in which the first electrode and the second electrode are opposed to each other and the thickness of the element insulating film.

本発明によれば、ＭＥＭＳ構造体を形成するために用いる犠牲層と半導体素子を構成す
る素子絶縁膜とが第１形成工程において同時に形成されるとともに、ＭＥＭＳ構造体を構
成するＭＥＭＳ構造層と半導体素子を構成する素子電極層とが第２形成工程において同時
に形成されることにより、プロセス数を従来よりもさらに低減することができるため、製
造コストを低減できる。特に、上記犠牲層と、この犠牲層を除去することで動作可能に構
成される上記ＭＥＭＳ構造層とはＭＥＭＳ構造体を製造する上で最も重要な要素であり、
また、これらと同時に形成される素子絶縁膜と素子電極層は半導体素子の構成要素である
ため、これらを同工程において形成することで、製造プロセスを大幅に簡略化することが
できる。また、半導体素子を構成する素子絶縁膜と素子電極層は高精度に形成されるため
、これらと同時に形成される犠牲層とＭＥＭＳ構造層も高精度に形成可能であり、その結
果、ＭＥＭＳ構造体を高精度に形成することが可能になるため、ＭＥＭＳ・半導体複合回
路の性能を低下させる虞も少ない。さらに、ＭＥＭＳ構造体を構成するための犠牲層及び
この後のＭＥＭＳ構造層が半導体素子の素子絶縁膜及び素子電極層と同時に形成されるこ
とで、ＭＥＭＳ構造体の製造プロセスによる半導体素子の特性への影響を従来技術よりも
さらに低減することができる。 According to the present invention, the sacrificial layer used for forming the MEMS structure and the element insulating film constituting the semiconductor element are simultaneously formed in the first formation step, and the MEMS structure layer and the semiconductor constituting the MEMS structure are formed. Since the element electrode layer constituting the element is formed at the same time in the second formation step, the number of processes can be further reduced as compared with the conventional method, and thus the manufacturing cost can be reduced. In particular, the sacrificial layer and the MEMS structure layer configured to be operable by removing the sacrificial layer are the most important elements in manufacturing the MEMS structure,
In addition, since the element insulating film and the element electrode layer formed at the same time are constituent elements of the semiconductor element, the manufacturing process can be greatly simplified by forming them in the same step. In addition, since the element insulating film and the element electrode layer constituting the semiconductor element are formed with high accuracy, the sacrificial layer and the MEMS structure layer formed at the same time can be formed with high accuracy. As a result, the MEMS structure Can be formed with high accuracy, and there is little possibility of degrading the performance of the MEMS / semiconductor composite circuit. Further, the sacrificial layer for forming the MEMS structure and the subsequent MEMS structure layer are formed at the same time as the element insulating film and the element electrode layer of the semiconductor element, thereby improving the characteristics of the semiconductor element by the manufacturing process of the MEMS structure. Can be further reduced than in the prior art.

本発明において、前記第１形成工程の前に、前記犠牲層の下層に前記ＭＥＭＳ構造体を
構成する下部ＭＥＭＳ構造層を形成する下層形成工程をさらに具備し、前記第１形成工程
では、前記下部ＭＥＭＳ構造層の表面が熱酸化されて前記犠牲層が形成されるとともに、
前記半導体基板の表面が熱酸化されて前記素子絶縁膜が形成されることが好ましい。下部
ＭＥＭＳ構造層もまたＭＥＭＳ構造体の一部を構成する要素であり、この下層ＭＥＭＳ層
の熱酸化によって犠牲層が形成され、これと同時に半導体基板の表面の熱酸化によって素
子絶縁膜が形成されることにより、高品位の素子絶縁膜を形成することができるとともに
犠牲層の厚みを下層ＭＥＭＳ層の構造、組成等により調整することが可能になる。 In the present invention, the method further comprises a lower layer forming step of forming a lower MEMS structure layer constituting the MEMS structure in a lower layer of the sacrificial layer before the first forming step, and in the first forming step, the lower portion The surface of the MEMS structure layer is thermally oxidized to form the sacrificial layer,
It is preferable that the surface of the semiconductor substrate is thermally oxidized to form the element insulating film. The lower MEMS structure layer is also an element constituting a part of the MEMS structure. A sacrificial layer is formed by thermal oxidation of the lower MEMS layer, and at the same time, an element insulating film is formed by thermal oxidation of the surface of the semiconductor substrate. As a result, a high-quality element insulating film can be formed and the thickness of the sacrificial layer can be adjusted by the structure, composition, and the like of the lower MEMS layer.

この場合において、前記半導体基板は単結晶半導体よりなり、前記下部ＭＥＭＳ構造層
は、前記半導体基板を構成する半導体素材と同じ基本素材で構成された多結晶半導体より
なることが好ましい。これによれば、半導体基板を構成する単結晶半導体に形成される熱
酸化膜よりも、多結晶半導体に形成される熱酸化膜の方が厚く形成できるため、素子絶縁
膜よりも犠牲層を厚く形成することが可能になる。ここで、同じ基本素材とは、単元素半
導体であればＳｉやＧｅ等の元素が同じであること、化合物半導体であればＧａＡｓやＩ
ｎＰなどの基本構成元素の組み合わせが同じ（組成比は問わない。）であることを言う。 In this case, the semiconductor substrate is preferably made of a single crystal semiconductor, and the lower MEMS structure layer is preferably made of a polycrystalline semiconductor made of the same basic material as the semiconductor material constituting the semiconductor substrate. According to this, since the thermal oxide film formed on the polycrystalline semiconductor can be formed thicker than the thermal oxide film formed on the single crystal semiconductor constituting the semiconductor substrate, the sacrificial layer is made thicker than the element insulating film. It becomes possible to form. Here, the same basic material means that elements such as Si and Ge are the same in the case of a single element semiconductor, and GaAs and I in the case of a compound semiconductor.
It means that the combination of basic constituent elements such as nP is the same (the composition ratio does not matter).

また、前記下部ＭＥＭＳ構造層は前記半導体基板の前記素子絶縁膜の形成領域と異なる
不純物濃度を有することが好ましい。ＭＥＭＳ構造体に設けられる下部ＭＥＭＳ構造層を
半導体基板の素子絶縁膜の形成領域と異なる不純物濃度とすることにより、熱酸化によっ
て形成される犠牲層の厚みと素子絶縁膜の厚みの関係を調整することが可能になる。特に
、ＭＥＭＳ構造体に設けられる下部ＭＥＭＳ構造層を半導体基板の素子絶縁膜の形成領域
よりも高い不純物濃度とすることにより、下層ＭＥＭＳ構造に良好な導電性を付与するこ
とができるとともに、不純物による熱酸化速度の差異を大きくすることができるため、よ
り広い範囲にて犠牲層と素子絶縁膜の厚み調整を行うことが可能になる。 The lower MEMS structure layer preferably has an impurity concentration different from that of the element insulating film formation region of the semiconductor substrate. The relationship between the thickness of the sacrificial layer formed by thermal oxidation and the thickness of the element insulating film is adjusted by setting the lower MEMS structure layer provided in the MEMS structure to an impurity concentration different from that of the element insulating film formation region of the semiconductor substrate. It becomes possible. In particular, by setting the lower MEMS structure layer provided in the MEMS structure to an impurity concentration higher than the formation region of the element insulating film of the semiconductor substrate, it is possible to impart good conductivity to the lower MEMS structure and Since the difference in thermal oxidation rate can be increased, the thickness of the sacrificial layer and the element insulating film can be adjusted in a wider range.

本発明において、前記第１形成工程には二以上の前記素子絶縁膜を形成する段階が設け
られ、前記犠牲層は前記二以上の段階の少なくとも一の前記段階において形成される前記
素子絶縁膜と同時に形成されることが好ましい。半導体素子を複数形成する場合には複数
の半導体素子が異なる厚みや異なる素材よりなる素子絶縁膜を有するときがあり、このよ
うなときには、これらの二以上の素子絶縁膜の形成段階のうちいずれか少なくとも一の素
子絶縁膜と同時に犠牲層を形成することにより、犠牲層の厚みや素材に関する選択肢が増
加する。 In the present invention, the first formation step includes a step of forming two or more element insulating films, and the sacrificial layer includes the element insulating film formed in at least one of the two or more stages. Preferably, they are formed simultaneously. In the case where a plurality of semiconductor elements are formed, the plurality of semiconductor elements may have element insulating films made of different thicknesses or different materials. In such a case, one of these two or more element insulating film formation stages By forming the sacrificial layer simultaneously with at least one element insulating film, options regarding the thickness and material of the sacrificial layer are increased.

この場合に、前記犠牲層は前記二以上の段階のうち複数の段階においてそれぞれ形成さ
れる絶縁膜が積層されることにより形成されることが好ましい。これによれば、複数の素
子絶縁膜を形成する段階で形成される絶縁膜が積層されることで犠牲層が形成されること
により、犠牲層を厚く形成することができる。 In this case, it is preferable that the sacrificial layer is formed by laminating insulating films formed in a plurality of stages among the two or more stages. According to this, a sacrificial layer can be formed thickly by forming a sacrificial layer by laminating | stacking the insulating film formed in the step of forming a some element insulating film.

本発明において、前記第２形成工程には、前記ＭＥＭＳ構造層及び前記素子電極層を多
結晶シリコンにより形成する段階と、前記ＭＥＭＳ構造層及び前記素子電極層に金属を拡
散させて金属シリサイド化する段階と、が設けられることが好ましい。これによれば、Ｍ
ＥＭＳ構造層と素子電極層が金属シリサイドとされることにより、半導体素子の高性能化
とともにＭＥＭＳ構造層の電気抵抗を低減でき電気特性を容易に向上させることができる
。上記金属としては、Ｔｉ、Ｗ、Ｃｏ、Ｍｏ、Ｎｉなどが挙げられる。 In the present invention, the second forming step includes forming the MEMS structure layer and the device electrode layer from polycrystalline silicon, and diffusing metal into the MEMS structure layer and the device electrode layer to form a metal silicide. Are preferably provided. According to this, M
By using the metal silicide for the EMS structure layer and the device electrode layer, it is possible to improve the performance of the semiconductor device and reduce the electrical resistance of the MEMS structure layer and easily improve the electrical characteristics. Examples of the metal include Ti, W, Co, Mo, and Ni.

本発明において、前記第２形成工程の後に、前記半導体素子の不純物領域を形成する工
程をさらに具備することが好ましい。これによれば、第２形成工程の後に半導体素子の不
純物領域を形成することにより、ＭＥＭＳ構造体の形成工程が半導体素子の特性に影響を
与えることを防止できる。 In the present invention, it is preferable that the method further includes a step of forming an impurity region of the semiconductor element after the second forming step. According to this, by forming the impurity region of the semiconductor element after the second formation process, it is possible to prevent the MEMS structure formation process from affecting the characteristics of the semiconductor element.

次に、添付図面を参照して本発明の実施形態について詳細に説明する。図１乃至図８は
本実施形態に係るＭＥＭＳ・半導体複合回路の製造工程を簡略化して示す概略工程図であ
る。 Next, embodiments of the present invention will be described in detail with reference to the accompanying drawings. FIG. 1 to FIG. 8 are schematic process diagrams showing the manufacturing process of the MEMS / semiconductor composite circuit according to this embodiment in a simplified manner.

図１に示す半導体基板１０は例えば数百μｍ程度の厚みを有するウエハであり、本実施
形態ではシリコン単結晶等で構成される。ただし、本発明においては半導体基板としてＧ
ａＡｓ等の化合物半導体で構成される基板を用いても構わない。この半導体基板１０の表
層部には公知の酸化プロセス（フォトリソグラフィ技術及び熱酸化技術）によりフィール
ド絶縁膜（素子分離膜、酸化シリコン等よりなる。）１１が形成され、素子分離構造が形
成される。ここで、トレンチ構造により素子分離構造を形成してもよい。 A semiconductor substrate 10 shown in FIG. 1 is a wafer having a thickness of about several hundred μm, for example, and is composed of a silicon single crystal or the like in this embodiment. However, in the present invention, G is used as the semiconductor substrate.
A substrate made of a compound semiconductor such as aAs may be used. A field insulating film (made of an element isolation film, silicon oxide, etc.) 11 is formed on the surface layer portion of the semiconductor substrate 10 by a known oxidation process (a photolithography technique and a thermal oxidation technique) to form an element isolation structure. . Here, the element isolation structure may be formed by a trench structure.

フィールド絶縁膜１１は後述するＭＥＭＳ構造体が形成される領域（以下、単に「ＭＥ
ＭＳ領域」という。）２０全体にわたり形成され、当該ＭＥＭＳ領域２０を半導体基板１
０や他の領域に対して絶縁分離し、また、後述する半導体素子が形成される領域（以下、
単に「半導体領域」という。）３０を周囲から分離するために設けられる。なお、図示例
では、上記フィールド絶縁膜１１が後述するＭＥＭＳ構造体と半導体基板１０との間に全
面的に介在するように構成されているため、ＭＥＭＳ構造体と半導体基板１０との間の寄
生容量等を低減できる。 The field insulating film 11 is a region where a MEMS structure to be described later is formed (hereinafter simply referred to as “ME
It is called “MS region”. ) 20 is formed over the entire semiconductor substrate 1.
0 and other regions, and a region where a semiconductor element described later is formed (hereinafter referred to as
It is simply called “semiconductor region”. ) 30 is provided to separate from the surroundings. In the illustrated example, the field insulating film 11 is configured to be entirely interposed between the MEMS structure, which will be described later, and the semiconductor substrate 10, so that the parasitic between the MEMS structure and the semiconductor substrate 10 is present. Capacity etc. can be reduced.

次に、ＭＥＭＳ領域２０において、ＣＶＤ法やスパッタリング法等によって下地層２１
が窒化シリコン等により形成される。この下地層２１は、後述するリリース工程において
エッチングストップ層となるものである。 Next, in the MEMS region 20, the underlayer 21 is formed by CVD or sputtering.
Is formed of silicon nitride or the like. The underlayer 21 becomes an etching stop layer in a release process described later.

その後、上記の下層ＭＥＭＳ形成工程として、ＭＥＭＳ領域２０において上記下地層２
１上に下部ＭＥＭＳ構造層２２を形成する。下部ＭＥＭＳ構造層２２は例えばＣＶＤ法や
スパッタリング法等による成膜処理と、パターニング処理により形成される。下部ＭＥＭ
Ｓ構造層２２は例えば多結晶シリコンよりなる。下部ＭＥＭＳ構造層２２は例えばＭＥＭ
Ｓ構造体中の下部電極として機能し、上記多結晶シリコンで構成される場合には、所定の
不純物、例えばｎ型のＰ、ｐ型のＢなどをドーピングすることによって導電性が付与され
る。ドーピングは例えばＰＯＣｌ₃やＢＢｒ₃等のガス中でドーパントを堆積させ、熱拡散
させることで行われる。ただし、ドーピングが成膜と同時に行われるようにしてもよい。
この下層ＭＥＭＳ層２２の厚みは特に限定されないが、一般的には０．３〜１．５μｍの
範囲内であり、特に０．５〜１．２μｍの範囲内であることが好ましい。 Thereafter, as the lower layer MEMS forming step, the base layer 2 is formed in the MEMS region 20.
A lower MEMS structure layer 22 is formed on 1. The lower MEMS structure layer 22 is formed by a film forming process such as a CVD method or a sputtering method and a patterning process. Lower MEM
The S structure layer 22 is made of, for example, polycrystalline silicon. The lower MEMS structure layer 22 is, for example, MEM
When functioning as a lower electrode in the S structure and made of the above-described polycrystalline silicon, conductivity is imparted by doping with a predetermined impurity, for example, n-type P, p-type B, or the like. Doping is performed by depositing a dopant in a gas such as POCl ₃ or BBr ₃ and thermally diffusing the dopant. However, doping may be performed simultaneously with film formation.
The thickness of the lower MEMS layer 22 is not particularly limited, but is generally in the range of 0.3 to 1.5 μm, and particularly preferably in the range of 0.5 to 1.2 μm.

次に、上記の第１形成工程として、８００〜１１００℃の温度で熱酸化処理を行う。ウ
エット酸化でもドライ酸化でもよいが、ゲート絶縁膜の膜質を高めるにはドライ酸化を選
択し、８００〜９００℃の低温で酸化することが好ましい。この工程では、図２に示すよ
うに、上記ＭＥＭＳ領域２０において下部ＭＥＭＳ構造層２２上に犠牲層２３が形成され
るとともに、半導体領域３０において半導体基板１０上に素子絶縁膜であるゲート絶縁膜
３１が形成される。犠牲層２３の厚みは例えば３０〜３００ｎｍ、ゲート絶縁膜３１の厚
みは一般的には１０〜１００ｎｍの範囲内である。 Next, as the first forming step, thermal oxidation treatment is performed at a temperature of 800 to 1100 ° C. Wet oxidation or dry oxidation may be used, but in order to improve the film quality of the gate insulating film, it is preferable to select dry oxidation and oxidize at a low temperature of 800 to 900 ° C. In this step, as shown in FIG. 2, a sacrificial layer 23 is formed on the lower MEMS structure layer 22 in the MEMS region 20, and a gate insulating film 31 that is an element insulating film on the semiconductor substrate 10 in the semiconductor region 30. Is formed. The sacrificial layer 23 has a thickness of, for example, 30 to 300 nm, and the gate insulating film 31 generally has a thickness of 10 to 100 nm.

ここで、上記下部ＭＥＭＳ構造層２２が多結晶シリコンであり、半導体基板１０が単結
晶シリコンである場合には、下部ＭＥＭＳ構造層２２の方が半導体基板１０に比べて熱酸
化速度が高くなるため、犠牲層２３をゲート絶縁膜３１よりも厚く形成することができる
。 Here, when the lower MEMS structure layer 22 is polycrystalline silicon and the semiconductor substrate 10 is single crystal silicon, the lower MEMS structure layer 22 has a higher thermal oxidation rate than the semiconductor substrate 10. The sacrificial layer 23 can be formed thicker than the gate insulating film 31.

また、上記下部ＭＥＭＳ構造層２２がＰ等のｎ型のドーパントを不純物とする場合には
、ドーピング濃度に応じて熱酸化速度が増大するので、ゲート絶縁膜３１よりも犠牲層２
３を厚く形成することができる。例えば、Ｐを１０¹⁹台以上の濃度で導入した多結晶シリ
コンについては、真性シリコンの２倍以上の厚みになる場合がある。ただし、Ｂ等のｐ型
のドーパントを不純物とする場合には、熱酸化速度の増大はほとんどなく、却って低下す
る場合もある。 Further, when the lower MEMS structure layer 22 uses an n-type dopant such as P as an impurity, the thermal oxidation rate increases according to the doping concentration, so that the sacrificial layer 2 is more than the gate insulating film 31.
3 can be formed thick. For example, in the case of polycrystalline silicon into which P is introduced at a concentration of 10 ¹⁹ or more, the thickness may be twice or more that of intrinsic silicon. However, when a p-type dopant such as B is used as an impurity, there is almost no increase in the thermal oxidation rate, and there is a case where it decreases instead.

上記のように、下部ＭＥＭＳ構造層２２と半導体基板１０の結晶性や不純物濃度の関係
を調整することにより、同工程において形成される犠牲層２３とゲート絶縁膜３１の厚み
を所望の関係に設定することが可能になる。なお、この第１形成工程では、熱酸化以外の
方法、例えばＣＶＤ法、スパッタリング法等で上記犠牲層２３及びゲート絶縁膜３１を形
成しても構わない。 As described above, by adjusting the relationship between the crystallinity and impurity concentration of the lower MEMS structure layer 22 and the semiconductor substrate 10, the thickness of the sacrificial layer 23 and the gate insulating film 31 formed in the same step is set to a desired relationship. It becomes possible to do. In the first formation step, the sacrificial layer 23 and the gate insulating film 31 may be formed by a method other than thermal oxidation, such as a CVD method or a sputtering method.

その後、上記の第２形成工程として、図３に示すように、ＭＥＭＳ領域２０において上
記犠牲層２３上に上部ＭＥＭＳ構造層２４を形成するとともに、半導体領域３０において
上記ゲート絶縁膜３１上に素子電極層であるゲート電極層３２を形成する。ここで、上部
ＭＥＭＳ構造層２４及びゲート電極層３２はＣＶＤ法やスパッタリング法により例えば多
結晶シリコンで形成される。この場合、所定の不純物、例えばｎ型のＰ、ｐ型のＢなどを
ドーピングすることによって導電性が付与される。ドーピングは例えばＰＯＣｌ₃やＢＢ
ｒ₃等のガス中でドーパントを堆積させ、熱拡散させることで行われる。ただし、ドーピ
ングが成膜と同時に行われるようにしてもよい。この下層ＭＥＭＳ層２１の厚みは特に限
定されないが、一般的には０．３〜１．５μｍの範囲内であり、特に０．５〜１．２μｍ
の範囲内であることが好ましい。 Thereafter, as the second forming step, as shown in FIG. 3, an upper MEMS structure layer 24 is formed on the sacrificial layer 23 in the MEMS region 20, and an element electrode is formed on the gate insulating film 31 in the semiconductor region 30. A gate electrode layer 32 which is a layer is formed. Here, the upper MEMS structure layer 24 and the gate electrode layer 32 are formed of, for example, polycrystalline silicon by a CVD method or a sputtering method. In this case, conductivity is imparted by doping a predetermined impurity, for example, n-type P, p-type B, or the like. Doping is for example POCl ₃ or BB
This is performed by depositing a dopant in a gas such as r ₃ and thermally diffusing it. However, doping may be performed simultaneously with film formation. The thickness of the lower MEMS layer 21 is not particularly limited, but is generally in the range of 0.3 to 1.5 μm, particularly 0.5 to 1.2 μm.
It is preferable to be within the range.

なお、上部ＭＥＭＳ構造層２４は上記のように犠牲層２３上に形成されてもよいが、例
えば、犠牲層２３の側面に接するように形成されても構わない。すなわち、上部ＭＥＭＳ
構造層２４は犠牲層２３に接するように形成されればよい。いずれにしても、本実施形態
では、下部ＭＥＭＳ構造層２２と上部ＭＥＭＳ構造層２４は犠牲層２３を挟んで少なくと
も部分的に対向配置された状態とされる。これによってＭＥＭＳ構造体２０Ｓの基本的構
造は全て完成したことになる。 The upper MEMS structure layer 24 may be formed on the sacrificial layer 23 as described above, but may be formed so as to be in contact with the side surface of the sacrificial layer 23, for example. Ie upper MEMS
The structural layer 24 may be formed so as to be in contact with the sacrificial layer 23. In any case, in the present embodiment, the lower MEMS structure layer 22 and the upper MEMS structure layer 24 are at least partially opposed to each other with the sacrificial layer 23 interposed therebetween. This completes the basic structure of the MEMS structure 20S.

この第２形成工程をシリサイドゲートプロセスで実施することもできる。すなわち、第
１段階として、上部ＭＥＭＳ構造層２４及びゲート電極層３２を多結晶シリコンで形成し
た後、第２段階として、これらの表面に金属を拡散させて金属シリサイド化する。金属と
しては、Ｔｉ、Ｗ、Ｃｏ、Ｍｏ、Ｎｉ等が挙げられる。第２段階の金属拡散方法は特に限
定されないが、例えば、金属膜を蒸着法やスパッタリング法等により成膜し、熱拡散させ
ることでシリサイド化できる。シリサイド化される部分は一般的には上部ＭＥＭＳ構造層
２４及びゲート電極層３２の上層部分であるが、ほぼ全体をシリサイド化させることも可
能である。いずれにしても、上記のようにすると上部ＭＥＭＳ構造層２４及びゲート電極
層３２の低抵抗化を図ることができるため、半導体素子の高性能化はもちろんのこと、Ｍ
ＥＭＳ構造体の電気特性を向上させることができる。 This second formation step can also be performed by a silicide gate process. That is, as a first stage, after the upper MEMS structure layer 24 and the gate electrode layer 32 are formed of polycrystalline silicon, as a second stage, metal is diffused into these surfaces to form a metal silicide. Examples of the metal include Ti, W, Co, Mo, Ni, and the like. The metal diffusion method in the second stage is not particularly limited. For example, the metal film can be silicided by forming a metal film by vapor deposition, sputtering, or the like and thermally diffusing it. The part to be silicided is generally the upper layer part of the upper MEMS structure layer 24 and the gate electrode layer 32, but it is also possible to make almost the entire part silicide. In any case, since the resistance of the upper MEMS structure layer 24 and the gate electrode layer 32 can be reduced as described above, the performance of the semiconductor element can be improved.
The electrical characteristics of the EMS structure can be improved.

なお、図示例の半導体領域３０では単一の半導体素子３０Ｓ（トランジスタ構造）のみ
を示してあるが、複数の半導体素子３０Ｓを有する半導体回路、例えば、ＣＭＯＳ回路等
を構成してもよい。 In the illustrated semiconductor region 30, only a single semiconductor element 30S (transistor structure) is shown, but a semiconductor circuit having a plurality of semiconductor elements 30S, such as a CMOS circuit, may be formed.

本実施形態においては、半導体素子３０Ｓの特性がＭＥＭＳ構造体２０Ｓの形成工程に
よる影響を受けて特性が変化しないように、半導体素子３０Ｓの不純物領域であるソース
領域３３及びドレイン領域３４を上記第２形成工程の後に、すなわちＭＥＭＳ構造体２０
Ｓの基本構造が形成された後に形成している。これは、例えば、ＭＥＭＳ構造体２０Ｓの
形成プロセスにおいて下部ＭＥＭＳ構造層２２や上部ＭＥＭＳ構造層２４を形成する際に
ドーピング処理、アニール処理、高温での成膜処理等を要する場合には、このドーピング
処理、アニール処理、成膜処理等による加熱プロセスによって半導体素子３０Ｓの特性が
影響を受ける虞があるからである。 In the present embodiment, the source region 33 and the drain region 34, which are impurity regions of the semiconductor element 30S, are provided in the second region so that the characteristics of the semiconductor element 30S are not affected by the process of forming the MEMS structure 20S. After the forming process, ie the MEMS structure 20
It is formed after the basic structure of S is formed. This is because, for example, in the formation process of the MEMS structure 20S, when forming the lower MEMS structure layer 22 and the upper MEMS structure layer 24, doping treatment, annealing treatment, film formation treatment at a high temperature, etc. are required. This is because the characteristics of the semiconductor element 30S may be affected by a heating process such as processing, annealing, or film formation.

その後、図４に示すように、上記ＭＥＭＳ構造体２０Ｓ及び半導体素子３０Ｓ上に層間
絶縁膜１２を形成する。この層間絶縁膜１２はスパッタリング法やＣＶＤ法などで形成す
ることができる。ここで、層間絶縁膜１２を形成した後に、表面の平坦化処理を実施し、
例えば化学的機械研摩処理により層間絶縁膜１２の表面を平坦に加工してもよい。このよ
うにすると、層間絶縁膜１２より上層の構造にＭＥＭＳ構造体２０Ｓによる段差の影響を
与えないようにすることができる。層間絶縁膜１２の厚みは、ＭＥＭＳ構造体２０Ｓの基
板表面に対する上方突出分を十分に被覆することができるだけの値に設定される。例えば
、上方突出分が例えば１．０〜２．０μｍであれば、層間絶縁膜１２の厚みは少なくとも
それらより０．５μｍ程度厚く、例えば１．５〜２．５μｍ程度とすることが好ましい。 Thereafter, as shown in FIG. 4, an interlayer insulating film 12 is formed on the MEMS structure 20S and the semiconductor element 30S. This interlayer insulating film 12 can be formed by sputtering or CVD. Here, after the interlayer insulating film 12 is formed, the surface is planarized,
For example, the surface of the interlayer insulating film 12 may be processed flat by a chemical mechanical polishing process. In this way, it is possible to prevent the structure above the interlayer insulating film 12 from being affected by the step due to the MEMS structure 20S. The thickness of the interlayer insulating film 12 is set to a value that can sufficiently cover the upward protrusion of the MEMS structure 20S with respect to the substrate surface. For example, if the upward protrusion is, for example, 1.0 to 2.0 μm, the thickness of the interlayer insulating film 12 is preferably at least about 0.5 μm thick, for example, about 1.5 to 2.5 μm.

次に、上記層間絶縁膜１２に開口部１２ａを形成した後、アルミニウム等により配線層
１３を形成する。この配線層１３は、上記開口部１２ａを介して下層に形成されたＭＥＭ
Ｓ構造体２０Ｓや半導体素子３０Ｓと導電接続される。なお、図示例ではＭＥＭＳ構造体
２０Ｓと半導体素子３０Ｓとが導電接続されていないが、配線層１３を介して両者が導電
接続されていてもよい。いずれにしても、本発明はこのような接続態様に何ら限定される
ものではない。 Next, after forming an opening 12a in the interlayer insulating film 12, a wiring layer 13 is formed of aluminum or the like. This wiring layer 13 is a MEM formed in the lower layer through the opening 12a.
It is conductively connected to the S structure 20S and the semiconductor element 30S. In the illustrated example, the MEMS structure 20S and the semiconductor element 30S are not conductively connected, but both may be conductively connected via the wiring layer 13. In any case, the present invention is not limited to such a connection mode.

その後、図５に示すように、配線層１３上にさらに層間絶縁膜１４を形成し、この層間
絶縁膜１４に開口部１４ａを形成して、その上に配線層１５を形成する。この配線層１５
は開口部１４ａを通して下層の配線層１３に導電接続されている。なお、上記層間絶縁膜
１２、配線層１３、層間絶縁膜１４、配線層１５といった絶縁膜と配線の積層構造は、そ
れぞれ絶縁膜と配線が一層ずつの２層構造であってもよく、また、それぞれ２以上の任意
数の層が交互に積層されていても構わない。 Thereafter, as shown in FIG. 5, an interlayer insulating film 14 is further formed on the wiring layer 13, an opening 14a is formed in the interlayer insulating film 14, and a wiring layer 15 is formed thereon. This wiring layer 15
Is electrically connected to the lower wiring layer 13 through the opening 14a. The laminated structure of the insulating film and wiring such as the interlayer insulating film 12, wiring layer 13, interlayer insulating film 14, and wiring layer 15 may be a two-layer structure with one insulating film and one wiring, Any number of layers of 2 or more may be alternately stacked.

次に、図６に示すように、層間絶縁膜１４及び配線層１５上に表面保護膜１６を形成す
る。表面保護膜１６は例えば窒化シリコン等で構成される。そして、この表面保護膜１６
を部分的に開口して開口部１６ａを形成し、開口部１６ａを通して配線層１５の一部が露
出することによって接続パッドが形成される。また、表面保護膜１６だけでなく、その下
層の層間絶縁膜１２，１４をも除去することで開口凹部Ｐを形成する。この開口凹部Ｐを
形成する工程は、上記ＭＥＭＳ構造体２０Ｓの周囲の絶縁層を除去して動作可能に構成す
るための後述するリリース工程を可能にするために、予め不要な上層構造を除去して開口
させておく開口工程である。 Next, as shown in FIG. 6, a surface protective film 16 is formed on the interlayer insulating film 14 and the wiring layer 15. The surface protective film 16 is made of, for example, silicon nitride. And this surface protective film 16
Is partially opened to form an opening 16a, and a part of the wiring layer 15 is exposed through the opening 16a to form a connection pad. Further, not only the surface protective film 16 but also the underlying interlayer insulating films 12 and 14 are removed to form the opening recess P. In the step of forming the opening recess P, an unnecessary upper layer structure is removed in advance in order to enable a later-described release step for removing the insulating layer around the MEMS structure 20S and making it operable. This is an opening process for keeping the opening.

その後、リリース工程として、緩衝弗酸（ＢＨＦ）等よりなるエッチング液を用いて開
口凹部Ｐ内をエッチングし、上部ＭＥＭＳ構造層２４の周囲の層間絶縁膜１２と犠牲層２
３を除去することにより、開口空間Ｓを形成して、ＭＥＭＳ構造体２０Ｓ（図示例では上
部ＭＥＭＳ構造層２４）を動作（変形）可能に構成するとともに、下部ＭＥＭＳ構造層２
２と上部ＭＥＭＳ構造層２４とを空間を隔てて対向させる。このリリース工程では、ＭＥ
ＭＳ構造体２０Ｓの構造や機能に応じて不要部分が除去されればよいので、図示例の場合
に限定されるものではない。例えば、櫛歯状の一対の電極が基板上において支持ビームに
よって移動可能に支持されている構造であれば、一対の電極間及びこれらの電極と下地面
との間に酸化シリコン等よりなる犠牲層を形成しておき、この犠牲層をリリース工程で除
去すればよい。これによって、ＭＥＭＳ構造体２０Ｓは、半導体基板１０の上方に形成さ
れた開口空間Ｓ内に配置された状態となる。 Thereafter, as a release process, the inside of the opening recess P is etched using an etching solution made of buffered hydrofluoric acid (BHF) or the like, and the interlayer insulating film 12 and the sacrificial layer 2 around the upper MEMS structure layer 24 are etched.
3 is formed so that an opening space S is formed, and the MEMS structure 20S (the upper MEMS structure layer 24 in the illustrated example) can be operated (deformed), and the lower MEMS structure layer 2 is formed.
2 and the upper MEMS structure layer 24 are opposed to each other with a space therebetween. In this release process, ME
Since an unnecessary part should just be removed according to the structure and function of MS structure 20S, it is not limited to the case of the example of illustration. For example, if a pair of comb-shaped electrodes is supported on a substrate so as to be movable by a support beam, a sacrificial layer made of silicon oxide or the like between the pair of electrodes and between these electrodes and the base surface The sacrificial layer may be removed by a release process. As a result, the MEMS structure 20 </ b> S is placed in the opening space S formed above the semiconductor substrate 10.

最後に、必要に応じてＭＥＭＳ構造体２０Ｓが配置される開口空間Ｓを図示しない封止
材で閉鎖する。封止材は有機樹脂や無機ガラス材等で構成できる。ここで、開口空間Ｓが
減圧された後に封止材によって減圧状態（真空状態）で閉鎖されてもよく、常圧状態で閉
鎖されてもよい。 Finally, the opening space S in which the MEMS structure 20S is disposed is closed with a sealing material (not shown) as necessary. The sealing material can be composed of an organic resin or an inorganic glass material. Here, after the opening space S is depressurized, it may be closed in a reduced pressure state (vacuum state) by a sealing material, or may be closed in a normal pressure state.

以上説明した本実施形態によれば、ＭＥＭＳ構造体２０Ｓを構成する際に用いる犠牲層
２３と半導体素子３０Ｓの構成要素であるゲート絶縁膜３１とを同時に形成し、ＭＥＭＳ
構造体２０Ｓの構成要素である上部ＭＥＭＳ構造層２４と半導体素子２０Ｓの構成要素で
あるゲート電極層３２とを同時に形成することにより、プロセス数が大幅に削減され、製
造コストを低減できるとともに、ＭＥＭＳ領域２０と半導体領域３０との一体化が容易に
なる。さらに、犠牲層２３及び上部ＭＥＭＳ構造層２４がそれぞれゲート絶縁膜３１及び
ゲート電極層３２と同時に形成されるので、ＭＥＭＳプロセスによる半導体素子の特性へ
の影響を従来技術よりも完全に防止できる。 According to the present embodiment described above, the sacrificial layer 23 used when configuring the MEMS structure 20S and the gate insulating film 31 which is a component of the semiconductor element 30S are formed simultaneously, and the MEMS is formed.
By simultaneously forming the upper MEMS structural layer 24, which is a constituent element of the structure 20S, and the gate electrode layer 32, which is a constituent element of the semiconductor element 20S, the number of processes can be greatly reduced, and the manufacturing cost can be reduced. Integration of the region 20 and the semiconductor region 30 is facilitated. Furthermore, since the sacrificial layer 23 and the upper MEMS structure layer 24 are formed at the same time as the gate insulating film 31 and the gate electrode layer 32, respectively, the influence on the characteristics of the semiconductor element by the MEMS process can be completely prevented as compared with the prior art.

次に、上記実施形態の変形例について図７乃至図９を参照して説明する。この例では、
半導体領域３０Ａ、３０Ｂにおいて複数の半導体素子が形成され、しかも、複数の半導体
素子のうち少なくとも二つの素子が互いに異なる特性を有する素子として構成されるため
に、素子絶縁膜であるゲート絶縁膜の厚み、膜質、組成等が異なるように形成される。な
お、以下の本例の説明においては、上記実施形態と同様の部分については説明を省略し、
同一部分には同一符号を付すとともに、上記実施形態とは異なる部分、すなわち、上記の
第１形成工程に相当する工程のみについて詳細に述べることとする。 Next, a modification of the above embodiment will be described with reference to FIGS. In this example,
Since a plurality of semiconductor elements are formed in the semiconductor regions 30A and 30B, and at least two of the plurality of semiconductor elements are configured as elements having different characteristics, the thickness of the gate insulating film which is an element insulating film , Film quality, composition and the like are different. In the following description of this example, the description of the same part as the above embodiment is omitted,
The same reference numerals are given to the same parts, and only the parts different from the above-described embodiment, that is, the processes corresponding to the first forming process will be described in detail.

本例では、図７に示すように、上記実施形態と同様に、半導体基板１０上にフィールド
絶縁膜１１が形成され、ＭＥＭＳ領域２０では下地層２１及び下部ＭＥＭＳ構造層２２が
形成されている。そして、これらの上に熱酸化法やＣＶＤ法等により第１絶縁膜１７が形
成される。なお、図示例では熱酸化法によって形成された例を示す。その後、レジスト等
よりなるマスク１７Ｍが選択的に形成され、エッチング等によって不要部分が除去される
ことで、図８に示すように、ＭＥＭＳ領域２０では下部ＭＥＭＳ構造層２２上に第１犠牲
層２３Ａが形成され、半導体領域３０Ａでは第１素子絶縁膜３１Ａが形成され、半導体領
域３０Ｂでは第１絶縁膜１７が完全に除去されて半導体基板１０の表面が露出する（第１
絶縁膜形成段階）。 In this example, as shown in FIG. 7, the field insulating film 11 is formed on the semiconductor substrate 10, and the base layer 21 and the lower MEMS structure layer 22 are formed in the MEMS region 20, as in the above embodiment. Then, a first insulating film 17 is formed on these by a thermal oxidation method, a CVD method or the like. In the illustrated example, an example formed by a thermal oxidation method is shown. Thereafter, a mask 17M made of resist or the like is selectively formed, and unnecessary portions are removed by etching or the like, so that the first sacrificial layer 23A is formed on the lower MEMS structure layer 22 in the MEMS region 20 as shown in FIG. The first element insulating film 31A is formed in the semiconductor region 30A, and the first insulating film 17 is completely removed in the semiconductor region 30B to expose the surface of the semiconductor substrate 10 (first
Insulating film formation stage).

次に、上記の構造上に熱酸化法やＣＶＤ法等により第２絶縁膜１８が形成される。なお
、図示例ではＣＶＤ法やスパッタリング法により形成された例を示す。熱酸化法によって
第２絶縁膜１８を形成する場合には、既に形成されている第１犠牲層２３Ａや第１素子絶
縁膜３１Ａの上下に第２絶縁膜１８が形成されていくことになる。その後、レジスト等よ
りなるマスク１８Ｍが選択的に形成され、エッチング等によって不要部分が除去されるこ
とで、図９に示すように、ＭＥＭＳ領域２０では第２犠牲層２３Ｂが第１犠牲層２３Ａ上
に積層される。一方、半導体領域３０Ａにおいては、上記第１素子絶縁膜３１Ａ上に第２
素子絶縁膜３１Ｂが積層され、半導体領域３０Ｂでは第２素子絶縁膜３１Ｂのみが形成さ
れる（第２絶縁膜形成段階）。 Next, the second insulating film 18 is formed on the above structure by a thermal oxidation method, a CVD method or the like. In the illustrated example, an example formed by a CVD method or a sputtering method is shown. When the second insulating film 18 is formed by the thermal oxidation method, the second insulating film 18 is formed above and below the first sacrificial layer 23A and the first element insulating film 31A that have already been formed. Thereafter, a mask 18M made of a resist or the like is selectively formed, and unnecessary portions are removed by etching or the like, whereby the second sacrificial layer 23B is formed on the first sacrificial layer 23A in the MEMS region 20 as shown in FIG. Is laminated. On the other hand, in the semiconductor region 30A, the second region is formed on the first element insulating film 31A.
The element insulating film 31B is stacked, and only the second element insulating film 31B is formed in the semiconductor region 30B (second insulating film forming stage).

本例においては、ＭＥＭＳ領域２０、半導体領域３０Ａ、半導体領域３０Ｂの各々にお
いて、上記第１絶縁膜形成段階と第２絶縁膜形成段階のそれぞれにおいて形成される絶縁
膜を設けるか否かをそれぞれ独立して設定することができる。すなわち、図示例では、Ｍ
ＥＭＳ領域２０において第１犠牲層２３Ａと第２犠牲層２３Ｂとが積層して一体の犠牲層
が形成されているが、いずれか一方のみを形成してもよい。また、半導体領域３０Ａでは
第２素子絶縁膜３１Ｂのみが形成されているが、第１素子絶縁膜３１Ａのみが形成されて
もよく、或いは、第１素子絶縁膜３１Ａと第２素子絶縁膜３１Ｂを積層させてもよい。さ
らに、半導体領域３０Ｂでは、第１素子絶縁膜３１Ａと第２素子絶縁膜３１Ｂを積層して
一体の素子絶縁膜が形成されているが、第１素子絶縁膜３１Ａのみが形成されてもよく、
第２素子絶縁膜３１Ｂのみが形成されてもよい。 In this example, whether each of the MEMS region 20, the semiconductor region 30A, and the semiconductor region 30B is provided with an insulating film formed in each of the first insulating film forming step and the second insulating film forming step is independently determined. Can be set. That is, in the illustrated example, M
In the EMS region 20, the first sacrificial layer 23A and the second sacrificial layer 23B are laminated to form an integral sacrificial layer, but only one of them may be formed. Further, only the second element insulating film 31B is formed in the semiconductor region 30A, but only the first element insulating film 31A may be formed, or the first element insulating film 31A and the second element insulating film 31B may be formed. It may be laminated. Furthermore, in the semiconductor region 30B, the first element insulating film 31A and the second element insulating film 31B are stacked to form an integral element insulating film, but only the first element insulating film 31A may be formed,
Only the second element insulating film 31B may be formed.

ただし、一般に、ＭＥＭＳ領域２０において形成される犠牲層の厚みと、半導体領域３
０において形成される素子絶縁膜の厚みとは異なる観点で設定されるので、相互に異なる
構成となるように形成されることが好ましい。通常、半導体素子のゲート絶縁膜の厚みは
１０〜１００ｎｍ程度であるのに対して、ＭＥＭＳ構造体の犠牲層の厚みは３０〜３００
ｎｍ程度であり、犠牲層の厚みが素子絶縁膜の厚みより厚く設定される場合が多いため、
ＭＥＭＳ領域２０において複数の絶縁膜形成段階において形成された絶縁層の積層体によ
って犠牲層が形成されることが望ましい。 However, generally, the thickness of the sacrificial layer formed in the MEMS region 20 and the semiconductor region 3
Since the thickness of the element insulating film formed at 0 is set from a different point of view, it is preferably formed to have a different structure. Usually, the thickness of the gate insulating film of the semiconductor element is about 10 to 100 nm, whereas the thickness of the sacrificial layer of the MEMS structure is 30 to 300.
Since the thickness of the sacrificial layer is often set to be thicker than the thickness of the element insulating film,
In the MEMS region 20, it is desirable that the sacrificial layer be formed by a stacked body of insulating layers formed in a plurality of insulating film forming steps.

尚、本発明のＭＥＭＳ・半導体複合回路及びその製造方法は、上述の図示例にのみ限定
されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ること
は勿論である。例えば、上記実施形態では半導体素子としてＭＯＳトランジスタを例示し
たが、本発明の半導体素子はこれに限定されるものではなく、構成要素として素子絶縁膜
と素子電極層とを含むものであれば、ＭＩＳ（ＭＯＳ）ダイオード、キャパシタ、発光ト
ランジスタなどの種々の素子を形成することが可能である。 The MEMS / semiconductor composite circuit and the manufacturing method thereof according to the present invention are not limited to the above-described illustrated examples, and various modifications can be made without departing from the scope of the present invention. For example, in the above embodiment, the MOS transistor is exemplified as the semiconductor element. However, the semiconductor element of the present invention is not limited to this, and any MIS may be used as long as the element includes an element insulating film and an element electrode layer. Various elements such as (MOS) diodes, capacitors, and light emitting transistors can be formed.

実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。The schematic sectional drawing which shows the manufacturing process of the MEMS and semiconductor composite circuit of embodiment. 実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。The schematic sectional drawing which shows the manufacturing process of the MEMS and semiconductor composite circuit of embodiment. 実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。The schematic sectional drawing which shows the manufacturing process of the MEMS and semiconductor composite circuit of embodiment. 実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。The schematic sectional drawing which shows the manufacturing process of the MEMS and semiconductor composite circuit of embodiment. 実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。The schematic sectional drawing which shows the manufacturing process of the MEMS and semiconductor composite circuit of embodiment. 実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。The schematic sectional drawing which shows the manufacturing process of the MEMS and semiconductor composite circuit of embodiment. 実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。The schematic sectional drawing which shows the manufacturing process of the MEMS and semiconductor composite circuit of embodiment. 実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。The schematic sectional drawing which shows the manufacturing process of the MEMS and semiconductor composite circuit of embodiment. 実施形態のＭＥＭＳ・半導体複合回路の製造工程を示す概略断面図。The schematic sectional drawing which shows the manufacturing process of the MEMS and semiconductor composite circuit of embodiment.

符号の説明Explanation of symbols

１０…半導体基板、１１…フィールド絶縁膜、１２，１４…層間絶縁膜、１３，１５…
配線層、１６…表面保護膜、２０…ＭＥＭＳ領域、２０Ｓ…ＭＥＭＳ構造体、２１…下地
層、２２…下部ＭＥＭＳ構造層、２３…犠牲層、２４…上部ＭＥＭＳ構造層、３０…半導
体領域、３０Ｓ…半導体素子、３１…ゲート絶縁膜、３２…ゲート電極層、３３…ソース
領域、３４…ドレイン領域。 DESCRIPTION OF SYMBOLS 10 ... Semiconductor substrate, 11 ... Field insulating film, 12, 14 ... Interlayer insulating film, 13, 15 ...
Wiring layer, 16 ... surface protective film, 20 ... MEMS region, 20S ... MEMS structure, 21 ... underlayer, 22 ... lower MEMS structure layer, 23 ... sacrificial layer, 24 ... upper MEMS structure layer, 30 ... semiconductor region, 30S ... Semiconductor element, 31 ... Gate insulating film, 32 ... Gate electrode layer, 33 ... Source region, 34 ... Drain region.

Claims

単結晶半導体よりなる半導体基板と、
前記半導体基板の第１面側に設けられたＭＥＭＳ構造体と、
前記半導体基板の第１面側に設けられた半導体素子と、
前記半導体基板の第１面側に設けられた層間絶縁層と、
を有し、
前記ＭＥＭＳ構造体は、前記層間絶縁層に設けられた空間に配置され、前記半導体基板の第１面上に絶縁膜を介して形成されている第１電極、前記第１電極とギャップを隔てて対向しかつ変形可能に形成されている第２電極を含み、
前記半導体素子は、前記半導体基板の第1面上に形成されている素子絶縁膜、前記素子絶縁膜上に形成されている素子電極を含み、
前記第１電極は、前記半導体基板を構成する基本素材と同じ基本素材で構成された多結晶半導体よりなり、下地層と接して形成されてなり、
前記半導体基板の第1面の法線方向において、前記第１電極と前記第２電極とが対向している前記ギャップの寸法は前記素子絶縁膜の厚み寸法よりも大きいことを特徴とするＭＥＭＳ・半導体複合素子。 A semiconductor substrate made of a single crystal semiconductor;
A MEMS structure provided on the first surface side of the semiconductor substrate;
A semiconductor element provided on the first surface side of the semiconductor substrate;
An interlayer insulating layer provided on the first surface side of the semiconductor substrate;
Have
The MEMS structure is disposed in a space provided in the interlayer insulating layer, and is formed on a first surface of the semiconductor substrate via an insulating film, with a gap from the first electrode. A second electrode facing and deformably formed;
The semiconductor element includes an element insulating film formed on the first surface of the semiconductor substrate, an element electrode formed on the element insulating film,
The first electrode is made of a polycrystalline semiconductor composed of the same basic material as the basic material constituting the semiconductor substrate, and is formed in contact with the underlayer,
In the normal direction of the first surface of the semiconductor substrate, a dimension of the gap where the first electrode and the second electrode are opposed to each other is larger than a thickness dimension of the element insulating film. Semiconductor composite element.

前記空間は閉鎖された空間であることを特徴とする請求項１に記載のＭＥＭＳ・半導体複合素子 The MEMS / semiconductor composite element according to claim 1, wherein the space is a closed space.

前記第１電極の不純物の濃度は、前記素子絶縁膜の不純物の濃度よりも大きいことを特徴する請求項１または２に記載のＭＥＭＳ・半導体複合素子。 3. The MEMS / semiconductor composite device according to claim 1, wherein an impurity concentration of the first electrode is higher than an impurity concentration of the element insulating film.

前記第１電極の不純物はｎ型ドーパントであることを特徴する請求項３に記載のＭＥＭＳ・半導体複合素子。 4. The MEMS / semiconductor composite element according to claim 3, wherein the impurity of the first electrode is an n-type dopant.