JP5332454B2 - Pixel circuit driving method, light emitting device, and electronic apparatus - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To suppress an error of a driving current with respect to a plurality of gray scale values. <P>SOLUTION: In a compensation period PCP, a first compensating operation for making a voltage VGS gradually closer to a threshold VTH is performed by supplying a reference potential VREF to a first electrode L1, and turning on and diode-connecting a driving transistor TDR. In a write period PWR, a second compensating operation for varying the voltage VGS to a voltage corresponding to the gray scale value D and making the voltage VGS gradually closer to the threshold voltage VTH is performed for a time length tb set variably according to the gray scale value D by supplying a gray scale potential VDATA corresponding to a gray scale value D specified for a pixel circuit U from a signal line 14 to the first electrode L1, and also diode-connecting the driving transistor TDR. <P>COPYRIGHT: (C)2010,JPO&amp;INPIT

Description

本発明は、有機ＥＬ（Electroluminescence）素子などの発光素子を駆動する技術に関する。   The present invention relates to a technique for driving a light emitting element such as an organic EL (Electroluminescence) element.

発光素子に供給される駆動電流の電流量を駆動トランジスタが制御する発光装置においては、駆動トランジスタや発光素子の電気的な特性の誤差（目標値からの相違や各素子間のバラツキ）が問題となる。特許文献１には、駆動トランジスタのゲート−ソース間に介在する保持容量の両端間の電圧を、駆動トランジスタの閾値電圧に設定してから階調値に応じた電圧に変化させることで、駆動トランジスタの閾値電圧および移動度の誤差（ひいては駆動電流の電流量の誤差）を補償する技術が開示されている。
特開２００７−３１０３１１号公報 In a light-emitting device in which a drive transistor controls the amount of drive current supplied to a light-emitting element, an error in the electrical characteristics of the drive transistor or light-emitting element (difference from a target value or variation between elements) is a problem. Become. Japanese Patent Application Laid-Open No. 2004-133867 discloses that a voltage across a storage capacitor interposed between a gate and a source of a driving transistor is set to a threshold voltage of the driving transistor and then changed to a voltage corresponding to a gradation value. Disclosed is a technique for compensating for an error in threshold voltage and mobility (and thus an error in the amount of drive current).
JP 2007-310311 A

しかし、特許文献１の技術で駆動電流の誤差が有効に補償されるのは特定の階調値が指定された場合に限定され、階調値によっては駆動電流の誤差を解消できない場合がある。以上の事情に鑑みて、本発明は、複数の階調値について駆動電流の誤差を抑制することを目的とする。   However, the error of the drive current is effectively compensated by the technique of Patent Document 1 only when a specific gradation value is designated, and the error of the drive current may not be eliminated depending on the gradation value. In view of the above circumstances, an object of the present invention is to suppress a drive current error for a plurality of gradation values.

以上の課題を解決するために、本発明の第１の態様に係る画素回路の駆動方法は、第１電極および第２電極を有する容量素子と、第２電極にゲートが接続されるＰチャネル型の駆動トランジスタと、発光素子と、を具備する画素回路を駆動する方法であって、第１電極に基準電位を供給するとともに、駆動トランジスタを導通させて駆動トランジスタをダイオード接続することで、駆動トランジスタのゲート・ソース間の電圧を駆動トランジスタの閾値電圧に漸近させる第１補償動作を補償期間において実行し、補償期間の経過後の書込期間において、当該画素回路に指定された階調値に応じた階調電位を信号線から第１電極に供給するとともに駆動トランジスタをダイオード接続することで、駆動トランジスタのゲート・ソース間の電圧を、階調値に応じた電圧に変化させるとともに、駆動トランジスタの閾値電圧に漸近させる第２補償動作を、当該階調値に応じて可変に設定された時間長にわたって実行し、書込期間の経過後の駆動期間において、駆動トランジスタのダイオード接続を解除し、そのときの駆動トランジスタのゲート・ソース間の電圧に応じた駆動電流を発光素子に供給する。   In order to solve the above problems, a driving method of a pixel circuit according to a first aspect of the present invention includes a capacitive element having a first electrode and a second electrode, and a P-channel type in which a gate is connected to the second electrode. The driving transistor and the light emitting element are driven by supplying a reference potential to the first electrode and conducting the driving transistor so that the driving transistor is diode-connected. The first compensation operation for causing the voltage between the gate and the source of the transistor to gradually approach the threshold voltage of the driving transistor is executed in the compensation period, and in the writing period after the compensation period, according to the gradation value specified for the pixel circuit By supplying the grayscale potential from the signal line to the first electrode and diode-connecting the drive transistor, the voltage between the gate and source of the drive transistor can be reduced. The second compensation operation for changing the voltage according to the gradation value and asymptotically approaching the threshold voltage of the driving transistor is performed over a time length variably set according to the gradation value, and after the writing period has elapsed In the driving period, the diode connection of the driving transistor is released, and a driving current corresponding to the voltage between the gate and the source of the driving transistor at that time is supplied to the light emitting element.

以上の方法においては、書込期間における補償動作（第２補償動作）の時間長が階調値（あるいは階調電位）に応じて可変に設定されるから、複数の階調値について駆動電流の誤差を有効に抑制することが可能である。   In the above method, since the time length of the compensation operation (second compensation operation) in the writing period is variably set according to the gradation value (or gradation potential), the driving current of the plurality of gradation values is set. The error can be effectively suppressed.

本発明の好適な態様では、発光素子の一方の電極は駆動トランジスタのドレインに接続され、補償期間および書込期間において、発光素子の他方の電極に第１電位を供給することで、発光素子の閾値電圧を下回るように発光素子の両端間の電圧を設定し、駆動期間において、発光素子の他方の電極に第２電位を供給することで、発光素子の閾値電圧を上回るように発光素子の両端間の電圧を設定する。この態様によれば、発光素子の他方の電極に供給される電位を変化させることで発光素子のオン状態およびオフ状態を切り替えることができるから、発光素子に対する駆動電流の供給の可否を決定するためのスイッチング素子を駆動電流の経路上に設けなくて済む。従って、画素回路の構成を簡素化できるという利点がある。   In a preferred aspect of the present invention, one electrode of the light-emitting element is connected to the drain of the driving transistor, and the first potential is supplied to the other electrode of the light-emitting element in the compensation period and the writing period. The voltage between both ends of the light emitting element is set to be lower than the threshold voltage, and the second potential is supplied to the other electrode of the light emitting element in the driving period, so that both ends of the light emitting element are higher than the threshold voltage of the light emitting element. Set the voltage between. According to this aspect, since the ON state and the OFF state of the light emitting element can be switched by changing the potential supplied to the other electrode of the light emitting element, it is determined whether or not the drive current can be supplied to the light emitting element. This switching element need not be provided on the path of the drive current. Therefore, there is an advantage that the configuration of the pixel circuit can be simplified.

本発明の好適な態様では、駆動電流の経路上に設けられたスイッチング素子を備え、補償期間および書込期間においてスイッチング素子をオフ状態にする一方、駆動期間においてスイッチング素子をオン状態にすることで駆動電流を前記発光素子に供給する。この態様によれば、補償期間および書込期間においてスイッチング素子はオフ状態であるから、発光素子における電極の電位を変化させなくても発光素子は確実にオフ状態（非発光状態）になる。   According to a preferred aspect of the present invention, the switching element is provided on the path of the driving current, and the switching element is turned off during the compensation period and the writing period, while the switching element is turned on during the driving period. A driving current is supplied to the light emitting element. According to this aspect, since the switching element is in the off state in the compensation period and the writing period, the light emitting element is surely turned off (non-light emitting state) without changing the potential of the electrode in the light emitting element.

以上の態様において、階調電位の供給による駆動トランジスタのゲートの電位の変化量が大きいほど、駆動電流の誤差を抑制できる第２補償動作の時間長が短くなるという傾向を前提とすれば、書込期間において階調電位を供給したときの駆動トランジスタのゲートの電位の変化量が大きいほど第２補償動作の時間長が短くなるように、当該画素回路に指定された階調値に応じて第２補償動作の時間長を可変に設定する。   In the above embodiment, assuming that the longer the amount of change in the gate potential of the drive transistor due to the supply of the grayscale potential, the shorter the time length of the second compensation operation that can suppress the error in the drive current is, In accordance with the gradation value designated for the pixel circuit, the time length of the second compensation operation is shortened as the amount of change in the gate potential of the driving transistor when the gradation potential is supplied during the turn-on period. (2) The time length of the compensation operation is set to be variable.

ところで、階調値が小さいほど、駆動電流の誤差を抑制できる第２補償動作の時間長が長くなるという傾向のもとで、階調値が小さい場合にも駆動電流の誤差を完全に低減しようとすれば、補償動作の時間長を過度に長くする必要がある。そこで、本発明の好適な態様において、階調値が所定値を下回る場合には、補償動作の時間長を、階調値に依存しない所定値に設定する（すなわち補償動作の時間長に上限値を設定する）。以上の方法によれば、階調値が小さい場合にも補償動作の時間長が適度な長さに抑制されるという利点がある。   By the way, the smaller the gradation value, the longer the time length of the second compensation operation that can suppress the error in the drive current, so that the error in the drive current is completely reduced even when the gradation value is small. If so, the time length of the compensation operation needs to be excessively long. Therefore, in a preferred aspect of the present invention, when the gradation value is below the predetermined value, the time length of the compensation operation is set to a predetermined value that does not depend on the gradation value (that is, the upper limit value for the time length of the compensation operation). Set). According to the above method, there is an advantage that the time length of the compensation operation is suppressed to an appropriate length even when the gradation value is small.

本発明の好適な態様において、補償期間では、駆動トランジスタのゲート・ソース間の電圧を、第１補償動作によって駆動トランジスタの閾値電圧に設定する。この態様によれば、駆動トランジスタの閾値電圧の誤差が第１補償動作で正確に補償されるという利点がある。なお、駆動トランジスタのゲート・ソース間の電圧が駆動トランジスタの閾値電圧に完全に合致するためには理論上は無限の時間長が必要となるから、本発明において「駆動トランジスタのゲート・ソース間の電圧を駆動トランジスタの閾値電圧に設定する」とは、駆動トランジスタのゲート・ソース間の電圧が駆動トランジスタの閾値電圧に充分に近接した状態（実質的に閾値電圧に到達した状態）を意味する。   In a preferred aspect of the present invention, in the compensation period, the voltage between the gate and the source of the driving transistor is set to the threshold voltage of the driving transistor by the first compensation operation. According to this aspect, there is an advantage that the error of the threshold voltage of the driving transistor is accurately compensated by the first compensation operation. In theory, an infinite time length is required for the voltage between the gate and source of the driving transistor to completely match the threshold voltage of the driving transistor. “Setting the voltage to the threshold voltage of the driving transistor” means a state in which the voltage between the gate and the source of the driving transistor is sufficiently close to the threshold voltage of the driving transistor (a state in which the threshold voltage is substantially reached).

本発明の別の態様において、補償期間では、階調値に応じて可変に設定された時間長にわたって第１補償動作を実行する。この態様によれば、第１補償動作および第２補償動作の双方の時間長が階調値に応じて可変に設定されるから、第１補償動作の時間長のみを調整する場合と比較して広い範囲にわたる階調値について駆動電流の誤差を抑制することが可能である。   In another aspect of the present invention, in the compensation period, the first compensation operation is executed over a time length that is variably set according to the gradation value. According to this aspect, since the time lengths of both the first compensation operation and the second compensation operation are variably set according to the gradation value, compared with the case where only the time length of the first compensation operation is adjusted. It is possible to suppress an error in the drive current for gradation values over a wide range.

本発明の第２の態様に係る画素回路の駆動方法は、第１電極および第２電極を有する容量素子と、第２電極にゲートが接続されるＰチャネル型の駆動トランジスタと、発光素子と、を各々が含む複数の画素回路を駆動する方法であって、複数の画素回路の各々について、当該画素回路に指定された階調値に応じた階調電位を信号線から当該画素回路の第１電極に供給するとともに駆動トランジスタをダイオード接続することで、当該画素回路の駆動トランジスタのゲート・ソース間の電圧を当該駆動トランジスタの閾値電圧に漸近させる第２補償動作を、第１期間と第２期間とを各々が含む複数の単位期間のうち当該画素回路に対応する単位期間の前記第２期間において、当該階調値に応じて可変に設定された時間長にわたって実行する一方、基準電位を信号線から当該画素回路の第１電極に供給するとともに、駆動トランジスタを導通させて駆動トランジスタをダイオード接続することで、当該画素回路の駆動トランジスタのゲート・ソース間の電圧を当該駆動トランジスタの閾値電圧に漸近させる第１補償動作を、当該画素回路に対応する単位期間の第２期間の開始前の第１期間、および、当該画素回路に対応する単位期間の開始前の２以上の単位期間にわたって実行し、当該画素回路に対応する単位期間の第２期間の経過後に、駆動トランジスタのダイオード接続を解除し、そのときの駆動トランジスタのゲート・ソース間の電圧に応じた駆動電流を発光素子に供給する。   The pixel circuit driving method according to the second aspect of the present invention includes a capacitive element having a first electrode and a second electrode, a P-channel driving transistor having a gate connected to the second electrode, a light emitting element, For each of the plurality of pixel circuits, a gradation potential corresponding to a gradation value designated for the pixel circuit is supplied from the signal line to each of the plurality of pixel circuits. A second compensation operation for supplying the voltage to the threshold voltage of the drive transistor by gradually supplying the voltage between the gate and the source of the drive transistor of the pixel circuit by supplying the electrode to the electrode and diode-connecting the drive transistor is performed in the first and second periods. In the second period of the unit period corresponding to the pixel circuit among a plurality of unit periods each of which is executed for a time length variably set according to the gradation value A reference potential is supplied from the signal line to the first electrode of the pixel circuit, and the drive transistor is made conductive to diode-connect the drive transistor, whereby the voltage between the gate and the source of the drive transistor of the pixel circuit is changed to the drive transistor. The first compensation operation that gradually approaches the threshold voltage of the first period before the start of the second period of the unit period corresponding to the pixel circuit, and two or more units before the start of the unit period corresponding to the pixel circuit After the second period of the unit period corresponding to the pixel circuit has elapsed, the diode connection of the drive transistor is released, and a drive current corresponding to the voltage between the gate and the source of the drive transistor at that time is a light emitting element To supply.

この態様においても、第２補償動作の時間長が階調値（あるいは階調電位）に応じて可変に設定されるから、複数の階調値について駆動電流の誤差を有効に抑制することが可能である。さらに、２以上の単位期間にわたって第１補償動作が実行されるから、駆動トランジスタのゲート・ソース間の電圧を第１補償動作で駆動トランジスタの閾値電圧に充分に近接させることができる。また、共通の信号線が基準電位の供給と階調電位の供給とに兼用されるから、基準電位と階調電位とが別個の配線で各画素回路に供給される構成と比較して、画素回路の構成が簡素化されるという利点もある。なお、第１期間と第２期間との先後および比率や第１補償動作を実行する単位期間の個数は本発明において任意である。   Also in this aspect, since the time length of the second compensation operation is variably set according to the gradation value (or gradation potential), it is possible to effectively suppress the drive current error for a plurality of gradation values. It is. Furthermore, since the first compensation operation is performed over two or more unit periods, the voltage between the gate and the source of the drive transistor can be made sufficiently close to the threshold voltage of the drive transistor by the first compensation operation. In addition, since the common signal line is used for both the supply of the reference potential and the supply of the gradation potential, the pixel potential is compared with the configuration in which the reference potential and the gradation potential are supplied to each pixel circuit through separate wirings. There is also an advantage that the configuration of the circuit is simplified. It should be noted that the preceding and following ratios of the first period and the second period and the number of unit periods for executing the first compensation operation are arbitrary in the present invention.

本発明の第３の態様に係る画素回路の駆動方法は、第１電極および第２電極を有する容量素子と、第２電極にゲートが接続されるＰチャネル型の駆動トランジスタと、発光素子と、を各々が含む複数の画素回路を駆動する方法であって、複数の画素回路の各々について、当該画素回路に指定された階調値に応じた階調電位を信号線から当該画素回路の第１電極に供給するとともに駆動トランジスタをダイオード接続することで、当該画素回路の駆動トランジスタのゲート・ソース間の電圧を当該駆動トランジスタの閾値電圧に漸近させる第２補償動作を、当該画素回路に対応する前記単位期間において、当該階調値に応じて可変に設定された時間長にわたって実行する一方、基準電位を給電線から当該画素回路の第１電極に供給するとともに、駆動トランジスタを導通させて駆動トランジスタをダイオード接続することで、当該画素回路の駆動トランジスタのゲート・ソース間の電圧を当該駆動トランジスタの閾値電圧に漸近させる第１補償動作を、当該画素回路に対応する単位期間の開始前の２以上の単位期間にわたって実行し、当該画素回路に対応する単位期間の経過後に、駆動トランジスタのダイオード接続を解除し、そのときの駆動トランジスタのゲート・ソース間の電圧に応じた駆動電流を前記発光素子に供給する。   A pixel circuit driving method according to a third aspect of the present invention includes a capacitor having a first electrode and a second electrode, a P-channel driving transistor having a gate connected to the second electrode, a light emitting element, For each of the plurality of pixel circuits, a gradation potential corresponding to a gradation value designated for the pixel circuit is supplied from the signal line to each of the plurality of pixel circuits. The second compensation operation for supplying the voltage to the threshold voltage of the drive transistor asymptotically approaching the gate-source voltage of the drive transistor of the pixel circuit by supplying the electrode to the electrode and diode-connecting the drive transistor corresponds to the pixel circuit. In the unit period, the reference potential is supplied from the power supply line to the first electrode of the pixel circuit while executing over a time length variably set according to the gradation value. The first compensation operation for making the voltage between the gate and the source of the driving transistor of the pixel circuit asymptotically approach the threshold voltage of the driving transistor by conducting the driving transistor and diode-connecting the driving transistor corresponds to the pixel circuit. This is executed over two or more unit periods before the start of the unit period, and after the unit period corresponding to the pixel circuit has elapsed, the diode connection of the driving transistor is released and the voltage between the gate and the source of the driving transistor at that time The drive current is supplied to the light emitting element.

この態様においても、第２補償動作の時間長が階調値（あるいは階調電位）に応じて可変に設定されるから、複数の階調値について駆動電流の誤差を有効に抑制することが可能である。さらに、２以上の単位期間にわたって第１補償動作が連続的に実行されるから駆動トランジスタのゲート・ソース間の電圧を第１補償動作で駆動トランジスタの閾値電圧に充分に接近させることができる。また、第２補償動作の時間長を最長で単位期間の全体の時間長まで設定できる（第２補償動作の時間長の変化幅を充分に確保できる）という利点もある。なお、第１補償動作を実行する単位期間の個数は本発明において任意である。   Also in this aspect, since the time length of the second compensation operation is variably set according to the gradation value (or gradation potential), it is possible to effectively suppress the drive current error for a plurality of gradation values. It is. Further, since the first compensation operation is continuously executed over two or more unit periods, the voltage between the gate and the source of the driving transistor can be made sufficiently close to the threshold voltage of the driving transistor by the first compensation operation. In addition, there is an advantage that the time length of the second compensation operation can be set up to the entire time length of the unit period (a change width of the time length of the second compensation operation can be sufficiently secured). In the present invention, the number of unit periods for executing the first compensation operation is arbitrary.

なお、本発明に係る画素回路の駆動方法において、第１補償動作が複数の単位期間にて実行されるか１個の単位期間にて実行されるか（第１補償動作が行われる期間が複数の単位期間にわたるか、１個の単位期間に包含されるか）は不問であるから、第２の態様および第３の態様に係る駆動方法は、第１の態様に係る駆動方法に包含される。   In the pixel circuit driving method according to the present invention, whether the first compensation operation is performed in a plurality of unit periods or in one unit period (a plurality of periods in which the first compensation operation is performed). Therefore, the driving method according to the second aspect and the third aspect is included in the driving method according to the first aspect. .

本発明の第１の態様に係る発光装置は、第１電極および第２電極を有する容量素子と、第２電極にゲートが接続されたＰチャネル型の駆動トランジスタと、発光素子と、信号線と第１電極との間に介在する第１スイッチング素子と、駆動トランジスタのゲートとドレインとの間に介在する第２スイッチング素子と、を含む画素回路と、本発明の第１の態様に係る駆動方法を実行する駆動回路とを具備する。第１の態様に係る発光装置によれば、第１の態様に係る駆動方法と同様の効果が実現される。   A light emitting device according to a first aspect of the present invention includes a capacitor having a first electrode and a second electrode, a P-channel driving transistor having a gate connected to the second electrode, a light emitting element, a signal line, A pixel circuit including a first switching element interposed between the first electrode and a second switching element interposed between the gate and drain of the driving transistor, and a driving method according to the first aspect of the present invention And a driving circuit for executing the above. According to the light emitting device according to the first aspect, the same effect as the driving method according to the first aspect is realized.

第１の態様に係る発光装置の好適な態様では、画素回路は、駆動電流の経路上に設けられた第３スイッチング素子をさらに備え、駆動回路は、補償期間および書込期間において第３スイッチング素子をオフ状態にする一方、書込期間の経過後に第３スイッチング素子をオン状態にすることで、駆動電流を発光素子に供給する。   In a preferred aspect of the light emitting device according to the first aspect, the pixel circuit further includes a third switching element provided on the path of the driving current, and the driving circuit includes the third switching element in the compensation period and the writing period. On the other hand, by turning on the third switching element after the writing period has elapsed, a drive current is supplied to the light emitting element.

本発明の第２の態様に係る発光装置は、第１電極および第２電極を有する容量素子と、第２電極にゲートが接続されたＰチャネル型の駆動トランジスタと、発光素子と、信号線と第１電極との間に介在する第１スイッチング素子と、駆動トランジスタのゲートとドレインとの間に介在する第２スイッチング素子と、を各々が含む複数の画素回路と、本発明の第２の態様に係る駆動方法を実現する駆動回路とを具備する。第２の態様に係る発光装置によれば、第２の態様に係る駆動方法と同様の効果が実現される。   A light emitting device according to a second aspect of the present invention includes a capacitor having a first electrode and a second electrode, a P-channel driving transistor having a gate connected to the second electrode, a light emitting element, a signal line, A plurality of pixel circuits each including a first switching element interposed between the first electrode and a second switching element interposed between the gate and drain of the driving transistor; and a second aspect of the present invention And a driving circuit for realizing the driving method according to the above. According to the light emitting device according to the second aspect, an effect similar to that of the driving method according to the second aspect is realized.

本発明の第３の態様に係る発光装置は、第１電極および第２電極を有する容量素子と、第２電極にゲートが接続されたＰチャネル型の駆動トランジスタと、発光素子と、信号線と第１電極との間に介在する第１スイッチング素子と、駆動トランジスタのゲートとドレインとの間に介在する第２スイッチング素子と、給電線と第１電極との間に介在する第４スイッチング素子と、を各々が含む複数の画素回路と、本発明の第３の態様に係る駆動方法を実現する駆動回路とを具備する。第３の態様に係る発光装置によれば、第３の態様に係る駆動方法と同様の効果が実現される。   A light emitting device according to a third aspect of the present invention includes a capacitive element having a first electrode and a second electrode, a P-channel driving transistor having a gate connected to the second electrode, a light emitting element, a signal line, A first switching element interposed between the first electrode, a second switching element interposed between the gate and drain of the driving transistor, a fourth switching element interposed between the power supply line and the first electrode, , And a driving circuit for realizing the driving method according to the third aspect of the present invention. According to the light emitting device according to the third aspect, the same effect as the driving method according to the third aspect is realized.

本発明に係る発光装置は、各種の電子機器に利用される。電子機器の典型例は、発光装置を表示装置として利用した機器である。本発明に係る電子機器としてはパーソナルコンピュータや携帯電話機が例示される。もっとも、本発明に係る発光装置の用途は画像の表示に限定されない。例えば、光線の照射によって感光体ドラムなどの像担持体に潜像を形成するための露光装置（光ヘッド）としても本発明の発光装置が適用される。   The light emitting device according to the present invention is used in various electronic devices. A typical example of an electronic device is a device that uses a light-emitting device as a display device. Examples of the electronic apparatus according to the present invention include a personal computer and a mobile phone. However, the use of the light emitting device according to the present invention is not limited to image display. For example, the light emitting device of the present invention is also applied as an exposure device (optical head) for forming a latent image on an image carrier such as a photosensitive drum by irradiation of light.

＜Ａ：第１実施形態＞
図１は、本発明の第１実施形態に係る発光装置のブロック図である。発光装置１００は、画像を表示する表示体として電子機器に搭載される。図１に示すように、発光装置１００は、複数の画素回路Ｕが配列された素子部１０と、各画素回路Ｕを駆動する駆動回路３０とを具備する。駆動回路３０は、走査線駆動回路３２と信号線駆動回路３４と電位制御回路３６とを含んで構成される。駆動回路３０は、例えば複数の集積回路に分散して実装される。ただし、駆動回路３０の少なくとも一部は、基板上に形成された薄膜トランジスタで構成され得る。 <A: First Embodiment>
FIG. 1 is a block diagram of a light emitting device according to a first embodiment of the present invention. The light emitting device 100 is mounted on an electronic device as a display body that displays an image. As shown in FIG. 1, the light emitting device 100 includes an element unit 10 in which a plurality of pixel circuits U are arranged, and a drive circuit 30 that drives each pixel circuit U. The drive circuit 30 includes a scanning line drive circuit 32, a signal line drive circuit 34, and a potential control circuit 36. The drive circuit 30 is distributed and mounted on a plurality of integrated circuits, for example. However, at least a part of the drive circuit 30 can be constituted by a thin film transistor formed on a substrate.

素子部１０には、Ｘ方向に延在するｍ本の走査線１２と、Ｘ方向に交差するＹ方向に延在するｎ本の信号線１４とが形成される（ｍ，ｎは自然数）。複数の画素回路Ｕは、各走査線１２と各信号線１４との交差に配置されて縦ｍ行×横ｎ列の行列状に配列する。また、素子部１０には、走査線１２とともにＸ方向に延在するｍ本の給電線１６が形成される。   In the element portion 10, m scanning lines 12 extending in the X direction and n signal lines 14 extending in the Y direction intersecting the X direction are formed (m and n are natural numbers). The plurality of pixel circuits U are arranged at the intersections of the scanning lines 12 and the signal lines 14 and are arranged in a matrix of vertical m rows × horizontal n columns. Further, m power supply lines 16 extending in the X direction together with the scanning lines 12 are formed in the element portion 10.

走査線駆動回路３２は、所定の順番で順次にアクティブレベル（ローレベル）になる走査信号ＧA（ＧA[1]〜ＧA[m]）を各走査線１２に出力することで各画素回路Ｕを行単位で順次に選択する。電位制御回路３６は、電位ＶCT（ＶCT[1]〜ＶCT[m]）を生成して各給電線１６に出力する。   The scanning line driving circuit 32 outputs each scanning circuit 12 with a scanning signal GA (GA [1] to GA [m]) that sequentially becomes an active level (low level) in a predetermined order. Select sequentially in line units. The potential control circuit 36 generates a potential VCT (VCT [1] to VCT [m]) and outputs it to each feeder line 16.

信号線駆動回路３４は、画素回路Ｕの動作を規定する信号Ｓ（Ｓ[1]〜Ｓ[n]）を生成して各信号線１４に出力する。図１に示すように、信号線駆動回路３４は、各信号線１４に対応するｎ個の単位回路４０を具備する。第ｊ番目（ｊ＝１〜ｎ）の単位回路４０は信号Ｓ[j]を第ｊ番目の信号線１４に出力する。例えば、単位回路４０は、信号Ｓ[j]を、走査線駆動回路３２による選択行の第ｊ列目の画素回路Ｕに指定された階調値Ｄに対応する電位（以下「階調電位」という）ＶDATAに設定する。   The signal line driving circuit 34 generates a signal S (S [1] to S [n]) that defines the operation of the pixel circuit U and outputs the signal S to each signal line 14. As shown in FIG. 1, the signal line drive circuit 34 includes n unit circuits 40 corresponding to the signal lines 14. The j-th (j = 1 to n) unit circuit 40 outputs the signal S [j] to the j-th signal line 14. For example, the unit circuit 40 uses the signal S [j] as a potential corresponding to the gradation value D (hereinafter referred to as “gradation potential”) specified for the pixel circuit U in the j-th column of the selected row by the scanning line driving circuit 32. Set to VDATA.

図２は、画素回路Ｕの回路図である。図２においては、第ｉ行（ｉ＝１〜ｍ）に属する第ｊ列の１個の画素回路Ｕのみが代表的に図示されている。図２に示すように、素子部１０には、Ｘ方向に延在する第１制御線２０および第２制御線２２がｍ本の走査線１２の各々に対応して設けられる。第１制御線２０および第２制御線２２の各々には、駆動回路３０（例えば走査線駆動回路３２）から所定の信号が供給される。より具体的には、第１制御線２０には初期化信号Ｇrst[i]が供給され、第２制御線２２には制御信号ＧC[i]が供給される。また、図２に示すように、素子部１０には、Ｙ方向に延在する初期化線２４が信号線１４に対応して設けられる。初期化線２４には、図示しない電源回路から初期化電位Ｖrstが供給される。   FIG. 2 is a circuit diagram of the pixel circuit U. In FIG. 2, only one pixel circuit U in the j-th column belonging to the i-th row (i = 1 to m) is representatively illustrated. As shown in FIG. 2, the element unit 10 is provided with a first control line 20 and a second control line 22 extending in the X direction corresponding to each of the m scanning lines 12. Each of the first control line 20 and the second control line 22 is supplied with a predetermined signal from the drive circuit 30 (for example, the scanning line drive circuit 32). More specifically, the initialization signal Grst [i] is supplied to the first control line 20, and the control signal GC [i] is supplied to the second control line 22. As shown in FIG. 2, an initialization line 24 extending in the Y direction is provided in the element portion 10 corresponding to the signal line 14. An initialization potential Vrst is supplied to the initialization line 24 from a power supply circuit (not shown).

図２に示すように、画素回路Ｕは、発光素子Ｅと、駆動トランジスタTDRと、第１スイッチング素子Tr1と、第２スイッチング素子Tr2と、第３スイッチング素子Tr3と、容量素子Ｃ0（容量値cp0）と、保持容量Ｃ1（容量値cp1）とを含んで構成される。発光素子Ｅと駆動トランジスタＴDRとは、給電線１８と給電線１６を結ぶ経路上に直列に接続される。給電線１８には電源回路（図示略）から所定の電位ＶELが供給される。発光素子Ｅは、相対向する陽極と陰極との間に有機ＥＬ材料の発光層を介在させた有機ＥＬ素子である。図２に示すように、発光素子Ｅの陽極は駆動トランジスタTDRに接続され、陰極は給電線１６に接続される。図２に示すように、発光素子Ｅには容量Ｃ2（容量値ｃp2）が付随する。   As shown in FIG. 2, the pixel circuit U includes a light emitting element E, a driving transistor TDR, a first switching element Tr1, a second switching element Tr2, a third switching element Tr3, and a capacitive element C0 (capacitance value cp0). ) And a storage capacitor C1 (capacitance value cp1). The light emitting element E and the driving transistor TDR are connected in series on a path connecting the power supply line 18 and the power supply line 16. The power supply line 18 is supplied with a predetermined potential VEL from a power supply circuit (not shown). The light emitting element E is an organic EL element in which a light emitting layer of an organic EL material is interposed between an anode and a cathode that face each other. As shown in FIG. 2, the anode of the light emitting element E is connected to the drive transistor TDR, and the cathode is connected to the power supply line 16. As shown in FIG. 2, the light emitting element E is accompanied by a capacitor C2 (capacitance value cp2).

図２に示すように、駆動トランジスタTDRは、給電線１８にソースが接続されるとともにドレインが発光素子Ｅの陽極に接続されたＰチャネル型のトランジスタ（例えば薄膜トランジスタ）である。容量素子Ｃ0は、第１電極Ｌ１および第２電極Ｌ２を有し、第２電極Ｌ２は駆動トランジスタTDRのゲートに接続される。第１電極Ｌ１と信号線１４との間には、Ｐチャネル型のトランジスタである第１スイッチング素子Tr1が介在する。第１スイッチング素子Tr1のゲートは走査線１２に接続される。走査信号ＧA[i]がローレベルに遷移すると第１スイッチング素子Tr1がオン状態になって第１電極Ｌ１と信号線１４とが導通する一方、走査信号ＧA[i]がハイレベルに遷移すると第１スイッチング素子Tr1はオフ状態になって第１電極Ｌ１と信号線１４とが非導通になる。   As shown in FIG. 2, the drive transistor TDR is a P-channel transistor (for example, a thin film transistor) having a source connected to the power supply line 18 and a drain connected to the anode of the light emitting element E. The capacitive element C0 has a first electrode L1 and a second electrode L2, and the second electrode L2 is connected to the gate of the drive transistor TDR. A first switching element Tr1 that is a P-channel transistor is interposed between the first electrode L1 and the signal line. The gate of the first switching element Tr1 is connected to the scanning line 12. When the scanning signal GA [i] transitions to a low level, the first switching element Tr1 is turned on, and the first electrode L1 and the signal line 14 become conductive. On the other hand, when the scanning signal GA [i] transitions to a high level, The 1 switching element Tr1 is turned off, and the first electrode L1 and the signal line 14 become non-conductive.

図２に示すように、駆動トランジスタTDRのゲートと初期化線２４との間には、Ｐチャネル型のトランジスタである第２スイッチング素子Tr2が介在する。第２スイッチング素子Tr2のゲートは第１制御線２０に接続される。初期化信号Ｇrst[i]がローレベルに遷移すると第２スイッチング素子Tr2がオン状態になって駆動トランジスタTDRのゲートと初期化線２４とが導通する一方、初期化信号Ｇrst[i]がハイレベルに遷移すると第２スイッチング素子Tr2がオフ状態になって駆動トランジスタTDRのゲートと初期化線２４とが非導通になる。   As shown in FIG. 2, a second switching element Tr2, which is a P-channel transistor, is interposed between the gate of the drive transistor TDR and the initialization line 24. The gate of the second switching element Tr2 is connected to the first control line 20. When the initialization signal Grst [i] transitions to the low level, the second switching element Tr2 is turned on, and the gate of the drive transistor TDR and the initialization line 24 are conducted, while the initialization signal Grst [i] is at the high level. When the transition is made, the second switching element Tr2 is turned off, and the gate of the drive transistor TDR and the initialization line 24 become non-conductive.

図２に示すように、駆動トランジスタTDRのゲートとドレインとの間には、Ｐチャネル型のトランジスタである第３スイッチング素子Tr3が介在する。第３スイッチング素子Tr3のゲートは第２制御線２２に接続される。制御信号ＧC[i]がローレベルに遷移すると第３スイッチング素子Tr3がオン状態になって駆動トランジスタTDRのゲートとドレインとが導通する一方、制御信号ＧC[i]がハイレベルに遷移すると第３スイッチング素子Tr3がオフ状態になって駆動トランジスタTDRのゲートとドレインとが非導通になる。   As shown in FIG. 2, a third switching element Tr3, which is a P-channel transistor, is interposed between the gate and drain of the drive transistor TDR. The gate of the third switching element Tr3 is connected to the second control line 22. When the control signal GC [i] transitions to a low level, the third switching element Tr3 is turned on, and the gate and drain of the driving transistor TDR become conductive. On the other hand, when the control signal GC [i] transitions to a high level, The switching element Tr3 is turned off, and the gate and drain of the drive transistor TDR are turned off.

図２に示すように、駆動トランジスタTDRのゲートとソースとの間には、保持容量Ｃ1が介在する。保持容量Ｃ1は、駆動トランジスタTDRのゲート・ソース間の電圧を保持するための手段であり、保持容量Ｃ1の一方の電極は駆動トランジスタTDRのゲートに接続され、他方の電極は給電線１８に接続される。   As shown in FIG. 2, a storage capacitor C1 is interposed between the gate and source of the drive transistor TDR. The holding capacitor C1 is a means for holding the voltage between the gate and the source of the driving transistor TDR. One electrode of the holding capacitor C1 is connected to the gate of the driving transistor TDR, and the other electrode is connected to the power supply line 18. Is done.

次に、図３を参照して、第ｉ行に属する第ｊ列目の画素回路Ｕに着目して駆動回路３０の動作（画素回路Ｕを駆動する方法）を説明する。図３に示すように、走査線駆動回路３２は、垂直走査期間内の第ｉ番目の単位期間Ｈ[i]にて走査信号ＧA[i]をローレベルに設定する。走査信号ＧA[i]がローレベルに設定されると、第ｉ行に属するｎ個の画素回路Ｕの第１スイッチング素子Tr1が同時にオン状態に遷移する。   Next, the operation of the drive circuit 30 (a method for driving the pixel circuit U) will be described with reference to the pixel circuit U in the j-th column belonging to the i-th row with reference to FIG. As shown in FIG. 3, the scanning line driving circuit 32 sets the scanning signal GA [i] to a low level in the i-th unit period H [i] in the vertical scanning period. When the scanning signal GA [i] is set to a low level, the first switching elements Tr1 of the n pixel circuits U belonging to the i-th row are simultaneously turned on.

図３に示すように、単位期間Ｈ[i]は、初期化期間ＰRSと補償期間ＰCPと書込期間ＰWRとを含む。初期化期間ＰRSにおいては、駆動トランジスタTDRのゲートの電位ＶGを初期化することで駆動トランジスタTDRを導通させる。初期化期間ＰRSの経過後の補償期間ＰCPにおいては、駆動トランジスタTDRをダイオード接続することで、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSを駆動トランジスタＴDRの閾値電圧ＶTHに漸近させる。補償期間ＰCPの経過後の書込期間ＰWRにおいては、駆動トランジスタTDRの電圧ＶGSを、補償期間ＰCPにて設定された電圧から画素回路Ｕに対して指定された階調値Ｄに応じた電圧に変化させるとともに駆動トランジスタTDRの閾値電圧ＶTHに漸近させる。書込期間ＰWRの経過後の駆動期間ＰDRにおいては、駆動トランジスタTDRの電圧ＶGSに応じた駆動電流ＩDRを発光素子Ｅに供給する。発光素子Ｅは、駆動電流ＩDRに応じた輝度で発光する。以下では、初期化期間ＰRSと補償期間ＰCPと書込期間ＰWRと駆動期間ＰDRとに区分して、画素回路Ｕの具体的な動作を説明する。   As shown in FIG. 3, the unit period H [i] includes an initialization period PRS, a compensation period PCP, and a writing period PWR. In the initialization period PRS, the drive transistor TDR is made conductive by initializing the gate potential VG of the drive transistor TDR. In the compensation period PCP after the initialization period PRS has elapsed, the voltage VGS between the gate and source of the drive transistor TDR is made closer to the threshold voltage VTH of the drive transistor TDR by diode-connecting the drive transistor TDR. In the writing period PWR after the lapse of the compensation period PCP, the voltage VGS of the driving transistor TDR is changed from the voltage set in the compensation period PCP to the voltage corresponding to the gradation value D designated for the pixel circuit U. In addition, the threshold voltage VTH of the driving transistor TDR is made asymptotic. In the driving period PDR after the writing period PWR has elapsed, a driving current IDR corresponding to the voltage VGS of the driving transistor TDR is supplied to the light emitting element E. The light emitting element E emits light with luminance according to the drive current IDR. Hereinafter, a specific operation of the pixel circuit U will be described by being divided into an initialization period PRS, a compensation period PCP, a writing period PWR, and a driving period PDR.

［１］初期化期間ＰRS（図４）
図３に示すように、駆動回路３０（例えば走査線駆動回路３２）は、初期化信号Ｇrst[i]をローレベルに設定する。従って、図４に示すように、第２スイッチング素子Tr2がオン状態に遷移し、駆動トランジスタTDRのゲートは第２スイッチング素子Tr2を介して初期化線２４に導通する。これにより、駆動トランジスタTDRのゲートの電位ＶGは、初期化電位Ｖrstに設定される。また、駆動トランジスタTDRのソースの電位ＶSは一定の電位ＶEL（＞Ｖrst）に維持される。従って、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSが定電位ＶELと初期化電位Ｖrstとの差分の電圧ＶGS1（＝ＶEL−Ｖrst）に初期化される。 [1] Initialization period PRS (Fig. 4)
As shown in FIG. 3, the drive circuit 30 (for example, the scanning line drive circuit 32) sets the initialization signal Grst [i] to a low level. Therefore, as shown in FIG. 4, the second switching element Tr2 is turned on, and the gate of the drive transistor TDR is conducted to the initialization line 24 via the second switching element Tr2. Thereby, the gate potential VG of the drive transistor TDR is set to the initialization potential Vrst. Further, the source potential VS of the driving transistor TDR is maintained at a constant potential VEL (> Vrst). Accordingly, the gate-source voltage VGS of the drive transistor TDR is initialized to a voltage VGS1 (= VEL−Vrst) which is a difference between the constant potential VEL and the initialization potential Vrst.

初期化電位Ｖrstは、以下の数式(1)のように、駆動トランジスタTDRのゲート・ソース間の電圧ＶGS1が駆動トランジスタTDRの閾値電圧ＶTHを充分に上回るように設定される。従って、初期化期間ＰRSにおいては、駆動トランジスタTDRはオン状態になる。
ＶGS1＝ＶEL−Ｖrst≫ＶTH ……(1) The initialization potential Vrst is set so that the gate-source voltage VGS1 of the driving transistor TDR is sufficiently higher than the threshold voltage VTH of the driving transistor TDR, as shown in the following formula (1). Accordingly, in the initialization period PRS, the drive transistor TDR is turned on.
VGS1 = VEL-Vrst >> VTH (1)

図３に示すように、電位制御回路３６は、給電線１６に出力する電位ＶCT[i]を第１電位ＶCT1に設定する。第１電位ＶCT1は、以下の数式(2)のように、給電線１８の電位ＶELとの差分の電圧（＝ＶEL−ＶCT1）が発光素子Ｅの閾値電圧ＶTH_OLEDを充分に下回るように設定される。従って、初期化期間ＰRSにおいては、発光素子Ｅがオフ状態（非発光状態）になる。
ＶEL−ＶCT1≪ＶTH_OLED ……(2) As shown in FIG. 3, the potential control circuit 36 sets the potential VCT [i] to be output to the feeder line 16 to the first potential VCT1. The first potential VCT1 is set so that the difference voltage (= VEL−VCT1) from the potential VEL of the feeder line 18 is sufficiently lower than the threshold voltage VTH_OLED of the light emitting element E, as shown in the following formula (2). . Therefore, in the initialization period PRS, the light emitting element E is turned off (non-light emitting state).
VEL-VCT1 << VTH_OLED (2)

また、図３に示すように、駆動回路３０は、制御信号ＧC[i]をローレベルに設定する。従って、図４に示すように、第３スイッチング素子Tr3がオン状態に遷移し、駆動トランジスタTDRのドレインとゲートとは第３スイッチング素子Tr3を介して接続（ダイオード接続）される。前述したように、駆動トランジスタTDRのゲートは第２スイッチング素子Tr2を介して初期化線２４と導通するから、駆動トランジスタTDRのドレインは、第３スイッチング素子Tr3および第２スイッチング素子Tr2を介して初期化線２４と導通する。これにより、駆動トランジスタTDRのドレインの電位は初期化電位Ｖrstに設定（リセット）される。   Further, as shown in FIG. 3, the drive circuit 30 sets the control signal GC [i] to a low level. Accordingly, as shown in FIG. 4, the third switching element Tr3 is turned on, and the drain and gate of the drive transistor TDR are connected (diode-connected) via the third switching element Tr3. As described above, since the gate of the driving transistor TDR is electrically connected to the initialization line 24 via the second switching element Tr2, the drain of the driving transistor TDR is initially set via the third switching element Tr3 and the second switching element Tr2. Conduction with the conductive line 24 is established. Thereby, the drain potential of the drive transistor TDR is set (reset) to the initialization potential Vrst.

前述したように駆動トランジスタTDRはオン状態であり、発光素子Ｅはオフ状態であるから、駆動トランジスタTDRのソースとドレインとの間を流れる電流Ｉdsが、駆動トランジスタTDRのドレインから、第３スイッチング素子Tr3および第２スイッチング素子Tr2を介して初期化線２４へ流れる。電流Ｉdsは、以下の数式(3)で表現される。数式(3)のμは駆動トランジスタTDRの移動度である。また、Ｗ/Ｌは、駆動トランジスタＴDRのチャネル長Ｌに対するチャネル幅Ｗの相対比であり、Ｃoxは、駆動トランジスタＴDRのゲート絶縁膜の単位面積あたりの容量である。
Ｉds＝１/２・μ・Ｗ/Ｌ・Ｃox・（ＶGS−ＶTH）２ ……(3) As described above, since the driving transistor TDR is in the on state and the light emitting element E is in the off state, the current Ids flowing between the source and drain of the driving transistor TDR is transferred from the drain of the driving transistor TDR to the third switching element. The current flows to the initialization line 24 via Tr3 and the second switching element Tr2. The current Ids is expressed by the following formula (3). In Equation (3), μ is the mobility of the driving transistor TDR. W / L is a relative ratio of the channel width W to the channel length L of the driving transistor TDR, and Cox is a capacitance per unit area of the gate insulating film of the driving transistor TDR.
Ids = 1/2 ・ μ ・ W / L ・ Cox ・ (VGS−VTH) 2 …… (3)

さらに、図３および図４に示すように、信号線駆動回路３４は信号Ｓ[j]を基準電位ＶREFに設定する。初期化期間ＰRSにおいて第１スイッチング素子Tr1はオン状態であるから、容量素子Ｃ0における第１電極Ｌ１は第１スイッチング素子Tr1を介して信号線１４に導通する。従って、第１電極Ｌ１の電位は基準電位ＶREFに設定される。一方、容量素子Ｃ0における第２電極Ｌ２の電位（駆動トランジスタTDRのゲートの電位ＶG）は初期化電位Ｖrstに設定されるから、容量素子Ｃ0の両端間の電圧はＶREF−Ｖrstに保持される。   Further, as shown in FIGS. 3 and 4, the signal line driving circuit 34 sets the signal S [j] to the reference potential VREF. Since the first switching element Tr1 is in the ON state during the initialization period PRS, the first electrode L1 in the capacitive element C0 is conducted to the signal line 14 via the first switching element Tr1. Therefore, the potential of the first electrode L1 is set to the reference potential VREF. On the other hand, since the potential of the second electrode L2 in the capacitive element C0 (the potential VG of the gate of the driving transistor TDR) is set to the initialization potential Vrst, the voltage across the capacitive element C0 is held at VREF−Vrst.

［２］補償期間ＰCP（図５）
図３に示すように、補償期間ＰCPが開始すると、駆動回路３０は、初期化信号Ｇrst[i]をハイレベルに設定する。従って、図５に示すように、第２スイッチング素子Tr2がオフ状態に遷移する。一方、制御信号ＧC[i]がローレベルに維持されることで、駆動トランジスタTDRは引き続きダイオード接続される。また、電位制御回路３６は電位ＶCT[i]を第１電位ＶCT1に維持し、信号線駆動回路３４は信号Ｓ[j]を基準電位ＶREFに維持する。 [2] Compensation period PCP (Fig. 5)
As shown in FIG. 3, when the compensation period PCP starts, the drive circuit 30 sets the initialization signal Grst [i] to a high level. Accordingly, as shown in FIG. 5, the second switching element Tr <b> 2 transitions to the off state. On the other hand, when the control signal GC [i] is maintained at the low level, the driving transistor TDR is continuously diode-connected. The potential control circuit 36 maintains the potential VCT [i] at the first potential VCT1, and the signal line driver circuit 34 maintains the signal S [j] at the reference potential VREF.

従って、数式(3)の電流Ｉdsは、第３スイッチング素子Tr3を介して駆動トランジスタTDRのゲートへ流れ込む。これにより、容量素子Ｃ0、保持容量Ｃ1に電荷が充電され、図３に示すように駆動トランジスタTDRのゲートの電位ＶGは徐々に上昇する。駆動トランジスタTDRのソースの電位ＶSは給電線１８の電位ＶELに固定されるから、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSはゲートの電位ＶGの上昇とともに低下する。数式(3)から理解されるように電圧ＶGSが低下して閾値電圧ＶTHに接近するほど電流Ｉdsは減少する。したがって、補償期間ＰCPにおいては、駆動トランジスタTDRの電圧ＶGSを、初期化期間ＰRSにて設定された電圧ＶGS1（ＶGS1＝ＶEL−Ｖrst）から経時的に低下して閾値電圧ＶTHに漸近させる動作（以下「第１補償動作」という）が実行される。補償期間ＰCPの時間長は、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSが補償期間ＰCPの終点にて閾値電圧ＶTHに充分に近接する（理想的には合致する）ように設定される。従って、駆動トランジスタTDRは、補償期間ＰCPの終点にて殆どオフ状態になる。   Therefore, the current Ids in the formula (3) flows into the gate of the driving transistor TDR via the third switching element Tr3. As a result, charges are charged in the capacitive element C0 and the storage capacitor C1, and the potential VG of the gate of the drive transistor TDR gradually rises as shown in FIG. Since the source potential VS of the driving transistor TDR is fixed to the potential VEL of the power supply line 18, the voltage VGS between the gate and the source of the driving transistor TDR decreases as the gate potential VG increases. As understood from the equation (3), the current Ids decreases as the voltage VGS decreases and approaches the threshold voltage VTH. Therefore, in the compensation period PCP, the voltage VGS of the drive transistor TDR is gradually lowered from the voltage VGS1 (VGS1 = VEL−Vrst) set in the initialization period PRS to gradually approach the threshold voltage VTH (hereinafter referred to as the threshold voltage VTH). (Referred to as “first compensation operation”). The time length of the compensation period PCP is set so that the gate-source voltage VGS of the drive transistor TDR is sufficiently close to (ideally matches) the threshold voltage VTH at the end of the compensation period PCP. Accordingly, the drive transistor TDR is almost turned off at the end point of the compensation period PCP.

［３］書込期間ＰWR（図６）
図３に示すように、書込期間ＰWRは待機期間ＰWR１と動作期間ＰWR2とに区分される。待機期間ＰWR1は、書込期間ＰWRの始点から時間長ｔaが経過するまでの期間であり、動作期間ＰWR2は、書込期間ＰWRの残余の期間（待機期間ＰWR1の終点から書込期間ＰWRの終点までの時間長ｔbの期間）である。動作期間ＰWR2の時間長tbは、画素回路Ｕに指定された階調値Ｄに応じて可変に設定される。すなわち、図３に示すように、階調値Ｄが高階調（高輝度）を指定する場合の時間長ｔbは、階調値Ｄが低階調（低輝度）を指定する場合の時間長ｔbと比較して短い。書込期間ＰWRの時間長は固定値であるから、待機期間ＰWR1の時間長ｔaは時間長ｔb（階調値Ｄ）に応じて変化する。なお、動作期間ＰWR2の時間長ｔbの設定については後述する。 [3] Write period PWR (FIG. 6)
As shown in FIG. 3, the writing period PWR is divided into a standby period PWR1 and an operation period PWR2. The waiting period PWR1 is a period from the start point of the writing period PWR until the time length ta elapses, and the operation period PWR2 is the remaining period of the writing period PWR (from the end point of the waiting period PWR1 to the end point of the writing period PWR). Period of time length tb). The time length tb of the operation period PWR2 is variably set according to the gradation value D specified for the pixel circuit U. That is, as shown in FIG. 3, the time length tb when the gradation value D designates a high gradation (high luminance) is the time length tb when the gradation value D designates a low gradation (low luminance). Short compared to. Since the time length of the writing period PWR is a fixed value, the time length ta of the standby period PWR1 changes according to the time length tb (tone value D). The setting of the time length tb of the operation period PWR2 will be described later.

図３に示すように、待機期間ＰWR1では補償期間ＰCPの状態が維持される。すなわち、容量素子Ｃ0の第１電極Ｌ１に対する基準電位ＶREFの供給が継続されたまま、駆動トランジスタTDRは、第１補償動作で電圧ＶGSが閾値電圧ＶTHに設定された結果としてオフ状態を維持する。   As shown in FIG. 3, in the standby period PWR1, the state of the compensation period PCP is maintained. That is, while the supply of the reference potential VREF to the first electrode L1 of the capacitive element C0 is continued, the drive transistor TDR maintains the off state as a result of the voltage VGS being set to the threshold voltage VTH in the first compensation operation.

図３および図６に示すように、時間長ｔaが経過して動作期間ＰWR2の始点が到来すると、信号線駆動回路３４は信号Ｓ[j]を階調電位ＶDATAに変化させる。階調電位ＶDATAは、画素回路Ｕ（発光素子Ｅ）に指定された階調値Ｄに応じて可変に設定される。第１スイッチング素子Tr1は書込期間ＰWRでもオン状態を維持するから、容量素子Ｃ0における第１電極Ｌ１の電位は、待機期間ＰWR1における基準電位ＶREFから階調電位ＶDATAに変化する。そして、駆動トランジスタTDRのゲートの電位ＶGは第１電極Ｌ１の電位の変化量△Ｖ１（△Ｖ１＝ＶREF−ＶDATA）に応じて変化する。動作期間ＰWR2では、駆動トランジスタTDRが待機期間ＰWR1に引き続きダイオード接続されて駆動トランジスタTDRのゲートとドレインとが導通するから、動作期間ＰWR2の開始の直後におけるＶGの変化量は、第１電極Ｌ１の電位の変化量△Ｖを容量素子Ｃ0と保持容量Ｃ1と発光素子Ｅに付随する容量Ｃ2との容量比に応じて分割した電圧（△Ｖ１・cp0／（cp0＋cp1＋cp2））に相当する。   As shown in FIGS. 3 and 6, when the time length ta elapses and the start point of the operation period PWR2 arrives, the signal line drive circuit 34 changes the signal S [j] to the gradation potential VDATA. The gradation potential VDATA is variably set according to the gradation value D specified for the pixel circuit U (light emitting element E). Since the first switching element Tr1 remains on even during the writing period PWR, the potential of the first electrode L1 in the capacitive element C0 changes from the reference potential VREF in the standby period PWR1 to the gradation potential VDATA. The potential VG of the gate of the driving transistor TDR changes in accordance with the change amount ΔV1 (ΔV1 = VREF−VDATA) of the potential of the first electrode L1. In the operation period PWR2, since the drive transistor TDR is diode-connected following the standby period PWR1 and the gate and drain of the drive transistor TDR are conducted, the amount of change in VG immediately after the start of the operation period PWR2 is the first electrode L1. The potential change ΔV corresponds to a voltage (ΔV1 · cp0 / (cp0 + cp1 + cp2)) divided according to the capacitance ratio of the capacitor C0, the holding capacitor C1, and the capacitor C2 associated with the light emitting element E.

したがって、動作期間ＰWR2の開始の直後における駆動トランジスタTDRのゲート・ソース間の電圧ＶGS2は、以下の数式(4)のように表現される。数式(4)における電圧ＶINは、第１電極Ｌ１に階調電位VDATAを供給したときの駆動トランジスタTDRのゲートの電位ＶGの変化量（△Ｖ１・cp0／（cp0＋cp1＋cp2））に相当する。
ＶGS2＝ＶTH＋ΔＶ１・ｃp0/（ｃp0＋ｃp1＋cp2）
＝ＶIN＋ＶTH ……(4)
以上のように電圧ＶGS2が階調電位ＶDATA（さらに詳細には階調電位ＶDATAと基準電位ＶREFとの差分）に応じて閾値電圧ＶTHを上回る電圧に設定されることで、駆動トランジスタTDRはオン状態に変化する。 Accordingly, the voltage VGS2 between the gate and the source of the drive transistor TDR immediately after the start of the operation period PWR2 is expressed as the following formula (4). The voltage VIN in Equation (4) corresponds to the amount of change in the gate potential VG of the drive transistor TDR (ΔV1 · cp0 / (cp0 + cp1 + cp2)) when the gradation potential VDATA is supplied to the first electrode L1.
VGS2 = VTH + ΔV1 · cp0 / (cp0 + cp1 + cp2)
= VIN + VTH (4)
As described above, the voltage VGS2 is set to a voltage exceeding the threshold voltage VTH according to the gradation potential VDATA (more specifically, the difference between the gradation potential VDATA and the reference potential VREF), so that the drive transistor TDR is turned on. To change.

前述したように、動作期間ＰWR2においては駆動トランジスタTDRはダイオード接続されるから、数式(3)の電流Ｉdsは、第３スイッチング素子Tr3を介して駆動トランジスタTDRのゲートに流れ込む。これにより、図３に示すように駆動トランジスタTDRのゲートの電位ＶGは徐々に上昇する。駆動トランジスタTDRのソースの電位ＶSは電位ＶELに固定されるから、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSはゲートの電位ＶGの上昇とともに低下する。すなわち、補償期間ＰCPと同様に、書込期間ＰWRの動作期間ＰWR2においては、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSを、階調電位ＶDATAの供給で設定された電圧ＶGS2から閾値電圧ＶTHに漸近させる動作（以下「第２補償動作」という）が実行される。従って、動作期間ＰWR2の終点（書込期間ＰWRの終点）においては、図３に示すように、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSが、式(4)の電圧ＶGS2よりも△Ｖ２だけ低い数式(5)の電圧ＶGS3に設定される。電圧△Ｖ２は、第２補償動作による駆動トランジスタTDRのゲートの電位ＶGの変化量に相当する。
ＶGS3＝ＶGS2−ΔＶ２
＝ＶIN＋ＶTH−ΔＶ２ ……(5)
電圧ＶGS3は、階調電位ＶDATAおよび時間長ｔbに応じて変化する。したがって、動作期間ＰWR2の時間長ｔbを階調値Ｄに応じて制御する動作は、動作期間ＰWR2の終点における電圧ＶGS3を階調値Ｄに応じて可変に制御する動作としても把握される。 As described above, since the driving transistor TDR is diode-connected during the operation period PWR2, the current Ids in Expression (3) flows into the gate of the driving transistor TDR via the third switching element Tr3. As a result, as shown in FIG. 3, the potential VG of the gate of the drive transistor TDR gradually increases. Since the source potential VS of the driving transistor TDR is fixed to the potential VEL, the voltage VGS between the gate and the source of the driving transistor TDR decreases as the gate potential VG increases. That is, like the compensation period PCP, during the operation period PWR2 of the writing period PWR, the voltage VGS between the gate and source of the drive transistor TDR is changed from the voltage VGS2 set by the supply of the gradation potential VDATA to the threshold voltage VTH. An asymptotic operation (hereinafter referred to as “second compensation operation”) is performed. Therefore, at the end point of the operation period PWR2 (end point of the write period PWR), as shown in FIG. 3, the voltage VGS between the gate and the source of the drive transistor TDR is ΔV2 more than the voltage VGS2 of the equation (4). The voltage VGS3 of the low equation (5) is set. The voltage ΔV2 corresponds to the amount of change in the potential VG of the gate of the drive transistor TDR due to the second compensation operation.
VGS3 = VGS2-ΔV2
= VIN + VTH-ΔV2 (5)
The voltage VGS3 changes according to the gradation potential VDATA and the time length tb. Therefore, the operation of controlling the time length tb of the operation period PWR2 according to the gradation value D can be understood as an operation of variably controlling the voltage VGS3 at the end point of the operation period PWR2 according to the gradation value D.

動作期間ＰWR2の始点から駆動トランジスタTDRがオン状態に変化するまでの時間長は充分に短いから、動作期間ＰWR2の時間長ｔbは第２補償動作が実行される時間長に相当する。時間長ｔbは、動作期間ＰWR2の終点における駆動トランジスタTDRのゲート・ソース間の電圧ＶGS3が、閾値電圧ＶTHと同等の電圧（階調値Ｄが最低階調を指定する場合）または閾値電圧ＶTHを上回る電圧となる範囲内で設定される。すなわち、階調値Ｄが最低階調以外の階調を指定する場合には動作期間ＰWR2の終点にて駆動トランジスタTDRはオン状態を維持する。   Since the time length from the start point of the operation period PWR2 to the drive transistor TDR changing to the ON state is sufficiently short, the time length tb of the operation period PWR2 corresponds to the time length for executing the second compensation operation. The time length tb is a voltage VGS3 between the gate and the source of the drive transistor TDR at the end of the operation period PWR2 equal to the threshold voltage VTH (when the gradation value D specifies the lowest gradation) or the threshold voltage VTH. It is set within the range where the voltage is higher. That is, when the gradation value D designates a gradation other than the lowest gradation, the driving transistor TDR maintains the ON state at the end point of the operation period PWR2.

［４］駆動期間ＰDR（図７）
図３に示すように、駆動期間ＰDRが開始すると、駆動回路３０は走査信号ＧA[i]をハイレベル（非アクティブレベル）に変化させる。したがって、図７に示すように、第ｉ行目の各画素回路Ｕの第１スイッチング素子Tr1はオフ状態に変化し、容量素子Ｃ0の第１電極Ｌ１に対する電位の供給が停止する。また、図３に示すように、駆動回路３０は制御信号ＧC[i]をハイレベルに設定する。従って、第３スイッチング素子Tr3はオフ状態に遷移し、駆動トランジスタTDRのダイオード接続が解除される。 [4] Driving period PDR (FIG. 7)
As shown in FIG. 3, when the drive period PDR starts, the drive circuit 30 changes the scanning signal GA [i] to a high level (inactive level). Therefore, as shown in FIG. 7, the first switching element Tr1 of each pixel circuit U in the i-th row is changed to the off state, and the supply of the potential to the first electrode L1 of the capacitive element C0 is stopped. Further, as shown in FIG. 3, the drive circuit 30 sets the control signal GC [i] to a high level. Accordingly, the third switching element Tr3 transitions to the off state, and the diode connection of the driving transistor TDR is released.

さらに、図３および図７に示すように、電位制御回路３６は、給電線１６に出力する電位ＶCT[i]を第２電位ＶCT2に設定する。第２電位ＶCT2は、以下の数式(6)のように、給電位線１８の電位ＶELとの差分の電圧（＝ＶEL−ＶCT2）が発光素子Ｅの閾値電圧ＶTH_OLEDを充分に上回るように設定される。
ＶEL−ＶCT2≫ＶTH_OLED ……(6)
そうすると、数式(3)の電流Ｉdsが発光素子Ｅへ向かって流れて容量Ｃ2が充電される。したがって、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSが数式(5)の電圧ＶGS3に維持されたまま、容量Ｃ2の両端間の電圧（駆動トランジスタTDRのドレインの電位）が徐々に増加する。そして、容量Ｃ2の両端間の電圧が発光素子Ｅの閾値電圧ＶTH_OLEDに到達した時点で電流Ｉdsが駆動電流ＩDRとして発光素子Ｅに供給される。駆動電流ＩDRは以下の数式(7)で表現される。
ＩDR＝１/２・μ・Ｗ/Ｌ・Ｃox・（ＶGS3−ＶTH）２
＝１/２・μ・Ｗ/Ｌ・Ｃox・｛（ＶIN＋ＶTH−△Ｖ２）−ＶTH｝２
＝Ｋ・（ＶIN−△Ｖ２）２ ……(7)
Ｋ＝１/２・μ・Ｗ/Ｌ・Ｃox
以上のように駆動電流ＩDRは、階調電位ＶDATAを反映した電圧ＶGS3に応じた電流量に制御されるから、発光素子Ｅは階調電位ＶDATA（すなわち階調値Ｄ）に応じた輝度で発光する。発光素子Ｅの発光は、走査信号ＧA[i]が次にアクティブレベルとなる初期化期間ＰRSの開始まで継続される。 Further, as shown in FIGS. 3 and 7, the potential control circuit 36 sets the potential VCT [i] to be output to the feeder line 16 to the second potential VCT2. The second potential VCT2 is set so that the voltage difference (= VEL−VCT2) with respect to the potential VEL of the feeding potential line 18 is sufficiently higher than the threshold voltage VTH_OLED of the light emitting element E, as in the following formula (6). The
VEL-VCT2 >> VTH_OLED (6)
Then, the current Ids of Expression (3) flows toward the light emitting element E, and the capacitor C2 is charged. Therefore, the voltage across the capacitor C2 (the potential of the drain of the drive transistor TDR) gradually increases while the gate-source voltage VGS of the drive transistor TDR is maintained at the voltage VGS3 of Equation (5). When the voltage across the capacitor C2 reaches the threshold voltage VTH_OLED of the light emitting element E, the current Ids is supplied to the light emitting element E as the drive current IDR. The drive current IDR is expressed by the following formula (7).
IDR = 1/2 ・ μ ・ W / L ・ Cox ・ (VGS3−VTH) 2
= 1/2 · μ · W / L · Cox · {(VIN + VTH−ΔV2) −VTH} 2
＝ K ・ （VIN－ △ V2） 2 …… (7)
K = 1/2 ・ μ ・ W / L ・ Cox
As described above, since the drive current IDR is controlled by the amount of current corresponding to the voltage VGS3 reflecting the gradation potential VDATA, the light emitting element E emits light with luminance corresponding to the gradation potential VDATA (that is, the gradation value D). To do. The light emission of the light emitting element E is continued until the start of the initialization period PRS in which the scanning signal GA [i] next becomes an active level.

数式(7)に示すように、駆動電流ＩDRは閾値電圧ＶTHに依存しない。したがって、各画素回路Ｕの駆動トランジスタＴDRの閾値電圧ＶTHに誤差がある場合でも、駆動電流ＩDRは階調電位ＶDATAに対応した目標値に設定される。   As shown in Equation (7), the drive current IDR does not depend on the threshold voltage VTH. Therefore, even when there is an error in the threshold voltage VTH of the drive transistor TDR of each pixel circuit U, the drive current IDR is set to a target value corresponding to the gradation potential VDATA.

ここで、数式(7)の電圧ΔＶ２（第２補償動作による駆動トランジスタTDRのゲート−ソース間の電圧ＶGSの変化量）は駆動トランジスタTDRの移動度μに依存する。さらに詳述すると、駆動トランジスタTDRの移動度μが大きいほど電圧ΔＶ２は増加する。以上のように駆動トランジスタTDRの移動度μが第２補償動作で駆動電流ＩDRに反映されるから、駆動トランジスタTDRの移動度μに起因した駆動電流ＩDRの誤差を、書込期間ＰWR（動作期間ＰWR2）における第２補償動作で補償することが可能である。   Here, the voltage ΔV2 in Equation (7) (the amount of change in the voltage VGS between the gate and the source of the driving transistor TDR by the second compensation operation) depends on the mobility μ of the driving transistor TDR. More specifically, the voltage ΔV2 increases as the mobility μ of the driving transistor TDR increases. As described above, the mobility μ of the drive transistor TDR is reflected in the drive current IDR in the second compensation operation. Therefore, the error of the drive current IDR caused by the mobility μ of the drive transistor TDR is changed to the write period PWR (operation period It is possible to compensate by the second compensation operation in PWR2).

しかし、第２補償動作の時間長ｔbを、階調値Ｄに依存しない所定値に固定した構成（以下「対比例」という）のもとでは、以下に説明するように、駆動トランジスタTDRの移動度μの誤差を有効に補償できるのが、特定の階調値Ｄ（階調電位ＶDATA）を指定した場合に制限されるという問題がある。   However, under the configuration in which the time length tb of the second compensation operation is fixed to a predetermined value that does not depend on the gradation value D (hereinafter referred to as “proportional”), as described below, the movement of the driving transistor TDR There is a problem that the error of the degree μ can be effectively compensated only when a specific gradation value D (gradation potential VDATA) is designated.

図８は、対比例における階調電位ＶDATAと駆動電流ＩDRの電流量の誤差との相関を示すグラフである。図８の横軸は、基準電位ＶREFを基準値とした階調電位ＶDATAの電圧値を意味し、図８の縦軸は、同じ階調値Ｄが指定された場合の駆動電流ＩDRの電流量の最大値と最小値との相対比（最大誤差比）を意味する。図８から理解されるように、第２補償動作の時間長ｔbを固定値とした場合、階調電位ＶDATAが所定値ＶD0に設定された場合には駆動電流ＩDRの誤差は確かに低減されるが、階調電位ＶDATAが所定値ＶD0から離れるほど駆動電流ＩDRの誤差が増大する。すなわち、対比例においては、階調電位ＶDATAの広い範囲にわたって駆動電流ＩDRの誤差を解消することが困難であるという問題がある。   FIG. 8 is a graph showing the correlation between the gradation potential VDATA and the error in the current amount of the driving current IDR in the comparative example. The horizontal axis in FIG. 8 means the voltage value of the gradation potential VDATA using the reference potential VREF as a reference value, and the vertical axis in FIG. 8 is the current amount of the drive current IDR when the same gradation value D is designated. This means the relative ratio (maximum error ratio) between the maximum value and the minimum value. As understood from FIG. 8, when the time length tb of the second compensation operation is set to a fixed value, the error of the drive current IDR is surely reduced when the gradation potential VDATA is set to the predetermined value VD0. However, the error of the drive current IDR increases as the gradation potential VDATA is separated from the predetermined value VD0. That is, in contrast, there is a problem that it is difficult to eliminate the error of the drive current IDR over a wide range of the gradation potential VDATA.

図９は、本形態の動作期間ＰWR2の時間長ｔbと駆動電流ＩDRの誤差（最大誤差比）との関係を、階調電位ＶDATAを変化させた複数の場合（ＶD1＜ＶD2＜ＶD3＜ＶD4＜ＶD5）について図示したグラフである。駆動電流ＩDRの誤差が最小となる時間長ｔbは階調電位ＶDATAに応じて相違するという傾向が図９から見出される。すなわち、階調電位ＶDATAが低いほど、駆動電流ＩDRの誤差が最小となる時間長ｔbは短くなる。以上の知見から、本形態においては、動作期間ＰWR2の時間長ｔbを階調値Ｄ（階調電位ＶDATA）に応じて可変に設定することで、階調電位ＶDATAの高低に拘わらず駆動電流ＩDRの誤差を抑制する。例えば、階調電位ＶDATAが図９の電位ＶD1に設定される場合には時間長tbが所定値Ｔ1に設定され、階調電位ＶDATAが電位ＶD1よりも高い電位ＶD2に設定される場合には時間長tbが所定値Ｔ2（Ｔ2＞Ｔ1）に設定されるといった具合である。   FIG. 9 shows the relationship between the time length tb of the operation period PWR2 and the error (maximum error ratio) of the drive current IDR in a plurality of cases where the gradation potential VDATA is changed (VD1 <VD2 <VD3 <VD4 < It is the graph illustrated about VD5). It can be seen from FIG. 9 that the time length tb at which the error of the drive current IDR is minimized differs depending on the gradation potential VDATA. That is, the lower the gradation potential VDATA, the shorter the time length tb at which the drive current IDR error is minimized. From the above knowledge, in this embodiment, the drive current IDR is set regardless of the level of the gradation potential VDATA by variably setting the time length tb of the operation period PWR2 in accordance with the gradation value D (gradation potential VDATA). Suppress errors. For example, when the gradation potential VDATA is set to the potential VD1 in FIG. 9, the time length tb is set to the predetermined value T1, and when the gradation potential VDATA is set to the potential VD2 higher than the potential VD1, the time is set. The length tb is set to a predetermined value T2 (T2> T1).

次に、動作期間ＰWR2内の第２補償動作について詳細に検討する。第２補償動作の実行中に駆動トランジスタＴDRのソース−ドレイン間に流れる電流Ｉdsと、電流Ｉdsで充電される容量（容量素子Ｃ0、保持容量Ｃ1、容量Ｃ2）の容量値との間には、以下の数式(8)の関係が成立する。数式(8)におけるＣは、容量素子Ｃ0と保持容量Ｃ1と容量Ｃ2との容量値の合計（Ｃ＝cp0＋cp1＋cp2）である。
Ｉds＝ｄＱ／ｄｔ＝Ｃ・（ｄＶD／ｄｔ） ……(8)
また、駆動トランジスタTRのドレインの電位ＶDの時間的な変化が電圧ΔＶ２の時間的な変化と同等であること（ｄＶD／ｄｔ＝ｄΔＶ２／ｄｔ）を考慮すると、数式(7)と数式(8)とから以下の数式(9)が導出される。なお、数式(9)における電圧ΔＶ２(t)は、第２補償動作の開始（動作期間ＰWR2の始点）から経過した時間ｔに応じて数式(7)の電圧ΔＶ２が変化することを意味する。
Ｃ（ｄΔＶ２／ｄｔ）＝Ｋ（ＶIN−ΔＶ２(t)）２ ……(9) Next, the second compensation operation within the operation period PWR2 will be examined in detail. Between the current Ids flowing between the source and drain of the drive transistor TDR during the execution of the second compensation operation and the capacitance values of the capacitors charged by the current Ids (capacitance element C0, holding capacitor C1, capacitor C2), The relationship of the following formula (8) is established. C in Expression (8) is the sum of the capacitance values of the capacitive element C0, the storage capacitor C1, and the capacitor C2 (C = cp0 + cp1 + cp2).
Ids = dQ / dt = C · (dVD / dt) (8)
Considering that the temporal change in the potential VD of the drain of the driving transistor TR is equivalent to the temporal change in the voltage ΔV2 (dVD / dt = dΔV2 / dt), the equations (7) and (8) From the above, the following formula (9) is derived. Note that the voltage ΔV2 (t) in the equation (9) means that the voltage ΔV2 in the equation (7) changes according to the time t elapsed from the start of the second compensation operation (the start point of the operation period PWR2).
C (dΔV2 / dt) = K (VIN−ΔV2 (t)) 2 (9)

動作期間ＰWR2の始点（ｔ＝０）において電圧ΔＶ２(t)（ΔＶ２(0)）がゼロであるという条件のもとで数式(9)を積分すると、動作期間ＰWR2の終点（ｔ＝ｔb）における駆動トランジスタTDRのソース−ドレイン間の電流Ｉds(tb)を表す以下の数式(10)が導出される。

Figure 0005332454
When Equation (9) is integrated under the condition that the voltage ΔV2 (t) (ΔV2 (0)) is zero at the start point (t = 0) of the operation period PWR2, the end point (t = tb) of the operation period PWR2 The following equation (10) representing the current Ids (tb) between the source and the drain of the driving transistor TDR in FIG.
Figure 0005332454

数式(10)の係数Ｋは、数式(7)に併記したように駆動トランジスタTDRの移動度μを含むから、移動度μの誤差の程度を表す指標に相当する。駆動期間ＰDRにて発光素子Ｅに供給される駆動電流ＩDRは数式(10)の電流Ｉds(tb)に依存するから、駆動電流ＩDRの誤差を最小化するためには、係数Ｋ（移動度μ）の変動に対する電流Ｉds(tb)の誤差を最小化する必要がある。そして、係数Ｋの変動に対して電流Ｉds(tb)の誤差が最小となるのは、数式(10)を係数Ｋで微分した結果がゼロとなる場合である。以上の条件から数式(11)が導出される。

Figure 0005332454
Since the coefficient K in Expression (10) includes the mobility μ of the driving transistor TDR as described in Expression (7), it corresponds to an index representing the degree of error in the mobility μ. Since the drive current IDR supplied to the light emitting element E in the drive period PDR depends on the current Ids (tb) of the equation (10), in order to minimize the error of the drive current IDR, the coefficient K (mobility μ ) To minimize the error in the current Ids (tb). The error of the current Ids (tb) is minimized with respect to the variation of the coefficient K when the result obtained by differentiating the equation (10) by the coefficient K is zero. Equation (11) is derived from the above conditions.
Figure 0005332454

したがって、第２補償動作による駆動電流ＩDRの補償の効果が最大となる条件は以下の数式(12)で表現される。
Ｃ＝ＫＶINｔb ……(12)
数式(12)の電圧ＶINは階調電位ＶDATAに応じて設定されるから、階調電位ＶDATAと動作期間ＰWR2の時間長ｔbとについて、図９を参照して説明したのと同様の条件（階調電位ＶDATAが低いほど時間長ｔbを短くする）が数式(12)からも確認される。さらに詳述すると、電圧ＶINと動作期間ＰWR2の時間長ｔbとの乗算値（あるいは階調電位ＶDATAと時間長ｔbとの乗算値）が所定値となる場合に、第２補償動作による駆動電流ＩDRの補償の効果が最大となる。 Accordingly, the condition that maximizes the effect of the compensation of the drive current IDR by the second compensation operation is expressed by the following formula (12).
C = KVINtb (12)
Since the voltage VIN of the equation (12) is set according to the gradation potential VDATA, the same conditions (levels) as described with reference to FIG. 9 are used for the gradation potential VDATA and the time length tb of the operation period PWR2. The time length tb is shortened as the adjustment potential VDATA is lower). More specifically, when the multiplication value of the voltage VIN and the time length tb of the operation period PWR2 (or the multiplication value of the gradation potential VDATA and the time length tb) becomes a predetermined value, the drive current IDR by the second compensation operation The effect of compensation is maximized.

図９および数式(12)を参照して説明した以上の知見から、本形態においては、階調電位ＶDATAと時間長ｔbとの関係を図１０のように設定する。図１０に示すように、階調電位ＶDATAが低い（階調電位ＶDATAの供給による駆動トランジスタＴDRのゲート・ソース間の電圧ＶGSの変化量ＶINが高い）ほど、動作期間ＰWR2の時間長ｔbは短い時間に設定される。さらに詳述すると、数式(12)から理解されるように、階調電位ＶDATA（電圧ＶIN）と時間長ｔbとの乗算値が所定値となる（時間長ｔbが階調電位ＶDATAに対して反比例する）ように時間長ｔbが設定される。例えば、複数種の階調電位ＶDATAの各々に対応する時間長ｔbは、当該階調電位ＶDATAに応じて設定される駆動電流ＩDRの誤差が例えば１％以下に低減（理想的には最小化）されるように設定される。   Based on the above knowledge described with reference to FIG. 9 and Equation (12), in this embodiment, the relationship between the gradation potential VDATA and the time length tb is set as shown in FIG. As shown in FIG. 10, the time length tb of the operation period PWR2 is shorter as the gradation potential VDATA is lower (the change amount VIN of the gate-source voltage VGS of the drive transistor TDR is higher by the supply of the gradation potential VDATA). Set to time. More specifically, as can be understood from Equation (12), the multiplication value of the gradation potential VDATA (voltage VIN) and the time length tb becomes a predetermined value (the time length tb is inversely proportional to the gradation potential VDATA. Time length tb is set. For example, the time length tb corresponding to each of the plurality of types of gradation potential VDATA reduces the error of the drive current IDR set according to the gradation potential VDATA to, for example, 1% or less (ideally minimized). To be set.

ただし、駆動電流ＩDRの誤差を最小化するための時間長ｔbは階調電位ＶDATAが高いほど長いから、階調電位ＶDATAが充分に高い場合（例えば最低階調が指定された場合）にも駆動電流ＩDRの誤差を厳密に最小化しようとすれば、時間長ｔbを過度に長い時間に設定する必要がある。そこで、本形態の信号線駆動回路３４は、図１０に示すように、所定値を下回る階調値Ｄが指定された場合（階調電位ＶDATAが図１０の電位ＶD_thを上回る場合）、動作期間ＰWR2の時間長ｔbを、階調値Ｄに依存しない所定値ｔmaxに設定（クリップ）する。最大値ｔmaxは、駆動トランジスタTDRの電圧ＶGSが第２補償動作で閾値電圧ＶTHまで低下するのに必要な時間長よりも短い時間に制限される。以上の構成によれば、書込期間ＰWR（さらには単位期間Ｈ）を短くすることが可能である。   However, since the time length tb for minimizing the error of the driving current IDR is longer as the gradation potential VDATA is higher, the driving is performed even when the gradation potential VDATA is sufficiently high (for example, when the lowest gradation is designated). In order to minimize the error of the current IDR, it is necessary to set the time length tb to an excessively long time. Therefore, as shown in FIG. 10, the signal line driving circuit 34 according to the present embodiment operates when the gradation value D lower than the predetermined value is designated (when the gradation potential VDATA exceeds the potential VD_th in FIG. 10). The time length tb of PWR2 is set (clipped) to a predetermined value tmax that does not depend on the gradation value D. The maximum value tmax is limited to a time shorter than the time length required for the voltage VGS of the driving transistor TDR to drop to the threshold voltage VTH in the second compensation operation. According to the above configuration, the writing period PWR (and unit period H) can be shortened.

図３を参照して説明したように、書込期間ＰWR内の第２補償動作は、信号Ｓ[j]が基準電位ＶREFから階調電位ＶDATAに変化することで開始する。そこで、信号線駆動回路３４の各単位回路４０は、信号Ｓ[j]を基準電位ＶREFから階調電位ＶDATAに変化させる時点を階調値Ｄに応じて調整することで、動作期間ＰWR2の時間長ｔb（待機期間ＰWR1の時間長ｔa）を可変に制御する。   As described with reference to FIG. 3, the second compensation operation in the writing period PWR starts when the signal S [j] changes from the reference potential VREF to the gradation potential VDATA. Therefore, each unit circuit 40 of the signal line driver circuit 34 adjusts the time point at which the signal S [j] is changed from the reference potential VREF to the gradation potential VDATA according to the gradation value D, so that the time of the operation period PWR2 is reached. The length tb (time length ta of the standby period PWR1) is variably controlled.

図１１は、信号線駆動回路３４の単位回路４０のブロック図である。図１１においては信号Ｓ[j]を生成および出力する１個の単位回路４０のみが代表的に図示されている。図１１に示すように、単位回路４０は、電位生成部４２と電位選択部４４と時間調整部４６とを含んで構成される。第ｊ番目の画素回路Ｕの階調値Ｄが電位生成部４２と時間調整部４６とに供給される。   FIG. 11 is a block diagram of the unit circuit 40 of the signal line driving circuit 34. FIG. 11 representatively shows only one unit circuit 40 that generates and outputs a signal S [j]. As shown in FIG. 11, the unit circuit 40 includes a potential generation unit 42, a potential selection unit 44, and a time adjustment unit 46. The gradation value D of the j-th pixel circuit U is supplied to the potential generation unit 42 and the time adjustment unit 46.

電位生成部４２は、階調値Ｄに応じた階調電位ＶDATAを生成する。例えば、電圧出力型のＤ/Ａ変換器が電位生成部４２として利用される。電位選択部４４には、電源回路（図示略）が生成した基準電位ＶREFと電位生成部４２が生成した階調電位ＶDATAとが供給される。電位選択部４４は、基準電位ＶREFと階調電位ＶDATAとの何れかを選択的に信号Ｓ[j]として信号線１４に出力する。さらに詳述すると、電位選択部４４は、初期化期間ＰRSおよび補償期間ＰCPと書込期間ＰWRの待機期間ＰWR1において基準電位ＶREFを出力し、書込期間ＰWRの動作期間ＰWR2にて階調電位ＶDATAを出力する。   The potential generation unit 42 generates a gradation potential VDATA corresponding to the gradation value D. For example, a voltage output type D / A converter is used as the potential generator 42. The potential selection unit 44 is supplied with a reference potential VREF generated by a power supply circuit (not shown) and a gradation potential VDATA generated by the potential generation unit 42. The potential selection unit 44 selectively outputs either the reference potential VREF or the gradation potential VDATA to the signal line 14 as the signal S [j]. More specifically, the potential selection unit 44 outputs the reference potential VREF in the initialization period PRS, the compensation period PCP, and the waiting period PWR1 of the writing period PWR, and the gradation potential VDATA in the operating period PWR2 of the writing period PWR. Is output.

時間調整部４６は、電位選択部４４が信号Ｓ[j]の電位を基準電位ＶREFから階調電位ＶDATAに変更する時期（すなわち待機期間ＰWR1と動作期間ＰWR2との境界）を階調値Ｄに応じて可変に制御する。例えば、書込期間ＰWRの始点にて計数を開始するとともに計数値が階調値Ｄに応じた数値に到達した時点（計数の開始から時間長ｔaが経過した時点）で電位の切替（ＶREF→ＶDATA）の指示を電位選択部４４に出力するカウンタが時間調整部４６として利用される。時間調整部４６が時間長ｔbを最大値ｔmaxに制限する点は前述のとおりである。   The time adjustment unit 46 sets the timing when the potential selection unit 44 changes the potential of the signal S [j] from the reference potential VREF to the gradation potential VDATA (that is, the boundary between the standby period PWR1 and the operation period PWR2) to the gradation value D. It is variably controlled accordingly. For example, counting is started at the start point of the writing period PWR, and the potential is switched (VREF →) when the count value reaches a numerical value corresponding to the gradation value D (when the time length ta has elapsed from the start of counting). A counter that outputs an instruction of (VDATA) to the potential selection unit 44 is used as the time adjustment unit 46. As described above, the time adjustment unit 46 limits the time length tb to the maximum value tmax.

図１２は、本形態における階調電位ＶDATAと駆動電流ＩDRの誤差との関係（実線）を示すグラフである。図１２においては、対比例における階調電位ＶDATAと駆動電流ＩDRの誤差との相関（図８）が破線で併記されている。図１２に示すように、本形態によれば、第２補償動作の時間長ｔbが階調値Ｄによらず固定された対比例（例えば特許文献１）と比較して、階調電位ＶDATAの広い範囲にわたって駆動電流ＩDRの誤差が抑制されるという利点がある。   FIG. 12 is a graph showing a relationship (solid line) between the gradation potential VDATA and the error of the drive current IDR in this embodiment. In FIG. 12, the correlation (FIG. 8) between the gray scale potential VDATA and the error of the drive current IDR in the proportional proportion is also shown by a broken line. As shown in FIG. 12, according to the present embodiment, the time length tb of the second compensation operation is compared with the fixed proportionality (for example, Patent Document 1) regardless of the gradation value D. There is an advantage that the error of the drive current IDR is suppressed over a wide range.

なお、図１２において階調電位ＶDATAの高位側の領域で駆動電流ＩDRの誤差が僅かに増加しているのは、時間長ｔbの上限を最大値ｔmaxに制限した影響と考えられる。もっとも、駆動電流ＩDRの誤差が高位側で増加しているとは言っても、対比例と比較して駆動電流ＩDRの誤差が大幅に改善されることは図１２から明白である。   In FIG. 12, the slight increase in the error of the drive current IDR in the region on the higher level of the gradation potential VDATA is considered to be the effect of limiting the upper limit of the time length tb to the maximum value tmax. However, it is clear from FIG. 12 that the error of the drive current IDR is greatly improved compared to the proportionality even though the error of the drive current IDR increases on the higher side.

駆動電流ＩDRの誤差の主要因は駆動トランジスタTDRの閾値電圧ＶTHおよび移動度μの誤差である。閾値電圧ＶTHの誤差は、駆動トランジスタTDRの電圧ＶGSを閾値電圧ＶTHに設定する第１補償動作で補償されるから、第２補償動作は、駆動トランジスタTDRの移動度μの誤差を補償するための動作として把握される。すなわち、本形態においては、駆動トランジスタＴDRの移動度μの誤差が階調電位ＶDATAの広い範囲にわたって補償されるように、動作期間ＰWR2の時間長ｔbが階調値Ｄに応じて可変に制御される。   The main cause of the error in the drive current IDR is an error in the threshold voltage VTH and mobility μ of the drive transistor TDR. Since the error of the threshold voltage VTH is compensated by the first compensation operation for setting the voltage VGS of the drive transistor TDR to the threshold voltage VTH, the second compensation operation is for compensating the error of the mobility μ of the drive transistor TDR. It is grasped as an operation. That is, in this embodiment, the time length tb of the operation period PWR2 is variably controlled according to the gradation value D so that the error of the mobility μ of the driving transistor TDR is compensated over a wide range of the gradation potential VDATA. The

＜Ｂ：第２実施形態＞
次に、本発明の第２実施形態について説明する。なお、以下の各形態において作用や機能が第１実施形態と同等である要素については、第１実施形態における態様と同じ符号を付して各々の詳細な説明を適宜に省略する。 <B: Second Embodiment>
Next, a second embodiment of the present invention will be described. In addition, about the element in which an effect | action and a function are equivalent to 1st Embodiment in each following form, the same code | symbol as the aspect in 1st Embodiment is attached | subjected, and each detailed description is abbreviate | omitted suitably.

第１実施形態においては、単位期間Ｈ[i]内の補償期間ＰCPにて第ｉ行の各画素回路Ｕについて第１補償動作を実行した。しかし、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSが閾値電圧ＶTHに到達するまでに相当の時間が掛かる場合、単位期間Ｈ[i]を長時間に設定する必要がある。そして、単位期間Ｈ[i]が長期化するほど画素回路Ｕの高精細化（行数の増加）が制約されるという問題がある。そこで、本形態においては、複数の単位期間Ｈにわたって第１補償動作を実行することで、単位期間Ｈの時間長を短縮しながら駆動トランジスタTDRの電圧ＶGSを確実に閾値電圧ＶTHに設定する。なお、本実施形態における画素回路Ｕの構成は第１実施形態と同じである。   In the first embodiment, the first compensation operation is performed for each pixel circuit U in the i-th row in the compensation period PCP within the unit period H [i]. However, if it takes a considerable time for the gate-source voltage VGS of the driving transistor TDR to reach the threshold voltage VTH, the unit period H [i] needs to be set to a long time. Then, there is a problem that the higher the unit circuit H [i], the more restricted the pixel circuit U is to have higher definition (increase in the number of rows). Therefore, in the present embodiment, by executing the first compensation operation over a plurality of unit periods H, the voltage VGS of the drive transistor TDR is reliably set to the threshold voltage VTH while shortening the time length of the unit period H. The configuration of the pixel circuit U in the present embodiment is the same as that in the first embodiment.

図１３は、画素回路Ｕを駆動する方法を説明するためのタイミングチャートである。図１３の部分(A)に示すように、複数の単位期間Ｈ（……，Ｈ[i-4]，Ｈ[i-3]，Ｈ[i-2]，Ｈ[i-1]，Ｈ[i]，Ｈ[i+1]，……）の各々は第１期間ｈ1と第２期間ｈ2とに区分される。第１期間ｈ1は単位期間Ｈの前半の期間であり、第２期間ｈ2は単位期間Ｈの後半の期間である。駆動回路３０は、画素回路Ｕに対する階調電位ＶDATAの供給と第２補償動作と（図１３の部分(B)の「補償[2]」）を単位期間Ｈの第２期間ｈ2毎に行単位で順次に実行する。すなわち、単位期間Ｈ[i]の第２期間ｈ2が第ｉ行の各画素回路Ｕの書込期間ＰWRに相当する。   FIG. 13 is a timing chart for explaining a method of driving the pixel circuit U. As shown in part (A) of FIG. 13, a plurality of unit periods H (..., H [i-4], H [i-3], H [i-2], H [i-1], H [i], H [i + 1],...) are divided into a first period h1 and a second period h2. The first period h1 is the first half of the unit period H, and the second period h2 is the second half of the unit period H. The drive circuit 30 supplies the gradation potential VDATA to the pixel circuit U and performs the second compensation operation (“compensation [2]” in part (B) of FIG. 13) for each second period h 2 of the unit period H. In order. That is, the second period h2 of the unit period H [i] corresponds to the writing period PWR of each pixel circuit U in the i-th row.

図１３の部分(A)に示すように、単位期間Ｈ[i]の第２期間ｈ2にて走査信号ＧA[i]がローレベル（アクティブレベル）に設定されて第ｉ行の各画素回路Ｕにおける第１スイッチング素子Tr1はオン状態に制御される。また、制御信号ＧC[i]がローレベルに設定されて第ｉ行の各画素回路Ｕの第３スイッチング素子Tr3はオン状態に設定される。これにより、第ｉ行の各画素回路Ｕの駆動トランジスタTDRがダイオード接続される。一方、単位期間Ｈ[i]の第２期間ｈ2のうち始点から時間長ｔaが経過した時点（動作期間ＰWR2の始点）で信号Ｓ[j]は基準電位ＶREFから第ｉ行の画素回路Ｕの階調電位ＶDATA[i]に変化する。したがって、図１３の部分(A)に示すように、第ｉ行の各画素回路Ｕにおいては、単位期間Ｈ[i]の第２期間ｈ2のうち階調値Ｄに応じた時間長ｔbにわたって第２補償動作が実行される。   As shown in part (A) of FIG. 13, the scanning signal GA [i] is set to a low level (active level) in the second period h2 of the unit period H [i], and each pixel circuit U in the i-th row. The first switching element Tr1 is controlled to be on. Further, the control signal GC [i] is set to the low level, and the third switching element Tr3 of each pixel circuit U in the i-th row is set to the on state. Thereby, the driving transistor TDR of each pixel circuit U in the i-th row is diode-connected. On the other hand, the signal S [j] is supplied from the reference potential VREF to the pixel circuit U in the i-th row when the time length ta has elapsed from the start point in the second period h2 of the unit period H [i] (start point of the operation period PWR2). It changes to the gradation potential VDATA [i]. Therefore, as shown in part (A) of FIG. 13, in each pixel circuit U in the i-th row, the second period h2 of the unit period H [i] is changed over the time length tb corresponding to the gradation value D. 2 Compensation operation is performed.

また、駆動回路３０（例えば走査線駆動回路３２）は、第ｉ行の各画素回路Ｕの初期化動作（図１３の部分(B)における「初期化」）と第１補償動作（図１３の部分(B)における「補償[1]」）とを単位期間Ｈ[i]の第２期間ｈ2の開始前の複数の第１期間ｈ1および第２期間ｈ2にて実行する。まず、単位期間Ｈ[i]の４個前の単位期間Ｈ[i−4]の第１期間ｈ1において、駆動回路３０は、初期化信号Grst[i]をローレベルに設定することで第ｉ行の各画素回路Ｕの第２スイッチング素子Tr2をオン状態に設定する。したがって、第ｉ行の各画素回路Ｕにおける駆動トランジスタTDRのゲート・ソース間の電圧ＶGSは、単位期間Ｈ[i-4]の第１期間ｈ1を初期化期間ＰRSとして、数式(1)の電圧ＶGS1（ＶGS1＝ＶEL−Ｖrst）に設定される。すなわち、単位期間Ｈ[i-4]の第１期間ｈ1が第ｉ行の各画素回路Ｕの初期化期間ＰRSに相当する。なお、第１スイッチング素子Tr1および第３スイッチング素子Tr3がオン状態に設定される点、信号Ｓ[j]が基準電位ＶREFに設定される点、電位ＶCT[i]が第１電位ＶCT1に設定される点は、第１実施形態の初期化期間ＰRSと同じである。   Further, the driving circuit 30 (for example, the scanning line driving circuit 32) initializes each pixel circuit U in the i-th row (“initialization” in part (B) of FIG. 13) and the first compensation operation (FIG. 13). “Compensation [1]” in the part (B) is executed in a plurality of first periods h1 and second periods h2 before the start of the second period h2 of the unit period H [i]. First, in the first period h1 of the unit period H [i-4] four times before the unit period H [i], the drive circuit 30 sets the initialization signal Grst [i] to the low level to set the i th The second switching element Tr2 of each pixel circuit U in the row is set to an on state. Therefore, the voltage VGS between the gate and the source of the driving transistor TDR in each pixel circuit U in the i-th row is expressed by the equation (1) with the first period h1 of the unit period H [i-4] as the initialization period PRS. VGS1 (VGS1 = VEL−Vrst) is set. That is, the first period h1 of the unit period H [i-4] corresponds to the initialization period PRS of each pixel circuit U in the i-th row. The first switching element Tr1 and the third switching element Tr3 are set to the ON state, the signal S [j] is set to the reference potential VREF, and the potential VCT [i] is set to the first potential VCT1. This is the same as the initialization period PRS of the first embodiment.

図１３の部分(A)に示すように、単位期間Ｈ[i-4]の第２期間ｈ2から単位期間Ｈ[i]の第１期間ｈ1にわたって制御信号ＧC[i]がローレベルに設定されることで駆動トランジスタTDRがダイオード接続されるから、第i行の各画素回路Ｕにおいては、単位期間Ｈ[i-4]の第２期間ｈ2から単位期間Ｈ[i]の第１期間ｈ1にわたって第１補償動作が実行される。すなわち、単位期間Ｈ[i-4]の第２期間ｈ2から単位期間Ｈ[i]の第１期間ｈ1までの期間が第ｉ行の各画素回路Ｕの補償期間ＰCPに相当する。   As shown in part (A) of FIG. 13, the control signal GC [i] is set to the low level from the second period h2 of the unit period H [i-4] to the first period h1 of the unit period H [i]. Thus, the driving transistor TDR is diode-connected, and therefore, in each pixel circuit U in the i-th row, the second period h2 of the unit period H [i-4] extends to the first period h1 of the unit period H [i]. A first compensation operation is performed. That is, the period from the second period h2 of the unit period H [i-4] to the first period h1 of the unit period H [i] corresponds to the compensation period PCP of each pixel circuit U in the i-th row.

すなわち、図１３の部分(A)に示すように、単位期間Ｈ[i-4]の第２期間ｈ2から単位期間Ｈ[i]の第１期間ｈ1にわたって、駆動トランジスタTDRのゲートの電位ＶGは時間の経過とともに上昇する。ただし、図１３の部分(A)に示すように、第１期間ｈ1の開始の直後において駆動トランジスタTDRのゲートの電位ＶGは低下する。電位ＶGの低下について詳述すると以下のとおりである。   That is, as shown in part (A) of FIG. 13, from the second period h2 of the unit period H [i-4] to the first period h1 of the unit period H [i], the potential VG of the gate of the drive transistor TDR is It rises over time. However, as shown in part (A) of FIG. 13, immediately after the start of the first period h1, the potential VG of the gate of the drive transistor TDR drops. The reduction in the potential VG will be described in detail as follows.

単位期間Ｈ[i-4]から単位期間Ｈ[i]の各々の第１期間ｈ1にて走査信号ＧA[i]がローレベルに設定され、信号Ｓ[j]は基準電位ＶREFに設定されるから、第i行の各画素回路Ｕの第１電極Ｌ１の電位は基準電位ＶREFに設定される。一方、単位期間Ｈ[i-4]から単位期間Ｈ[i-1]の各々の第２期間ｈ2にて走査信号ＧA[i]はハイレベルに設定されるから、第i行の各画素回路Ｕの第１電極Ｌ１は信号線１４から切り離されて電気的にフローティング状態になる。単位期間Ｈ[i-4]から単位期間Ｈ[i-1]の各々の第２期間ｈ2において信号線１４に供給される信号Ｓ[j]は、第ｉ行以外の画素回路Ｕの階調電位ＶDATAに設定されているが、第ｉ行の各画素回路Ｕの第１スイッチング素子Tr１はオフ状態に設定されるため、当該階調電位ＶDATAは第ｉ行の各画素回路Ｕには供給されない。   In each first period h1 from the unit period H [i-4] to the unit period H [i], the scanning signal GA [i] is set to the low level, and the signal S [j] is set to the reference potential VREF. Thus, the potential of the first electrode L1 of each pixel circuit U in the i-th row is set to the reference potential VREF. On the other hand, since the scanning signal GA [i] is set to a high level in each second period h2 from the unit period H [i-4] to the unit period H [i-1], each pixel circuit in the i-th row. The first electrode L1 of U is disconnected from the signal line 14 and is in an electrically floating state. The signal S [j] supplied to the signal line 14 in each second period h2 from the unit period H [i-4] to the unit period H [i-1] is the gradation of the pixel circuit U other than the i-th row. Although the potential VDATA is set, since the first switching element Tr1 of each pixel circuit U in the i-th row is set in an off state, the gradation potential VDATA is not supplied to each pixel circuit U in the i-th row. .

したがって、第i行の各画素回路Ｕの第１電極Ｌ１の電位ＶL1は、図１３の部分(A)に示すように、単位期間Ｈ[i-4]から単位期間Ｈ[i]の各々の第１期間ｈ1では基準電位ＶREFに維持され、単位期間Ｈ[i-4]から単位期間Ｈ[i-1]の各々の第２期間ｈ2では駆動トランジスタTDRのゲート（第２電極Ｌ２）の電位ＶGの変化に連動して変化（上昇）する。すなわち、第１期間ｈ1が開始すると、第１電極Ｌ１の電位ＶL1は、当該第１期間ｈ1の直前の第２期間ｈ2の終点での電位から電位ＶREFまで変化量△ＶLだけ低下する。従って、第１期間ｈ1の開始の直後の時点では、第１電極Ｌ１の電位の変化量△ＶLに連動して駆動トランジスタTDRのゲートの電位ＶGが変化量△ＶGだけ低下する。   Therefore, the potential VL1 of the first electrode L1 of each pixel circuit U in the i-th row is the unit period H [i-4] to the unit period H [i] as shown in the part (A) of FIG. The reference potential VREF is maintained in the first period h1, and the potential of the gate (second electrode L2) of the driving transistor TDR in each second period h2 from the unit period H [i-4] to the unit period H [i-1]. Changes (increases) in conjunction with changes in VG. That is, when the first period h1 starts, the potential VL1 of the first electrode L1 decreases by a change amount ΔVL from the potential at the end point of the second period h2 immediately before the first period h1 to the potential VREF. Accordingly, at the time immediately after the start of the first period h1, the gate potential VG of the driving transistor TDR is lowered by the change amount ΔVG in conjunction with the change amount ΔVL of the potential of the first electrode L1.

第１期間ｈ1の開始の直後における第１電極Ｌ１の電位の変化量△ＶL1は、当該第１期間ｈ1の直前の第２期間ｈ2における駆動トランジスタTDRのゲートの電位ＶGの上昇量に依存する。第２期間ｈ2における駆動トランジスタTDRのゲートの電位ＶGの上昇量は、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSが閾値電圧ＶTHに漸近するほど（すなわち第１補償動作の開始からの時間が経過するほど）減少するから、図１３の部分(A)に示すように、第１期間ｈ1の開始の直後における第１電極Ｌ１の電位ＶL1の変化量△ＶL1は、第１補償動作の開始（本実施形態では単位期間Ｈ[i-4]の第２期間ｈ2の始点）から時間が経過するほど減少していく。したがって、第１期間ｈ1の開始の直後における駆動トランジスタTDRのゲートの電位ＶGの変化量△ＶGは時間の経過とともに減少していく。以上のようにＶGの変化量△ＶGは時間の経過とともに減少するから、第１期間ｈ1の開始のたびに電位ＶGが低下するにも拘わらず、単位期間Ｈ[i-4]〜単位期間Ｈ[i]という期間にわたってみれば、ゲート・ソース間の電圧ＶGSは閾値電圧ＶTHに充分に漸近する。   The amount of change ΔVL1 in the potential of the first electrode L1 immediately after the start of the first period h1 depends on the amount of increase in the potential VG of the gate of the driving transistor TDR in the second period h2 immediately before the first period h1. The amount of increase in the gate potential VG of the drive transistor TDR in the second period h2 increases as the gate-source voltage VGS of the drive transistor TDR approaches the threshold voltage VTH (that is, the time from the start of the first compensation operation elapses). As shown in part (A) of FIG. 13, the change amount ΔVL1 of the potential VL1 of the first electrode L1 immediately after the start of the first period h1 is the start of the first compensation operation (this In the embodiment, it decreases as time elapses from the start point of the second period h2 of the unit period H [i-4]. Therefore, the amount of change ΔVG of the gate potential VG of the driving transistor TDR immediately after the start of the first period h1 decreases with time. As described above, since the change amount ΔVG of VG decreases with the lapse of time, the unit period H [i-4] to the unit period H, despite the decrease in the potential VG every time the first period h1 starts. Looking at the period [i], the gate-source voltage VGS is sufficiently close to the threshold voltage VTH.

以上に説明したように、第ｉ行の各画素回路Ｕにおいては、単位期間Ｕ[i]の第１期間ｈ1、および、単位期間Ｕ[i]の開始前の複数の単位期間Ｕにわたって第１補償動作が実行されることで駆動トランジスタTDRのゲート・ソース間の電圧ＶGSが閾値電圧ＶTHに設定される。したがって、第１補償動作を１個の単位期間Ｈ内で実行する第１実施形態と比較すると、単位期間Ｈの時間長が短い場合であっても、駆動トランジスタＴDRの電圧ＶGSが閾値電圧ＶTHに到達するのに充分な時間長を第１補償動作のために確保できるという利点がある。   As described above, in each pixel circuit U in the i-th row, the first period h1 of the unit period U [i] and the first unit period U before the start of the unit period U [i] By executing the compensation operation, the gate-source voltage VGS of the drive transistor TDR is set to the threshold voltage VTH. Therefore, when compared with the first embodiment in which the first compensation operation is performed within one unit period H, the voltage VGS of the drive transistor TDR is equal to the threshold voltage VTH even when the time length of the unit period H is short. There is an advantage that a sufficient length of time can be secured for the first compensation operation.

図１３の部分(A)に示すように、単位期間Ｈ[i]が経過すると、走査信号ＧA[i]がハイレベル（非アクティブレベル）に設定されて第１スイッチング素子Tr1はオフ状態に変化する。また、制御信号ＧC[i]がハイレベルに設定されて第３スイッチング素子Tr3はオフ状態に変化し、駆動トランジスタTDRのダイオード接続が解除される。さらに、給電線１６に出力される電位ＶCT[i]が第２電位ＶCT2に設定される。したがって、第１実施形態と同様に、数式(7)の駆動電流ＩDRが給電線１８から駆動トランジスタＴDRを経由して発光素子Ｅに供給される。第ｉ行の画素回路Ｕについて説明した以上の動作が各行についても同様に反復される。   As shown in part (A) of FIG. 13, when the unit period H [i] elapses, the scanning signal GA [i] is set to a high level (inactive level), and the first switching element Tr1 changes to the off state. To do. Further, the control signal GC [i] is set to the high level, the third switching element Tr3 is turned off, and the diode connection of the driving transistor TDR is released. Further, the potential VCT [i] output to the feeder line 16 is set to the second potential VCT2. Therefore, as in the first embodiment, the drive current IDR in Expression (7) is supplied from the power supply line 18 to the light emitting element E via the drive transistor TDR. The operation described above for the pixel circuit U in the i-th row is similarly repeated for each row.

＜Ｃ：第３実施形態＞
図１４は、本発明の第３実施形態に係る画素回路Ｕの回路図である。図１４においては、第ｉ行に属する第ｊ列の１個の画素回路Ｕのみが代表的に図示されている。図１４に示すように、素子部１０には、Ｘ方向に延在する第３制御線２６がｍ本の走査線１２の各々に対応して設けられる。第３制御線２６には、駆動回路３０（例えば走査線駆動回路３２）から発光制御信号ＧEL[i]が供給される。 <C: Third Embodiment>
FIG. 14 is a circuit diagram of a pixel circuit U according to the third embodiment of the present invention. FIG. 14 representatively shows only one pixel circuit U in the j-th column belonging to the i-th row. As shown in FIG. 14, the element unit 10 is provided with a third control line 26 extending in the X direction corresponding to each of the m scanning lines 12. The light emission control signal GEL [i] is supplied to the third control line 26 from the drive circuit 30 (for example, the scanning line drive circuit 32).

図１４に示すように、画素回路Ｕは、駆動電流ＩDRの経路上に介在する第４スイッチング素子Tr4をさらに備える。図１４に示すように、Ｐチャネル型のトランジスタである第４スイッチング素子Tr4は、駆動トランジスタTDRのドレインと発光素子Ｅとの間に介在し、第４スイッチング素子Tr4のゲートは第３制御線２６に接続される。発光制御信号ＧEL[i]がローレベルに遷移すると第４スイッチング素子Tr4がオン状態になって駆動トランジスタTDRのドレインと発光素子Ｅの陽極とが導通する一方、発光制御信号ＧEL[i]がハイレベルに遷移すると第４スイッチング素子Tr4がオフ状態になって駆動トランジスタTDRのドレインと発光素子Ｅの陽極とが非導通になる。   As shown in FIG. 14, the pixel circuit U further includes a fourth switching element Tr4 interposed on the path of the drive current IDR. As shown in FIG. 14, the fourth switching element Tr4, which is a P-channel transistor, is interposed between the drain of the driving transistor TDR and the light emitting element E, and the gate of the fourth switching element Tr4 is the third control line 26. Connected to. When the light emission control signal GEL [i] transitions to a low level, the fourth switching element Tr4 is turned on, and the drain of the driving transistor TDR and the anode of the light emitting element E are conducted, while the light emission control signal GEL [i] is high. When the level is changed, the fourth switching element Tr4 is turned off, and the drain of the driving transistor TDR and the anode of the light emitting element E are made non-conductive.

図１５は、本実施形態に係る発光装置の動作を示すタイミングチャートである。本実施形態において、発光制御信号ＧEL[i]および電位ＶCT[i]の制御以外の制御動作は、第２実施形態と同じである。図１５の部分(A)に示すように、単位期間Ｈ[i]の４個前の単位期間Ｈ[i-4]の第１期間ｈ1（初期化期間ＰRSに相当）において、駆動回路３０は、発光制御信号ＧEL[i]をローレベルに設定する。従って、図１４に示す第４スイッチング素子Tr4はオン状態に遷移し、駆動トランジスタTDRのドレインと発光素子Ｅの陽極とが第４スイッチング素子Tr4を介して導通する。前述したように、初期化期間ＰRSにおいて、駆動トランジスタTDRのドレインは第３スイッチング素子Tr3および第２スイッチング素子Tr2を介して初期化線２４に導通するから、発光素子Ｅの陽極は、第４スイッチング素子Tr4と第３スイッチング素子Tr3と第２スイッチング素子Tr2とを介して初期化線２４に導通する。従って、図１５の部分（A）に示すように、発光素子Ｅの陽極の電位ＶAは、駆動トランジスタTDRのドレインとともに初期化電位Ｖrstに設定（リセット）される。   FIG. 15 is a timing chart showing the operation of the light emitting device according to this embodiment. In the present embodiment, control operations other than the control of the light emission control signal GEL [i] and the potential VCT [i] are the same as those in the second embodiment. As shown in part (A) of FIG. 15, in the first period h1 (corresponding to the initialization period PRS) of the unit period H [i-4] four times before the unit period H [i], the drive circuit 30 The light emission control signal GEL [i] is set to a low level. Accordingly, the fourth switching element Tr4 shown in FIG. 14 is turned on, and the drain of the driving transistor TDR and the anode of the light emitting element E are conducted through the fourth switching element Tr4. As described above, in the initialization period PRS, the drain of the drive transistor TDR is electrically connected to the initialization line 24 via the third switching element Tr3 and the second switching element Tr2, so that the anode of the light emitting element E is the fourth switching element. Conduction is made to the initialization line 24 through the element Tr4, the third switching element Tr3, and the second switching element Tr2. Therefore, as shown in part (A) of FIG. 15, the anode potential VA of the light emitting element E is set (reset) to the initialization potential Vrst together with the drain of the drive transistor TDR.

図１５の部分(A)に示すように、給電線１６に出力する電位ＶCT[i]は、全ての単位期間Ｈにわたって第２電位ＶCT2に設定される。そして、第２電位ＶCT2および初期化電位Ｖrstは、以下の数式(13)のように、両者の差分の電圧が発光素子Ｅの閾値電圧ＶTH_OLEDを充分に下回るように設定される。従って、単位期間Ｈ[i-4]の第１期間ｈ1（初期化期間ＰRS）において、発光素子Ｅの両端間の電圧は閾値電圧ＶTH_OLEDを充分に下回り、発光素子Ｅはオフ状態（非発光状態）になる。
Ｖrst−ＶCT2≪ＶTH_OLED ……(13) As shown in part (A) of FIG. 15, the potential VCT [i] output to the feeder line 16 is set to the second potential VCT2 over the entire unit period H. Then, the second potential VCT2 and the initialization potential Vrst are set so that the voltage difference between them is sufficiently lower than the threshold voltage VTH_OLED of the light emitting element E as shown in the following formula (13). Accordingly, in the first period h1 (initialization period PRS) of the unit period H [i-4], the voltage across the light emitting element E is sufficiently lower than the threshold voltage VTH_OLED, and the light emitting element E is in the off state (non-light emitting state). )become.
Vrst−VCT2 << VTH_OLED …… (13)

図１５の部分(A)に示すように、駆動回路３０は、単位期間Ｈ[i-4]の第１期間ｈ1の経過後から単位期間Ｈ[i]が経過するまでの期間にわたって発光制御信号ＧEL[i]をハイレベルに設定する。従って、第４スイッチング素子Tr4はオフ状態に遷移するから、駆動トランジスタTDRのドレインと発光素子Ｅの陽極とは非導通になり、発光素子Ｅはオフ状態（非発光状態）に維持される。   As shown in part (A) of FIG. 15, the drive circuit 30 generates the light emission control signal over a period from the elapse of the first period h1 of the unit period H [i-4] to the elapse of the unit period H [i]. Set GEL [i] to high level. Accordingly, since the fourth switching element Tr4 transitions to the off state, the drain of the driving transistor TDR and the anode of the light emitting element E are nonconductive, and the light emitting element E is maintained in the off state (non-light emitting state).

前述したように、単位期間Ｈ[i]の第２期間ｈ2のうち始点から時間長ｔaが経過した時点（動作期間ＰWR2の始点）で第１電極Ｌ１の電位は基準電位ＶREFから階調電位ＶDATAへ変化する。本実施形態では、単位期間Ｈ[i]において第４スイッチング素子Tr4はオフ状態に維持されるから、駆動トランジスタTDRのドレインと発光素子Ｅの陽極とは非導通であり、単位期間Ｈ[i]の第２期間ｈ2のうち始点から時間長ｔaが経過した時点におけるＶGの変化量は、発光素子Ｅに付随する容量Ｃ2の容量値（cp2）に依存しない。従って、単位期間Ｈ[i]の第２期間ｈ2のうち始点から時間長ｔaが経過した時点におけるＶGの変化量は、第１電極Ｌ１の電位の変化量△Ｖ１（＝ＶREF−ＶDATA）を容量素子Ｃ0と保持容量Ｃ1との容量比に応じて分割した電圧（△Ｖ１・cp0／（cp0＋cp1））に相当する。本実施形態では、単位期間Ｈ[i]の第２期間ｈ2のうち始点から時間長ｔaが経過した時点（動作期間PＷＲの開始の直後）における駆動トランジスタＴDRのゲート・ソース間の電圧ＶGS2を表す式は、数式(4)に代えて以下の数式(14)のように表現される。
ＶGS2＝ＶTH＋ΔＶ１・ｃp0/（ｃp0＋ｃp1） ……(14)
数式(14)および数式(4)から理解されるように、電圧ＶGS2を階調値Ｄに応じた所望の値に設定するために必要な基準電位ＶREF1と階調電位ＶDATAとの変化幅は、本実施形態の方が第１実施形態および第２実施形態に比べて小さくて済むという利点がある。 As described above, the potential of the first electrode L1 changes from the reference potential VREF to the gradation potential VDATA when the time length ta elapses from the start point in the second period h2 of the unit period H [i] (start point of the operation period PWR2). To change. In the present embodiment, since the fourth switching element Tr4 is maintained in the off state in the unit period H [i], the drain of the drive transistor TDR and the anode of the light emitting element E are non-conductive, and the unit period H [i] The amount of change in VG at the time point when the time length ta has elapsed from the start point in the second period h2 is independent of the capacitance value (cp2) of the capacitor C2 associated with the light emitting element E. Accordingly, the amount of change in VG at the time point when the time length ta has elapsed from the start point in the second period h2 of the unit period H [i] is the amount of change ΔV1 (= VREF−VDATA) in the potential of the first electrode L1. This corresponds to a voltage (ΔV1 · cp0 / (cp0 + cp1)) divided according to the capacitance ratio between the element C0 and the storage capacitor C1. In the present embodiment, the voltage VGS2 between the gate and the source of the drive transistor TDR at the time when the time length ta has elapsed from the start point in the second period h2 of the unit period H [i] (immediately after the start of the operation period PWR) is represented. The expression is expressed as the following expression (14) instead of expression (4).
VGS2 = VTH + ΔV1 ・ cp0 / (cp0 + cp1) (14)
As understood from the equations (14) and (4), the change width between the reference potential VREF1 and the gradation potential VDATA necessary for setting the voltage VGS2 to a desired value corresponding to the gradation value D is This embodiment has the advantage that it can be smaller than the first and second embodiments.

図１５の部分(A)に示すように、単位期間Ｈ[i]が経過して単位期間Ｈ[i+1]が開始すると、駆動回路３０は、発光制御信号ＧEL[i]をローレベルに設定する。従って、第４スイッチング素子Tr4はオン状態に遷移し、駆動トランジスタTDRのドレインと発光素子Ｅの陽極とが第４スイッチング素子Tr4を介して導通する。そして、数式(3)の電流Ｉdsが第４スイッチング素子Tr4を介して発光素子Ｅの陽極へ流れることで、図１５の部分(A)に示すように電位ＶAが上昇し、発光素子Ｅの両端間の電圧（＝ＶA−ＶCT2）が発光素子Ｅの閾値電圧ＶTH_OLEDに到達すると、電流Ｉdsが駆動電流ＩDRとして発光素子Ｅに供給される。   As shown in part (A) of FIG. 15, when the unit period H [i] starts after the unit period H [i] has elapsed, the drive circuit 30 sets the light emission control signal GEL [i] to a low level. Set. Therefore, the fourth switching element Tr4 is turned on, and the drain of the driving transistor TDR and the anode of the light emitting element E are conducted through the fourth switching element Tr4. Then, the current Ids of the formula (3) flows to the anode of the light emitting element E through the fourth switching element Tr4, so that the potential VA rises as shown in the part (A) of FIG. When the voltage between them (= VA−VCT2) reaches the threshold voltage VTH_OLED of the light emitting element E, the current Ids is supplied to the light emitting element E as the drive current IDR.

ところで、単位期間Ｈ[i+1]の開始前の単位期間Ｈ[i-4]〜Ｈ[i]（補償期間ＰCPや書込期間ＰWRに相当する期間）において発光素子Ｅが発光してしまうと、表示画像のコントラストが低下するという問題がある。第１実施形態〜第３実施形態においては、補償期間ＰCPおよび書込期間ＰWRにて発光素子Ｅが確実にオフ状態（非発光状態）に維持されるから、画素におけるコントラストの低下を抑制できるという利点がある。   By the way, the light emitting element E emits light in the unit periods H [i-4] to H [i] (a period corresponding to the compensation period PCP and the writing period PWR) before the start of the unit period H [i + 1]. There is a problem that the contrast of the display image is lowered. In the first to third embodiments, since the light emitting element E is reliably maintained in the off state (non-light emitting state) in the compensation period PCP and the writing period PWR, it is possible to suppress a decrease in contrast in the pixel. There are advantages.

第１実施形態や第２実施形態においては電位VCT[i]を変化させることで発光素子Ｅの発光を停止させたのに対し、本実施形態においては、第４スイッチング素子Tr4をオフすることで補償期間PＣＰおよび書込期間PＷＲでの発光素子Ｅの発光を停止させるから、電位VCT[i]を変化させる必要がない。したがって、第１実施形態や第２実施形態と比較して、電位制御回路３６の動作や構成が簡素化されるという利点がある。もっとも、第１実施形態や第２実施形態においては、発光素子Ｅの発光を強制的に停止させる第４スイッチング素子Tr4を設ける必要が無いから、第３実施形態と比較して画素回路Ｕの構成が簡素化ｓれるという利点がある。   In the first embodiment and the second embodiment, the light emission of the light emitting element E is stopped by changing the potential VCT [i], whereas in the present embodiment, the fourth switching element Tr4 is turned off. Since the light emission of the light emitting element E in the compensation period PCP and the writing period PWR is stopped, it is not necessary to change the potential VCT [i]. Therefore, compared with the first embodiment and the second embodiment, there is an advantage that the operation and configuration of the potential control circuit 36 are simplified. However, in the first embodiment and the second embodiment, it is not necessary to provide the fourth switching element Tr4 for forcibly stopping the light emission of the light emitting element E. Therefore, the configuration of the pixel circuit U compared to the third embodiment. Has the advantage of being simplified.

＜Ｄ：第４実施形態＞
図１６は、本発明の第４実施形態における画素回路Ｕの回路図である。図１６に示すように、画素回路Ｕは、第３実施形態の画素回路Ｕに第５スイッチング素子Tr5を追加した構成である。第５スイッチング素子Tr5は、第１電極Ｌ１と給電線２８との間に介在して両者の電気的な接続（導通／非導通）を制御するＰチャネル型のトランジスタである。給電線２８には基準電位ＶREFが供給される。すなわち、上述の各実施形態においては画素回路Ｕに対する基準電位ＶREFの供給に信号線１４を兼用したのに対し、本形態においては信号線１４とは別個の給電線２８を利用して各画素回路Ｕに基準電位ＶREFを供給する。 <D: Fourth Embodiment>
FIG. 16 is a circuit diagram of a pixel circuit U in the fourth embodiment of the present invention. As shown in FIG. 16, the pixel circuit U has a configuration in which a fifth switching element Tr5 is added to the pixel circuit U of the third embodiment. The fifth switching element Tr5 is a P-channel transistor that is interposed between the first electrode L1 and the power supply line 28 and controls the electrical connection (conduction / non-conduction) between them. A reference potential VREF is supplied to the power supply line 28. That is, in each of the above-described embodiments, the signal line 14 is also used for supplying the reference potential VREF to the pixel circuit U. In the present embodiment, each pixel circuit is provided using a power supply line 28 that is separate from the signal line 14. A reference potential VREF is supplied to U.

素子部１０内には、ｍ本の走査線１２の各々に対応してＸ方向に延在するｍ本の第４制御線５０が設けられる。図１６に示すように、第ｉ行目の各画素回路Ｕにおける第５スイッチング素子Tr5のゲートは第ｉ行目の第４制御線３０に接続される。各第４制御線５０には駆動回路３０（例えば走査線駆動回路３２）から制御信号ＧB（ＧB[1]〜ＧB[m]）が供給される。   In the element unit 10, m fourth control lines 50 extending in the X direction corresponding to each of the m scanning lines 12 are provided. As shown in FIG. 16, the gate of the fifth switching element Tr5 in each pixel circuit U in the i-th row is connected to the fourth control line 30 in the i-th row. Each fourth control line 50 is supplied with a control signal GB (GB [1] to GB [m]) from the drive circuit 30 (for example, the scanning line drive circuit 32).

図１７は、画素回路Ｕを駆動する方法を説明するためのタイミングチャートである。図１７の部分(B)に示すように、駆動回路３０は、画素回路Ｕに対する階調電位ＶDATAの供給と第２補償動作とを単位期間Ｈ毎に行単位で順次に実行する。すなわち、単位期間Ｈ[i]が第ｉ行の各画素回路Ｕの書込期間ＰWRに相当する。   FIG. 17 is a timing chart for explaining a method of driving the pixel circuit U. As shown in part (B) of FIG. 17, the drive circuit 30 sequentially executes the supply of the gradation potential VDATA to the pixel circuit U and the second compensation operation in units of rows for each unit period H. That is, the unit period H [i] corresponds to the writing period PWR of each pixel circuit U in the i-th row.

図１７の部分(A)に示すように、駆動回路３０は、単位期間Ｈ[i]において、走査信号ＧA[i]および制御信号ＧC[i]をローレベルに設定する一方、発光制御信号ＧEL[i]および制御信号ＧB[i]をハイレベルに設定する。したがって、第１スイッチング素子Tr1および第３スイッチング素子Tr3はオン状態となり、第４スイッチング素子Tr4および第５スイッチング素子Tr5はオフ状態となる。一方、信号線駆動回路３４は、単位期間Ｈ[i]の始点から時間長ｔaが経過した時点で信号Ｓ[j]を基準電位ＶREFから階調電位ＶDATA[i]に変化させる。したがって、図１６の部分(A)に示すように、第ｉ行の各画素回路Ｕにおいては、単位期間Ｈ[i]内の時間長ｔbにわたって第２補償動作が実行される。   As shown in part (A) of FIG. 17, the drive circuit 30 sets the scanning signal GA [i] and the control signal GC [i] to a low level in the unit period H [i], while the light emission control signal GEL. [i] and the control signal GB [i] are set to a high level. Accordingly, the first switching element Tr1 and the third switching element Tr3 are turned on, and the fourth switching element Tr4 and the fifth switching element Tr5 are turned off. On the other hand, the signal line driving circuit 34 changes the signal S [j] from the reference potential VREF to the gradation potential VDATA [i] when the time length ta has elapsed from the start point of the unit period H [i]. Therefore, as shown in part (A) of FIG. 16, in each pixel circuit U in the i-th row, the second compensation operation is performed over the time length tb in the unit period H [i].

また、駆動回路３０は、第ｉ行の各画素回路Ｕについて、単位期間Ｈ[i-4]を初期化期間ＰRSとして初期化動作を実行するとともに単位期間Ｈ[i-3]〜Ｈ[i-1]を補償期間ＰCPとして第１補償動作を実行する。まず、図１７の部分(A)に示すように、単位期間Ｈ[i-4]において、駆動回路３０は、初期化信号Grst[i]をローレベルに設定することで第ｉ行の各画素回路Ｕの第２スイッチング素子Tr2をオン状態に設定する。したがって、第ｉ行の各画素回路Ｕにおける駆動トランジスタTDRのゲート・ソース間の電圧ＶGSは、単位期間Ｈ[i-4]を初期化期間ＰRSとして、数式(1)の電圧ＶGS1（ＶGS1＝ＶEL−Ｖrst）に設定される。なお、第１スイッチング素子Tr1、第３スイッチング素子Tr3および第４スイッチング素子Tr4がオン状態に設定される点は、第３実施形態の初期化期間ＰRSと同じである。さらに、駆動回路３０は、制御信号ＧB[i]をローレベルに設定することで第５スイッチング素子Tr5をオン状態に制御する。したがって、第i行の各画素回路Ｕの第１電極Ｌ１には、給電線３０から第５スイッチング素子Tr5を介して基準電位ＶREFが供給される。   In addition, the drive circuit 30 performs the initialization operation for each pixel circuit U in the i-th row using the unit period H [i-4] as the initialization period PRS and also performs the unit periods H [i-3] to H [i -1] as the compensation period PCP, the first compensation operation is executed. First, as shown in part (A) of FIG. 17, in the unit period H [i-4], the drive circuit 30 sets each pixel in the i-th row by setting the initialization signal Grst [i] to a low level. The second switching element Tr2 of the circuit U is set to an on state. Therefore, the voltage VGS between the gate and the source of the driving transistor TDR in each pixel circuit U in the i-th row is expressed by the voltage VGS1 (VGS1 = VEL) in the equation (1) with the unit period H [i-4] as the initialization period PRS. -Vrst). Note that the first switching element Tr1, the third switching element Tr3, and the fourth switching element Tr4 are set to the ON state, which is the same as the initialization period PRS of the third embodiment. Furthermore, the drive circuit 30 sets the control signal GB [i] to a low level to control the fifth switching element Tr5 to be in an on state. Therefore, the reference potential VREF is supplied from the feeder line 30 to the first electrode L1 of each pixel circuit U in the i-th row via the fifth switching element Tr5.

単位期間Ｈ[i-3]〜Ｈ[i-1]の各々においても、単位期間Ｈ[i-4]と同様に、第５スイッチング素子Tr5がオン状態に制御され、第i行の各画素回路Ｕの第１電極Ｌ１には給電線３０から第５スイッチング素子Tr5を介して基準電位ＶREFが供給される。また、第３スイッチング素子Tr3はオン状態に設定されて駆動トランジスタTDRはダイオード接続される。したがって、図１７の部分(B)に示すように、第ｉ行の各画素回路Ｕにおいては、単位期間Ｈ[i-3]〜Ｈ[i-1]にわたって継続的に第１補償動作が実行される。一方、第１スイッチング素子Tr1はオフ状態に設定される。従って、各信号線１４は、単位期間Ｈ[i-4]〜Ｈ[i-1]にて第ｉ行の画素回路Ｕから切り離され、第(i-4)行〜第(i-1)行の各画素回路Ｕに対する階調電位ＶDATAの供給に利用される。また、第４スイッチング素子Tr4はオフ状態に設定されて発光素子Ｅはオフ状態に維持される。   In each of the unit periods H [i-3] to H [i-1], as in the unit period H [i-4], the fifth switching element Tr5 is controlled to be in the on state, and each pixel in the i-th row The reference potential VREF is supplied from the feeder line 30 to the first electrode L1 of the circuit U via the fifth switching element Tr5. Further, the third switching element Tr3 is set to an on state, and the driving transistor TDR is diode-connected. Therefore, as shown in part (B) of FIG. 17, in each pixel circuit U in the i-th row, the first compensation operation is continuously executed over the unit periods H [i-3] to H [i-1]. Is done. On the other hand, the first switching element Tr1 is set to an off state. Accordingly, each signal line 14 is disconnected from the pixel circuit U in the i-th row in the unit periods H [i-4] to H [i-1], and the (i-4) -th row to the (i-1) -th row. This is used to supply the gradation potential VDATA to each pixel circuit U in the row. Further, the fourth switching element Tr4 is set in the off state, and the light emitting element E is maintained in the off state.

本実施形態において、第１電極Ｌ１の電位ＶL1は、補償期間ＰCP（単位期間Ｈ[i-3]〜Ｈ[i-1]）にわたって基準電位ＶREFに維持される。このため、第１補償動作の途中で駆動トランジスタTDRのゲートの電位ＶGが低下することはないから、本実施形態によれば、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSを、第２実施形態および第３実施形態に比べて速やかに閾値電圧ＶTHに漸近させることができるという利点がある。   In the present embodiment, the potential VL1 of the first electrode L1 is maintained at the reference potential VREF over the compensation period PCP (unit periods H [i-3] to H [i-1]). For this reason, the potential VG of the gate of the drive transistor TDR does not decrease during the first compensation operation. Therefore, according to the present embodiment, the voltage VGS between the gate and the source of the drive transistor TDR is set to the second embodiment. As compared with the third embodiment, there is an advantage that the threshold voltage VTH can be made asymptotically quickly.

単位期間Ｈ[i]が経過すると、走査信号ＧA[i]がハイレベル（非アクティブレベル）に設定されて第１スイッチング素子Tr1はオフ状態に変化する。また、制御信号ＧC[i]がハイレベルに設定されて第３スイッチング素子Tr3はオフ状態に変化し、駆動トランジスタTDRのダイオード接続が解除される。さらに、発光制御信号ＧEL[i]がローレベルに設定されて第４スイッチング素子Tr4はオン状態に遷移し、駆動トランジスタTDRのドレインと発光素子Ｅの陽極とが第４スイッチング素子Tr4を介して導通する。したがって、第３実施形態と同様に、数式(7)の駆動電流ＩDRが給電線１８から駆動トランジスタＴDRを経由して発光素子Ｅに供給される。第ｉ行の画素回路Ｕについて説明した以上の動作が各行についても同様に反復される。   When the unit period H [i] elapses, the scanning signal GA [i] is set to a high level (inactive level), and the first switching element Tr1 changes to an off state. Further, the control signal GC [i] is set to the high level, the third switching element Tr3 is turned off, and the diode connection of the driving transistor TDR is released. Further, the light emission control signal GEL [i] is set to a low level, the fourth switching element Tr4 is turned on, and the drain of the driving transistor TDR and the anode of the light emitting element E are conducted through the fourth switching element Tr4. To do. Therefore, as in the third embodiment, the drive current IDR in Expression (7) is supplied from the power supply line 18 to the light emitting element E via the drive transistor TDR. The operation described above for the pixel circuit U in the i-th row is similarly repeated for each row.

以上の形態においては、複数（３個）の単位期間Ｈ（単位期間Ｈ[i-３]〜単位期間Ｈ[i-1]）にわたって第１補償動作が実行される。したがって、第２実施形態および第３実施形態と同様に、第１補償動作の時間長の確保と単位期間Ｈの短縮とを両立することが可能である。   In the above embodiment, the first compensation operation is performed over a plurality (three) of unit periods H (unit period H [i-3] to unit period H [i-1]). Therefore, as in the second embodiment and the third embodiment, it is possible to achieve both securing the time length of the first compensation operation and shortening the unit period H.

なお、第２実施形態および第３実施形態においては、共通の信号線１４を利用して基準電位ＶREFの供給（期間ｈ1）と階調電位ＶDATAの供給（期間ｈ2）とが単位期間Ｈにて時分割で実行されるから、書込期間ＰWRとして利用できるのは単位期間Ｈ内の期間ｈ2のみである。したがって、第２補償動作の時間長ｔbの最大値は期間ｈ2の時間長（例えば単位期間Ｈの半分）に制約される。一方、本形態においては、信号線１４とは別の給電線３０が初期化動作や第１補償動作における基準電位ＶREFの供給に利用されるから、単位期間Ｈの全体を書込期間ＰWRとして利用できる。したがって、第２補償動作の時間長ｔbを最長で単位期間Ｈの時間長まで設定できる（すなわち時間長ｔbの変化幅を充分に確保できる）という利点がある。もっとも、第２実施形態および第３実施形態においては、基準電位ＶREFの供給と階調電位ＶDATAの供給とに共通の信号線１４が兼用されるから、第３実施形態と比較して、素子部１０内の構成が簡素化される（配線数が削減される）という利点がある。   In the second and third embodiments, the supply of the reference potential VREF (period h1) and the supply of the gradation potential VDATA (period h2) are performed in the unit period H using the common signal line 14. Since it is executed in a time division manner, only the period h2 within the unit period H can be used as the writing period PWR. Therefore, the maximum value of the time length tb of the second compensation operation is limited to the time length of the period h2 (for example, half of the unit period H). On the other hand, in the present embodiment, the power supply line 30 different from the signal line 14 is used for supplying the reference potential VREF in the initialization operation or the first compensation operation, so that the entire unit period H is used as the writing period PWR. it can. Therefore, there is an advantage that the time length tb of the second compensation operation can be set up to the maximum time length of the unit period H (that is, the change width of the time length tb can be sufficiently secured). However, in the second embodiment and the third embodiment, since the common signal line 14 is also used for the supply of the reference potential VREF and the supply of the gradation potential VDATA, the element portion is compared with the third embodiment. There is an advantage that the configuration within 10 is simplified (the number of wirings is reduced).

＜Ｅ：第５実施形態＞
次に、本発明の第５実施形態について説明する。第１実施形態においては、書込期間ＰWRにおける第２補償動作の時間長ｔbを階調値Ｄに応じて可変に制御する構成を例示した。本形態においては、第２補償動作の時間長ｔbの制御に加えて、補償期間ＰCPにおける第１補償動作の時間長を階調値Ｄに応じて可変に制御する。画素回路Ｕの構成は第１実施形態（図２）と同様である。 <E: Fifth Embodiment>
Next, a fifth embodiment of the present invention will be described. In the first embodiment, the configuration in which the time length tb of the second compensation operation in the writing period PWR is variably controlled according to the gradation value D is exemplified. In this embodiment, in addition to the control of the time length tb of the second compensation operation, the time length of the first compensation operation in the compensation period PCP is variably controlled according to the gradation value D. The configuration of the pixel circuit U is the same as that of the first embodiment (FIG. 2).

図１８は、本実施形態に係る画素回路Ｕの動作を示すタイミングチャートである。図１８に示すように、補償期間ＰCPは動作期間ＰCP1と保持期間ＰCP2とに区分される。動作期間ＰCP1は、補償期間ＰCPの始点（初期化期間ＰRSの終点）から時間長ｔ1が経過するまでの期間であり、保持期間ＰCP2は補償期間ＰCPの残余の期間（動作期間ＰCP1の終点から補償期間ＰCPの終点までの期間）である。動作期間ＰCP1の時間長ｔ1は、動作期間ＰWR2の時間長ｔbと同様に、画素回路Ｕに指定された階調値Ｄに応じて可変に設定される。すなわち、図１８に示すように、階調値Ｄが高階調（高輝度）を指定する場合の時間長ｔ1は、階調値Ｄが低階調（低輝度）を指定する場合の時間長ｔ1と比較して短い。   FIG. 18 is a timing chart showing the operation of the pixel circuit U according to the present embodiment. As shown in FIG. 18, the compensation period PCP is divided into an operation period PCP1 and a holding period PCP2. The operation period PCP1 is a period from the start point of the compensation period PCP (end point of the initialization period PRS) until the time length t1 elapses, and the holding period PCP2 is the remaining period of the compensation period PCP (compensation from the end point of the operation period PCP1). Period until the end point of the period PCP). Similar to the time length tb of the operation period PWR2, the time length t1 of the operation period PCP1 is variably set according to the gradation value D specified in the pixel circuit U. That is, as shown in FIG. 18, the time length t1 when the gradation value D designates a high gradation (high luminance) is the time length t1 when the gradation value D designates a low gradation (low luminance). Short compared to.

図１８に示すように、動作期間ＰCP1においては、第１実施形態の補償期間ＰCPと同様に、駆動トランジスタTDRを導通させてダイオード接続することで、駆動トランジスタＴDRのゲート・ソース間の電圧ＶGSを閾値電圧ＶTHに漸近させる第１補償動作が実行される。ただし、第１実施形態においては電圧ＶGSが閾値電圧ＶTHに合致するまで第１補償動作を継続したのに対し、本形態においては、電圧ＶGSが閾値電圧ＶTHに到達する前の保持期間ＰCP2の始点（補償期間ＰCPの始点から時間長ｔ1が経過した時点）にて第１補償動作が停止する。第１補償動作の停止を以下に詳述する。   As shown in FIG. 18, in the operation period PCP1, as in the compensation period PCP of the first embodiment, the drive transistor TDR is made conductive and diode-connected, whereby the gate-source voltage VGS of the drive transistor TDR is set. A first compensation operation for asymptotically approaching the threshold voltage VTH is performed. However, in the first embodiment, the first compensation operation is continued until the voltage VGS matches the threshold voltage VTH. In the present embodiment, the starting point of the holding period PCP2 before the voltage VGS reaches the threshold voltage VTH. The first compensation operation stops at the time point when the time length t1 has elapsed from the start point of the compensation period PCP. The stop of the first compensation operation will be described in detail below.

図１８に示すように、保持期間ＰCP2が開始すると、信号線駆動回路３４は信号Ｓ[j]を基準電位ＶREF2に変化させる。基準電位ＶREF2は基準電位ＶREFを上回る。第１スイッチング素子Tr1は動作期間ＰCP1に引続きオン状態を維持するから、容量素子Ｃ0における第１電極Ｌ１の電位は基準電位ＶREFから基準電位ＶREF2へ変化する。そして、駆動トランジスタＴDRのゲートの電位ＶGは、第１電極Ｌ１の電位の変化量△Ｖ３（△Ｖ３＝ＶREF2-ＶREF）に応じて変化（上昇）する。保持期間ＰCP2の開始の直後におけるＶGの変化量は、第１電極Ｌ１の電位の変化量△Ｖ３を容量素子Ｃ0と保持容量Ｃ1と容量Ｃ2との容量比に応じて分割した電圧（△Ｖ３・cp0／（cp0＋cp1＋cp2））に相当する。従って、保持期間ＰCP2の開始の直後における駆動トランジスタTDRのゲート・ソース間の電圧ＶGSbは、動作期間ＰCP1の終点における駆動トランジスタTDRのゲート・ソース間の電圧ＶGSaを利用して、以下の数式(15)のように表現される。
ＶGSb＝ＶGSa−ΔＶ３・ｃp0/（cp0＋ｃp1＋ｃp2） ……(15) As shown in FIG. 18, when the holding period PCP2 starts, the signal line drive circuit 34 changes the signal S [j] to the reference potential VREF2. The reference potential VREF2 exceeds the reference potential VREF. Since the first switching element Tr1 maintains the ON state continuously during the operation period PCP1, the potential of the first electrode L1 in the capacitive element C0 changes from the reference potential VREF to the reference potential VREF2. The potential VG of the gate of the drive transistor TDR changes (rises) in accordance with the amount of change ΔV3 (ΔV3 = VREF2−VREF) of the potential of the first electrode L1. The amount of change in VG immediately after the start of the holding period PCP2 is a voltage (ΔV3 · It corresponds to cp0 / (cp0 + cp1 + cp2)). Therefore, the voltage VGSb between the gate and the source of the driving transistor TDR immediately after the start of the holding period PCP2 uses the voltage VGSa between the gate and the source of the driving transistor TDR at the end of the operating period PCP1, and the following formula (15 ).
VGSb = VGSa−ΔV3 · cp0 / (cp0 + cp1 + cp2) (15)

基準電位ＶREF2は、数式(15)の電圧ＶGSbが駆動トランジスタＴDRの閾値電圧ＶTHを下回るように設定される。したがって、保持期間ＰCP2にて容量素子Ｃ0の第１電極Ｌ１の電位を基準電位ＶREFから基準電位ＶREF2へ変化させることで駆動トランジスタＴDRはオフ状態に遷移する。すなわち、駆動トランジスタＴDRのゲート・ソース間の電圧ＶGSを閾値電圧ＶTHに漸近させる第１の補償動作は保持期間ＰCP2の開始とともに停止し、駆動トランジスタTDRの電圧ＶGSは、保持期間ＰCP2の終点が到来するまで数式(15)の電圧ＶGSbに保持される。   The reference potential VREF2 is set so that the voltage VGSb of Expression (15) is lower than the threshold voltage VTH of the drive transistor TDR. Therefore, the drive transistor TDR is changed to the OFF state by changing the potential of the first electrode L1 of the capacitive element C0 from the reference potential VREF to the reference potential VREF2 in the holding period PCP2. That is, the first compensation operation for making the gate-source voltage VGS of the driving transistor TDR asymptotic to the threshold voltage VTH stops with the start of the holding period PCP2, and the voltage VGS of the driving transistor TDR reaches the end of the holding period PCP2. Until the voltage VGSb of equation (15) is maintained.

図１８に示すように、書込期間ＰWRの待機期間ＰWR1では、直前の保持期間ＰCP2から引続いて信号Ｓ[j]が基準電位ＶREF2に維持される。そして、動作期間ＰWR2が開始すると、信号線駆動回路３４は、信号Ｓ[j]を階調電位ＶDATAに変化させる。この動作は、信号Ｓ[j]を補償期間ＰCPの動作期間ＰCP1と同様の基準電位ＶREFに変化させる動作と、第１実施形態と同様に信号Ｓ[j]を基準電位ＶREFから階調電位ＶDATAに変化させる動作との合成である。したがって、動作期間ＰWR2の開始の直後における駆動トランジスタTDRのゲート・ソース間の電圧ＶGS2は、動作期間ＰCP1の終点にて第１補償動作が終了したときの電圧ＶGSaに復帰してさらにVINだけ変化したものと同等のレベルになる。以後の動作は第１実施形態と同様である。   As shown in FIG. 18, in the waiting period PWR1 of the writing period PWR, the signal S [j] is maintained at the reference potential VREF2 following the immediately preceding holding period PCP2. Then, when the operation period PWR2 starts, the signal line driver circuit 34 changes the signal S [j] to the gradation potential VDATA. In this operation, the signal S [j] is changed to the reference potential VREF similar to the operation period PCP1 in the compensation period PCP, and the signal S [j] is changed from the reference potential VREF to the gradation potential VDATA as in the first embodiment. It is a combination with the action to change. Therefore, the voltage VGS2 between the gate and the source of the driving transistor TDR immediately after the start of the operation period PWR2 returns to the voltage VGSa at the end of the first compensation operation at the end point of the operation period PCP1, and further changes by VIN. It becomes the level equivalent to the thing. Subsequent operations are the same as those in the first embodiment.

動作期間ＰCP1の時間長ｔ1と動作期間ＰWR2の時間長ｔbとの合計時間Ｔと駆動電流ＩDRの誤差との相関を調査すると、図１０に例示した時間長ｔbと駆動電流ＩDRの誤差との相関と同様に、駆動電流ＩDRの誤差が最小となる合計時間Ｔが階調電位ＶDATA毎に個別に特定される。例えば、階調電位ＶDATAが低いほど、駆動電流ＩDRの誤差が最小となる合計時間Ｔは短くなる。時間長ｔ1および時間長ｔbは、以上の手順で階調電位ＶDATA毎に特定された合計時間Ｔを分割した数値に設定される。ただし、時間長ｔ1は、駆動トランジスタＴDRの電圧ＶGSが第１補償動作で閾値電圧ＶTHに到達するまでの時間よりも短い時間長に設定され、時間長ｔbは、電圧ＶGSが第２補償動作で閾値電圧ＶTHに到達するまでの時間よりも短い時間長に設定される。   When the correlation between the total time T of the time length t1 of the operation period PCP1 and the time length tb of the operation period PWR2 and the error of the drive current IDR is investigated, the correlation between the time length tb and the error of the drive current IDR illustrated in FIG. Similarly, the total time T during which the error of the drive current IDR is minimized is individually specified for each gradation potential VDATA. For example, the lower the gradation potential VDATA, the shorter the total time T during which the drive current IDR error is minimized. The time length t1 and the time length tb are set to numerical values obtained by dividing the total time T specified for each gradation potential VDATA by the above procedure. However, the time length t1 is set to a time length shorter than the time until the voltage VGS of the driving transistor TDR reaches the threshold voltage VTH in the first compensation operation, and the time length tb is set to the voltage VGS in the second compensation operation. The time length is set shorter than the time required to reach the threshold voltage VTH.

動作期間ＰCP1の時間長ｔ1の制御は、図１１と同様の構成で実現される。すなわち、電位選択部４４が基準電位ＶREFを基準電位ＶREF2に変化させる時点を、時間調整部４６が階調値Ｄに応じて可変に設定する。時間長ｔ1に上限値が設定される点も時間長ｔbと同様である。   The control of the time length t1 of the operation period PCP1 is realized with the same configuration as in FIG. That is, the time adjustment unit 46 variably sets the time point when the potential selection unit 44 changes the reference potential VREF to the reference potential VREF2 according to the gradation value D. The point that an upper limit value is set for the time length t1 is the same as the time length tb.

以上の形態においては、第２補償動作の時間長ｔbに加えて第１補償動作の時間長ｔ1も階調値Ｄに応じて可変に制御されるから、時間長ｔbのみを制御する第１実施形態と比較して補償動作の時間長の変化幅を広く確保できる。したがって、さらに広い範囲にわたる階調電位ＶDATAについて駆動電流ＩDRの誤差を抑制することが可能となる。   In the above embodiment, since the time length t1 of the first compensation operation is variably controlled according to the gradation value D in addition to the time length tb of the second compensation operation, the first embodiment for controlling only the time length tb is performed. Compared to the configuration, a wide variation range of the time length of the compensation operation can be secured. Therefore, it is possible to suppress the error of the drive current IDR for the gradation potential VDATA over a wider range.

なお、図１８においては、直前の保持期間ＰCP2から引続いて待機期間ＰWR1でも信号Ｓ[j]を基準電位ＶREF2に維持し、動作期間ＰWR2の始点にて信号Ｓ[j]を基準電位ＶREF2から階調電位ＶDATAに変化させたが、例えば図１９に示すように、信号Ｓ[j]を、書込期間ＰWRの待機期間ＰWR1にて基準電位ＶREFに設定してから動作期間ＰWR2の始点で階調電位ＶATAに変化させる構成を採用することもできる。図１９においては、書込期間ＰWR（待機期間ＰWR1）が開始すると、信号線駆動回路３４は、信号Ｓ[j]を、補償期間ＰCPの動作期間ＰCP1と同様の基準電位ＶREFに変化させる。待機期間ＰWR1では補償期間ＰCPにおける動作期間ＰCP1の状態になるから、駆動トランジスタTDRのゲート・ソース間の電圧ＶGSは、動作期間ＰCP1の終点における電圧ＶGSaに復帰したのちに駆動トランジスタTDRの閾値電圧ＶTHに漸近する。つまり、補償期間ＰCPの動作期間ＰCP1に加えて書込期間ＰWRTの待機期間ＰWR1でも第１補償動作が実行される。図１９に示すように、待機期間ＰWR1の終点（第２補償動作の開始の直前）における駆動トランジスタTDRのゲート・ソース間の電圧はＶGScとなる（ＶGSc＜ＶGSa）。以後の動作は第１実施形態と同様である。   In FIG. 18, the signal S [j] is maintained at the reference potential VREF2 in the standby period PWR1 following the previous holding period PCP2, and the signal S [j] is changed from the reference potential VREF2 at the start point of the operation period PWR2. For example, as shown in FIG. 19, the signal S [j] is set to the reference potential VREF in the standby period PWR1 of the writing period PWR, and then at the start point of the operation period PWR2, as shown in FIG. It is also possible to adopt a configuration that changes to the regulated potential VATA. In FIG. 19, when the writing period PWR (standby period PWR1) starts, the signal line drive circuit 34 changes the signal S [j] to the reference potential VREF similar to the operation period PCP1 of the compensation period PCP. Since the standby period PWR1 is in the operation period PCP1 in the compensation period PCP1, the gate-source voltage VGS of the drive transistor TDR returns to the voltage VGSa at the end of the operation period PCP1, and then the threshold voltage VTH of the drive transistor TDR. Asymptotically. That is, the first compensation operation is executed in the standby period PWR1 of the writing period PWRT in addition to the operation period PCP1 of the compensation period PCP1. As shown in FIG. 19, the voltage between the gate and the source of the drive transistor TDR at the end point of the standby period PWR1 (immediately before the start of the second compensation operation) is VGSc (VGSC <VGSA). Subsequent operations are the same as those in the first embodiment.

＜Ｆ：変形例＞
以上の各形態は様々に変形される。各形態に対する変形の具体的な態様を以下に例示する。なお、以下の例示から２以上の態様を任意に選択して組み合わせてもよい。 <F: Modification>
Each of the above forms is variously modified. Specific modes of deformation for each form are exemplified below. It should be noted that two or more aspects may be arbitrarily selected and combined from the following examples.

（１）変形例１
第１実施形態および第２実施形態では、給電線１６の電位ＶCT[i]を変化させることで発光素子Ｅのオン状態およびオフ状態を切り替えているが、第３実施形態および第４実施形態のように、駆動電流ＩDRの経路上にスイッチング素子（例えば第４スイッチング素子Tr4）を設け、当該スイッチング素子のオン状態およびオフ状態を切り替えることで発光素子Ｅの発光を制御してもよい。 (1) Modification 1
In the first embodiment and the second embodiment, the on state and the off state of the light emitting element E are switched by changing the potential VCT [i] of the feeder line 16, but in the third embodiment and the fourth embodiment, As described above, the switching element (for example, the fourth switching element Tr4) may be provided on the path of the driving current IDR, and the light emission of the light emitting element E may be controlled by switching the switching element between the on state and the off state.

（２）変形例２
第３実施形態および第４実施形態では、第４スイッチング素子Tr4のオン状態およびオフ状態を切り替えることで発光素子Ｅの発光を制御しているが、第１実施形態および第２実施形態のように、第４スイッチング素子Tr4を設けずに給電線１６の電位ＶCT[i]を変化させることで発光素子Ｅのオン状態およびオフ状態を切り替えてもよい。 (2) Modification 2
In the third embodiment and the fourth embodiment, the light emission of the light emitting element E is controlled by switching the on state and the off state of the fourth switching element Tr4. However, as in the first embodiment and the second embodiment. The light emitting element E may be switched between the on state and the off state by changing the potential VCT [i] of the feeder line 16 without providing the fourth switching element Tr4.

（３）変形例３
第３実施形態および第４実施形態では、初期化期間ＰRSにおいて第４スイッチング素子Tr4をオン状態にしたが、例えば初期化期間ＰRSにおいて第４スイッチング素子Tr4をオフ状態にし、駆動電流ＩDRを発光素子Ｅに対して供給する期間（駆動期間ＰDR）においてのみ第４スイッチング素子Tr4をオン状態にすることもできる。 (3) Modification 3
In the third embodiment and the fourth embodiment, the fourth switching element Tr4 is turned on in the initialization period PRS. For example, the fourth switching element Tr4 is turned off in the initialization period PRS, and the drive current IDR is changed to the light emitting element. It is also possible to turn on the fourth switching element Tr4 only in a period during which E is supplied (driving period PDR).

（４）変形例４
画素回路Ｕ内に設けられる各スイッチの導電型は任意である。例えば、第１スイッチング素子Tr1〜第５スイッチング素子Tr5の全部または一部をＮチャネル型のトランジスタで構成することもできる。 (4) Modification 4
The conductivity type of each switch provided in the pixel circuit U is arbitrary. For example, all or part of the first switching element Tr1 to the fifth switching element Tr5 can be configured by N-channel transistors.

（５）変形例５
以上の各形態のように、複数の画素回路Ｕが行列状に配列された構成のもとで各画素回路Ｕを行単位で時分割に駆動する場合には各画素回路Ｕ内に第１スイッチング素子Tr1が必要である。しかし、例えば複数の画素回路ＵがＸ方向に沿って１行のみに配列された構成においては、時分割での複数行の選択という動作が不要であるから、画素回路Ｕ内の第１スイッチング素子Tr1は不要となる。複数の画素回路Ｕが１行のみに配列された発光装置１００は、例えば、電子写真方式の画像形成装置（印刷装置）において感光体ドラムなどの像担持体を露光する露光装置として好適に採用される。 (5) Modification 5
When each pixel circuit U is driven in a time-division manner in units of rows under a configuration in which a plurality of pixel circuits U are arranged in a matrix as in each of the above embodiments, the first switching is performed in each pixel circuit U. Element Tr1 is required. However, for example, in a configuration in which a plurality of pixel circuits U are arranged in only one row along the X direction, the operation of selecting a plurality of rows in a time division manner is unnecessary, and therefore the first switching element in the pixel circuit U Tr1 becomes unnecessary. The light emitting device 100 in which a plurality of pixel circuits U are arranged in only one row is suitably used as an exposure device that exposes an image carrier such as a photosensitive drum in an electrophotographic image forming apparatus (printing apparatus), for example. The

（６）変形例６
以上の各形態においては発光素子Ｅに付随する容量Ｃ2を利用したが、図２０に示すように容量ＣXを容量Ｃ2とともに利用する構成も好適である。容量ＣXの電極ｅ1は、駆動トランジスタＴDRと発光素子Ｅとを結ぶ経路上（駆動トランジスタＴDRのドレイン）に接続される。容量ＣXの電極ｅ2は、所定の電位が供給される配線に接続される。以上の構成においては、数式(4)や数式(15)における容量値ｃp2が容量ＣXと発光素子Ｅの容量Ｃ2との合計値となる。したがって、数式(4)の電圧ＶGS2や数式(15)の電圧ＶGSbを容量ＣXに応じて調整することが可能である。 (6) Modification 6
In each of the above embodiments, the capacitor C2 associated with the light emitting element E is used. However, as shown in FIG. 20, a configuration using the capacitor CX together with the capacitor C2 is also suitable. The electrode e1 of the capacitor CX is connected to a path connecting the drive transistor TDR and the light emitting element E (drain of the drive transistor TDR). The electrode e2 of the capacitor CX is connected to a wiring to which a predetermined potential is supplied. In the above configuration, the capacitance value cp2 in Equation (4) or Equation (15) is the total value of the capacitance CX and the capacitance C2 of the light emitting element E. Accordingly, it is possible to adjust the voltage VGS2 of the formula (4) and the voltage VGSb of the formula (15) according to the capacitance CX.

（７）変形例７
有機ＥＬ素子は発光素子の例示に過ぎない。例えば、無機ＥＬ素子やＬＥＤ（Light Emitting Diode）素子などの発光素子を配列した発光装置にも以上の各態様と同様に本発明が適用される。本発明における発光素子は、電流の供給で階調（輝度）が変化する要素である。 (7) Modification 7
An organic EL element is only an example of a light emitting element. For example, the present invention is applied to a light-emitting device in which light-emitting elements such as inorganic EL elements and LED (Light Emitting Diode) elements are arranged as in the above embodiments. The light-emitting element of the present invention is an element whose gradation (luminance) changes with current supply.

＜Ｇ：応用例＞
次に、以上の各態様に係る発光装置１００を利用した電子機器について説明する。図２１ないし図２３には、発光装置１００を表示装置として採用した電子機器の形態が図示されている。 <G: Application example>
Next, an electronic apparatus using the light emitting device 100 according to each of the above aspects will be described. 21 to 23 show forms of electronic devices that employ the light emitting device 100 as a display device.

図２１は、発光装置１００を採用したモバイル型のパーソナルコンピュータの構成を示す斜視図である。パーソナルコンピュータ２０００は、各種の画像を表示する発光装置１００と、電源スイッチ２００１やキーボード２００２が設置された本体部２０１０とを具備する。発光装置１００は有機ＥＬ素子を発光素子Ｅとして使用しているので、視野角が広く見易い画面を表示できる。   FIG. 21 is a perspective view illustrating a configuration of a mobile personal computer that employs the light emitting device 100. The personal computer 2000 includes a light emitting device 100 that displays various images, and a main body 2010 on which a power switch 2001 and a keyboard 2002 are installed. Since the light emitting device 100 uses an organic EL element as the light emitting element E, it is possible to display an easy-to-see screen with a wide viewing angle.

図２２は、発光装置１００を適用した携帯電話機の構成を示す斜視図である。携帯電話機３０００は、複数の操作ボタン３００１およびスクロールボタン３００２と、各種の画像を表示する発光装置１００とを備える。スクロールボタン３００２を操作することによって、発光装置１００に表示される画面がスクロールされる。   FIG. 22 is a perspective view illustrating a configuration of a mobile phone to which the light emitting device 100 is applied. A cellular phone 3000 includes a plurality of operation buttons 3001, scroll buttons 3002, and a light emitting device 100 that displays various images. By operating the scroll button 3002, the screen displayed on the light emitting device 100 is scrolled.

図２３は、発光装置１００を適用した携帯情報端末（ＰＤＡ：Personal Digital Assistants）の構成を示す斜視図である。情報携帯端末４０００は、複数の操作ボタン４００１および電源スイッチ４００２と、各種の画像を表示する発光装置１００とを備える。電源スイッチ４００２を操作すると、住所録やスケジュール帳といった様々な情報が発光装置１００に表示される。   FIG. 23 is a perspective view illustrating a configuration of a personal digital assistant (PDA) to which the light emitting device 100 is applied. The portable information terminal 4000 includes a plurality of operation buttons 4001, a power switch 4002, and a light emitting device 100 that displays various images. When the power switch 4002 is operated, various kinds of information such as an address book and a schedule book are displayed on the light emitting device 100.

なお、本発明に係る発光装置が適用される電子機器としては、図２１から図２３に例示した機器のほか、デジタルスチルカメラ、テレビ、ビデオカメラ、カーナビゲーション装置、ページャ、電子手帳、電子ペーパー、電卓、ワードプロセッサ、ワークステーション、テレビ電話、ＰＯＳ端末、プリンタ、スキャナ、複写機、ビデオプレーヤ、タッチパネルを備えた機器等などが挙げられる。また、本発明に係る発光装置の用途は画像の表示に限定されない。例えば、電子写真方式の画像形成装置において露光により感光体ドラムに潜像を形成する露光装置としても本発明の発光装置は利用される。   Note that examples of electronic devices to which the light-emitting device according to the present invention is applied include the digital still camera, television, video camera, car navigation device, pager, electronic notebook, electronic paper, in addition to the devices illustrated in FIGS. Examples include calculators, word processors, workstations, videophones, POS terminals, printers, scanners, copiers, video players, devices equipped with touch panels, and the like. Further, the use of the light emitting device according to the present invention is not limited to the display of images. For example, the light emitting device of the present invention is also used as an exposure device for forming a latent image on a photosensitive drum by exposure in an electrophotographic image forming device.

第１実施形態に係る発光装置のブロック図である。1 is a block diagram of a light emitting device according to a first embodiment. 画素回路の回路図である。It is a circuit diagram of a pixel circuit. 発光装置の動作のタイミングチャートである。It is a timing chart of operation of a light emitting device. 初期化期間における画素回路の様子を示す回路図である。It is a circuit diagram which shows the mode of the pixel circuit in an initialization period. 補償期間における画素回路の様子を示す回路図である。It is a circuit diagram which shows the mode of the pixel circuit in a compensation period. 書込期間における画素回路の様子を示す回路図である。It is a circuit diagram which shows the mode of the pixel circuit in the writing period. 駆動期間における画素回路の様子を示す回路図である。It is a circuit diagram which shows the mode of the pixel circuit in a drive period. 対比例における階調電位と駆動電流の誤差との相関を示すグラフである。It is a graph which shows the correlation with the error of the gradation electric potential and drive current in contrast. 動作期間の時間長と駆動電流の誤差との相関を示すグラフである。It is a graph which shows the correlation with the time length of an operation period, and the error of a drive current. 階調電位と動作期間の時間長との相関を示すグラフである。It is a graph which shows the correlation with a gradation potential and the time length of an operation period. 信号線駆動回路内の単位回路のブロック図である。It is a block diagram of a unit circuit in a signal line drive circuit. 第１実施形態の効果を説明するためのグラフである。It is a graph for demonstrating the effect of 1st Embodiment. 第２実施形態に係る発光装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the light-emitting device which concerns on 2nd Embodiment. 第３実施形態における画素回路の回路図である。It is a circuit diagram of the pixel circuit in a 3rd embodiment. 第３実施形態に係る発光装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the light-emitting device which concerns on 3rd Embodiment. 第４実施形態における画素回路の回路図である。It is a circuit diagram of the pixel circuit in a 4th embodiment. 第４実施形態に係る発光装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the light-emitting device which concerns on 4th Embodiment. 第５実施形態に係る発光装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the light-emitting device which concerns on 5th Embodiment. 第５実施形態の変形例に係る発光装置の動作を示すタイミングチャートである。It is a timing chart which shows operation | movement of the light-emitting device which concerns on the modification of 5th Embodiment. 変形例に係る画素回路の回路図である。It is a circuit diagram of a pixel circuit according to a modification. 電子機器（パーソナルコンピュータ）の斜視図である。It is a perspective view of an electronic device (personal computer). 電子機器（携帯電話機）の斜視図である。It is a perspective view of an electronic device (cellular phone). 電子機器（携帯情報端末）の斜視図である。It is a perspective view of an electronic device (personal digital assistant).

符号の説明Explanation of symbols

１００……発光装置、１０……素子部、１２……走査線、１４……信号線、１６……給電線、３０……駆動回路、３２……走査線駆動回路、３４……信号線駆動回路、３６……電位制御回路、４０……単位回路、４２……電位生成部、４４……電位選択部、４６……時間調整部、Ｕ……画素回路、TDR……駆動トランジスタ、Tr1……第１スイッチング素子、Tr2……第１スイッチング素子、Tr3……第３スイッチング素子、Tr4……第４スイッチング素子、Tr5……第５スイッチング素子、Ｅ……発光素子、Ｈ……単位期間、ＰSL……選択期間、ＰRS……初期化期間、ＰCP……補償期間、ＰCP1……動作期間、ＰCP2……保持期間、ＰWR……書込期間、ＰWR1……待機期間、ＰWR2……動作期間、ＰDR……駆動期間、ＶDATA……階調電位。 DESCRIPTION OF SYMBOLS 100 ... Light-emitting device, 10 ... Element part, 12 ... Scanning line, 14 ... Signal line, 16 ... Feeding line, 30 ... Drive circuit, 32 ... Scanning line drive circuit, 34 ... Signal line drive Circuit 36... Potential control circuit 40... Unit circuit 42. Potential generator 44. Potential selection 46 46 Time adjustment U U Pixel circuit TDR Drive transistor Tr 1. ... 1st switching element, Tr2 ... 1st switching element, Tr3 ... 3rd switching element, Tr4 ... 4th switching element, Tr5 ... 5th switching element, E ... Light emitting element, H ... Unit period, PSL: Selection period, PRS: Initialization period, PCP: Compensation period, PCP1: Operation period, PCP2: Holding period, PWR: Write period, PWR1: Standby period, PWR2: Operation period, PDR: drive period, VDATA: gradation potential.

Claims (14)

第１電極および第２電極を有する容量素子と、
前記第２電極にゲートが接続されるＰチャネル型の駆動トランジスタと、
第１スイッチング素子と、
第２スイッチング素子と、
発光素子と、
を具備する画素回路を駆動する方法であって、
第１期間において、信号線に設定した基準電位をオン状態の前記第１スイッチング素子を介して前記第１電極に供給するとともに、前記駆動トランジスタのドレインとゲートとをオン状態の前記第２スイッチング素子を介して接続して、前記駆動トランジスタを導通させ、
前記第１期間の経過後の第２期間において、当該画素回路に指定された階調値に応じた階調電位を前記信号線からオン状態の前記第１スイッチング素子を介して前記第１電極に供給するとともに前記駆動トランジスタのドレインとゲートとをオン状態の前記第２スイッチング素子を介して接続し、
前記第２期間の経過後の第３期間において、前記第２スイッチング素子をオフ状態にして前記駆動トランジスタのドレインとゲートとの接続を解除し、そのときの前記駆動トランジスタのゲート・ソース間の電圧に応じた駆動電流を前記発光素子に供給し、
前記階調電位の供給による前記駆動トランジスタのゲートの電位の変化量が大きいほど前記第２期間の時間長が短くなるように、前記信号線に供給する電位を前記基準電位から前記階調電位に変更する時期を前記階調値に応じて制御する、
画素回路の駆動方法。 A capacitive element having a first electrode and a second electrode;
A P-channel driving transistor having a gate connected to the second electrode;
A first switching element;
A second switching element;
A light emitting element;
A method for driving a pixel circuit comprising:
In the first period, the reference potential set to the signal line is supplied to the first electrode via the first switching element in the on state, and the drain and gate of the driving transistor are in the on state. To connect the drive transistor ,
In the second period after the lapse of the first period, the first electrode through the first switching element in the ON state gradation potentials corresponding to gray scale values specified in the pixel circuit from the signal line And supplying the drain and gate of the driving transistor via the second switching element in an on state ,
In a third period after the elapse of the second period , the second switching element is turned off to release the connection between the drain and gate of the driving transistor, and the voltage between the gate and source of the driving transistor at that time A driving current corresponding to the light emitting element ,
The potential supplied to the signal line is changed from the reference potential to the gradation potential so that the amount of change in the gate potential of the driving transistor due to the supply of the gradation potential is larger. Control the time to change according to the gradation value,
A driving method of a pixel circuit. 前記発光素子の一方の電極は前記駆動トランジスタのドレインに接続され、
前記第１期間および前記第２期間において、前記発光素子の他方の電極に第１電位を供給することで、前記発光素子の閾値電圧を下回るように前記発光素子の両端間の電圧を設定し、
前記第３期間において、前記発光素子の他方の電極に第２電位を供給することで、前記発光素子の閾値電圧を上回るように前記発光素子の両端間の電圧を設定する、
請求項１に記載の画素回路の駆動方法。 One electrode of the light emitting element is connected to the drain of the driving transistor,
In the first period and the second period, by supplying a first potential to the other electrode of the light emitting element, a voltage between both ends of the light emitting element is set to be lower than a threshold voltage of the light emitting element,
In the third period, by supplying a second potential to the other electrode of the light emitting element, a voltage between both ends of the light emitting element is set so as to exceed a threshold voltage of the light emitting element.
The pixel circuit driving method according to claim 1. 前記駆動電流の経路上に設けられた第３スイッチング素子を備え、
前記第１期間および前記第２期間において前記第３スイッチング素子をオフ状態にする一方、前記第３期間において前記第３スイッチング素子をオン状態にすることで前記駆動電流を前記発光素子に供給する、
請求項１に記載の画素回路の駆動方法。 A third switching element provided on the drive current path;
Supplying the driving current to the light emitting element by turning the third switching element on in the third period while turning the third switching element off in the first period and the second period;
The pixel circuit driving method according to claim 1. 前記階調値が所定値を下回る場合には、前記第２期間の時間長を、前記階調値に依存しない所定値に設定する、
請求項１から請求項３の何れかに記載の画素回路の駆動方法。 If the gradation value is below a predetermined value, the time length of the second period is set to a predetermined value independent of the gradation value;
The driving method of the pixel circuit according to claim 1, claim 3. 前記第１期間において、前記駆動トランジスタのゲート・ソース間の電圧を、前記駆動トランジスタの閾値電圧に設定する、
請求項１から請求項４の何れかに記載の画素回路の駆動方法。 In the first period, the gate-source voltage of the driving transistor is set to the threshold voltage of the driving transistor.
The driving method of the pixel circuit according to claim 1, claim 4. 前記階調電位の供給による前記駆動トランジスタのゲートの電位の変化量が大きいほど前記第１期間の時間長が長くなるように、前記第１期間の時間長は設定されてなる、
請求項１から請求項３の何れかに記載の画素回路の駆動方法。 The time length of the first period is set so that the time length of the first period becomes longer as the amount of change in the gate potential of the driving transistor due to the supply of the grayscale potential is larger.
The method for driving a pixel circuit according to claim 1. 第１期間と第２期間とを各々が含む複数の単位期間において、
第１電極および第２電極を有する容量素子と、
第１スイッチング素子と、
第２スイッチング素子と、
前記第２電極にゲートが接続されるＰチャネル型の駆動トランジスタと、
発光素子と、を各々が含む複数の画素回路を駆動する方法であって、
前記複数の画素回路の各々について、
前記複数の単位期間のうち当該画素回路に対応する第１単位期間における前記第１期間、および、前記第１単位期間の開始前の２以上の単位期間において、信号線に設定した基準電位をオン状態の前記第１スイッチング素子を介して当該画素回路の前記第１電極に供給するとともに、前記駆動トランジスタのドレインとゲートとをオン状態の前記第２スイッチング素子を介して接続して、前記駆動トランジスタを導通させ、
前記第１単位期間における前記第２期間において、当該画素回路に指定された階調値に応じた階調電位を前記信号線からオン状態の前記第１スイッチング素子を介して当該画素回路の前記第１電極に供給するとともに前記駆動トランジスタのドレインとゲートとをオン状態の前記第２スイッチング素子を介して接続し、
前記第１単位期間における前記第２期間の経過後に、前記第２スイッチング素子をオフ状態にして前記駆動トランジスタのドレインとゲートとの接続を解除し、そのときの前記駆動トランジスタのゲート・ソース間の電圧に応じた駆動電流を前記発光素子に供給し、
前記階調電位の供給による前記駆動トランジスタのゲートの電位の変化量が大きいほど前記第２期間の時間長が短くなるように、前記信号線に供給する電位を前記基準電位から前記階調電位に変更する時期を前記階調値に応じて制御する、
画素回路の駆動方法。 In a plurality of unit periods each including the first period and the second period,
A capacitive element having a first electrode and a second electrode;
A first switching element;
A second switching element;
A P-channel driving transistor having a gate connected to the second electrode;
A method of driving a plurality of pixel circuits each including a light emitting element,
For each of the plurality of pixel circuits,
The reference potential set to the signal line is turned on in the first period in the first unit period corresponding to the pixel circuit in the plurality of unit periods and in two or more unit periods before the start of the first unit period. Supplying the first electrode of the pixel circuit via the first switching element in the state, and connecting the drain and gate of the driving transistor via the second switching element in the ON state, Continuity,
In the second period of the first unit period, the gradation potential corresponding to the gradation value specified for the pixel circuit is supplied from the signal line to the first switching element of the pixel circuit via the first switching element . Supplying to one electrode and connecting the drain and gate of the driving transistor via the second switching element in an ON state ;
After the elapse of the second period in the first unit period, the second switching element is turned off to release the connection between the drain and the gate of the driving transistor, and the gate-source between the driving transistor at that time A driving current corresponding to the voltage is supplied to the light emitting element ,
The potential supplied to the signal line is changed from the reference potential to the gradation potential so that the amount of change in the gate potential of the driving transistor due to the supply of the gradation potential is larger. Control the time to change according to the gradation value,
A driving method of a pixel circuit. 第１電極および第２電極を有する容量素子と、
前記第２電極にゲートが接続されるＰチャネル型の駆動トランジスタと、
第１スイッチング素子と、
第２スイッチング素子と、
第３スイッチング素子と、
発光素子と、を各々が含む複数の画素回路を駆動する方法であって、
前記複数の画素回路の各々について、
第１期間において、給電線から当該画素回路の前記第１電極にオン状態の前記第３スイッチング素子を介して基準電位を供給するとともに、前記駆動トランジスタのドレインとゲートとをオン状態の前記第２スイッチング素子を介して接続して、前記駆動トランジスタを導通させ、
第２期間において、信号線に設定した基準電位をオン状態の前記第１スイッチング素子を介して前記第１電極に供給するとともに、前記駆動トランジスタのドレインとゲートとをオン状態の前記第２スイッチング素子を介して接続して、前記駆動トランジスタを導通させ、
前記第２期間の経過後の第３期間において、当該画素回路に指定された階調値に応じた階調電位を前記信号線からオン状態の前記第１スイッチング素子を介して当該画素回路の前記第１電極に供給するとともに前記駆動トランジスタのドレインとゲートとをオン状態の前記第２スイッチング素子を介して接続し、
前記第３期間の経過後に、前記第２スイッチング素子をオフ状態にして前記駆動トランジスタのドレインとゲートとの接続を解除し、そのときの前記駆動トランジスタのゲート・ソース間の電圧に応じた駆動電流を前記発光素子に供給し、
前記階調電位の供給による前記駆動トランジスタのゲートの電位の変化量が大きいほど前記第３期間の時間長が短くなるように、前記信号線に供給する電位を前記基準電位から前記階調電位に変更する時期を前記階調値に応じて制御する、
画素回路の駆動方法。 A capacitive element having a first electrode and a second electrode;
A P-channel driving transistor having a gate connected to the second electrode;
A first switching element;
A second switching element;
A third switching element;
A method of driving a plurality of pixel circuits each including a light emitting element,
For each of the plurality of pixel circuits,
In the first period, a reference potential is supplied from the feeder line to the first electrode of the pixel circuit via the third switching element in the on state, and the drain and gate of the driving transistor are turned on in the second state. Connected via a switching element, the drive transistor is made conductive ,
In the second period, the reference potential set for the signal line is supplied to the first electrode through the first switching element in the on state, and the drain and gate of the driving transistor are in the on state. To connect the drive transistor,
In a third period after the elapse of the second period, the gradation potential corresponding to the gradation value designated for the pixel circuit is supplied from the signal line to the pixel circuit via the first switching element. Supplying to the first electrode and connecting the drain and gate of the driving transistor via the second switching element in the ON state ;
After the elapse of the third period , the second switching element is turned off to release the connection between the drain and gate of the driving transistor, and the driving current according to the voltage between the gate and source of the driving transistor at that time To the light emitting element ,
The potential supplied to the signal line is changed from the reference potential to the gradation potential so that the time length of the third period becomes shorter as the amount of change in the gate potential of the driving transistor due to the supply of the gradation potential is larger. Control the time to change according to the gradation value,
A driving method of a pixel circuit. 画素回路と、前記画素回路を駆動する駆動回路とを具備し、
前記画素回路は、
第１電極および第２電極を有する容量素子と、
前記第２電極にゲートが接続されたＰチャネル型の駆動トランジスタと、
発光素子と、
信号線と前記第１電極との間に介在する第１スイッチング素子と、
前記駆動トランジスタのゲートとドレインとの間に介在する第２スイッチング素子と、を備え、
前記駆動回路は、
第１期間において、前記信号線に供給する電位を基準電位に設定するとともに前記第１スイッチング素子および前記第２スイッチング素子をオン状態にし、
前記第１期間経過後の第２期間において、前記信号線に供給する電位を前記基準電位から当該画素回路に指定された階調値に応じた階調電位に設定するとともに、前記第１スイッチング素子および前記第２スイッチング素子をオン状態に維持し、
前記第２期間の経過後の第３期間において、前記第２スイッチング素子をオフ状態にし、
前記階調電位の供給による前記駆動トランジスタのゲートの電位の変化量が大きいほど前記第２期間の時間長が短くなるように、前記信号線に供給する電位を前記基準電位から前記階調電位に変更する時期を前記階調値に応じて制御する
発光装置。 A pixel circuit; and a drive circuit that drives the pixel circuit;
The pixel circuit includes:
A capacitive element having a first electrode and a second electrode;
A P-channel driving transistor having a gate connected to the second electrode;
A light emitting element;
A first switching element interposed between a signal line and the first electrode;
A second switching element interposed between the gate and drain of the driving transistor,
The drive circuit is
In the first period, the potential supplied to the signal line is set to a reference potential and the first switching element and the second switching element are turned on ,
In a second period after the first period has elapsed, the potential supplied to the signal line is set from the reference potential to a gradation potential corresponding to a gradation value designated for the pixel circuit, and the first switching element And maintaining the second switching element in an on state ,
In the third period after the lapse of the second period, and said second switching element to off state,
The potential supplied to the signal line is changed from the reference potential to the gradation potential so that the amount of change in the gate potential of the driving transistor due to the supply of the gradation potential is larger. A light-emitting device that controls a change timing according to the gradation value . 前記駆動回路は、  The drive circuit is
少なくとも前記基準電位又は前記階調電位を選択して前記信号線に出力する電位選択部と、  A potential selection unit that selects at least the reference potential or the gradation potential and outputs the selected potential to the signal line;
前記電位選択部が前記基準電位から前記階調電位に変更する時期を階調値に応じて制御する時間調整部と、  A time adjustment unit for controlling the timing at which the potential selection unit changes from the reference potential to the gradation potential according to a gradation value;
を有する請求項９に記載の発光装置。The light-emitting device according to claim 9. 前記画素回路は、前記駆動電流の経路上に設けられた第３スイッチング素子をさらに備え、
前記駆動回路は、
前記第１期間および前記第２期間において前記第３スイッチング素子をオフ状態にする一方、前記第２期間の経過後に前記第３スイッチング素子をオン状態にすることで、前記駆動電流を前記発光素子に供給する、
請求項９又は請求項１０に記載の発光装置。 The pixel circuit further includes a third switching element provided on the drive current path,
The drive circuit is
The third switching element is turned off in the first period and the second period, while the third switching element is turned on after the second period, so that the driving current is supplied to the light emitting element. Supply,
The light emitting device according to claim 9 or 10. 複数の画素回路と、第１期間と第２期間とを各々が含む複数の単位期間において前記各画素回路を駆動する駆動回路とを具備し、
前記複数の画素回路の各々は、
第１電極および第２電極を有する容量素子と、
前記第２電極にゲートが接続されたＰチャネル型の駆動トランジスタと、
発光素子と、
信号線と前記第１電極との間に介在する第１スイッチング素子と、
前記駆動トランジスタのゲートとドレインとの間に介在する第２スイッチング素子と、を備え、
前記駆動回路は、前記複数の画素回路の各々について、
前記複数の単位期間のうち当該画素回路に対応する第１単位期間における前記第１期間、および、前記第１単位期間の開始前の２以上の単位期間において、前記信号線に供給する電位を基準電位に設定するとともに、前記第１スイッチング素子および前記第２スイッチング素子をオン状態にし、
前記第１単位期間における前記第２期間において、当該画素回路に指定された階調値に応じた階調電位を前記信号線に供給するとともに前記第１スイッチング素子および前記第２スイッチング素子をオン状態にし、
前記第１単位期間における前記第２期間の経過後に、前記第２スイッチング素子をオフ状態にし、
前記階調電位の供給による前記駆動トランジスタのゲートの電位の変化量が大きいほど前記第２期間の時間長が短くなるように、前記信号線に供給する電位を前記基準電位から前記階調電位に変更する時期を前記階調値に応じて制御する、
発光装置。 A plurality of pixel circuits, and a drive circuit that drives the pixel circuits in a plurality of unit periods each including a first period and a second period ,
Each of the plurality of pixel circuits is
A capacitive element having a first electrode and a second electrode;
A P-channel driving transistor having a gate connected to the second electrode;
A light emitting element;
A first switching element interposed between a signal line and the first electrode;
A second switching element interposed between the gate and drain of the driving transistor,
The drive circuit is configured for each of the plurality of pixel circuits.
A potential supplied to the signal line in the first unit period corresponding to the pixel circuit in the plurality of unit periods and in two or more unit periods before the start of the first unit period is a reference. Set the potential, and turn on the first switching element and the second switching element,
In the second period of the first unit period, a gradation potential corresponding to a gradation value designated for the pixel circuit is supplied to the signal line, and the first switching element and the second switching element are turned on. West,
After the elapse of the second period in the first unit period, the second switching element is turned off ,
The potential supplied to the signal line is changed from the reference potential to the gradation potential so that the amount of change in the gate potential of the driving transistor due to the supply of the gradation potential is larger. Control the time to change according to the gradation value,
Light emitting device. 複数の画素回路と、前記各画素回路を駆動する駆動回路とを具備し、
前記複数の画素回路の各々は、
第１電極および第２電極を有する容量素子と、
前記第２電極にゲートが接続されたＰチャネル型の駆動トランジスタと、
発光素子と、
信号線と前記第１電極との間に介在する第１スイッチング素子と、
前記駆動トランジスタのゲートとドレインとの間に介在する第２スイッチング素子と、
給電線と前記第１電極との間に介在する第４スイッチング素子と、を備え、
前記駆動回路は、前記複数の画素回路の各々について、
第１期間において、前記給電線に基準電位を供給するとともに、前記第２スイッチング素子および前記第４スイッチング素子をオン状態にし、前記第１スイッチング素子をオフ状態にし、
第２期間において、前記信号線に供給する電位を基準電位に設定するとともに前記第１スイッチング素子および前記第２スイッチング素子をオン状態にし、前記第４スイッチング素子をオフ状態にし、
前記第２期間経過後の第３期間において、当該画素回路に指定された階調値に応じた階調電位を前記信号線に供給するとともに、前記第１スイッチング素子および前記第２スイッチング素子をオン状態にし、前記第４スイッチング素子をオフ状態にし、
前記第３期間の経過後に、前記第２スイッチング素子をオフ状態にし、
前記階調電位の供給による前記駆動トランジスタのゲートの電位の変化量が大きいほど前記第３期間の時間長が短くなるように、前記信号線に供給する電位を前記基準電位から前記階調電位に変更する時期を前記階調値に応じて制御する、
発光装置。 A plurality of pixel circuits, and a drive circuit for driving each pixel circuit;
Each of the plurality of pixel circuits is
A capacitive element having a first electrode and a second electrode;
A P-channel driving transistor having a gate connected to the second electrode;
A light emitting element;
A first switching element interposed between a signal line and the first electrode;
A second switching element interposed between the gate and drain of the driving transistor;
A fourth switching element interposed between the power supply line and the first electrode,
The drive circuit is configured for each of the plurality of pixel circuits.
In the first period, a reference potential is supplied to the power supply line, the second switching element and the fourth switching element are turned on, and the first switching element is turned off.
In the second period, the potential supplied to the signal line is set to a reference potential, the first switching element and the second switching element are turned on, the fourth switching element is turned off,
In a third period after the second period has elapsed, a gradation potential corresponding to a gradation value designated for the pixel circuit is supplied to the signal line, and the first switching element and the second switching element are turned on. A state, the fourth switching element is turned off ,
After the elapse of the third period, and the second switching element to off state,
The potential supplied to the signal line is changed from the reference potential to the gradation potential so that the time length of the third period becomes shorter as the amount of change in the gate potential of the driving transistor due to the supply of the gradation potential is larger. Control the time to change according to the gradation value,
Light emitting device. 請求項１２または請求項１３に記載の発光装置を具備する電子機器。   An electronic apparatus comprising the light emitting device according to claim 12.
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