JP5320679B2 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor device which has low loss even in high-speed operation. <P>SOLUTION: The semiconductor device has an MOS gate structure comprising an N<SP>-</SP>drift layer 1, a field stop layer 3, a P collector layer 4, a collector electrode 9, a P base layer 2, an N<SP>+</SP>emitter region 8, a gate insulating film 6, and a gate electrode 7, and an emitter electrode 5. A Frenkel defect of higher than heat balancing density is introduced in the N<SP>-</SP>drift layer 1 and the sum of the lifetime of electrons and the lifetime of holes in the N<SP>-</SP>drift layer 1 is 0.1 to 60 &mu;s. Further, the sum of the depth-directional thickness of the N<SP>-</SP>drift layer 1 and the depth-directional thickness of the field stop layer 3 is smaller than the diffusion length of electrons and holes when the Frenkel defect density of the N<SP>-</SP>drift layer 1 is the heat balancing density. <P>COPYRIGHT: (C)2008,JPO&amp;INPIT

Description

この発明は、半導体装置およびその製造方法に関し、特に、高速・低損失であるだけでなく、ソフトなスイッチング特性を兼ね備えたＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）およびその製造方法に関する。   The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to an IGBT (insulated gate bipolar transistor) having not only high speed and low loss but also soft switching characteristics and a manufacturing method thereof.

電力用半導体装置として、６００Ｖ、１２００Ｖまたは１７００Ｖ等の耐圧クラスのダイオードやＩＧＢＴ等がある。近時、これらのデバイスの特性改善が進んでいる。電力用半導体装置は、高効率で省電力なコンバータ−インバータ等の電力変換装置に用いられており、回転モーターやサーボモーターの制御に不可欠である。   As a power semiconductor device, there are a diode, IGBT, and the like of a withstand voltage class such as 600V, 1200V, or 1700V. Recently, the characteristics of these devices have been improved. The power semiconductor device is used in a power conversion device such as a converter-inverter that is highly efficient and power-saving, and is indispensable for controlling a rotary motor and a servo motor.

このような電力制御装置には、低損失で省電力であり、また高速、高効率であるという特性が要求されている。このような要求に対して、ＩＧＢＴにおいては、慣用の半導体基板（たとえばシリコンウェハー）を研削等により薄くした後に、その研削面側から所定の濃度で元素をイオン注入し、熱処理をおこなう方法が公知である（下記特許文献１参照。）。近年、このような低コストな方法による素子の開発および製造が主流になりつつある。また、このような方法で製造されたＩＧＢＴのキャリア周波数は、１〜１０ｋＨｚ前後が一般的である（下記非特許文献１参照。）。   Such a power control device is required to have characteristics of low loss, power saving, high speed, and high efficiency. In response to such a requirement, in IGBT, a method is known in which a conventional semiconductor substrate (for example, a silicon wafer) is thinned by grinding or the like, and then an element is ion-implanted from the ground surface side at a predetermined concentration to perform heat treatment. (See Patent Document 1 below). In recent years, the development and manufacture of devices by such low-cost methods are becoming mainstream. Moreover, the carrier frequency of the IGBT manufactured by such a method is generally around 1 to 10 kHz (see Non-Patent Document 1 below).

ここで、上述したＩＧＢＴの低損失化は、ターンオフ損失と導通損失（オン電圧）とのトレードオフを改善することによって実現されている。具体的には、Ｎ-ドリフト層中のキャリア濃度分布や、表面ゲート構造、Ｎ-ドリフト層厚などを改善することによって、ターンオフ損失とオン電圧とのトレードオフを向上させている（下記特許文献２〜４参照。）。Ｎ-ドリフト層中のキャリア濃度分布の改善とは、Ｐ+コレクタ層からの少数キャリアの注入を抑制させて、Ｐ+コレクタ層側のキャリア濃度を低下させるものである。また、表面ゲート構造の改善とは、トレンチゲート構造の採用である。また、Ｎ-ドリフト層厚の改善とは、耐圧が減少しない範囲でＮ-ドリフト層厚を薄くするものである。このうち、Ｎ-ドリフト層中のキャリア濃度分布の改善は、ＩＧＢＴの低損失化に際して特に重要な要素である。 Here, the reduction in the loss of the IGBT described above is realized by improving the trade-off between the turn-off loss and the conduction loss (ON voltage). Specifically, the trade-off between the turn-off loss and the on-voltage is improved by improving the carrier concentration distribution in the N − drift layer, the surface gate structure, the N − drift layer thickness, etc. 2-4). N - the improvement of the carrier concentration distribution in the drift layer is by suppressing the injection of minority carriers from the P + collector layer, is intended to reduce the carrier concentration of the P + collector layer side. The improvement of the surface gate structure is the adoption of a trench gate structure. Also, N - is the drift layer thickness improvements, N to the extent that the breakdown voltage is not reduced - is intended to reduce the drift layer thickness. Of these, improvement of the carrier concentration distribution in the N − drift layer is a particularly important factor in reducing the loss of the IGBT.

図１８および図１９は、従来型のＩＧＢＴの構成および特性を示す図である。図１８に示す半導体装置は、エピタキシャルウェハーを用いて作製されたＩＧＢＴである。図１８において半導体装置の断面図１８００に示すように、高濃度の半導体基板であるＰコレクタ層１８０４の一方の主面側に、Ｎ型のフィールドストップ層１８０３が形成されている。また、フィールドストップ層１８０３の表面には、Ｎ-ドリフト層１８０１が形成されている。フィールドストップ層１８０３およびＮ-ドリフト層１８０１は、Ｐコレクタ層１８０４の表面にエピタキシャル成長によって形成される。ここで、フィールドストップ層１８０３の厚さは１５μｍ、Ｎ-ドリフト層１８０１の厚さは１２０μｍ、フィールドストップ層１８０３とＮ-ドリフト層１８０１の総厚Ｗdは１３５μｍである。 18 and 19 are diagrams showing the configuration and characteristics of a conventional IGBT. The semiconductor device shown in FIG. 18 is an IGBT manufactured using an epitaxial wafer. As shown in a cross-sectional view 1800 of the semiconductor device in FIG. 18, an N-type field stop layer 1803 is formed on one main surface side of a P collector layer 1804 which is a high concentration semiconductor substrate. An N − drift layer 1801 is formed on the surface of the field stop layer 1803. Field stop layer 1803 and N − drift layer 1801 are formed on the surface of P collector layer 1804 by epitaxial growth. Here, the thickness of the field stop layer 1803 is 15 μm, the thickness of the N − drift layer 1801 is 120 μm, and the total thickness W d of the field stop layer 1803 and the N − drift layer 1801 is 135 μm.

また、Ｎ-ドリフト層１８０１の表面には、Ｐベース層１８０２が形成されている。Ｐベース層１８０２の表面には、エミッタ電極１８０５が形成されている。また、Ｎ-ドリフト層１８０１およびＰベース層１８０２に接するように、ゲート絶縁膜１８０６およびゲート電極１８０７からなるＭＯＳゲート構造が形成されている。さらに、Ｐベース層１８０２のうちエミッタ電極１８０５およびゲート絶縁膜１８０６に接する部分にＮ+エミッタ領域１８０８が形成されている。また、Ｐコレクタ層１８０４の他方の表面には、コレクタ電極１８０９が形成されている。 A P base layer 1802 is formed on the surface of the N − drift layer 1801. An emitter electrode 1805 is formed on the surface of the P base layer 1802. In addition, a MOS gate structure including a gate insulating film 1806 and a gate electrode 1807 is formed so as to be in contact with the N − drift layer 1801 and the P base layer 1802. Further, an N + emitter region 1808 is formed in a portion of the P base layer 1802 in contact with the emitter electrode 1805 and the gate insulating film 1806. A collector electrode 1809 is formed on the other surface of the P collector layer 1804.

また、図１８においてエミッタ電極１８０５からの距離−ネットドーピング濃度（ｌｏｇ）および高注入ライフタイム（μｓ）の特性図１８１０に示すように、半導体装置のネットドーピング濃度は、Ｎ-ドリフト層１８０１、フィールドストップ層１８０３、Ｐコレクタ層１８０４の順に高い。また、Ｎ-ドリフト層１８０１のネットドーピング濃度は、Ｐベース層１８０２との界面ではほぼ０となっている。また、Ｐベース層１８０２のネットドーピング濃度は、Ｎ-ドリフト層１８０１との界面ではほぼ０となっているが、エミッタ電極１８０５に向かって高くなっており、エミッタ電極１８０５との界面ではＮ-ドリフト層１８０１のネットドーピング濃度よりも高くなっている。 Further, in FIG. 18, the distance from the emitter electrode 1805 to the net doping concentration (log) and the high injection lifetime (μs) characteristic diagram 1810, the net doping concentration of the semiconductor device is the N − drift layer 1801, the field The stop layer 1803 and the P collector layer 1804 are higher in this order. The net doping concentration of the N − drift layer 1801 is almost zero at the interface with the P base layer 1802. The net doping concentration of the P base layer 1802 is almost zero at the interface with the N − drift layer 1801, but increases toward the emitter electrode 1805, and N − drift at the interface with the emitter electrode 1805. The net doping concentration of the layer 1801 is higher.

また、図１８の特性図１８１０に示すように、図１８に示す半導体装置の高注入ライフタイム（電子のライフタイムと正孔のライフタイムとの和）τHLは、０．１μｓ以下である。また、両極性キャリア拡散長Ｌaは、１４μｍ以下である。ここで、両極性キャリア拡散長Ｌaは、下記式（１）で与えられる。

Figure 0005320679
As shown in the characteristic diagram 1810 of FIG. 18, the high injection lifetime (sum of the lifetime of electrons and the lifetime of holes) τ HL of the semiconductor device shown in FIG. 18 is 0.1 μs or less. The ambipolar carrier diffusion length L a is 14μm or less. Here, ambipolar carrier diffusion length L a is given by the following formula (1).
Figure 0005320679

上記式（１）において、Ｄaは両極性拡散係数である。Ｄaは電子の拡散係数Ｄnとホールの拡散係数Ｄpを用いて下記式（２）で与えられる。

Figure 0005320679
In the above formula (1), D a is an ambipolar diffusion coefficient. D a is given by the following equation (2) using the electron diffusion coefficient D n and the hole diffusion coefficient D p .
Figure 0005320679

図１８に示す半導体装置のようなバイポーラパワーデバイスでは、オン状態の動作において、Ｎ-ドリフト層のドナー濃度より数桁高いオーダーの電子と正孔がＮ-ドリフト層に注入される（高注入状態）。このとき、電子と正孔の濃度（ｎ，ｐ）は電荷中性条件を満たし、ほぼ同数である（ｎ＝ｐ）。このような高注入状態では、電子と正孔のクーロン相互作用（キャリア同士の散乱）がキャリアの移動度に対して大きく影響し、低注入状態と比較してキャリアの移動度が低下する。よって、バイポーラパワーデバイスのキャリアの拡散長を議論する上では、両極性拡散係数を用いて算出される両極性キャリア拡散長Ｌaを用いて議論する必要がある。 The bipolar power devices such as a semiconductor device shown in FIG. 18, the operation of the on state, N - electrons and holes several orders of magnitude higher order than the donor concentration of the drift layer the N - are injected into the drift layer (high injection state ). At this time, the electron and hole concentrations (n, p) satisfy the charge neutrality condition and are approximately the same number (n = p). In such a high injection state, Coulomb interaction between electrons and holes (scattering between carriers) greatly affects the carrier mobility, and the carrier mobility is lowered as compared with the low injection state. Therefore, in order to discuss the diffusion length of the carriers of the bipolar power device, it is necessary to discuss with the bipolar carrier diffusion length L a may be calculated by using a bipolar diffusion coefficient.

また、キャリアのライフタイムについても同様に、高注入状態では、キャリアライフタイムのショックレー・リード・ホール（ＳＲＨ）理論から、電子のライフタイムと正孔のライフタイムとを足した高注入ライフタイムを用いて議論する必要がある。   Similarly, for the carrier lifetime, in the high injection state, the high injection lifetime obtained by adding the electron lifetime and the hole lifetime from the Shockley-Lead-Hole (SRH) theory of the carrier lifetime. It is necessary to discuss using.

図１８に示す半導体装置では、Ｐコレクタ層１８０４のボロンの濃度が高いため、注入抑制を十分におこなうことができない。このため、図１８に示す半導体装置では、キャリアのライフタイムを制御してＮ-ドリフト層１８０１におけるキャリアの輸送効率を低下させている。 In the semiconductor device shown in FIG. 18, since the boron concentration of the P collector layer 1804 is high, the implantation cannot be sufficiently suppressed. Therefore, in the semiconductor device shown in FIG. 18, the carrier lifetime in the N − drift layer 1801 is reduced by controlling the lifetime of the carriers.

ここで、キャリアのライフタイム制御は、Ｎ-ドリフト層１８０１に、熱平衡密度以上のフレンケル欠陥を導入することによっておこなわれる。フレンケル欠陥は、シリコンパワーデバイスにおいては、電子線の照射、ヘリウム原子核（アルファ線）やプロトン原子核などの荷電粒子の照射、半導体中で深い準位を形成する重金属（鉄、金、白金など）の拡散などによって形成することができる。たとえば、図１８に示す半導体装置では、重金属の拡散によってフレンケル欠陥を導入している。 Here, the lifetime control of carriers is performed by introducing a Frenkel defect having a thermal equilibrium density or more into the N − drift layer 1801. Frenkel defects are caused by the irradiation of electron beams, charged particles such as helium nuclei (alpha rays) and proton nuclei, and heavy metals (iron, gold, platinum, etc.) that form deep levels in semiconductors in silicon power devices. It can be formed by diffusion or the like. For example, in the semiconductor device shown in FIG. 18, Frenkel defects are introduced by diffusion of heavy metal.

ここで、温度Ｔにおけるフレンケル欠陥の熱平衡密度Ｃは、下記式（３）で与えられる。なお、下記式（３）において、ＳFはフレンケル欠陥形成のエントロピー、ＥFはエンタルピー、ｋBはボルツマン定数である。温度Ｔが室温程度の場合、熱平衡密度Ｃは極めて低い値（１×１０11ａｔｏｍｓ／ｃｍ3以下）であり、実質的に０と考えることができる。
Ｃ ＝ ｅｘｐ（ＳF／ｋB）・ｅｘｐ（−ＥF／ｋBＴ） ・・・（３） Here, the thermal equilibrium density C of the Frenkel defect at the temperature T is given by the following formula (3). In Formula (3), S F is Frenkel defect formation entropy is E F enthalpy, k B is Boltzmann's constant. When the temperature T is about room temperature, the thermal equilibrium density C is an extremely low value (1 × 10 11 atoms / cm 3 or less), and can be considered to be substantially zero.
C = exp (S F / k B ) · exp (−E F / k B T) (3)

図１９に示す半導体装置は、ＦＺウェハーを用いて作製されたＩＧＢＴである。図１８に示す半導体装置では、上述したライフタイム制御が原因でオン電圧が増加してしまうという問題があった。このような問題を解決するために、図１９に示す半導体装置が開発された。   The semiconductor device shown in FIG. 19 is an IGBT manufactured using an FZ wafer. The semiconductor device shown in FIG. 18 has a problem that the on-voltage increases due to the lifetime control described above. In order to solve such a problem, a semiconductor device shown in FIG. 19 has been developed.

図１９に断面図１９００に示すように、図１９に示す半導体装置は、図１８に示す半導体装置と同様に、Ｎ-ドリフト層１９０１、Ｐベース層１９０２、Ｎ+フィールドストップ層１９０３、Ｐコレクタ層１９０４、エミッタ電極１９０５、ゲート絶縁膜１９０６およびゲート電極１９０７からなるＭＯＳゲート構造、Ｎ+エミッタ領域１９０８、コレクタ電極１９０９が形成されている。Ｎ-ドリフト層１９０１の厚さは１００μｍ、Ｎ+フィールドストップ層１９０３の厚さは２５μｍ、Ｎ-ドリフト層１９０１とＮ+フィールドストップ層１９０３の総厚Ｗdは１２５μｍである。 19, the semiconductor device shown in FIG. 19 is similar to the semiconductor device shown in FIG. 18 in that the N − drift layer 1901, the P base layer 1902, the N + field stop layer 1903, and the P collector layer are the same. A MOS gate structure composed of 1904, an emitter electrode 1905, a gate insulating film 1906, and a gate electrode 1907, an N + emitter region 1908, and a collector electrode 1909 are formed. The thickness of the N − drift layer 1901 is 100 μm, the thickness of the N + field stop layer 1903 is 25 μm, and the total thickness W d of the N − drift layer 1901 and the N + field stop layer 1903 is 125 μm.

また、図１９においてエミッタ電極１９０５からの距離−ネットドーピング（ｌｏｇ）および高注入ライフタイム（μｓ）の特性図１９１０に示すように、図１９に示す半導体装置において、Ｐベース層１９０２のネットドーピング濃度は、エミッタ電極１９０５との界面でほぼ最大である。Ｐベース層１９０２のネットドーピング濃度は、Ｎ-ドリフト層１９０１との界面に向かって低くなり、Ｎ-ドリフト層１９０１との界面においてほぼ０である。また、Ｎ-ドリフト層１９０１のネットドーピング濃度は、Ｐベース層１９０２との界面においてほぼ０であるが、それ以外の領域では一定の値をとる。Ｎ+フィールドストップ層１９０３のネットドーピング濃度は、Ｎ-ドリフト層１９０１との界面からＰコレクタ層１９０４との界面に向かって高くなるが、Ｐコレクタ層１９０４との界面付近では、Ｎ-ドリフト層１９０１のネットドーピング濃度よりも低くなっている。Ｐコレクタ層１９０４のネットドーピング濃度は、Ｎ+フィールドストップ層１９０３との界面においてＮ-ドリフト層１９０１のネットドーピング濃度よりも低いが、コレクタ電極１９０９との界面に向かって高くなり、コレクタ電極１９０９との界面では、Ｐベース層１９０２の最大濃度よりも高くなっている。 Further, in FIG. 19, the distance from the emitter electrode 1905—the net doping (log) and the high injection lifetime (μs) characteristic diagram 1910, the net doping concentration of the P base layer 1902 in the semiconductor device shown in FIG. Is almost the maximum at the interface with the emitter electrode 1905. Net doping concentration of the P base layer 1902, N - lower toward the interface between the drift layer 1901, N - is almost 0 at the interface between the drift layer 1901. The net doping concentration of the N − drift layer 1901 is substantially 0 at the interface with the P base layer 1902, but takes a constant value in other regions. The net doping concentration of the N + field stop layer 1903 increases from the interface with the N − drift layer 1901 toward the interface with the P collector layer 1904, but in the vicinity of the interface with the P collector layer 1904, the N − drift layer 1901. The net doping concentration is lower. The net doping concentration of the P collector layer 1904 is lower than the net doping concentration of the N − drift layer 1901 at the interface with the N + field stop layer 1903, but increases toward the interface with the collector electrode 1909. At this interface, the concentration is higher than the maximum concentration of the P base layer 1902.

図１９に示す半導体装置は、裏面を削ったＦＺウェハーにイオン注入および熱処理をおこなうことによって、Ｐコレクタ層１９０４およびＮ+フィールドストップ層１９０３とが形成されている。これにより、Ｐコレクタ層１９０４からの少数キャリアの注入効率を抑制して、ターンオフ損失を上げることなくオン電圧を低減することができる。また、図１９に示す半導体装置は、少数キャリアの注入効率が抑制されているため、オン電圧を低下させないように、少数キャリアの輸送効率を低下させない必要がある。このため、図１９に示す半導体装置では、Ｎ-ドリフト層１９０１に欠陥が導入されていない。 In the semiconductor device shown in FIG. 19, a P collector layer 1904 and an N + field stop layer 1903 are formed by performing ion implantation and heat treatment on an FZ wafer whose back surface is cut. Thereby, the injection efficiency of minority carriers from the P collector layer 1904 can be suppressed, and the on-voltage can be reduced without increasing the turn-off loss. In the semiconductor device illustrated in FIG. 19, since the minority carrier injection efficiency is suppressed, it is necessary that the transport efficiency of minority carriers is not reduced so as not to reduce the on-voltage. For this reason, in the semiconductor device shown in FIG. 19, no defect is introduced into the N − drift layer 1901.

このように、図１９に示す半導体装置では、少数キャリアのライフタイム制御がおこなわれていない。よって、図１９の特性図１９１０に示すように、図１９に示す半導体装置の高注入ライフタイムτHLは１００μｓとなっている。また、両極性キャリア拡散長Ｌaは４３３μｍとなっている。 Thus, in the semiconductor device shown in FIG. 19, lifetime control of minority carriers is not performed. Therefore, as shown in the characteristic diagram 1910 of FIG. 19, the high implantation lifetime τ HL of the semiconductor device shown in FIG. 19 is 100 μs. The ambipolar carrier diffusion length L a has a 433Myuemu.

なお、図１９に示す半導体装置の耐圧を１２００Ｖまたは６００Ｖクラスとする場合、ウェハーの最終的な厚さを１００μｍ程度または１００μｍ以下とする必要がある。この要請に応えるため、近年ではウェハーの薄層化技術についても開発が進んでいる。   Note that when the breakdown voltage of the semiconductor device illustrated in FIG. 19 is set to 1200 V or 600 V class, the final thickness of the wafer needs to be about 100 μm or 100 μm or less. In order to meet this demand, in recent years, the development of wafer thinning technology is also progressing.

また、少数キャリア（ホール）の注入を抑制するため、Ｎ-ドリフト層のうちＰコレクタ層に極めて近い（５μｍ程度）領域に、ヘリウムやプロトンといった軽イオンを照射して、局所的なフレンケル欠陥分布（厚さ１０μｍ程度）を形成したＩＧＢＴも報告されている。このＩＧＢＴは、キャリアの注入効率を抑制する目的で欠陥が導入されているため、Ｎ-ドリフト層の内部には欠陥は導入されてはいない。 In addition, in order to suppress minority carrier (hole) injection, a region of the N − drift layer that is very close to the P collector layer (about 5 μm) is irradiated with light ions such as helium and protons to locally distribute the Frenkel defect. An IGBT having a thickness of about 10 μm has also been reported. In this IGBT, since defects are introduced for the purpose of suppressing the carrier injection efficiency, no defects are introduced into the N − drift layer.

特表２００２−５２０８８５号公報Japanese translation of PCT publication No. 2002-52085 特開２００２−３０５３０５号公報JP 2002-305305 A 特開２００１−３３２７２９号公報JP 2001-332729 A 特開２００４−３１１４８１号公報JP 2004-311481 A 社団法人電気学会 高性能高機能パワーデバイス・パワーＩＣ調査委員会著、”パワーデバイス・パワーＩＣハンドブック”、コロナ社、１９９６年、３９６頁The Institute of Electrical Engineers, High Performance and High Functionality Power Device / Power IC Research Committee, “Power Device / Power IC Handbook”, Corona, 1996, page 396

しかしながら、上述した従来技術の半導体装置では、高速なキャリア周波数で動作させた場合に損失を低減することができないという問題点がある。従来技術の半導体装置では、おもにオン電圧の低減によって特性を改善しており、スイッチング損失の低減は１０％程度に留まっている。従来、ＩＧＢＴを用いたインバータなどの電力変換装置は、１〜１０ｋＨｚ程度のキャリア周波数で動作していた。このように低速な動作環境では、従来技術の半導体装置のように、ＩＧＢＴのオン電圧を低減させることによって電力変換装置の損失を低減させることが可能である。   However, the above-described conventional semiconductor device has a problem in that loss cannot be reduced when it is operated at a high carrier frequency. In the conventional semiconductor device, the characteristics are improved mainly by reducing the on-voltage, and the reduction of the switching loss is only about 10%. Conventionally, power converters such as inverters using IGBTs have been operated at a carrier frequency of about 1 to 10 kHz. In such a low-speed operating environment, it is possible to reduce the loss of the power converter by reducing the on-voltage of the IGBT as in the conventional semiconductor device.

一方、近年では、さらに高速なキャリア周波数で動作させた場合でも、低ノイズ、低損失な電力変換装置が要求されている。たとえば２０ｋＨｚ程度の高速なキャリア周波数で電力変換装置を動作させた場合、ＩＧＢＴのスイッチング損失の影響がオン電圧損失の影響に対して増大する。上述のように、従来技術の半導体装置では、おもにオン電圧の低減によって特性を改善している。このため、ＩＧＢＴのスイッチング損失の影響が増大すると、ＩＧＢＴのオン電圧を低減させたメリットが打ち消され、電力変換装置の実機損失を低下させることができなくなってしまう。   On the other hand, in recent years, there has been a demand for a power converter having low noise and low loss even when operated at a higher carrier frequency. For example, when the power converter is operated at a high carrier frequency of about 20 kHz, the influence of the switching loss of the IGBT increases with respect to the influence of the on-voltage loss. As described above, in the conventional semiconductor device, the characteristics are improved mainly by reducing the on-voltage. For this reason, if the influence of the switching loss of IGBT increases, the merit which reduced the ON voltage of IGBT will be negated, and it will become impossible to reduce the actual machine loss of a power converter device.

この発明は、上述した従来技術による問題点を解消するため、高速での動作時にも低損失な半導体装置を提供することを目的とする。また、この発明は、高速での動作時にも低損失な半導体装置を、ＦＺバルクウェハーを用いて安価に、かつ制御性よく製造することができる半導体装置の製造方法を提供することを目的とする。   SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor device having a low loss even when operating at a high speed in order to solve the above-described problems caused by the prior art. Another object of the present invention is to provide a method of manufacturing a semiconductor device that can manufacture a low-loss semiconductor device at low cost and with good controllability using an FZ bulk wafer even when operating at high speed. .

上述した課題を解決し、目的を達成するため、請求項１の発明にかかる半導体装置は、第１導電型ドリフト層を有する半導体基板と、前記第１導電型ドリフト層の第１主面側の上に形成され前記第１導電型ドリフト層よりも不純物濃度が高い第１導電型フィールドストップ層と、前記第１導電型フィールドストップ層の上に形成され前記第１導電型ドリフト層よりも不純物濃度が高く、さらに前記第１導電型フィールドストップ層よりも厚さが薄い第２導電型コレクタ層と、前記第２導電型コレクタ層に接するコレクタ電極と、前記第１導電型ドリフト層の第２主面側の少なくとも一部に形成され前記第１導電型ドリフト層よりも不純物濃度が高い第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ領域と、前記第２導電型ベース層のうち前記第１導電型ドリフト層および前記第１導電型エミッタ領域に挟まれる部分に接するゲート絶縁膜と当該ゲート絶縁膜に接するゲート電極とからなるＭＯＳゲート構造と、前記第１導電型エミッタ領域と前記第２導電型ベース層とに接触するエミッタ電極と、を備える半導体装置であって、前記第１導電型フィールドストップ層はプロトンによる結晶欠陥がドナー化してなる層であり、前記第１導電型ドリフト層には、前記第１導電型ドリフト層の深さ方向に沿って熱平衡密度以上のフレンケル欠陥が導入されており、前記第１導電型ドリフト層における電子のライフタイムと正孔のライフタイムとの和が０．１μｓ以上６０μｓ以下であり、前記第１導電型ドリフト層の深さ方向の厚さと前記第１導電型フィールドストップ層の深さ方向の厚さとの和が、前記第１導電型ドリフト層のフレンケル欠陥密度が熱平衡密度である場合の電子および正孔の拡散長よりも小さく、前記フレンケル欠陥が前記プロトンによる結晶欠陥のドナーも含むことにより、前記第１導電型ドリフト層の少数キャリア濃度が、前記第１導電型エミッタ領域側よりも前記第２導電型コレクタ層側で低くなっており、前記第２導電型コレクタ層と前記第１導電型フィールドストップ層とのｐｎ接合が、前記半導体基板のチップ側面に達していることを特徴とする。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１導電型ドリフト層のほぼ中間付近にピークを有し、前記第２導電型ベース層および前記第１導電型フィールドストップ層に向かって傾きをもって減少する不純物濃度分布を有するドナー化したブロードバッファ層をさらに備え、前記ブロードバッファ層を中心に前記第１導電型ドリフト層のうち前記コレクタ層側の５０％以上の厚さの領域に、前記第１導電型ドリフト層の深さ方向に沿って熱平衡密度以上のフレンケル欠陥が導入されていることを特徴とする。 In order to solve the above-described problems and achieve the object, a semiconductor device according to a first aspect of the present invention includes a semiconductor substrate having a first conductivity type drift layer, and a first main surface side of the first conductivity type drift layer. A first conductivity type field stop layer having an impurity concentration higher than that of the first conductivity type drift layer and an impurity concentration higher than that of the first conductivity type drift layer formed on the first conductivity type field stop layer; A second conductivity type collector layer having a thickness higher than that of the first conductivity type field stop layer, a collector electrode in contact with the second conductivity type collector layer, and a second main type of the first conductivity type drift layer. A second conductivity type base layer formed on at least a part of the surface side and having an impurity concentration higher than that of the first conductivity type drift layer; and a first conductivity type selectively formed on the surface of the second conductivity type base layer Emi And a gate insulating film in contact with a portion of the second conductive type base layer sandwiched between the first conductive type drift layer and the first conductive type emitter region, and a gate electrode in contact with the gate insulating film A semiconductor device comprising a gate structure and an emitter electrode in contact with the first conductivity type emitter region and the second conductivity type base layer, wherein the first conductivity type field stop layer has a crystal defect caused by proton as a donor. It turned into a layer formed, wherein the first conductivity type drift layer, wherein the thermal equilibrium density more Frenkel defects along the depth direction of the first conductivity type drift layer has been introduced, the first conductive type drift layer in not more than 60μs sum than 0.1μs with electron lifetime and the hole lifetime, and the first thickness in the depth direction before Symbol first conductivity type drift layer The sum of the thickness in the depth direction of the conductivity type field stop layer is smaller than the diffusion length of electrons and holes when the Frenkel defect density of the first conductivity type drift layer is a thermal equilibrium density, and the Frenkel defect is By including a donor of crystal defects due to protons, the minority carrier concentration of the first conductivity type drift layer is lower on the second conductivity type collector layer side than on the first conductivity type emitter region side, and A pn junction between the two conductivity type collector layer and the first conductivity type field stop layer reaches a chip side surface of the semiconductor substrate.
A semiconductor device according to a second aspect of the present invention is the semiconductor device according to the first aspect, wherein the second conductive type base layer and the first conductive layer have a peak in the vicinity of the middle of the first conductive type drift layer. And a donor-generated broad buffer layer having an impurity concentration distribution that decreases with an inclination toward the conductivity type field stop layer, wherein 50% of the first conductivity type drift layer on the collector layer side is centered on the broad buffer layer. A Frenkel defect having a thermal equilibrium density or more is introduced into the region having the above thickness along the depth direction of the first conductivity type drift layer.

また、請求項３の発明にかかる半導体装置は、請求項１または２に記載の発明において、前記第１導電型ドリフト層の深さ方向の厚さと前記第１導電型フィールドストップ層の深さ方向の厚さとの和は、前記第１導電型ドリフト層または前記第１導電型フィールドストップ層における電子および正孔の拡散長の２倍よりも小さいことを特徴とする。 According to a third aspect of the present invention, in the semiconductor device according to the first or second aspect , the thickness of the first conductivity type drift layer in the depth direction and the depth direction of the first conductivity type field stop layer are the same. Is smaller than twice the diffusion length of electrons and holes in the first conductivity type drift layer or the first conductivity type field stop layer.

請求項１〜３の発明によれば、高速な動作をおこなう場合においても、半導体装置のオン電圧およびターンオフ損失を低減させることができる。 According to the first to third aspects of the invention, the on-voltage and turn-off loss of the semiconductor device can be reduced even when high-speed operation is performed.

また、請求項４の発明にかかる半導体装置の製造方法は、請求項１〜３のいずれか一つに記載の半導体装置を製造する場合において、前記第１導電型ドリフト層の少数キャリア濃度が前記第１導電型エミッタ領域側よりも前記第２導電型コレクタ層側で低くなるように、前記第１導電型ドリフト層となる第１導電型半導体基板の、前記第１導電型ドリフト層の５０％以上の厚さの領域に、前記第１導電型半導体基板の深さ方向に沿って熱平衡密度以上のフレンケル欠陥を導入する工程と、前記フレンケル欠陥が導入された前記第１導電型半導体基板の厚さを減じる工程と、厚さが減じられた前記第１導電型半導体基板に不純物を注入して、前記第１導電型フィールドストップ層とのｐｎ接合が前記第１導電型半導体基板のチップ側面に達し、かつ前記第１導電型フィールドストップ層よりも厚さが薄い前記第２導電型コレクタ層を形成する工程と、を含むことを特徴とする。 According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device according to any one of the first to third aspects, wherein the minority carrier concentration of the first conductivity type drift layer is as lower in the second conductivity type collector layer side of the first conductivity type emitter region side, 50 of the previous SL of the first conductivity type semiconductor substrate a first conductivity type drift layer, the first conductive type drift layer % Of the thickness of the first conductive type semiconductor substrate along the depth direction of the first conductive type semiconductor substrate, and introducing the Frenkel defect having a thermal equilibrium density or higher into the first conductive type semiconductor substrate. A step of reducing the thickness; and an impurity is implanted into the first conductive type semiconductor substrate having the reduced thickness so that a pn junction with the first conductive type field stop layer is a side surface of the chip of the first conductive type semiconductor substrate. Reached One characterized in that it comprises a step of forming a thin thickness the second conductivity type collector layer than the first conductivity type field stop layer.

また、請求項５の発明にかかる半導体装置の製造方法は、請求項４に記載の発明において、前記第１導電型半導体基板に荷電粒子線を照射して前記第１導電型半導体基板に熱平衡密度以上のフレンケル欠陥を導入することを特徴とする。 A method of manufacturing a semiconductor device according to the invention of claim 5, thermal equilibrium density in the invention, by irradiating a charged particle beam to said first conductivity type semiconductor substrate to said first conductivity type semiconductor substrate according to claim 4 The above Frenkel defect is introduced.

また、請求項６の発明にかかる半導体装置の製造方法は、請求項５に記載の発明において、前記荷電粒子線は、電子線であることを特徴とする。 According to a sixth aspect of the present invention, there is provided a semiconductor device manufacturing method according to the fifth aspect , wherein the charged particle beam is an electron beam.

請求項４〜６の発明によれば、電子線などの荷電粒子の照射によって、半導体基板内に熱平衡密度以上のフレンケル欠陥を導入することによって、高速な動作をおこなう場合においてもオン電圧およびターンオフ損失を低減させることができる半導体装置を製造することができる。 According to the fourth to sixth aspects of the present invention, on-state voltage and turn-off loss can be achieved even when high-speed operation is performed by introducing Frenkel defects having a thermal equilibrium density or more into the semiconductor substrate by irradiation with charged particles such as an electron beam. Can be manufactured.

本発明にかかる半導体装置によれば、高速での動作時にも低損失な半導体装置が得られる。また、本発明にかかる半導体装置の製造方法によれば、高速での動作時にも低損失な半導体装置を、ＦＺバルクウェハーを用いて安価に、かつ制御性よく製造することができる。   According to the semiconductor device of the present invention, a low-loss semiconductor device can be obtained even when operating at high speed. Further, according to the method for manufacturing a semiconductor device according to the present invention, a low-loss semiconductor device can be manufactured at low cost and with good controllability even when operating at high speed.

以下に添付図面を参照して、この発明にかかる半導体装置およびその製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ＮまたはＰを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ＮやＰに付す＋および−は、それぞれ相対的に不純物濃度が高いまたは低いことを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。   Exemplary embodiments of a semiconductor device and a method for manufacturing the same according to the present invention will be explained below in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in the layers and regions with N or P, respectively. Further, + and − attached to N and P mean that the impurity concentration is relatively high or low, respectively. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

（実施の形態１）
図１は、実施の形態１にかかる半導体装置の構成および特性を示す図である。図１において半導体装置の断面図１００に示すように、Ｎ-ドリフト層１の一方の主面側に、Ｐベース層２が形成されている。また、Ｎ-ドリフト層１の他方の主面側には、Ｎ-ドリフト層１より不純物濃度が高いＮ型のフィールドストップ層３が形成されている。また、フィールドストップ層３の表面には、Ｐコレクタ層４が形成されている。Ｎ-ドリフト層１には、全体に熱平衡密度以上のフレンケル欠陥が導入されている。 (Embodiment 1)
FIG. 1 is a diagram illustrating the configuration and characteristics of the semiconductor device according to the first embodiment. In FIG. 1, a P base layer 2 is formed on one main surface side of an N − drift layer 1 as shown in a sectional view 100 of the semiconductor device. Also, N - on the other main surface side of the drift layer 1, N - impurity concentration than the drift layer 1 is higher N-type field stop layer 3 is formed. A P collector layer 4 is formed on the surface of the field stop layer 3. In the N − drift layer 1, Frenkel defects having a thermal equilibrium density or more are introduced as a whole.

また、Ｐベース層２の表面には、エミッタ電極５が形成されている。また、Ｎ-ドリフト層１およびＰベース層２に接するように、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造が形成されている。さらに、Ｐベース層２のうちエミッタ電極５およびゲート絶縁膜６に接する部分にＮ+エミッタ領域８が形成されている。また、Ｐコレクタ層４の表面には、コレクタ電極９が形成されている。 An emitter electrode 5 is formed on the surface of the P base layer 2. In addition, a MOS gate structure including gate insulating film 6 and gate electrode 7 is formed so as to be in contact with N − drift layer 1 and P base layer 2. Further, an N + emitter region 8 is formed in a portion of the P base layer 2 in contact with the emitter electrode 5 and the gate insulating film 6. A collector electrode 9 is formed on the surface of the P collector layer 4.

一例として、図１に示す半導体装置を、耐圧が１２００Ｖクラスで、定格電流が７５Ａとなるように、チップサイズを８ｍｍ×８ｍｍとして作製した場合の各部のネットドーピング濃度および寸法を例示する。寸法については、Ｐベース層２とエミッタ電極５との界面を基準とし、特に断らない限り、この界面からの距離で表す。   As an example, the net doping concentration and dimensions of each part in the case where the semiconductor device shown in FIG. 1 is manufactured with a chip size of 8 mm × 8 mm so that the withstand voltage is 1200 V class and the rated current is 75 A are illustrated. The dimension is represented by the distance from this interface, unless otherwise specified, with reference to the interface between the P base layer 2 and the emitter electrode 5.

Ｐベース層２とＮ-ドリフト層１との界面までの距離は、３μｍである。Ｐコレクタ層４とコレクタ電極９との界面までの距離は、１４０μｍである。Ｎ-ドリフト層１とフィールドストップ層３との界面から、フィールドストップ層３とＰコレクタ層４との界面までの距離、すなわちフィールドストップ層３の厚さは、３０μｍである。また、フィールドストップ層３とＰコレクタ層４との界面から、Ｐコレクタ層４とコレクタ電極９との界面までの距離、すなわちＰコレクタ層４の厚さは、０．５μｍである。 The distance to the interface between the P base layer 2 and the N − drift layer 1 is 3 μm. The distance to the interface between the P collector layer 4 and the collector electrode 9 is 140 μm. The distance from the interface between N − drift layer 1 and field stop layer 3 to the interface between field stop layer 3 and P collector layer 4, that is, the thickness of field stop layer 3 is 30 μm. The distance from the interface between the field stop layer 3 and the P collector layer 4 to the interface between the P collector layer 4 and the collector electrode 9, that is, the thickness of the P collector layer 4 is 0.5 μm.

ここで、Ｎ-ドリフト層１とフィールドストップ層３との総厚をドリフト層厚Ｗdとすると、図１の半導体装置のドリフト層厚Ｗdは、１３６．５μｍである。ドリフト層厚Ｗdは、フィールドストップ層３の厚さが１μｍ以上の場合、Ｎ-ドリフト層１とフィールドストップ層３との総厚を指すものとする。また、フィールドストップ層３の厚さが１μｍ未満の場合、Ｎ-ドリフト層１の厚さのみを指すものとする。 Here, N - when the total thickness of the drift layer 1 and the field stop layer 3, a drift layer thickness W d, drift layer thickness W d of the semiconductor device of FIG. 1 is a 136.5Myuemu. The drift layer thickness W d indicates the total thickness of the N − drift layer 1 and the field stop layer 3 when the thickness of the field stop layer 3 is 1 μm or more. When the thickness of the field stop layer 3 is less than 1 μm, only the thickness of the N − drift layer 1 is indicated.

また、図１において、エミッタ電極５からの距離−ネットドーピング（ｌｏｇ）および高注入ライフタイム（μｓ）の特性図１１０に示すように、Ｐベース層２のネットドーピング濃度は、エミッタ電極５との界面において５×１０16ａｔｏｍｓ／ｃｍ3であり、Ｎ-ドリフト層１に向かって低くなり、Ｎ-ドリフト層１との界面では、５×１０13ａｔｏｍｓ／ｃｍ3よりも低い。Ｎ-ドリフト層１のネットドーピング濃度は、Ｐベース層２との界面では、５×１０13ａｔｏｍｓ／ｃｍ3よりも低いが、それ以外の領域では５×１０13ａｔｏｍｓ／ｃｍ3である。 In FIG. 1, the distance from the emitter electrode 5 -net doping (log) and high injection lifetime (μs) characteristic diagram 110 shows that the net doping concentration of the P base layer 2 is the same as that of the emitter electrode 5. a 5 × 10 16 atoms / cm 3 at the interface, N - becomes lower toward the drift layer 1, N - at the interface between the drift layer 1, less than 5 × 10 13 atoms / cm 3 . N - net doping concentration of the drift layer 1, at the interface between the P base layer 2, although 5 × 10 less than 13 atoms / cm 3, and in the other regions is 5 × 10 13 atoms / cm 3 .

フィールドストップ層３のネットドーピング濃度は、Ｎ-ドリフト層１との界面において５×１０13ａｔｏｍｓ／ｃｍ3であり、Ｐコレクタ層４に向かって高くなるが、Ｐコレクタ層４との界面では、５×１０13ａｔｏｍｓ／ｃｍ3よりも低い。Ｐコレクタ層４のネットドーピング濃度は、フィールドストップ層３との界面において５×１０13ａｔｏｍｓ／ｃｍ3よりも低いが、コレクタ電極９に向かって高くなり、コレクタ電極９との界面で１×１０18ａｔｏｍｓ／ｃｍ3となる。 The net doping concentration of the field stop layer 3 is 5 × 10 13 atoms / cm 3 at the interface with the N − drift layer 1 and increases toward the P collector layer 4, but at the interface with the P collector layer 4, It is lower than 5 × 10 13 atoms / cm 3 . The net doping concentration of the P collector layer 4 is lower than 5 × 10 13 atoms / cm 3 at the interface with the field stop layer 3, but increases toward the collector electrode 9, and 1 × 10 at the interface with the collector electrode 9. 18 atoms / cm 3 .

また、図１の特性図１１０に示すように、図１に示す半導体装置の高注入ライフタイムτHLは約５μｓとなっている。これは、Ｎ-ドリフト層１の全体に熱平衡密度以上のフレンケル欠陥を導入し、少数キャリアのライフタイムを低下させているためである。また、両極性キャリア拡散長Ｌaは約９７μｍであり、両極性キャリア拡散長Ｌaは、ドリフト層厚Ｗdよりも小さくなっている。 Further, as shown in the characteristic diagram 110 of FIG. 1, the high implantation lifetime τ HL of the semiconductor device shown in FIG. 1 is about 5 μs. This is because a Frenkel defect having a thermal equilibrium density or more is introduced into the entire N − drift layer 1 to reduce the minority carrier lifetime. The ambipolar carrier diffusion length L a is about 97 [mu] m, ambipolar carrier diffusion length L a is smaller than the drift layer thickness W d.

つぎに、図１に示す半導体装置の製造プロセスについて説明する。ここでは、一例として、図１に例示した寸法およびネットドーピング濃度の半導体装置（耐圧：１２００Ｖクラス、定格電流：７５Ａ）を製造する場合について説明する。図２は、図１に示す半導体装置の製造プロセスを示す図である。まず、半導体基板として、比抵抗が４０〜８０Ωｃｍ、たとえば５５ΩｃｍのＮ型のＦＺウェハー１０を用意する。ＦＺウェハー１０の直径は、たとえば６インチである。   Next, a manufacturing process of the semiconductor device shown in FIG. 1 will be described. Here, as an example, a case where a semiconductor device having the dimensions and net doping concentration illustrated in FIG. 1 (withstand voltage: 1200 V class, rated current: 75 A) will be described. FIG. 2 is a diagram showing a manufacturing process of the semiconductor device shown in FIG. First, an N-type FZ wafer 10 having a specific resistance of 40 to 80 Ωcm, for example, 55 Ωcm, is prepared as a semiconductor substrate. The diameter of the FZ wafer 10 is, for example, 6 inches.

このＦＺウェハー１０に、標準的なＭＯＳデバイスのプロセス工程を施し、断面図２００に示すように、Ｐベース層２、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造、Ｎ+エミッタ領域８を形成する。つぎに、図２の断面図２１０に示すように、ＦＺウェハー１０に、電子線を照射する。このとき、電子線の加速電圧は、たとえば４．８ＭｅＶであり、電子線の線量は、たとえば８０ｋＧｙである。その後、ＦＺウェハー１０に、たとえば３５０℃、１時間程度の熱処理をおこなう。この電子線照射によって、ＦＺウェハー１０にフレンケル欠陥が導入され、キャリアの高注入ライフタイムは約５μｓとなる。 This FZ wafer 10 is subjected to standard MOS device process steps, and as shown in a sectional view 200, a MOS gate structure comprising a P base layer 2, a gate insulating film 6 and a gate electrode 7, an N + emitter region 8 is formed. Form. Next, as shown in a sectional view 210 of FIG. 2, the FZ wafer 10 is irradiated with an electron beam. At this time, the acceleration voltage of the electron beam is, for example, 4.8 MeV, and the dose of the electron beam is, for example, 80 kGy. Thereafter, the FZ wafer 10 is heat-treated at 350 ° C. for about 1 hour, for example. By this electron beam irradiation, Frenkel defects are introduced into the FZ wafer 10 and the high carrier injection lifetime is about 5 μs.

つぎに、ＦＺウェハー１０の裏面に研削またはウェットエッチングを施し、断面図２２０に点線で示すようにＦＺウェハー１０の厚さを減じる。このとき、ＦＺウェハー１０の厚さは１００〜１６０μｍ、たとえば１４０μｍとする。その後、図２の断面図２３０に示すように、ＦＺウェハー１０の、研削やウェットエッチングがおこなわれた面に対してリン（Ｐ）イオンおよびボロン（Ｂ）イオンをイオン注入する。このときのリンイオンの加速電圧は、たとえば７００ｋｅＶであり、リンイオンのドーズ量は、たとえば３×１０13ａｔｏｍｓ／ｃｍ2である。また、ボロンイオンの加速電圧は、たとえば５０ｋｅＶであり、ボロンイオンのドーズ量は、たとえば１×１０13ａｔｏｍｓ／ｃｍ2である。 Next, grinding or wet etching is performed on the back surface of the FZ wafer 10 to reduce the thickness of the FZ wafer 10 as indicated by a dotted line in the sectional view 220. At this time, the thickness of the FZ wafer 10 is 100 to 160 μm, for example, 140 μm. Thereafter, as shown in a cross-sectional view 230 of FIG. 2, phosphorus (P) ions and boron (B) ions are implanted into the surface of the FZ wafer 10 on which grinding or wet etching has been performed. The acceleration voltage of phosphorus ions at this time is, for example, 700 keV, and the dose amount of phosphorus ions is, for example, 3 × 10 13 atoms / cm 2 . Further, the acceleration voltage of boron ions is, for example, 50 keV, and the dose amount of boron ions is, for example, 1 × 10 13 atoms / cm 2 .

つぎに、ＦＺウェハー１０の裏面（イオン注入面）に対して、ＹＡＧ第２高調波レーザ等のレーザ光をダブルパルス法にて照射して、リンイオンおよびボロンイオンを活性化させる。このとき、レーザ光のエネルギー密度は、たとえば３Ｊ／ｃｍ2、遅延時間は、たとえば３００ｎｍである。 Next, the rear surface (ion implantation surface) of the FZ wafer 10 is irradiated with laser light such as a YAG second harmonic laser by a double pulse method to activate phosphorus ions and boron ions. At this time, the energy density of the laser beam is, for example, 3 J / cm 2 , and the delay time is, for example, 300 nm.

ここで、ダブルパルス法とは、レーザ光の照射エリアごとに、複数のレーザ照射装置から所定の遅延時間だけ照射タイミングをずらして複数のパルスレーザを連続的に照射する方法である。ダブルパルス法については、特開２００５−２２３３０１号公報に詳述されている。   Here, the double pulse method is a method of continuously irradiating a plurality of pulse lasers by shifting the irradiation timing by a predetermined delay time from a plurality of laser irradiation apparatuses for each laser light irradiation area. The double pulse method is described in detail in Japanese Patent Application Laid-Open No. 2005-223301.

活性化されたリンイオンは、ＦＺウェハー１０の裏面から深さ１μｍ、ピーク濃度５×１０15ｃｍ3のフィールドストップ層３を形成する（断面図２４０参照）。また、活性化されたボロンイオンは、ＦＺウェハー１０の裏面から深さ０．５μｍ、ピーク濃度１×１０17ｃｍ3のＰコレクタ層４を形成する（断面図２４０参照）。 The activated phosphorus ions form a field stop layer 3 having a depth of 1 μm and a peak concentration of 5 × 10 15 cm 3 from the back surface of the FZ wafer 10 (see the sectional view 240). In addition, the activated boron ions form a P collector layer 4 having a depth of 0.5 μm and a peak concentration of 1 × 10 17 cm 3 from the back surface of the FZ wafer 10 (see the sectional view 240).

なお、フィールドストップ層３を形成する際に注入するイオンを、リンよりも拡散係数が大きいＮ型元素（たとえばセレンやイオウなど）にして、リンを用いるよりも拡散深さが深いバッファ層を形成してもよい。この場合、注入するイオンの加速電圧は、たとえば１００ｋｅＶ、ドーズ量は、たとえば１×１０13ａｔｏｍｓ／ｃｍ2とする。また、１０００℃、６０分の熱処理をおこなって注入イオンを活性化させる。この方法によって形成されるフィールドストップ層３は、ＦＺウェハー１０の裏面から深さ３０μｍ、表面濃度１×１０15ｃｍ3程度となる。 Note that ions to be implanted when forming the field stop layer 3 are N-type elements (for example, selenium and sulfur) having a larger diffusion coefficient than phosphorus, and a buffer layer having a deeper diffusion depth than using phosphorus is formed. May be. In this case, the acceleration voltage of ions to be implanted is, for example, 100 keV, and the dose amount is, for example, 1 × 10 13 atoms / cm 2 . Also, heat treatment is performed at 1000 ° C. for 60 minutes to activate the implanted ions. The field stop layer 3 formed by this method has a depth of 30 μm from the back surface of the FZ wafer 10 and a surface concentration of about 1 × 10 15 cm 3 .

その後、ＦＺウェハー１０の表面側（ＭＯＳゲート構造が形成されている側）に、Ａｌ−Ｓｉを５μｍスパッタリングにて成膜し、フォトエッチングしてエミッタ電極５を形成する。最後に、Ｐコレクタ層４の表面にアルミニウム、チタン、ニッケルおよび金の順で金属を成膜しコレクタ電極９を形成して、断面図２４０に示すように半導体装置（ＩＧＢＴ）が完成する。ＦＺウェハー１０の、Ｐベース層２とフィールドストップ層３の間の部分は、Ｎ-ドリフト層１となる。図２の特性図２５０は、断面図２４０の半導体装置に対応するネットドーピング濃度のプロファイルである。 Thereafter, an Al—Si film is formed by sputtering on the surface side of the FZ wafer 10 (the side where the MOS gate structure is formed) by 5 μm sputtering, and the emitter electrode 5 is formed by photoetching. Finally, a metal film is formed on the surface of the P collector layer 4 in the order of aluminum, titanium, nickel and gold to form the collector electrode 9, thereby completing the semiconductor device (IGBT) as shown in a cross-sectional view 240. The portion of the FZ wafer 10 between the P base layer 2 and the field stop layer 3 becomes the N − drift layer 1. A characteristic diagram 250 in FIG. 2 is a net doping concentration profile corresponding to the semiconductor device in the sectional view 240.

図３は、図１に示す半導体装置および従来技術による半導体装置のターンオフ損失およびオン電圧のトレードオフ特性を示すグラフである。図３において、縦軸に示すのは半導体装置のターンオフ損失（ｍＪ）、横軸に示すのは半導体装置のオン電圧（Ｖ）である。また、図３において、白四角（□）で示すのは、図１に示す半導体装置（以下、「本願発明」という）の特性値である。また、黒四角（■）で示すのは、実施の形態１の半導体装置の製造工程において、電子線の照射線量（図２の断面図２１０参照）を２００ｋＧｙとして、より多くの欠陥を導入した場合（以下、「比較例」という）の特性値である。また、白三角（△）で示すのは、図１８に示す構造の半導体装置（以下、「従来例Ａ」という）の特性値、白丸（○）で示すのは、図１９に示す構造の半導体装置（以下、「従来例Ｂ」という）の特性値である。   FIG. 3 is a graph showing the trade-off characteristics of turn-off loss and on-voltage of the semiconductor device shown in FIG. 1 and the semiconductor device according to the prior art. In FIG. 3, the vertical axis represents the turn-off loss (mJ) of the semiconductor device, and the horizontal axis represents the on-voltage (V) of the semiconductor device. In FIG. 3, white squares (□) indicate characteristic values of the semiconductor device shown in FIG. 1 (hereinafter referred to as “the present invention”). Also, black squares (■) indicate when more defects are introduced in the manufacturing process of the semiconductor device of the first embodiment with the electron beam irradiation dose (refer to the cross-sectional view 210 in FIG. 2) set to 200 kGy. (Hereinafter referred to as “comparative example”). The white triangle (Δ) indicates the characteristic value of the semiconductor device having the structure shown in FIG. 18 (hereinafter referred to as “conventional example A”), and the white circle (◯) indicates the semiconductor having the structure shown in FIG. This is a characteristic value of the device (hereinafter referred to as “conventional example B”).

なお、図３に示したターンオフ特性は、図４に示すチョッパー回路にて計測した。図４は、図３のターンオフ特性の測定に用いるチョッパー回路の回路図である。図４に示すチョッパー回路４００において、ＤＣバス電圧は６００Ｖ、ゲート抵抗Ｒｇは８Ω、ゲート電圧は±１５Ｖ、負荷インダクタンスＬｍは１ｍＨである。また、測定時の温度は１２５℃である。この条件にてＩＧＢＴに±１５Ｖのゲート電圧を印加してスイッチングさせ特性を測定した。   Note that the turn-off characteristics shown in FIG. 3 were measured by the chopper circuit shown in FIG. FIG. 4 is a circuit diagram of a chopper circuit used for measuring the turn-off characteristic of FIG. In the chopper circuit 400 shown in FIG. 4, the DC bus voltage is 600 V, the gate resistance Rg is 8Ω, the gate voltage is ± 15 V, and the load inductance Lm is 1 mH. Moreover, the temperature at the time of measurement is 125 degreeC. Under this condition, a gate voltage of ± 15 V was applied to the IGBT for switching, and the characteristics were measured.

図３において、従来例Ａの特性値と従来例Ｂの特性値とを比較する。まず、オン電圧について検討すると、従来例Ｂのオン電圧は従来例Ａのオン電圧と比較して約０．５Ｖ低減されている。すなわち、従来例Ｂのオン電圧は従来例Ａと比較して大幅に改善されている。しかし、ターンオフ損失について検討すると、従来例Ｂのターンオフ損失は従来例Ａと比較して約１０％の低減に留まっている。   In FIG. 3, the characteristic value of Conventional Example A is compared with the characteristic value of Conventional Example B. First, considering the ON voltage, the ON voltage of Conventional Example B is reduced by about 0.5 V compared to the ON voltage of Conventional Example A. That is, the on-voltage of Conventional Example B is significantly improved as compared with Conventional Example A. However, when the turn-off loss is examined, the turn-off loss in the conventional example B is only about 10% lower than that in the conventional example A.

つぎに、本願発明の特性値と従来例Ｂの特性値とを比較する。まず、オン電圧について検討すると、従来例Ｂのオン電圧と比較して本願発明のオン電圧は約３％増加している。一方、ターンオフ損失について検討すると、本願発明のターンオフ損失は従来例Ｂのターンオフ損失の約半分に低減している。すなわち、本願発明は従来例Ｂと比較してわずかなオン電圧の増加で大幅にターンオフ損失を低減させることができる。   Next, the characteristic value of the present invention and the characteristic value of Conventional Example B are compared. First, when the on-voltage is examined, the on-voltage of the present invention is increased by about 3% compared to the on-voltage of the conventional example B. On the other hand, considering the turn-off loss, the turn-off loss of the present invention is reduced to about half of the turn-off loss of the conventional example B. That is, the present invention can significantly reduce the turn-off loss with a slight increase in the on-voltage compared to the conventional example B.

つぎに、本願発明の特性値と比較例の特性値とを比較する。比較例のターンオフ損失は、本願発明のターンオフ損失と比較しておよそ５０％減少している。しかし、比較例のオン電圧は本願発明のオン電圧と比較して約０．４Ｖ増加しており、ターンオフ損失の減少量と比較してオン電圧の増加量が大きくなっている。   Next, the characteristic value of the present invention is compared with the characteristic value of the comparative example. The turn-off loss of the comparative example is reduced by approximately 50% compared to the turn-off loss of the present invention. However, the on-voltage of the comparative example is increased by about 0.4 V compared to the on-voltage of the present invention, and the increase amount of the on-voltage is larger than the decrease amount of the turn-off loss.

このように、図１に示す半導体装置（本願発明）がオン電圧の増加を抑えつつターンオフ損失を低減できるのは、第１に、Ｎ-ドリフト層１へのフレンケル欠陥の導入密度および導入範囲を制御して、Ｎ-ドリフト層１におけるキャリアのライフタイムを制御したためである。第２に、キャリアのライフタイムが制御されてない場合（Ｎ-ドリフト層１のフレンケル欠陥密度が熱平衡密度程度である場合）における両極性キャリアの拡散長Ｌa0よりも、ドリフト層Ｗdを薄くしたためである。 As described above, the semiconductor device shown in FIG. 1 (the present invention) can reduce the turn-off loss while suppressing the increase of the on-voltage. First, the introduction density and introduction range of the Frenkel defect to the N − drift layer 1 are reduced. This is because the lifetime of carriers in the N − drift layer 1 is controlled. Secondly, the drift layer W d is made thinner than the diffusion length L a0 of the ambipolar carrier when the carrier lifetime is not controlled (when the F-Neck defect density of the N − drift layer 1 is about the thermal equilibrium density). This is because.

図５は、図１に示す半導体装置および従来技術による半導体装置の少数キャリアの濃度分布を示したグラフである。図５において、縦軸に示すのは少数キャリアの濃度、横軸に示すのはエミッタ電極からの距離であり、横軸の値が０の点はエミッタ電極との界面を、横軸の値がＬの点はコレクタ電極との界面をそれぞれ示す。また、図５において、太実線で示すのは本願発明の濃度分布、細実線で示すのは比較例の濃度分布、点線で示すのは従来例Ａの濃度分布、一点破線で示すのは従来例Ｂの濃度分布である。   FIG. 5 is a graph showing the concentration distribution of minority carriers in the semiconductor device shown in FIG. 1 and the semiconductor device according to the prior art. In FIG. 5, the vertical axis indicates the minority carrier concentration, the horizontal axis indicates the distance from the emitter electrode, the zero value on the horizontal axis indicates the interface with the emitter electrode, and the horizontal axis indicates the value. A point L indicates an interface with the collector electrode. Further, in FIG. 5, the thick solid line indicates the concentration distribution of the present invention, the thin solid line indicates the concentration distribution of the comparative example, the dotted line indicates the concentration distribution of the conventional example A, and the dashed line indicates the conventional example. This is the concentration distribution of B.

図５において点線で示す従来例Ａは、Ｐ型の高濃度ボロン基板（Ｐコレクタ層）から大量の少数キャリア（ホール）が注入される。また、Ｎ-ドリフト層に大量のフレンケル欠陥を導入してキャリアの輸送効率を減らしているため、両極性キャリア拡散長Ｌa（１４μｍ以下：図１８参照）がドリフト層厚Ｗd（１３５μｍ：図１参照）よりも短くなっている。このため、従来例Ａの少数キャリア濃度は、Ｐコレクタ層側で最大となり、Ｎ-ドリフト層１の中心付近で最小となっている。この結果、従来例Ａではオン電圧が大きくなるとともに、Ｐコレクタ層側のキャリアでターンオフ損失が増加して、トレードオフが悪化する（図３参照）。 In the conventional example A indicated by a dotted line in FIG. 5, a large amount of minority carriers (holes) are injected from a P-type high-concentration boron substrate (P collector layer). In addition, since a large amount of Frenkel defects are introduced into the N − drift layer to reduce carrier transport efficiency, the ambipolar carrier diffusion length L a (14 μm or less: see FIG. 18) is the drift layer thickness W d (135 μm: FIG. 1)). For this reason, the minority carrier concentration of Conventional Example A is maximum on the P collector layer side and minimum near the center of the N − drift layer 1. As a result, in the conventional example A, the on-voltage increases, and the turn-off loss increases in the carriers on the P collector layer side, thereby worsening the trade-off (see FIG. 3).

また、一点破線で示す従来例Ｂは、Ｐコレクタ層のキャリア濃度が低いためにキャリアの注入効率が低減される。また、従来例Ｂは、Ｎ-ドリフト層１に欠陥が導入されていないため、Ｎ-ドリフト層１におけるキャリアの輸送効率が高くなっている。よって、両極性キャリア拡散長Ｌa（４３３μｍ：図１９参照）がドリフト層厚Ｗd（１２５μｍ：図１９参照）よりも長くなり、Ｐコレクタ層側のキャリア濃度がエミッタ電極側のキャリア濃度よりも低くなっている。このような分布によって、従来例Ｂのオン電圧特性は従来例Ａと比較して大幅に改善されている（図３参照）。しかし、従来例Ｂでは、両極性キャリア拡散長Ｌaが長いため、Ｎ-ドリフト層の中央付近におけるキャリアの蓄積濃度が高くなっている。ここで、ターンオフ損失特性は、内部の蓄積キャリアの排出量によって定まる。よって、従来例Ｂでは、Ｎ-ドリフト層の中央付近の蓄積キャリアによって、ターンオフ損失の低下が妨げられてしまう（図３参照）。 Further, in the conventional example B indicated by a dashed line, the carrier injection efficiency is reduced because the carrier concentration of the P collector layer is low. Further, the prior art Example B, N - since defects in the drift layer 1 is not introduced, N - transport efficiency of the carrier is higher in the drift layer 1. Therefore, the bipolar carrier diffusion length L a (433 μm: see FIG. 19) is longer than the drift layer thickness W d (125 μm: see FIG. 19), and the carrier concentration on the P collector layer side is higher than the carrier concentration on the emitter electrode side. It is low. With such a distribution, the on-voltage characteristics of the conventional example B are significantly improved as compared with the conventional example A (see FIG. 3). However, in the conventional example B, it is long ambipolar carrier diffusion length L a, N - concentration of accumulated carriers in the vicinity of the center of the drift layer is higher. Here, the turn-off loss characteristic is determined by the discharge amount of the internal accumulated carriers. Therefore, in the conventional example B, the decrease in turn-off loss is prevented by the accumulated carriers near the center of the N − drift layer (see FIG. 3).

一方、太実線で示す本願発明は、Ｎ-ドリフト層１におけるキャリア濃度が低くなっている。これは、Ｎ-ドリフト層１に熱平衡密度以上のフレンケル欠陥が導入されているためである。この結果、本願発明のターンオフ損失は従来例Ｂのターンオフ損失のおよそ半分となっている（図３参照）。 On the other hand, in the present invention indicated by a thick solid line, the carrier concentration in the N − drift layer 1 is low. This is because Frenkel defects having a thermal equilibrium density or higher are introduced into the N − drift layer 1. As a result, the turn-off loss of the present invention is approximately half that of the conventional example B (see FIG. 3).

また、細実線で示す比較例も本願発明と同様に、Ｎ-ドリフト層１のキャリア濃度が低くなっている。比較例では、本願発明と比較して照射される電子線の強度が強いため、本願発明よりも多くのフレンケル欠陥が導入されている。このため、比較例の少数キャリア濃度は、本願発明の少数キャリア濃度よりも低くなっている。 In the comparative example indicated by the thin solid line, the carrier concentration of the N − drift layer 1 is low as in the present invention. In the comparative example, since the intensity of the irradiated electron beam is stronger than that in the present invention, more Frenkel defects are introduced than in the present invention. For this reason, the minority carrier concentration of the comparative example is lower than the minority carrier concentration of the present invention.

つぎに、本願発明におけるフレンケル欠陥の導入位置および導入量（濃度）について説明する。まず、本願発明におけるフレンケル欠陥の導入位置について説明する。本願発明では、キャリアの輸送効率ではなくキャリアの注入効率を低減させている。従来技術のように、Ｐコレクタ層４とフィールドストップ層３の近傍（たとえばＰコレクタ層４とフィールドストップ層３との界面であるＰＮ接合から±１０μｍ程度まで）に欠陥を局在させるような方法では、キャリアの注入効率を低減させることができず、本願発明の効果は得られない。本願発明のように、Ｎ-ドリフト層１全体、あるいはすくなくともＮ-ドリフト層１の５０％以上の厚さで熱平衡密度以上のフレンケル欠陥を導入することによって、キャリアの注入効率を低減させて、ターンオフ損失を低下させることができる。 Next, the introduction position and introduction amount (concentration) of the Frenkel defect in the present invention will be described. First, the introduction position of the Frenkel defect in the present invention will be described. In the present invention, not the carrier transport efficiency but the carrier injection efficiency is reduced. A method of localizing defects in the vicinity of the P collector layer 4 and the field stop layer 3 (for example, up to about ± 10 μm from the PN junction that is the interface between the P collector layer 4 and the field stop layer 3) as in the prior art Then, the carrier injection efficiency cannot be reduced, and the effect of the present invention cannot be obtained. As in the present invention, by introducing a Frenkel defect having a thermal equilibrium density or higher at a thickness of 50% or more of the N − drift layer 1 as a whole or at least N − drift layer 1, carrier injection efficiency is reduced, and turn-off is performed. Loss can be reduced.

つぎに、Ｎ-ドリフト層中に導入するフレンケル欠陥の濃度について説明する。フレンケル欠陥の濃度が熱平衡密度である場合、結晶中の欠陥密度は１×１０11／ｃｍ3以下となる。これは、ほぼ理想的な結晶の欠陥密度である。このため、高注入ライフタイムτHLは６０μｓ以上となる。また、室温（３００Ｋ）では、Ｄa＝１８．７９（ｃｍ2／ｓ）である。よって、フレンケル欠陥が熱平衡密度に導入されている場合における両極性キャリア拡散長（以下、熱平衡拡散長という）Ｌa0は、上記式（１）より、Ｌa0＝３３５．８（μｍ）となる。また、熱平衡密度以上のフレンケル欠陥を導入する場合の両極性キャリア拡散長Ｌaは、熱平衡拡散長Ｌa0＝３３５．８（μｍ）以下となる。ドリフト層厚Ｗdより両極性キャリア拡散長Ｌaが十分大きいと、少数キャリア濃度分布は従来例Ｂのように直線的な分布となり、Ｎ-ドリフト層中心付近のキャリア濃度が高くなる。このため、従来例Ｂでは、オン電圧は低くなるがターンオフ損失は大きくなる。 Next, the concentration of the Frenkel defect introduced into the N − drift layer will be described. When the concentration of the Frenkel defect is a thermal equilibrium density, the defect density in the crystal is 1 × 10 11 / cm 3 or less. This is a nearly ideal crystal defect density. For this reason, the high injection lifetime τ HL is 60 μs or more. Further, at room temperature (300 K), D a = 18.79 (cm 2 / s). Therefore, the ambipolar carrier diffusion length (hereinafter referred to as the thermal equilibrium diffusion length) L a0 when the Frenkel defect is introduced into the thermal equilibrium density is L a0 = 335.8 (μm) from the above equation (1). The ambipolar carrier diffusion length L a of deploying a thermal equilibrium density above Frenkel defects, the thermal equilibrium diffusion length L a0 = 335.8 (μm) or less. When the drift layer thickness W d from ambipolar carrier diffusion length L a is sufficiently large, the minority carrier concentration distribution becomes linear distribution as in the prior art B, N - carrier concentration near the drift layer center becomes high. For this reason, in the conventional example B, the on-voltage is lowered, but the turn-off loss is increased.

一方、ドリフト層厚Ｗdよりも両極性キャリア拡散長Ｌaが十分小さいと、従来例ＡのようにＮ-ドリフト層１の中心付近でキャリア濃度が急激に減少する。このため、ターンオフ損失は低下するがオン電圧は高くなってしまう。また、熱平衡拡散長Ｌa0よりもＮ-ドリフト層１の厚さＷdが大きい場合は、欠陥の導入量に対してオン電圧が指数関数的に増加してしまう。したがって、ドリフト層厚Ｗdは熱平衡拡散長Ｌa0（３３５．８μｍ）よりも小さくなくてはならない。 On the other hand, if the drift layer thickness W d ambipolar carrier diffusion length L a than is sufficiently small, N as in the prior art A - carrier concentration near the center of the drift layer 1 decreases sharply. For this reason, the turn-off loss is reduced, but the on-voltage is increased. When the thickness W d of the N − drift layer 1 is larger than the thermal equilibrium diffusion length L a0 , the on-voltage increases exponentially with respect to the amount of introduced defects. Therefore, the drift layer thickness W d must be smaller than the thermal equilibrium diffusion length L a0 (335.8 μm).

ここで、本発明者の実験から、ドリフト層厚Ｗdが熱平衡拡散長Ｌa0以下の場合、両極性キャリア拡散長ＬaがＷd／２よりも大きい範囲では、両極性キャリア拡散長Ｌaを増加させてもオン電圧の増加率は低いことが明らかになった。図６は、Ｎ-ドリフト層における両極性キャリア拡散と半導体装置のオン電圧との関係を示したグラフである。図６において、縦軸は、それぞれのオン電圧を、ライフタイム制御をおこなっていない（フレンケル欠陥を意図的に導入していない）状態のオン電圧で規格化した値（以下、「規格化オン電圧」という）である。また、横軸は両極性キャリア拡散長Ｌa（μｍ）である。 Here, when the drift layer thickness W d is equal to or less than the thermal equilibrium diffusion length L a0 , the bipolar carrier diffusion length L a is determined in the range where the bipolar carrier diffusion length L a is larger than W d / 2. It was revealed that the increase rate of the on-voltage was low even when the voltage was increased. FIG. 6 is a graph showing the relationship between ambipolar carrier diffusion in the N − drift layer and the on-voltage of the semiconductor device. In FIG. 6, the vertical axis represents a value obtained by normalizing each ON voltage with the ON voltage in a state where lifetime control is not performed (Frenkel defect is not intentionally introduced) (hereinafter, “normalized ON voltage”). "). The horizontal axis represents the bipolar carrier diffusion length L a (μm).

また、図６において太実線で示すのはドリフト層厚Ｗd＝６０μｍの場合の特性値、細実線で示すのはドリフト層厚Ｗd＝１３５μｍの場合の特性値、太点線で示すのはドリフト層厚Ｗd＝２００μｍの場合の特性値、細点線で示すのはドリフト層厚Ｗd＝２５０μｍの場合の特性値、一点破線で示すのはドリフト層厚Ｗd＝３００μｍの場合の特性値である。図６に示すように、ドリフト層厚Ｗdがいずれの場合であっても、ドリフト層厚Ｗdと両極性キャリア拡散長Ｌaとが等しくなるとき（Ｗd＝Ｌa）の規格化オン電圧は１．０４となる。 In FIG. 6, the thick solid line indicates the characteristic value when the drift layer thickness W d = 60 μm, the thin solid line indicates the characteristic value when the drift layer thickness W d = 135 μm, and the thick dotted line indicates the drift value. Characteristic value when the layer thickness W d = 200 μm, the thin dotted line indicates the characteristic value when the drift layer thickness W d = 250 μm, and the dashed line indicates the characteristic value when the drift layer thickness W d = 300 μm. is there. As shown in FIG. 6, the normalized ON even drift layer thickness W d is In any case, when the drift layer thickness W d and ambipolar carrier diffusion length L a equal (W d = L a) The voltage is 1.04.

また、規格化オン電圧が１．０４よりも小さく、かつ両極性キャリア拡散長Ｌaが熱平衡拡散長Ｌa0よりも短い場合（すなわち、熱平衡密度以上のフレンケル欠陥が導入されている場合）は、オン電圧を増加せずにターンオフ損失を減少させることができることが実験で明らかになった。たとえば、図６において符号Ａで示すのは本願発明の特性値であり、規格化オン電圧は１．０３、両極性キャリア拡散長は約１４０μｍである。 Further, when the normalized on-voltage is less than 1.04, and ambipolar carrier diffusion length L a is shorter than the thermal equilibrium diffusion length L a0 (i.e., if the thermal equilibrium density over Frenkel defects are introduced) is Experiments have shown that turn-off loss can be reduced without increasing the on-voltage. For example, the symbol A in FIG. 6 indicates the characteristic value of the present invention, the normalized on-voltage is 1.03, and the bipolar carrier diffusion length is about 140 μm.

一方、規格化オン電圧が１．１よりも大きくなるとオン電圧は増大する。符号Ｂで示すのは比較例の特性値である。比較例では、電子線の照射量が２００ｋＧｙに引き上げられているため、本願発明と比較してＮ-ドリフト層１の欠陥密度が大きくなっている。このため、両極性キャリア拡散長Ｌaがドリフト層厚Ｗd（１３５μｍ）の半分よりも短い約５０μｍとなっている。したがって、比較例では規格化オン電圧が１．２７、実際のオン電圧は２．２６Ｖとなっており、オン電圧が増大している。 On the other hand, when the normalized on-voltage becomes larger than 1.1, the on-voltage increases. Reference character B indicates the characteristic value of the comparative example. In the comparative example, since the electron beam dose is increased to 200 kGy, the defect density of the N − drift layer 1 is higher than that of the present invention. Therefore, ambipolar carrier diffusion length L a becomes shorter to about 50μm than half of the drift layer thickness W d (135μm). Therefore, in the comparative example, the normalized on-voltage is 1.27, the actual on-voltage is 2.26 V, and the on-voltage increases.

ここで、ＰｉＮ型ダイオードは、導通時に表面側および裏面側の両面からドナー濃度よりも多くのキャリアが注入される。これにより、伝導度変調が生じて両極性キャリア拡散長が短くなり、図５に示すように、本願発明および比較例ではＮ-ドリフト層中心付近のキャリア濃度が最も濃度が低くなるような分布となる。 Here, in the PiN type diode, more carriers than the donor concentration are injected from both the front surface side and the back surface side during conduction. As a result, conductivity modulation occurs and the ambipolar carrier diffusion length is shortened. As shown in FIG. 5, in the present invention and the comparative example, the carrier concentration in the vicinity of the center of the N − drift layer has the lowest concentration. Become.

一方、表面側および裏面側の両面から注入されるキャリアの拡散長がドリフト層厚Ｗdの半分、すなわちＷd／２よりも短くなると、Ｎ-ドリフト層中間部分の濃度が極端に減少して伝導度変調が生じにくくなり、オン電圧が増加する。さらに、ドリフト層厚Ｗdが２００μｍ以上かつ両極性拡散長Ｌaが熱平衡拡散長Ｌa0に近い場合は、わずかな欠陥の導入で両極性キャリア拡散長ＬaがＷd／２よりも小さくなるため、オン電圧が増加する。 On the other hand, when the diffusion length of carriers injected from both the front surface side and the back surface side is shorter than half of the drift layer thickness W d , that is, W d / 2, the concentration of the N − drift layer intermediate portion is extremely reduced. Conductivity modulation is less likely to occur and the on-voltage increases. Furthermore, if the drift layer thickness W d is 200μm or more and ambipolar diffusion length L a is close to thermal equilibrium diffusion length L a0 is ambipolar carrier diffusion length L a is smaller than W d / 2 in the introduction of small defects Therefore, the on-voltage increases.

なお、高注入ライフタイムが０．１μｓよりも短くなると、両極性キャリア拡散長Ｌaは１４μｍとなり、Ｗd／２よりも極めて小さくなる。このため、高注入ライフタイムは０．１μｓ以上であることが望ましい。以上より、ＩＧＢＴのドリフト層厚Ｗdは熱平衡拡散長Ｌa0より短く、かつ両極性キャリア拡散長ＬaがＷd／２よりも長いことが望ましい。 Incidentally, when a high injection lifetime is shorter than 0.1 .mu.s, ambipolar carrier diffusion length L a is 14μm becomes extremely smaller than W d / 2. For this reason, it is desirable that the high injection lifetime is 0.1 μs or more. As described above, it is desirable that the drift layer thickness W d of the IGBT is shorter than the thermal equilibrium diffusion length L a0 and the bipolar carrier diffusion length L a is longer than W d / 2.

また、Ｐコレクタ層４の厚さは、フィールドストップ層３の厚さよりも十分薄くなければならない。Ｐコレクタ層４の不純物の積分濃度を、近似的に濃度が矩形分布であると仮定してＮaＷa、同じくフィールドストップ層３の積分濃度をＮbＷbとおく。ここでＮa，ＮbはそれぞれＰコレクタ層４およびフィールドストップ層３のピーク濃度、Ｗa，ＷbはそれぞれＰコレクタ層４およびフィールドストップ層３の拡散深さである。Ｐコレクタ層４およびフィールドストップ層３の不純物濃度は、実際にはガウス関数的な分布をとる。しかし、各層のピーク濃度とガウス関数の特徴的な長さ（ピーク値の１／ｅとなる幅、すなわち各層の分布の拡散深さ）との積によって各層の積分濃度を近似することができる。このとき、フィールドストップ層３におけるキャリアの輸送効率をαt、Ｐコレクタ層４からのキャリアの注入効率をηeとおけば、キャリアの増幅率γeは、下記式（４）で表される。

Figure 0005320679
Further, the thickness of the P collector layer 4 must be sufficiently thinner than the thickness of the field stop layer 3. The integral density of the impurity of the P collector layer 4, put N a W a approximately concentration is assumed to be rectangular distribution, also the integral density of the field stop layer 3 and N b W b. Here, N a and N b are the peak concentrations of the P collector layer 4 and the field stop layer 3, respectively, and W a and W b are the diffusion depths of the P collector layer 4 and the field stop layer 3, respectively. The impurity concentration of the P collector layer 4 and the field stop layer 3 actually has a Gaussian distribution. However, the integrated concentration of each layer can be approximated by the product of the peak concentration of each layer and the characteristic length of the Gaussian function (width that is 1 / e of the peak value, ie, the diffusion depth of the distribution of each layer). At this time, if the carrier transport efficiency in the field stop layer 3 is α t and the carrier injection efficiency from the P collector layer 4 is η e , the carrier amplification factor γ e is expressed by the following equation (4). .
Figure 0005320679

上述の本発明の範囲を満たすには、低注入条件として増幅率γeはおよそ０．５であり、かつ、両極性キャリア拡散長Ｌaはドリフト層厚Ｗdより大きくなければならない。このことから、両極性キャリア拡散長Ｌaは、フィールドストップ層３の拡散深さＷbよりも十分大きくなければならない（Ｌa＞＞Ｗd）。これらの条件から、キャリアの増幅率γeは下記式（５）のように近似できる。

Figure 0005320679
To meet the scope of the invention described above, the amplification factor gamma e as a low implantation conditions is approximately 0.5, and ambipolar carrier diffusion length L a must be greater than the drift layer thickness W d. For this reason, the ambipolar carrier diffusion length L a must be sufficiently larger than the diffusion depth W b of the field stop layer 3 (L a >> W d ). From these conditions, the carrier gain γ e can be approximated by the following equation (5).
Figure 0005320679

Ｐコレクタ層４のピーク濃度Ｎaは、フィールドストップ層３のピーク濃度Ｎbより十分大きい（Ｎa＞＞Ｎb：図１参照）。このため、上記式（４）を満たすには、Ｐコレクタ層Ｐの拡散深さＷaは、フィールドストップ層３の拡散深さＷbより十分小さくなければならない（Ｗa＜＜Ｗb）。よって、本願発明では、Ｐコレクタ層４の厚さは、フィールドストップ層３の厚さよりも十分薄くなければならない。 The peak concentration N a of the P collector layer 4 is sufficiently larger than the peak concentration N b of the field stop layer 3 (N a >> N b : see FIG. 1). Therefore, in order to satisfy the above formula (4), the diffusion depth W a of the P collector layer P must be sufficiently smaller than the diffusion depth W b of the field stop layer 3 (W a << W b ). Therefore, in the present invention, the thickness of the P collector layer 4 must be sufficiently thinner than the thickness of the field stop layer 3.

図７は、本願発明および従来例の半導体装置を用いたインバータのインバータ損失を示すグラフである。図７において、インバータの動作条件は、出力周波数２０Ｈｚ、出力電流１８Ａｍｐｓ、キャリア周波数２０ｋＨｚ、力率０．８５である。図７に示すように、従来例Ａと比較した従来例Ｂのインバータ損失は２Ｗ（−７％）の低下に留まっている。一方、本願発明のインバータ損失は従来例Ａと比較して１１Ｗ（−３８％）低下している。また、比較例のインバータ損失は従来例Ａと比較して５Ｗ（−１８％）の低下となっている。比較例では、ターンオフ損失は低減できるもののオン電圧が増加してしまうためである。このように、本願発明は、高周波数（２０ｋＨｚ）での動作条件においてインバータ損失を大幅に低減させることができる。   FIG. 7 is a graph showing inverter loss of an inverter using the semiconductor device of the present invention and the conventional example. In FIG. 7, the operating conditions of the inverter are an output frequency of 20 Hz, an output current of 18 Amps, a carrier frequency of 20 kHz, and a power factor of 0.85. As shown in FIG. 7, the inverter loss of the conventional example B compared with the conventional example A is only 2 W (−7%). On the other hand, the inverter loss of the present invention is 11 W (−38%) lower than the conventional example A. Further, the inverter loss of the comparative example is 5 W (−18%) lower than that of the conventional example A. In the comparative example, the turn-off loss can be reduced, but the on-voltage increases. Thus, the present invention can greatly reduce the inverter loss under the operating condition at a high frequency (20 kHz).

（実施の形態２）
実施の形態２では、図１に示す半導体装置の製造方法の変形例について説明する。図８および図９は、図１に示す半導体装置の他の製造プロセスを示す図である。図２に示した製造方法との違いは、フィールドストップ層３をプロトンのドナー化現象を用いて形成した点である。以下、図２に示した製造方法と同様の点については、詳細な説明を省略する。 (Embodiment 2)
In the second embodiment, a modification of the method for manufacturing the semiconductor device shown in FIG. 1 will be described. 8 and 9 are diagrams showing another manufacturing process of the semiconductor device shown in FIG. The difference from the manufacturing method shown in FIG. 2 is that the field stop layer 3 is formed by using a proton donor phenomenon. Hereinafter, detailed description of the same points as the manufacturing method shown in FIG. 2 will be omitted.

まず、図８の断面図８００に示すように、ＦＺウェハー１０の一方の主面に、Ｐベース層２、エミッタ電極５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造、Ｎ+エミッタ領域８を形成する。つぎに、ＦＺウェハー１０の表面側（ＭＯＳゲート構造が形成されている側）に、Ａｌ−Ｓｉを５μｍスパッタリングにて成膜し、フォトエッチングしてエミッタ電極５を形成する。 First, as shown in a sectional view 800 of FIG. 8, a MOS gate structure including a P base layer 2, an emitter electrode 5, a gate insulating film 6 and a gate electrode 7 is formed on one main surface of the FZ wafer 10, and an N + emitter region. 8 is formed. Next, Al-Si is deposited on the surface side (the side where the MOS gate structure is formed) of the FZ wafer 10 by sputtering with 5 μm, and the emitter electrode 5 is formed by photoetching.

つぎに、断面図８１０に示すように、ＦＺウェハー１０に対して裏面側（ＭＯＳゲート構造が形成されていない側）からプロトンを照射する。このときのプロトンの加速電圧は、たとえば２０ＭｅＶであり、プロトンのドーズ量は、たとえば１×１０12／ｃｍ2である。このとき、アルミアブソーバを用い、その厚さを調節して、プロトンの飛程がＦＺウェハー１０の裏面から１３０μｍとなるようにする。断面図８１０において、×印は、プロトンの照射によりＦＺウェハー１０内に生じた結晶欠陥１２を示す。 Next, as shown in a sectional view 810, the FZ wafer 10 is irradiated with protons from the back surface side (the side where the MOS gate structure is not formed). The proton acceleration voltage at this time is, for example, 20 MeV, and the proton dose is, for example, 1 × 10 12 / cm 2 . At this time, an aluminum absorber is used and the thickness thereof is adjusted so that the range of protons is 130 μm from the back surface of the FZ wafer 10. In the cross-sectional view 810, a cross indicates a crystal defect 12 generated in the FZ wafer 10 by proton irradiation.

つぎに、断面図８２０に示すように、エミッタ電極５の側からＦＺウェハー１０に、電子線を照射する。このとき、電子線の線量は、たとえば４０ｋＧｙである。この電子線照射によって、ＦＺウェハー１０（図１のＮ-ドリフト層１およびフィールドストップ層３となる領域）にフレンケル欠陥が導入される。その後、断面図８３０に示すように、ＦＺウェハー１０に、たとえば３５０℃、１時間程度の熱処理をおこなう。この処理によって、フィールドストップ層３が形成される。 Next, as shown in a cross-sectional view 820, the FZ wafer 10 is irradiated with an electron beam from the emitter electrode 5 side. At this time, the dose of the electron beam is, for example, 40 kGy. By this electron beam irradiation, Frenkel defects are introduced into the FZ wafer 10 (regions to be the N − drift layer 1 and the field stop layer 3 in FIG. 1). Thereafter, as shown in a sectional view 830, the FZ wafer 10 is heat-treated at 350 ° C. for about 1 hour, for example. By this processing, the field stop layer 3 is formed.

つぎに、ＦＺウェハー１０の裏面に研削またはウェットエッチングを施し、図９の断面図９００に点線で示すようにＦＺウェハー１０の厚さを減じる。このとき、ＦＺウェハー１０の厚さは１００〜１６０μｍ、たとえば１４０μｍとする。その後、断面図９１０に示すように、ＦＺウェハー１０の、研削やウェットエッチングがおこなわれた面に対してボロン（Ｂ）イオンをイオン注入する。このときのボロンイオンの加速電圧は、たとえば５０ｋｅＶであり、ボロンイオンのドーズ量は、たとえば１×１０13ａｔｏｍｓ／ｃｍ2である。 Next, grinding or wet etching is performed on the back surface of the FZ wafer 10 to reduce the thickness of the FZ wafer 10 as indicated by a dotted line in the cross-sectional view 900 of FIG. At this time, the thickness of the FZ wafer 10 is 100 to 160 μm, for example, 140 μm. Thereafter, as shown in a sectional view 910, boron (B) ions are ion-implanted into the surface of the FZ wafer 10 on which grinding or wet etching has been performed. The acceleration voltage of boron ions at this time is, for example, 50 keV, and the dose amount of boron ions is, for example, 1 × 10 13 atoms / cm 2 .

つぎに、ＦＺウェハー１０の裏面（イオン注入面）に対してＹＡＧ第２高調波レーザ等のレーザ光をダブルパルス法にて照射して、ボロンイオンを活性化させる。このとき、レーザ光のエネルギー密度は、たとえば３Ｊ／ｃｍ2、遅延時間は、たとえば３００ｎｍである。活性化されたボロンイオンはｐコレクタ層４を形成する（断面図９２０参照）。 Next, the back surface (ion implantation surface) of the FZ wafer 10 is irradiated with laser light such as a YAG second harmonic laser by the double pulse method to activate boron ions. At this time, the energy density of the laser beam is, for example, 3 J / cm 2 , and the delay time is, for example, 300 nm. The activated boron ions form the p collector layer 4 (see the sectional view 920).

最後に、Ｐコレクタ層４の表面にアルミニウム、チタン、ニッケルおよび金の順で金属を成膜しコレクタ電極９を形成して、断面図９２０に示すように半導体装置（ＩＧＢＴ）が完成する。ＦＺウェハー１０の、Ｐベース層２とフィールドストップ層３の間の部分は、Ｎ-ドリフト層１となる。図９の特性図９３０は、断面図９２０の半導体装置に対応するネットドーピング濃度のプロファイルである。 Finally, a metal film is formed on the surface of the P collector layer 4 in the order of aluminum, titanium, nickel, and gold to form the collector electrode 9, and the semiconductor device (IGBT) is completed as shown in a cross-sectional view 920. The portion of the FZ wafer 10 between the P base layer 2 and the field stop layer 3 becomes the N − drift layer 1. A characteristic diagram 930 in FIG. 9 is a net doping concentration profile corresponding to the semiconductor device in the cross-sectional view 920.

図８および図９に示す半導体装置の製造方法によれば、ウェハーを薄くする工程をおこなう前に、ウェハー表面の電極やフィールドストップ層３を形成することができる。これにより、ウェハーの薄層化工程をおこなった後にウェハー表面の電極やフィールドストップ層３を形成する場合と比較して、工程間搬送でのウェハーのハンドリングやウェハーの反りによる割れ不良を削減することができる。   According to the method for manufacturing the semiconductor device shown in FIGS. 8 and 9, the electrode on the wafer surface and the field stop layer 3 can be formed before performing the process of thinning the wafer. As a result, compared with the case where the wafer surface electrode and the field stop layer 3 are formed after the wafer thinning process, the wafer handling during the inter-process conveyance and the crack defect due to the warpage of the wafer are reduced. Can do.

（実施の形態３）
実施の形態３においても、実施の形態２と同様に図１に示す半導体装置の製造方法の変形例について説明する。図１０および図１１は、図１に示す半導体装置の他の製造プロセスを示す図である。図８および図９に示した製造方法との違いは、ＦＺウェハー１０に酸素を導入することによって、プロトンをドナー化し易くした点である。以下、図８および図９に示した製造方法と同様の点については、詳細な説明を省略する。 (Embodiment 3)
Also in the third embodiment, a modification of the method for manufacturing the semiconductor device shown in FIG. 10 and 11 are diagrams showing another manufacturing process of the semiconductor device shown in FIG. The difference from the manufacturing method shown in FIGS. 8 and 9 is that oxygen is easily introduced into a donor by introducing oxygen into the FZ wafer 10. Hereinafter, detailed description of the same points as in the manufacturing method shown in FIGS. 8 and 9 will be omitted.

まず、図１０の断面図１０００に示すように、ＦＺウェハー１０の両面から酸素を導入し、ＦＺウェハー１０における酸素濃度をおよそ１×１０15ａｔｏｍｓ／ｃｍ3とする。つぎに、断面図１０１０に示すように、標準的なＭＯＳデバイスのプロセス工程によって、Ｐベース層２、エミッタ電極５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造、Ｎ+エミッタ領域８を形成する。 First, as shown in a cross-sectional view 1000 of FIG. 10, oxygen is introduced from both sides of the FZ wafer 10 so that the oxygen concentration in the FZ wafer 10 is approximately 1 × 10 15 atoms / cm 3 . Next, as shown in a sectional view 1010, a MOS gate structure composed of a P base layer 2, an emitter electrode 5, a gate insulating film 6 and a gate electrode 7, and an N + emitter region 8 are formed by a standard MOS device process. Form.

つぎに、断面図１０２０に示すように、ＦＺウェハー１０に対して裏面側（ＭＯＳゲート構造が形成されていない側）から図８の説明と同じ条件でプロトンを照射する。断面図１０２０において、×印は、プロトンの照射によりＦＺウェハー１０内に生じた結晶欠陥１２を示す。つぎに、断面図１０３０に示すように、エミッタ電極５の側から図８の説明と同じ条件でＦＺウェハー１０に電子線を照射する。この電子線照射によって、ＦＺウェハー１０にフレンケル欠陥が導入される。   Next, as shown in a cross-sectional view 1020, protons are irradiated to the FZ wafer 10 from the back surface side (side where the MOS gate structure is not formed) under the same conditions as described in FIG. 8. In the cross-sectional view 1020, a cross indicates a crystal defect 12 generated in the FZ wafer 10 by proton irradiation. Next, as shown in a cross-sectional view 1030, the FZ wafer 10 is irradiated with an electron beam from the emitter electrode 5 side under the same conditions as described in FIG. By this electron beam irradiation, Frenkel defects are introduced into the FZ wafer 10.

その後、図１１の断面図１１００に示すように、ＦＺウェハー１０に、たとえば３５０℃、１時間程度の熱処理をおこなう。この処理によって、フィールドストップ層３が形成される。つぎに、ＦＺウェハー１０の裏面に研削またはウェットエッチングを施し、断面図１１１０に点線で示すようにＦＺウェハー１０の厚さを減じる。その後、断面図１１２０に示すように、ＦＺウェハー１０の、研削やウェットエッチングがおこなわれた面に対して、図９の説明と同じ条件でボロン（Ｂ）イオンをイオン注入する。その後、ＦＺウェハー１０の裏面（イオン注入面）に図９の説明と同じ条件でＹＡＧ第２高調波レーザ等のレーザ光をダブルパルス法にて照射して、ボロンイオンを活性化させる。   Thereafter, as shown in a sectional view 1100 of FIG. 11, the FZ wafer 10 is heat-treated at 350 ° C. for about 1 hour, for example. By this processing, the field stop layer 3 is formed. Next, grinding or wet etching is performed on the back surface of the FZ wafer 10 to reduce the thickness of the FZ wafer 10 as indicated by a dotted line in the sectional view 1110. Thereafter, as shown in a sectional view 1120, boron (B) ions are ion-implanted into the surface of the FZ wafer 10 on which grinding or wet etching has been performed under the same conditions as described in FIG. Thereafter, the back surface (ion implantation surface) of the FZ wafer 10 is irradiated with laser light such as a YAG second harmonic laser under the same conditions as described in FIG. 9 to activate boron ions.

最後に、Ｐコレクタ層４の表面にアルミニウム、チタン、ニッケルおよび金の順で金属を成膜しコレクタ電極９を形成して、断面図１１３０に示すように半導体装置（ＩＧＢＴ）が完成する。ＦＺウェハー１０の、Ｐベース層２とフィールドストップ層３の間の部分は、Ｎ-ドリフト層１となる。図１１の特性図１１４０は、断面図１１３０の半導体装置に対応するネットドーピング濃度のプロファイルである。 Finally, a metal film is formed on the surface of the P collector layer 4 in the order of aluminum, titanium, nickel, and gold to form the collector electrode 9, thereby completing the semiconductor device (IGBT) as shown in a cross-sectional view 1130. The portion of the FZ wafer 10 between the P base layer 2 and the field stop layer 3 becomes the N − drift layer 1. A characteristic diagram 1140 in FIG. 11 is a net doping concentration profile corresponding to the semiconductor device in the cross-sectional view 1130.

図１０および図１１に示す半導体装置の製造方法によれば、ウェハーに酸素を導入し、プロトンをドナー化し易くすることによって、より精度よくフィールドストップ層３を形成することができる。   According to the method for manufacturing the semiconductor device shown in FIGS. 10 and 11, the field stop layer 3 can be formed with higher accuracy by introducing oxygen into the wafer to facilitate the formation of protons as donors.

（実施の形態４）
図１２は、実施の形態４にかかる半導体装置の構成、ネットドーピング濃度およびプロトン分布を示す図である。実施の形態４にかかる半導体装置は、図１２の断面図１２００に示すように、Ｎ-ドリフト層１、Ｐベース層２、フィールドストップ層３、Ｐコレクタ層４、エミッタ電極５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造、Ｎ+エミッタ領域８、コレクタ電極９が形成されている。 (Embodiment 4)
FIG. 12 is a diagram illustrating the configuration, net doping concentration, and proton distribution of the semiconductor device according to the fourth embodiment. The semiconductor device according to the fourth embodiment includes an N − drift layer 1, a P base layer 2, a field stop layer 3, a P collector layer 4, an emitter electrode 5, and a gate insulating film 6, as shown in a sectional view 1200 of FIG. A MOS gate structure including the gate electrode 7, an N + emitter region 8, and a collector electrode 9 are formed.

また、図１２においてエミッタ電極５からの距離−ネットドーピング（ｌｏｇ）および高注入ライフタイム（μｓ）の特性図１２１０に示すように、Ｎ-ドリフト層１のネットドーピング濃度は、Ｎ-ドリフト層１のほぼ中間付近にピークを有し、Ｐベース層２およびフィールドストップ層３に向かって、傾きをもって減少している。すなわち、図１２に示す半導体装置は、ブロードバッファ構造となっている。Ｐベース層２、フィールドストップ層３およびＰコレクタ層４のネットドーピング濃度は、ともにＮ-ドリフト層１のネットドーピング濃度よりも高い。 The distance from the emitter electrode 5 in FIG. 12 - as shown in the characteristic diagram 1210 of a net doping (log) and high injection lifetime (.mu.s), N - net doping concentration of the drift layer 1, N - drift layer 1 , Has a peak in the vicinity of the middle, and decreases toward the P base layer 2 and the field stop layer 3 with an inclination. That is, the semiconductor device shown in FIG. 12 has a broad buffer structure. The net doping concentration of P base layer 2, field stop layer 3 and P collector layer 4 are all higher than the net doping concentration of N − drift layer 1.

Ｐベース層２とＮ-ドリフト層１との界面までの距離は、３μｍである。Ｐコレクタ層４とコレクタ電極９との界面までの距離は、１２０μｍである。フィールドストップ層３とＰコレクタ層４との界面から、Ｐコレクタ層４とコレクタ電極９との界面までの距離、すなわちＰコレクタ層４の厚さは、０．５μｍである。また、ドリフト層厚Ｗdは１１６．５μｍである。 The distance to the interface between the P base layer 2 and the N − drift layer 1 is 3 μm. The distance to the interface between the P collector layer 4 and the collector electrode 9 is 120 μm. The distance from the interface between the field stop layer 3 and the P collector layer 4 to the interface between the P collector layer 4 and the collector electrode 9, that is, the thickness of the P collector layer 4 is 0.5 μm. The drift layer thickness W d is 116.5 μm.

Ｐベース層２のネットドーピング濃度は、エミッタ電極５との界面において５×１０16ａｔｏｍｓ／ｃｍ3であり、Ｎ-ドリフト層１に向かって低くなり、Ｎ-ドリフト層１との界面では、５×１０13ａｔｏｍｓ／ｃｍ3よりも低い。Ｎ-ドリフト層１のネットドーピング濃度は、Ｐベース層２との界面では、５×１０13ａｔｏｍｓ／ｃｍ3よりも低いが、Ｐベース層２との界面近傍で５×１０13ａｔｏｍｓ／ｃｍ3となる。 Net doping concentration of the P base layer 2 is 5 × 10 16 atoms / cm 3 at the interface with the emitter electrode 5, N - becomes lower toward the drift layer 1, N - at the interface between the drift layer 1, 5 × 10 13 atoms / cm 3 lower. N - net doping concentration of the drift layer 1, at the interface between the P base layer 2, 5 is lower than × 10 13 atoms / cm 3, P base layer 2 in the vicinity of the interface 5 × 10 13 atoms / cm 3 and It becomes.

そして、Ｎ-ドリフト層１のほぼ中間付近でピークとなる箇所のネットドーピング濃度は、１．５×１０14ａｔｏｍｓ／ｃｍ3である。また、Ｎ-ドリフト層１の、フィールドストップ層３との界面およびその付近におけるネットドーピング濃度は、５×１０13ａｔｏｍｓ／ｃｍ3である。 The net doping concentration at the peak in the vicinity of the middle of the N − drift layer 1 is 1.5 × 10 14 atoms / cm 3 . The net doping concentration of the N − drift layer 1 at the interface with the field stop layer 3 and in the vicinity thereof is 5 × 10 13 atoms / cm 3 .

フィールドストップ層３のネットドーピング濃度は、Ｎ-ドリフト層１との界面において５×１０13ａｔｏｍｓ／ｃｍ3であり、Ｐコレクタ層４に向かって高くなる。フィールドストップ層３のネットドーピング濃度は、Ｐコレクタ層４との界面近傍でＮ-ドリフト層１のピークのネットドーピング濃度である１．５×１０14ａｔｏｍｓ／ｃｍ3よりも高くなるが、Ｐコレクタ層４との界面では、５×１０13ａｔｏｍｓ／ｃｍ3よりも低い。 The net doping concentration of the field stop layer 3 is 5 × 10 13 atoms / cm 3 at the interface with the N − drift layer 1 and increases toward the P collector layer 4. The net doping concentration of the field stop layer 3 is higher than 1.5 × 10 14 atoms / cm 3, which is the peak net doping concentration of the N − drift layer 1 in the vicinity of the interface with the P collector layer 4. At the interface with the layer 4, it is lower than 5 × 10 13 atoms / cm 3 .

Ｐコレクタ層４のネットドーピング濃度は、フィールドストップ層３との界面において５×１０13ａｔｏｍｓ／ｃｍ3よりも低いが、コレクタ電極９に向かって高くなり、コレクタ電極９との界面で１×１０18ａｔｏｍｓ／ｃｍ3となる。 The net doping concentration of the P collector layer 4 is lower than 5 × 10 13 atoms / cm 3 at the interface with the field stop layer 3, but increases toward the collector electrode 9, and 1 × 10 at the interface with the collector electrode 9. 18 atoms / cm 3 .

また、図１２の特性図１２１０に示すように、図１２に示す半導体装置の高注入ライフタイムτHLは約５μｓとなっている。また、両極性キャリア拡散長Ｌaは９７μｍであり、両極性キャリア拡散長Ｌaは、ドリフト層厚Ｗd（１１６．５μｍ）よりも小さくなっている。 Further, as shown in the characteristic diagram 1210 of FIG. 12, the high implantation lifetime τ HL of the semiconductor device shown in FIG. 12 is about 5 μs. The ambipolar carrier diffusion length L a is 97 [mu] m, ambipolar carrier diffusion length L a is smaller than the drift layer thickness W d (116.5μm).

図１２に示す半導体装置は、たとえば、図８および図９に示したプロセスとほぼ同様のプロセスで製造することができる。図８および図９に示したプロセスと異なる点は、ＦＺウェハー１０にプロトンを照射する際（図８の断面図８１０参照）、アルミアブソーバを用いて飛程がＦＺウェハー１０の裏面（エミッタ電極５が形成されていない面）側から１３０μｍとなるように１回目の照射をおこなった後、アルミアブソーバを用いて飛程が表面から５０μｍとなるように２回目の照射をおこなう点である。このときのプロトンの加速電圧は、たとえば９ＭｅＶである。   The semiconductor device shown in FIG. 12 can be manufactured, for example, by a process substantially similar to the process shown in FIGS. 8 and 9 differs from the process shown in FIGS. 8 and 9 in that when the FZ wafer 10 is irradiated with protons (see the cross-sectional view 810 in FIG. 8), the range of the back surface of the FZ wafer 10 using the aluminum absorber (emitter electrode 5). After the first irradiation is performed from the side where the surface is not formed) to 130 μm, the second irradiation is performed using an aluminum absorber so that the range is 50 μm from the surface. The acceleration voltage of protons at this time is 9 MeV, for example.

２回目のプロトン照射をおこなった段階で、ＦＺウェハー１０には、ドナー化したブロードバッファ層を中心にＮ-ドリフト層１の５０％以上の領域でフレンケル欠陥が導入される。この後、図８の説明と同様に、たとえば４０ｋＧｙの線量で電子線を照射した後に、熱処理をおこなって欠陥を導入する。これにより、実施の形態４にかかる半導体装置の規格化オン電圧は１．０４以下となり、ターンオフ損失を低減することができる。なお、２回目のプロトン照射をおこなった段階で熱処理をおこなうことによって欠陥を形成してもよい。 At the stage where the second proton irradiation is performed, Frenkel defects are introduced into the FZ wafer 10 in a region of 50% or more of the N − drift layer 1 centering on the donor broad buffer layer. Thereafter, similarly to the description of FIG. 8, for example, after irradiation with an electron beam with a dose of 40 kGy, heat treatment is performed to introduce defects. As a result, the normalized on-voltage of the semiconductor device according to the fourth embodiment is 1.04 or less, and the turn-off loss can be reduced. In addition, you may form a defect by performing heat processing in the step which performed proton irradiation of the 2nd time.

図１２に示す半導体装置は、ブロードバッファ構造が形成されているため、ターンオフ時のサージ電圧が低く抑えられ、発振現象が発生しにくい。このため、図１２に示す半導体装置は、ＥＭＩノイズ（電磁放射ノイズ）を低減させることができる。   Since the semiconductor device shown in FIG. 12 has a broad buffer structure, a surge voltage at the time of turn-off is suppressed to a low level, and an oscillation phenomenon hardly occurs. For this reason, the semiconductor device shown in FIG. 12 can reduce EMI noise (electromagnetic radiation noise).

（実施の形態５）
図１３は、実施の形態５にかかる半導体装置の構成、ネットドーピング濃度を示す図である。実施の形態５にかかる半導体装置は、実施の形態４にかかる半導体装置と同様に、ブロードバッファ構造となっている。実施の形態５にかかる半導体装置のブロードバッファ構造は、アクセプタ補償によって形成されている。アクセプタ補償とは、ブロードバッファ層のドーピング濃度がＦＺウェハーのドーピング濃度よりも低くなるように、ＦＺウェハーの表面側および裏面側からアクセプタ元素を導入し、深く拡散させて濃度を補償させるものである。 (Embodiment 5)
FIG. 13 is a diagram illustrating the configuration and net doping concentration of the semiconductor device according to the fifth embodiment. Similar to the semiconductor device according to the fourth embodiment, the semiconductor device according to the fifth embodiment has a broad buffer structure. The broad buffer structure of the semiconductor device according to the fifth embodiment is formed by acceptor compensation. In the acceptor compensation, acceptor elements are introduced from the front side and the back side of the FZ wafer so that the doping concentration of the broad buffer layer is lower than the doping concentration of the FZ wafer, and the concentration is compensated by deep diffusion. .

実施の形態５にかかる半導体装置は、図１３の断面図１３００に示すように、Ｎ-ドリフト層１、Ｐベース層２、フィールドストップ層３、Ｐコレクタ層４、エミッタ電極５、ゲート絶縁膜６およびゲート電極７からなるＭＯＳゲート構造、Ｎ+エミッタ領域８、コレクタ電極９が形成されている。 The semiconductor device according to the fifth embodiment includes an N − drift layer 1, a P base layer 2, a field stop layer 3, a P collector layer 4, an emitter electrode 5, and a gate insulating film 6, as shown in a sectional view 1300 of FIG. 13. A MOS gate structure including the gate electrode 7, an N + emitter region 8, and a collector electrode 9 are formed.

一例として、実施の形態５の半導体装置の各部のネットドーピング濃度および寸法を例示する。ただし、実施の形態１で例示した値と異なる値のみ説明する。図１３においてエミッタ電極５からの距離−ネットドーピング濃度（ｌｏｇ）の特性図１３１０に示すように、Ｐコレクタ層４とコレクタ電極９との界面までの距離は、１２０μｍである。   As an example, the net doping concentration and dimensions of each part of the semiconductor device of the fifth embodiment are illustrated. However, only values different from the values exemplified in the first embodiment will be described. In FIG. 13, the distance from the emitter electrode 5 to the net doping concentration (log) characteristic diagram 1310, the distance to the interface between the P collector layer 4 and the collector electrode 9 is 120 μm.

また、半導体装置の基板全体のドナー濃度は１．５×１０14ａｔｏｍｓ／ｃｍ3である。エミッタ電極５とＰベース層２との界面からＮ-ドリフト層１のほぼ中央（ネットドーピング濃度がピークになる付近）にかけて、アクセプタとしてアルミニウム（Ａｌ）またはガリウム（Ｇａ）が拡散されている。また、コレクタ電極９とＰコレクタ層４との界面からＮ-ドリフト層１のほぼ中央にかけて、アクセプタとして亜鉛（Ｚｎ）または白金（Ｐｔ）が拡散されている。このアクセプタ濃度は、各位置において基板全体のドナー濃度より低くなっている。 The donor concentration of the entire substrate of the semiconductor device is 1.5 × 10 14 atoms / cm 3 . Aluminum (Al) or gallium (Ga) is diffused as an acceptor from the interface between the emitter electrode 5 and the P base layer 2 to almost the center of the N − drift layer 1 (near the peak of the net doping concentration). Further, zinc (Zn) or platinum (Pt) is diffused as an acceptor from the interface between the collector electrode 9 and the P collector layer 4 to almost the center of the N − drift layer 1. This acceptor concentration is lower than the donor concentration of the entire substrate at each position.

つぎに、実施の形態５にかかる半導体装置の製造プロセスについて説明する。まず、ＦＺウェハーの一方の表面から、アルミニウムまたはガリウムなどの、ボロンよりも拡散係数の大きい元素をイオン注入する。その際の加速電圧は、たとえば２００ｋｅＶであり、ドーズ量は、たとえば５×１０13ａｔｏｍｓ／ｃｍ2である。つぎに、注入したイオンを、表面濃度５×１０13／ｃｍ3、表面から約５０μｍの位置まで拡散させる。つづいて、標準的なＭＯＳデバイスのプロセス工程によってＭＯＳゲート構造を形成する。その後、エミッタ電極５を形成する前に、ＦＺウェハーを裏面から研削し、厚さを１３５μｍとする。 Next, a manufacturing process of the semiconductor device according to the fifth embodiment will be described. First, an element having a diffusion coefficient larger than that of boron, such as aluminum or gallium, is ion-implanted from one surface of the FZ wafer. The acceleration voltage at that time is, for example, 200 keV, and the dose amount is, for example, 5 × 10 13 atoms / cm 2 . Next, the implanted ions are diffused to a position with a surface concentration of 5 × 10 13 / cm 3 and about 50 μm from the surface. Subsequently, a MOS gate structure is formed by standard MOS device process steps. Thereafter, before the emitter electrode 5 is formed, the FZ wafer is ground from the back surface to a thickness of 135 μm.

つぎに、亜鉛または白金などの、アルミニウムやガリウムよりもさらに拡散係数が大きいイオンをＦＺウェハーの裏面から注入する。その際の加速電圧は、たとえば１００ｋｅＶ、ドーズ量は、たとえば１×１０12／ｃｍ2である。そして、たとえば１０００℃、１時間の熱処理を行って、注入したイオンを、表面濃度５×１０13／ｃｍ3、表面から約５０μｍの位置まで拡散させる。ここまでの処理によって、アクセプタ補償によってブロードバッファ層が形成される。 Next, ions having a larger diffusion coefficient than aluminum or gallium, such as zinc or platinum, are implanted from the back surface of the FZ wafer. The acceleration voltage at that time is, for example, 100 keV, and the dose amount is, for example, 1 × 10 12 / cm 2 . Then, for example, heat treatment is performed at 1000 ° C. for 1 hour to diffuse the implanted ions to a position with a surface concentration of 5 × 10 13 / cm 3 and about 50 μm from the surface. By the processing so far, a broad buffer layer is formed by acceptor compensation.

その後、実施の形態１または実施の形態２と同様の条件で、セレンの注入またはプロトンの照射をおこなって、フィールドストップ層３を形成する。また、実施の形態４と同様の条件で電子線の照射および熱処理をおこなう。後の工程は、実施の形態２の半導体装置の製造方法と同様である。実施の形態５によれば、実施の形態４の半導体装置と同様に、低損失で発振現象が生じにくい半導体装置が得られる。   Thereafter, selenium is injected or protons are irradiated under the same conditions as in the first or second embodiment, thereby forming the field stop layer 3. In addition, electron beam irradiation and heat treatment are performed under the same conditions as in the fourth embodiment. The subsequent steps are the same as those in the method for manufacturing the semiconductor device of the second embodiment. According to the fifth embodiment, similar to the semiconductor device of the fourth embodiment, a semiconductor device with low loss and less prone to oscillation can be obtained.

（本発明の適用例）
図１４および図１５は、本発明を適用した逆導通ＩＧＢＴの構成を示す図である。図１４に示すＩＧＢＴ１４００は、同一の半導体チップ内に、ＩＧＢＴ部１４０１とＦＷＤ（フリーホイーリングダイオード）部１４０２が設けられている。また、少なくともＩＧＢＴ部１４０１は、エッジ構造１４０３によって周囲を囲まれている。このようなデバイスは、たとえば特開２００４−３６３３２８号公報に開示されている。 (Application example of the present invention)
14 and 15 are diagrams showing a configuration of a reverse conducting IGBT to which the present invention is applied. An IGBT 1400 shown in FIG. 14 is provided with an IGBT part 1401 and an FWD (free wheeling diode) part 1402 in the same semiconductor chip. Further, at least the IGBT part 1401 is surrounded by an edge structure 1403. Such a device is disclosed in, for example, Japanese Patent Application Laid-Open No. 2004-363328.

ＩＧＢＴ部１４０１の内側もしくはエッジ構造１４０３との間の表面側（アノード電極側）には、Ｐアノード層が形成されている。Ｐアノード層の面積は、ＩＧＢＴ部１４０１の面積の３０％程度もしくは３０％以下である。Ｐアノード層は、ボロンをドーズ量１×１０13／ｃｍ2で注入することによって形成する。また、Ｐアノード層が形成された領域の裏面側（カソード電極側）には、Ｎ+カソード層が形成されている。Ｎ+カソード層は、リンを注入することによって形成されている。Ｐアノード層とＮ+カソード層を形成する際は、両面アライナーを用いて、表面側と裏面側の位置を合わせてイオンを注入する。また、ＩＧＢＴ１４００には、実施の形態１と同様の方法でフィールドストップ層が形成されている。また、ＩＧＢＴ１４００には、実施の形態１と同様の方法でフレンケル欠陥が導入されている。 A P anode layer is formed on the inner side of the IGBT part 1401 or on the surface side (anode electrode side) between the IGBT part 1401 and the edge structure 1403. The area of the P anode layer is about 30% or less than 30% of the area of the IGBT part 1401. The P anode layer is formed by implanting boron at a dose of 1 × 10 13 / cm 2 . An N + cathode layer is formed on the back surface side (cathode electrode side) of the region where the P anode layer is formed. The N + cathode layer is formed by implanting phosphorus. When forming the P anode layer and the N + cathode layer, ions are implanted using a double-sided aligner so that the positions of the front and back sides are aligned. Further, a field stop layer is formed on the IGBT 1400 in the same manner as in the first embodiment. Further, Frenkel defects are introduced into the IGBT 1400 in the same manner as in the first embodiment.

ＩＧＢＴ１４００は、１つの半導体チップ上にＩＧＢＴ部１４０１およびＦＷＤ部１４０２を形成するため、ＩＧＢＴモジュール組立て時に部品点数を少なくすることができる。また、ＩＧＢＴ１４００は、ＩＧＢＴ部１４０１とＦＷＤ部１４０２とでエッジ構造１４０３を共有できるので、ＩＧＢＴ部１４０１とＦＷＤ部１４０２とをそれぞれ単体で形成する場合と比べて、デバイスの面積をおよそ７０％削減することができる。   Since the IGBT 1400 forms the IGBT part 1401 and the FWD part 1402 on one semiconductor chip, the number of parts can be reduced when the IGBT module is assembled. In addition, since the IGBT portion 1401 and the FWD portion 1402 can share the edge structure 1403, the IGBT 1400 can reduce the area of the device by about 70% compared to the case where the IGBT portion 1401 and the FWD portion 1402 are formed individually. be able to.

図１４に示すＩＧＢＴ１４００は、定格電流が１０Ａ以下の家電用途（ＩＨ加熱器、インバータエアコン、インバータ洗濯機など）の電力変換装置に適している。本発明を適用することによって、より低損失な電力変換装置を得ることができる。なお、実施の形態２〜４にかかる半導体装置および半導体装置の製造方法を用いて、同様のＩＧＢＴを形成してもよい。また、図１５に示すＩＧＢＴ１５００のように、裏面側（カソード電極側）をコレクタショート構造にすることによって、両面アライメントを用いずに、より簡易な方法で逆導通ＩＧＢＴを形成することも可能である。   The IGBT 1400 shown in FIG. 14 is suitable for a power converter for home appliances (IH heater, inverter air conditioner, inverter washing machine, etc.) with a rated current of 10 A or less. By applying the present invention, a power converter with lower loss can be obtained. In addition, you may form the same IGBT using the semiconductor device concerning Embodiment 2-4, and the manufacturing method of a semiconductor device. Further, by using a collector short structure on the back side (cathode electrode side) as in the IGBT 1500 shown in FIG. 15, it is possible to form a reverse conducting IGBT by a simpler method without using double-sided alignment. .

また、実施の形態１にかかる半導体装置のダイシング面に、表面側（エミッタ電極側）と裏面側（コレクタ電極側）とをつなぐようにＰ型の深い分離層を形成すれば、ＦＷＤ部を形成することなく逆阻止型ＩＧＢＴを形成することができる。この分離層は、１２００Ｖの耐圧クラスの素子であればボロンを注入し、１３５０℃、１０日間の熱処理をおこなって拡散させることによって形成することができる。また、ボロンに代えてアルミニウムを注入すればおよそ半分の時間で分離層を形成することができる。このような方法で形成した逆阻止型ＩＧＢＴは、低損失なだけでなく、Ｎ-ドリフト層の両極性キャリア拡散長が短くなることによって、逆バイアス時の漏れ電流も低減することができる。なお、逆バイアス時の空乏層がベース層に到達するのを防ぐため、Ｎ+層をＰベース層よりも深く形成してもよい。 Further, if a P-type deep isolation layer is formed on the dicing surface of the semiconductor device according to the first embodiment so as to connect the front surface side (emitter electrode side) and the back surface side (collector electrode side), the FWD portion is formed. The reverse blocking IGBT can be formed without doing so. This isolation layer can be formed by injecting boron if it is an element of the breakdown voltage class of 1200 V, and performing diffusion at 1350 ° C. for 10 days. If aluminum is implanted instead of boron, the separation layer can be formed in approximately half the time. The reverse blocking IGBT formed by such a method not only has low loss, but also reduces the leakage current during reverse bias by reducing the bipolar carrier diffusion length of the N − drift layer. In order to prevent the depletion layer at the time of reverse bias from reaching the base layer, the N + layer may be formed deeper than the P base layer.

さらに、本発明にかかるＩＧＢＴの適用例を図１６および図１７に示す。図１６および図１７は、本発明を適用したコンバータ−インバータ回路の構成を示す図である。図１６に示すコンバータ−インバータ回路１６００は、コンバータ部でダイオードによる整流をおこなう。また、図１７に示すコンバータ−インバータ回路１７００は、コンバータ部にもＩＧＢＴが用いられている。図１７に示すコンバータ−インバータ回路１７００では、還流電流の制御によって１次側に電力を戻すことができ、省エネルギー効果をより大きくすることができる。   Furthermore, the application example of IGBT concerning this invention is shown in FIG. 16 and FIG. 16 and 17 are diagrams showing the configuration of a converter-inverter circuit to which the present invention is applied. A converter-inverter circuit 1600 shown in FIG. 16 performs rectification by a diode in the converter unit. In the converter-inverter circuit 1700 shown in FIG. 17, an IGBT is also used in the converter unit. In the converter-inverter circuit 1700 shown in FIG. 17, power can be returned to the primary side by controlling the return current, and the energy saving effect can be further increased.

以上説明したように、本発明にかかる半導体装置によれば、高速での動作時にも低損失な半導体装置が得られる。また、本発明にかかる半導体装置の製造方法によれば、高速での動作時にも低損失な半導体装置を、ＦＺバルクウェハーを用いて安価に、かつ制御性よく製造することができる。   As described above, according to the semiconductor device of the present invention, a low-loss semiconductor device can be obtained even when operating at high speed. Further, according to the method for manufacturing a semiconductor device according to the present invention, a low-loss semiconductor device can be manufactured at low cost and with good controllability even when operating at high speed.

以上のように、本発明にかかる半導体装置およびその製造方法は、電力用半導体装置に有用であり、特に、電気的損失および放射電磁ノイズの低いＩＧＢＴモジュールやＩＰＭ（インテリジェントパワーモジュール）に適している。   As described above, the semiconductor device and the manufacturing method thereof according to the present invention are useful for power semiconductor devices, and are particularly suitable for IGBT modules and IPMs (intelligent power modules) with low electrical loss and radiated electromagnetic noise. .

実施の形態１にかかる半導体装置の構成および特性を示す図である。1 is a diagram illustrating a configuration and characteristics of a semiconductor device according to a first embodiment; 図１に示す半導体装置の製造プロセスを示す図である。It is a figure which shows the manufacturing process of the semiconductor device shown in FIG. 図１に示す半導体装置および従来技術による半導体装置のターンオフ損失およびオン電圧のトレードオフ特性を示すグラフである。2 is a graph showing trade-off characteristics of turn-off loss and on-voltage of the semiconductor device shown in FIG. 1 and a semiconductor device according to the prior art. 図３のターンオフ特性の測定に用いるチョッパー回路の回路図である。FIG. 4 is a circuit diagram of a chopper circuit used for measuring the turn-off characteristics of FIG. 3. 図１に示す半導体装置および従来技術による半導体装置の少数キャリアの濃度分布を示したグラフである。2 is a graph showing minority carrier concentration distributions of the semiconductor device shown in FIG. 1 and a semiconductor device according to the prior art. Ｎ-ドリフト層における両極性キャリア拡散長と半導体装置のオン電圧との関係を示したグラフである。5 is a graph showing the relationship between the ambipolar carrier diffusion length in the N − drift layer and the on-voltage of the semiconductor device. 本願発明および従来例の半導体装置を用いたインバータのインバータ損失を示すグラフである。It is a graph which shows the inverter loss of the inverter using the semiconductor device of this invention and a prior art example. 図１に示す半導体装置の他の製造プロセスを示す図である。It is a figure which shows the other manufacturing process of the semiconductor device shown in FIG. 図１に示す半導体装置の他の製造プロセスを示す図である。It is a figure which shows the other manufacturing process of the semiconductor device shown in FIG. 図１に示す半導体装置の他の製造プロセスを示す図である。It is a figure which shows the other manufacturing process of the semiconductor device shown in FIG. 図１に示す半導体装置の他の製造プロセスを示す図である。It is a figure which shows the other manufacturing process of the semiconductor device shown in FIG. 実施の形態４にかかる半導体装置の構成、ネットドーピング濃度およびプロトン分布を示す図である。FIG. 6 is a diagram illustrating a configuration, net doping concentration, and proton distribution of a semiconductor device according to a fourth embodiment. 実施の形態５にかかる半導体装置の構成、ネットドーピング濃度を示す図である。FIG. 10 is a diagram illustrating a configuration of a semiconductor device according to a fifth embodiment and a net doping concentration. 本発明を適用した逆導通ＩＧＢＴの構成を示す図である。It is a figure which shows the structure of reverse conduction IGBT to which this invention is applied. 本発明を適用した逆導通ＩＧＢＴの構成を示す図である。It is a figure which shows the structure of reverse conduction IGBT to which this invention is applied. 本発明を適用したコンバータ−インバータ回路の構成を示す図である。It is a figure which shows the structure of the converter-inverter circuit to which this invention is applied. 本発明を適用したコンバータ−インバータ回路の構成を示す図である。It is a figure which shows the structure of the converter-inverter circuit to which this invention is applied. 従来型のＩＧＢＴの構成および特性を示す図である。It is a figure which shows the structure and characteristic of conventional IGBT. 従来型のＩＧＢＴの構成および特性を示す図である。It is a figure which shows the structure and characteristic of conventional IGBT.

符号の説明Explanation of symbols

１ Ｎ-ドリフト層
２ Ｐベース層
３ フィールドストップ層
４ Ｐコレクタ層
５ エミッタ電極
６ ゲート絶縁膜
７ ゲート電極
８ Ｎ+エミッタ領域
９ コレクタ電極 1 N − drift layer 2 P base layer 3 field stop layer 4 P collector layer 5 emitter electrode 6 gate insulating film 7 gate electrode 8 N + emitter region 9 collector electrode

Claims (6)

第１導電型ドリフト層を有する半導体基板と、前記第１導電型ドリフト層の第１主面側の上に形成され前記第１導電型ドリフト層よりも不純物濃度が高い第１導電型フィールドストップ層と、前記第１導電型フィールドストップ層の上に形成され前記第１導電型ドリフト層よりも不純物濃度が高く、さらに前記第１導電型フィールドストップ層よりも厚さが薄い第２導電型コレクタ層と、前記第２導電型コレクタ層に接するコレクタ電極と、前記第１導電型ドリフト層の第２主面側の少なくとも一部に形成され前記第１導電型ドリフト層よりも不純物濃度が高い第２導電型ベース層と、前記第２導電型ベース層の表面に選択的に形成された第１導電型エミッタ領域と、前記第２導電型ベース層のうち前記第１導電型ドリフト層および前記第１導電型エミッタ領域に挟まれる部分に接するゲート絶縁膜と当該ゲート絶縁膜に接するゲート電極とからなるＭＯＳゲート構造と、前記第１導電型エミッタ領域と前記第２導電型ベース層とに接触するエミッタ電極と、を備える半導体装置であって、
前記第１導電型フィールドストップ層はプロトンによる結晶欠陥がドナー化してなる層であり、
前記第１導電型ドリフト層には、前記第１導電型ドリフト層の深さ方向に沿って熱平衡密度以上のフレンケル欠陥が導入されており、前記第１導電型ドリフト層における電子のライフタイムと正孔のライフタイムとの和が０．１μｓ以上６０μｓ以下であり、
前記第１導電型ドリフト層の深さ方向の厚さと前記第１導電型フィールドストップ層の深さ方向の厚さとの和が、前記第１導電型ドリフト層のフレンケル欠陥密度が熱平衡密度である場合の電子および正孔の拡散長よりも小さく、
前記フレンケル欠陥が前記プロトンによる結晶欠陥のドナーも含むことにより、前記第１導電型ドリフト層の少数キャリア濃度が、前記第１導電型エミッタ領域側よりも前記第２導電型コレクタ層側で低くなっており、
前記第２導電型コレクタ層と前記第１導電型フィールドストップ層とのｐｎ接合が、前記半導体基板のチップ側面に達していることを特徴とする半導体装置。 A semiconductor substrate having a first conductivity type drift layer, and a first conductivity type field stop layer formed on the first main surface side of the first conductivity type drift layer and having a higher impurity concentration than the first conductivity type drift layer. A second conductivity type collector layer which is formed on the first conductivity type field stop layer and has a higher impurity concentration than the first conductivity type drift layer and is thinner than the first conductivity type field stop layer. And a collector electrode in contact with the second conductivity type collector layer and a second impurity concentration higher than that of the first conductivity type drift layer formed on at least part of the second main surface side of the first conductivity type drift layer. A conductivity type base layer; a first conductivity type emitter region selectively formed on a surface of the second conductivity type base layer; and the first conductivity type drift layer and the first of the second conductivity type base layers. A MOS gate structure comprising a gate insulating film in contact with a portion sandwiched between the electric emitter regions and a gate electrode in contact with the gate insulating film, and an emitter in contact with the first conductive type emitter region and the second conductive type base layer An electrode, and a semiconductor device comprising:
The first conductivity type field stop layer is a layer in which crystal defects due to protons are converted into donors.
In the first conductivity type drift layer, a Frenkel defect having a thermal equilibrium density or higher is introduced along the depth direction of the first conductivity type drift layer, and the lifetime of electrons in the first conductivity type drift layer and the positive polarity are positive. The sum of the lifetime of the holes is 0.1 μs or more and 60 μs or less ,
The sum of the thickness in the depth direction before Symbol thickness and the first conductivity type field stop layer in the depth direction of the first conductivity type drift layer, Frenkel defect density of the first conductivity type drift layer is a thermal equilibrium density Smaller than the electron and hole diffusion length of the case,
Since the Frenkel defect also includes a donor of a crystal defect due to the proton, the minority carrier concentration of the first conductivity type drift layer is lower on the second conductivity type collector layer side than on the first conductivity type emitter region side. And
A semiconductor device, wherein a pn junction between the second conductivity type collector layer and the first conductivity type field stop layer reaches a chip side surface of the semiconductor substrate. 前記第１導電型ドリフト層のほぼ中間付近にピークを有し、前記第２導電型ベース層および前記第１導電型フィールドストップ層に向かって傾きをもって減少する不純物濃度分布を有するドナー化したブロードバッファ層をさらに備え、
前記ブロードバッファ層を中心に前記第１導電型ドリフト層のうち前記コレクタ層側の５０％以上の厚さの領域に、前記第１導電型ドリフト層の深さ方向に沿って熱平衡密度以上のフレンケル欠陥が導入されていることを特徴とする請求項１に記載の半導体装置。 A donor broad buffer having a peak in the vicinity of the middle of the first conductivity type drift layer and an impurity concentration distribution that decreases with an inclination toward the second conductivity type base layer and the first conductivity type field stop layer. Further comprising a layer,
A Frenkel having a thermal equilibrium density or higher along the depth direction of the first conductivity type drift layer in a region having a thickness of 50% or more on the collector layer side of the first conductivity type drift layer around the broad buffer layer. The semiconductor device according to claim 1, wherein a defect is introduced. 前記第１導電型ドリフト層の深さ方向の厚さと前記第１導電型フィールドストップ層の深さ方向の厚さとの和は、前記第１導電型ドリフト層または前記第１導電型フィールドストップ層における電子および正孔の拡散長の２倍よりも小さいことを特徴とする請求項１または２に記載の半導体装置。   The sum of the thickness in the depth direction of the first conductivity type drift layer and the thickness in the depth direction of the first conductivity type field stop layer is the same as that in the first conductivity type drift layer or the first conductivity type field stop layer. 3. The semiconductor device according to claim 1, wherein the semiconductor device is smaller than twice the diffusion length of electrons and holes. 請求項１〜３のいずれか一つに記載の半導体装置を製造する場合において、
前記第１導電型ドリフト層の少数キャリア濃度が前記第１導電型エミッタ領域側よりも前記第２導電型コレクタ層側で低くなるように、前記第１導電型ドリフト層となる第１導電型半導体基板の、前記第１導電型ドリフト層の５０％以上の厚さの領域に、前記第１導電型半導体基板の深さ方向に沿って熱平衡密度以上のフレンケル欠陥を導入する工程と、
前記フレンケル欠陥が導入された前記第１導電型半導体基板の厚さを減じる工程と、
厚さが減じられた前記第１導電型半導体基板に不純物を注入して、前記第１導電型フィールドストップ層とのｐｎ接合が前記第１導電型半導体基板のチップ側面に達し、かつ前記第１導電型フィールドストップ層よりも厚さが薄い前記第２導電型コレクタ層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 In the case of manufacturing the semiconductor device according to claim 1,
Wherein as the minority carrier concentration of the first conductivity type drift layer is lower in said second conductivity type collector layer side of the first conductive type emitter region side, before Symbol first conductivity type comprising a first conductive type drift layer Introducing a Frenkel defect having a thermal equilibrium density or more into a region of the semiconductor substrate having a thickness of 50% or more of the first conductivity type drift layer along the depth direction of the first conductivity type semiconductor substrate;
Reducing the thickness of the first conductive semiconductor substrate into which the Frenkel defect has been introduced;
Impurities are implanted into the first conductivity type semiconductor substrate having a reduced thickness so that a pn junction with the first conductivity type field stop layer reaches the chip side surface of the first conductivity type semiconductor substrate, and the first Forming the second conductivity type collector layer having a thickness smaller than that of the conductivity type field stop layer;
A method for manufacturing a semiconductor device, comprising: 前記第１導電型半導体基板に荷電粒子線を照射して前記第１導電型半導体基板に熱平衡密度以上のフレンケル欠陥を導入することを特徴とする請求項４に記載の半導体装置の製造方法。   5. The method of manufacturing a semiconductor device according to claim 4, wherein a Frenkel defect having a thermal equilibrium density or more is introduced into the first conductive type semiconductor substrate by irradiating the first conductive type semiconductor substrate with a charged particle beam. 前記荷電粒子線は、電子線であることを特徴とする請求項５に記載の半導体装置の製造方法。   6. The method of manufacturing a semiconductor device according to claim 5, wherein the charged particle beam is an electron beam.
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