JP5311003B2 - Semiconductor device - Google Patents

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Description

本発明は、半導体装置に関する。   The present invention relates to a semiconductor device.

半導体装置の性能を高めるために、高速動作が可能で、耐圧の大きいＭＯＳ（Ｍｅｔａｌ Ｏｘｃｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）が求められている。このようなＭＯＳとしては、ＬＤＭＯＳ（Ｌａｔｅｒａｌ Ｄｉｆｆｕｓｅｄ ＭＯＳ）やゲートやドレインをオフセットさせたＭＯＳが提案されている。   In order to improve the performance of a semiconductor device, there is a demand for a metal oxide semiconductor (MOS) that can operate at high speed and has a high withstand voltage. As such MOS, LDMOS (Laterally Diffused MOS) and MOS with offset gates and drains have been proposed.

これらのＭＯＳでは、たとえばＰ型の基板に、Ｎ型の深いウェルを形成し、このＮ型のウェルの中にＰ型の浅い不純物層を形成し、該浅い不純物層を用いてＦＥＴ（Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｉｔｏｒ）が形成される。このようなＭＯＳは、浅い不純物層を適宜変形してチャネル長などを調節することができ、これにより、たとえば、動作を高速化することができる。その例として、特開平０６−１６３９２６号公報には、Ｐ型基板にポケットＰウェルと称するＮ型ウェルに包まれたＰ型のウェル構造を有する不揮発性半導体装置が開示されている。
特開平０６−１６３９２６号公報 In these MOS transistors, for example, an N-type deep well is formed on a P-type substrate, a P-type shallow impurity layer is formed in the N-type well, and an FET (Field-) is formed using the shallow impurity layer. Effect Transducer is formed. In such a MOS, a shallow impurity layer can be appropriately deformed to adjust the channel length and the like, and, for example, the operation speed can be increased. As an example, Japanese Patent Laid-Open No. 06-163926 discloses a nonvolatile semiconductor device having a P-type well structure wrapped in an N-type well called a pocket P-well on a P-type substrate.
Japanese Patent Laid-Open No. 06-163926

しかしながら、このようなＭＯＳＦＥＴにおいて、浅い不純物層を包み込む深いウェルは、浅い不純物層と基板との間に十分な耐圧を持たせるように機能する必要がある。そのため、深いウェルは、基板の厚み方向に十分深い必要があり、また、基板の横方向（ＭＯＳＦＥＴが隣り合う方向）にも十分な幅を有することが必要となっていた。特に、深いウェルの横方向の幅は、狭くするほど半導体装置の集積度が向上することになるが、単に横方向の幅を狭くすると、十分な耐圧を確保することが困難になるという問題があった。   However, in such a MOSFET, the deep well that wraps the shallow impurity layer needs to function so as to have a sufficient breakdown voltage between the shallow impurity layer and the substrate. For this reason, the deep well needs to be sufficiently deep in the thickness direction of the substrate, and also needs to have a sufficient width in the lateral direction of the substrate (the direction in which the MOSFETs are adjacent). In particular, as the lateral width of the deep well is reduced, the degree of integration of the semiconductor device is improved. However, if the lateral width is simply reduced, it is difficult to ensure a sufficient breakdown voltage. there were.

本発明の目的の１つは、第１導電型の半導体基板に第２導電型の深いウェルが形成され、該深いウェルを利用して形成されたＬＤＭＯＳまたはオフセットドレインＭＯＳが、基板上で占有する面積を小さくすることにより集積度を向上させた半導体装置を提供することである。   One of the objects of the present invention is that a deep well of the second conductivity type is formed in the semiconductor substrate of the first conductivity type, and the LDMOS or offset drain MOS formed using the deep well occupies on the substrate. It is an object of the present invention to provide a semiconductor device whose degree of integration is improved by reducing the area.

本発明にかかる半導体装置は、
第１導電型の半導体基板と、
前記半導体基板に設けられた、第２導電型のウェルと、
前記ウェルに設けられた、第１導電型の第１不純物領域と、
前記第１不純物領域の周囲に設けられ、少なくとも一部が前記ウェルに設けられた、第２導電型の第２不純物領域と、
を有し、
前記ウェルは、前記第２不純物領域よりも不純物濃度が小さく、かつ、前記半導体基板の厚み方向に前記第１不純物領域および前記第２不純物領域よりも深く形成され、
前記第１不純物領域は、ＬＤＭＯＳのボディ領域またはオフセットドレインＭＯＳのドリフト領域を構成する。 The semiconductor device according to the present invention is
A first conductivity type semiconductor substrate;
A second conductivity type well provided on the semiconductor substrate;
A first impurity region of a first conductivity type provided in the well;
A second impurity region of a second conductivity type provided around the first impurity region and provided at least in part in the well;
Have
The well has an impurity concentration lower than that of the second impurity region and is formed deeper than the first impurity region and the second impurity region in the thickness direction of the semiconductor substrate,
The first impurity region constitutes a body region of the LDMOS or a drift region of the offset drain MOS.

このような半導体装置は、前記第１不純物領域と、前記半導体基板との耐圧性が向上し、ＬＤＭＯＳまたはオフセットドレインＭＯＳが、前記半導体基板上で占有する面積を小さくすることができるため、集積度を高めることができる。   In such a semiconductor device, the withstand voltage between the first impurity region and the semiconductor substrate is improved, and the area occupied by the LDMOS or offset drain MOS on the semiconductor substrate can be reduced. Can be increased.

本発明にかかる半導体装置において、
前記第２不純物領域の外周は、前記ウェルの外周よりも外側に存在することができる。 In the semiconductor device according to the present invention,
The outer periphery of the second impurity region may exist outside the outer periphery of the well.

本発明にかかる半導体装置において、
前記ウェルは、ドライブイン拡散法によって形成され、
前記第１不純物領域および前記第２不純物領域は、高エネルギーイオン注入法によって形成されたレトログレイドウェルであることができる。 In the semiconductor device according to the present invention,
The well is formed by a drive-in diffusion method,
The first impurity region and the second impurity region may be a retrograde well formed by a high energy ion implantation method.

本発明にかかる半導体装置において、
前記半導体基板に前記ウェルが複数形成され、
複数の前記ウェルを区画するように、第１導電型の第３不純物領域が形成され、
前記第１不純物領域と前記第３不純物領域との間に、前記第２不純物領域が形成されることができる。 In the semiconductor device according to the present invention,
A plurality of wells are formed in the semiconductor substrate;
A third impurity region of the first conductivity type is formed so as to partition the plurality of wells;
The second impurity region may be formed between the first impurity region and the third impurity region.

以下に本発明の好適な実施形態について、図面を参照しながら説明する。なお、以下に述べる実施形態は、本発明の一例を説明するものである。   Preferred embodiments of the present invention will be described below with reference to the drawings. The embodiments described below are examples for explaining the present invention.

図１は、本実施形態の半導体装置１００の要部を模式的に示す断面図である。図２は、本実施形態の半導体装置１００の要部を模式的に示す平面図である。図１は、図２のＡ−Ａ線断面に相当する。また、図２は、ゲート電極７０、素子分離絶縁層８０および導電層９０を省略して描かれている。   FIG. 1 is a cross-sectional view schematically showing the main part of the semiconductor device 100 of this embodiment. FIG. 2 is a plan view schematically showing the main part of the semiconductor device 100 of the present embodiment. FIG. 1 corresponds to a cross section taken along line AA of FIG. In FIG. 2, the gate electrode 70, the element isolation insulating layer 80, and the conductive layer 90 are omitted.

本実施形態の半導体装置１００は、図１に示すように、Ｐ型の半導体基板１０と、Ｎ型のウェル２０と、Ｐ型の第１不純物領域３０と、Ｎ型の第２不純物領域４０と、を有する。本実施形態では第１導電型をＰ型とし、第２導電型をＮ型とした例を用いて説明する。   As shown in FIG. 1, the semiconductor device 100 of the present embodiment includes a P-type semiconductor substrate 10, an N-type well 20, a P-type first impurity region 30, and an N-type second impurity region 40. Have. In the present embodiment, description will be made using an example in which the first conductivity type is P-type and the second conductivity type is N-type.

半導体装置１００は、素子分離領域１０２を有し、該素子分離領域１０２によって区画された、素子領域１０４を有する。素子領域１０４には、ＬＤＭＯＳ１０６およびオフセットドレインＭＯＳ１０８のいずれか一方が形成される。本実施形態ではＬＤＭＯＳ１０６は、Ｎ型のチャネルを有し、オフセットドレインＭＯＳ１０８は、Ｐ型のチャネルを有する。   The semiconductor device 100 has an element isolation region 102 and an element region 104 that is partitioned by the element isolation region 102. One of the LDMOS 106 and the offset drain MOS 108 is formed in the element region 104. In the present embodiment, the LDMOS 106 has an N-type channel, and the offset drain MOS 108 has a P-type channel.

半導体基板１０は、例えば、シリコン基板からなることができる。本実施形態では半導体基板１０は、Ｐ型の導電型を有している。   The semiconductor substrate 10 can be made of, for example, a silicon substrate. In the present embodiment, the semiconductor substrate 10 has a P-type conductivity type.

ウェル２０は、半導体基板１０の素子領域１０４に形成される。ウェル２０は、本実施形態ではＮ型の導電型を有している。ウェル２０は、後述する他の不純物領域よりも半導体基板１０の厚み方向に深く形成される。ウェル２０は、後述するＮ型の第２不純物領域４０よりも不純物濃度が小さい。ウェル２０の形状は、平面視において、素子領域１０４の内側に形成される。ウェル２０の外周は、素子分離領域１０２に接していても接していなくても良い。図２の例では、ウェル２０は、平面視において矩形の形状を有しており、外周のうちの一辺が素子分離領域１０２に接し、他の三辺が素子分離領域１０２に接しないように描かれている（図中破線）。ウェル２０は、素子領域１０４に形成されるＭＯＳを基板から電気的に分離する機能を有する。ウェル２０は、素子領域１０４に形成されるＭＯＳの構成の１つとなることができる。たとえば、素子領域１０４にＬＤＭＯＳ１０６が形成される場合には、ＬＤＭＯＳ１０６のドレインの一部となることができ、素子領域１０４にオフセットドレインＭＯＳ１０８が形成される場合には、オフセットドレインＭＯＳ１０８のゲート（チャネル）を形成することができる。ウェル２０は、素子領域１０４に形成されるＬＤＭＯＳ１０６、またはオフセットドレインＭＯＳ１０８と、半導体基板１０と、を電気的に絶縁する機能を有している。ウェル２０は、ドライブイン拡散法によって形成されたウェルとすることができる。ドライブイン拡散法によれば、Ｎ型不純物を注入させた後、熱によって不純物拡散が行われるため、容易にウェル２０を深く形成することができる。ウェル２０は、高エネルギーイオン注入法によっても形成されることができる（詳細は後述する）。この方法によれば、ウェル２０を深く形成することができ、半導体基板１０の厚み方向に垂直な方向の形状の精度を高めることができる。   The well 20 is formed in the element region 104 of the semiconductor substrate 10. In this embodiment, the well 20 has an N-type conductivity type. The well 20 is formed deeper in the thickness direction of the semiconductor substrate 10 than other impurity regions described later. The well 20 has a lower impurity concentration than an N-type second impurity region 40 described later. The shape of the well 20 is formed inside the element region 104 in plan view. The outer periphery of the well 20 may or may not be in contact with the element isolation region 102. In the example of FIG. 2, the well 20 has a rectangular shape in plan view, and is drawn so that one side of the outer periphery is in contact with the element isolation region 102 and the other three sides are not in contact with the element isolation region 102. (Dashed line in the figure). The well 20 has a function of electrically isolating the MOS formed in the element region 104 from the substrate. The well 20 can be one of the structures of the MOS formed in the element region 104. For example, when the LDMOS 106 is formed in the element region 104, it can become a part of the drain of the LDMOS 106, and when the offset drain MOS 108 is formed in the element region 104, the gate (channel) of the offset drain MOS 108. Can be formed. The well 20 has a function of electrically insulating the LDMOS 106 or the offset drain MOS 108 formed in the element region 104 from the semiconductor substrate 10. The well 20 can be a well formed by a drive-in diffusion method. According to the drive-in diffusion method, after the N-type impurity is implanted, the impurity is diffused by heat, so that the well 20 can be easily formed deeply. The well 20 can also be formed by a high energy ion implantation method (details will be described later). According to this method, the well 20 can be formed deeply, and the accuracy of the shape in the direction perpendicular to the thickness direction of the semiconductor substrate 10 can be increased.

第１不純物領域３０は、素子領域１０４のウェル２０内に形成される。本実施形態では第１不純物領域３０は、Ｐ型の導電型を有する。   The first impurity region 30 is formed in the well 20 of the element region 104. In the present embodiment, the first impurity region 30 has a P-type conductivity type.

素子領域１０４にＬＤＭＯＳ１０６が形成される場合には、第１不純物領域３０の一部は、チャネル領域３２を形成することができ、いわゆるボディ領域を構成することができる（図１のＬＤＭＯＳ１０６を参照）。この場合、第１不純物領域３０ａには、ＬＤＭＯＳ１０６のソースとなるＮ型のソース領域３４ａが形成されている。ソース領域３４ａには、Ｎ型の不純物が高濃度に注入されている。またこの場合、第１不純物領域３０ａのうちゲート酸化膜６０ａ下の領域で、Ｎ型のソース領域３４ａの端からＮ型のウェル２０の端までの第１不純物領域３０ａの領域がチャネル領域１０６ｃとなる。また、第１不純物領域３０ａには、コンタクトをとるためのＰ型のコンタクト領域３２ａが形成されていることができる。コンタクト領域３２ａには、Ｐ型の不純物が高濃度に注入されている。   When the LDMOS 106 is formed in the element region 104, a part of the first impurity region 30 can form the channel region 32 and can constitute a so-called body region (see the LDMOS 106 in FIG. 1). . In this case, an N-type source region 34a that becomes the source of the LDMOS 106 is formed in the first impurity region 30a. N-type impurities are implanted at a high concentration in the source region 34a. In this case, the region of the first impurity region 30a from the end of the N-type source region 34a to the end of the N-type well 20 in the region below the gate oxide film 60a in the first impurity region 30a is the channel region 106c. Become. In addition, a P-type contact region 32a for making contact can be formed in the first impurity region 30a. In the contact region 32a, a P-type impurity is implanted at a high concentration.

素子領域１０４にオフセットドレインＭＯＳ１０８が形成される場合には、第１不純物領域３０は、ドレイン領域を構成することができる（図１のオフセットドレインＭＯＳ１０８を参照）。この場合、第１不純物領域３０ｂの一部または全部がドレイン領域となる。またこの場合、ゲート酸化膜６０ｂ下の領域で、第１不純物領域３０ｂの端から後述するＰ型のソース領域４４ｂの端までのウェル３０および第２不純物領域４０ｂ（後述）の領域がチャネル領域１０８ｃとなる。また、第１不純物領域３０ｂには、コンタクトをとるためのＰ型のコンタクト領域３２ｂが形成されていることができる。コンタクト領域３２ｂには、Ｐ型の不純物が高濃度に注入されている。また、第１不純物領域３０ｂには、ドレイン領域の導電性を向上させるために、Ｐ型のオフセット領域３４ｂが形成されることができる。オフセット領域３４ｂには、Ｐ型の不純物が高濃度に注入され、その濃度はコンタクト領域３２ｂと同じかそれよりも低くなるように形成されることができる。   When the offset drain MOS 108 is formed in the element region 104, the first impurity region 30 can constitute a drain region (see the offset drain MOS 108 in FIG. 1). In this case, a part or all of the first impurity region 30b becomes a drain region. In this case, in the region under the gate oxide film 60b, the well 30 and the second impurity region 40b (described later) from the end of the first impurity region 30b to the end of the P-type source region 44b described later are the channel region 108c. It becomes. Also, a P-type contact region 32b for making contact can be formed in the first impurity region 30b. P-type impurities are implanted at a high concentration in contact region 32b. In addition, a P-type offset region 34b can be formed in the first impurity region 30b in order to improve the conductivity of the drain region. The offset region 34b can be formed so that a P-type impurity is implanted at a high concentration, and the concentration thereof is the same as or lower than that of the contact region 32b.

ＬＤＭＯＳ１０６またはオフセットドレインＭＯＳ１０８に形成される第１不純物領域３０は、高エネルギーイオン注入法により形成されたレトログレードウェルとすることができる。このようにすれば、第１不純物領域３０は、熱拡散させることなく形成されるため、半導体基板１０の厚み方向と直交する方向の形状の制御が容易となり、ＬＤＭＯＳ１０６およびオフセットドレインＭＯＳ１０８において、精度よく所望のチャネル長を有するように形成することができる。   The first impurity region 30 formed in the LDMOS 106 or the offset drain MOS 108 can be a retrograde well formed by a high energy ion implantation method. In this way, since the first impurity region 30 is formed without thermal diffusion, the shape in the direction orthogonal to the thickness direction of the semiconductor substrate 10 can be easily controlled, and the LDMOS 106 and the offset drain MOS 108 can be accurately controlled. It can be formed to have a desired channel length.

第２不純物領域４０は、素子領域１０４内において、第１不純物領域３０の周囲に設けられ、その少なくとも一部がウェル２０内に位置するように設けられる。第２不純物領域４０は、第１不純物領域３０と接して形成されていてもよい。本実施形態では第２不純物領域４０は、Ｎ型の導電型を有する。   The second impurity region 40 is provided around the first impurity region 30 in the element region 104, and at least a part thereof is provided in the well 20. The second impurity region 40 may be formed in contact with the first impurity region 30. In the present embodiment, the second impurity region 40 has an N-type conductivity type.

素子領域１０４にＬＤＭＯＳ１０６が形成される場合には、第２不純物領域４０は、ドレイン領域を構成することができ（図１のＬＤＭＯＳ１０６を参照）、いわゆるドリフト領域を形成することができる。この場合、第２不純物領域４０ａには、コンタクトをとるためのＮ型のコンタクト領域４２ａが形成されることができる。コンタクト領域４２ａには、Ｎ型の不純物が高濃度に注入されている。   When the LDMOS 106 is formed in the element region 104, the second impurity region 40 can constitute a drain region (see the LDMOS 106 in FIG. 1), and a so-called drift region can be formed. In this case, an N-type contact region 42a for making contact can be formed in the second impurity region 40a. N-type impurities are implanted at a high concentration in the contact region 42a.

素子領域１０４にオフセットドレインＭＯＳ１０８が形成される場合には、第２不純物領域４０は、ゲート（チャネル領域１０８ｃ）の一部を構成することができる（図１のオフセットドレインＭＯＳ１０８を参照）。第２不純物領域４０ｂには、オフセットドレインＭＯＳ１０８のソースとなるＰ型のソース領域４４ｂが形成される。ソース領域４４ｂには、高濃度のＰ型の不純物が注入されている。また、第２不純物領域４０ｂには、コンタクトをとるためのＮ型のコンタクト領域４２ｂが形成されることができる。コンタクト領域４２ｂには、Ｎ型の不純物が高濃度に注入されている。   When the offset drain MOS 108 is formed in the element region 104, the second impurity region 40 can constitute a part of the gate (channel region 108c) (see the offset drain MOS 108 in FIG. 1). In the second impurity region 40b, a P-type source region 44b serving as the source of the offset drain MOS 108 is formed. A high concentration P-type impurity is implanted into the source region 44b. Further, an N-type contact region 42b for making a contact can be formed in the second impurity region 40b. N-type impurities are implanted at a high concentration in the contact region 42b.

ＬＤＭＯＳ１０６またはオフセットドレインＭＯＳ１０８に形成される第２不純物領域４０は、第１不純物領域３０と同様に、高エネルギーイオン注入法により形成されたレトログレードウェルとすることができる。このようにすれば、第２不純物領域４０は、熱拡散させることなく形成されるため、半導体基板１０の厚み方向と直交する方向の形状の制御が容易となり、ＬＤＭＯＳ１０６およびオフセットドレインＭＯＳ１０８において、精度よく所望のチャネル長を有するように形成することができる。   Similar to the first impurity region 30, the second impurity region 40 formed in the LDMOS 106 or the offset drain MOS 108 can be a retrograde well formed by a high energy ion implantation method. In this way, since the second impurity region 40 is formed without thermal diffusion, the shape in the direction orthogonal to the thickness direction of the semiconductor substrate 10 can be easily controlled, and the LDMOS 106 and the offset drain MOS 108 can be accurately controlled. It can be formed to have a desired channel length.

本実施形態においては、第１不純物領域３０がＰ型の導電型を有し、半導体基板１０と同じ導電型となる。そのため、第２不純物領域４０が第１不純物領域３０の周囲に設けられることにより、第１不純物領域３０と半導体基板１０とを電気的に絶縁することができる。これにより、いわゆるパンチスルー耐圧を向上させることができる。また、第２不純物領域４０は、チャネルストッパとしての機能も有することができる。   In the present embodiment, the first impurity region 30 has a P-type conductivity type, and has the same conductivity type as the semiconductor substrate 10. Therefore, by providing the second impurity region 40 around the first impurity region 30, the first impurity region 30 and the semiconductor substrate 10 can be electrically insulated. Thereby, the so-called punch-through breakdown voltage can be improved. Further, the second impurity region 40 can also have a function as a channel stopper.

また、ＬＤＭＯＳ１０６またはオフセットドレインＭＯＳ１０８に形成される第２不純物領域４０は、高エネルギーイオン注入法により形成されたレトログレードウェルとすることができる。このようにすれば、レトログレードの深さ方向の濃度プロファイルを調整することによって、例えば、各ＭＯＳトランジスタの閾値を調整する機能、パンチスルーを抑制する機能、およびドレイン側オフセット絶縁層５０下のチャネルストッパとしての機能を有することができる。また、レトログレードウェルとすれば、表面側の抵抗を必要以上に下げないため、各ＭＯＳトランジスタの耐圧を確保することができる。さらに、レトログレードウェルとすることにより、各ＭＯＳトランジスタの動作時の抵抗を下げるという機能を有することができる。すなわち、第２不純物領域４０をレトログレードウェルとすることは、浅い部分で耐圧を確保し、深い部分で動作時の抵抗を下げることができる。つまり、レトログレードの深さ方向の濃度プロファイルを調整することによって、各ＭＯＳトランジスタの耐圧と動作時の抵抗とのバランスを調整することができる。   The second impurity region 40 formed in the LDMOS 106 or the offset drain MOS 108 can be a retrograde well formed by a high energy ion implantation method. In this way, by adjusting the retrograde concentration profile in the depth direction, for example, the function of adjusting the threshold value of each MOS transistor, the function of suppressing punch-through, and the channel under the drain-side offset insulating layer 50 It can have a function as a stopper. Further, if the retrograde well is used, the resistance on the surface side is not lowered more than necessary, so that the breakdown voltage of each MOS transistor can be ensured. Furthermore, by using a retrograde well, it is possible to have a function of reducing the resistance during operation of each MOS transistor. That is, when the second impurity region 40 is a retrograde well, it is possible to secure a breakdown voltage in a shallow portion and to reduce a resistance during operation in a deep portion. That is, the balance between the breakdown voltage of each MOS transistor and the resistance during operation can be adjusted by adjusting the retrograde concentration profile in the depth direction.

第２不純物領域４０は、図３に示すように、全部がウェル２０内に設けられていてもよい。また、図１および図２に示すように、第２不純物領域４０の外周は、ウェル２０の外周よりも外側に存在していてもよい。ウェル２０の外周よりも外側に存在させる第２不純物領域４０の外周は、第２不純物領域４０の外周の一部であっても全部であってもよい。図２の例では、第１不純物領域３０が半導体基板１０に近接している辺に形成される第２不純物領域４０の部分の外周のみ（矩形のＭＯＳ領域の３辺）がウェル２０の外周よりも外側に存在している。   As shown in FIG. 3, the entire second impurity region 40 may be provided in the well 20. Further, as shown in FIGS. 1 and 2, the outer periphery of the second impurity region 40 may exist outside the outer periphery of the well 20. The outer periphery of the second impurity region 40 that exists outside the outer periphery of the well 20 may be a part of or the entire outer periphery of the second impurity region 40. In the example of FIG. 2, only the outer periphery of the portion of the second impurity region 40 formed on the side where the first impurity region 30 is close to the semiconductor substrate 10 (three sides of the rectangular MOS region) is from the outer periphery of the well 20. Is also present on the outside.

ＬＤＭＯＳ１０６は、素子領域１０４に形成されることができる。Ｎ型チャネルのＬＤＭＯＳ１０６のソースは、図１に示すように、Ｎ型のソース領域３４ａから構成される。ＬＤＭＯＳ１０６のドレインは、Ｎ型のウェル２０、Ｎ型の第２不純物領域４０ａ、および必要に応じてＮ型のコンタクト領域４０ａから構成される。ＬＤＭＯＳ１０６のゲートは、Ｐ型の第１不純物領域３０ａ、および必要に応じてＰ型のコンタクト領域３２ａから構成される。さらに、ＬＤＭＯＳ１０６は、ゲート酸化膜６０ａと、ゲート電極７０ａと、必要に応じてドレイン側オフセット絶縁層５０ａと、を有する。そして、Ｎ型の第２不純物領域４０ａは、第１不純物領域３０ａの周囲を取り囲むように形成されている。また、ＬＤＭＯＳ１０６の周囲には、素子分離絶縁層８０が形成されていることができる。以下、上述した構成以外の構成について説明する。   The LDMOS 106 can be formed in the element region 104. As shown in FIG. 1, the source of the N-type channel LDMOS 106 includes an N-type source region 34a. The drain of the LDMOS 106 includes an N-type well 20, an N-type second impurity region 40a, and, if necessary, an N-type contact region 40a. The gate of the LDMOS 106 includes a P-type first impurity region 30a and, if necessary, a P-type contact region 32a. Further, the LDMOS 106 includes a gate oxide film 60a, a gate electrode 70a, and a drain side offset insulating layer 50a as necessary. The N-type second impurity region 40a is formed so as to surround the first impurity region 30a. Further, an element isolation insulating layer 80 can be formed around the LDMOS 106. Hereinafter, configurations other than those described above will be described.

ゲート酸化膜６０ａは、Ｎ型のウェル２０上、Ｐ型の第１不純物領域３０ａ上およびドレイン側オフセット絶縁層５０ａ上に形成されていることができる。ゲート酸化膜６０ａは、例えば、酸化シリコンからなる。ゲート電極７０ａは、ゲート酸化膜６０ａ上に形成されている。ゲート電極７０ａは、例えば、ポリシリコンからなる。   The gate oxide film 60a can be formed on the N-type well 20, the P-type first impurity region 30a, and the drain-side offset insulating layer 50a. The gate oxide film 60a is made of, for example, silicon oxide. Gate electrode 70a is formed on gate oxide film 60a. The gate electrode 70a is made of, for example, polysilicon.

ドレイン側オフセット絶縁層５０ａは、第２不純物領域３０ａに形成されていることができる。ドレイン側オフセット絶縁層５０ａ上には、ゲート絶縁膜６０ａおよびゲート電極７０ａが形成されることができる。すなわち、ＬＤＭＯＳ１０６のゲートは、ドレイン側がオフセットされていることができる。これにより、ＬＤＭＯＳ１０６は、高い耐圧を有することができる。ドレイン側オフセット絶縁層５０ａは、例えば、ＬＯＣＯＳ層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなることができる。図示の例では、ドレイン側オフセット絶縁層５０ａをＬＯＣＯＳ層としている。   The drain side offset insulating layer 50a can be formed in the second impurity region 30a. A gate insulating film 60a and a gate electrode 70a may be formed on the drain side offset insulating layer 50a. That is, the gate of the LDMOS 106 can be offset on the drain side. Thereby, the LDMOS 106 can have a high breakdown voltage. The drain side offset insulating layer 50a can be composed of, for example, a LOCOS layer, a semi-recessed LOCOS layer, and a trench insulating layer. In the illustrated example, the drain side offset insulating layer 50a is a LOCOS layer.

素子分離絶縁層８０は、ＭＯＳトランジスタを他の素子と分離するために設けられることができる。素子分離絶縁層８０は、半導体基板１０上であって、素子領域１０４の周囲および素子分離領域１０２に設けられることができる。素子分離絶縁層８０は、例えば、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなることができる。図示の例では、素子分離絶縁層８０は、ＬＯＣＯＳ層として描かれている。   The element isolation insulating layer 80 can be provided to isolate the MOS transistor from other elements. The element isolation insulating layer 80 can be provided on the semiconductor substrate 10 and around the element region 104 and in the element isolation region 102. The element isolation insulating layer 80 can be composed of, for example, a LOCOS (Local Oxidation of Silicon) layer, a semi-recessed LOCOS layer, and a trench insulating layer. In the illustrated example, the element isolation insulating layer 80 is depicted as a LOCOS layer.

素子分離絶縁層８０上には、導電層９０が形成されていることができる。導電層９０は、例えば、ポリシリコンからなる。導電層９０は、例えば、素子分離絶縁層８０下のウェルの導電型が反転することを防止することができる。本実施形態の半導体装置１００においては、導電層９０は、平面的に見て、素子分離絶縁層８０の下のＮ型の第２不純物領域４０に重なるように形成されることがより好ましい。そして、導電層９０の電位が第１不純物領域３０と同じになるように、第２不純物領域４０と導電層９０と電気的に接続することができる。このようにすれば、第２不純物領域４０のチャネルストッパとしての機能をより高めることができる。   A conductive layer 90 can be formed on the element isolation insulating layer 80. The conductive layer 90 is made of, for example, polysilicon. The conductive layer 90 can prevent the conductivity type of the well under the element isolation insulating layer 80 from being inverted, for example. In the semiconductor device 100 of this embodiment, the conductive layer 90 is more preferably formed so as to overlap with the N-type second impurity region 40 under the element isolation insulating layer 80 in plan view. The second impurity region 40 and the conductive layer 90 can be electrically connected so that the potential of the conductive layer 90 is the same as that of the first impurity region 30. In this way, the function of the second impurity region 40 as a channel stopper can be further enhanced.

オフセットドレインＭＯＳ１０８は、素子領域１０４に形成されることができる。Ｐ型チャネルのオフセットドレインＭＯＳ１０８のソースは、図１に示すように、Ｐ型のソース領域４４ｂから構成される。オフセットドレインＭＯＳ１０８のドレインは、Ｐ型の第１不純物領域３０ｂ、必要に応じてＰ型のコンタクト領域３２ｂ、および必要に応じて、Ｐ型のオフセット領域３４ｂから構成される。オフセットドレインＭＯＳ１０８のゲートは、Ｎ型の第２不純物領域４０ｂ、およびウェル２０から構成される。さらに、オフセットドレインＭＯＳ１０８は、ゲート酸化膜６０ｂと、ゲート電極７０ｂと、必要に応じてドレイン側オフセット絶縁層５０ｂと、を有する。そして、Ｎ型の第２不純物領域４０ｂは、第１不純物領域３０ｂの周囲を取り囲むように形成されている。また、オフセットドレインＭＯＳ１０８の周囲には、素子分離絶縁層８０が形成されていることができる。以下、上述した構成以外の構成について説明する。   The offset drain MOS 108 can be formed in the element region 104. As shown in FIG. 1, the source of the P-type channel offset drain MOS 108 is formed of a P-type source region 44b. The drain of the offset drain MOS 108 includes a P-type first impurity region 30b, a P-type contact region 32b if necessary, and a P-type offset region 34b if necessary. The gate of the offset drain MOS 108 is composed of an N-type second impurity region 40 b and the well 20. Further, the offset drain MOS 108 includes a gate oxide film 60b, a gate electrode 70b, and a drain side offset insulating layer 50b as necessary. The N-type second impurity region 40b is formed so as to surround the first impurity region 30b. Further, an element isolation insulating layer 80 can be formed around the offset drain MOS 108. Hereinafter, configurations other than those described above will be described.

ゲート酸化膜６０ｂは、Ｎ型のウェル２０上、Ｎ型の第２不純物領域４０ｂ上およびドレイン側オフセット絶縁層５０ｂ上に形成されていることができる。ゲート電極７０ｂは、ゲート酸化膜６０ｂ上に形成されている。ゲート酸化膜６０ｂおよびゲート電極７０ａの材質は、ＬＤＭＯＳ１０６の場合と同様である。   The gate oxide film 60b can be formed on the N-type well 20, the N-type second impurity region 40b, and the drain-side offset insulating layer 50b. Gate electrode 70b is formed on gate oxide film 60b. The materials of the gate oxide film 60b and the gate electrode 70a are the same as those of the LDMOS 106.

ドレイン側オフセット絶縁層５０ｂは、第１不純物領域３０ｂに形成されていることができる。ドレイン側オフセット絶縁層５０ｂ上には、ゲート絶縁膜６０ｂおよびゲート電極７０ｂが形成されることができる。すなわち、オフセットドレインＭＯＳ１０８のゲートは、ドレイン側がオフセットされていることができる。これにより、オフセットドレインＭＯＳ１０８は、高い耐圧を有することができる。ドレイン側オフセット絶縁層５０ｂは、例えば、ＬＯＣＯＳ層、セミリセスＬＯＣＯＳ層、トレンチ絶縁層からなることができる。図示の例では、ドレイン側オフセット絶縁層５０ｂをＬＯＣＯＳ層としている。素子分離絶縁層８０は、ＬＤＭＯＳ１０６の場合と同様である。   The drain side offset insulating layer 50b can be formed in the first impurity region 30b. A gate insulating film 60b and a gate electrode 70b may be formed on the drain side offset insulating layer 50b. That is, the drain side of the gate of the offset drain MOS 108 can be offset. Thereby, the offset drain MOS 108 can have a high breakdown voltage. The drain side offset insulating layer 50b can be composed of, for example, a LOCOS layer, a semi-recessed LOCOS layer, and a trench insulating layer. In the illustrated example, the drain side offset insulating layer 50b is a LOCOS layer. The element isolation insulating layer 80 is the same as that of the LDMOS 106.

オフセット領域３４ｂは、Ｐ型の第１不純物領域４０ｂ内であって、ドレイン側オフセット絶縁層６０ｂの下に形成されることができる。Ｐ型のオフセット領域３４ｂの不純物濃度は、オフセットドレインＭＯＳ１０８の耐圧を確保しつつ、ドレイン側オフセット絶縁層５０ｂ下に電流を流すことができる範囲に、調整されることができる。   The offset region 34b can be formed in the P-type first impurity region 40b and below the drain-side offset insulating layer 60b. The impurity concentration of the P-type offset region 34b can be adjusted to a range in which a current can flow under the drain-side offset insulating layer 50b while ensuring the breakdown voltage of the offset drain MOS 108.

図１および図２に示すように、半導体装置１００は、複数の素子領域１０４を有することができる。複数の素子領域１０４には、それぞれ、上述のＬＤＭＯＳ１０６またはＥＤＭＯＳ１０８が形成されることができる。ＬＤＭＯＳ１０６およびＥＤＭＯＳ１０８の配列は、任意である。図示の例では、素子領域１０４の間に、格子状に素子分離領域１０２が配置されている。   As shown in FIGS. 1 and 2, the semiconductor device 100 can have a plurality of element regions 104. The LDMOS 106 or the EDMOS 108 described above can be formed in each of the plurality of element regions 104. The arrangement of the LDMOS 106 and the EDMOS 108 is arbitrary. In the illustrated example, element isolation regions 102 are arranged in a lattice pattern between the element regions 104.

素子分離領域１０２のＰ型の半導体基板１０には、例えば、レトログレードウェルであるＰ型の第３不純物領域２２が形成されていることができる。第３不純物領域２２は、素子領域１０２の第２不純物領域４０に接して形成されていてもよい。また、Ｐ型の第３不純物領域２２には、Ｐ型のコンタクトのためのコンタクト領域２４が形成されていることができる。コンタクト領域２４には、Ｐ型の不純物が高濃度に注入されている。これにより、Ｐ型の半導体基板１０の電位をとることができる。   For example, a P-type third impurity region 22 which is a retrograde well can be formed in the P-type semiconductor substrate 10 in the element isolation region 102. The third impurity region 22 may be formed in contact with the second impurity region 40 of the element region 102. A contact region 24 for a P-type contact can be formed in the P-type third impurity region 22. In the contact region 24, a P-type impurity is implanted at a high concentration. Thereby, the potential of the P-type semiconductor substrate 10 can be taken.

素子分離領域１０２に形成された素子分離絶縁層８０には、半導体基板１０の電位をとるための開口部が形成されていることができる（図示せず）。また、図示しないが、半導体装置１００は、図１に示した構成の上方に、さらに、層間絶縁膜、保護膜と、コンタクトホール、コンタクト、および配線層等を有することができる。   An opening for taking the potential of the semiconductor substrate 10 can be formed in the element isolation insulating layer 80 formed in the element isolation region 102 (not shown). Although not shown, the semiconductor device 100 can further include an interlayer insulating film, a protective film, a contact hole, a contact, a wiring layer, and the like above the structure illustrated in FIG.

半導体装置１００は、たとえば次のように製造することができる。   The semiconductor device 100 can be manufactured, for example, as follows.

まず、Ｐ型の半導体基板１０に、素子分離絶縁層８０を形成する。例えば、素子分離絶縁層８０の形成と同時に、ＬＤＭＯＳ１０６およびオフセットドレインＭＯＳ１０８のドレイン側オフセット絶縁層５０を形成することができる。素子分離絶縁層８０およびドレイン側オフセット絶縁層５０は、例えば、ＬＯＣＯＳ法によって形成される。   First, the element isolation insulating layer 80 is formed on the P-type semiconductor substrate 10. For example, the drain side offset insulating layer 50 of the LDMOS 106 and the offset drain MOS 108 can be formed simultaneously with the formation of the element isolation insulating layer 80. The element isolation insulating layer 80 and the drain side offset insulating layer 50 are formed by, for example, the LOCOS method.

次に、Ｎ型のウェル２０を形成する。Ｎ型のウェル２０は、例えば、ドライブイン拡散法によって形成される。すなわち、フォトリソグラフィ等の技術を用いて、Ｎ型の不純物を１回もしくは複数回にわたって半導体基板１０に注入し、その後、注入されたＮ型の不純物を熱処理により熱拡散させることによって形成することができる。また、Ｎ型のウェル２０は、例えば、高エネルギーイオン注入法によって形成されることもできる。高エネルギーイオン注入法では、例えば、１ＭｅＶ〜５ＭｅＶという高い加速電圧を有する。そのため、高エネルギーイオン注入法では、熱拡散させなくても、不純物を深い位置にまで注入することができる。この方法によれば、熱拡散の工程を経ないため、半導体基板１０の厚み方向に垂直な方向の形状の精度をより高めることができる。また、Ｎ型のウェル２０は、複数の素子領域１０４に同時に形成することができる。   Next, an N-type well 20 is formed. The N-type well 20 is formed by, for example, a drive-in diffusion method. That is, it is formed by injecting an N-type impurity into the semiconductor substrate 10 once or a plurality of times using a technique such as photolithography, and then thermally diffusing the injected N-type impurity by heat treatment. it can. The N-type well 20 can also be formed by, for example, a high energy ion implantation method. The high energy ion implantation method has a high acceleration voltage of 1 MeV to 5 MeV, for example. Therefore, in the high energy ion implantation method, impurities can be implanted deeply without thermal diffusion. According to this method, since the thermal diffusion process is not performed, the accuracy of the shape in the direction perpendicular to the thickness direction of the semiconductor substrate 10 can be further improved. Further, the N-type well 20 can be simultaneously formed in the plurality of element regions 104.

次に、Ｐ型の第１不純物領域３０およびＮ型の第２不純物領域４０を、高エネルギーイオン注入法によって形成する。すなわち、フォトリソグラフィ等に技術により、各導電型型の不純物をそれぞれ半導体基板１０に注入して、第１不純物領域３０および第２不純物領域４０を形成する。この注入工程は、複数回にわたって行われ、注入の順序に制限はない。イオンを注入するときの加速電圧は、上述のＮ型のウェル２０を形成するときよりも小さくする。これにより、第１不純物領域３０および第２不純物領域４０を、深さ方向に不純物の濃度プロファイルを有するレトログレードウェルとすることができる。オフセットドレインＭＯＳ１０８にＰ型のオフセット領域３４ｂを形成する場合も、例えば、高エネルギーイオン注入法で形成されることができる。   Next, the P-type first impurity region 30 and the N-type second impurity region 40 are formed by a high energy ion implantation method. That is, the first impurity region 30 and the second impurity region 40 are formed by implanting each conductivity type impurity into the semiconductor substrate 10 by a technique such as photolithography. This injection step is performed a plurality of times, and there is no restriction on the order of injection. The acceleration voltage at the time of ion implantation is made smaller than that at the time of forming the N-type well 20 described above. Thereby, the first impurity region 30 and the second impurity region 40 can be retrograde wells having an impurity concentration profile in the depth direction. Also when the P-type offset region 34b is formed in the offset drain MOS 108, it can be formed by, for example, a high energy ion implantation method.

次に、ゲート絶縁膜６０を形成する。ゲート絶縁膜６０は、たとえば、熱酸化法により形成される。次に、ゲート電極７０および必要に応じて導電層９０を形成する。ゲート電極７０および導電層９０は、たとえば、半導体基板１０の全面にポリシリコン層を形成し、パターニングすることにより形成することができる。   Next, the gate insulating film 60 is formed. The gate insulating film 60 is formed by, for example, a thermal oxidation method. Next, the gate electrode 70 and, if necessary, the conductive layer 90 are formed. The gate electrode 70 and the conductive layer 90 can be formed, for example, by forming a polysilicon layer on the entire surface of the semiconductor substrate 10 and patterning it.

その後、必要に応じて、公知の方法により、層間絶縁膜、保護膜と、コンタクトホール、コンタクト、および配線層等を形成し、半導体装置１００を製造することができる。   Thereafter, if necessary, the semiconductor device 100 can be manufactured by forming an interlayer insulating film, a protective film, contact holes, contacts, a wiring layer, and the like by a known method.

以上説明した本実施形態の半導体装置１００は、第２不純物領域４０が、素子領域１０４内において、第１不純物領域３０の周囲に設けられ、その少なくとも一部がウェル２０内に位置するように設けられる。これにより、パンチスルー耐圧を確保するためのウェル２０の半導体基板１０の厚み方向に垂直な方向の厚みを小さくすることができる。そのため、素子領域１０４に形成されるＬＤＭＯＳ１０６およびＥＤＭＯＳ１０８の平面視における面積を小さくすることができる。また、半導体装置１００に複数のＭＯＳトランジスタが形成される場合には、半導体装置１００の集積度を高めることができる。   In the semiconductor device 100 of the present embodiment described above, the second impurity region 40 is provided in the element region 104 around the first impurity region 30, and at least a part thereof is located in the well 20. It is done. Thereby, it is possible to reduce the thickness of the well 20 in the direction perpendicular to the thickness direction of the semiconductor substrate 10 to ensure the punch-through breakdown voltage. Therefore, the area of the LDMOS 106 and the EDMOS 108 formed in the element region 104 in a plan view can be reduced. Further, when a plurality of MOS transistors are formed in the semiconductor device 100, the degree of integration of the semiconductor device 100 can be increased.

本発明は、上述した実施形態に限定されるものではなく、さらに種々の変形が可能である。たとえば、本発明は、実施形態で説明した構成と実質的に同一の構成（たとえば、機能、方法および結果が同一の構成、あるいは目的および効果が同一の構成）を含む。また、本発明は、実施形態で説明した構成の本質的でない部分を置き換えた構成を含む。また、本発明は、実施形態で説明した構成と同一の作用効果を奏する構成または同一の目的を達成することができる構成を含む。また、本発明は、実施形態で説明した構成に公知技術を付加した構成を含む。   The present invention is not limited to the above-described embodiments, and various modifications can be made. For example, the present invention includes configurations that are substantially the same as the configurations described in the embodiments (for example, configurations that have the same functions, methods, and results, or configurations that have the same purposes and effects). In addition, the invention includes a configuration in which a non-essential part of the configuration described in the embodiment is replaced. In addition, the present invention includes a configuration that achieves the same effect as the configuration described in the embodiment or a configuration that can achieve the same object. In addition, the invention includes a configuration in which a known technique is added to the configuration described in the embodiment.

実施形態の半導体装置１００を模式的に示す断面図。1 is a cross-sectional view schematically showing a semiconductor device 100 of an embodiment. 実施形態の半導体装置１００を模式的に示す平面図。FIG. 2 is a plan view schematically showing the semiconductor device 100 of the embodiment. 実施形態の半導体装置１００を模式的に示す断面図。1 is a cross-sectional view schematically showing a semiconductor device 100 of an embodiment.

符号の説明Explanation of symbols

１０ 半導体基板、２０ ウェル、２２ 第３不純物領域、２４，３２ａ，３２ｂ，４２ａ，４２ｂ コンタクト領域、３０，３０ａ，３０ｂ 第１不純物領域、３４ａ，４４ｂ ソース領域、３４ｂ オフセット領域、４０，４０ａ，４０ｂ 第２不純物領域、５０ａ，５０ｂ ドレイン側オフセット絶縁層、６０ａ，６０ｂ ゲート酸化膜、７０ａ，７０ｂ ゲート電極、８０ 素子分離絶縁層、９０ 導電層、１００ 半導体装置、１０２ 素子分離領域、１０４ 素子領域、１０６ ＬＤＭＯＳ、１０８ オフセットドレインＭＯＳ 10 semiconductor substrate, 20 well, 22 third impurity region, 24, 32a, 32b, 42a, 42b contact region, 30, 30a, 30b first impurity region, 34a, 44b source region, 34b offset region, 40, 40a, 40b Second impurity region, 50a, 50b drain side offset insulating layer, 60a, 60b gate oxide film, 70a, 70b gate electrode, 80 element isolation insulating layer, 90 conductive layer, 100 semiconductor device, 102 element isolation region, 104 element region, 106 LDMOS, 108 Offset drain MOS

Claims (3)

第１導電型の半導体基板と、
前記半導体基板に設けられた、第２導電型のウェルと、
前記ウェルに設けられた、第１導電型の第１不純物領域と、
前記第１不純物領域の周囲に設けられ、少なくとも一部が前記ウェルに設けられた、第２導電型の第２不純物領域と、
を有し、
前記ウェルは、前記第２不純物領域よりも不純物濃度が小さく、かつ、前記半導体基板の厚み方向に前記第１不純物領域および前記第２不純物領域よりも深く形成され、
前記第２不純物領域の外周の少なくとも一部は、前記ウェルの外周よりも外側に存在し、
前記第１不純物領域は、ＬＤＭＯＳのボディ領域またはオフセットドレインＭＯＳのドリフト領域を構成する、半導体装置。 A first conductivity type semiconductor substrate;
A second conductivity type well provided on the semiconductor substrate;
A first impurity region of a first conductivity type provided in the well;
A second impurity region of a second conductivity type provided around the first impurity region and provided at least in part in the well;
Have
The well has an impurity concentration lower than that of the second impurity region and is formed deeper than the first impurity region and the second impurity region in the thickness direction of the semiconductor substrate,
At least a part of the outer periphery of the second impurity region exists outside the outer periphery of the well,
The semiconductor device, wherein the first impurity region constitutes a body region of an LDMOS or a drift region of an offset drain MOS. 請求項１において、
前記ウェルは、ドライブイン拡散法によって形成され、
前記第１不純物領域および前記第２不純物領域は、高エネルギーイオン注入法によって形成されたレトログレイドウェルである、半導体装置。 In claim 1 ,
The well is formed by a drive-in diffusion method,
The semiconductor device, wherein the first impurity region and the second impurity region are retrograde wells formed by a high energy ion implantation method. 請求項１または請求項２のいずれかにおいて、
前記半導体基板に前記ウェルが複数形成され、
複数の前記ウェルを区画するように、第１導電型の第３不純物領域が形成され、
前記第１不純物領域と前記第３不純物領域との間に、前記第２不純物領域が形成された、半導体装置。 In either claim 1 or claim 2 ,
A plurality of wells are formed in the semiconductor substrate;
A third impurity region of the first conductivity type is formed so as to partition the plurality of wells;
A semiconductor device, wherein the second impurity region is formed between the first impurity region and the third impurity region.
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