JP5310100B2 - 静電気保護回路および半導体装置 - Google Patents

Description

本発明は、静電気保護回路および半導体装置に関するものである。

特許文献１に開示されている半導体装置では、複数の電源系の間で生じる静電破壊を防止することを目的として、クランプ回路［１］〜［３］を備えている。クランプ回路［１］は、電源電圧Ｖｄｄ１と基準電圧Ｖｓｓ２の間をクランプする。クランプ回路［２］は、電源電圧Ｖｄｄ２と基準電圧Ｖｓｓ１の間をクランプする。クランプ回路［３］は、基準電圧Ｖｓｓ１と基準電圧Ｖｓｓ２の間をクランプする。クランプ回路［１］〜［３］は、例えば、ダイオード等で構成される。

また、その他の関連文献として、特許文献２が開示される。

特開２００６−１００６０６号公報 特開２００４−１４６４４０号公報

しかしながら、従来技術には、静電破壊保護用のクランプ回路をダイオードで構成する場合、当該ダイオードのデバイス構造については、何ら開示・示唆がされていない。

静電保護回路は、端子に印加される静電気を短時間で効率よく放電する必要がある。そのため、放電電流経路の放電能力が重要である。電流経路の放電能力が不十分である場合、静電気が印加され発生した電圧が被保護回路の耐圧を上回ってしまうおそれがあるからである。印加電圧が被保護回路の耐圧を上回れば、半導体装置の内部に絶縁破壊や耐圧特性の劣化といった回復不可能なダメージを与えてしまうおそれがある。

こうしたダメージが防止され十分な静電気保護機能が実現されるために、静電気保護回路を構成するダイオードは、放電経路の放電能力が十分に確保されたデバイス構造である必要がある。

ダイオードのデバイス構造について開示・示唆がない背景技術では、静電気保護回路に構成して好適なダイオードを備えることができない。

本願に開示した静電気保護回路は、第１の電源電圧および第１の基準電圧を備える第１の電源系統と、第２の電源電圧および第２の基準電圧を備える第２の電源系統とを含む半導体装置に搭載されるものであり、該静電気保護回路は、Ｐ型の第１の半導体層と、第１の半導体層内に配置されるＮ型の第２の半導体層と、第１の半導体層を囲むＮ型の第３の半導体層とを備える第１のダイオード部と、Ｐ型の第４の半導体層と、第４の半導体層内に配置されるＮ型の第５の半導体層と、第４の半導体層を囲むＮ型の第６の半導体層とを備える第２のダイオード部とを備えている。半導体層間の接続は、第１の半導体層および第５の半導体層は、第１の基準電圧に接続され、第２の半導体層および第４の半導体層は、第２の基準電圧に接続され、第３の半導体層は、第２の電源電圧に接続され、第６の半導体層は、第１の電源電圧に接続されている。

本願に開示の静電気保護回路によれば、静電気保護回路を構成するダイオードを、放電能力を確保しながら実装面積を圧縮して配置することができる。

実施形態の静電気保護回路を含む半導体装置の構成例である。 実施形態の静電気保護回路の断面構造である。 静電気保護回路を構成する第１および第２のダイオード部の平面図である。 静電気保護回路を構成する第１および第２のダイオード部の平面図（第１の変形例）である。 実施形態の静電気保護回路の断面構造（第２の変形例）である。

図１は、第１の電源系統１と第２の電源系統２を有する半導体装置の構成例である。第１の電源系統１と第２の電源系統２とは、各々、電源電圧と基準電圧とを個別に備えている。すなわち、第１の電源系統１では、第１の電源電圧ＶＤＤ１と第１の基準電圧ＶＳＳ１とで構成され、第２の電源系統２では、第２の電源電圧ＶＤＤ２と第２の基準電圧ＶＳＳ２とで構成されている。

図１に示す複数の電源系統１、２を備える半導体装置に対する静電気保護については、各電源系統１、２に属する端子間で保護回路を備えると共に、電源系統を跨ぐ端子間での静電気保護回路３が必要である。

静電気保護回路３は、電源系統１、２を跨ぐ端子間の各組み合わせに対して４種類のダイオード素子を備えて構成されている。

第１の電源系統１の第１の基準電圧ＶＳＳ１と、第２の電源系統２の第２の基準電圧ＶＳＳ２との間には、ダイオード素子Ｄ１１とダイオード素子Ｄ２１とが互いに反対方向に接続されている。これにより、第１の基準電圧ＶＳＳ１と第２の基準電圧ＶＳＳ２との間に印加される静電気の放電経路が確保される。

また、第１の電源系統１の第１の基準電圧ＶＳＳ１と、第２の電源系統２の第２の電源電圧ＶＤＤ２との間には、第１の基準電圧ＶＳＳ１をアノード端子とし第２の電源電圧ＶＤＤ２をカソード端子とするダイオード素子Ｄ１２が接続されている。これにより、第２の電源電圧ＶＤＤ２に対して第１の基準電圧ＶＳＳ1に印加される正の電圧の静電気の放電経路が確保される。尚、第２の電源電圧ＶＤＤ２に対して第１の基準電圧ＶＳＳ１に印加される負の電圧の静電気については、第２の電源電圧ＶＤＤ２から不図示の静電保護回路を介して第２の基準電圧ＶＳＳ２に抜け、第２の基準電圧ＶＳＳ２からダイオード素子Ｄ２１を介する放電経路が確保される。

また、第２の電源系統２の第２の基準電圧ＶＳＳ２と第１の電源系統１の第１の電源電圧ＶＤＤ１との間には、第２の基準電圧ＶＳＳ２をアノード端子とし第１の電源電圧ＶＤＤ１をカソード端子とするダイオード素子Ｄ２２が接続されている。これにより、第１の電源電圧ＶＤＤ１に対して第２の基準電圧ＶＳＳ２に印加される正の電圧の静電気の放電経路が確保される。尚、第１の電源電圧ＶＤＤ１に対して第２の基準電圧ＶＳＳ２に印加される負の電圧の静電気については、第１の電源電圧ＶＤＤ１から不図示の静電保護回路を介して第１の基準電圧ＶＳＳ１に抜け、第１の基準電圧ＶＳＳ１からダイオード素子Ｄ１１を介する放電経路が確保される。

静電気保護回路３により、第１の電源系統１に備えられる第１の電源電圧ＶＤＤ１および第１の基準電圧ＶＳＳ１と、第２の電源系統２に備えられる第２の電源電圧ＶＤＤ２および第２の基準電圧ＶＳＳ２との間の如何なる組み合わせに対しても静電気の印加に対する放電経路が確保される。２つの電源系統を備える半導体装置において、電源系統を跨ぐ端子間に印加される静電気に対して放電経路が確保される。

図２には、静電気保護回路３を実現する半導体装置内でのデバイス構造の構成例を示す。図２に示すデバイス構造は、Ｐ型基板上に形成されることが好都合である。Ｐ型基板上に形成することにより静電保護回路３を面積効率よく配置することができるからである。

４種類のダイオード素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２は、アノード端子の接続先ごとに２つのダイオード部に分離して構成される。第１のダイオード部Ｄ１にはダイオード素子Ｄ１１、Ｄ１２を備える。第２のダイオード部Ｄ２にはダイオード素子Ｄ２１、Ｄ２２を備える。Ｐ型基板上に第１、第２のダイオード部Ｄ１、Ｄ２を構成するためには、Ｐ型基板から電気的に絶縁された領域を形成しその領域内にダイオード素子を配置する必要がある。この内部領域をＰ型基板から絶縁するのはＮ型半導体層である。図２に示すＮウェル領域１４、１５、２４、２５がこれに対応する。Ｎウェル領域１４、１５、２４、２５を、Ｐ型基板からダイオード素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２が配置される内部領域を絶縁するＮ型半導体層であると共に、ダイオード素子Ｄ１２、Ｄ２２のカソード端子とするＮ型半導体層として兼用することができる。

第１のダイオード部Ｄ１と第２のダイオード部Ｄ２とは、同じデバイス構造を有している。概略次の手順で形成する。先ず、Ｐ型基板上にディープＮウェル領域１４（２４）を形成する。次に、下端がディープＮウェル領域１４（２４）と重なると共に、ディープＮウェル領域１４（２４）の直上領域を周辺のＰ型基板領域と電気的に絶縁するＮウェル領域１５（２５）を形成する。合わせて、ディープＮウェル領域１４（２４）とＮウェル領域１５（２５）で囲まれた内部領域にＰウェル領域１１（２１）を形成する。Ｐウェル領域１１（２１）の内部には、Ｐ型拡散領域１２（２２）と、Ｎ型拡散領域１３（２３）とを形成する。ここで、Ｐ型拡散領域１２（２２）は、Ｎ型拡散領域１３（２３）を挟んで形成される。また、Ｎウェル領域１５（２５）には、Ｎ型拡散領域１６（２６）が形成される。ここで、Ｐ型拡散領域１２（２２）、Ｎ型拡散領域１３（２３）、１６（２６）は、金属配線層とのオーミック接続をとるために配置される。

Ｐ型拡散領域１２とＮ型拡散領域２３とは、第１の基準電圧ＶＳＳ１に接続される。Ｎ型拡散領域１３とＰ型拡散領域２２とは、第２の基準電圧ＶＳＳ２に接続される。また、Ｎ型拡散領域１６は、第２の電源電圧ＶＤＤ２に接続される。Ｎ型拡散領域２６は、第１の電源電圧ＶＤＤ１に接続される。

これにより、Ｐ型拡散領域１２をアノード端子としＮ型拡散領域１３をカソード端子とするダイオード素子Ｄ１１が、第１の基準電圧ＶＳＳ１をアノード端子とし第２の基準電圧ＶＳＳ２をカソード端子として接続される。また、Ｐ型拡散領域２２をアノード端子としＮ型拡散領域２３をカソード端子とするダイオード素子Ｄ２１が、第２の基準電圧ＶＳＳ２をアノード端子とし第１の基準電圧ＶＳＳ１をカソード端子として接続される。

また、Ｐ型拡散領域１２をアノード端子としＮウェル領域１５およびＮ型拡散領域１６をカソード端子とするダイオード素子Ｄ１２が、第１の基準電圧ＶＳＳ１をアノード端子とし第２の電源電圧ＶＤＤ２をカソード端子として接続される。また、Ｐ型拡散領域２２をアノード端子としＮウェル領域２５およびＮ型拡散領域２６をカソード端子とするダイオード素子Ｄ２２が、第２の基準電圧ＶＳＳ２をアノード端子とし第１の電源電圧ＶＤＤ１をカソード端子として接続される。

第１のダイオード部Ｄ１にはダイオード素子Ｄ１１、Ｄ１２が備えられ、第２のダイオード部Ｄ２にはダイオード素子Ｄ２１、Ｄ２２が備えられる。

図３は、第１、第２のダイオード部Ｄ１、Ｄ２の平面図である。Ｎ型拡散領域１３（２３）を囲んでＰ型拡散領域１２（２２）が配置されている。ここで、Ｎ型拡散領域１３（２３）およびＰ型拡散領域１２（２２）はＰウェル領域１１（２１）内に配置されている。Ｐ型拡散領域１２（２２）の外周には、Ｐ型拡散領域１２（２２）を囲むようにＮウェル領域１５（２５）およびＮ型拡散領域１６（２６）が配置されている。

これらの半導体層のうち、Ｎ型拡散領域１３（２３）、Ｐ型拡散領域１２（２２）、およびＮ型拡散領域１６（２６）には、金属配線層とのオーミック接続をするためのコンタクト層Ｃが備えられている。コンタクト層Ｃを介して、不図示の金属配線層とＮ型拡散領域１３（２３）、Ｐ型拡散領域１２（２２）、およびＮ型拡散領域１６（２６）とがオーミック接続される。

図３の平面図では、Ｐ型拡散領域１２（２１）がＰウェル領域１１（２１）の中に配置されているので、ダイオード素子Ｄ１１（Ｄ２１）を構成するＰＮ接合は、Ｐウェル領域１１（２１）に接触しているＮ型拡散領域１３（２３）の全体に存在するものではある。ダイオード素子Ｄ１２（Ｄ２２）についても同様である。静電保護回路３を構成するダイオード素子Ｄ１１（Ｄ１２）、Ｄ１２（Ｄ２２）においては、静電気を迅速に放電するために素子を流れる許容電流能力が確保されなければならない。ここで、素子を流れる電流は、電流を流す場合の抵抗値が小さい経路に集中して流れる。

ダイオード素子Ｄ１１（Ｄ１２）については、Ｐ型拡散領域１２（２２）のコンタクト層ＣとＮ型拡散領域１３（２３）のコンタクト層Ｃとが、領域Ｌ１において互いに対向した状態で近接配置されている。領域Ｌ１において抵抗値が小さくなっており、領域Ｌ１において主な電流経路が形成される。静電気の際の放電電流は、領域Ｌ１を中心に流れる。

同様に、ダイオード素子Ｄ１２（Ｄ２２）については、Ｐ型拡散領域１２（２２）のコンタクト層ＣとＮ型拡散領域１６（２６）のコンタクト層Ｃとが、領域Ｌ２において互いに対向した状態で近接配置されている。領域Ｌ２において抵抗値が小さくなっており、領域Ｌ２において主な電流経路が形成される。静電気の際の放電電流は、領域Ｌ２を中心に流れる。

ここで、領域Ｌ１とＬ２とは、Ｐ型拡散領域１２（２２）のコンタクト層Ｃを共通にしているので、両領域Ｌ１、Ｌ２の長さは略同じである。ダイオード素子Ｄ１１（Ｄ２１）とダイオード素子Ｄ１２（Ｄ２２）とで、略同じ許容電流能力を有している。静電気に対して同等の放電能力を確保することができる。

図４では、第１の変形例としてダイオード素子の平面形状が図３とは異なっている。Ｎ型拡散領域１３（２３）の形状は図３と同じとしながら、その他の半導体層について、左右方向それぞれにΔＬだけ伸長した形状である。更に、伸長したＰ型拡散領域１２ａ（２２ａ）およびＮ型拡散領域１６ａ（２６ａ）において、伸長された領域（ΔＬ）にコンタクト層Ｃを配置した形状である。

これにより、ダイオード素子Ｄ１１（Ｄ２１）については、Ｐ型拡散領域１２ａ（２２ａ）のコンタクト層ＣとＮ型拡散領域１３（２３）のコンタクト層Ｃとの対向領域Ｌ１は、Ｎ型拡散領域１３（２３）のコンタクト層Ｃに制限されて、図３の場合と同等の対向長となる。

これに対して、ダイオード素子Ｄ１２（Ｄ２２）については、Ｐ型拡散領域１２ａ（２２ａ）のコンタクト層ＣとＮ型拡散領域１３（２３）のコンタクト層Ｃとの対向領域Ｌ２ａは、共に伸長された領域（ΔＬ）に新たにコンタクト層Ｃを配置しているので、領域Ｌ２ａの対向長は、図３の場合に比して（２・ΔＬ）だけ長い対向長を有している。

静電保護回路３を構成するダイオード素子Ｄ１１（Ｄ１２）、Ｄ１２（Ｄ２２）において、静電気を迅速に放電するためには、電流経路の抵抗値が小さいコンタクト層Ｃの対向領域が重要な領域であることは前述した。これに加えて、ダイオード素子Ｄ１１（Ｄ１２）、Ｄ１２（Ｄ２２）を構成するＰ型半導体層または／およびＮ型半導体層の不純物濃度が影響する場合も考えられる。一般的に、ダイオード素子においては、ＰＮ接合を構成する不純物濃度が濃くなるにつれて、順方向バイアスに対して急峻に立ち上がる電流特性を示す性質が知られている。

図４において、ダイオード素子Ｄ１１（Ｄ１２）、Ｄ１２（Ｄ２２）は、Ｐ型拡散領域１２ａ（２２ａ）およびＰウェル領域１１（２１）は両ダイオード素子で共通である。これに対してＮ型拡散領域が異なっている。ダイオード素子Ｄ１１（Ｄ１２）ではＮ型拡散領域１３（２３）であり、ダイオード素子Ｄ１２（Ｄ２２）ではＮ型ウェル領域１５（２５）およびＮ型拡散領域１６（２６）である。この場合、直接に接触してＰＮ接合を形成している半導体層に注目すると、Ｐ型半導体層はＰウェル領域１１（２１）で共通である。一方、Ｎ型半導体層は、ダイオード素子Ｄ１１（Ｄ１２）ではＮ型拡散領域１３（２３）であり、ダイオード素子Ｄ１２（Ｄ２２）ではＮ型ウェル領域１５（２５）である。Ｎ型拡散領域１３（２３）の不純物濃度とＮ型ウェル領域１５（２５）の不純物濃度とを比較すると、後者の方が低濃度であることが考えられる。この濃度差がダイオード素子間の許容電流能力の差異として有意な濃度差である場合、ダイオード素子Ｄ１１（Ｄ１２）に比してダイオード素子Ｄ１２（Ｄ２２）の放電能力が小さい場合が考えられる。

図４に示す第１の変形例では、デバイス構造に起因したダイオード素子間の許容電流能力の差異を解消するための構成例を示すものである。すなわち、単位対向長当たりの許容電流能力の差異を相殺するために、対向長に差異を設ける。すなわち、Ｎ型拡散領域１３（２３）を除く半導体層について、左右方向にΔＬだけ伸長した形状を備え、伸長した領域（２・ΔＬ）にコンタクト層Ｃを備えることにより、ダイオード素子Ｄ１１（Ｄ１２）の対向領域Ｌ１に比してダイオード素子Ｄ１２（Ｄ２２）の対向領域Ｌ２を対向長にして（２・ΔＬ）長くする。これにより、ダイオード素子Ｄ１２（Ｄ２２）の許容電流能力の増大を図り、ダイオード素子Ｄ１１（Ｄ１２）の放電能力とのバランスを図るものである。

不純物濃度に応じて伸長させる対向長を伸縮することにより、ダイオード素子間の放電電流能力のバランスを図ることができる。

図５に示す第２の変形例では、第１のダイオード部Ｄ１と第２のダイオード部Ｄ２との間に、Ｐウェル領域３１およびその中にＰ型拡散領域３２を備えている。また、Ｐ型拡散領域３２は第３の基準電圧ＶＳＳ３にバイアスされている。これにより、第１のダイオード部Ｄ１と第２のダイオード部Ｄ２との間を確実に絶縁することができる。静電気の印加に伴う放電時にノイズの混入を抑制することができる。ノイズの混入が抑制されることによりノイズに敏感な回路の不測のご動作を防止することができる。

ここで、第１のダイオード部Ｄ１において、Ｐ型拡散領域１１、１２は、Ｐ型の第１の半導体層の一例である。Ｎ型拡散領域１３は、Ｎ型の第２の半導体層の一例である。ディープＮウェル領域１４、Ｎウェル領域１５、およびＮ型拡散領域１６は、Ｎ型の第３の半導体層の一例である。

また、第２のダイオード部Ｄ２において、Ｐ型拡散領域２１、２２は、Ｐ型の第４の半導体層の一例である。Ｎ型拡散領域２３は、Ｎ型の第５の半導体層の一例である。ディープＮウェル領域２４、Ｎウェル領域２５、およびＮ型拡散領域２６は、Ｎ型の第６の半導体層の一例である。

以上、詳細に説明したように、本実施形態によれば、第１のダイオード部Ｄ１および第２のダイオード部Ｄ２は、各々２種類のダイオード素子Ｄ１１、Ｄ１２、およびＤ２１、Ｄ２２を備えている。このうち２つのダイオード素子Ｄ１１、Ｄ２１は、第１の電源系統１にある第１の基準電圧ＶＳＳ１と第２の電源系統２にある第２の基準電圧ＶＳＳ２とを各々の方向に接続する。残りの２つのダイオード素子Ｄ１２、Ｄ２２は、第１の基準電圧ＶＳＳ１から第２の電源電圧ＶＤＤ２に向かう方向と第２の基準電圧ＶＳＳ２から第１の電源電圧ＶＤＤ１に向かう方向との各々に接続される。この場合、Ｎ型拡散領域１３、２３はＰウェル領域１１、２１およびＰ型拡散領域１２、２２に囲まれて配置される。

また、Ｐウェル領域１１、２１およびＰ型拡散領域１２、２２はディープＮウェル領域１４、２４、Ｎウェル領域１５、２５、およびＮ型拡散領域１６、２６に囲まれて配置される。

更に、半導体装置としてＰ型基板を使用する際、Ｐ型基板からダイオード素子Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２が配置される内部領域を絶縁するＮ型半導体層であるディープＮウェル領域１４、２４、Ｎウェル領域１５、２５、およびＮ型拡散領域１６、２６を、ダイオード素子Ｄ１２、Ｄ２２のカソード端子としても兼用することができる。

第１のダイオード部Ｄ１および第２のダイオード部Ｄ２において、各々２種類のダイオード素子Ｄ１１、Ｄ１２、およびＤ２１、Ｄ２２は、配置関係が包含関係にある半導体層を利用してコンパクトに配置されている。第１の電源系統１および第２の電源系統２の２つの電源系統を備える半導体装置において、静電保護回路３を、十分な放電能力を確保しながら実装面積を圧縮して配置することができる。

また、図３の平面図に示すように、静電保護回路３を構成するダイオード素子Ｄ１１（Ｄ１２）、Ｄ１２（Ｄ２２）の放電能力は、素子を流れる電流の経路の抵抗値が小さいことが重要である。これに鑑み、ダイオード素子Ｄ１１（Ｄ１２）について、Ｐ型拡散領域１２（２２）のコンタクト層ＣとＮ型拡散領域１３（２３）のコンタクト層Ｃとが、領域Ｌ１において互いに対向した状態で近接配置されている。これにより、領域Ｌ１において抵抗値が小さくなり主な電流経路が形成される。静電気の際の放電電流は、領域Ｌ１を中心に流れる。同様に、ダイオード素子Ｄ１２（Ｄ２２）については、領域Ｌ２においてコンタクト層Ｃが互いに対向した状態で近接配置されている。領域Ｌ２において抵抗値が小さくなり主な電流経路が形成される。静電気の際の放電電流は、領域Ｌ１を中心に流れる。

また、別の観点から、静電保護回路３を構成するダイオード素子Ｄ１１（Ｄ１２）、Ｄ１２（Ｄ２２）の許容電流能力は、ＰＮ接合を形成する半導体層の不純物濃度が影響する場合がある。このことに鑑み図４の平面図に示すように、不純物濃度に応じてコンタクト層が対向する対向長を調整することで、ダイオード素子間の放電能力のバランスを図ることができる。

なお、上述の実施形態によれば、第１のダイオード部および第２のダイオード部は、各々２種類のダイオードを備えており、第１のダイオード部と第２のダイオード部とで合わせて４種類のダイオードが備えられている。このうち２つのダイオードは、第１の電源系統にある第１の基準電圧と第２の電源系統にある第２の基準電圧とを各々の方向に接続する。残りの２つのダイオードは、第１の基準電圧から第２の電源電圧に向かう方向と第２の基準電圧から第１の電源電圧に向かう方向との各々に接続される。この場合、Ｎ型の第２の半導体層はＰ型の第１の半導体層に囲まれ、さらにＰ型の第１の半導体層はＮ型の第３の半導体層に囲まれて配置される。同様に、Ｎ型の第５の半導体層はＰ型の第４の半導体層に囲まれ、さらにＰ型の第４の半導体層はＮ型の第６の半導体層に囲まれて配置される。第１のダイオード部に備えられる２種類のダイオード、および第２のダイオード部に備えられる２種類のダイオードは、各々、包含関係にある半導体層を利用してコンパクトに配置されている。

以上に述べたことから、第１の電源系統および第２の電源系統の２つの電源系統を備える半導体装置において、電源系統を跨ぐ端子間に印加される静電気保護を、半導体層の組み合わせにより実装面積を圧縮しながら十分な放電能力を確保できる。

尚、本実施形態に限定されるものではなく、本願の趣旨を逸脱しない範囲内での種々の改良、変更が可能であることは言うまでもない。
例えば、本実施形態では、第１および第２のダイオード部Ｄ１、Ｄ２におけるＮ型拡散領域１３、２３が、各々１つ配置され、それを囲むようにＰ型／Ｎ型半導体層が配置される場合について記載したが、これに限定されるものではない。第１および第２のダイオード部Ｄ１、Ｄ２の中心に配置されるＮ型拡散領域は複数配置されてもよく、これに応じて、その周辺に配置される半導体層も複数配置してもよいことは言うまでもない。

１ 第１の電源系統
２ 第２の電源系統
３ 静電気保護回路
１１、２１、３１ Ｐウェル領域
１２、１２ａ、２２、２２ａ、３２ Ｐ型拡散領域
１３、１６、１６ａ、２３、２６、２６ａ Ｎ型拡散領域
１４、２４ ディープＮウェル領域
１５、２５ Ｎウェル領域
Ｃ コンタクト層
Ｄ１ 第１のダイオード部
Ｄ２ 第２のダイオード部
Ｄ１１、Ｄ１２、Ｄ２１、Ｄ２２ ダイオード素子
ＶＤＤ１ 第１の電源電圧
ＶＤＤ２ 第２の電源電圧
ＶＳＳ１ 第１の基準電圧
ＶＳＳ２ 第２の基準電圧
ＶＳＳ３ 第３の基準電圧

Claims (7)

1. 第１の電源電圧および第１の基準電圧を備える第１の電源系統と、第２の電源電圧および第２の基準電圧を備える第２の電源系統とを含む半導体装置に搭載される静電気保護回路であって、
   Ｐ型の第１の半導体層と、前記第１の半導体層内に配置されるＮ型の第２の半導体層と、前記第１の半導体層を囲むＮ型の第３の半導体層とを備える第１のダイオード部と、
   Ｐ型の第４の半導体層と、前記第４の半導体層内に配置されるＮ型の第５の半導体層と、前記第４の半導体層を囲むＮ型の第６の半導体層とを備える第２のダイオード部とを備え、
   前記第１の半導体層および前記第５の半導体層は、前記第１の基準電圧に接続され、
   前記第２の半導体層および前記第４の半導体層は、前記第２の基準電圧に接続され、
   前記第３の半導体層は、前記第２の電源電圧に接続され、
   前記第６の半導体層は、前記第１の電源電圧に接続されてなることを特徴とする静電気保護回路。
2. 前記第１および第４の半導体層はＰウェルであり、前記第３および第６の半導体層はＮウェルであることを特徴とする請求項１に記載の静電気保護回路。
3. 前記第１の半導体層と前記第３の半導体層との対向幅は、前記第１の半導体層と前記第２の半導体層との対向幅より長く、前記第４の半導体層と前記第６の半導体層との対向幅は、前記第４の半導体層と前記第５の半導体層との対向幅より長いことを特徴とする請求項１または２に記載の静電気保護回路。
4. 前記対向幅とは、２つの半導体層が対向する領域のうち、前記半導体装置の表面に沿った長さであることを特徴とする請求項３に記載の静電気保護回路。
5. 前記対向幅は、互いに対向する２つの半導体層において、該半導体層を他の層と接続するコンタクト層が対向している領域の長さであることを特徴とする請求項４に記載の静電気保護回路。
6. 前記第１および第２の基準電圧とは系統の異なる第３の基準電圧を備え、
   前記第３の基準電圧は、前記第１のダイオード部と前記第２のダイオード部とに挟まれたＰ型半導体層に接続されてなることを特徴とする請求項１乃至５の少なくとも何れか１項に記載の静電気保護回路。
7. 第１の電源電圧および第１の基準電圧を備える第１の電源系統と、
   第２の電源電圧および第２の基準電圧を備える第２の電源系統と、
   前記第１の基準電圧から前記第２の電源電圧に向かう方向、前記第２の基準電圧から前記第１の電源電圧に向かう方向、および前記第１の基準電圧と前記第２の基準電圧との間の双方向、の各々にダイオードを備える静電気保護回路とを備え、
   前記静電気保護回路は、
   Ｐ型の第１の半導体層と、前記第１の半導体層内に配置されるＮ型の第２の半導体層と、前記第１の半導体層を囲むＮ型の第３の半導体層とを備える第１のダイオード部と、
   Ｐ型の第４の半導体層と、前記第４の半導体層内に配置されるＮ型の第５の半導体層と、前記第４の半導体層を囲むＮ型の第６の半導体層とを備える第２のダイオード部とを備え、
   前記第１の半導体層および前記第５の半導体層は、前記第１の基準電圧に接続され、
   前記第２の半導体層および前記第４の半導体層は、前記第２の基準電圧に接続され、
   前記第３の半導体層は、前記第２の電源電圧に接続され、
   前記第６の半導体層は、前記第１の電源電圧に接続されてなることを特徴とする半導体装置。
   
   

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