JP5306377B2 - 電子又はホールスピンの制御及び読み取り - Google Patents
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Description
図1(a)及び(c)に示すように、MOSベースのシリコン量子ドット構造10は、殆ど真性の、高い抵抗率を持ったシリコン12を有している。装置の両側は、リンが拡散されたn+エリアの領域14,16であり、装置に抵抗性接点を提供している。5nmの厚さを有するSiO2の層18は、表面に熱成長させたものである。この絶縁酸化層18の上面には、バリアゲート20,22が電子ビームリソグラフィ(EBL)、熱蒸着及びリフトオフにより製造されている。各バリアゲート20,22は、〜30nmの幅で、それらの間の間隔は40nm以下である。バリアゲートは、酸素プラズマを用いて部分的に酸化され、それらの表面に数ナノメータの厚さの絶縁層24,26を形成している。
上記したMOSベースの構造で個々のドーパントを研究するために考案した最もシンプルな構造は、図2に示すように、バリアゲートの下に注入された単一ドーパント44を有する、GICL29を遮断する単一のトンネルバリア20,22である。この装置は、バリアゲートの下にドーパントを追加した形の、図1のSi量子ドットの“半分”と見なすことが出来る。
devices)[11]の同様な実験で示されたような、とても鋭い導電率のピークを観測することが可能である。このタイプの装置におけるこうした導電率のピークの最初の試料を図2(d)に示す。
mirrored)ものとなる。
スピンキュービットの量子状態のコヒーレントな操作には、スピン状態のゼーマンスプリット(Zeeman splitting)にマッチした周波数のマイクロ波場の適用が必要である。少ない数のドーパントで局所的なESRを行う能力[6]は、最近示されたが、それは、図3(a)に示すように、トップゲート52が二つの機能を持ったMOS構造を製造することである。一つは、(i)MOSFETチャンネル内にGICLを引き起こすこと、二つ目は、(ii)マイクロ波場を供給することである。後者の目的のために、ゲート52は、同一平面上のトランスミッションラインとして形成され、終端はショートされている。マイクロ波コンデンサ(capacitor)は、GICLの引き起こしに必要なDCバイアスに加えて、ラインにマイクロ波励起(excitation)を生じさせることが出来る。この配置は、MOSFETのチャンネルの最大の磁場と、ゼロ(マイクロ波)電場をもたらす。検出領域でマイクロ波電場を無くすことは、検出装置の適切な運転を保証するためには必須のことである。共鳴構造がないので、このESRラインは極めて幅広い周波数レンジ(〜10MHzから〜50GHz)で使用可能である。
resonance)のピークを解析する能力に気づいた。これは、極めて高感度な設計を意味している。
optimal charge reservoir)についてである。この時まで、この要素の焦点は、プラチナケイ化物のナノメータサイズのショットキー接触に向けられていた。
シリコン内の単一ドーパントの電子又はホールスピンを制御し読み出す電子装置の発明であり、以下のように構成される。
一つ以上のオーム性の接点領域があるシリコン基板。
前記基板の上に設けられた絶縁領域。
小さな電荷領域を分離し、単一電子トランジスタ(SET)のアイランドを形成する形で、間隔を持って設けられた、第1及び第2のバリアゲート。
前記第1及び第2のバリアゲート上に重なる形で、しかしそれらから絶縁される形で配置された第3のゲートであり、該第3のゲートは、該ゲートの下の基板内に、ゲートによって引き起こされる電荷の層(GICL)を生成することが出来る。
単一ドーパント原子に近接して設けられた第4のゲートであり、前記ドーパント原子は、前記第4のゲートの電位の制御の下で、前記ドーパント原子と前記SETの間でスピンに依存した電荷のトンネリングが生じる程度の距離に配置され、かつ前記GICLの領域の外側の基板内でカプセル化されている。
なお、第3又は第4のゲートは、どちらかのゲートが電子スピン共鳴(ESR)ラインの役割も果たし、前記ドーパントの前記単一電子又はホールのスピンを制御する。
制御されたマイクロ波パルスをESRラインに使用して、ドーパントの電荷のスピンを操作するステップ。
第3のゲートを使用してゲートに誘起されたチャージ層(GICL)を生成するステップ。
第4のゲートの静電気電位によりドーパント電荷からGICLSETアイランドへの電荷のトンネリングを制御するステップ。
及び、SETの運転を制御するステップ。
図4(a)に、単一ドーパントの電子又はホールスピンの制御及び読み出し用の完全な装置60を示すが、キュービットは、シリコン内の単一ドーパント原子の電子又はホールスピン内で認識されることに注意。単一ドナーを挿入する方法は、多様な技術を使用することが出来、例えば、出願人に付与された米国特許第7176066号及び米国特許第7061008号などに記載された技術を使用することが出来る。
ESRライン52の静電気電位はゼーマンスプリット(Zeeman-split)電子又はホールスピンのレベル64及び66をリザーバ68のフェルミレベルに対してシフトさせるために使用される。図4(b)に示すように、スピン−チャージ変換(spin-to-charge
conversion)は、リザーバのフェルミレベルが、基底(スピンダウン)と励起(スピンアップ)電子の間又はホールスピン状態の時に得られる[13]。図4(b)(及び図5(b)下)は、装置は、ドナー原子及び、電荷キャリアとして電子を用いて実現されているが、アクセプタ原子及びホールの場合には、エネルギ状態は、鏡映状態になる。
をプリアンプに対してAC結合することが出来る。これにより、測定時間は、<1μsまで落とすことが出来る。しかし、温度上昇やノイズの問題に加えて、HEMTとSETの間でバックアクションが有るかもしれない[18] [19]。
図4及び5の新しいMOS−コンパチブル(MOS−compatible)スピンキュービット装置は、2Dの拡張性のある単一ドーパントをベースにしたシリコン量子コンピュータの構成の中に組み込まれる[4]。ここでは、電荷は断熱過程によるコヒーレントな移動(Coherent
Transport by Adiabatic Passage)(CTAP)により往復する[16]。図6に、読み出し運転用の図4の二つの回路60を含んだ2xCTAP3構成に関して、シリコンの論理ゲート構成の構想を示す。
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10.1109/NANO.2008.183 (8th IEEE
conference on Nanotechnology)
Claims (8)
- 一つ以上の抵抗性接触領域を有するシリコン基板を有し、
前記基板上に設けられた絶縁領域を有し、
電荷を含む小さな領域を分離するために離れて形成され、単一電子トランジスタ(SET)のアイランドを形成する第1及び第2のバリアゲートを有し、
前記第1及び第2のバリアゲート上に重ねる形で、かつそれらとは絶縁された形で設けられた第3のゲートを有し、前記第3のゲートは、その下の前記基板内にゲートにより誘起されたチャージ層(GICL)を生成することができ、
単一ドーパント原子に近接して設けられた第4のゲートを有し、前記ドーパント原子は前記GICLの領域の外の前記基板内にカプセル化されているが、主として前記第4のゲートのゲート電位の制御により、該ドーパント原子と前記SETアイランドの間でスピンに依存した電荷のトンネリングを許容する程度の距離に配置されており、
前記第3又は第4のゲートのどちらかが電子スピン共鳴(ESR)ラインとしての役割も果たし、前記ドーパント原子の単一電子又はホールのスピンを制御する、
ことを特徴とする、シリコン内の単一ドーパント原子の電子又はホールスピンの制御及び読み出しを行うための電子装置。 - 前記第4のゲートは、その静電気電位により前記電荷のトンネリングを制御することに加えて、前記ESRラインを供給する、
ことを特徴とする、請求項1記載のシリコン内の単一ドーパント原子の電子又はホールスピンの制御及び読み出しを行うための電子装置。 - 前記第3のゲートは、GICLを前記基板内に生成することに加えて、前記ESRラインを供給する、
ことを特徴とする、請求項1記載のシリコン内の単一ドーパント原子の電子又はホールスピンの制御及び読み出しを行うための電子装置。 - 前記第4のゲートは、その静電気電位により前記電荷のトンネリングを制御する、
ことを特徴とする、請求項3記載のシリコン内の単一ドーパント原子の電子又はホールスピンの制御及び読み出しを行うための電子装置。 - 断熱的な速い過程によるコヒーレントな移動を用ることで電荷が往復するような、他の同様な装置と組み合わされる、
ことを特徴とする、請求項1記載のシリコン内の単一ドーパント原子の電子又はホールスピンの制御及び読み出しを行うための電子装置。 - 請求項1に記載の電子装置を用いた方法であり、該方法は、
制御されたマイクロ波パルスを、前記SERラインに使用して、前記ドーパント電荷のスピンを操作するステップ、
前記第3のゲートを用いて、ゲートにより誘起されたチャージ層(GICL)を生成するステップ、
前記第4のゲート上の静電気電位により前記ドーパント原子からGICLSETアイランドへの前記電荷のトンネリングを制御するステップ、及び、
前記SETの動作を制御するステップ、
から構成されることを特徴とする。 - 請求項6記載の方法において、前記SETアイランドは、前記バリヤゲートを使用して規定される、
ことを特徴とする。 - 請求項6又は7記載の方法において、前記SETの動作は、前記第1、第2及び第3のゲートを使用して制御する、
ことを特徴とする。
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