JP5296175B2 - Semiconductor memory device - Google Patents
Semiconductor memory device Download PDFInfo
- Publication number
- JP5296175B2 JP5296175B2 JP2011233252A JP2011233252A JP5296175B2 JP 5296175 B2 JP5296175 B2 JP 5296175B2 JP 2011233252 A JP2011233252 A JP 2011233252A JP 2011233252 A JP2011233252 A JP 2011233252A JP 5296175 B2 JP5296175 B2 JP 5296175B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- data
- read
- memory cell
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Abstract
Description
本発明は、例えば１つのメモリセルに２値以上のデータを記憶することが可能な不揮発性の半導体記憶装置に関する。 The present invention relates to a nonvolatile semiconductor memory device that can store binary data or more in, for example, one memory cell.
例えばＮＡＮＤ型フラッシュメモリは、ロウ方向に配置された複数のメモリセルがそれぞれビット線を介して対応するラッチ回路に接続されている。各ラッチ回路はデータの書き込み、及び読み出し時にデータを保持する。ロウ方向に配置された全てのセル又は半数のセル（例えば２〜４ｋＢのセル）は、一括してデータの書き込み、又は読み出しが行なわれる。消去動作、メモリセルの閾値電圧を負電圧に設定し、書き込み動作により、メモリセル内に電子を注入することにより閾値電圧を正電圧に設定する（例えば特許文献１参照）。 For example, in a NAND flash memory, a plurality of memory cells arranged in the row direction are each connected to a corresponding latch circuit via a bit line. Each latch circuit holds data when data is written and read. All the cells or half of the cells arranged in the row direction (for example, 2 to 4 kB cells) are collectively written or read. The threshold voltage is set to a positive voltage by injecting electrons into the memory cell by the erase operation and the memory cell by setting the threshold voltage to a negative voltage and by the write operation (see, for example, Patent Document 1).
しかし、ＮＡＮＤ型フラッシュメモリは、複数のメモリセルが直列接続されているため、読み出し動作時に、非選択セルをオン状態とする必要がある。したがって、読み出し動作時に、閾値電圧より高い電圧（Ｖｒｅａｄ）がゲート電極に印加される。このため、書き込み動作での閾値電圧は、Ｖｒｅａｄを超えてはならない。書き込みシーケンスでは、メモリセル毎にプログラム、プログラムベリファイリードを繰り返し行ない、メモリセルの閾値電圧がＶｒｅａｄを超えないように制御する必要がある。このため、書き込み速度が低下する問題がある。 However, since the NAND flash memory has a plurality of memory cells connected in series, it is necessary to turn on non-selected cells during a read operation. Therefore, a voltage (Vread) higher than the threshold voltage is applied to the gate electrode during the read operation. For this reason, the threshold voltage in the write operation must not exceed Vread. In the write sequence, it is necessary to repeatedly perform program and program verify read for each memory cell and control the threshold voltage of the memory cell not to exceed Vread. For this reason, there is a problem that the writing speed is lowered.
また、大容量データを記憶するため、１セルに２ビット以上記憶する多値メモリが開発されている。例えば１セルに２ビットを記憶するためには、４つの閾値電圧分布を設定する必要がある。このため、１セルに１ビットを記憶するメモリに比べて、１つ当たりの閾値電圧分布を狭く設定しなくてはならないため、書き込みスピードがさらに遅くなるという問題もある。 Further, in order to store a large amount of data, a multi-value memory that stores 2 bits or more in one cell has been developed. For example, in order to store 2 bits in one cell, it is necessary to set four threshold voltage distributions. For this reason, the threshold voltage distribution per cell must be set narrower than that of a memory storing 1 bit in one cell, and there is a problem that the writing speed is further slowed down.
一方、読み出し電圧Ｖｒｅａｄのレベルを上げると、読み出し時に高いＶｒｅａｄがセルに加わるため、誤書き込みが発生するという問題がある。また、複数の閾値電圧のうち、高いレベルに書き込もうとすると、高い書き込み電圧が必要である。ＮＡＮＤ型フラッシュメモリは、ロウ方向に並んだ全てのセル又は半数のセルを一括して書き込むため、データによっては、非書き込み状態のセルにも高い電圧がゲート電極に加わり、誤書き込みが発生するという問題がある。 On the other hand, when the level of the read voltage Vread is increased, a high Vread is applied to the cell at the time of reading, which causes a problem that erroneous writing occurs. In addition, when writing to a high level among a plurality of threshold voltages, a high write voltage is required. In NAND flash memory, all cells or half of the cells arranged in the row direction are written at a time, so depending on the data, a high voltage is also applied to the gate electrode even in a non-written state, and erroneous writing occurs. There's a problem.
これらの問題より、限られた閾値電圧の範囲、例えば−２Ｖ〜５Ｖの間に、４値の場合は４つの閾値電圧分布を、８値の場合は８つの閾値電圧分布を、１６値の場合は１６個の閾値電圧分布を設定しなければならない。近時、ＥＣＣ（エラー訂正符号）によるエラー訂正能力の向上により、従来に比べて閾値電圧分布幅、及びデータ保持マージンを少なく設定できるようになっている。 Due to these problems, in a limited threshold voltage range, for example, between −2V to 5V, four threshold voltage distributions in the case of 4 values, eight threshold voltage distributions in the case of 8 values, and 16 values 16 threshold voltage distributions must be set. In recent years, the threshold voltage distribution width and the data holding margin can be set to be smaller than in the conventional case by improving the error correction capability by ECC (error correction code).
しかし、プログラムベリファイ時とリード時で、温度等の条件が異なる。また、ダイソートテスト時に電圧発生回路の抵抗をトリミングすることにより設定される書き込み電圧、ベリファイ電圧、及び読み出し電圧は、ターゲット電圧に対してずれてしまうことがある。このため、閾値電圧分布間に、例えば８０ｍＶ程度のマージンを設定する必要がある。したがって、ＥＣＣの訂正能力を上げ、それぞれの閾値電圧分布幅を見かけ上狭くしても、設定マージンは大きいままであった。 However, conditions such as temperature differ between program verify and read. In addition, the write voltage, the verify voltage, and the read voltage that are set by trimming the resistance of the voltage generation circuit during the die sort test may deviate from the target voltage. For this reason, it is necessary to set a margin of, for example, about 80 mV between the threshold voltage distributions. Therefore, even if the ECC correction capability is increased and each threshold voltage distribution width is apparently narrowed, the setting margin remains large.
このように、複数の閾値電圧を設定する多値メモリにおいて、各閾値電圧間のマージンは、狭く設定できる方がよいが、ベリファイ時とリード時において、温度等の条件が異なること、読み出し電圧、書き込み電圧、ベリファイ電圧のずれがあることにより、ある程度のマージンを設定する必要がある。 As described above, in a multi-level memory in which a plurality of threshold voltages are set, it is preferable that the margin between the threshold voltages can be set narrow. However, conditions such as temperature are different between the verify time and the read time, the read voltage, It is necessary to set a certain margin due to the difference between the write voltage and the verify voltage.
本発明は、閾値電圧分布間のマージンが狭い場合においても確実に記憶データを読み出すことが可能な半導体記憶装置を提供しようとするものである。 An object of the present invention is to provide a semiconductor memory device capable of reliably reading stored data even when a margin between threshold voltage distributions is narrow.
本発明の半導体記憶装置の第１の態様は、複数のワード線、及び複数ビット線に接続された複数のメモリセルがマトリックス状に配置されたメモリセルアレイと、前記ワード線、及びビット線の電位を発生する電圧発生回路と、前記ビット線に接続され、前記メモリセルの書き込みデータ、又は前記メモリセルから読み出されたデータを記憶するデータ記憶回路と、前記電圧発生回路及びデータ記憶回路を制御する制御部とを具備し、前記制御部は、消去動作により、前記メモリセルの閾値電圧を第１レベルとし、書き込み及びベリファイ動作を繰り返すことにより、外部より入力される書き込みデータに応じて、前記メモリセルの閾値電圧を第１レベル、第２レベル、…第ｎレベル（ｎ＝２ｋ）に設定して、ｋビットのデータを記憶させ、第ｈレベル（ｈ≦ｎ）への書き込みセルのうち、第（ｈ−１）レベルを超えているセルに対して、第（ｈ−１）レベルを超えてから、ｊ回（ｊは自然数）の書き込み動作を計数し、ｊ回目以降の書き込み動作において、書き込み速度を遅くすることを特徴とする。 According to a first aspect of the semiconductor memory device of the present invention, there are provided a memory cell array in which a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix, and the potentials of the word lines and the bit lines. A voltage generation circuit that generates the data, a data storage circuit that is connected to the bit line and stores write data of the memory cell or data read from the memory cell, and controls the voltage generation circuit and the data storage circuit The control unit sets the threshold voltage of the memory cell to the first level by erasing operation, and repeats writing and verifying operations, according to write data input from the outside. the first level of the threshold voltage of the memory cell, second level, ... set to the n-level (n = 2 k), stores the data of k bits Of the cells written to the h-th level (h ≦ n), for cells that exceed the (h−1) level, j times (j is a natural number) after exceeding the (h−1) level. The writing operation is counted, and the writing speed is reduced in the j-th and subsequent writing operations.
以下、本発明の実施の形態について、図面を参照して説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.
図２は、本発明の各実施形態に適用される半導体記憶装置、例えば４値（２ビット）を記憶するＮＡＮＤ型フラッシュメモリの構成を示している。 FIG. 2 shows a configuration of a semiconductor memory device applied to each embodiment of the present invention, for example, a NAND flash memory for storing four values (2 bits).
メモリセルアレイ１は、複数のビット線と複数のワード線と共通ソース線を含み、例えばＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルがマトリクス状に配置されている。このメモリセルアレイ１には、ビット線を制御するためのビット制御回路２とワード線制御回路６が接続されている。
The
ビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルのデータを読み出したり、ビット線を介してメモリセルアレイ１中のメモリセルの状態を検出したり、ビット線を介してメモリセルアレイ１中のメモリセルに書き込み制御電圧を印加してメモリセルに書き込みを行なう。ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内のデータ記憶回路はカラムデコーダ３によって選択される。データ記憶回路に読み出されたメモリセルのデータは、前記データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。データ入出力端子５は、例えばメモリチップ外部のホスト１１に接続される。このホスト１１は例えばマイクロコンピュータにより構成され、前記データ入出力端子５から出力されたデータを受ける。さらに、ホスト１１は、ＮＡＮＤ型フラッシュメモリの動作を制御する各種コマンドＣＭＤ、アドレスＡＤＤ、及びデータＤＴを出力する。ホスト１１からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択されたデータ記憶回路に供給され、コマンド及びアドレスは制御信号及び制御電圧発生回路７に供給される。
The bit
ワード線制御回路６は、メモリセルアレイ１に接続されている。このワード線制御回路６は、メモリセルアレイ１中のワード線を選択し、選択されたワード線に読み出し、書き込みあるいは消去に必要な電圧を印加する。
The word
メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、及びワード線制御回路６は、制御信号及び制御電圧発生回路７に接続され、この制御信号及び制御電圧発生回路７によって制御される。制御信号及び制御電圧発生回路７は、制御信号入力端子８に接続され、ホスト１１から制御信号入力端子８を介して入力される制御信号ＡＬＥ（アドレス・ラッチ・イネーブル）、ＣＬＥ（コマンド・ラッチ・イネーブル）、ＷＥ（ライト・イネーブル）、ＲＥ（リード・イネーブル）によって制御される。
The
前記ビット線制御回路２、カラムデコーダ３、ワード線制御回路６、制御信号及び制御電圧発生回路７は書き込み回路、及び読み出し回路を構成している。
The bit
図３は、図２に示すメモリセルアレイ１及びビット線制御回路２の構成を示している。メモリセルアレイ１には複数のＮＡＮＤセルが配置されている。１つのＮＡＮＤセルは、直列接続された例えば３２個のＥＥＰＲＯＭからなるメモリセルＭＣと、選択ゲートＳ１、Ｓ２とにより構成されている。選択ゲートＳ２はビット線ＢＬ０ｅに接続され、選択ゲートＳ１はソース線ＳＲＣに接続されている。各ロウに配置されたメモリセルＭＣの制御ゲートはワード線ＷＬ０〜ＷＬ２９、ＷＬ３０、ＷＬ３１に共通接続されている。また、選択ゲートＳ２はセレクト線ＳＧＤに共通接続され、選択ゲートＳ１はセレクト線ＳＧＳに共通接続されている。
FIG. 3 shows the configuration of the
ビット線制御回路２は複数のデータ記憶回路１０を有している。各データ記憶回路１０には、一対のビット線（ＢＬ０ｅ、ＢＬ０ｏ）、（ＢＬ１ｅ、ＢＬ１ｏ）…（ＢＬｉｅ、ＢＬｉｏ）、（ＢＬ８ｋｅ、ＢＬ８ｋｏ）が接続されている。
The bit
メモリセルアレイ１は、破線で示すように、複数のブロックを含んでいる。各ブロックは、複数のＮＡＮＤセルにより構成され、例えばこのブロック単位でデータが消去される。また、消去動作は、データ記憶回路１０に接続されている２本のビット線について同時に行なわれる。
The
また、ビット線の１つおきに配置され、１つのワード線に接続された複数のメモリセル（破線で囲まれた範囲のメモリセル）は、１セクタを構成する。このセクタ毎にデータが書き込まれ、読み出される。 In addition, a plurality of memory cells arranged every other bit line and connected to one word line (memory cells in a range surrounded by a broken line) constitute one sector. Data is written and read for each sector.
リード動作、プログラムベリファイ動作及びプログラム動作時において、データ記憶回路１０に接続されている２本のビット線（ＢＬｉｅ、ＢＬｉｏ）のうち外部より供給されるアドレス信号（ＹＡ０、ＹＡ１…ＹＡｉ…ＹＡ８ｋ）に応じて１本のビット線が選択される。さらに、外部アドレスに応じて、１本のワード線が選択される。
During the read operation, the program verify operation, and the program operation, the address signals (YA0, YA1,... YAi,... YA8k) supplied from the outside of the two bit lines (BLie, BLio) connected to the
さらに、外部アドレスにより、１本のワード線が選択され、図３の点線で示す、２ページが選択される。この２ページの切り替えはアドレスによって行われる。１セルに２ビットを記憶する場合は、２ページであるが、１セルに３ビット記憶する場合は３ページ、１セルに４ビット記憶する場合は４ページ選択される。イレーズ動作は、図３の点線で示しているブロック単位で行う。 Further, one word line is selected by the external address, and two pages indicated by dotted lines in FIG. 3 are selected. Switching between the two pages is performed by an address. When 2 bits are stored in 1 cell, 2 pages are selected, but when 3 bits are stored in 1 cell, 3 pages are selected, and when 4 bits are stored in 1 cell, 4 pages are selected. The erase operation is performed in units of blocks indicated by dotted lines in FIG.
図４は、ロウ方向に並んだ全てのセルを一括して書き込む場合の構成を示している。この例の場合、各ビット線ＢＬ０，ＢＬ１…ＢＬ８ｋ−１，ＢＬ８ｋは、それぞれデータ記憶回路１０に接続され、各データ記憶回路１０には、アドレス信号ＹＡ０、ＹＡ１…ＹＡ８ｋ−１、ＹＡ８ｋがそれぞれ供給されている。
FIG. 4 shows a configuration in which all cells arranged in the row direction are written together. In this example, each of the bit lines BL0, BL1,... BL8k-1, BL8k is connected to the
図５（ａ）はメモリセル、図５（ｂ）は選択ゲートの断面図を示している。図５（ａ）において、基板５１（後述するＰ型ウェル領域５５）にはメモリセルのソース、ドレインとしてのｎ型拡散層４２が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４３を介して浮遊ゲート（ＦＧ）４４が形成され、この浮遊ゲート４４の上には絶縁膜４５を介して制御ゲート（ＣＧ）４６が形成されている。図５（ｂ）において、Ｐ型ウェル領域５５にはソース、ドレインとしてのｎ型拡散層４７が形成されている。Ｐ型ウェル領域５５の上にはゲート絶縁膜４８を介して制御ゲート４９が形成されている。
5A shows a memory cell, and FIG. 5B shows a cross-sectional view of the selection gate. In FIG. 5A, an n-
図６は、第１の実施形態に対応する半導体記憶装置の断面図を示している。例えばＰ型半導体基板５１内には、Ｎ型ウェル領域５２、５３、５４、Ｐ型ウェル領域５６が形成されている。Ｎ型ウェル領域５２内にはＰ型ウェル領域５５が形成され、このＰ型ウェル領域５５内にメモリセルアレイ１を構成する低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。さらに、前記Ｎ型ウェル領域５３、Ｐ型ウェル領域５６内に、データ記憶回路１０を構成する低電圧ＰチャネルトランジスタＬＶＰＴｒ、低電圧ＮチャネルトランジスタＬＶＮＴｒが形成されている。前記基板５１内には、ビット線とデータ記憶回路１０を接続する高電圧ＮチャネルトランジスタＨＶＮＴｒが形成されている。また、前記Ｎ型ウェル領域５４内には例えばワード線駆動回路等を構成する高電圧ＰチャネルトランジスタＨＶＰＴｒが形成されている。図６に示すように、高電圧トランジスタＨＶＮＴｒ、ＨＶＰＴｒは、低電圧トランジスタＬＶＮＴｒ、ＬＶＰＴｒに比べて例えば厚いゲート絶縁膜を有している。
FIG. 6 is a cross-sectional view of the semiconductor memory device corresponding to the first embodiment. For example, N-
図７は、メモリセルの消去、プログラム、リード時において、図６に示す各部に供給される電圧の例を示している。 FIG. 7 shows an example of voltages supplied to the respective parts shown in FIG. 6 during erasing, programming, and reading of the memory cell.
図８は、図３に示すデータ記憶回路１０の一例を示す回路図である。
FIG. 8 is a circuit diagram showing an example of the
このデータ記憶回路１０は、プライマリデータキャッシュ（ＰＤＣ）、セコンダリデータキャッシュ（ＳＤＣ）、ダイナミックデータキャッシュ（ＤＤＣ）、ダイナミックデータキャッシュＱ（ＤＤＣＱ）、テンポラリデータキャッシュ（ＴＤＣ）を有している。ＳＤＣ、ＰＤＣ、ＤＤＣは、書き込み時に入力データを保持し、読み出し時に読み出しデータを保持し、ベリファイ時に一時的にデータを保持し、多値データを記憶する際に内部データの操作に使用される。ＴＤＣは、データの読み出し時にビット線のデータを増幅し、一時的に保持するとともに、多値データを記憶する際に内部データの操作に使用される。ＤＤＣＱは、後述するデータの書き込み時において、特定のベリファイレベルより若干低いベリファイレベルに達したかどうかを示すデータを記憶する。
The
ＳＤＣは、ラッチ回路を構成するクロックドインバータ回路６１ａ、６１ｂ、及びトランジスタ６１ｃ、６１ｄにより構成されている。トランジスタ６１ｃはクロックドインバータ回路６１ａの入力端と、クロックドインバータ回路６１ｂの入力端の間に接続されている。このトランジスタ６１ｃのゲートには信号ＥＱ２が供給されている。トランジスタ６１ｄはクロックドインバータ回路６１ｂの出力端と接地間に接続されている。このトランジスタ６１ｄのゲートには信号ＰＲＳＴが供給されている。ＳＤＣのノードＮ２ａは、カラム選択トランジスタ６１ｅを介して入出力データ線ＩＯに接続され、ノードＮ２ｂは、カラム選択トランジスタ６１ｆを介して入出力データ線ＩＯｎに接続される。これらトランジスタ６１ｅ、６１ｆのゲートにはカラム選択信号ＣＳＬｉが供給されている。ＳＤＣのノードＮ２ａは、トランジスタ６１ｇ、６１ｈを介してＰＤＣのノードＮ１ａに接続されている。トランジスタ６１ｇのゲートには信号ＢＬＣ２が供給され、トランジスタ６１ｈのゲートには信号ＢＬＣ１が供給されている。
The SDC includes clocked
ＰＤＣは、クロックドインバータ回路６１ｉ、６１ｊ及びトランジスタ６１ｋにより構成されている。トランジスタ６１ｋは、クロックドインバータ回路６１ｉの入力端とクロックドインバータ回路６１ｊの入力端の相互間に接続されている。このトランジスタ６１ｋのゲートには信号ＥＱ１が供給されている。ＰＤＣのノードＮ１ｂはトランジスタ６１ｌのゲートに接続されている。このトランジスタ６１ｌの電流通路の一端はトランジスタ６１ｍを介して接地されている。このトランジスタ６１ｍのゲートには信号ＣＨＫ１が供給されている。また、トランジスタ６１ｌの電流通路の他端はトランスファーゲートを構成するトランジスタ６１ｎ、６１ｏの電流通路の一端に接続されている。このトランジスタ６１ｎのゲートには信号ＣＨＫ２ｎが供給されている。また、トランジスタ６１ｏのゲートは前記クロックドインバータ回路６１ａの出力端に接続されている。トランジスタ６１ｎ、６１ｏの電流通路の他端には、配線ＣＯＭｉが接続されている。この配線ＣＯＭｉは全データ記憶回路１０に共通の配線であり、全データ記憶回路１０のベリファイが完了した場合、配線ＣＯＭｉの電位はハイレベルとなる。すなわち、後述するように、ベリファイが完了すると、ＰＤＣのノードＮ１ｂがローレベルとなる。この状態において、信号ＣＨＫ１、ＣＨＫ２ｎをハイレベルとすると、ベリファイが完了している場合、配線ＣＯＭｉの電位はハイレベルとなる。
The PDC includes clocked
さらに、前記ＴＤＣは、例えばＭＯＳキャパシタ６１ｐにより構成されている。このキャパシタ６１ｐは、前記トランジスタ６１ｇ、６１ｈの接続ノードＮ３と接地間に接続されている。また、接続ノードＮ３には、トランジスタ６１ｑを介してＤＤＣが接続されている。トランジスタ６１ｑのゲートには、信号ＲＥＧが供給されている。さらに、ノードＮ３のキャパシタＣ１の一端が接続され、このキャパシタＣ２の他端に信号ＢＯＯＳＴが供給されている。
Further, the TDC is constituted by, for example, a
ＤＤＣは、トランジスタ６１ｒ、６１ｓにより構成されている。トランジスタ６１ｒの電流通路の一端には信号ＶＰＲＥが供給され、他端は前記トランジスタ６１ｑの電流通路に接続されている。このトランジスタ６１ｒのゲートはトランジスタ６１ｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１ｓのゲートには信号ＤＴＧが供給されている。
The DDC is composed of
ＤＤＣＱは、トランジスタ６１Ｑｒ、６１Ｑｓにより構成されている。トランジスタ６１Ｑｒの電流通路の一端には信号ＶＰＲＥが供給され、他端は前記トランジスタ６１Ｑｑを介して接続ノードＮ３に接続されている。トランジスタ６１Ｑｑのゲートには、信号ＲＥＧＱが供給されている。トランジスタ６１Ｑｒのゲートはトランジスタ６１Ｑｓを介して前記ＰＤＣのノードＮ１ａに接続されている。このトランジスタ６１Ｑｓのゲートには信号ＤＴＧＱが供給されている。 The DDCQ includes transistors 61Qr and 61Qs. The signal VPRE is supplied to one end of the current path of the transistor 61Qr, and the other end is connected to the connection node N3 via the transistor 61Qq. A signal REGQ is supplied to the gate of the transistor 61Qq. The gate of the transistor 61Qr is connected to the node N1a of the PDC through the transistor 61Qs. A signal DTGQ is supplied to the gate of the transistor 61Qs.
さらに、前記接続ノードＮ３にはトランジスタ６１ｔ、６１ｕの電流通路の一端が接続されている。トランジスタ６１ｕの電流通路の他端には信号ＶＰＲＥが供給され、ゲートにはＢＬＰＲＥが供給されている。前記トランジスタ６１ｔのゲートには信号ＢＬＣＬＡＭＰが供給されている。このトランジスタ６１ｔの電流通路の他端はトランジスタ６１ｖを介してビット線ＢＬｏの一端に接続され、トランジスタ６１ｗを介してビット線ＢＬｅの一端に接続されている。ビット線ＢＬｏの他端はトランジスタ６１ｘの電流通路の一端に接続されている。このトランジスタ６１ｘのゲートには信号ＢＩＡＳｏが供給されている。ビット線ＢＬｅの他端はトランジスタ６１ｙの電流通路の一端に接続されている。このトランジスタ６１ｙのゲートには信号ＢＩＡＳｅが供給されている。これらトランジスタ６１ｘ、６１ｙの電流通路の他端には、信号ＢＬＣＲＬが供給されている。トランジスタ６１ｘ、６１ｙは、信号ＢＩＡＳｏ、ＢＩＡＳｅに応じてトランジスタ６１ｖ、６１ｗと相補的にオンとされ、非選択のビット線に信号ＢＬＣＲＬの電位を供給する。
Further, one end of a current path of the
上記各信号及び電圧は、図３に示す制御信号及び制御電圧発生回路７により生成され、この制御信号及び制御電圧発生回路７の制御に基づき、以下の動作が制御される。
The above signals and voltages are generated by the control signal and control
また、図４に示すデータ記憶回路１０は、図８に示す構成と同様であり、ビット線との接続のみが相違している。すなわち、図８に示すように、トランジスタ６１ｔの他端部には、例えばトランジスタ６１ｖのみが接続され、このトランジスタ６１ｖを介してビット線ＢＬｅ又はＢＬｏが接続される。
The
本メモリは、多値メモリであり、１セルに２ビットのデータを記憶することができる。２ビットの切り替えはアドレス（第１ページ、第２ページ）によって行なう。１セルに２ビットを記憶する場合、２ページであるが、１セルに３ビットを記憶する場合、アドレス（第１ページ、第２ページ、第３ページ）によって切り換える。さらに、１セルに４ビットを記憶する場合は、アドレス（第１ページ、第２ページ、第３ページ、第４ページ）によって切り換える。 This memory is a multi-level memory and can store 2-bit data in one cell. Switching between 2 bits is performed by an address (first page, second page). When 2 bits are stored in one cell, there are two pages. However, when 3 bits are stored in one cell, switching is performed according to addresses (first page, second page, third page). Further, when storing 4 bits in one cell, switching is performed according to addresses (first page, second page, third page, fourth page).
図９（ａ）（ｂ）（ｃ）は、メモリセルに２ビットのデータを記憶する場合におけるデータと閾値電圧との関係を示している。消去動作を行なうと、図９（ｃ）に示すように、メモリセルのデータは“０”となる。消去後、閾値分布の広がりを狭めるため、例えばベリファイレベル“ｚ”を用いて書き込みが行なわれる。このデータ“０”は、例えば負の閾値電圧分布に設定されている。 FIGS. 9A, 9B, and 9C show the relationship between the data and the threshold voltage when 2-bit data is stored in the memory cell. When the erase operation is performed, the data in the memory cell becomes “0” as shown in FIG. After erasing, in order to narrow the spread of the threshold distribution, for example, writing is performed using a verify level “z”. This data “0” is set to a negative threshold voltage distribution, for example.
図９（ａ）に示すように、第１ページの書き込みにおいて、書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“１”となる。 As shown in FIG. 9A, in the first page write, when the write data is “1”, the memory cell data remains “0”, and when the write data is “0”, the memory cell The data of “1” is “1”.
図９（ｂ）に示すように、第２ページの書き込み後、メモリセルのデータは書き込みデータに応じて“０”、“２”、“３”、“４”のいずれかとなる。すなわち、第１ページ書き込み後のメモリセルのデータが“０”であり、第２ページの書き込みデータが“１”の場合、メモリセルのデータは“０”のままであり、書き込みデータが“０”の場合、メモリセルのデータは“２”となる。また、第１ページ書き込み後のメモリセルのデータが“１”であり、書き込みデータが“０”である場合、メモリセルのデータは“３”となり、書き込みデータが“１”である場合、メモリセルのデータは“４”となる。本実施形態において、メモリセルのデータは閾値電圧の低いほうから高い方へと定義されている。また、データ“１”、“２”、“３”、“４”は例えば正電圧の閾値電圧である。 As shown in FIG. 9B, after the second page is written, the data in the memory cell is “0”, “2”, “3”, or “4” depending on the write data. That is, when the data of the memory cell after the first page write is “0” and the write data of the second page is “1”, the data of the memory cell remains “0” and the write data is “0”. In the case of “,” the data in the memory cell is “2”. In addition, when the data of the memory cell after the first page write is “1” and the write data is “0”, the data of the memory cell is “3”, and when the write data is “1”, the memory The cell data is “4”. In the present embodiment, the memory cell data is defined from the lower threshold voltage to the higher threshold voltage. The data “1”, “2”, “3”, “4” are, for example, positive threshold voltages.
図１０は、２つのＮＡＮＤユニットの書き込み順序を示している。ブロック内において、ソース線に近いメモリセルからページ毎に書き込まれる。例えば先ず、メモリセル１，２に第１ページのデータが書き込まれ、次にメモリセル３，４に第１ページのデータが書き込まれる。次いで、メモリセル１，２に第２ページのデータが書き込まれ、メモリセル５，６に第１ページのデータが書き込まれる。以下、図１０に示すように順次書き込まれる。
FIG. 10 shows the write order of the two NAND units. In the block, data is written for each page from a memory cell close to the source line. For example, first page data is written to
（読み出し動作）
図９（ｂ）に示すように、第２ページ書き込み後、メモリセルのデータは、“０”、“２”、“３”、“４”の閾値電圧分布のいずれかに設定されている。このため、第２ページの読み出しは、これらの間の読み出しレベル“ＢＲ”“ＣＲ”“ＤＲ”を設定して実行する。
(Read operation)
As shown in FIG. 9B, after the second page write, the memory cell data is set to one of threshold voltage distributions of “0”, “2”, “3”, and “4”. For this reason, the reading of the second page is executed by setting the reading levels “BR”, “CR”, and “DR” between them.
読み出し動作について具体的に説明する。 The read operation will be specifically described.
先ず、制御信号及び制御電圧発生回路７より、電圧Ｖｆｉｘ（例えば１．６Ｖ）を発生し、選択されたセルのウェル、ソース線、非選択ビット線、非選択ブロックの選択ゲートに印加する。尚、負電圧側にデータ“０”の閾値電圧分布を設定せず、正電圧側にデータ“０”の閾値電圧を設定する場合、Ｖｆｉｘは０Ｖとする。
First, a voltage Vfix (for example, 1.6 V) is generated from the control signal and control
選択ワード線にリードの時の電位Ｖｆｉｘ＋ＡＲ又はＢＲ、ＣＲ、ＤＲを印加する。例えばＡＲ＝−０．５Ｖとすると、Ｖｆｉｘ＋ＡＲは１．１Ｖである。これと同時に、選択ブロックの非選択ワード線にＶｒｅａｄ＋Ｖｆｉｘ、選択ブロックの選択ゲートＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘ（Ｖｔｈ：ｎチャネルＭＯＳトランジスタの閾値電圧）、ＳＧＳにＶｆｉｘを印加する。ソース線（ＳＲＣ）及びセルのウェルにもＶｆｉｘを印加する。 The read potential Vfix + AR or BR, CR, DR is applied to the selected word line. For example, when AR = −0.5V, Vfix + AR is 1.1V. At the same time, Vread + Vfix is applied to the non-selected word line of the selected block, Vsg (Vdd + Vth) + Vfix (Vth: threshold voltage of n-channel MOS transistor) is applied to the selection gate SGD of the selected block, and Vfix is applied to SGS. Vfix is also applied to the source line (SRC) and the cell well.
次に、図８に示すデータ記憶回路１０の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）、信号ＢＬＰＲＥをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）＋Ｖｆｉｘに設定して、一旦印加する。この後、ビット線を例えば０．６Ｖ＋Ｖｆｉｘ＝２．２Ｖにプリチャージする。次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘにする。ウェル及びソースがＶｆｉｘとなっているため、セルの閾値電圧がＡＲ又はＢＲ，ＣＲ、ＤＲ（例えばＡＲ＝−０．５Ｖ）より高い時、セルはオフする。このため、ビット線はハイレベル（例えば２．２Ｖ）のままである。また、セルの閾値電圧がＡＲ又はＢＲ，ＣＲ、ＤＲより低い場合、セルはオンする。このため、ビット線は放電され、ソースと同電位つまりＶｆｉｘ（例えば１．６Ｖ）となる。
Next, the signal VPRE of the
この後、図８に示すデータ記憶回路１０の信号ＢＬＰＲＥを一旦Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）に設定し、ＴＤＣのノードをＶｄｄにプリチャージした後、信号ＢＯＯＳＴをローレベルからハイレベルとし、ＴＤＣ＝αＶｄｄ（例えばα＝１．７、αＶｄｄ＝４．２５Ｖ）に設定する。ここで、信号ＢＬＣＬＡＭＰに例えば（０．４５Ｖ＋Ｖｔｈ）＋Ｖｆｉｘの電圧を印加する。ＴＤＣのノードはビット線が０．４５Ｖ＋Ｖｆｉｘより低い場合、ローレベル（Ｖｆｉｘ（例えば１．６Ｖ））となり、ビット線が０．４５Ｖより高い場合、ハイレベル（αＶｄｄ（例えば４．２５Ｖ））のままとなる。信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）とした後、信号ＢＯＯＳＴをハイレベルからローレベルにする。ここで、ＴＤＣはローレベルの場合、Ｖｆｉｘ（例えば１．６Ｖ）から下がるが、信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）としているため、０．１Ｖよりは下がらない。ＴＤＣはハイレベルの場合、αＶｄｄ（例えば４．２５Ｖ）からＶｄｄとなる。ここで、信号ＢＬＣ１＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。セルの閾値電圧が、ＡＲ又はＢＲ，ＣＲ、ＤＲのレベルより低い場合、ＰＤＣはローレベル、高い場合、ＰＤＣはハイレベルとなり、読み出しが行なわれる。
After that, the signal BLPRE of the
（プログラム）
図１１は、第１ページのプログラム動作、図１２は、第２ページのプログラム動作のフローチャートを示している。
(program)
FIG. 11 shows a flowchart of the first page program operation, and FIG. 12 shows a flowchart of the second page program operation.
プログラム動作は、先ず、アドレスを指定し、図３、図４示す２ページを選択する。本メモリは、２ページのうち、第１ページ、第２ページの順でしか、プログラムすることができない。したがって、初めにアドレスで第１ページを選択する。 In the program operation, first, an address is designated, and two pages shown in FIGS. 3 and 4 are selected. This memory can be programmed only in the order of the first page and the second page of the two pages. Therefore, the first page is first selected by address.
図１１に示す第１ページのプログラム動作において、ホスト１１から書き込みデータが入力されると、これらデータは全てのデータ記憶回路１０内のＳＤＣ（図８に示す）に記憶される（Ｓ１１）。ホスト１１から書き込みコマンドが入力されると、全てのデータ記憶回路１０内のＳＤＣのデータがＰＤＣに転送される（Ｓ１２）。ホスト１１からデータ“１”（書き込みを行なわない）が入力された場合、データ記憶回路１０において、ＰＤＣのノードＮ１ａはハイレベルとなり、データ“０”（書き込みを行なう）が入力された場合、ローレベルとなる。以後、ＰＤＣのデータはノードＮ１ａの電位、ＳＤＣのデータはノードＮ２ａの電位とする。
In the first page program operation shown in FIG. 11, when write data is input from the host 11, these data are stored in the SDCs (shown in FIG. 8) in all the data storage circuits 10 (S11). When a write command is input from the host 11, the data of the SDC in all the
（プログラム動作）（Ｓ１３）
図８中の信号ＢＬＣ１をＶｄｄ＋Ｖｔｈに設定すると、ＰＤＣにデータ“１”（書き込みを行なわない）が記憶されている時、ビット線がＶｄｄとなり、データ“０”（書き込みを行なう）が記憶されている時、ビット線がＶｓｓとなる。また、図３に示す構成の場合、選択されたワード線に接続され、非選択ページの（ビット線が非選択である）セルは書き込まれてはならない。このため、これらのセルに接続されているビット線もデータ“１”が入力されているセルと同じようにＶｄｄとする。
(Program operation) (S13)
When the signal BLC1 in FIG. 8 is set to Vdd + Vth, when data “1” (not written) is stored in the PDC, the bit line becomes Vdd and data “0” (written) is stored. The bit line is at Vss. In the case of the configuration shown in FIG. 3, the cell connected to the selected word line and not selected (bit line is not selected) must not be written. For this reason, the bit lines connected to these cells are also set to Vdd as in the cells to which data “1” is input.
ここで、選択されているブロックのセレクト線ＳＧ１をＶｄｄ、選択ワード線にＶｐｇｍ（２０Ｖ）、非選択ワード線にＶｐａｓｓ（１０Ｖ）を印加すると、ビット線がＶｓｓになっている場合、セルのチャネルがＶｓｓ、ワード線がＶｐｇｍとなるので書き込みが行なわれる。一方、ビット線がＶｄｄになっている場合、セルのチャネルがＶｓｓでなく、カップリングによりＶｐｇｍ／２程度となるためプログラムが行われない。 Here, when Vdd is applied to the select line SG1 of the selected block, Vpgm (20V) is applied to the selected word line, and Vpass (10V) is applied to the non-selected word line, if the bit line is Vss, the cell channel Since Vss and the word line become Vpgm, writing is performed. On the other hand, when the bit line is at Vdd, the channel of the cell is not Vss, and the voltage is about Vpgm / 2 due to coupling, so that programming is not performed.
第１ページの書き込みにより、メモリセルのデータはデータ“０”とデータ“１”になる。 By writing the first page, the data in the memory cell becomes data “0” and data “1”.
（プログラムベリファイリード）（Ｓ１４）
プログラム動作において、メモリセルは、閾値電圧の低いレベルより書き込まれる。このため、第１ページではＡＶレベルでプログラムベリファイを行なう。プログラムベリファイ動作は、上記リード動作とほぼ同様である。
(Program verify read) (S14)
In the program operation, the memory cell is written from a low threshold voltage level. Therefore, program verification is performed at the AV level on the first page. The program verify operation is almost the same as the read operation.
先ず、選択されているセルのウェル、ソース線、非選択ビット線、非選択ブロックの選択ゲートに制御信号及び制御電圧発生回路７より、電圧Ｖｆｉｘ（例えば１．６Ｖ）を発生し印加する。この状態において、選択ワード線にリードの時の電位Ｖｆｉｘ＋ＡＲより少し高い電位Ｖｆｉｘ＋ＡＶ（例えばＡＲ＝−０．４ＶとするとＶｆｉｘ＋ＡＶは１．２Ｖ）を印加する。選択ワード線にベリファイリードの時の電位Ｖｆｉｘ＋ＡＶ、例えば１．２Ｖを印加することにより、見かけ上、セルのゲートに負電位が印加されるようにできる。これと同時に、選択ブロックの非選択ワード線にＶｒｅａｄ＋Ｖｆｉｘ、選択ブロックの選択ゲートＳＧＤにＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘ、ＳＧＳにＶｆｉｘを印加する。ソース線ＳＲＣには、Ｖｆｉｘを印加し、セルのウェルにもＶｆｉｘを印加する。
First, a voltage Vfix (for example, 1.6 V) is generated and applied from the control signal and control
次に、図８に示すデータ記憶回路１０の信号ＶＰＲＥをＶｄｄ（例えば２．５Ｖ）に設定し、信号ＢＬＰＲＥをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）、信号ＢＬＣＬＡＭＰを例えば（０．６Ｖ＋Ｖｔｈ）＋Ｖｆｉｘに一旦設定し、ビット線を例えば０．６Ｖ＋Ｖｆｉｘ＝２．２Ｖにプリチャージする。
Next, the signal VPRE of the
次に、セルのソース側のセレクト線ＳＧＳをＶｓｇ（Ｖｄｄ＋Ｖｔｈ）＋Ｖｆｉｘに設定する。ウェル及びソースがＶｆｉｘとなっているため、閾値電圧がＡＶ（例えばＡＶ＝−０．４Ｖ）より高いセルはオフする。このため、ビット線はハイレベル（例えば２．２Ｖ）のままである。また、閾値電圧がＡＶより低いセルはオンする。このため、ビット線は放電され、ソースと同電位、つまりＶｆｉｘ（例えば１．６Ｖ）となる。このビット線の放電時間中に、一旦信号ＤＴＧ＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＰＤＣをＤＤＣにコピーする。 Next, the select line SGS on the source side of the cell is set to Vsg (Vdd + Vth) + Vfix. Since the well and the source are at Vfix, the cell whose threshold voltage is higher than AV (for example, AV = −0.4 V) is turned off. For this reason, the bit line remains at a high level (eg, 2.2 V). A cell having a threshold voltage lower than AV is turned on. For this reason, the bit line is discharged and has the same potential as the source, that is, Vfix (for example, 1.6 V). During the discharge time of the bit line, the signal DTG = Vsg (Vdd + Vth) is temporarily copied to the DDC.
次いで、データ記憶回路１０の信号ＢＬＰＲＥを一旦Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣのノードをＶｄｄにプリチャージする。この後、信号ＢＯＯＳＴをローレベルからハイレベルとし、ＴＤＣ＝αＶｄｄ（例えばα＝１．７、αＶｄｄ＝４．２５Ｖ）に設定する。ここで、信号ＢＬＣＬＡＭＰの電位を例えば（０．４５Ｖ＋Ｖｔｈ）＋Ｖｆｉｘに設定する。ＴＤＣのノードはビット線が０．４５Ｖ＋Ｖｆｉｘより低い場合ローレベル（Ｖｆｉｘ（例えば１．６Ｖ））となり、ビット線が０．４５Ｖより高い場合ハイレベルのまま（αＶｄｄ（例えば４．２５Ｖ））となる。信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）とした後、信号ＢＯＯＳＴをハイレベルからローレベルに設定する。ここで、信号ＢＯＯＳＴがローレベルの場合、ＴＤＣはＶｆｉｘ（例えば１．６Ｖ）から下がる。しかし、信号ＢＬＣＬＡＭＰ＝Ｖｔｒ（例えば０．１Ｖ＋Ｖｔｈ）に設定しているため、ＴＤＣは０．１Ｖよりは下がらない。また、信号ＢＯＯＳＴがハイレベルの場合、ＴＤＣのノードは、（αＶｄｄ（例えば４．２５Ｖ））からＶｄｄとなる。ここで、信号ＢＬＣ１＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。
Next, the signal BLPRE of the
次に、信号ＶＰＲＥ＝Ｖｄｄ、信号ＲＥＧ＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＤＤＣがハイレベル（非書き込み）の場合、ＴＤＣを強制的にハイレベルとする。しかし、ＤＤＣがローレベル（非書き込み）の場合、ＴＤＣの値は変わらない。ここで、信号ＢＬＣ１＝Ｖｓｇ（Ｖｄｄ＋Ｖｔｈ）として、ＴＤＣの電位をＰＤＣに読み込む。したがって、元々ＰＤＣ＝ローレベル（書き込み）の場合で、セルの閾値電圧が、レベルＡＶより低いと、ＰＤＣは再びローレベル（書き込み）となり、高い場合、ＰＤＣはハイレベルとなり、次回のプログラムループより非書き込みとなる。 Next, when the signal VPRE = Vdd and the signal REG = Vsg (Vdd + Vth) and the DDC is at a high level (non-write), the TDC is forcibly set to a high level. However, when DDC is at a low level (non-write), the value of TDC does not change. Here, as the signal BLC1 = Vsg (Vdd + Vth), the potential of the TDC is read into the PDC. Therefore, when the PDC is originally low level (write) and the threshold voltage of the cell is lower than the level AV, the PDC becomes low level (write) again, and when it is higher, the PDC becomes high level and the next program loop Not written.
また、元々ＰＤＣ＝ハイレベル（非書き込み）の場合、ＰＤＣ＝ハイレベルとなり、次回のプログラムループも非書き込みとなる。この動作を全データ記憶回路１０のＰＤＣがハイレベルとなるまで繰り返す（Ｓ１５−Ｓ１３）。
When PDC = high level (non-write) originally, PDC = high level, and the next program loop is also non-write. This operation is repeated until the PDC of all the
（第２ページプログラム）
（第２ページ書き込み動作）
図１２に示す第２ページの書き込み動作において、先ず、書き込みデータを外部より入力し、全てのデータ記憶回路１０内のＳＤＣに記憶する（Ｓ２１）。この後、第１ページの書き込みにおいて、書き込まれたデータを確認するため、読み出しレベルＡＲ（例えば負電圧）をワード線に設定して、メモリセルのデータが読み出される（Ｓ２２）。この読み出し動作は、前述した通りである。セルの閾値電圧が、ワード線の電位ＡＲより低い場合、ＰＤＣはローレベル、高い場合、ＰＤＣはハイレベルとなる。
(2nd page program)
(Second page write operation)
In the write operation of the second page shown in FIG. 12, first, write data is input from the outside and stored in the SDCs in all the data storage circuits 10 (S21). Thereafter, in the first page write, in order to check the written data, the read level AR (for example, negative voltage) is set to the word line, and the data in the memory cell is read (S22). This read operation is as described above. When the threshold voltage of the cell is lower than the word line potential AR, the PDC is at a low level, and when it is higher, the PDC is at a high level.
この後、データキャッシュが設定される（Ｓ２３）。すなわち、第２ページの書き込みは、図９（ｂ）に示すように行なわれる。 Thereafter, the data cache is set (S23). That is, the second page is written as shown in FIG.
第１ページの書き込みにおいて、データ“１”の場合で、第２ページの書き込みにおいて、データ“１”の場合、第２ページ書き込みが行なわれない。 In the case of data “1” in the first page write and in the case of data “1” in the second page write, the second page write is not performed.
第１ページの書き込みにおいて、データ“１”の場合で、第２ページの書き込みにおいて、データ“０”の場合、第２ページ書き込みにより、メモリセルのデータが“２”に設定される。 In the case of data “1” in the first page write and in the case of data “0” in the second page write, the data in the memory cell is set to “2” by the second page write.
第１ページの書き込みにおいて、データ“０”の場合で、第２ページの書き込みにおいて、データ“０”の場合、第２ページ書き込みにより、メモリセルのデータが“３”に設定される。 In the case of data “0” in the first page write and in the case of data “0” in the second page write, the data in the memory cell is set to “3” by the second page write.
第１ページの書き込みにおいて、データ“０”の場合で、第２ページの書き込みにおいて、データ“１”の場合、第２ページ書き込みにより、セルのデータが“４”に設定される。 In the case of data “0” in the first page write and in the case of data “1” in the second page write, the cell data is set to “4” by the second page write.
この動作を行なうため、データキャッシュが設定される。 To perform this operation, a data cache is set.
すなわち、メモリセルのデータを“０”にする場合（第１ページにおいてデータ“１”、第２ページはデータ“１”）、ＰＤＣはハイレベル、ＤＤＣはローレベル、ＳＤＣはハイレベルに設定される。 That is, when the data in the memory cell is set to “0” (data “1” on the first page, data “1” on the second page), the PDC is set to the high level, the DDC is set to the low level, and the SDC is set to the high level. The
メモリセルのデータを“２”にする場合（第１ページにおいてデータ“１”、第２ページはデータ“０”）、ＰＤＣはローレベル、ＤＤＣはハイレベル、ＳＤＣはハイレベルに設定される。 When the data in the memory cell is set to “2” (data “1” in the first page, data “0” in the second page), the PDC is set to the low level, the DDC is set to the high level, and the SDC is set to the high level.
メモリセルのデータを“３”にする場合（第１ページにおいてデータ“０”、第２ページはデータ“０”）、ＰＤＣはローレベル、ＤＤＣはハイレベル、ＳＤＣはローレベルに設定される。 When the data in the memory cell is set to “3” (data “0” in the first page, data “0” in the second page), the PDC is set to the low level, the DDC is set to the high level, and the SDC is set to the low level.
メモリセルのデータを“４”にする場合（第１ページではデータ“０”、第２ページはデータ“１”）、ＰＤＣはローレベル、ＤＤＣはローレベル、ＳＤＣはローレベルに設定される。 When the memory cell data is set to “4” (data “0” on the first page, data “1” on the second page), the PDC is set to low level, the DDC is set to low level, and the SDC is set to low level.
ＰＤＣ，ＤＤＣ，ＳＤＣの各データは、信号ＢＬＣ１，ＢＬＣ２，ＤＴＧ，ＲＥＧ、ＶＰＲＥを所定の順序で供給し、ＰＤＣ，ＤＤＣ，ＳＤＣ，ＴＤＣのデータを転送することにより設定される。尚、具体的な動作については省略する。 Each data of PDC, DDC, SDC is set by supplying signals BLC1, BLC2, DTG, REG, VPRE in a predetermined order and transferring data of PDC, DDC, SDC, TDC. The specific operation is omitted here.
（プログラム動作）（Ｓ２４）
プログラム動作は、第１ページのプログラム動作と全く同じである。ＰＤＣにデータ“１”が記憶されている場合、書き込みが行なわれず、データ“０”が記憶されている場合、書き込みが行なわれる。
(Program operation) (S24)
The program operation is exactly the same as the first page program operation. When data “1” is stored in the PDC, writing is not performed, and when data “0” is stored, writing is performed.
（ベリファイ動作）（Ｓ２５，Ｓ２６，Ｓ２７）
プログラムベリファイリードは、リード動作と同じである。しかし、ベリファイレベルＢＶ、ＣＶ、ＤＶは、リードレベルにマージンが付加され、リードレベルより若干高いレベルに設定されている。このベリファイレベルＢＶ、ＣＶ、ＤＶを用いてベリファイリードを行う。
(Verify operation) (S25, S26, S27)
The program verify read is the same as the read operation. However, the verify levels BV, CV, DV are set slightly higher than the read level with a margin added to the read level. Verify read is performed using the verify levels BV, CV, and DV.
ベリファイ動作は、例えばベリファイレベルＢＶ、ＣＶ、ＤＶの順に実行される。 The verify operation is executed in the order of verify levels BV, CV, DV, for example.
すなわち、先ず、ワード線にベリファイレベルＢＶが設定され、メモリセルの閾値電圧がベリファイレベルＢＶに達しているかどうか検証される（Ｓ２５）。この結果、メモリセルの閾値電圧がベリファイレベルに達している場合、ＰＤＣがハイレベルとなり、書き込みが行なわれなくなる。一方、ベリファイリードレベルに達していない場合、ＰＤＣがローレベルとなり、次回のプログラムで書き込みが行なわれる。 That is, first, the verify level BV is set for the word line, and it is verified whether the threshold voltage of the memory cell has reached the verify level BV (S25). As a result, when the threshold voltage of the memory cell has reached the verify level, the PDC becomes high level and writing is not performed. On the other hand, when the verify read level has not been reached, the PDC goes low and writing is performed in the next program.
この後、ワード線にベリファイレベルＣＶが設定され、メモリセルの閾値電圧がベリファイレベルＣＶに達しているかどうか検証される（Ｓ２６）。この結果、メモリセルの閾値電圧がベリファイレベルに達している場合、ＰＤＣがハイレベルとなり、書き込みが行なわれなくなる。一方、ベリファイリードレベルに達していない場合、ＰＤＣがローレベルとなり、次回のプログラムで書き込みが行なわれる。 Thereafter, a verify level CV is set for the word line, and it is verified whether the threshold voltage of the memory cell has reached the verify level CV (S26). As a result, when the threshold voltage of the memory cell has reached the verify level, the PDC becomes high level and writing is not performed. On the other hand, when the verify read level has not been reached, the PDC goes low and writing is performed in the next program.
次いで、ワード線にベリファイレベルＤＶが設定され、メモリセルの閾値電圧がベリファイレベルＤＶに達しているかどうか検証される（Ｓ２７）。この結果、メモリセルの閾値電圧がベリファイレベルに達している場合、ＰＤＣがハイレベルとなり、書き込みが行なわれなくなる。一方、ベリファイリードレベルに達していない場合、ＰＤＣがローレベルとなり、次回のプログラムで書き込みが行なわれる。 Next, the verify level DV is set to the word line, and it is verified whether the threshold voltage of the memory cell has reached the verify level DV (S27). As a result, when the threshold voltage of the memory cell has reached the verify level, the PDC becomes high level and writing is not performed. On the other hand, when the verify read level has not been reached, the PDC goes low and writing is performed in the next program.
第２ページの書き込み時、レベルＢＶのプログラムベリファイにおいて、上記動作を行なうと、レベルＣＶ及びＤＶに書き込むセルが、レベルＢＶのプログラムベリファイで、非書き込みとなってしまう。このため、例えば、レベルＣＶ及びＤＶの書き込みの場合、図８に示すノードＮ２ａをローレベルとし、レベルＢＶの書き込みの場合、ノードＮ２ａをハイレベルとする。この状態において、信号ＲＥＧ＝Ｖｓｇとし、非書き込みの場合、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ２＝Ｖｔｒ（０．１Ｖ＋Ｖｔｈ）として、レベルＣＶ及びＤＶの書き込みの場合は、ＴＤＣを強制的にローレベルとしておく。これにより、レベルＢＶでのプログラムベリファイにおいて書き込み完了ならないようにする。 When the second page is written, if the above operation is performed in the level BV program verify, the cells written in the levels CV and DV are not written in the level BV program verify. Therefore, for example, in the case of level CV and DV writing, the node N2a shown in FIG. 8 is set to a low level, and in the case of level BV writing, the node N2a is set to a high level. In this state, the signal REG = Vsg is set, and in the case of non-writing, before the operation for forcibly setting the TDC to the high level, the signal BLC2 = Vtr (0.1 V + Vth) and the level CV and DV are written. TDC is forced to be at a low level. Thus, the writing is not completed in the program verify at the level BV.
また、第２ページの書き込みにおいて、レベルＣＶのプログラムベリファイでは、上記の動作を行なうと、レベルＤＶへの書き込みセルが、レベルＣＶのプログラムベリファイにおいて、非書き込みとなってしまう。このため、例えば、レベルＣＶの書き込みの場合、図８に示すノードＮ１ａをローレベル、これ以外の場合、ノードＮ１ａをローレベルとする。この状態において、信号ＲＥＧ＝Ｖｓｇとする。さらに、非書き込みの場合、ＴＤＣを強制的にハイレベルとする動作の前に、信号ＢＬＣ１＝Ｖｔｒ（０．１Ｖ＋Ｖｔｈ）とする。レベルＤＶの書き込みの場合、ＴＤＣを強制的にハイレベルにしておき、レベルＤＶにおいてプログラムベリファイで書き込み完了とならないようにする。ＰＤＣがローレベルの場合、再び書き込み動作を行ない、全てのデータ記憶回路１０のＰＤＣがハイレベルになるまでこのプログラム動作とベリファイ動作を繰り返す（Ｓ２８−Ｓ２４）。
Further, in the level CV program verify in the second page write, if the above operation is performed, the write cell to the level DV is not written in the level CV program verify. Therefore, for example, in the case of level CV writing, the node N1a shown in FIG. 8 is set to the low level, and in other cases, the node N1a is set to the low level. In this state, the signal REG = Vsg. Further, in the case of non-writing, the signal BLC1 = Vtr (0.1 V + Vth) is set before the operation for forcibly setting the TDC to the high level. In the case of level DV writing, the TDC is forcibly set to a high level so that writing is not completed by program verification at level DV. When the PDC is at the low level, the write operation is performed again, and this program operation and the verify operation are repeated until the PDCs of all the
（消去動作）
イレーズ動作は、前述したように、図３、図４に破線で示すブロック単位で行う。消去後、セルの閾値電圧は、図９（ｃ）に示すように、メモリセルのデータ“０”となる。消去後、セルの閾値電圧分布は広がっている。このため、ＥＡＳＢ（Erased Area Self Boost）書き込み方法の場合、消去後、セルの閾値電圧を浅くする。先ず、このＥＡＳＢ書き込み方法について説明する。この書き込み方法は、必ずソース側から書き込む。
(Erase operation)
As described above, the erase operation is performed in units of blocks indicated by broken lines in FIGS. After erasing, the threshold voltage of the cell becomes data “0” of the memory cell as shown in FIG. After erasing, the threshold voltage distribution of the cell is widened. For this reason, in the case of an EASB (Erased Area Self Boost) writing method, the threshold voltage of the cell is decreased after erasing. First, the EASB writing method will be described. This writing method always writes from the source side.
図１３は、ＥＡＳＢ書き込み方法を示す図である。図１３に示すように、先ず、ビット線に書き込みの場合Ｖｓｓ、非書き込みの場合Ｖｄｄにする。次に、例えばワード線ＷＬ７のセルを書き込む場合、ワード線ＷＬ０〜４をＶｐａｓｓ、ワード線ＷＬ５をＶｓｓ、ワード線ＷＬ６をＶｄｄ、ワード線ＷＬ７をＶｐｇｍ、ワード線ＷＬ８〜３１をＶｐａｓｓに設定する。このとき、書き込みの場合、ワード線ＷＬ７のゲートがＶｐｇｍ、チャネルがＶｓｓであるため書き込まれる。非書き込みの場合、チャネルは、例えばＶｐａｓｓ／２となるが、書き込まれたセルの数が多いと、チャネルはブースとされにくくなる。ところが、ＥＡＳＢ書き込み方法は、必ずソース側から書き込まれる。したがって、ワード線ＷＬ５をＶｓｓとしてブースとすると、ワード線ＷＬ８〜３１のセルは消去されているため、チャネルはブーストされ書き込まれなくなる。このように、既に書き込まれたセルにブースとした電荷が移動しないようにしなくてはならず、ワード線ＷＬ５に接続されるセルが消去状態の場合で、閾値電圧が深いとオフしなくなってしまう。したがって、消去セルを浅くする必要がある。 FIG. 13 is a diagram showing an EASB writing method. As shown in FIG. 13, first, the bit line is set to Vss when writing and Vdd when not writing. Next, for example, when writing a cell of the word line WL7, the word lines WL0 to WL4 are set to Vpass, the word line WL5 is set to Vss, the word line WL6 is set to Vdd, the word line WL7 is set to Vpgm, and the word lines WL8 to 31 are set to Vpass. At this time, writing is performed because the gate of the word line WL7 is Vpgm and the channel is Vss. In the case of non-writing, the channel is, for example, Vpass / 2. However, if the number of written cells is large, the channel is not easily boothed. However, the EASB writing method is always written from the source side. Accordingly, when the word line WL5 is set to Vss and the booth is set, the cells of the word lines WL8 to 31 are erased, so that the channel is boosted and cannot be written. As described above, it is necessary to prevent the booth charges from moving to the already written cells, and when the cells connected to the word line WL5 are in the erased state, the cells are not turned off when the threshold voltage is deep. . Therefore, it is necessary to make the erase cell shallow.
したがって、消去動作後、ブロック内の全ワード線を選択して、プログラム及びプログラムベリファイリードを行ない、図９（ｃ）に示すように、レベル“ｚ”まで書き込み動作を行なう。この時のプログラム及びプログラムベリファイリード動作は、全ワード線を選択状態とし、ベリファイ時の選択ワード線の電位をｚ＋Ｖｆｉｘ（例えば０Ｖ）とし、他の電位は、通常のプログラム及びプログラムベリファイリードと全く同様に設定して行なう。
（第１の実施形態）
図１、図１４（ａ）（ｂ）は、第１の実施形態に係り、例えば第２ページ書き込み後の第１ページの読み出しシーケンスを示している。第２ページ書き込み後の第１ページの読み出しは、読み出しレベルとして、図９（ｂ）に示すように、選択ワード線に電位ＣＲを供給する。図１、図１４（ａ）（ｂ）を参照して第１ページの読み出し動作について説明する。
Therefore, after the erase operation, all word lines in the block are selected, program and program verify read are performed, and the write operation is performed up to level “z” as shown in FIG. 9C. In this program and program verify read operation, all word lines are selected, the potential of the selected word line at verify is z + Vfix (for example, 0 V), and other potentials are exactly the same as those of normal program and program verify read. Set to.
(First embodiment)
FIG. 1, FIG. 14A and FIG. 14B relate to the first embodiment, and show, for example, a read sequence of the first page after writing the second page. In reading the first page after writing the second page, the potential CR is supplied to the selected word line as a read level as shown in FIG. 9B. The read operation of the first page will be described with reference to FIGS. 1, 14A and 14B.
第１の実施形態は、図１４（ａ）に示すように、読み出しレベル（ＣＲ）が読み出し対象の閾値電圧分布内に位置する場合を示している。この場合、先ず、図１４（ａ）に示すように、読み出しレベル（ＣＲ）を設定し、この読み出しレベル（ＣＲ）により１ページのメモリセル（２〜４ｋＢ）からデータが読み出される（Ｓ３１）。この後、読み出しレベル（ＣＲ）から一定レベル（ｘ）を引いた読み出しレベル（ＣＲ−ｘ）で、１ページのデータが読み出される（Ｓ３２）。例えばホスト１１は、（ＣＲ）及び（ＣＲ−ｘ）の両レベル間に存在するセルの数を計数する（Ｓ３３）。例えば前記データ記憶回路１０は、（ＣＲ）及び（ＣＲ−ｘ）の両レベルで読み出されたデータの排他的論理和（ＸＯＲ）をとり、ホスト１１に供給する。ホスト１１は、供給されたデータのうち、データ“１”の数を計数することにより、両レベル間に存在するセルの数を求める。次いで、ホスト１１により計数値が規定値以下かどうかを判別する（Ｓ３４）。この結果、セルの数が規定数以内である場合、レベル（ＣＲ）で読み出したデータを読み出し結果とする（Ｓ３５）。
In the first embodiment, as shown in FIG. 14A, the read level (CR) is located within the threshold voltage distribution to be read. In this case, first, as shown in FIG. 14A, a read level (CR) is set, and data is read from one page of memory cells (2 to 4 kB) according to the read level (CR) (S31). Thereafter, one page of data is read at a read level (CR-x) obtained by subtracting a certain level (x) from the read level (CR) (S32). For example, the host 11 counts the number of cells existing between both levels (CR) and (CR-x) (S33). For example, the
一方、計数値が規定値以上である場合、読み出しレベルを下げて、再度読み出し動作を行う（Ｓ３６、Ｓ３１、Ｓ３２）。例えば、読み出しレベルＣＲをｘ下げた場合、図１４（ｂ）に示すように、読み出しレベル（ＣＲ−ｘ）と（ＣＲ−２ｘ）の間に存在するセルの数を数えることになり、この値が規定値以下かどうかを判別する（Ｓ３３，Ｓ３４）。この結果、セルの数が規定数以内である場合、このレベルで読み出したデータを読み出し結果とする（Ｓ３５）。 On the other hand, when the count value is not less than the specified value, the read level is lowered and the read operation is performed again (S36, S31, S32). For example, when the read level CR is lowered by x, the number of cells existing between the read levels (CR-x) and (CR-2x) is counted as shown in FIG. Is determined to be less than or equal to the specified value (S33, S34). As a result, when the number of cells is within the specified number, the data read at this level is set as the read result (S35).
このとき、読み出しレベルの下げる値を、先の読み出しで使用した（ｘ）と同じ値とすると、ステップＳ３１における読み出しレベルＣＲは、ステップＳ３２において読み出しレベル（ＣＲ−ｘ）で読み出したデータであり、既に読み出されている。このため、読み出しレベル（ＣＲ−ｘ）により読み出す必要がない。したがって、ステップＳ３１を省略し、読み出し回数を削減することが可能である。 At this time, if the value to decrease the read level is the same value as (x) used in the previous read, the read level CR in step S31 is the data read at the read level (CR-x) in step S32. It has already been read. For this reason, there is no need to read by the read level (CR-x). Therefore, step S31 can be omitted and the number of readings can be reduced.
図１５は、上記読み出し動作におけるデータ記憶回路１０の具体的な動作を示すスローチャートである。図１５において、図１と同一部分には同一符号を付している。
FIG. 15 is a slow chart showing a specific operation of the
先ず、選択ワード線に読み出しレベル（ＣＲ）を印加し、メモリセルのデータを読み出す。この読み出されたデータはＰＤＣにラッチされ、その後、ＤＤＣ０にコピーされる（Ｓ３１）。この後、ＰＤＣのデータがＳＤＣにコピーされる。次いで、選択ワード線に読み出しレベル（ＣＲ−ｘ）を印加し、メモリセルのデータを読み出す。この読み出されたデータはＰＤＣにラッチされ、その後、ＤＤＣ１にコピーされる（Ｓ３２）。 First, a read level (CR) is applied to the selected word line to read data in the memory cell. The read data is latched in the PDC and then copied to the DDC0 (S31). Thereafter, the PDC data is copied to the SDC. Next, a read level (CR-x) is applied to the selected word line to read data in the memory cell. The read data is latched in the PDC and then copied to the DDC 1 (S32).
次に、ＤＤＣ０のデータとＤＤＣ１のデータの排他的論理和（ＸＯＲ）をとる（Ｓ３３−１）。すなわち、信号ＶＰＲＥをＶｓｓ，信号ＢＬＰＲＥをＶｄｄとしてＴＤＣをＶｓｓとする。この後、信号ＶＰＲＥをＶｄｄ，信号ＲＥＧ０をハイレベルとしてＤＤＣ０のデータをＴＤＣにコピーする。次ぎに、信号ＶＰＲＥをＶｓｓ、信号ＲＥＧ１をハイレベルとしてＤＤＣ１のデータが“１”の場合、ＴＤＣを強制的にＶｓｓとする。この後、ＴＤＣのデータをＰＤＣに転送する。この結果、ＤＤＣ０、ＤＤＣ１、ＰＤＣのデータは次のようになる。 Next, an exclusive OR (XOR) of the data of DDC0 and the data of DDC1 is taken (S33-1). That is, the signal VPRE is set to Vss, the signal BLPRE is set to Vdd, and the TDC is set to Vss. Thereafter, the signal VPRE is set to Vdd, the signal REG0 is set to the high level, and the data of DDC0 is copied to the TDC. Next, when the signal VPRE is set to Vss and the signal REG1 is set to high level and the data of the DDC1 is “1”, the TDC is forcibly set to Vss. Thereafter, the TDC data is transferred to the PDC. As a result, the data of DDC0, DDC1, and PDC are as follows.
ＤＤＣ０：１ １ ０ ０
ＤＤＣ１：１ ０ １ ０
ＰＤＣ ：０ １ ０ ０
次に、信号ＶＰＲＥをＶｓｓ、信号ＢＬＰＲＥをＶｄｄとしてＴＤＣをＶｓｓとする。この後、信号ＶＰＲＥをＶｄｄ、信号ＲＥＧ１をハイレベルとしてＤＤＣ１のデータをＴＤＣにコピーする。さらに、信号ＶＰＲＥをＶｓｓ、信号ＲＥＧ０をハイレベルとし、ＤＤＣ１のデータが“１”の場合、ＴＤＣを強制的にＶｓｓとする。この結果、ＤＤＣ０、ＤＤＣ１、ＰＤＣ、ＴＤＣのデータは次のようになる。
DDC0: 1 1 0 0
DDC1: 1 0 1 0
PDC: 0 1 0 0
Next, the signal VPRE is set to Vss, the signal BLPRE is set to Vdd, and the TDC is set to Vss. Thereafter, the signal VPRE is set to Vdd and the signal REG1 is set to the high level to copy the data of the DDC1 to the TDC. Further, when the signal VPRE is set to Vss, the signal REG0 is set to high level, and the data of the DDC1 is “1”, the TDC is forcibly set to Vss. As a result, DDC0, DDC1, PDC, and TDC data are as follows.
ＤＤＣ０：１ １ ０ ０
ＤＤＣ１：１ ０ １ ０
ＰＤＣ ：０ １ ０ ０
ＴＤＣ ：０ ０ １ ０
次いで、信号ＤＴＧ０を一旦ハイレベルとし、ＰＤＣのデータをＤＤＣ０に転送した後、信号ＶＰＲＥをＶｄｄ、信号ＲＥＧ０をハイレベルとし、ＤＤＣ０が“１”の場合、ＴＤＣを強制的にＶｄｄとする。この後、ＴＤＣのデータをＰＤＣに転送する。この結果、次のように、ＰＤＣに、ＤＤＣ０とＤＤＣ１のデータがＸＯＲされたデータがラッチされる。
DDC0: 1 1 0 0
DDC1: 1 0 1 0
PDC: 0 1 0 0
TDC: 0 0 1 0
Next, the signal DTG0 is once set to the high level, the PDC data is transferred to the DDC0, the signal VPRE is set to Vdd, the signal REG0 is set to the high level, and when the DDC0 is “1”, the TDC is forcibly set to Vdd. Thereafter, the TDC data is transferred to the PDC. As a result, data obtained by XORing the data of DDC0 and DDC1 is latched in the PDC as follows.
ＤＤＣ０：０ １ ０ ０
ＤＤＣ１：１ ０ １ ０
ＰＤＣ ：０ １ １ ０
この後、ホスト１１において、ＸＯＲの結果より、データ“１”の数を計数する（Ｓ３３−２）。すなわち、信号ＤＴＧ０をハイレベルとしてＰＤＣのデータをＤＤＣ０にコピーし、ＳＤＣのデータをＰＤＣにコピーし、ＤＤＣ０のデータをＳＤＣにコピーする。このＳＤＣのデータをホスト１１に出力する。ホスト１１は、各データ記憶回路から供給されるデータ“１”の数を計数する。
DDC0: 0 1 0 0
DDC1: 1 0 1 0
PDC: 0 1 1 0
Thereafter, the host 11 counts the number of data “1” from the XOR result (S33-2). That is, the signal DTG0 is set to the high level, the PDC data is copied to the DDC0, the SDC data is copied to the PDC, and the DDC0 data is copied to the SDC. The SDC data is output to the host 11. The host 11 counts the number of data “1” supplied from each data storage circuit.
次いで、ホストにおいて、計数値が規定値以下かどうかを判別する（Ｓ３４）。この結果、規定値以下である場合、読み出しレベル（ＣＲ）で読んだデータがＰＤＣにラッチされているため、ＰＤＣのデータをＳＤＣにコピーし、ＳＤＣからホスト１１に出力する（Ｓ３５）。 Next, in the host, it is determined whether or not the count value is equal to or less than a specified value (S34). As a result, if it is equal to or less than the specified value, the data read at the read level (CR) is latched in the PDC, so the data in the PDC is copied to the SDC and output from the SDC to the host 11 (S35).
また、ステップＳ３４において、計数値が規定値以上である場合、読み出しレベルを下げて（Ｓ３６）、再度読み出し動作が行なわれる。ここで、前に読み出しレベル（ＣＲ−ｘ）で読んだデータを用いる場合、読み出しレベル（ＣＲ−ｘ）で読んだデータがＤＤＣ１にあるため、ＤＤＣ１のデータをＰＤＣにコピーし、（ＣＲ−ｘ）で読んだデータを（ＣＲ）で読んだデータとする。この場合、図１５に破線で示すように、ステップＳ３１を省略することができる。 In step S34, if the count value is equal to or greater than the specified value, the read level is lowered (S36), and the read operation is performed again. Here, when using data read at the read level (CR-x) before, since the data read at the read level (CR-x) is in the DDC1, the data of the DDC1 is copied to the PDC and (CR-x ) Is the data read in (CR). In this case, step S31 can be omitted as indicated by a broken line in FIG.
上記第１の実施形態によれば、読み出しレベル（ＣＲ），（ＣＲ−ｘ）と変えてデータを読み出し、両読み出しレベル間に存在するセルの数を計数し、この計数値が規定値以下である場合、読み出しレベル（ＣＲ）で読み出したデータを正規の読み出しデータとして出力している。このため、隣接する閾値電圧分布間のマージンが、例えば経時変化により狭まった場合においても各閾値分布のデータを正確に読み出すことが可能である。 According to the first embodiment, data is read out in place of the read levels (CR) and (CR-x), the number of cells existing between the two read levels is counted, and this count value is less than a specified value. In some cases, data read at the read level (CR) is output as regular read data. For this reason, even when the margin between adjacent threshold voltage distributions is narrowed due to, for example, a change with time, data of each threshold distribution can be accurately read.
尚、上記第１の実施形態において、読み出しレベル（ＣＲ）から一定レベル（ｘ）を引いた読み出しレベル（ＣＲ−ｘ）で読み出した。しかし、これに限定されるものではなく、例えば読み出しレベル（ＣＲ）に（ｘ）を加えた読み出しレベル（ＣＲ＋ｘ）で読み出し、読み出しレベル（ＣＲ）と（ＣＲ＋ｘ）間に存在するセルの数を計数し、この計数値と基準値とを比較することも可能である。 In the first embodiment, reading is performed at a reading level (CR-x) obtained by subtracting a certain level (x) from the reading level (CR). However, the present invention is not limited to this. For example, reading is performed at a read level (CR + x) obtained by adding (x) to the read level (CR), and the number of cells existing between the read levels (CR) and (CR + x) is counted. It is also possible to compare this count value with a reference value.
また、上記第１の実施形態において、セル数の計数、及び計数値と基準値の比較はホスト１１において行なったが、これに限定されるものではなく、例えば制御信号及び制御電圧発生回路７により行なうことも可能である。
In the first embodiment, the number of cells and the comparison between the count value and the reference value are performed by the host 11, but the present invention is not limited to this. For example, the control signal and the control
（第２の実施形態）
図１６（ａ）（ｂ）、図１７は、第２の実施形態に係わり、メモリセルの第１ページの読み出しシーケンスを示している。尚、図１７において、図１と同一部分には同一符号を付している。
(Second Embodiment)
FIGS. 16A, 16B, and 17 show a read sequence of the first page of the memory cell according to the second embodiment. In FIG. 17, the same parts as those in FIG.
図１６（ａ）に示すように、読み出しレベル（ＣＲ）が読み出し対象の閾値電圧分布より低い閾値電圧分布に位置している場合、この読み出しレベル（ＣＲ）からさらに一定レベル（ｘ）だけ下げると、規定数が増加してしまう。このため、第２の実施形態では、このような場合、読み出しレベルを上昇して再読出しを行なう。 As shown in FIG. 16A, when the read level (CR) is located in a threshold voltage distribution lower than the read target threshold voltage distribution, if the read level (CR) is further lowered by a certain level (x). The specified number will increase. Therefore, in the second embodiment, in such a case, the read level is increased and reread is performed.
すなわち、図１６（ｂ）、図１７に示すように、先ず、第１の実施形態と同様にして、読み出しレベル（ＣＲ）及び（ＣＲ−ｘ）により、１ページのメモリセル（２〜４ｋＢ）からデータを読み出す（Ｓ３１、Ｓ３２）。この読み出しレベル（ＣＲ）と（ＣＲ−ｘ）間に存在するセルの数を計数する（Ｓ３３）。この計数値が規定値以下であるかどうかが判別される（Ｓ３４）。この結果、規定値以下である場合、読み出しレベル（ＣＲ）で読み出したデータが正規のデータとして出力される。 That is, as shown in FIGS. 16B and 17, first, similarly to the first embodiment, one page of memory cells (2 to 4 kB) according to read levels (CR) and (CR-x). Data is read from (S31, S32). The number of cells existing between the read levels (CR) and (CR-x) is counted (S33). It is determined whether or not the count value is equal to or less than a specified value (S34). As a result, when it is below the specified value, the data read at the read level (CR) is output as normal data.
一方、判別結果が規定値以上である場合、読み出しレベル（ＣＲ）に一定レベル（ｙ）を加えた読み出しレベル（ＣＲ＋ｙ）で読み出し動作が行なわれ（Ｓ４１）、既に読み出されている読み出しレベル（ＣＲ）と、読み出しレベル（ＣＲ＋ｙ）との間に存在するメモリセルの数が計数される（Ｓ４２）。この後、（（ＣＲ−ｘ）以上、（ＣＲ）以下のセルの数）＜（（ＣＲ）以上、（ＣＲ＋ｙ）以下のセルの数）か、どうかが判別される（Ｓ４３）。この結果、この条件を満たす場合、読み出しレベルを下げて（Ｓ４５）、再度読み出し動作が行なわれる（Ｓ３１）。 On the other hand, if the determination result is equal to or greater than the specified value, the read operation is performed at the read level (CR + y) obtained by adding the constant level (y) to the read level (CR) (S41), and the read level that has already been read ( The number of memory cells existing between CR) and the read level (CR + y) is counted (S42). Thereafter, it is determined whether (number of cells not less than (CR-x) and not more than (CR)) <(number of cells not less than (CR) and not more than (CR + y)) (S43). As a result, when this condition is satisfied, the read level is lowered (S45), and the read operation is performed again (S31).
このとき、一定レベル（ｘ）と（ｙ）が同一の電位差を有するレベルであると仮定した場合、先に読み出しレベル（ＣＲ−ｘ）で読んだデータを（ＣＲ）で読んだデータとすることにより、図１７に破線で示すように、読み出しレベル（ＣＲ）での読み出し動作（ステップＳ３１）を省略できる。また、先に読み出しレベル（ＣＲ）で読んだデータを（ＣＲ＋ｙ）で読んだデータとすることにより、破線で示すように、読み出しレベル（ＣＲ＋ｙ）による読み出し動作（ステップＳ４１）を省略できる。 At this time, assuming that the constant levels (x) and (y) are levels having the same potential difference, the data read at the read level (CR-x) first is set as the data read at (CR). Thus, as indicated by a broken line in FIG. 17, the read operation (step S31) at the read level (CR) can be omitted. Further, by using the data read at the read level (CR) as the data read at (CR + y), the read operation (step S41) at the read level (CR + y) can be omitted as shown by the broken line.
また、ステップＳ４３において、条件を満足しない場合、すなわち、（ＣＲ−ｘ以上、ＣＲ以下のセルの数）＞（ＣＲ以上、ＣＲ＋ｙ以下のセルの数）の場合、読み出しレベルを例えば一定レベル（ｙ）だけ上げて再度読み出し動作を行う（Ｓ４４〜Ｓ３１）。 In step S43, when the condition is not satisfied, that is, (the number of cells not less than CR−x and not more than CR)> (number of cells not less than CR and not more than CR + y), the read level is set to a certain level (y ) And the read operation is performed again (S44 to S31).
このとき、先に読み出しレベル（ＣＲ＋ｙ）で読んだデータを（ＣＲ）で読んだデータとすることにより、読み出しレベル（ＣＲ）での読み出し動作（ステップＳ３１）を省略することが可能であり、先に読み出しレベル（ＣＲ）で読んだデータを（ＣＲ−ｘ）で読んだデータとすることにより、読み出しレベル（ＣＲ−ｘ）による読み出し動作（ステップＳ３２）を省略することができる。したがって、この場合、図１７に破線で示すように、ステップＳ４４からＳ３３に制御が移行される。さらに、この場合、ステップＳ４４において、読み出しレベル（ＣＲ）に（＋ｙ）されているため、破線で示すように、ステップＳ４１も省略できる。 At this time, by setting the data read at the read level (CR + y) to the data read at (CR), the read operation at the read level (CR) (step S31) can be omitted. Since the data read at the read level (CR) is changed to the data read at (CR-x), the read operation (step S32) at the read level (CR-x) can be omitted. Therefore, in this case, as shown by a broken line in FIG. 17, the control is shifted from step S44 to S33. Furthermore, in this case, since the read level (CR) is (+ y) in step S44, step S41 can also be omitted as indicated by a broken line.
上記動作を繰り返し、ステップＳ３４の条件を満足した場合、正規のデータが読み出される。 When the above operation is repeated and the condition of step S34 is satisfied, regular data is read out.
また、上記動作を繰り返し行った場合、収束しないことがある。この場合、繰り返し回数に最大値を設定し、繰り返し回数が最大値に達した場合、終了とする。 In addition, when the above operation is repeated, convergence may not occur. In this case, a maximum value is set for the number of repetitions, and the process ends when the number of repetitions reaches the maximum value.
あるいは、上記動作を繰り返す毎に、一定レベル（ｘ）及び（ｙ）の値を小さくすることも可能である。 Alternatively, each time the above operation is repeated, the values of the constant levels (x) and (y) can be reduced.
第２の実施形態によれば、読み出しレベルを上げ下げすることにより、隣接する閾値電圧分布の間の最適値に設定することができる。このため、隣接する閾値電圧分布の間のマージンが少ない場合においても、確実にデータを読み出すことが可能である。 According to the second embodiment, an optimum value between adjacent threshold voltage distributions can be set by raising or lowering the read level. For this reason, even when the margin between adjacent threshold voltage distributions is small, it is possible to read data reliably.
（第３の実施形態）
図１８（ａ）（ｂ）（ｃ）、図１９は、第３の実施形態に係る第１ページの読み出しシーケンスを示している。第３の実施形態は、第１の実施形態の変形例である。
(Third embodiment)
FIGS. 18A, 18B, 18C, and 19 show a first page read sequence according to the third embodiment. The third embodiment is a modification of the first embodiment.
ＮＡＮＤ型フラッシュメモリは、２〜４ｋＢのセルを同時に書き込むが、それぞれのレベルに書き込まれているデータは、同じ割合ではない。例えば１セルに４ビットのデータを１６レベルにより記憶する場合で、書き込み単位が４ｋＢ＝３２ｋビットである場合において、各レベル（閾値電圧分布）に均等にデータが存在する場合、３２ｋビット／１６＝２ｋビットとなる。しかし、書き込みデータによっては、１０ビット以下或いは０ビットの場合もある。 NAND flash memory writes 2-4 kB cells at the same time, but the data written to each level is not at the same rate. For example, in the case where 4 bits of data are stored at 16 levels in one cell and the writing unit is 4 kB = 32 kbits, and there is data evenly at each level (threshold voltage distribution), 32 kbits / 16 = 2k bits. However, depending on the write data, there may be 10 bits or less or 0 bits.
この場合、図１８（ａ）に示すように、第１の実施形態を用いて読み出しレベル（ＣＲ）及び（ＣＲ−ｘ）で読み出し、これら読み出しレベルの間に存在するセルの数を計数した場合、計数値は規定値以下となる。このため、繰り返し読み出しは行なわれない。 In this case, as shown in FIG. 18A, when reading is performed at the read levels (CR) and (CR-x) using the first embodiment, and the number of cells existing between these read levels is counted. The count value is below a specified value. For this reason, repeated reading is not performed.
第３の実施形態は、より正確に判断するため、図１８（ｂ）（ｃ）に示すように、読み出しレベル（ＣＲ）と（ＣＲ−ｘ）、さらに読み出しレベル（ＣＲ）に一定レベル（ｚ）を加えた（ＣＲ＋ｚ）によりセルからデータを読み出し、これら読み出しレベル（ＣＲ−ｘ）と（ＣＲ＋ｚ）の間に存在するセル数の比と規定値とを比較する。一定レベル（ｚ）は、例えば（ｘ）、（ｙ）より大きく、読み出しレベル（ＣＲ）と（ＣＲ＋ｚ）間に存在するセルの数が、閾値電圧分布内に存在するセルの大半が含まれるように設定する。 In the third embodiment, in order to make a more accurate determination, as shown in FIGS. 18B and 18C, the read levels (CR) and (CR-x) and the read level (CR) are set to a constant level (z ) Is added to (CR + z) to read data from the cell, and the ratio of the number of cells existing between these read levels (CR-x) and (CR + z) is compared with the specified value. The constant level (z) is larger than, for example, (x) and (y), and the number of cells existing between the read levels (CR) and (CR + z) includes the majority of cells existing in the threshold voltage distribution. Set to.
図１９に示すシーケンスにおいて、第１の実施形態と同一部分には同一符号を付している。ステップＳ３１、Ｓ３２により、読み出しレベル（ＣＲ）と（ＣＲ−ｘ）によりセルからデータを読み出た後、読み出しレベル（ＣＲ）に一定値（ｚ）＞（ｘ）を加えた読み出しレベル（ＣＲ＋ｚ）によりセルからデータを読み出す（Ｓ３２−１）。この後、例えばホスト１１において、読み出しレベル（ＣＲ）と（ＣＲ−ｘ）間に存在するセルの数を計数するとともに、読み出しレベル（ＣＲ）と（ＣＲ＋ｚ）間に存在するセルの数を計数する（Ｓ３３−３）。次いで、（ＣＲ−ｘ以上、ＣＲ以下のセルの数）／（ＣＲ以上、ＣＲ＋ｚ以下のセルの数）が規定値以下かどうか判別される（Ｓ３４−１）。この結果、規定値以下である場合、読み出しレベル（ＣＲ）で読み出されたデータが正規のデータとして出力される。一方、判別の結果、規定値以上である場合、読み出しレベル（ＣＲ）を一定値（ｘ）だけ下げて上記読み出し動作が繰り返される（Ｓ３６）。 In the sequence shown in FIG. 19, the same parts as those in the first embodiment are denoted by the same reference numerals. In steps S31 and S32, after reading data from the cell at the read levels (CR) and (CR-x), the read level (CR + z) obtained by adding a constant value (z)> (x) to the read level (CR). Thus, data is read from the cell (S32-1). Thereafter, for example, in the host 11, the number of cells existing between the read levels (CR) and (CR-x) is counted, and the number of cells existing between the read levels (CR) and (CR + z) is counted. (S33-3). Next, it is determined whether (number of cells not less than CR-x and not more than CR) / (number of cells not less than CR and not more than CR + z) is not more than a specified value (S34-1). As a result, when the value is less than the specified value, the data read at the read level (CR) is output as normal data. On the other hand, if it is determined that the value is equal to or greater than the specified value, the read operation is repeated with the read level (CR) lowered by a certain value (x) (S36).
上記第３の実施形態によれば、読み出しレベル（ＣＲ）と（ＣＲ−ｘ）間に存在するセルの数を計数するとともに、読み出しレベル（ＣＲ）と（ＣＲ＋ｚ）間に存在するセルの数を計数し、（ＣＲ−ｘ以上、ＣＲ以下のセルの数）／（ＣＲ以上、ＣＲ＋ｚ以下のセルの数）が規定値以下かどうか判別することにより、読み出しレベルを定めている。このため、セルの各レベル（閾値電圧分布）に均等にデータが存在しない場合においても、正確にメモリセルのデータを読み出すことができる。 According to the third embodiment, the number of cells existing between the read levels (CR) and (CR−x) is counted, and the number of cells existing between the read levels (CR) and (CR + z) is calculated. The read level is determined by counting and determining whether (number of cells not less than CR−x and not more than CR) / (number of cells not less than CR and not more than CR + z) is not more than a specified value. For this reason, even when data does not exist evenly at each level (threshold voltage distribution) of the cell, the data of the memory cell can be read accurately.
（第４の実施形態）
図２０は、第４の実施形態に係る第１ページの読み出しシーケンスを示している。第４の実施形態は、上記第２、第３の実施形態の変形例であり、図１７、図１９と同一部分には同一符号を付している。
(Fourth embodiment)
FIG. 20 shows a first page read sequence according to the fourth embodiment. The fourth embodiment is a modification of the second and third embodiments, and the same reference numerals are given to the same parts as those in FIGS. 17 and 19.
図２０に示すように、第４の実施形態は、第３の実施形態と同様にして、読み出しレベル（ＣＲ）と（ＣＲ−ｘ）間に存在するセルの数を計数するとともに、読み出しレベル（ＣＲ）と（ＣＲ＋ｚ）間に存在するセルの数を計数し、（ＣＲ−ｘ以上、ＣＲ以下のセルの数）／（ＣＲ以上、ＣＲ＋ｚ以下のセルの数）が規定値以下かどうか判別する（ステップＳ３１〜Ｓ３４−１）。 As shown in FIG. 20, the fourth embodiment counts the number of cells existing between read levels (CR) and (CR-x) and reads the read level ( The number of cells existing between (CR) and (CR + z) is counted, and it is determined whether (number of cells not less than CR-x and not more than CR) / (number of cells not less than CR and not more than CR + z) is not more than a specified value. (Steps S31 to S34-1).
この結果、規定値以下ではない場合、第２の実施形態と同様にして、読み出しレベル（ＣＲ＋ｙ）でデータを読み出し、（ＣＲ−ｘ以上、ＣＲ以下のセル）＜（ＣＲ以上、ＣＲ＋ｙ以下のセル）の条件を満足するかどうか判別する（ステップＳ４２，Ｓ４３）。この判別の結果、条件を満足する場合、読み出しレベルを下げて読み出す（ステップＳ３１又はＳ３２へ移行）。また、判別の結果条件を満足しない場合、読み出しレベルを上げて読み出す（ステップＳ４４を経てＳ３１又はＳ３２−１へ移行）。 As a result, if it is not less than the specified value, data is read at the read level (CR + y) as in the second embodiment, and (cells of CR−x or more and CR or less) <(cells of CR or more and CR + y or less) ) Is satisfied (steps S42 and S43). If the condition is satisfied as a result of this determination, the read level is lowered and read (step S31 or S32). Further, if the determination result condition is not satisfied, the read level is increased and read (step S44 to S31 or S32-1).
第４の実施形態によれば、読み出しレベルが隣接する両閾値電圧分布のうち、低い側にある場合で、さらに、閾値電圧分布の割合が異なる場合においても、メモリセルのデータを確実に読み出すことができる。 According to the fourth embodiment, even when the read level is on the lower side of the two adjacent threshold voltage distributions and the ratio of the threshold voltage distributions is different, the data in the memory cell is reliably read out. Can do.
尚、第１乃至第４の実施形態において、計数値や、計数値の比と規定値とを比較した後、読み出しレベルを、判断時に使用した（ｘ）又は（ｙ）と同じレベルだけ変更して再度読み出しを実行していた。しかし、これに限定されるものではない。 In the first to fourth embodiments, after comparing the count value or the ratio of the count value with the specified value, the read level is changed by the same level as (x) or (y) used in the determination. And read again. However, it is not limited to this.
図２１は、第１乃至第４の実施形態の変形例を示すものであり、第４の実施形態を例として示している。この変形例の場合、図２１のステップＳ４４−１、Ｓ４４−２に示すように、読み出しレベルＣＲを設定して再読出しされる。すなわち、ステップＳ４４−１において、読み出しレベルＣＲはＣＲ＋αに設定され、ステップＳ４４−２において、読み出しレベルＣＲは、ＣＲ−αに設定される。このαの値は、例えばｘ以下の値であり、再読み出し毎に小さく設定される。 FIG. 21 shows a modification of the first to fourth embodiments, and shows the fourth embodiment as an example. In the case of this modification, as shown in steps S44-1 and S44-2 in FIG. 21, the read level CR is set and read again. That is, in step S44-1, the read level CR is set to CR + α, and in step S44-2, the read level CR is set to CR−α. The value of α is, for example, a value equal to or smaller than x, and is set to be small every time rereading is performed.
このように、読み出しレベルＣＲに加算又は減算する値、即ちαの値を徐々に小さくして再読み出し動作を繰り返すことにより、最適な読み出しレベルを設定することが可能である。しかし、この例の場合も、繰り返し再読み出しを行なった際、収束しない場合がある。このような場合は、繰り返し回数に最大値を設定し、再読み出し回数が最大値に達した場合、終了するようにすればよい。 As described above, it is possible to set an optimum read level by repeating the re-read operation by gradually decreasing the value to be added to or subtracted from the read level CR, that is, the value of α. However, even in this example, there are cases where convergence does not occur when re-reading is performed repeatedly. In such a case, a maximum value may be set for the number of repetitions, and the process may be terminated when the number of rereads reaches the maximum value.
また、第２乃至第４の実施形態においても、上記第１の実施形態と同様に、セル数の計数、及び計数値と基準値の比較はホスト１１に限定されるものではなく、例えば制御信号及び制御電圧発生回路７により行なうことも可能である。
Also in the second to fourth embodiments, as in the first embodiment, the number of cells and the comparison between the count value and the reference value are not limited to the host 11. For example, the control signal The control
（第５の実施形態）
図２２は、第１の実施形態の第１の変形例を示しており、図１５と同一部分には同一符号を付している。
(Fifth embodiment)
FIG. 22 shows a first modification of the first embodiment, and the same components as those in FIG. 15 are denoted by the same reference numerals.
上記第１の実施形態は、読み出しレベル（ＣＲ）で読み出したデータと、読み出しレベル（ＣＲ−ｘ）で読み出したデータとのＸＯＲをＳＤＣからホスト１１に出力し、データ“１”の数を計数した。しかし、１ビット〜数ビットずつ出力し、計数するため、時間が掛かるという問題がある。図８に示すデータ記憶回路１０のＰＤＣがデータ“０”をラッチしている場合、ノードＮ１ｂがハイレベルとなっているため、信号ＣＨＫ２ｎ、及び信号ＣＨＫ１をハイレベルとすると、配線ＣＯＭｉの電位が下がる。配線ＣＯＭｉは、全てのデータ記憶回路１０に接続されている。このため、ノードＮ１ｂがハイレベルとなっているデータ記憶回路１０の数に応じて電流が流れる。したがって、配線ＣＯＭｉに接続されている電流をモニタすることにより、読み出しレベル（ＣＲ）での読み出し結果と、読み出しレベル（ＣＲ−ｘ）での読み出し結果とをＸＯＲしたことにより得られるデータ“１”の数を検出することができる。
In the first embodiment, the XOR between the data read at the read level (CR) and the data read at the read level (CR-x) is output from the SDC to the host 11 and the number of data “1” is counted. did. However, there is a problem that it takes time to output and count one bit to several bits at a time. When the PDC of the
すなわち、図２２に示すように、ステップＳ３３−１において、ＸＯＲの結果をＰＤＣに転送した後、ＰＤＣのデータを反転する（Ｓ３３−３）。この後、配線ＣＯＭｉの電流をモニタする（Ｓ３３−４）。この結果、配線ＣＯＭｉの電流値が規定値以下である場合、読み出しレベル（ＣＲ）で読んだデータがＳＤＣにラッチされているため、ＳＤＣのデータを出力する（Ｓ３５−１）。一方、配線ＣＯＭｉの電流が規定値以下ではない場合、読み出しレベルＣＲを（ｘ）だけ下げ（Ｓ３６）、再度読み出し動作が実行される。 That is, as shown in FIG. 22, in step S33-1, after the result of XOR is transferred to the PDC, the data in the PDC is inverted (S33-3). Thereafter, the current of the wiring COMi is monitored (S33-4). As a result, when the current value of the wiring COMi is equal to or less than the specified value, the data read at the read level (CR) is latched by the SDC, and therefore the SDC data is output (S35-1). On the other hand, when the current of the wiring COMi is not less than the specified value, the read level CR is lowered by (x) (S36), and the read operation is executed again.
上記構成によっても第１の実施形態と同様の効果を得ることができる。しかも、ホスト１１は、配線ＣＯＭｉの電流値を規定値と比較するだけで、データ記憶回路１０から供給されるＸＯＲされたデータ“１”の数を計数する必要がないため、判定動作を高速化することが可能である。
The same effect as that of the first embodiment can also be obtained by the above configuration. In addition, the host 11 merely compares the current value of the wiring COMi with the specified value, and does not need to count the number of XORed data “1” supplied from the
上記説明は、第１の実施形態を変形して示したが、第２乃至第４の実施形態についても同様に変形することが可能である。 In the above description, the first embodiment is modified. However, the second to fourth embodiments can be similarly modified.
（第６の実施形態）
図２３は、第２ページの読み出しシーケンスを示している。第２ページの読み出しは、図９（ｂ）に示すように、読み出しレベルとして選択ワード線に電位（ＢＲ）又は（ＤＲ）が供給される。これら読み出しレベル（ＢＲ）（ＤＲ）での読み出し時に、第１ページの読み出し動作において検出された読み出しレベルＣＲの補正値に応じて読み出しレベル（ＢＲ）（ＤＲ）が補正される。
(Sixth embodiment)
FIG. 23 shows a second page read sequence. In reading the second page, as shown in FIG. 9B, a potential (BR) or (DR) is supplied to the selected word line as a read level. At the time of reading at these read levels (BR) (DR), the read level (BR) (DR) is corrected according to the correction value of the read level CR detected in the first page read operation.
すなわち、第２ページのデータ“２”“３”“４”は、同時に書き込まれている。このため、これらデータの閾値電圧分布の間隔はほぼ等しい。したがって、第１ページの読み出しにおいて、検出された読み出しレベル（ＣＲ）の補正値を、読み出しレベル（ＢＲ）（ＤＲ）に付加することにより、読み出しレベル（ＢＲ）（ＤＲ）を最適に設定することができる。 That is, the data “2”, “3”, and “4” of the second page are written simultaneously. For this reason, the intervals of the threshold voltage distribution of these data are almost equal. Therefore, in the reading of the first page, the read level (BR) (DR) is optimally set by adding the correction value of the detected read level (CR) to the read level (BR) (DR). Can do.
補正値は、次のように設定される。例えば第１ページの読み出しにおいて、読み出しレベルＣＲにより読み出されたデータが出力されている場合、補正値は“０”であり、読み出しレベルＣＲ−ｘにより読み出されたデータが出力されている場合、補正値は“−ｘ”となる。 The correction value is set as follows. For example, in the case of reading the first page, when the data read at the read level CR is output, the correction value is “0”, and the data read at the read level CR-x is output The correction value is “−x”.
図２３に示す第２ページの読み出しにおいて、先ず、読み出しレベル（ＤＲ）＋補正値により、選択されたワード線に接続されている複数のメモリセルからデータが読み出され、これらデータは、対応するデータ記憶回路のＰＤＣとＤＤＣ０にラッチされる（Ｓ５１）。この後、読み出しレベル（ＢＲ）＋補正値により、選択されたワード線に接続されている複数のメモリセルからデータが読み出され、これらデータは、対応するデータ記憶回路のＰＤＣとＤＤＣ０にラッチされる（Ｓ５２）。次いで、ＰＤＣのデータがＳＤＣにコピーされ、外部に出力される（Ｓ５３）。 In the reading of the second page shown in FIG. 23, first, data is read from a plurality of memory cells connected to the selected word line by the read level (DR) + correction value, and these data correspond to each other. It is latched by PDC and DDC0 of the data storage circuit (S51). Thereafter, data is read from a plurality of memory cells connected to the selected word line by the read level (BR) + correction value, and these data are latched by the PDC and DDC0 of the corresponding data storage circuit. (S52). Next, the PDC data is copied to the SDC and output to the outside (S53).
第６の実施形態によれば、第１ページの読み出し動作で求めた補正値を、第２ページの読み出し動作で使用する読み出しレベル（ＢＲ）（ＤＲ）に付加している。このため、第２ページのデータを最適な読み出しレベルで読み出すことができる。しかも、第１ページの読み出し動作のように、最適な読み出しレベルを検出する必要がない。したがって、第２ページの読み出し動作の遅延を防止できている。 According to the sixth embodiment, the correction value obtained in the first page read operation is added to the read level (BR) (DR) used in the second page read operation. For this reason, the data of the second page can be read at the optimum read level. In addition, it is not necessary to detect the optimum read level as in the first page read operation. Therefore, the delay of the read operation for the second page can be prevented.
無論、第２ページの読み出しシーケンスも第１ページの読み出しシーケンスと同様に、読み出しレベル（ＢＲ）（ＤＲ）のそれぞれにおいて、補正値を求めて最適な読み出しレベルを検出し、この検出した読み出しレベルによりデータを読み出すことも可能である。 Of course, the read sequence of the second page is the same as the read sequence of the first page, and the optimum read level is detected by obtaining the correction value at each of the read levels (BR) and (DR). It is also possible to read data.
また、同一ブロックは同時に書き込みが行われるように制御すると、補正値は近い値となる場合がある。このような場合、ワード線ＷＬ０の読み出しで求めた補正値を同一ブロック内の他のワード線ＷＬ１〜ＷＬ３１の読み出しで使用することも可能である。このようにすることで、読み出し速度が低下することを防止できる。 In addition, if the same block is controlled to be written at the same time, the correction value may be close. In such a case, the correction value obtained by reading the word line WL0 can be used for reading the other word lines WL1 to WL31 in the same block. By doing in this way, it can prevent that reading speed falls.
（第７の実施形態）
上記第１乃至第６の実施形態は、読み出し動作について説明した。これに対して、第７の実施形態は、プログラム動作の改良について説明する。
(Seventh embodiment)
In the first to sixth embodiments, the read operation has been described. In contrast, the seventh embodiment describes an improvement in program operation.
書き込み時間の増大を抑えつつ、書き込み後の閾値電圧分布幅を狭める方法としてＱＰＷ（Quick Pass Write）方式が考案されている。ＱＰＷ方式は、本来のベリファイレベルより低いレベルを超えたセルに対して、次回以降の書き込み時、ビット線に中間電位を与え、書き込みの強さを弱めることで、閾値電圧の変動を少なくし、閾値電圧分布を狭めることができる。 A QPW (Quick Pass Write) method has been devised as a method of narrowing the threshold voltage distribution width after writing while suppressing an increase in writing time. In the QPW method, an intermediate potential is applied to the bit line at the time of writing after the next time for a cell exceeding a level lower than the original verify level, and the fluctuation of the threshold voltage is reduced by reducing the writing strength. The threshold voltage distribution can be narrowed.
図２４、図２５は、一般的は、ＱＰＷ方式を概略的に示している。このＱＰＷ方式において、上述したプログラム動作と同様に、データを各データ記憶回路１０にロードした後、プログラム動作が行なわれる（Ｓ５１、Ｓ５２）。各レベルのベリファイは、ワード線電位を本来のベリファイレベルより低いレベル（ＡＶＬ，ＢＶＬ，ＣＶＬ）に設定して第１回目のベリファイ動作を行う（Ｓ５３，Ｓ５４，Ｓ５５）。このベリファイの結果、レベル（ＡＶＬ，ＢＶＬ，ＣＶＬ）に達していない場合、プログラム電圧Ｖｐｇｍが一定電圧増加され、再度プログラム及びベリファイが行われる（Ｓ５６，Ｓ５７，Ｓ５２）。
24 and 25 generally show a QPW scheme schematically. In this QPW method, similarly to the above-described program operation, after the data is loaded into each
一方、メモリセルの閾値電圧が本来のベリファイレベルより低いレベル（ＡＶＬ，ＢＶＬ，ＣＶＬ）に達している場合、次回の書き込みでは、ビット線に中間電位を供給するなどして、セルのチャネルと制御ゲートとの電位差を小さくして書き込みを弱め、セルの閾値電圧の変化を少なくし、本来のベリファイレベル（ＡＶ，ＢＶ，ＣＶ）に達するまで、書き込みとベリファイ動作を繰り返す。 On the other hand, if the threshold voltage of the memory cell has reached a level (AVL, BVL, CVL) lower than the original verify level, the cell channel and control are performed by supplying an intermediate potential to the bit line in the next write. The potential difference with the gate is reduced to weaken the writing, the change in the threshold voltage of the cell is reduced, and the writing and verifying operations are repeated until the original verify level (AV, BV, CV) is reached.
このように、一般にＱＰＷ方式は、本来の書き込みベリファイレベルより低いレベルを用いたベリファイと、本来の書き込みベリファイレベルを用いたベリファイとからなる２回のベリファイを必要とするため、ベリファイ時間が２倍又は２倍近く増大する問題がある。 As described above, the QPW method generally requires two verifications, ie, verification using a level lower than the original write verification level and verification using the original write verification level, so the verification time is doubled. Or there is a problem of increasing nearly twice.
図２５は、上記ＱＰＷ方式により、レベル“Ｃ”を書き込む場合における、セルに印加されるプログラムパルス電圧と、このプログラムパルス電圧を印加した後における閾値電圧の変化を示している。図２５から明らかなように、セルの閾値電圧が低めのベリファイレベルＣＶＬを超えた後、プログラムパルス電圧の増分を低減し、書き込みを弱めている。このため、セルの閾値電圧の変化が少なくなっていることが分かる。 FIG. 25 shows the program pulse voltage applied to the cell and the change in the threshold voltage after the program pulse voltage is applied when level “C” is written by the QPW method. As apparent from FIG. 25, after the threshold voltage of the cell exceeds the lower verify level CVL, the increment of the program pulse voltage is reduced and the writing is weakened. For this reason, it turns out that the change of the threshold voltage of a cell has decreased.
図２６は、第７の実施形態のプログラムシーケンスを示し、図２７は、レベル“Ｃ”に書き込んでいるセルの各プログラムパルス印加後の閾値電圧の変化を示している。図２６において、図２４と同一部分には同一符号を付し、異なる部分についてのみ説明する。第７の実施形態は、ベリファイレベル（ＡＶ，ＢＶ，ＣＶ）を用いて、３つの閾値電圧を同時に書き込む。 FIG. 26 shows a program sequence of the seventh embodiment, and FIG. 27 shows a change in threshold voltage after application of each program pulse in a cell written at level “C”. In FIG. 26, the same parts as those in FIG. 24 are denoted by the same reference numerals, and only different parts will be described. In the seventh embodiment, three threshold voltages are simultaneously written using verify levels (AV, BV, CV).
図２６に示すように、第７の実施形態において、各レベルのベリファイは、本来のベリファイレベル（ＡＶ，ＢＶ，ＣＶ）を用いたベリファイ（Ｓ５８，Ｓ５９，Ｓ６０）のみが実行される。このベリファイにおいて、書き込み対象の閾値電圧に対応したベリファイレベルより１つ下のベリファイレベル（ＢＶ）を越えてから、プログラム電圧Ｖｐｇｍをステップアップしながら書き込みを行い、この書き込みが例えば３回目を越えた場合、次のプログラム以降において、ビット線に中間電位を供給するなどして書き込みを弱める（Ｓ７１）。この状態において、レベルＣＶによりベリファイする（Ｓ５９）。この結果、セルの閾値電圧がレベルＣＶに達しない場合、ＰＤＣはローレベルである（Ｓ５６）。このため、プログラム電圧をステップアップし（Ｓ５７）、再度、弱い書き込みを行なう（７１）。この動作を全てのＰＤＣがハイレベルとなるまで繰り返す。 As shown in FIG. 26, in the seventh embodiment, only the verifications (S58, S59, S60) using the original verification levels (AV, BV, CV) are executed. In this verification, writing is performed while stepping up the program voltage Vpgm after exceeding the verify level (BV) that is one level lower than the verify level corresponding to the threshold voltage to be written, and this writing has exceeded the third time, for example. In this case, after the next program, writing is weakened by supplying an intermediate potential to the bit line (S71). In this state, verification is performed using the level CV (S59). As a result, when the threshold voltage of the cell does not reach the level CV, the PDC is at the low level (S56). Therefore, the program voltage is stepped up (S57), and weak writing is performed again (71). This operation is repeated until all PDCs become high level.
尚、この動作において、レベルＣＶをベリファイしているとき、２つ下のベリファイレベル（ＡＶ）への書込みが終了している場合、このベリファイ動作は、スキップできる。また、一番下のベリファイレベル（ＡＶ）のベリファイの場合、これより下にレベルが無い。このため、図２６のステップＳ５８において、例えばレベルＡＶによるベリファイは、図２４に示すように、低めのベリファイレベルでのベリファイ（ＡＶＬ）と、本来のベリファイレベルでのベリファイ（ＡＶ）との２回行ってもよい。 In this operation, when the level CV is verified, if the writing to the next lower verify level (AV) has been completed, this verify operation can be skipped. In the case of verify at the lowest verify level (AV), there is no level below this. Therefore, in step S58 of FIG. 26, for example, verification at level AV is performed twice, as shown in FIG. 24, verification at a lower verification level (AVL) and verification at the original verification level (AV). You may go.
図２７に示すように、第７の実施形態において、レベル“Ｃ”に書き込んでいるセルは、レベル“Ｂ”のベリファイレベルＢＶ（レベル“Ｃ”より１つ下のベリファイレベル）を超えた後、ｎ回目、例えば３回目の書き込み以降（図示書き込み回数９回目以降）、ビット線に中間電位を印加するなどして、書き込みを弱めている。したがって、閾値電圧の変化を少なくなる。 As shown in FIG. 27, in the seventh embodiment, a cell written to the level “C” exceeds the verify level BV of the level “B” (the verify level one level lower than the level “C”). The writing is weakened by applying an intermediate potential to the bit line after the nth writing, for example, after the third writing (after the 9th writing in the figure). Therefore, the change in threshold voltage is reduced.
図２７に示すように、第７の実施形態において、レベル“Ｃ”に書き込んでいるセルは、レベル“Ｂ”のベリファイレベルＢＶ（レベル“Ｃ”より１つ下のベリファイレベル）を超えた後、ｎ回目、例えば３回目の書き込み以降（図示書き込み回数９回目以降）、ビット線に中間電位を印加するなどして、書き込みを弱めている。したがって、閾値電圧の変化が少なくなる。
As shown in FIG. 27, in the seventh embodiment, a cell written to the level “C” exceeds the verify level BV of the level “B” (the verify level one level lower than the level “C”). The writing is weakened by applying an intermediate potential to the bit line after the nth writing, for example, after the third writing (after the 9th writing in the figure). Therefore, the change in threshold voltage is reduced.
尚、第７の実施形態において、ｎ＝３回目の書き込み以降としたが、これに限定されるものではなく、ｎの値は、評価により最適な回数に決めればよい。 In the seventh embodiment, n = after the third writing, but the present invention is not limited to this, and the value of n may be determined as an optimum number by evaluation.
（第８の実施形態）
図２８は、第８の実施形態に係るプログラムシーケンスを示し、図２９は、レベル“Ｃ”に書き込んでいるセルの各プログラムパルス印加後の閾値電圧の変化を示している。第８の実施形態は、第７の実施形態を変形したものであり、図２８において、図２６と同一部分には同一符号を付している。
(Eighth embodiment)
FIG. 28 shows a program sequence according to the eighth embodiment, and FIG. 29 shows a change in threshold voltage after application of each program pulse in a cell written at level “C”. The eighth embodiment is a modification of the seventh embodiment. In FIG. 28, the same parts as those in FIG.
第７の実施形態は、書き込み対象のベリファイレベルより１レベル下のベリファイレベルを超えた後、ｎ回目の書き込み以降、書き込みを弱めた。これに対して、第８の実施形態は、図２８、ステップ８１に示すように、書き込み対象のベリファイレベルより２つ下のベリファイレベルを超えてから、書き込み対象のベリファイレベルより１つ下のベリファイレベルに達するまでの書き込み回数ｋ回（ここでは３回）を計数し、１つ下のベリファイレベルを超えてからｈ回目（ｈ＝ｋ±α、α：補正値）の書き込みより、ビット線に中間電位を印加するなどして、書き込みを弱め、閾値電圧の変動を少なくしている。回数“ｈ”は、例えばα＝０とするとｈも３回
すなわち、図２９に示すように、レベル“Ｃ”に書き込む場合、ベリファイレベルＡＶを超えてから、ベリファイレベルＢＶに達するまでの書き込み回数を計数する。この計数は、書き込んでいるセルそれぞれについて集計を行う場合、それぞれのビット線に接続されているデータ記憶回路内に数をカウントする回路を設け、この回路により行う。また、同時に書き込んでいるセルの平均値を求める場合は、例えば制御信号及び制御電圧発生回路７にカウンタを設け、このカウンタにより例えばプログラム電圧Ｖｐｇｍのステップアップ回数を計数すればよい。このカウンタの計数値が“ｋ”＝３である場合において、“α”を例えば“０”とした場合、ベリファイレベルＢＶから、“ｈ”＝３回目の書き込みより、ビット線に中間電位を供給するなどして書き込みを弱める。
In the seventh embodiment, after the verify level that is one level lower than the verify level to be written is exceeded, the writing is weakened after the n-th writing. On the other hand, in the eighth embodiment, as shown in Step 81 of FIG. 28, after the verify level that is two levels below the verify level to be written is exceeded, the verify level that is one level lower than the verify level to be written is set. The number of times of writing until reaching the level is counted k times (here, 3 times), and the bit line is read from the hth time (h = k ± α, α: correction value) after exceeding the next verify level. By applying an intermediate potential, etc., writing is weakened and fluctuations in threshold voltage are reduced. The number of times “h” is, for example, α = 0, and h is also 3 times. That is, as shown in FIG. 29, when writing to level “C”, the number of times of writing from exceeding the verify level AV to reaching the verify level BV Count. When counting is performed for each cell in which writing is performed, a circuit for counting the number is provided in the data storage circuit connected to each bit line, and this circuit is used. In addition, when obtaining the average value of simultaneously written cells, for example, a counter is provided in the control signal and control
回数“ｈ”は、計数値“ｋ”に補正値“α”を加えた値とした。しかし、通常、メモリセルに記憶される各閾値電圧間のマージンは、高いレベルほど、データリテンションを向上させるためマージンを多く必要とする。すなわち、（ＢＶ−ＡＶ）≦（ＣＶ−ＢＶ）となっている。このため、回数“ｈ”は、計数値“ｋ”は、ほぼ同じ値でよい。 The number of times “h” is a value obtained by adding the correction value “α” to the count value “k”. However, normally, the higher the level of the margin between the threshold voltages stored in the memory cell, the more margin is required to improve data retention. That is, (BV-AV) ≦ (CV-BV). For this reason, the number of times “h” may be substantially the same as the count value “k”.
上記第８の実施形態によっても、第７の実施形態と同様の効果を得ることができる。しかも、第８の実施形態によれば、書き込みの速いセルや遅いセルがある場合においても、各閾値分布を正確に書き込むことができる。 According to the eighth embodiment, the same effect as that of the seventh embodiment can be obtained. Moreover, according to the eighth embodiment, each threshold distribution can be written accurately even when there are fast writing cells and slow writing cells.
（第９の実施形態）
図３０（ａ）は、１セルに１ビットを記憶する２値での閾値電圧分布、図３０（ｂ）は、１セルに４ビットを記憶する１６値での閾値電圧分布を示している。１６値は、１セルに４ビットを記憶できるメリットがある。しかし、各閾値電圧分布を狭く書き込まなくてはならない。このため、僅かずつ書き込みとベリファイ動作を繰り返す必要があり、書き込み速度が非常に遅くなる。また、図３０（ａ）（ｂ）において、実線で示す閾値電圧分布は、書き込み直後の状態を示し、破線で示す閾値電圧分布は、長期間放置した場合における状態示している。このように、長時間放置された場合、閾値電圧分布が広がるため、データリテンションマージン（閾値電圧分布間のマージン）が少ない。
(Ninth embodiment)
FIG. 30A shows a binary threshold voltage distribution storing 1 bit in one cell, and FIG. 30B shows a 16 threshold voltage distribution storing 4 bits in one cell. The 16-value has an advantage that 4 bits can be stored in one cell. However, each threshold voltage distribution must be written narrowly. For this reason, it is necessary to repeat writing and verifying operations little by little, and the writing speed becomes very slow. In FIGS. 30A and 30B, a threshold voltage distribution indicated by a solid line indicates a state immediately after writing, and a threshold voltage distribution indicated by a broken line indicates a state when left for a long period of time. As described above, when left unattended for a long time, the threshold voltage distribution is widened, so that the data retention margin (margin between threshold voltage distributions) is small.
図３１は、ＮＡＮＤ型フラッシュメモリの書き込み／消去回数と、必要なデータリテンションマージンの関係を示している。図３１から明らかなように、ＮＡＮＤ型フラッシュメモリは、書き込み／消去の増加に伴い必要なデータリテンションマージンが増大する。したがって、２値は書き込み／消去回数を１００，０００回、１６値は書き込み／消去回数を１，０００回に抑えると、必要なデータリテンションマージンが少なくて済むため、書き込み／消去回数を抑える仕様とされている。 FIG. 31 shows the relationship between the number of times of writing / erasing of the NAND flash memory and the necessary data retention margin. As is apparent from FIG. 31, in the NAND flash memory, a necessary data retention margin increases with an increase in writing / erasing. Therefore, if the binary value is 100,000 times of write / erase and the 16 value is 1,000 times of write / erase, the required data retention margin can be reduced. Has been.
図３２は、第９の実施形態に係るＮＡＮＤ型フラッシュメモリを概略的に示している。このＮＡＮＤ型フラッシュメモリのメモリセルアレイ１（図２のメモリセルアレイ１に対応する）は、消去単位である複数のブロックＢＬＫ０〜ＢＬＫ４０９５を含んでいる。第９の実施形態は、これらブロックのうち、破線で囲まれた第１の領域９１に含まれるブロックを、２値データを記憶用として使用し、破線で囲まれた第２の領域９２に含まれるブロックを、１６値データを記憶用として使用する。例えばデータを高速に書き込む必要がある場合、又は書き込み／消去を多く繰り返すデータは、第１の領域９１に含まれる２値データ用のブロックに書き込む。また、例えば高速書き込みが要求されず、書き込み／消去回数が少ないデータは第２の領域９２に書き込むように制御する。この書き込み領域の選択制御は、例えばホスト１１により行なわれる。すなわち、ホスト１１は、例えばデータの書き換え毎に更新されるシステム情報のように、頻繁に書き換えられるデータを第１の領域９１内に書き込み、その他のデータを第２の領域９２に書き込む。
FIG. 32 schematically shows a NAND flash memory according to the ninth embodiment. The
第９の実施形態によれば、メモリセルアレイ１を第１の領域９１、第２の領域９２に分け、第１の領域９１に含まれる複数のブロックを２値データ記憶用のブロックとして使用し、第２の領域９２に含まれる複数のブロックを１６値データ記憶用のブロックとして使用している。このため、データリテンションマージンの劣化、及び書き込み速度の低下を防止することが可能である。
According to the ninth embodiment, the
図３３は、図３０（ｂ）に示す１セルに１６値を記憶する場合における書き込みシーケンスを示している。この場合、１回の書き込み後、１６回のベリファイ動作を行う（Ｓ８１）。この書き込み、及びベリファイ動作は、同時に書き込んでいるセルが全てベリファイをパスするまで繰り返される。書き込むべきレベルに書き込むセルが無い場合、このベリファイをスキップすることが可能である。 FIG. 33 shows a write sequence when 16 values are stored in one cell shown in FIG. In this case, after one write operation, 16 verify operations are performed (S81). This write and verify operation is repeated until all the cells that are simultaneously written pass the verify. If there is no cell to be written at the level to be written, this verification can be skipped.
一方、ダイソートテストは、一番低い閾値電圧と、一番高い閾値電圧のデータだけを評価することで足りる場合がある。図３４は、ダイソートテスト時における書き込み動作を示している。この場合、先ず、外部よりテストコマンドを入力する（Ｓ９１）。このテストコマンドに応じて、例えば、レベル“０”、レベル“１”、レベル“Ｆ”のみ、又はレベル“１”、レベル“Ｆ”のみ、ベリファイが実行される（Ｓ９２）。このようにすることにより、テスト時間を短縮することが可能である。 On the other hand, the die sort test may be sufficient to evaluate only the data with the lowest threshold voltage and the highest threshold voltage. FIG. 34 shows a write operation during the die sort test. In this case, first, a test command is input from the outside (S91). In response to this test command, for example, verify is executed only for level “0”, level “1”, level “F”, or only level “1” and level “F” (S92). By doing so, it is possible to shorten the test time.
尚、テスト時は、レベル“０”、レベル“１”、レベル“Ｆ”のみ、又はレベル“１”、レベル“Ｆ”のみ、ベリファイを行うことを示したが、テストコマンド入力により、複数レベルのベリファイの内、任意の特定のレベルのみ又は、任意の特定の数レベルのみ行うようにすることも可能である。 In the test, it is shown that the verification is performed only for level “0”, level “1”, level “F”, or only level “1” and level “F”. It is also possible to perform only any specific level or any specific number of levels of verification.
（第１０の実施形態）
図３５は、ＮＡＮＤ型フラッシュメモリを音楽データや画像データなどマルチメディアデータの記憶再生機に用いた場合を示している。この記憶再生機１００は、例えばパーソナルコンピュータや携帯電話機であり、インターネット接続手段や無線などの通信手段１０１、ＮＡＮＤ型フラッシュメモリ１０２、再生回路１０３、及び制御部１０４を有している。近時、このような記憶再生機１００を用いて、データサーバ１１０から音楽データ、又は画像データを購入することが可能とされている。すなわち、ユーザは音楽データ、又は画像データを購入する場合、記憶再生機１００のインターネットや無線などの通信手段を介してデータサーバ１１０にアクセスし、音楽データや画像データの購入要求をする。この要求に応じて、データサーバ１１０に蓄えられているデータが、インターネットなどの通信手段を介して記憶再生機１００にダウンロードされる。記憶再生機１００にダウンロードされたデータは、ＮＡＮＤ型フラッシュメモリ１０２に記憶される。
(Tenth embodiment)
FIG. 35 shows a case where the NAND flash memory is used as a storage / reproduction device for multimedia data such as music data and image data. The storage /
ところで、音楽データ、又は画像データは非常にデータ量が大きい場合がある。このため、ＮＡＮＤ型フラッシュメモリ１０２への書き込みに時間がかかることがある。しかも、ＮＡＮＤ型フラッシュメモリ１０２が、例えば１セルに１６値データを記憶する場合、書き込み速度が遅いため、大量のデータを書き込むためにさらに長時間を要するという問題を有している。
By the way, music data or image data may have a very large data amount. For this reason, it may take time to write to the
図３６、図３７は、第１０の実施形態に係わり、音楽データや画像データを再生しながらダウンロードする方法を示している。 FIG. 36 and FIG. 37 relate to the tenth embodiment and show a method for downloading music data and image data while reproducing them.
記録再生機１００を用いて、ＮＡＮＤ型フラッシュメモリ１０２に記憶されている音楽データ又は画像データを再生する場合、記録再生機１００の制御部１０４は、ＮＡＮＤ型フラッシュメモリ１０２に再生すべき音楽データ又は画像データがあるかどうかを検索する（Ｓ１００）。データがある場合は、そのデータが再生回路１０３により再生される（Ｓ１０１）。
When reproducing music data or image data stored in the
一方、ＮＡＮＤ型フラッシュメモリ１０２に再生すべき音楽データ又は画像データが無い場合、制御部１０４は、ＮＡＮＤ型フラッシュメモリ１０２に購入権利データがあるかどうかを検索する（Ｓ１０２）。この結果、購入権利データが無い場合、ユーザにデータの購入を希望するかどうかの入力を促し（Ｓ１０３）、購入を希望する場合、インターネット、無線などの通信手段１０１を介してデータサーバ１１０にアクセスし、購入を希望する音楽データ、又は画像データの購入要求を送信する（Ｓ１０４）。データサーバ１１０により購入要求が認められた場合、制御部１０４は、データサーバ１１０より購入権利データをダウンロードし（Ｓ１０５）、このダウンロードした購入権利データをＮＡＮＤ型フラッシュメモリ１０２に記憶する（Ｓ１０６）。すなわち、このとき、データ量の多い音楽データや画像データはダウンロードせず、少量データからなる購入権利データのみをダウンロードする。このため、購入権利データのダウンロード、及びＮＡＮＤ型フラッシュメモリ１０２への記憶に要する時間を短縮できる。
On the other hand, when there is no music data or image data to be reproduced in the
この後、ユーザが音楽データ又は画像データを再生する時、前記ステップＳ１００を経由してステップＳ１０２において購入権利データがあるかどうかが判別される。この場合、ＮＡＮＤ型フラッシュメモリ１０２に購入権利データが記憶されているため、制御部１０４は、通信手段１０１を介して、データサーバ１１０にアクセスし、購入権利データに対応する音楽データ、又は画像データをダウンロードする（Ｓ１０７）。このダウンロードしたデータをＮＡＮＤ型フラッシュメモリ１０２に記憶するとともに、再生する（Ｓ１０８）。データの再生時間は、データをＮＡＮＤ型フラッシュメモリ１０２に書き込む速度に比べて格段に長いため、ダウンロードしたデータを再生しながら、ＮＡＮＤ型フラッシュメモリ１０２に書き込んでいてもデータの再生に問題はない。
Thereafter, when the user reproduces music data or image data, it is determined whether or not there is purchase right data in step S102 via step S100. In this case, since the purchase right data is stored in the
尚、ダウンロードされたデータは、例えば図示せぬバッファ回路に記憶され、このバッファ回路に記憶されたデータが再生されるとともに、ＮＡＮＤ型フラッシュメモリ１０２に書き込まれる。
The downloaded data is stored in, for example, a buffer circuit (not shown), and the data stored in the buffer circuit is reproduced and written into the
また、破線で示すように、ステップＳ１０６の後、即、ステップ１０７，１０８を実行することも可能である。 Further, as indicated by a broken line, steps 107 and 108 can be executed immediately after step S106.
上記第１０の実施形態によれば、音楽データ、又は画像データを購入する際、先ず、データ量の少ない購入権利データのみをダウンロードし、音楽データ、又は画像データを再生する際、購入権利データに対応する音楽データ、又は画像データを再生しながら、ＮＡＮＤ型フラッシュメモリ１０２に書き込んでいる。このため、データ量の多い音楽データや画像データを、書き込みに要する時間を意識することなくダウンロードすることができる。
According to the tenth embodiment, when purchasing music data or image data, first, only purchase right data with a small amount of data is downloaded, and when music data or image data is played back, The corresponding music data or image data is being written to the
上記第９、第１０の実施形態において、データの読み出しは、上記第１乃至第６の実施形態を利用でき、データの書き込みは、上記第７、第８の実施形態を適用することも可能である。 In the ninth and tenth embodiments, the first to sixth embodiments can be used for reading data, and the seventh and eighth embodiments can be applied to writing data. is there.
尚、上記各実施形態において、メモリセルに書き込むデータは２ビット、４ビットに限定されるものではなく、３ビット或いは、５ビット以上のｎビットとすることも可能である。 In each of the above embodiments, data to be written in the memory cell is not limited to 2 bits and 4 bits, but can be 3 bits or n bits of 5 bits or more.
その他、本発明の要旨を変更しない範囲において、種々変形実施可能なことは勿論である。 Of course, various modifications can be made without departing from the scope of the present invention.
１…メモリセルアレイ、７…制御信号及び制御電圧発生回路、１０…データ記憶回路、１１…ホスト、９１，９２…第１、第２の領域、１００…記憶再生機、１０１…通信手段、１０２…ＮＡＮＤ型フラッシュメモリ、１０３…再生回路、１０４…制御部。
DESCRIPTION OF
Claims (4)
前記ワード線、及びビット線の電位を発生する電圧発生回路と、
前記ビット線に接続され、前記メモリセルの書き込みデータ、又は前記メモリセルから読み出されたデータを記憶するデータ記憶回路と、
前記電圧発生回路及びデータ記憶回路を制御する制御部とを具備し、
前記制御部は、消去動作により、前記メモリセルの閾値電圧を第１レベルとし、書き込み及びベリファイ動作を繰り返すことにより、外部より入力される書き込みデータに応じて、前記メモリセルの閾値電圧を第１レベル、第２レベル、…第ｎレベル（ｎ＝２ｋ）に設定して、ｋビットのデータを記憶させ、第ｈレベル（ｈ≦ｎ）への書き込みセルのうち、第（ｈ−１）レベルを超えているセルに対して、第（ｈ−１）レベルを超えてから、ｊ回（ｊは自然数）の書き込み動作を計数し、ｊ回目以降の書き込み動作において、書き込み速度を遅くすることを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix;
A voltage generation circuit for generating the potential of the word line and the bit line;
A data storage circuit which is connected to the bit line and stores write data of the memory cell or data read from the memory cell;
A controller for controlling the voltage generation circuit and the data storage circuit,
The control unit sets the threshold voltage of the memory cell to the first level by an erasing operation, and repeats the writing and verifying operation to set the threshold voltage of the memory cell to the first level according to write data input from the outside. Level, second level,..., Nth level (n = 2 k ), k-bit data is stored, and (h−1) th of the cells written to the hth level (h ≦ n) Counting j times (j is a natural number) of write operations after exceeding the (h-1) th level for cells exceeding the level, and slowing down the write speed in the jth and subsequent write operations. A semiconductor memory device.
前記ワード線、及びビット線の電位を発生する電圧発生回路と、
前記ビット線に接続され、前記メモリセルの書き込みデータ、又は前記メモリセルから読み出されたデータを記憶するデータ記憶回路と、
前記電圧発生回路及びデータ記憶回路を制御する制御部とを具備し、
前記制御部は、消去動作により、前記メモリセルの閾値電圧を第１レベルとし、書き込み及びベリファイ動作を繰り返すことにより、外部より入力される書き込みデータに応じて、前記メモリセルの閾値電圧を第１レベル、第２レベル、…第ｎレベル（ｎ＝２ｋ）に設定して、ｋビットのデータを記憶させ、第ｈレベル（ｈ≦ｎ）への書き込みセルのうち、第（ｈ−２）レベルを超えてから、第（ｈ−１）レベルを超えるときまでの書き込み回数ｉ（ｉは自然数）を計数し、前記第ｈレベルへの書き込みにおいて、第（ｈ−１）レベルを超えているセルに対して、ｊ（ｊ＝ｉ＋α）（αは“０”を含む自然数）回目以降の書き込み動作において、書き込み速度を遅くすることを特徴とする半導体記憶装置。 A memory cell array in which a plurality of memory cells connected to a plurality of word lines and a plurality of bit lines are arranged in a matrix;
A voltage generation circuit for generating the potential of the word line and the bit line;
A data storage circuit which is connected to the bit line and stores write data of the memory cell or data read from the memory cell;
A controller for controlling the voltage generation circuit and the data storage circuit,
The control unit sets the threshold voltage of the memory cell to the first level by an erasing operation, and repeats the writing and verifying operation to set the threshold voltage of the memory cell to the first level according to write data input from the outside. Level, second level,..., Nth level (n = 2 k ), k-bit data is stored, and (h−2) th of the cells written to the hth level (h ≦ n) The number of times of writing i (i is a natural number) from when the level is exceeded until when the level exceeds the (h-1) th level is counted, and in the writing to the hth level, the (h-1) th level is exceeded. A semiconductor memory device, wherein a writing speed is slowed down in a writing operation after j (j = i + α) (α is a natural number including “0”) times for a cell.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011233252A JP5296175B2 (en) | 2011-10-24 | 2011-10-24 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011233252A JP5296175B2 (en) | 2011-10-24 | 2011-10-24 | Semiconductor memory device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006209156A Division JP4945187B2 (en) | 2006-07-31 | 2006-07-31 | Semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2012048813A JP2012048813A (en) | 2012-03-08 |
| JP5296175B2 true JP5296175B2 (en) | 2013-09-25 |
Family
ID=45903491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011233252A Active JP5296175B2 (en) | 2011-10-24 | 2011-10-24 | Semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5296175B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5380506B2 (en) * | 2011-09-22 | 2014-01-08 | 株式会社東芝 | Nonvolatile semiconductor memory device |
| JP2014225310A (en) | 2013-05-16 | 2014-12-04 | 株式会社東芝 | Nonvolatile semiconductor memory device |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10136123A (en) * | 1996-10-31 | 1998-05-22 | Hitachi Zosen Corp | Music data distribution service system |
| JP3906545B2 (en) * | 1998-02-03 | 2007-04-18 | ソニー株式会社 | Nonvolatile semiconductor memory device |
| JP2000163976A (en) * | 1998-11-30 | 2000-06-16 | Sony Corp | Nonvolatile semiconductor storage device and its verifying method |
| JP3905990B2 (en) * | 1998-12-25 | 2007-04-18 | 株式会社東芝 | Storage device and storage method thereof |
| JP2001044983A (en) * | 1999-07-29 | 2001-02-16 | Ntt Docomo Inc | Music data distribution system, mobile device and music data receiving adapter |
| JP3922516B2 (en) * | 2000-09-28 | 2007-05-30 | 株式会社ルネサステクノロジ | Nonvolatile memory and writing method of nonvolatile memory |
| JP3631463B2 (en) * | 2001-12-27 | 2005-03-23 | 株式会社東芝 | Nonvolatile semiconductor memory device |
| JP4786171B2 (en) * | 2004-12-10 | 2011-10-05 | 株式会社東芝 | Semiconductor memory device |
-
2011
- 2011-10-24 JP JP2011233252A patent/JP5296175B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2012048813A (en) | 2012-03-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4945187B2 (en) | Semiconductor memory device | |
| JP4786171B2 (en) | Semiconductor memory device | |
| US8711621B2 (en) | Flash multi-level threshold distribution scheme | |
| JP4791912B2 (en) | Nonvolatile semiconductor memory device and nonvolatile memory system | |
| US7684250B2 (en) | Flash memory device with reduced coupling effect among cells and method of driving the same | |
| JP5414550B2 (en) | Semiconductor memory device | |
| JP4713873B2 (en) | Semiconductor memory device | |
| KR101097687B1 (en) | Semiconductor memory device capable of reducing erasing time | |
| JP2007193911A (en) | Semiconductor memory device | |
| JP2014157650A (en) | Semiconductor memory device | |
| JP2011258260A (en) | Nonvolatile semiconductor memory device | |
| KR100756711B1 (en) | Semiconductor memory device which prevents destruction of data | |
| JP5075992B2 (en) | Semiconductor memory device | |
| JP5296175B2 (en) | Semiconductor memory device | |
| JP5284391B2 (en) | Semiconductor memory device | |
| JP5197730B2 (en) | Semiconductor memory device | |
| JP2011134422A (en) | Non-volatile semiconductor memory device | |
| JP2011150788A (en) | Semiconductor memory |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20130220 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130305 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130430 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130521 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130612 |
|
| R151 | Written notification of patent or utility model registration |
Ref document number: 5296175 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |