JP5295286B2 - 記憶装置およびそれを搭載した計算機 - Google Patents
記憶装置およびそれを搭載した計算機 Download PDFInfo
- Publication number
- JP5295286B2 JP5295286B2 JP2011036717A JP2011036717A JP5295286B2 JP 5295286 B2 JP5295286 B2 JP 5295286B2 JP 2011036717 A JP2011036717 A JP 2011036717A JP 2011036717 A JP2011036717 A JP 2011036717A JP 5295286 B2 JP5295286 B2 JP 5295286B2
- Authority
- JP
- Japan
- Prior art keywords
- conversion table
- cache
- logical
- block
- physical address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 claims abstract description 107
- 238000012545 processing Methods 0.000 claims abstract description 69
- 238000013519 translation Methods 0.000 claims abstract description 22
- 238000006243 chemical reaction Methods 0.000 claims description 193
- 238000007726 management method Methods 0.000 claims description 132
- 238000000034 method Methods 0.000 claims description 73
- 230000008569 process Effects 0.000 claims description 58
- 238000005192 partition Methods 0.000 claims description 16
- 238000013523 data management Methods 0.000 claims description 3
- 238000013500 data storage Methods 0.000 claims 1
- 238000000638 solvent extraction Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 19
- 230000006870 function Effects 0.000 description 4
- 230000001174 ascending effect Effects 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 230000011218 segmentation Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/023—Free address space management
- G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
- G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2212/00—Indexing scheme relating to accessing, addressing or allocation within memory systems or architectures
- G06F2212/72—Details relating to flash memory management
- G06F2212/7201—Logical to physical mapping or translation of blocks or pages
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
前記不揮発性メモリ22は、命令処理装置4が書き込みを行ったデータ221と、前記データ221の格納場所を管理する論理/物理アドレス変換テーブル220を前記ページ2220単位に分割した複数の分割変換テーブル240を有し、
前記RAM23は、前記分割変換テーブル240の少なくとも1つ以上を保存する論理/物理アドレス変換テーブルキャッシュ230と、前記分割変換テーブル240を管理する変換テーブル管理テーブル235と、前記論理/物理アドレス変換テーブルキャッシュ230の管理を行うキャッシュ管理テーブル236を有し、
前記変換テーブル管理テーブル235は、前記分割変換テーブルが前記論理/物理アドレス変換テーブルキャッシュ230に保存されていることを示すキャッシュ有無フラグ2352と、前記論理/物理アドレス変換テーブルキャッシュ230における前記分割変換テーブル240の保存先を示すキャッシュエントリ番号2355を有し、
前記不揮発性メモリ22と前記RAM23の間における前記論理/物理アドレス変換テーブル220の情報の読み出し及び書き込みは、前記ページ2220単位で行うことを特徴とする。
図13は、データ読み出し時の処理フローチャートを表した図である。また、図13の各部ステップの詳細説明のために、図14から図17が使用される。
図18は、データ書き込み時の処理フローチャートを表した図である。一部、データ読み出し時と同一のステップS番号を持つ処理が存在するが、これらの処理については処理内容も同一であるため、説明を省略する。
図20は、ブロック消去時の処理フローチャートを表した図である。図1のメモリコントローラ21は、ステップS700において、図3の消去済みブロック2250の数が一定数以下になった場合に、ブロック消去処理を開始する。
2:記憶装置
3:データバス
4:命令処理装置
5:主記憶メモリ
6:入出力制御装置
7:ネットワーク制御装置
8:表示装置
20:I/F制御部
21:メモリコントローラ
22:不揮発性メモリ
23:RAM
220:論理/物理アドレス変換テーブル
221:データ
230:論理/物理アドレス変換テーブルキャッシュ
231:スクラッチブロック管理テーブル
232:データブロック管理テーブル
233:消去済みブロック管理テーブル
234:物理ブロック管理テーブル
235:変換テーブル管理テーブル
236:キャッシュ管理テーブル
222:ブロック
2220:ページ
2230:スクラッチブロック
2240:データブロック
2250:消去済みブロック
2221:ブロックヘッダページ
2222:データページ
2223:テーブルページ
2224:空きページ
22210:ブロック消去回数
22211:空き領域
22221:データ
22222:ページ属性
22223:論理アドレス
22224:データ書き込み番号
22231:論理/物理アドレス変換テーブル値
22232:ページ属性
22233:テーブル管理番号
22234:テーブル書き込み番号
2200:論理グループ番号
2201:テーブル管理番号
2202:論理アドレス
2203:物理アドレス
240:分割変換テーブル
2310:論理グループ番号
2311:スクラッチブロック番号
2312:フラグ
2313:物理ブロック番号
2320:論理グループ番号
2321:データブロック番号
2322:フラグ
2323:物理ブロック番号
2330:消去済みブロック番号
2331:フラグ
2332:物理ブロック番号
2340:物理ブロック番号
2341:消去回数
2342:有効ページ数
2343:有効ページフラグ
2344:書き込み先ページ番号
2350:テーブル管理番号
2351:保存フラグ
2352:キャッシュ有無フラグ
2353:更新フラグ
2354:追い出しカウント
2355:キャッシュエントリ番号
2356:物理アドレス
2360:キャッシュエントリ番号
2361:有効フラグ
Claims (9)
- 所定の書き込み単位であるページと該書き込み単位よりも大きいデータ消去単位であるブロックを持つ不揮発性メモリと、データの読み出し及び書き込みが出来るRAMと、前記不揮発性メモリおよび前記RAMへの読み出し及び書き込み処理を行うメモリコントローラを有する記憶装置であって、
前記不揮発性メモリは、命令処理装置が書き込みを行ったデータと、該データの格納場所を管理する論理/物理アドレス変換テーブルを前記ページ単位に分割した複数の分割変換テーブルを有し、
前記RAMは、前記複数の分割変換テーブルのうち少なくとも2つ以上を保存する論理/物理アドレス変換テーブルキャッシュと、前記分割変換テーブルを管理する変換テーブル管理テーブルと、前記論理/物理アドレス変換テーブルキャッシュの管理を行うキャッシュ管理テーブルを有し、
前記変換テーブル管理テーブルは、前記分割変換テーブルが前記論理/物理アドレス変換テーブルキャッシュに保存されていることを示すキャッシュ有無フラグと、前記論理/物理アドレス変換テーブルキャッシュにおける前記分割変換テーブルの保存先を示すキャッシュエントリ番号を有し、
前記キャッシュ管理テーブルは、論理/物理アドレス変換テーブルキャッシュのエントリを前記キャッシュエントリ番号ごとに管理し、各キャッシュエントリ番号に対して保持する有効フラグにより、対応するキャッシュエントリ番号に分割変換テーブルが保存されているか否かを表しており、
前記メモリコントローラは、指定された論理アドレスの分割変換テーブルが論理/物理アドレス変換テーブルキャッシュに保存されていない場合には、不揮発性メモリから該当する分割変換テーブルを読み出すとともに、キャッシュ管理テーブルを参照して空いているエントリに読み出した分割変換テーブルを格納し、
前記不揮発性メモリと前記RAMの間における前記論理/物理アドレス変換テーブルの情報の読み出し及び書き込みは、前記ページ単位で行うことを特徴とする記憶装置。 - 請求項1に記載の記憶装置において、
前記論理/物理アドレス変換テーブルキャッシュ内に複数の前記分割変換テーブルを保有している場合に、前記分割変換テーブルのいずれを前記論理/物理アドレス変換テーブルキャッシュから前記不揮発性メモリに書き込むかを、前記分割変換テーブルの使用頻度を示す追い出しカウントによって決定することを特徴とした記憶装置。 - 請求項1に記載の記憶装置において、
前記論理/物理アドレス変換テーブルキャッシュ内に複数の前記分割変換テーブルを保有し、書き込み対象として選択した前記論理/物理アドレス変換テーブルキャッシュ内の分割変換テーブルを前記論理/物理アドレス変換テーブルキャッシュから前記不揮発性メモリに書き込む場合に、書き込み対象として選択された前記論理/物理アドレス変換テーブルキャッシュ内の前記分割変換テーブルの情報が、前記不揮発性メモリ内の前記分割変換テーブルの情報と一致している場合には、前記書き込み対象として選択された分割変換テーブルの前記不揮発性メモリへの書き込み処理は行わないことを特徴とした記憶装置。 - 請求項1に記載の記憶装置において、
前記不揮発性メモリの記憶領域は、1つ以上のブロックからなるスクラッチブロックと、1つ以上のブロックからなるデータブロックと、1つ以上のブロックからなる消去済みブロックで構成され、
前記RAMは、前記スクラッチブロックの管理を行うスクラッチブロック管理テーブルと、前記データブロックの管理を行うデータ管理テーブルと、前記消去済みブロックの管理を行う消去済みブロック管理テーブルを有し、
前記論理/物理アドレス変換テーブルキャッシュ内の前記分割変換テーブルを前記不揮発性メモリに書き込む場合には、前記スクラッチブロック内の空きページに書き込むとともに、前記変換テーブル管理テーブルを更新し、
前記スクラッチブロックの空きページが無くなった場合には、そのスクラッチブロックを前記データブロックの1つとして扱い、新しいスクラッチブロックとして前記消去済みブロックのうちいずれか1つを割り当て、
前記消去済みブロックが不足した場合には、前記データブロックの中から有効データが少ないブロックを消去対象として選択し、前記消去対象ブロックから有効なデータだけを前記スクラッチブロックにコピーした後、前記消去対象ブロックを消去することを特徴とする記憶装置。 - 請求項4に記載の記憶装置において、
前記RAM内に、各ブロックの消去回数および有効ページ数を管理する物理ブロック管理テーブルを有することを特徴とした記憶装置。 - 請求項4に記載の記憶装置において、
前記スクラッチブロックと前記データブロックを一定量に分割した論理グループ番号ごとに管理することを特徴とする記憶装置。 - 命令処理装置と、記憶装置を有する計算機であって、
前記記憶装置として、請求項1から請求項6のいずれかに記載の記憶装置を有することを特徴とする計算機。 - 不揮発性メモリと、RAMと、前記不揮発性メモリおよび前記RAMへの読み出し及び書き込み処理を行うメモリコントローラを有する記憶装置であって、
前記不揮発性メモリは、データの格納場所を管理する論理/物理アドレス変換テーブルを所定の単位に分割した複数の分割変換テーブルを有し、
前記RAMは、前記複数の分割変換テーブルのうち少なくとも2つ以上を保存する論理/物理アドレス変換テーブルキャッシュと、前記分割変換テーブルを管理する変換テーブル管理テーブルと、前記論理/物理アドレス変換テーブルキャッシュの管理を行うキャッシュ管理テーブルを有し、
前記変換テーブル管理テーブルは、前記分割変換テーブルが前記論理/物理アドレス変換テーブルキャッシュに保存されていることを示すキャッシュ有無フラグと、前記論理/物理アドレス変換テーブルキャッシュにおける前記分割変換テーブルの保存先を示すキャッシュエントリ番号を有し、
前記キャッシュ管理テーブルは、論理/物理アドレス変換テーブルキャッシュのエントリを前記キャッシュエントリ番号ごとに管理し、各キャッシュエントリ番号に対して保持する有効フラグにより、対応するキャッシュエントリ番号に分割変換テーブルが保存されているか否かを表しており、
前記メモリコントローラは、指定された論理アドレスの分割変換テーブルが論理/物理アドレス変換テーブルキャッシュに保存されていない場合には、不揮発性メモリから該当する分割変換テーブルを読み出すとともに、キャッシュ管理テーブルを参照して空いているエントリに読み出した分割変換テーブルを格納し、
前記不揮発性メモリと前記RAMの間における前記論理/物理アドレス変換テーブルの情報の読み出し及び書き込みを行うことを特徴とする記憶装置。 - 請求項8に記載の記憶装置において、
前記変換テーブル管理テーブルは、前記論理/物理アドレス変換テーブルキャッシュ内に保有する前記分割変換テーブルの中から前記不揮発性メモリに書き込む分割変換テーブルを決定することを特徴とした記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011036717A JP5295286B2 (ja) | 2011-02-23 | 2011-02-23 | 記憶装置およびそれを搭載した計算機 |
US13/372,800 US20120215965A1 (en) | 2011-02-23 | 2012-02-14 | Storage Device and Computer Using the Same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2011036717A JP5295286B2 (ja) | 2011-02-23 | 2011-02-23 | 記憶装置およびそれを搭載した計算機 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2012174086A JP2012174086A (ja) | 2012-09-10 |
JP2012174086A5 JP2012174086A5 (ja) | 2013-03-14 |
JP5295286B2 true JP5295286B2 (ja) | 2013-09-18 |
Family
ID=46653709
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2011036717A Expired - Fee Related JP5295286B2 (ja) | 2011-02-23 | 2011-02-23 | 記憶装置およびそれを搭載した計算機 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20120215965A1 (ja) |
JP (1) | JP5295286B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10156996B2 (en) | 2016-09-06 | 2018-12-18 | Toshiba Memory Corporation | Memory device and read processing method using read counts, first, second, and third addresses |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10838646B2 (en) | 2011-07-28 | 2020-11-17 | Netlist, Inc. | Method and apparatus for presearching stored data |
US10198350B2 (en) | 2011-07-28 | 2019-02-05 | Netlist, Inc. | Memory module having volatile and non-volatile memory subsystems and method of operation |
US10380022B2 (en) | 2011-07-28 | 2019-08-13 | Netlist, Inc. | Hybrid memory module and system and method of operating the same |
JP2013097416A (ja) | 2011-10-28 | 2013-05-20 | Hitachi Ltd | 記憶装置および計算機 |
US10209768B1 (en) | 2012-01-06 | 2019-02-19 | Seagate Technology Llc | File-aware priority driver |
US9542324B1 (en) * | 2012-04-05 | 2017-01-10 | Seagate Technology Llc | File associated pinning |
US9268692B1 (en) | 2012-04-05 | 2016-02-23 | Seagate Technology Llc | User selectable caching |
JP2013222236A (ja) | 2012-04-13 | 2013-10-28 | Hitachi Ltd | メモリの管理方法、記憶装置およびそれを搭載した計算機 |
US10282286B2 (en) * | 2012-09-14 | 2019-05-07 | Micron Technology, Inc. | Address mapping using a data unit type that is variable |
KR20140056657A (ko) * | 2012-10-30 | 2014-05-12 | 삼성전자주식회사 | 메인 메모리를 구비한 컴퓨터 시스템 및 그것의 제어 방법 |
WO2014143036A1 (en) | 2013-03-15 | 2014-09-18 | Intel Corporation | Method for pinning data in large cache in multi-level memory system |
WO2014147768A1 (ja) * | 2013-03-19 | 2014-09-25 | 富士通株式会社 | 制御装置、制御プログラム、および制御方法 |
US9606803B2 (en) | 2013-07-15 | 2017-03-28 | Texas Instruments Incorporated | Highly integrated scalable, flexible DSP megamodule architecture |
US20160170873A1 (en) * | 2013-07-18 | 2016-06-16 | Hitachi, Ltd. | Information processing device |
EP3066570A4 (en) * | 2013-11-07 | 2017-08-02 | Netlist, Inc. | Hybrid memory module and system and method of operating the same |
US10248328B2 (en) | 2013-11-07 | 2019-04-02 | Netlist, Inc. | Direct data move between DRAM and storage on a memory module |
US11182284B2 (en) | 2013-11-07 | 2021-11-23 | Netlist, Inc. | Memory module having volatile and non-volatile memory subsystems and method of operation |
US9891825B2 (en) | 2015-01-23 | 2018-02-13 | Toshiba Memory Corporation | Memory system of increasing and decreasing first user capacity that is smaller than a second physical capacity |
US9715342B2 (en) * | 2015-07-03 | 2017-07-25 | Xitore, Inc. | Apparatus, system, and method of logical address translation for non-volatile storage memory |
US10452556B2 (en) | 2015-09-11 | 2019-10-22 | Toshiba Memory Corporation | Memory device and information processing device |
TWI584122B (zh) * | 2015-11-17 | 2017-05-21 | 群聯電子股份有限公司 | 緩衝記憶體管理方法、記憶體控制電路單元及記憶體儲存裝置 |
CN106776376B (zh) * | 2015-11-24 | 2019-08-06 | 群联电子股份有限公司 | 缓冲存储器管理方法、存储器控制电路单元及存储装置 |
US10289544B2 (en) * | 2016-07-19 | 2019-05-14 | Western Digital Technologies, Inc. | Mapping tables for storage devices |
US10126964B2 (en) * | 2017-03-24 | 2018-11-13 | Seagate Technology Llc | Hardware based map acceleration using forward and reverse cache tables |
JP2019057074A (ja) * | 2017-09-20 | 2019-04-11 | 東芝メモリ株式会社 | メモリシステム |
CN112988038A (zh) * | 2019-12-17 | 2021-06-18 | 国民技术股份有限公司 | 非易失性存储器的数据写入方法、终端和可读存储介质 |
WO2021212353A1 (en) * | 2020-04-22 | 2021-10-28 | Micron Technology, Inc. | Mapping descriptors for read operations |
JP7472324B2 (ja) * | 2021-02-08 | 2024-04-22 | 長江存儲科技有限責任公司 | 論理-物理(l2p)テーブルにキャッシュするためのオンダイスタティックランダムアクセスメモリ(sram) |
US20220374360A1 (en) * | 2021-05-18 | 2022-11-24 | Macronix International Co., Ltd. | Memory device and method for accessing memory device |
US20240020223A1 (en) * | 2022-07-18 | 2024-01-18 | Micron Technology, Inc. | Center allocation data structure |
Family Cites Families (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3197815B2 (ja) * | 1996-04-15 | 2001-08-13 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | 半導体メモリ装置及びその制御方法 |
JP2001142774A (ja) * | 1999-11-11 | 2001-05-25 | Toshiba Corp | メモリカード及び同カードに適用されるアドレス変換方法 |
US6377500B1 (en) * | 1999-11-11 | 2002-04-23 | Kabushiki Kaisha Toshiba | Memory system with a non-volatile memory, having address translating function |
US8112574B2 (en) * | 2004-02-26 | 2012-02-07 | Super Talent Electronics, Inc. | Swappable sets of partial-mapping tables in a flash-memory system with a command queue for combining flash writes |
JP4884382B2 (ja) * | 2005-05-23 | 2012-02-29 | パナソニック株式会社 | メモリコントローラ、不揮発性記憶装置、不揮発性記憶システム及びメモリ制御方法 |
US7711923B2 (en) * | 2006-06-23 | 2010-05-04 | Microsoft Corporation | Persistent flash memory mapping table |
TW200828014A (en) * | 2006-12-28 | 2008-07-01 | Genesys Logic Inc | Flash memory management method with low RAM utilization |
KR100817087B1 (ko) * | 2007-02-13 | 2008-03-27 | 삼성전자주식회사 | 플래시 메모리를 구비하는 스토리지 장치에서의 버퍼 캐시운용 방법 |
US8656083B2 (en) * | 2007-12-21 | 2014-02-18 | Spansion Llc | Frequency distributed flash memory allocation based on free page tables |
JP2009282836A (ja) * | 2008-05-23 | 2009-12-03 | Panasonic Corp | メモリカード及びメモリカードドライブ |
JP5221332B2 (ja) * | 2008-12-27 | 2013-06-26 | 株式会社東芝 | メモリシステム |
US8250333B2 (en) * | 2009-01-05 | 2012-08-21 | Sandisk Technologies Inc. | Mapping address table maintenance in a memory device |
WO2011007511A1 (ja) * | 2009-07-16 | 2011-01-20 | パナソニック株式会社 | メモリコントローラ、不揮発性記憶装置、アクセス装置、不揮発性記憶システム |
US8688894B2 (en) * | 2009-09-03 | 2014-04-01 | Pioneer Chip Technology Ltd. | Page based management of flash storage |
-
2011
- 2011-02-23 JP JP2011036717A patent/JP5295286B2/ja not_active Expired - Fee Related
-
2012
- 2012-02-14 US US13/372,800 patent/US20120215965A1/en not_active Abandoned
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10156996B2 (en) | 2016-09-06 | 2018-12-18 | Toshiba Memory Corporation | Memory device and read processing method using read counts, first, second, and third addresses |
Also Published As
Publication number | Publication date |
---|---|
US20120215965A1 (en) | 2012-08-23 |
JP2012174086A (ja) | 2012-09-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5295286B2 (ja) | 記憶装置およびそれを搭載した計算機 | |
US20230152969A1 (en) | Memory system and method of controlling memory system | |
KR101270281B1 (ko) | 메모리 관리 장치, 정보 처리 장치 및 메모리 관리 방법 | |
US9026734B2 (en) | Memory system and data deleting method | |
US9003099B2 (en) | Disc device provided with primary and secondary caches | |
US20140129758A1 (en) | Wear leveling in flash memory devices with trim commands | |
US8909870B2 (en) | Cache evictions from data cache based on content of address translation table cache and address translation table | |
JP5480913B2 (ja) | 記憶装置、およびメモリコントローラ | |
JP2011128998A (ja) | 半導体記憶装置 | |
JP2012203443A (ja) | メモリシステムおよびメモリシステムの制御方法 | |
US20190095100A1 (en) | Block Clearing Method | |
US11150819B2 (en) | Controller for allocating memory blocks, operation method of the controller, and memory system including the controller | |
KR101839664B1 (ko) | 데이터 기억 시스템 및 그 제어 방법 | |
KR101403922B1 (ko) | 접근 빈도에 따라 데이터를 할당하는 저장장치 및 저장방법 | |
US20100318726A1 (en) | Memory system and memory system managing method | |
JP2012128545A (ja) | メモリコントローラ、及びデータ記録装置 | |
US11687447B1 (en) | Method and apparatus for performing access control of memory device with aid of additional physical address information | |
JP2023002294A (ja) | メモリシステムおよびリフレッシュ制御方法 | |
JP2016126737A (ja) | キャッシュメモリ装置及びプログラム | |
JP6430039B2 (ja) | 記憶装置および記憶装置の制御方法 | |
TWI824761B (zh) | 在以快閃記憶體為基礎的儲存裝置中快取位址映射資訊的方法與裝置 | |
US10747684B2 (en) | Semiconductor device managing address mapping of a semiconductor memory device and data storage device including the semiconductor device | |
CN114664337A (zh) | 调整闪速存储器设备的写窗口大小的方法和装置 | |
TW202336587A (zh) | 在以快閃記憶體為基礎的儲存裝置中快取位址映射資訊的方法與裝置 | |
CN118193517A (zh) | 应用于存储器的映射信息处理方法和存储器控制器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130125 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20130125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130319 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130510 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130604 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130611 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5295286 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |