JP5295027B2

JP5295027B2 - 積層型誘電体フィルタ

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Publication number: JP5295027B2
Application number: JP2009172657A
Authority: JP
Inventors: 和幸浜谷
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2009-07-24
Filing date: 2009-07-24
Publication date: 2013-09-18
Anticipated expiration: 2029-07-24
Also published as: JP2011029862A

Description

本発明は、表面に内部電極パターンを配設したセラミック誘電体層を複数積層することで積層体を形成し、積層体の側面に外部電極を形成してなる積層型誘電体フィルタに関するものである。

複数のインダクタ素子を内蔵する積層型誘電体フィルタは、複数のインダクタパターンが形成された誘電体層が複数積層された積層体を具備して成る。この積層体の１つの側面に複数のインダクタ素子の端部が露出しており、その複数のインダクタ素子の端部が、積層体の側面に形成された複数の端子電極の幅方向の中央部にそれぞれ接続されている。

また、各誘電体層に形成される複数のインダクタパターンは、それぞれ等間隔に形成されている。その理由は、各誘電体層におけるインダクタパターンを形成するための領域は、できるだけ大きく、かつ、それぞれ等しく形成されることが望まれているからである。これは、各誘電体層に複数のインダクタパターンを形成する場合に、各誘電体層におけるインダクタパターンを形成するための領域が広ければ、インダクタパターンを形成する際の設計の自由度が高くなるからである。また、インダクタパターンを誘電体層に形成する際は、各誘電体層におけるインダクタパターンを形成するための領域を最大限に利用し、可能な限り大きい面積にインダクタパターンが形成される。これは、近年、製品の小型化が要求されており、積層型誘電体フィルタ自体が可能な限り小型化されているのに対して、要求される所定のインダクタ値は有していなければならないため、可能な限り大きい断面積を有するインダクタ素子を形成しなければならないからである。以上の理由から、複数のインダクタパターンは、それぞれ等間隔に形成されている。

また、この積層型誘電体フィルタにおいては、積層体の側面に形成された複数の端子電極は、互いに等間隔に配置されている。これは、積層型誘電体フィルタにおいて標準的な仕様として採用されている構成である。

また、各誘電体層に形成される複数のインダクタパターンは、通常は同じ形状とされている。これは、複数のインダクタパターンが構成しているそれぞれのインダクタ素子のインダクタ値および減衰特性等を、各インダクタ素子同士で互いに同じにすることが要求されているからである。

以上のような要求を満たす積層型誘電体フィルタの各誘電体層に形成される複数のインダクタパターンは、基本的に同一の向きで配置される（例えば、特許文献１を参照。）。

このような積層型誘電体フィルタによれば、複数のインダクタパターンが構成しているそれぞれのインダクタ素子のインダクタ値および減衰特性等を、各インダクタ素子同士で互いに同等にすることができる。

特開2005−64267号公報

以下、従来技術の問題点を、図６を用いて説明する。図６は、従来の構成の積層型誘電体フィルタの積層体を構成する誘電体層のうち、端子電極17〜20に接続される複数のインダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）が形成された誘電体層25を示す平面図である。

図６において、インダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）における端子電極17〜24の並びの方向に直交して誘電体層25に平行な中心線であるインダクタパターン中心線１〜４と、端子電極17〜24における端子電極17〜24の並びの方向に直交して誘電体層25に平行な中心線である端子電極中心線５〜８とのずれ量９〜12は、図６における左端のインダクタパターンＰ１（41ａ）から右端のインダクタパターンＰ４（44ａ）に行くに従って負の値から正の値へと次第に増加している。なお、ずれ量９〜12は、端子電極中心線５〜８の位置がインダクタパターン中心線１〜４の位置と比較して左側にあるときを負の値とし、端子電極中心線５〜８の位置がインダクタパターン中心線１〜４の位置と比較して右側にあるときを正の値としている。

また、前述したように、インダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）はそれぞれ同じ形状とされているので、インダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）における端子電極17〜24の並びの方向に直交して誘電体層25に平行な中心線であるインダクタパターン左端線13〜16と端子電極中心線５〜８との間隔が、左端のインダクタパターンＰ１（44ａ）から右端のインダクタパターンＰ４（44ａ）に行くに従って増加する。

従って、インダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）のそれぞれの経路長は、図６における左端のインダクタパターンＰ１（41ａ）から右端のインダクタパターンＰ４（44ａ）に行くに従って長くなってしまう。その結果、インダクタパターンＰ１〜Ｐ４（41ａ〜44ａ）により構成される複数のインダクタ素子で、それぞれ減衰特性が異なってしまうという問題点が生じていた。

本発明は以上のような従来の技術における問題点に鑑みて案出されたものであり、その目的は、複数のインダクタ素子が、それぞれ同じ減衰特性を有する積層型誘電体フィルタを提供することにある。

本発明の積層型誘電体フィルタは、複数の誘電体層が積層されているとともに該誘電体層間にそれぞれインダクタ素子を構成する複数のインダクタパターンが形成されており、１つの側面に複数の前記インダクタ素子の一方の端部が露出している積層体と、該積層体の前記側面に前記積層体の積層方向に帯状に等間隔で形成された、それぞれ幅方向の中央部に前記インダクタ素子の一方の端部が接続されている端子電極とを具備している積層型誘電体フィルタであって、複数の前記インダクタパターンは複数の前記端子電極に対応して等間隔に並んで形成されており、前記インダクタパターンにおける前記端子電極の並びの方向に直交して前記誘電体層に平行な中心線であるインダクタパターン中心線と、前記端子電極における該端子電極の並びの方向に直交して前記誘電体層に平行な中心線である端子電極中心線とのずれ量が、前記端子電極の並びの中心を通り前記誘電体層に平行な中心線である誘電体層中心線から遠い前記インダクタパターンにおけるほど大きく、複数の前記インダクタパターンは、前記誘電体層中心線を対称軸として線対称のパターンであることを特徴とするものである。

本発明の積層型誘電体フィルタによれば、複数の誘電体層が積層されているとともに誘電体層間にそれぞれインダクタ素子を構成する複数のインダクタパターンが形成されており、１つの側面に複数のインダクタ素子の一方の端部が露出している積層体と、積層体の側面に積層体の積層方向に帯状に等間隔で形成された、それぞれ幅方向の中央部にインダクタ素子の一方の端部が接続されている端子電極とを具備している積層型誘電体フィルタであって、複数のインダクタパターンは複数の端子電極に対応して等間隔に並んで形成されており、インダクタパターンにおける端子電極の並びの方向に直交して誘電体層に平行な中心線であるインダクタパターン中心線と、端子電極における端子電極の並びの方向に直交して誘電体層に平行な中心線である端子電極中心線とのずれ量が、端子電極の並びの中心を通り誘電体層に平行な中心線である誘電体層中心線から遠いインダクタパターンにおけるほど大きく、複数のインダクタパターンは、誘電体層中心線を対称軸として線対称のパターンであることから、各インダクタ素子の経路長のずれを抑制することが可能となるので、各インダクタ素子の減衰特性のずれを抑制することが可能となる。

本発明の積層型誘電体フィルタの実施の形態の一例を模式的に示す斜視図である。図１に示す積層型誘電体フィルタの内部構造を模式的に示す分解斜視図である。本発明の積層型誘電体フィルタの積層体の内部の誘電体層のうち、端子電極に接続される複数のインダクタパターンＰ５〜Ｐ８が形成された誘電体層を示す平面図である。本発明の実施例の積層型誘電体フィルタについて、左端のフィルタ回路Ｆ１およびそれに隣接するフィルタ回路Ｆ２の減衰特性を測定した結果を示すグラフである。比較例の積層型誘電体フィルタについて、両端のフィルタ回路の減衰特性を測定した結果を示すグラフである。従来の積層型誘電体フィルタの積層体を構成する誘電体層のうち、端子電極に接続される複数のインダクタパターンＰ１〜Ｐ４が形成された誘電体層を示す平面図である。

以下、本発明の積層型誘電体フィルタの実施の形態の例を、添付の図面を参照しつつ詳細に説明する。

図１は、本発明の積層型誘電体フィルタの実施の形態の一例を模式的に示す斜視図である。図２は、図１に示す積層型誘電体フィルタ29の内部構造を模式的に示す分解斜視図である。図３は、本発明の積層型誘電体フィルタ29の積層体100の内部の誘電体層100ａ〜100ｈのうち、端子電極17〜24に接続される複数のインダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）が形成された誘電体層25（100ｂ）を示す平面図である。なお、図３におけるインダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）は、図２におけるインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８）と同じであり、図３における誘電体層25（100ｂ）は、図２における誘電体層100ｂ（25）と同じである。

図１〜図３に示す例の積層型誘電体フィルタ29は、複数の誘電体層100ａ〜100ｈが積層されているとともに誘電体層100ａ〜100ｈ間にそれぞれインダクタ素子を構成する複数のインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅが形成されており、１つの側面に複数のインダクタ素子の一方の端部が露出している積層体100と、積層体100の側面に積層体100の積層方向に帯状に等間隔で形成された、それぞれ幅方向の中央部にインダクタ素子の一方の端部が接続されている端子電極17〜20とを具備している積層型誘電体フィルタ29であって、複数のインダクタパターン41ａ〜44ａは複数の端子電極17〜24に対応して等間隔に並んで形成されており、インダクタパターン41ａ〜44ａにおける端子電極17〜24の並びの方向に直交して誘電体層100ｂ（25）に平行な中心線であるインダクタパターン中心線１〜４と、端子電極17〜24における端子電極17〜24の並びの方向に直交して誘電体層100ｂ（25）に平行な中心線である端子電極中心線５〜８とのずれ量９〜12が、端子電極17〜24の並びの中心を通り誘電体層100ｂに平行な中心線である誘電体層中心線28から遠いインダクタパターンにおけるほど大きく、複数のインダクタパターン41ａ〜44ａは、誘電体層中心線28を対称軸として線対称のパターンである。

このような構成によれば、各フィルタ回路Ｆ１〜Ｆ４におけるインダクタ素子の経路長のずれを抑制することができることから、各フィルタ回路Ｆ１〜Ｆ４におけるインダクタ素子の減衰特性のずれを抑制することが可能となる。

本例の積層型誘電体フィルタ29は、図１および図２に示すように、第１〜第４のＬＣフィルタである第１〜第４フィルタ回路Ｆ１〜Ｆ４を内蔵している。以下の説明においては、図１および図２に示す本例の積層型誘電体フィルタ29において、図面上で左側から順番に第１フィルタ回路Ｆ１，第２フィルタ回路Ｆ２，第３フィルタ回路Ｆ３および第４フィルタ回路Ｆ４とする。また、図１に示す積層型誘電体フィルタ29の直方体状の積層体100について、積層体100を上面視したときの長辺側の外表面を側面とし、短辺側の外表面を端面とする。また、積層体100の側面に被着している外部電極17〜24を端子電極とし、積層体100の端面に被着している外部電極30ａ，30ｂをグランド端子とする。

図１に示すように、積層体100の両側面に、第１フィルタ回路Ｆ１の端子電極17，21、第２フィルタ回路Ｆ２の端子電極18，22、第３フィルタ回路Ｆ３の端子電極19，23および第４フィルタ回路Ｆ４の端子電極20，24がそれぞれ形成されており、積層体100の両端面に、第１〜第４フィルタ回路Ｆ１〜Ｆ４で共有されるグランド端子30ａ，30ｂがそれぞれ形成されている。

また、図２に示すように、積層体100は、複数の誘電体層100ａ〜100ｈが積層されて構成されており、誘電体層100ａ〜100ｈの各層には第１〜第４のフィルタ回路Ｆ１〜Ｆ４を構成するインダクタパターンおよび各種電極が形成されている。

例えば、図２における第１フィルタ回路Ｆ１は、誘電体層100ｂ〜100ｆ上に形成されたインダクタパターン41ａ〜41ｅと、誘電体層100ｇ上に形成された容量電極51と、誘電体層100ｈ上に形成されたグランド電極60と、インダクタパターン41ａ〜41ｅを相互に接続する貫通導体であるビアホール導体91ａ〜91ｄとから構成されている。そして、インダクタパターン41ａ〜41ｅおよびこれらを接続しているビアホール導体91ａ〜91ｄによって、所定の巻き数を有するコイル状のインダクタ素子が構成されている。また、グランド電極60とこれに誘電体層100ｇを介して対向する容量電極51との間で容量を形成している。

そして、第１フィルタ回路Ｆ１を構成するインダクタ素子の両端部に位置するインダクタパターン41ｅ，41ａは、積層体100の側面に導出されて端子電極17，21にそれぞれ接続されている。同様に、第１フィルタ回路Ｆ１を構成する容量電極51は積層体100の側面に導出されて端子電極21に、グランド電極60は積層体100の端面に導出されて接地端子30ａ，30ｂに、それぞれ接続されている。

同様に、図２における第２フィルタ回路Ｆ２は、誘電体層100ｂ〜100ｆ上に形成されたインダクタパターン42ａ〜42ｅと、誘電体層100ｇ上に形成された容量電極52と、誘電体層100ｈ上に形成されたグランド電極60と、インダクタパターン42ａ〜42ｅを相互に接続する貫通導体であるビアホール導体（図示せず）とから構成されている。そして、インダクタパターン42ａ〜42ｅおよびこれらを接続しているビアホール導体によって、所定の巻き数を有するコイル状のインダクタ素子が構成されている。また、グランド電極60とこれに誘電体層100ｇを介して対向する容量電極52との間で容量を形成している。

そして、第２フィルタ回路Ｆ２を構成するインダクタ素子の両端部に位置するインダクタパターン42ｅ，42ａは、積層体100の側面に導出されて端子電極18，22にそれぞれ接続されている。同様に、第１フィルタ回路Ｆ１を構成する容量電極52は積層体100の側面に導出されて端子電極22に、グランド電極60は積層体100の端面に導出されて接地端子30ａ，30ｂに、それぞれ接続されている。

同様に、図２における第３フィルタ回路Ｆ３は、誘電体層100ｂ〜100ｆ上に形成されたインダクタパターン43ａ〜43ｅと、誘電体層100ｇ上に形成された容量電極53と、誘電体層100ｈ上に形成されたグランド電極60と、インダクタパターン43ａ〜43ｅを相互に接続している貫通導体であるビアホール導体（図示せず）とから構成されている。そして、インダクタパターン43ａ〜43ｅおよびこれらを接続しているビアホール導体によって、所定の巻き数を有するコイル状のインダクタ素子が構成されている。また、グランド電極60とこれに誘電体層100ｇを介して対向する容量電極53との間で容量を形成している。

そして、第３フィルタ回路Ｆ３を構成するインダクタ素子の両端部に位置するインダクタパターン43ｅ，43ａは、積層体100の側面に導出されて端子電極19，23にそれぞれ接続されている。同様に、第３フィルタ回路Ｆ３を構成する容量電極53は積層体100の側面に導出されて端子電極23に、グランド電極60は積層体100の端面に導出されて接地端子30ａ，30ｂに、それぞれ接続されている。

同様に、図２における第４フィルタ回路Ｆ４は、誘電体層100ｂ〜100ｆ上に形成されたインダクタパターン44ａ〜44ｅと、誘電体層100ｇ上に形成された容量電極54と、誘電体層100ｈ上に形成されたグランド電極60と、インダクタパターン44ａ〜44ｅを相互に接続している貫通導体であるビアホール導体（図示せず）とから構成されている。そして、インダクタパターン44ａ〜44ｅおよびこれらを接続しているビアホール導体によって、所定の巻き数を有するコイル状のインダクタ素子が構成されている。また、グランド電極60とこれに誘電体層100ｇを介して対向する容量電極54との間で容量を形成している。

そして、第４フィルタ回路Ｆ４を構成するインダクタ素子の両端部に位置するインダクタパターン44ｅ，44ａは、積層体100の側面に導出されて端子電極20，24にそれぞれ接続されている。同様に、第４フィルタ回路Ｆ４を構成する容量電極54は積層体100の側面に導出されて端子電極24に、グランド電極60は積層体100の端面に導出されて接地端子30ａ，30ｂに、それぞれ接続されている。

このようにして、本例の積層型誘電体フィルタ29には、４つのＬＣフィルタとしての第１〜第４フィルタ回路Ｆ１〜Ｆ４を内蔵した、多連型のＬＣフィルタが構成されている。

本例の積層型誘電体フィルタ29は、携帯電話または小型ＰＣ（Personal Computer：パーソナル・コンピュータ）等の移動体通信機器の内部における、ＬＣＤ（Liquid Crystal Display：液晶ディスプレイ），メモリー部，ＲＦ（Radio Frequency：無線周波数）回路およびカメラ部等の各構成部への信号を伝送するための信号ライン等で使用される。この信号ラインには外部からのノイズが重畳しやすいので、信号ラインのノイズを減衰させるために用いられる。また、積層型誘電体フィルタ29は、携帯電話または小型ＰＣ等の他にも、カーナビゲーションシステムやテレビ等の高周波信号が使用されるデジタル機器に使用される。

本例の積層型誘電体フィルタ29における積層体100は、複数の誘電体層100ａ〜100ｈを積層した構成となっている。誘電体層100ａ〜100ｈの材料としては、例えばＴｉＯ_２−Ｎｄ_２Ｏ_３−ＢａＴｉＯ_３系等の高誘電率のセラミック材料が用いられる。なお、各誘電体層100ａ〜100ｈの厚さは、例えば５〜300μｍに適宜設定される。

複数のインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８），41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅは、誘電体層100ａ〜100ｈ間にそれぞれインダクタ素子を構成するものとして形成されており、その複数のインダクタ素子の一方の端部は、積層体100の側面の１つに露出している。

図２に示すように、本例の積層型誘電体フィルタ29においては、内部電極の種類として、インダクタ素子を構成するインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８），41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄ，41ｅ〜44ｅ、ならびに容量素子を構成する容量電極51〜54およびグランド電極60が、それぞれ各誘電体層100ａ〜100ｈ間に形成されている。以下、内部電極というときには、これらインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８），41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄ，41ｅ〜44ｅ、ならびに容量電極51〜54およびグランド電極60を示すものである場合がある。

また、複数のインダクタ素子を構成するインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８）および41ｅ〜44ｅ，容量電極51〜54ならびにグランド電極60の端部が、それぞれ積層体100の側面または端面に露出している。

また、複数のインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８），41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅは、等間隔に並んで形成されている。各誘電体層100ａ〜100ｈにおけるインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを形成するための領域は、できるだけ大きく、かつ、それぞれ等しく設定されることが望まれている。これは、各誘電体層100ｂ〜100ｆに複数のインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを形成する場合に、各誘電体層100ｂ〜100ｆにおけるインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを形成するための領域が広ければ、インダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを形成する際の設計の自由度が高くなるからである。また、インダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを誘電体層100ｂ〜100ｆに形成する際は、各誘電体層100ｂ〜100ｆにおけるインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅを形成するための領域を最大限に利用し、可能な限り大きい面積にインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅが形成される。これは、近年、製品の小型化が要求されており、積層型誘電体フィルタ自体が可能な限り小型化されているのに対して、要求される所定のインダクタ値は有していなければならないため、可能な限り大きい断面積を有するインダクタ素子を形成しなければならないからである。以上のような理由から、複数のインダクタパターン41ａ〜44ａ（Ｐ５〜Ｐ８），41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅは、等間隔に並べて形成される。

内部電極の材料には、ＡｇもしくはＡｇ−Ｐｔ合金等のＡｇを主成分とする合金などから成る導体材料、またはＣｕもしくはＣｕ−Ｚｎ合金，Ｃｕ−Ｓｎ合金，Ｃｕ−Ａｇ合金，Ｃｕ−Ｎｉ合金等のＣｕを主成分とする合金などから成る導体材料を用いることができる。貫通導体であるビアホール導体の材料も、内部電極の材料と同様である。

また、内部電極の厚さは、それぞれ例えば２〜20μｍ程度に適宜設定される。

端子電極17〜24は、積層体100の両側面に積層体100の積層方向に帯状に等間隔で形成されており、１つの側面に形成された端子電極17〜20にはそれぞれ幅方向の中央部にインダクタ素子の一方の端部が接続され、また他の１つの側面に形成された端子電極21〜24にはそれぞれ幅方向の中央部にインダクタ素子の他方の端部が接続されている。

端子電極17〜20のそれぞれの幅方向の中央部にインダクタ素子の一方の端部が接続されているのは、端子電極17〜20の形成時のずれ、およびインダクタパターン41ａ〜44ａの端子電極17〜20への引出部のパターンのずれ等を考慮しつつ、インダクタパターン41ａ〜44ａおよび端子電極17〜20を確実に接続させるためである。

端子電極17〜24が等間隔に並んでいるのは、積層型誘電体フィルタにおいては標準的に採用されている構成として、積層体100の側面に形成された複数の端子電極17〜24は互いに等間隔で形成されているからである。

前述の用途向けの積層型誘電体フィルタにおいては、例えば、積層型誘電体フィルタ29の概形の寸法が、長辺が3.2ｍｍであり、短辺が1.6ｍｍである場合には、端子電極17〜24間の距離はそれぞれ0.8ｍｍと設定されていることが多い。また、例えば、長辺が2.0ｍｍであり、短辺が1.2ｍｍである場合には、端子電極17〜24間の距離は0.5ｍｍと設定されていることが多い。また、例えば、長辺が1.6ｍｍであり、短辺が0.8ｍｍである場合には、端子電極17〜24間の距離は0.4ｍｍと設定されていることが多い。そして、前述した複数のインダクタパターン41ａ〜44ａは、これら複数の端子電極17〜24に対応して等間隔に並んで形成されている。

端子電極17〜24は、例えば、金属粒子および樹脂から成るものであり、これを形成するのに用いる導電性樹脂は、エポキシ樹脂，シリコーン樹脂，アクリル樹脂およびウレタン樹脂等の熱硬化性樹脂に、ＡｇまたはＡｇ−Ｐｄ合金等の金属粒子を含有させたものである。また、それらの樹脂および金属粒子から成る液状の導電性樹脂を、ディップ法，スクリーン印刷法あるいは転写法等によって所定のパターンで、例えば20〜30μｍの厚さで塗布し、これを例えば150℃で１時間加熱して硬化させることによって形成する。

また、端子電極17〜24の概略の寸法は、積層体100における上下方向（積層方向）を高さとし、積層体100を上面視したときの短辺（端面側の辺）の方向を横とし、長辺（側面側の辺）の方向を縦とした場合に、積層体100の寸法が、高さが0.7ｍｍで、横が0.8ｍｍで、縦が1.6ｍｍ程度であるとすると、積層体100の両側面に形成される帯状の端子電極17〜24の概略の寸法は、例えば高さが0.75ｍｍで、幅が0.2ｍｍ程度である。

なお、積層体100の両端面に形成される帯状の接地端子30ａ，30ｂの材料および寸法は、端子電極17〜24のものと同様である。

次に、図６に示したような、インダクタパターンＰ１〜Ｐ４が誘電体層25間に同一の向きで形成されている従来の構成における、インダクタパターン中心線１〜４と端子電極中心線５〜８とのずれ量９〜12を具体的な数値を用いて説明する。以下では、説明のために積層型誘電体フィルタ29の主要部分の寸法を、例えば以下のように設定する。

長方形状の誘電体層25の長辺を1.6ｍｍとし、端子電極17〜24の幅を0.2ｍｍとし、端子電極17〜24同士の間隔を0.4ｍｍとし、誘電体層25の左右の端面（短辺）と左右両端のインダクタパターンＰ１，Ｐ４との間隔（サイドマージン）をそれぞれ0.1ｍｍとし、インダクタパターンＰ１〜Ｐ４同士の間隔を0.1ｍｍとし、インダクタパターンＰ１〜Ｐ４の幅をそれぞれ0.275ｍｍとした。

ここで、図６における誘電体層25の左端を原点として、右方向を正の向きとする座標であるとした場合の、原点からそれぞれの位置までの距離を以下に示す。

インダクタパターン中心線１〜４の位置は、それぞれ0.2375ｍｍ，0.6125ｍｍ，0.9875ｍｍおよび1.3625ｍｍである。また、端子電極中心線５〜８の位置は、それぞれ0.2ｍｍ，0.6ｍｍ，1.0ｍｍおよび1.4ｍｍである。

インダクタパターン中心線１〜４と端子電極中心線５〜８とのずれ量９〜12は、原点からの端子電極中心線５〜８の位置までの距離から、原点からインダクタパターン中心線１〜４の位置までの距離を差し引いた値で示すと、誘電体層25におけるインダクタパターンＰ１〜Ｐ４のずれ量９〜12は、それぞれ−0.0375ｍｍ，−0.0125ｍｍ，＋0.0125ｍｍおよび＋0.0375ｍｍとなる。また、ここで、インダクタパターンＰ１〜Ｐ４の全てを左側へ0.0375ｍｍ移動させたとすると、誘電体層25におけるインダクタパターンＰ１〜Ｐ４のずれ量９〜12は、それぞれ０ｍｍ，＋0.025ｍｍ，＋0.050ｍｍおよび＋0.075ｍｍとなる。

すなわち、左端のインダクタパターンＰ１から右端のインダクタパターンＰ４に行くに従ってずれ量９〜12が大きくなっており、左端のインダクタパターンＰ１と右端のインダクタパターンＰ４とでは、0.075ｍｍのずれ量の差が生じる。従って、インダクタパターン左端線13〜16と端子電極中心線５〜８との間の間隔は、左端のインダクタパターンＰ１から右端のインダクタパターンＰ４に行くに従って大きくなり、また、左端のインダクタパターンＰ１と右端のインダクタパターンＰ４とでは、0.075ｍｍの間隔の差が生じる。

その結果、インダクタパターンＰ１〜Ｐ４の経路長は、左端のインダクタパターンＰ１から右端のインダクタパターンＰ４に行くに従って大きくなり、また、左端のインダクタパターンＰ１と右端のインダクタパターンＰ４とでは、0.075ｍｍの経路長の差が生じることとなる。

しかし、ここで、これらのずれ量９〜12が、それぞれ−0.0375ｍｍ，−0.0125ｍｍ，＋0.0125ｍｍおよび＋0.0375ｍｍであり、これらの絶対値が左右対称といえるものになっていることに着目すると、以下のことが分かる。インダクタパターンＰ１におけるインダクタパターン左端線13と端子電極中心線５との間隔およびインダクタパターンＰ４におけるインダクタパターン右端線26と端子電極中心線８との間隔は同じである。また、インダクタパターンＰ２におけるインダクタパターン左端線14と端子電極中心線６との間隔およびインダクタパターンＰ３におけるインダクタパターン右端線27と端子電極中心線７との間隔は同じである。

そこで、本発明においては、図２および図３に示す例のように、複数のインダクタパターン41ａ〜41ｅ，42ａ〜42ｅ，43ａ〜43ｅおよび44ａ〜44ｅを、端子電極17〜24の並びの中心を通り誘電体層25に平行な中心線である誘電体層中心線28を対称軸として線対称のパターンとする。

ここで、図３は、本発明の積層型誘電体フィルタ29の積層体100の内部の誘電体層100ａ〜100ｈのうち、端子電極17〜20に接続される複数のインダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）が形成された誘電体層25（100ｂ）を示す平面図である。

なお、図３において、図６と同じ部分には図６と同じ符号を付している。また、インダクタパターンＰ５〜Ｐ８は、本発明の積層型誘電体フィルタの例におけるインダクタパターンを示している。さらに、図３に示す例における誘電体層25（100ｂ）は、図２に示す例における誘電体層100ｂ（25）を示している。以下の説明では、図３に示す例におけるインダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）に着目する。

この例のような構成により、図３に示す例におけるインダクタパターンＰ５〜Ｐ８の経路長は誘電体層中心線28を対称軸として左右対称となり、また、インダクタパターンＰ５〜Ｐ８同士の経路長の最大差は0.025ｍｍになる。具体的には、インダクタパターンＰ５とＰ８との経路長差、およびインダクタパターンＰ６とＰ７との経路長差が、最大差となる0.025ｍｍになる。

その結果、従来のようにインダクタパターンＰ１〜Ｐ４が誘電体層25に同一の向きで形成されている構成と比較して、インダクタパターンＰ５〜Ｐ８同士の経路長の最大差を低減することができる。

次に、従来のようにインダクタパターンＰ１〜Ｐ４が誘電体層25に同一の向きで形成されている構成とした場合に、誘電体層25における左端のインダクタパターンＰ１から右端のインダクタパターンＰ４までにおけるそれぞれのずれ量９〜12を、文字式を用いて以下に示す。なお、図６に示す例において、誘電体層25の左右の端面（短辺）と左右両端のインダクタパターンＰ１，Ｐ４との間隔（サイドマージン）をそれぞれＭｓとし、インダクタパターンＰ１〜Ｐ４同士の間隔をＭｐとする。

まず、長方形状の誘電体層25の長辺の長さをＬとし、端子電極17〜24同士の間隔をＬ／４とし、誘電体層25の左右の端面（短辺）と左右両端のインダクタパターンＰ１，Ｐ４との間隔（サイドマージン）をそれぞれＭｓとし、インダクタパターンＰ１〜Ｐ４同士の間隔をＭｐとし、インダクタパターンＰ１〜Ｐ４の幅をそれぞれ（Ｌ−２Ｍｓ−３Ｍｐ）／４とする。

インダクタパターン中心線１〜４と原点との距離は、それぞれＬ／８＋（６Ｍｓ−３Ｍｐ）／８，３Ｌ／８＋（２Ｍｓ−Ｍｐ）／８，５Ｌ／８＋（−２Ｍｓ＋Ｍｐ）／８および７Ｌ／８＋（−６Ｍｓ＋３Ｍｐ）／８である。

また、端子電極中心線５〜８と原点との距離は、それぞれＬ／８，３Ｌ／８，５Ｌ／８および７Ｌ／８である。

すると、誘電体層25におけるインダクタパターンＰ１〜Ｐ４のずれ量９〜12は、それぞれ（−６Ｍｓ＋３Ｍｐ）／８，（−２Ｍｓ＋Ｍｐ）／８，（２Ｍｓ−Ｍｐ）／８および（６Ｍｓ−３Ｍｐ）／８となる。

すなわち、左端のインダクタパターンＰ１から右端のインダクタパターンＰ４に行くに従って、ずれ量９〜12が（４Ｍｓ−２Ｍｐ）／８ずつ大きくなっている。また、左端のインダクタパターンＰ１および右端のインダクタパターンＰ４では、（12Ｍｓ−６Ｍｐ）／８のずれ量の差が生じる。従って、インダクタパターン左端線13〜16と端子電極中心線５〜８との間の間隔は、左端のインダクタパターンＰ１から、右端のインダクタパターンＰ４に行くに従って大きくなり、左端のインダクタパターンＰ１と右端のインダクタパターンＰ４とでは、（12Ｍｓ−６Ｍｐ）／８の間隔の差が生じる。

その結果、インダクタパターンＰ１〜Ｐ４の経路長は、左端のインダクタパターンＰ１から右端のインダクタパターンＰ４に行くに従って大きくなり、左端のインダクタパターンＰ１と右端のインダクタパターンＰ４とでは、（12Ｍｓ−６Ｍｐ）／８の経路長の差が生じることとなる。この値が、従来の構成の経路長の最大差である。

これに対して、本発明の構成を採用し、複数のインダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）を誘電体層中心線28を対称軸として線対称のパターンとした場合には、誘電体層25におけるインダクタパターンＰ５〜Ｐ８同士の経路長の最大差は（４Ｍｓ−２Ｍｐ）／８となる。なお、図３においてはＭｓおよびＭｐは示していないが、図６におけるＭｓおよびＭｐと同様に定義するものである。

以上の結果より分かるように、本発明によれば、インダクタパターンＰ５〜Ｐ８を含む各フィルタ回路Ｆ１〜Ｆ４における各インダクタ素子同士の経路長のずれが抑制されることから、各フィルタ回路Ｆ１〜Ｆ４におけるインダクタ素子の減衰特性のずれを抑制することができる。

また、経路長の差は、サイドマージンＭｓおよびインダクタパターン同士の間隔Ｍｐによって表されるため、上記の寸法の積層型誘電体フィルタに限らず、他の寸法の積層型誘電体フィルタにおいても本発明の効果を奏することができることが分かる。

なお、図１で示した例の積層型誘電体フィルタ29は４つのＬＣフィルタを備えているが、ＬＣフィルタの数は２つ，６つおよび８つであってもよい。

８つのＬＣフィルタを備えている場合は、積層型誘電体フィルタの積層体の１つの側面に８つの端子電極が被着されているものとなる。この場合、従来の構成によれば、誘電体層におけるインダクタパターンのずれ量は、それぞれ（−14Ｍｓ＋７Ｍｐ）／16，（−10Ｍｓ＋５Ｍｐ）／16，（−６Ｍｓ＋３Ｍｐ）／16，（−２Ｍｓ＋Ｍｐ）／16，（２Ｍｓ−Ｍｐ）／16，（６Ｍｓ−３Ｍｐ）／16，（10Ｍｓ−５Ｍｐ）／16および（14Ｍｓ−７Ｍｐ）／16となる。

その結果、各インダクタパターンの経路長は左端のインダクタパターンから右端のインダクタパターンに行くに従って大きくなり、また、左端のインダクタパターンと右端のインダクタパターンとでは、（28Ｍｓ−14Ｍｐ）／16の経路長の差が生じる。この値が、経路長の最大差である。

ここで、本発明の構成を採用し、複数のインダクタパターンを誘電体層中心線を対称軸として線対称のパターンとした場合には、誘電体層におけるインダクタパターン同士の経路長の最大差は（４Ｍｓ−２Ｍｐ）／16となる。

従って、本発明によれば、８つのＬＣフィルタが含まれている積層型誘電体フィルタにおいても、各インダクタ素子同士の経路長のずれが抑制されていることが分かる。

以上の説明で用いた誘電体層25（100ｂ）の長辺の長さＬの値は、例えば0.8ｍｍ〜3.2ｍｍに設定される。

例えば誘電体層25（100ｂ）の長辺の長さＬの値が3.2ｍｍのときには、サイドマージンＭｓの値は0.05〜0.15ｍｍに設定される。また、インダクタパターンＰ１〜Ｐ４同士の間隔Ｍｐの値は0.075〜0.15ｍｍに設定される。

また、例えば誘電体層25（100ｂ）の長辺の長さＬの値が2.4ｍｍのときには、サイドマージンＭｓの値は0.05〜0.15ｍｍに設定される。また、インダクタパターンＰ１〜Ｐ４同士の間隔Ｍｐの値は0.03〜0.12ｍｍに設定される。

また、例えば誘電体層25（100ｂ）の長辺の長さＬの値が1.6ｍｍのときには、サイドマージンＭｓの値は0.05〜0.12ｍｍに設定される。また、インダクタパターンＰ１〜Ｐ４同士の間隔Ｍｐの値は0.02〜0.12ｍｍに設定される。

また、例えば誘電体層25（100ｂ）の長辺の長さＬの値が0.8ｍｍのときには、サイドマージンＭｓの値は0.03〜0.1ｍｍに設定される。また、インダクタパターンＰ１〜Ｐ４同士の間隔Ｍｐの値は0.02〜0.12ｍｍに設定される。

本発明の積層型誘電体フィルタは、以下に説明するようなセラミックグリーンシート積層法により作製される。

具体的には、まずセラミック原料粉末に適当な有機溶剤等を添加し混合して泥漿状のセラミックスラリーにするとともに、ドクターブレード法等を用いることによってセラミックグリーンシートを形成する。

次に、得られたセラミックグリーンシートにスクリーン印刷法等によって、インダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄ，41ｅ〜44ｅ、ならびに容量電極51〜54およびグランド電極60といった各種の内部電極を形成して、これらを積層し圧着して積層体100の成形体を作製する。

次に、この積層体100の成形体を所定の大きさに分割して、例えば800〜1050℃で焼成することによって、焼結した積層体100が得られる。

次に、得られた積層体100の角部に、マイクロクラックを除去し、欠けの発生を防止する目的で、バレル研磨等による面取りを施す。

次に、ディップ法，スクリーン印刷法または転写法等によって積層体100の側面および端面に金属粒子および樹脂を含む導電性ペーストを所定の帯状のパターンに塗布し、これを例えば150℃で１時間加熱して硬化させることによって、端子電極17〜24および接地端子30ａ，30ｂを形成する。

次に、端子電極17〜24および接地端子30ａ，30ｂの表面に、必要に応じてＮｉメッキ層，Ａｕメッキ層，Ｓｎメッキ層あるいは半田メッキ層等のメッキ層を形成して、積層型誘電体フィルタ29を得る。

本発明の積層型誘電体フィルタの実施例を以下に説明する。なお、本実施例においては、図１〜図３に示す例の積層型誘電体フィルタ29を作製した。

まず、ＴｉＯ_２−Ｎｄ_２Ｏ_３−ＢａＴｉＯ_３粉末を用いてセラミックスラリーを作製し、そのセラミックスラリーを用いてドクターブレード法によって、誘電体層100ａ〜100ｈとなるセラミックグリーンシートを作製した。誘電体層100ａ〜100ｈの厚さは焼成後に30μｍとなるように設定した。

次に、得られたセラミックグリーンシートにＡｇ−Ｐｄ合金を含む導体性ペーストを用いてスクリーン印刷法によって、容量電極51〜54，インダクタパターン41ａ〜41ｅ，42ａ〜42ｅ，43ａ〜43ｅおよび44ａ〜44ｅ，グランド電極60ならびに貫通導体であるビアホール導体を形成し、これらを積層し圧着して、積層体100の成形体を作製した。

ここで、インダクタパターン41ａ〜41ｅ，42ａ〜42ｅ，43ａ〜43ｅおよび44ａ〜44ｅは、誘電体層中心線28を対称軸として線対称のパターンとした。なお、サイドマージンＭｓおよびインダクタパターンＰ５〜Ｐ８同士の間隔Ｍｐの値は、それぞれ0.1ｍｍとした。また、誘電体層25の長辺の長さＬを1.6ｍｍとし、端子電極17〜24の幅を0.2ｍｍとし、端子電極17〜24同士の間隔を0.4ｍｍとし、インダクタパターンＰ５〜Ｐ８（41ａ〜44ａ）の幅をそれぞれ0.275ｍｍとした。

また、積層体100の成形体は、いわゆる多数個取りの形態で作製したものを個々に分割することによって作製した。積層体100の成形体の寸法は、積層体100における上下方向（積層方向）を高さとし、積層体100を上面視したときの短辺（端面側の辺）の方向を横とし、長辺（側面側の辺）の方向を縦とした場合に、焼成後に高さが0.7ｍｍとなり、横が0.8ｍｍとなり、縦が1.6ｍｍとなるものとした。また、内部電極の厚さは、焼成後に４μｍとなるように設定した。

次に、この積層体100の成形体を900℃で焼成することにより、焼結した複数の積層体100を得た。

次に、得られた積層体100のそれぞれの角部にバレル研磨によって面取りを施した。

次に、ディップ法によって、積層体100の両端面および両側面に、金属粒子および樹脂を含む導電性樹脂ペーストを25μｍの厚さで端子電極17〜24および接地端子30ａ，30ｂとなる帯状のパターンに塗布した。

この導電性樹脂ペーストは、エポキシ樹脂およびＡｇ−Ｐｄ合金の金属粒子を含むものを用いた。また、端子電極17〜24および接地端子30ａ，30ｂとなる導電性樹脂ペースト全体に対する金属粒子の含有率は50質量％とした。金属粒子には、平均粒径が10μｍ程度であり、球形状および鱗片形状，板形状，扁平形状等のフレーク形状であるものを用いた。

次に、導電性樹脂ペーストが塗布された積層体100を150℃で１時間の条件で加熱し、導電性樹脂ペーストを硬化させることによって、端子電極17〜24および接地端子30ａ，30ｂを形成した。ここで、端子電極17〜24および接地端子30ａ，30ｂの寸法は、硬化後の高さ（積層体100の高さ方向の長さ）が0.75ｍｍであり、幅が0.25ｍｍであるものとした。

次に、端子電極17〜24および接地端子30ａ，30ｂの表面にＮｉメッキ層を被着させて、実施例の積層型誘電体フィルタ29を得た。

また、比較例として、図６に示すようにインダクタパターンＰ１〜Ｐ４が同一の向きで形成されている誘電体層25を含む積層体から成る積層型誘電体フィルタを作製した。なお、図６に示した誘電体層25以外の誘電体層も、誘電体層25に対応して、インダクタパターンＰ１〜Ｐ４が全て同一の向きで形成されているものとした。また、インダクタパターンＰ１〜Ｐ４が形成される向き以外の構成は、実施例の積層型誘電体フィルタ29と同様のものとした。

そして、実施例の積層型誘電体フィルタ29および比較例の積層型誘電体フィルタをそれぞれ実装基板に実装し、それぞれ定格電流が35ｍＡで定格電圧が25Ｖの電流を流し、測定器（アジレントテクノロジー社製、ネットワークアナライザ8714）を使用して、周波数特性を測定した。

また、この耐久性試験における実装基板は、ガラスクロスにエポキシ樹脂を含浸させて形成した。また、この実装基板に半田を使用して、実施例および比較例の積層型誘電体フィルタを実装した。

その測定結果をそれぞれ図４および図５に示す。図４は本発明の実施例の積層型誘電体フィルタ29について、フィルタ回路Ｆ１およびそれに隣接するフィルタ回路Ｆ２の減衰特性を測定した結果を示すグラフである。グラフの横軸は積層型誘電体フィルタ29に印加した信号の周波数（単位：ＭＨｚ）を、縦軸は積層型誘電体フィルタ29における減衰量（単位：ｄＢ）を表している。また、破線はインダクタパターンＰ６を含むフィルタ回路Ｆ２の減衰特性を示しており、実線はインダクタパターンＰ５を含む左端のフィルタ回路Ｆ１の減衰特性を示している。

また、図５は比較例の積層型誘電体フィルタについて、両端のフィルタ回路の減衰特性を測定した結果を示すグラフである。グラフの横軸は積層型誘電体フィルタに印加した信号の周波数（単位：ＭＨｚ）を、縦軸は積層型誘電体フィルタにおける減衰量（単位：ｄＢ）を表している。また、破線はインダクタパターンＰ４を含む右端のフィルタ回路の減衰特性を示しており、実線はインダクタパターンＰ１を含む左端のフィルタ回路の減衰特性を示している。

ここでは、それぞれの積層型誘電体フィルタに700〜1000ＭＨｚの周波数の高周波信号を入力した場合における減衰量について比較し検討した。なお、実施例の積層型誘電体フィルタ29と比較例の積層型誘電体フィルタとについて、700〜1000ＭＨｚの周波数の高周波信号を入力した場合の減衰特性を比較した理由は、実施例の積層型誘電体フィルタ29は一般的な携帯電話などの通信システムで使用されることを想定して作製したものだからである。なお、携帯電話などの通信システムでは一般的に800〜1000ＭＨｚ付近の高周波信号が使用されており、積層型誘電体フィルタでは、使用目的に応じてその範囲の信号を減衰させたり通過させたりしている。

なお、実施例の積層型誘電体フィルタ29が一般的な携帯電話などの通信システムで使用される場合は、積層型誘電体フィルタ29の内部の各フィルタ回路に印加された信号を、各フィルタ回路がそれぞれ一様に減衰させることが望まれる。従って、各フィルタ回路で減衰特性にばらつきがないことが好ましい。従って、各フィルタ回路同士の減衰極を有する周波数のばらつき、および各フィルタ回路同士での減衰量のばらつきが小さいことが好ましい。

図４のグラフに示す結果から分かるように、実施例の積層型誘電体フィルタ29に700〜1000ＭＨｚの周波数の高周波信号を入力した場合の各フィルタ回路Ｆ１，Ｆ２における最大の減衰量の値は、フィルタ回路Ｆ１では874ＭＨｚにおいて−36.5ｄＢであり、フィルタ回路Ｆ２では862ＭＨｚにおいて−41ｄＢであった。

これら両フィルタ回路Ｆ１，Ｆ２での減衰特性の違いは次の通りである。両フィルタ回路Ｆ１，Ｆ２では、減衰極を有する周波数には12ＭＨｚのずれがある。また、図４に示す結果より、860ＭＨｚの信号に対して両フィルタ回路Ｆ１，Ｆ２で最大５ｄＢのずれが生じていることが分かる。

なお、実施例の積層型誘電体フィルタ29において、各フィルタ回路Ｆ１〜Ｆ４のインダクタ素子同士の経路長の最大差はフィルタ回路Ｆ５とフィルタ回路Ｆ６との経路長の差であり、その値は、前述の通り0.025ｍｍである。

また、図５のグラフに示す結果から分かるように、比較例の積層型誘電体フィルタに700〜1000ＭＨｚの周波数の高周波信号を入力した場合の各フィルタ回路における最大の減衰量の値は、左端のフィルタ回路では874ＭＨｚにおいて−37ｄＢであり、右端のフィルタ回路では820ＭＨｚにおいて−32ｄＢであった。

これら両フィルタ回路での減衰特性の違いは次の通りである。両フィルタ回路では、減衰極を有する周波数には54ＭＨｚのずれがある。また、図５に示す結果より、874ＭＨｚの信号に対して両フィルタ回路で最大10ｄＢのずれが生じていることが分かる。

なお、比較例の積層型誘電体フィルタにおいて、各フィルタ回路のインダクタ素子同士の経路長の最大差は左右両端のフィルタ回路同士の経路長の差であり、その値は、前述の通り0.075ｍｍである。

以上の結果から分かるように、最大差の経路長を有するインダクタ素子を含むフィルタ回路の減衰特性において、実施例の積層型誘電体フィルタ29では、比較例の積層型誘電体フィルタと比較して、フィルタ回路同士の減衰極を有する周波数のずれは42ＭＨｚ小さくなった。また、フィルタ回路同士の減衰量の最大のずれは５ｄＢ小さくなった。

これにより、実施例の積層型誘電体フィルタ29は、複数のインダクタパターン41ａ〜44ａ，41ｂ〜44ｂ，41ｃ〜44ｃ，41ｄ〜44ｄおよび41ｅ〜44ｅが誘電体層中心線28を対称軸として線対称のパターンであることから、比較例の積層型誘電体フィルタに比べて、フィルタ回路Ｆ１〜Ｆ４同士で減衰特性にばらつきがほとんど生じないものとなり、積層型誘電体フィルタ29に信号とともに流入したノイズを所望通りに減衰させることができることが分かった。つまり、実施例の積層型誘電体フィルタ29の内部の各フィルタ回路同士における減衰特性は、比較例の積層型誘電体フィルタの内部の各フィルタ回路同士における減衰特性と比較して、ばらつきが小さくなっている。従って、比較例の積層型誘電体フィルタと比較して、実施例の積層型誘電体フィルタ29では、内部の各フィルタ回路に印加された信号を、一様に減衰させることができることが分かった。

また、一般的な積層型誘電体フィルタにおいて、有している各フィルタ回路で減衰特性の違いが生じることは抑制されればされるほど好ましいとされているので、その点でも実施例の積層体誘電体フィルタ29は好ましいものであることが分かった。

１〜４：インダクタパターン中心線
５〜８：端子電極中心線
９〜12：ずれ量
13〜16：インダクタパターン左端線
17〜24：端子電極
25，100ａ〜100ｈ：誘電体層
26，27：インダクタパターン右端線
28：誘電体層中心線
29：積層型誘電体フィルタ
30ａ，30ｂ：接地端子
41ａ〜41ｅ，42ａ〜42ｅ，43ａ〜43ｅ，44ａ〜44ｅ：インダクタパターン
51，52，53，54：容量電極
60：グランド電極
91ａ〜91ｄ：ビアホール導体
Ｆ１〜Ｆ４：第１〜第４フィルタ回路
Ｐ１〜Ｐ４：従来の例におけるインダクタパターン
Ｐ５〜Ｐ８：本発明の例におけるインダクタパターン
Ｍｓ：サイドマージン
Ｍｐ：パターン同士の間隔
Ｌ：誘電体層の長辺の長さ

Claims

複数の誘電体層が積層されているとともに該誘電体層間にそれぞれインダクタ素子を構成する複数のインダクタパターンが形成されており、１つの側面に複数の前記インダクタ素子の一方の端部が露出している積層体と、
該積層体の前記側面に前記積層体の積層方向に帯状に等間隔で形成された、それぞれ幅方向の中央部に前記インダクタ素子の一方の端部が接続されている端子電極と
を具備している積層型誘電体フィルタであって、
複数の前記インダクタパターンは複数の前記端子電極に対応して等間隔に並んで形成されており、前記インダクタパターンにおける前記端子電極の並びの方向に直交して前記誘電体層に平行な中心線であるインダクタパターン中心線と、前記端子電極における該端子電極の並びの方向に直交して前記誘電体層に平行な中心線である端子電極中心線とのずれ量が、前記端子電極の並びの中心を通り前記誘電体層に平行な中心線である誘電体層中心線から遠い前記インダクタパターンにおけるほど大きく、複数の前記インダクタパターンは、前記誘電体層中心線を対称軸として線対称のパターンであることを特徴とする積層型誘電体フィルタ。