JP5286045B2 - 半導体発光素子の製造方法 - Google Patents

Description

本発明は、半導体発光素子及び半導体発光素子の製造方法に関し、特に成長層から成長用基板が除去された構造を有する半導体発光素子及び半導体発光素子の製造方法に関する。

発光ダイオード（以下、ＬＥＤと称する）は、主に自動車のテールランプ、各種表示機器及び携帯電話等のモバイル機器のバックライト等に用いられている。今後、自動車のヘッドライト、液晶ディスプレイのバックライト、一般照明等への需要が大幅に伸びることが予想される。現状のＬＥＤの発光効率は５０lm/W（ルーメン／ワット）前後であるが、バックライトや照明等に利用するには１００lm/W以上の発光効率が必要とされる。ＬＥＤの発光効率は、発光層における発光時の内部量子効率と、その光を外部に取り出すための効率（光取り出し効率）との積によって決まる。これまでに、内部量子効率は８０％以上にまで改善されているが、光取り出し効率については改善の余地がある。

光取り出し効率の向上のための技術としては、半導体発光素子の光放射面に凹凸加工を施すことが知られている。光放射面に凹凸加工を施すことにより、半導体発光素子と封止樹脂との界面において全反射される光を減ずることができるので、光取り出し効率が向上する。

このような凹凸形状の形成方法としては、従来から以下のような形成方法が知られている。先ず、成長用基板上に成長した成長層上に、導電性支持体が貼り合わされる。ここで、成長用基板とは、半導体発光素子を構成する各半導体層を成長させるために用いられる基板のことである。続いて、レーザリフトオフ（Laser Lift Off：ＬＬＯ）法等の公知の技術により、成長用基板が成長層から剥離される。更に、当該剥離により表出した成長層の最表面に、ＫＯＨ等のアルカリ溶液を用いたウェットエッチングを施すことにより、成長層の結晶構造に由来した錐形状の凸部が形成される。

上述した凹凸形状を形成する技術を用いた場合に、成長層に接続させる２つの電極（ｐ電極及びｎ電極）の形成位置としては、以下のような２種類の電極形成位置が従来から知られている。かかる電極形成位置の違いにより、半導体発光素子の構造が２つの種類に分類される。

先ず、第１の半導体発光素子の構造としては、ｐ電極が導電性支持体と成長層を構成するｐ型半導体層との間に挟まれ、ｎ電極が成長層の最表出面であるｎ型半導体層上に位置するものが知られている。以下、このような電極形成構造を用いた半導体発光素子を上下電極構造タイプと称する。このような上下電極構造タイプの半導体発光素子は、例えば、特許文献１及び非特許文献１に記載されている。

次に、第２の半導体発光素子の構造としては、ｐ電極及びｎ電極の両電極が成長層と支持体との間に位置（すなわち、両電極が成長層に対して同一面側に位置）するものが知られている。このような構造を形成するためには、成長層の一部の領域にｐ型半導体層側からエッチング処理が施されることによってｎ型半導体層が露出され、当該露出したｎ型半導体層上にｎ電極が形成されることが必要になる。また、当該エッチング処理が施されていない領域にはｐ電極が形成される。これにより、ｐ電極及びｎ電極の両電極が成長層に対して同一面側に形成されることになる。以下、このような電極形成構造を用いた半導体発光素子をフリップチップ構造タイプと称する。このようなフリップチップ構造タイプの半導体発光素子は、例えば、非特許文献２に記載されている。

上下電極構造タイプの半導体発光素子において、光放射面はｎ電極が形成された成長層の露出面になる。従って、上下電極構造タイプの半導体発光素子においては、光放出面にｎ電極が形成されていることによって光の放出が妨げられ、半導体発光素子の光取り出し効率の十分な向上を図ることができない場合がある。

一方、フリップチップ構造タイプの半導体発光素子において、光放出面はｐ電極及びｎ電極が形成された面に対向した成長層の露出面になる。従って、上下構造タイプの半導体発光素子のように、ｎ電極による光の放出が妨げられるようなことは無い。しかしながら、成長層の一部にエッチング処理が施されることによってｎ型半導体層が露出するので、ｐ型半導体層とｎ型半導体層とに挟まれた活性層（発光層）の面積が減少することになる。かかる活性層の面積減少により、フリップチップ構造タイプの半導体発光素子においても、半導体発光素子の光取り出し効率の十分な向上を図ることができない場合がある。
特開２００７−１６５４０９ Ｔ．フジイ（T.Fujii），Ｙ．ギャオ（Y. Gao），Ｒ．シャーマ（R. Sharma），Ｅ．Ｌ．フ（E. L. Hu），Ｓ．Ｐ．デンバーズ（S. P. DenBaars），Ｓ．ナカムラ（S. Nakamura），「表面粗しによるGaN系の発光ダイオードの抽出効率の増加（Increase in the extraction efficiency of GaN-based light-emitting diodes via surface roughening）」，アプライ・フィズ・レター（Appl. Phys. Lett），第８４版，２００４年，ｐ．８５５−８５７ Ｍ．ジョージ・クラフォード（M. George Craford），「固体照明用の光出力ＬＥＤの状況、動向、課題（High Power LEDs for Solid State Lighting: Status, Trends, and Challenges）」，プロシーディング・オブ・ファースト・インターナショナル・カンファレンス・オン・ホワイト・エルイーディーズ・アンド・ソリッド・ステイト（Proceeding of First international Conference on White LEDs and Solid State Lighting），２００７年，ｐ．５−９

本発明は、以上の如き事情に鑑みてなされたものであり、十分な発光面積を確保するとともに光の漏れを防止し、光取り出し効率を十分に向上させることができる半導体発光素子及びその製造方法を提供することを目的とする。

上述した課題を解決するために、本発明の半導体発光素子は、
第１の導電型を有する第１半導体層と、第２の導電型を有する第２半導体層と、第１半導体層と第２半導体層との間に形成された活性層と、活性層に対向し、第２半導体層上に形成された第１の電極と、第２半導体層、活性層及び第１の電極を覆い、第１の電極の一部を露出させる開口部を備える絶縁膜と、第１半導体層の側面及び絶縁膜の一部を覆う第２の電極と、開口部を充填し、絶縁膜と第２の電極との合計膜厚よりも厚い膜厚を備える第１の接続電極と、第２の電極に接続され、第１の接続電極を囲み且つ第１の接続電極と離間して形成された第２の接続電極と、第１の接続電極及び第２の接続電極間の空隙を充填する絶縁性の充填層と、を有することを特徴とする。

また、上述した課題を解決するために、本発明の半導体発光素子の製造方法は、成長用基板の表面上に第１の導電型を有する第１半導体層、活性層及び第２の導電型を有する第２半導体層を順次積層して積層構造体を形成する成長工程と、第２半導体層上に第１の電極を形成する第１電極形成工程と、第１の電極の周辺領域に２半導体層及び活性層を貫通する第１の分離溝を形成する第１分離溝形成工程と、第１の電極及び第１分離溝の側面を覆う絶縁膜を形成する絶縁膜形成工程と、第１の分離溝の底面に第１半導体層を貫通する第２の分離溝を形成する第２分離溝形成工程と、絶縁膜の一部及び第２分離溝の側面を覆う第２の電極を形成する第２電極形成工程と、第１の電極に接続された第１の接続電極と、第２の電極に接続され、第１の接続電極と離間し且つ第１の接続電極の周囲を囲む第２の接続電極と、を形成する接続電極形成工程と、第１の接続電極と第２の接続電極との間の空隙を充填する絶縁性の第１の充填層と、第２の接続電極の周囲の空隙を充填する絶縁性の第２の充填層と、を形成する充填層形成工程と、成長用基板を第１半導体層から剥離して第１半導体層を表出させる剥離工程と、を有することを特徴とする。

本発明の半導体発光素子は、第１半導体層と、第２半導体層と、活性層と、第２半導体層上に形成された第１の電極と、第２半導体層、活性層及び第１の電極を覆い、第１の電極の一部を露出させる開口部を備える絶縁膜と、第１半導体層の側面及び絶縁膜の一部を覆う第２の電極と、開口部を充填し、絶縁膜と第２の電極との合計膜厚よりも厚い膜厚を備える第１の接続電極と、第２の電極に接続され、第１の接続電極を囲み且つ第１の接続電極と離間して形成された第２の接続電極と、第１の接続電極及び第２の接続電極間の空隙を充填する第１の充填層と、を有する構造である。

上述した構成からなる本発明の半導体発光素子は、第１半導体層の側面に第２の電極が接続され、第１及び第２の電極の各々に接続された第１及び第２の接続電極が半導体発光素子の光放出面の逆側に位置している。このような構成によって、従来のような光放出面に電極を構成する必要もなく、またエッチングによって活性層を削る必要もない。従って、本発明の半導体発光素子は、従来から知れている半導体発光素子よりも発光面積を十分に確保して光取り出し効率を向上させることができる。

また、上述した構成である本発明の半導体発光素子は、従来のような支持体を有することなく、従来よりも薄い構造である。すなわち、本発明の半導体発光素子は、素子サイズの小型化への対応が容易に実現することができる。更に、本発明の半導体発光素子は、接続電極間に充填層が埋め込まれているので十分な強度を確保することができる。また、接続電極間に充填層が埋め込まれることにより、半導体発光素子の実装時のハンドリング性を向上させることもできる。

発明を実施するための形態

以下、本発明の実施例について添付図面を参照しつつ詳細に説明する。

先ず、図１（ａ）、（ｂ）を参照しつつ、本発明の実施例である半導体発光素子の構造について説明する。図１（ａ）は、本発明の実施例である半導体発光素子１０の断面図である。また、図１（ｂ）は、本発明の実施例である半導体発光素子１０の平面図である。更に、図１（ｂ）に示された一点鎖線の両方向矢印によって示された領域の各々は、図１（ａ）に示された同一符号の構成部分の形成領域を示している。

図１（ａ）に示されているように、本実施例における半導体発光素子１０は、成長層１１、ｐ電極１２、絶縁膜１３、ｎ電極１４、第１のメッキ電極１５ａ、第２のメッキ電極１５ｂ、第１の充填層１６ａ及び第２の充填層（被覆層）１６ｂから構成されている。また、成長層１１は、ｎ型半導体層１７、活性層１８及びｐ型半導体層１９から構成されている。更に、ｎ型半導体層１７の表面上には、アルカリ溶液を用いたウェットエッチングにより、成長層１１の結晶構造に由来する複数の突起２０が形成されている。図１（ｂ）に示されているように、半導体発光素子１０は、一辺が約１５０μｍ（マイクロメール）の正方形である。なお、第１のメッキ電極１５ａと第２のメッキ電極１５ｂとは同一の部材であるため、いずれかを区別しない場合には、単にメッキ電極１５と称する。また、第１の充填層１６ａと第２の充填層１６ｂも同一部材であるため、いずれかを区別しない場合には、単に充填層１６と称する。以下において、各構成部分について詳述する。

成長層１１は、ｎ型半導体層１７及びｐ型半導体層１９によって活性層１８が挟まれた構造を有している。すなわち、成長層１１は、後述する成長用基板上にｎ型半導体層１７、活性層及びｐ型半導体層１９が、この順に積層されることによって形成された積層構造を有している。ｎ型半導体層１７、活性層１８及びｐ型半導体層１９の側面は、半導体発光素子１０の底面（すなわち、突起２０が形成された面に対向した面）から約７０度傾斜した面である。なお、図１（ａ）においては、光放出面を図面の上方に位置させたので、ｎ型半導体層１７が最上層に位置している。例えば、成長層１１の膜厚は、約６μｍである。また、成長層１１の材料は、例えば、Al_xIn_yGa_zN（0≦x≦1、0≦y≦１、0≦z≦1、x+y+z=１）である。ｎ型半導体層１７は、例えばシリコンがドープされたｎ型ＧａＮ層によって構成されている。活性層１８は、例えば、InGaN/GaNからなる多重量子井戸構造を有している。ｐ型半導体層１９は、例えば、マグネシウムがドープされたｐ型ＧａＮ層によって構成される。

一般的に、III族窒化物半導体デバイスの製造においては、六方晶であるサファイア（Ｃ面）基板がエピタキシャル成長用の基板（以下、単に成長用基板と称する）として用いられる。成長用基板であるサファイア基板上には、ウルツ鉱型の結晶構造を持つIII族窒化物半導体結晶が、サファイア基板とＣ軸を揃えて成長する。このウルツ鉱構造では、Ｃ軸方向すなわち成長方向に対称性が無く、例えばＧａＮを例にとると、結晶学的に異なる２つのエピタキシャル関係を持つＧａＮ膜が成長する可能性が生じる。すなわち、最表面にＧａ原子が配列したＧａ面（Ｃ＋面）を有するＧａＮ膜と、最表面にＮ原子が配列したＮ面（Ｃ−面）を有するＧａＮ膜とがある。前者のＧａＮ膜の極性をＧａ極性（III族極性）と称し、後者のＧａＮ膜の極性をＮ極性（V族極性）と称する。

成長層１１の表出した面であるｎ型半導体層１７の最表面は、成長用基板を剥離することで表出する面である。従って、上述するようなＧａ極性のＧａＮ層によって成長層１１が構成された場合には、成長用基板を剥離することによって表出するｎ型半導体層１７の最表面は、Ｃ−面（Ｎ面）で構成されている。Ｃ−面（Ｎ面）は、化学的に不安定であることからウェットエッチング処理による凹凸形成が可能である。従って、ｎ型半導体層１７の表面上には、アルカリ溶液を用いたウェットエッチング処理により、ウルツ鉱型（六方晶）の結晶構造に由来する六角錐状の突起２０を容易に形成することができる。以下、本実施例においては、かかる六角錐状の突起２０を六角錐状突起２０と称する。

例えば、六角錐状突起２０の大きさ（高さ）は、約１μｍである。ｎ型半導体層１７の表面に六角錐状突起２０を形成することから、ｎ型半導体層１７の厚みは、例えば、約５μｍである。なお、ｎ型半導体層１７の膜厚をある程度確保することにより、ｎ型半導体層１７内を通過する電流が横方向に拡散することができるので、活性層１８全体に亘って均一に電流注入を行うことが可能になる。これによって非発光領域が生ずることを防止することができ、発光効率の向上を図ることが可能になる。更に、半導体発光素子１０自体の静電耐圧も高くなり、半導体発光素子１０の信頼性も向上することになる。

なお、上述したように、六角錐状突起２０はウェットエッチング処理により形成されるため、六角錐状突起２０の最頂部はウェットエッチング処理前のｎ型半導体層１７の最表面と同一面又はそれより低い位置にある。

一方で、ｐ型ＧａＮ層からなるｐ型半導体層１９の最表面は、Ｃ＋面（Ｇａ面）で構成されている。Ｃ＋面（Ｇａ面）は、化学的に安定であることからウェットエッチング処理による凹凸形成が困難である。

成長層１１を構成するｐ型半導体層１９の表面であって、活性層１８との接続面に対向した面上のほぼ全面には、電子ビーム蒸着法等の公知の成膜技術により、ｐ電極１２が形成されている。例えば、ｐ電極１２は、Ａｇ／Ｔｉ／Ｐｔ／Ａｕからなる多層膜である。ここで、各膜厚は、Ａｇが２００ｎｍ（ナノメートル）、Ｔｉが１００ｎｍ、Ｐｔが１５０ｎｍ、Ａｕが１０００ｎｍである。また、ｐ電極１２は、活性層１８において発光した光を光放出面（すなわち、ｎ型半導体層１７の表面）に向けて反射することができる反射電極としても機能する。

ｎ型半導体層１７の一部と、活性層１８及びｐ型半導体層１９の側面と、ｐ電極１２の側面と、ｐ電極の表面であって、ｐ型半導体層１９との接続面に対向した面の一部と、を覆うように絶縁膜１３が形成されている。すなわち、絶縁膜１３は、ｐ電極の表面であって、ｐ型半導体層１９との接続面に対向した面において開口部を有している。かかる開口部によってｐ電極１２の一部は、絶縁膜１３の形成領域において露出されることになる。絶縁膜１３は、例えば、ＳｉＯ_２であり、その膜厚が約３００ｎｍである。また、絶縁膜１３の側面は、半導体発光素子１０の底面（すなわち、突起２０が形成された面に対向した面）から約７０度傾斜した面である。絶縁膜１３は、ｎ型半導体層１７の側面上から活性層１８、ｐ型半導体層１９、ｐ電極１２の各側面側上を経て、ｐ電極１２の表面上にかけて連続して形成されている。

ｎ型半導体層１７の側面の一部と、絶縁膜１３の側面と、絶縁膜１３の表面であってｐ電極１２との接続面に対応した面の一部と、を覆うように、電子ビーム蒸着法等の公知の成膜技術により、ｎ電極１４が形成されている。例えば、ｎ電極１４は、Ｔｉ／Ｐｔ／Ａｕからなる多層膜である。ここで、各膜厚は、Ｔｉが１０ｎｍ、Ｐｔが１５０ｎｍ、Ａｕが３００ｎｍである。ｎ電極１４が絶縁膜１３の表面であって、ｐ電極１２との接続面に対応した面の全面を覆わない理由は、ｎ電極１４と第１のメッキ電極１５ａとの接触を防止するためである。また、ｎ電極１４もｐ電極１２と同様に、活性層１８において発光した光を光放出面（すなわち、ｎ型半導体層１７の表面）に向けて反射することができる反射電極としても機能する。従って、絶縁膜１３を透過するような光も光放出面向けて反射することができる。また、ｎ電極１４とｐ電極１２とは、絶縁膜１２によって絶縁されているので、ｎ型半導体層１７とｐ型半導体層１９との短絡を防止することができる。

絶縁膜１３に覆われた側のｐ電極１２の表面であって、絶縁膜１３に覆われていない領域面上には、電界メッキによって第１のメッキ電極１５ａが形成されている。すなわち、第１のメッキ電極１５ａは、上述した絶縁膜１３の開口部を充填している。また、ｎ電極１４の側面及び絶縁膜１３との接続表面に対向した面上には、電界メッキによって第２のメッキ電極１５ｂが形成されている。例えば、第１のメッキ電極１５ａの膜厚は、約７０μｍ〜８０μｍである。第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂの各々がｐ電極１２及びｎ電極１４に電気的に接続され、ｐ電極１２及びｎ電極１４の各々がｐ型半導体層１９及びｎ型半導体層１７と良好なオーミックコンタクトが得られているので、第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂを介してｎ型半導体層１７及びｐ型半導体層１９間に所望の電圧を印加することができる。

図１（ｂ）に示されているように、第１のメッキ電極１５ａの露出面は、半導体発光素子１０の中央部分に位置し、一辺が約４０μｍの正方形の形状である。また、第２のメッキ電極１５ｂの露出面は環状であり、当該露出面の幅は約２０μｍである。すなわち、第２のメッキ電極１５ｂは、第１のメッキ電極１５ａ及び第１の充填層１６ａを囲んでいる。

メッキ電極１５の側面を覆うように、充填層１６が形成されている。具体的には、図１（ｂ）に示されているように、第１のメッキ電極１５ａと、第２のメッキ電極１５ｂとの間の空隙に第１の充填層１６ａが埋め込まれている（充填されている）。更に、第２のメッキ電極１５ｂの外周面を囲むように、第２の充填層１６ｂが形成されている。すなわち、第１の充填層１６ａ及び第２の充填層１６ｂは環状である。上述した第１の充填層１６ａ及び第２の充填層１６ｂの形状及びその形成位置により、半導体発光素子１０として十分な強度が確保されている。第１の充填層１６ａ及び第２の充填層１６ｂは、例えば、ガラス又はエポキシ樹脂等の絶縁性の材料である。

次に、上述した構造を有する半導体発光素子１０の製造方法を図２乃至図７を参照しつつ詳細に説明する。図２乃至図５、及び図７は、それぞれ、半導体発光素子１０の製造工程毎の断面図である。また、図６は、図５（ｄ）で示された工程におけるウエハの正面図である。
（エピタキシャル層成長工程）
本実施例では、有機金属気相成長法（ＭＯＣＶＤ：Metal Organic Chemical Vapor Deposition）によりAl_xIn_yGa_zN（0≦x≦１、0≦y≦１、0≦z≦１、x+y+z=１）からなる成長層１１を形成することができる基板（成長用基板）としてＣ面サファイア基板２１（以下、単にサファイア基板２１と称する）が用いられる。成長層１１を構成する各層は、ＭＯＣＶＤ法によりウルツ鉱型結晶構造のＣ軸方向に沿ってサファイア基板２１上に積層される。

先ず、成長用基板であるサファイア基板２１が準備され（図２（ａ））、準備されたサファイア基板２１にサーマルクリーニングが施される。具体的には、サファイア基板２１がＭＯＣＶＤ装置に搬入され、約摂氏１０００度（１０００℃）の水素雰囲気中で約１０分程度の加熱処理が施される。続いて、雰囲気温度が約５００℃に調整され、ＴＭＧ（トリメチルガリウム）（流量：10.4μmol/min）及びＮＨ_３（流量：3.3LM）が約３分間供給されることで、ＧａＮ層からなる低温バッファ層（図示せず）が形成される。その後、雰囲気温度が約１０００℃まで昇温され、かかる状態が約３０秒間保持されることで低温バッファ層が結晶化される。上述した前処理を行うことにより、サファイア基板２１上には、電気的・光学的特性に優れるＧａ極性（III族極性）の複数の半導体層からなるエピタキシャル層が形成されることになる。続いて、雰囲気温度が約１０００℃の状態に保持されたままで、ＴＭＧ（流量：45μmol/min）、ＮＨ_３（流量：4.4LM）及びドーパントガスとしてＳｉＨ_４（流量：2.7×10^-9mol/min）が約１００分間供給されることにより、膜厚約５μｍ程度のｎ型ＧａＮ層からなるｎ型半導体層１７が形成される。なお、ｎ型半導体層１７の膜厚は、上記したように、六角錐状突起２０を形成するために施されるウェットエッチング処理によって活性層１８が露出しないようにするために、また、ｎ型半導体層１７内での横方向への電流拡散を助長させるためにもある程度の厚さが確保されることが重要である。

続いて、ｎ型半導体層１７上に活性層１８が形成される。本実施例では、活性層１８には、InGaN/GaNからなる多重量子井戸構造を適用し、InGaN/GaNを１周期として５周期の成長が行われる。具体的には、雰囲気温度が約７００℃の状態において、ＴＭＧ（流量：3.6μmol/min）、ＴＭＩ（トリメチルインジウム）（流量：10μmol/min）、ＮＨ_３（流量4.4LM）が約３３秒間供給されることにより、膜厚約２．２ｎｍのＩｎＧａＮ井戸層が形成される。続いて、ＴＭＧ（流量：3.6μmol/min）、ＮＨ_３（流量：4.4LM）が約３２０秒間供給されることにより、膜厚約１５ｎｍのＧａＮ障壁層が形成される。かかる処理を５周期分繰り返すことにより、活性層１８が形成される。

次に、雰囲気温度が約８７０℃まで昇温され、ＴＭＧ（流量：18μmol/min）、ＮＨ_３（流量：4.4LM）及びドーパントとしてＣＰ２Ｍｇ（ビスシクロペンタディエニルマグネシウム：bis-cyclopentadienyl Mg）（流量：2.9×10^-7μmol/min）が約７分間供給されることにより、膜厚約１５０ｎｍのｐ型ＧａＮ層からなるｐ型半導体層１９が形成される。

以上の処理が行われることにより、ｎ型半導体層１７、活性層１８及びｐ型半導体層１９が順次積層された積層構造の半導体層である成長層１１が形成されることになる。なお、ｎ型半導体層１７及びｐ型半導体層１９は多層構造でも良い。成長層１１の形成完了時の断面図を図２（ｂ）に示す。また、以上の処理によってサファイア基板２１上に形成される各層はＣ＋成長にて形成されるため、成長層１１はその最表面にIII族元素（Ｇａ）が配列されるＧａ極性を有する。
（ｐ電極形成工程）
成長層１１の成長後に、成長層１１上にレジストが塗布される。続いて、フォトリソグラフィによって当該レジストがパターンニングされる。パターンニングされたレジストの開口部分に電子ビーム蒸着法により、ｐ電極１２が形成される（図２（ｃ））。例えば、ｐ電極１２は、Ａｇ／Ｔｉ／Ｐｔ／Ａｕからなる多層膜である。ここで、各膜厚は、Ａｇが２００ｎｍ、Ｔｉが１００ｎｍ、Ｐｔが１５０ｎｍ、Ａｕが１０００ｎｍである。なお、ｐ電極１２は、抵抗加熱蒸着によって形成されも良い。ｐ電極１２の形成後に、パターンニングされたレジストが除去される。
（第１の分離溝形成工程）
ｐ電極１２が形成された後に、成長層１１及びｐ電極１２上にレジスト２１が塗布される。続いて、フォトリソグラフィによってレジスト２１が、ｐ電極１２を覆うようにパターンニングされる（図２（ｄ））。例えば、レジスト２１の断面形状は、略台形である。パターンニングされたレジスト２１をマスクとしてドライエッチングが施され、ｐ型半導体層１９及び活性層１８を貫通し、且つ、ｎ型半導体層１７にまで到達する第１の分離溝２２が形成される（図２（ｅ））。例えば、第１の分離溝２２の深さは、約０．７μｍである。本工程のドライエッチングの条件の一例としては、エッチングガスとして塩素（流量：20sccm）を使用し、圧力が０．２Ｐａ（パスカル）、アンテナパワーが２００Ｗ（ワット）、バイアスパワーが５０Ｗである。

第１の分離溝２２の側面は、第１の分離溝２２の底面から約７０度だけ傾斜している。このような傾斜した側面を有する第１の分離溝２２を形成することにより、後述する工程において第１の分離溝２２の側面に絶縁膜１３及びｎ電極１４を容易に形成することができる。なお、かかる傾斜角度は、レジスト２１の形状により変更することができる。また、かかる傾斜角度は、絶縁膜１３及びｎ電極１４の形成の容易性と発光面積の確保の観点から約６０度〜８０度の範囲内で変更することができる。かかる範囲内に傾斜角度を設定する理由は、かかる傾斜角度を６０度以下にすると発光面積が小さくなってしまい、かかる傾斜角度を８０度以上にすると絶縁膜１３及びｎ電極１４の形成が困難になるからである。なお、後述する工程においてスパッタ法によって絶縁膜１３及びｎ電極１４を形成する場合には、かかる傾斜角度が８０度以上に設定されても良い。
（絶縁膜形成工程）
成長層１１に第１の分離溝２２が形成された後に、第１の分離溝２２によって露出したｎ型半導体層１７、活性層１８及びｐ型半導体層１９の露出面と、ｐ電極１２とを覆うように、真空蒸着法又はスパッタ法等の公知の成膜技術によって絶縁膜１３が形成される（図３（ａ））。絶縁膜１３の材料としては、例えば、ＳｉＯ_２を用いることができる。また、絶縁膜１３の膜厚は、例えば、約３００ｎｍである。

次に、絶縁膜１３上にレジスト３１が塗布される。続いて、フォトリソグラフィによってレジスト３１がパターンニングされる（図３（ｂ））。ここで、レジスト３１をパターンニングするために、サファイア基板２１側から露光が行われる。このような露光においては、ｐ電極１２上に位置するレジスト３１は、ｐ電極１２で遮光されるので露光されることが無い。また、第１の分離溝２２の傾斜面上に形成されたレジスト３１は、かかる傾斜での光反射により露光されることが無い。すなわち、このようなサファイア基板２１側からの露光により、ｐ電極１２及び第１の分離溝２２の側面と自己整合的（ｓｅｌｆ−ａｌｉｇｎ：セルフアライン）にレジスト３１がパターンニングされる。これによって、パターンニングによるずれを見込む必要が無くなるので、発光面積の拡大に寄与することができる。続いて、パターンニングされたレジスト３１をマスクとして絶縁膜１３にドライエッチングが施され、絶縁膜１３に開口部３２が形成される。開口部３２が形成されることにより、ｎ型半導体層１７が露出することになる。開口部３２が形成された状態の断面図を図３（ｃ）に示す。
（第２の分離溝形成工程）
開口部３２が形成された後に、レジスト３１をマスクとして更にドライエッチングが施され、ｎ型半導体層１７を貫通し、且つ、サファイア基板２１にまで到達する第２の分離溝３３が形成される（図３（ｄ））。第２の分離溝３３が形成されることにより、成長層１１がチップ毎に分離され、サファイア基板１１の一部が露出することになる。本工程のドライエッチングの条件の一例としては、エッチングガスとして塩素（流量：20sccm）を使用し、圧力が０．２Ｐａ、アンテナパワーが２００Ｗ、バイアスパワーが５０Ｗである。このような処理によって、第２の分離溝３３を形成するため、後述するｎ電極形成工程において、ｎ型半導体層１７とｎ電極１４とを確実に接続することが可能になる。

第２の分離溝３３の側面は、第１の分離溝３３の底面から約７０度だけ傾斜している。このような傾斜した側面を有する第２の分離溝３３を形成することにより、後述する工程において第２の分離溝３３の側面にｎ電極１４を容易に形成することができる。なお、かかる傾斜角度は、レジスト３１の形状により変更することができる。また、かかる傾斜角度は、ｎ電極１４の形成の容易性と発光面積の確保の観点から約６０度〜８０度の範囲内で変更することができる。かかる範囲内に傾斜角度を設定する理由は、かかる傾斜角度を６０度以下にすると発光面積が小さくなってしまい、かかる傾斜角度を８０度以上にするとｎ電極１４の形成が困難になるからである。なお、後述する工程においてスパッタ法によってｎ電極１４を形成する場合には、かかる傾斜角度が８０度以上に設定されても良い。
（ｎ電極形成工程）
次に、絶縁膜１３の側面及びｐ電極１２との接続面に対向した面の一部と、ｎ型半導体層１７の側面と、を覆うｎ電極１４が形成される。具体的なｎ電極１４の形成方法としては、先ず、上記工程を経て形成されたウエハ表面全体（絶縁膜１３並びに露出しているｎ型半導体層１７及びサファイア基板２１）を覆うように、電子ビーム蒸着によってｎ電極１４が形成される（図４（ａ））。続いて、ｎ電極１４上にレジスト４１が塗布される。更に、フォトリソグラフィによってレジスト４１がパターンニングされる（図４（ｂ））。パターンニングされたレジスト４１をマスクとしてｎ電極１４にエッチングが施され、ｎ電極１４に開口部４２が形成される（図４（ｃ））。開口部４２が形成されることにより、絶縁膜１３の側面及びｐ電極１２との接続面に対向した面の一部と、ｎ型半導体層１７の側面と、にｎ電極１４が形成されることになる。例えば、ｎ電極１４は、Ｔｉ／Ｐｔ／Ａｕからなる多層膜である。ここで、各膜厚は、Ｔｉが１０ｎｍ、Ｐｔが１５０ｎｍ、Ａｕが３００ｎｍである。なお、ｎ電極１４はＴｉ／Ａｌからなる多層膜であっても良い。かかる場合の各膜厚は、Ｔｉが２５ｎｍ、Ａｌが１０００ｎｍである。このようなＡｌが表出するようなｎ電極１４が形成された場合には、ｎ電極１４上に更にＴｉ／Ａｕからなる多層膜を形成することが望ましい。かかる追加成膜されるＴｉ／Ａｕの多層膜の各膜厚は、Ｔｉが２５ｎｍ、Ａｕが３００ｎｍである。これによって、Ａｕが最表出面に形成されるので、ｎ電極１４の酸化を防止することができる。なお、ｎ電極１４は、抵抗加熱蒸着叉はスパッタ法によって形成されも良い。

ｎ電極１４の形成後に、パターンニングされたレジスト４１が除去される。更に、ｎ電極１４とｎ型半導体層１７と接合面及びｐ電極とｐ型半導体層１９との接合面において良好なオーミックコンタクトを得るために、窒素雰囲気中において約５００℃、２０秒間の加熱処理が、上記工程を経たウエハに施される。
（メッキ電極形成工程）
次に、ｐ電極１２及びｎ電極１４上のそれぞれに、第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂが形成される。具体的には、先ず、上記工程を経たウエハの全面（絶縁膜１３、ｎ電極１４及びサファイア基板２１上）にレジスト４３が塗布される。更に、フォトリソグラフィによってレジスト４３がパターンニングされる（図４（ｄ））。パターンニングされたレジスト４３をマスクとしてｎ絶縁膜１３にエッチングが施され、絶縁膜１３に開口部５１が形成される（図５（ａ））。開口部５１が形成されることにより、ｐ電極１２の中央分が露出されることになる。続いて、フォトリソグラフィによってレジスト４４が、パターンニングされる（図５（ｂ））。なお、ここでは、一旦レジスト４３を除去し、新たなレジスト４４が塗布され、その後にフォトリソグラフィによって当該新たに塗布したレジスト４４がパターニングされている。続いて、電解メッキ等の公知の成膜技術により、パターニングされたレジスト４４の開口部分に第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂが形成される（図５（ｃ））。第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂの材料は、例えば、Ｃｕである。メッキ液としては硫酸銅液が使用され、メッキレートは１μｍ／ｈである。なお、第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂの形成後に、レジスト４４が除去される。なお、第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂの形成前に、他の機能を付与する層が形成されても良く、例えば、Ａｕ−Ｃｕの合金化を防止するためにＮｉ又はＰｂがメッキされても良い。
（充填層埋め込み工程）
レジスト４４が除去されると、第１のメッキ電極１５ａと第２のメッキ電極１５ｂとの間には空隙５２形成される。また、隣接するチップ同士の間（すなわち、隣接する第２のメッキ電極１５ｂ同士間）にも空隙５３が形成される（図５（ｃ））。レジスト４４の除去によって形成された空隙５２及び空隙５３のそれぞれに絶縁性の第１の充填層１６ａ及び第２の充填層１６ｂが埋め込まれる（充填される）。具体的には、低融点ガラス粉末が空隙５２及び空隙５３に注入される。続いて、空隙５２及び空隙５３に低融点ガラス粉末が注入された後のウエハに、低圧力雰囲気下において約６００℃で約１０分間の加熱処理が施される。かかる加熱処理によって軟化されたガラスが加圧され、かかる加圧によって空隙５２及び空隙５３にガラスからなる第１の充填層１６ａ及び第２の充填層１６ｂが埋め込まれる（図５（ｄ））。なお、ガラス粉末に代えてエポキシ樹脂を空隙５２及び空隙５３に注入し、エポキシ樹脂からなる第１の充填層１６ａ及び第２の充填層１６ｂを形成しても良い。

その後、第１のメッキ電極１５ａ、第２のメッキ電極１５ｂ、第１の充填層１６ａ及び第２の充填層１６ｂの表面に、ダイヤモンドスラリーを用いた機械研磨法、化学機械研磨法（ＣＭＰ：Chemical Mechanical Polishing）又はこれらを組み合わせた研磨等の周知の研磨技術方法によって、研磨が施される。かかる研磨により、第１のメッキ電極１５ａ、第２のメッキ電極１５ｂ、第１の充填層１６ａ及び第２の充填層１６ｂの表面を同一面に仕上げる（平坦化）することができる。

図５（ｄ）の工程時のウエハの平面図である図６から判るように、第１のメッキ電極１５ａは正方形である。なお、かかる正方形の第１のメッキ電極１５ａは、ｐ電極１２に接続されている。また、かかる正方形の第１のメッキ電極１５ａを囲むように環状の第１の充填層１６ａが形成されている。なお、かかる環状の第２のメッキ電極１５ｂは、ｎ電極１４に接続されている。更に、環状の第１の充填層１６ａを囲むように、環状の第２のメッキ電極１５ｂが形成されている。更に、かかる環状の第２のメッキ電極１５ｂを囲むように第２の充填層１６ｂが形成されている。第２の充填層１６ｂは、格子状に形成されている。このように、第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂ間（空隙５２）と、チップの分離領域（空隙５３）とに第１の充填層１６ａ及び第２の充填層１６ｂが埋め込まれることにより、後述する個片化後においても、半導体発光素子１０が十分な強度を確保することができる。更に、製造された半導体発光素子１０の実装時のハンドリング性を向上させることができる。なお、図面中の両方矢印５ｄ−５ｄ（一点鎖線で示す）における断面図が、図５（ｄ）に対応している。
（成長用基板除去工程）
充填層埋め込み工程の終了後、サファイア基板２１が成長層１１から剥離される。サファイア基板２１の剥離には、レーザリフトオフ（Laser Lift Off：ＬＬＯ）等の公知の手法を用いることができる。レーザリフトオフにおいては、サファイア基板２１側からレーザが照射されることにより、レーザ光のエネルギーがサファイア基板２１とｎ型半導体層１７との間で吸収される。更に、吸収されたエネルギーが熱に変換されることにより、サファイア基板２１上に形成されているＧａＮ層が金属ＧａとＮ_２ガスに分解される。このため、ｎ型半導体層１７内で上記分解が起り、サファイア基板２１を剥離した後には、ｎ型半導体層１７が表出する。なお、サファイア基板２１の剥離後に表出する最表面はＣ−面（Ｎ面）となる。レーザリフトオフにおいて使用されるレーザは、例えば、ＹＡＧレーザやエキシマレーザ等を用いることができる。なお、サファイア基板２１の除去には、レーザリフトオフ以外にも、研削・研磨若しくはドライエッチング又はこれらの組合せ等の他の手法を用いることも可能である。また、成長用基板としてＳｉＣ基板等のウェットエッチング可能な基板を使用した場合には、ウェットエッチングにより成長用基板を除去しても良い。いずれの場合においても、成長用基板除去後に表出する成長層１１の最表面はＣ−面（Ｎ面）となる（図７（ａ））。
（粗面化工程）
次に、ｎ型半導体層１７の露出面に、光取り出し効率の向上に有効な六角錐状突起２０が形成される。具体的には、ｎ型半導体層１７の表面が約５０℃のＫＯＨ溶液（濃度：５mol/l）に約２時間浸される。かかるウェットエッチング処理により、Ｃ−面（Ｎ面）が最表面に表出しているｎ型半導体層１７の露出した領域に複数の六角錐状突起２０が形成される（図７（ｂ））。

かかる六角錐状突起２０は、ウルツ鉱型（六方晶）の結晶構造を有するAl_xIn_yGa_zNの結晶構造に由来した形状を有し、ＫＯＨ溶液を用いたウェットエッチング処理により、マスク等を用いることなく容易且つ再現性よく得ることができる。Al_xIn_yGa_zNの組成や成長条件にもよるが、上記した条件でウェットエッチング処理を行うことにより、幅約１μｍ、底面と側面のなす角が約６０度の六角錐状突起２０が形成される。更に、ウェットエッチング処理により六角錐状突起２０が形成されるため、六角錐状突起２０の再頂部はｎ型半導体層１７の露出面よりもｎ型半導体層１７側に位置することになる。

なお、上述したウェットエッチング処理の条件は、ｎ型半導体層１７の組成や六角錐状突起２０の大きさ等に応じて変更することができる。例えば、ＫＯＨ溶液の濃度を５mol/lに固定する場合には、温度を５０℃〜７０℃、時間を０．５〜３時間の間で変更することもできる。かかる温度範囲よりも低い温度でウェットエッチング処理が施されると、六角錐状突起２０が小さくなるために光取り出し効率の向上を十分に図ることができない可能性がある。一方、かかる温度範囲よりも高い温度でウェットエッチング処理が施されると、エッチングレートが速すぎるために活性層１８までエッチングされる可能性や六角錐状突起２０の大きさが不均一になる可能性もある。

なお、本ウェットエッチング処理が完了したら、ウエハがＫＯＨ溶液から取り出だされ、洗浄及び乾燥が行われる。
（チップ分離工程）
上記工程を経て形成されたウエハをチップに個片化するためには、タイヤモンドスクライブツールが装着された専用のスクライブ装置が使用される。当該ウエハがスクライブ装置に装着され、スクライブラインに沿って罫書かれていくことにより、当該ウエハがチップ単位に個片化される（図７（ｃ））。本実施例においては、スクライブラインは、第２の充填層１６ｂに位置することになる。また、パルスレーザを用いたダイシングにより、当該ウエハがチップ化されても良い。例えば、チップサイズは、１５０μｍ×１５０μｍである。かかる個片化によって、第２の充填層１６ｂが半導体発光素子１０の側面を覆うことになる。すなわち、第２の充填層１６ｂが被覆層として半導体発光素子１０の側面に配置されることになる。

以上の各工程を経て本実施例に係る半導体発光素子１０が完成する。

図１に示されたような本発明の半導体発光素子は、ｎ型半導体層１７の側面にｎ電極１４が接続され、ｐ電極１２及びｎ電極１４の各々に接続された第１のメッキ電極１５ａ及び第２のメッキ電極１５ｂが半導体発光素子の光放出面の逆側に位置している。このような構成によって、ｎ型半導体層１７の一辺が約１００μｍ、膜厚が約５μｍであるような場合においても、ｎ型半導体層１７とｎ電極１４との接続を十分に確保することができる。また、このような構成によって、従来のような光放出面に電極を構成する必要もなく、またエッチングによって活性層１８を削る必要もない。従って、本発明の半導体発光素子１０は、従来から知れている半導体発光素子よりも発光面積を十分に確保して光取り出し効率を向上させることができる。

また、上述した構成である本発明の半導体発光素子１０は、従来のような支持体を有することなく、従来よりも薄い構造である。すなわち、本発明の半導体発光素子１０は、素子サイズの小型化への対応が容易に実現することができる。更に、本発明の半導体発光素子１０は、接続電極間の空隙に充填層１６が埋め込まれているので十分な強度を確保することができる。また、接続電極間に充填層１６が埋め込まれることにより、半導体発光素子の実装時のハンドリング性を向上させることもできる。

また、本発明の半導体発光素子の製造方法においては、ｐ電極１２の形成位置及び絶縁層１３の側面の傾斜を利用して、サファイ基板２１側からレジスト３１の露光を行うので、絶縁膜１３の除去用のレジスト３１をセルフアラインでパターンニングすることができる。これにより、半導体発光素子１０の発光面積の拡大に寄与することができる。

（ａ）は本発明の実施例である半導体発光素子の断面図であり、（ｂ）は本発明の実施例である半導体発光素子の平面図である。 本発明の実施例である半導体発光素子の各製造工程における断面図である。 本発明の実施例である半導体発光素子の各製造工程における断面図である。 本発明の実施例である半導体発光素子の各製造工程における断面図である。 本発明の実施例である半導体発光素子の各製造工程における断面図である。 図５（ｄ）の製造工程におけるウエハの部分平面図である。 本発明の実施例である半導体発光素子の各製造工程における断面図である。

符号の説明

１０ 半導体発光素子
１１ 成長層
１２ ｐ電極
１３ 絶縁膜
１４ ｎ電極
１５ａ 第１のメッキ電極
１５ｂ 第２のメッキ電極
１６ａ 第１の充填層
１６ｂ 第２の充填層（被覆層）
１７ ｎ型半導体層
１８ 活性層
１９ ｐ型半導体層
２０ 六角錐状突起（突起）
２１ サファイア基板

Claims (5)

1. 成長用基板の表面上に第１の導電型を有する第１半導体層、活性層及び第２の導電型を有する第２半導体層を順次積層して積層構造体を形成する成長工程と、
   前記第２半導体層上に第１の電極を形成する第１電極形成工程と、
   前記第１の電極の周辺領域に前記２半導体層及び前記活性層を貫通する第１の分離溝を形成する第１分離溝形成工程と、
   前記第１の電極及び前記第１の分離溝の側面を覆う絶縁膜を形成する絶縁膜形成工程と、
   前記第１の分離溝の底面に前記第１半導体層を貫通する第２の分離溝を形成する第２分離溝形成工程と、
   前記絶縁膜の一部及び前記第２の分離溝の側面を覆う第２の電極を形成する第２電極形成工程と、
   前記第１の電極に接続された第１の接続電極と、前記第２の電極に接続され、前記第１の接続電極と離間し且つ前記第１の接続電極の周囲を囲む第２の接続電極と、を形成する接続電極形成工程と、
   前記第１の接続電極と前記第２の接続電極との間の空隙を充填する絶縁性の第１の充填層と、前記第２の接続電極の周囲の空隙を充填する絶縁性の第２の充填層と、を形成する充填層形成工程と、
   前記成長用基板を前記第１半導体層から除去して前記第１半導体層を表出させる除去工程と、を有することを特徴とする半導体発光素子の製造方法。
2. 前記第１半導体層の側面、前記活性層の側面及び前記第２半導体層の側面の各々は、傾斜していること特徴とする請求項１に記載の半導体発光素子の製造方法。
3. 前記絶縁膜形成工程は、前記絶縁膜上にレジストを塗布し、前記成長用基板側から前記レジストを露光する露光工程を有することを特徴とする請求項２に記載の半導体発光素子の製造方法。
4. 前記充填層形成工程は、前記第１の接続電極と前記第２の接続電極との間の空隙及び前記第２の接続電極の周囲の空隙にガラス粉末を充填し、前記ガラス粉末を加熱及び圧着して前記第１の充填層及び前記第２の充填層を形成することを特徴とする請求項３に記載の半導体発光素子の製造方法。
5. 前記除去工程によって表出した前記第１半導体層上にエッチングを施して、結晶構造由来の突起を形成する粗面化工程を有することを特徴とする請求項３又は４に記載の半導体発光素子の製造方法。

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