JP5284131B2 - 位相同期回路及びこれを用いた受信機 - Google Patents
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Description
(第1の実施形態)
図1に示すように、本発明の第1の実施形態に係る位相同期回路は、FCW(Frequency Command Word)生成部111、カウンタ112、デジタル位相周波数検出器113、デジタルフィルタ114、ロック検出器115、TDC116、制御発振器120、アナログ位相検出器131、アナログフィルタ132、スイッチ133及び信号選択部140を有する。
信号選択部140は、符号化器141及びセレクタ150を有する。符号化器141は、基準信号10をクロック信号として利用し、TDC116からのデジタル信号に基づきセレクタ150を制御するための選択制御信号を生成する。ここで、選択制御信号は、基準信号10の次の周期において当該基準信号10と位相が一致する信号を指定するための信号である。そして、セレクタ150は、符号化器141からの選択制御信号に従って、第1選択信号21を選択し、アナログ位相検出器131に入力する。
図4に示すように、本発明の第2の実施形態に係る位相同期回路は、上記図1に示す位相同期回路において、アナログループ130をアナログループ230に置き換えている。以下の説明では、図4において図1と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
図6に示すように、本発明の第3の実施形態に係る位相同期回路は、上記図4に示す位相同期回路において、アナログループ230をアナログループ330に置き換えている。以下の説明では、図6において図4と同一部分には同一符号を付して示し、異なる部分を中心に述べる。
図7に示すように、本発明の第4の実施形態に係る受信機は、アンテナ400、デュプレクサ401、低雑音増幅器(LNA)402、ローカル発振器403、移相器404、デジタル信号処理部405、ミキサ411、LPF412、自動利得制御回路(AGC)413、アナログ−デジタル変換器(ADC)414、ミキサ421、LPF422、ADC424及びクロック生成回路430を有する。
11,…,18・・・位相信号
21,…,23・・・選択信号
100・・・基準信号生成部
110・・・デジタルループ
111・・・FCW生成部
112・・・カウンタ
113・・・デジタル位相周波数検出器
114・・・デジタルフィルタ
115・・・ロック検出器
116・・・TDC
120・・・制御発振器
121,…,124・・・増幅器
130・・・アナログループ
131・・・アナログ位相検出器
132・・・アナログフィルタ
133・・・スイッチ
140・・・信号選択部
141・・・符号化器
150・・・選択部
151,…,158・・・ANDゲート
161,…,164,171・・・ORゲート
220・・・制御発振器
221,…,224・・・増幅器
230・・・アナログループ
231・・・アナログ位相検出部
232・・・アナログフィルタ
233p,233m・・・スイッチ
240・・・信号選択部
250・・・選択部
330・・・アナログループ
334・・・増幅器
400・・・アンテナ
401・・・デュプレクサ
402・・・LNA
403・・・ローカル発振器
404・・・移相器
405・・・デジタル信号処理部
411・・・ミキサ
412・・・LPF
413・・・AGC
414・・・ADC
421・・・ミキサ
422・・・LPF
423・・・AGC
424・・・ADC
430・・・クロック生成回路
Claims (12)
- 第1の分数及び第2の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路であって、
前記第1の分数の分母と前記第2の分数の分母と2との最小公倍数を更に2で除した数と同じ段数の増幅器を環状接続して構成され、前記最小公倍数と同じ信号数の多相信号が取り出し可能であって前記多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、前記多相信号のいずれか1つが前記出力信号として出力される制御発振器と、
前記出力信号と前記基準信号との間の周波数差及び位相差を第1のデジタル信号に変換する変換部と、
前記基準信号をクロック信号として利用し、前記比率を示す第2のデジタル信号をカウントすることによって、カウント値を得るカウンタと、
前記カウント値から前記第1のデジタル信号を減算し、前記出力信号と前記対象信号との間の周波数差及び位相差を示す第3のデジタル信号を得るデジタル位相周波数検出部と、
前記第3のデジタル信号を平滑化して前記デジタル制御信号を生成するフィルタ処理を行うデジタルフィルタと、
前記第1のデジタル信号に基づいて、前記基準信号の周期毎に、次の周期において当該基準信号と位相が一致する信号を選択信号として前記多相信号から順次選択する信号選択部と、
前記選択信号と前記基準信号との間の位相差を示すアナログ位相差信号を得るアナログ位相検出部と、
前記アナログ位相差信号を平滑化して前記アナログ制御信号を生成するフィルタ処理を行うアナログフィルタと、
前記第3のデジタル信号に基づき前記出力信号及び前記対象信号の周波数及び位相が一致したことを検出すると、前記アナログ制御信号が前記制御発振器に与えられるように前記アナログ制御信号の信号経路を切り替えるロック検出部と
を具備することを特徴とする位相同期回路。 - 前記デジタル位相周波数検出部、前記デジタルフィルタ、前記制御発振器及び前記変換部は、第1のループ帯域を有する第1のループを形成し、
前記アナログ位相検出部、前記アナログフィルタ、前記制御発振器及び前記信号選択部は、前記第1のループ帯域よりも広い第2のループ帯域を有する第2のループを形成することを特徴とする請求項1記載の位相同期回路。 - 前記増幅器は、単相増幅器であることを特徴とする請求項1記載の位相同期回路。
- 前記増幅器は、差動増幅器であることを特徴とする請求項1記載の位相同期回路。
- 前記アナログ制御信号の信号レベルを増幅してから前記制御発振器に与える増幅器を更に具備することを特徴とする請求項1記載の位相同期回路。
- 第1の分数及び第2の分数の和で表される比率を基準信号の周波数に乗じて得られる対象信号に周波数及び位相が一致した出力信号を得る位相同期回路であって、
前記第1の分数の分母と前記第2の分数の分母と2との最小公倍数を更に2で除した数と同じ段数の増幅器を環状接続して構成され、前記最小公倍数と同じ信号数の多相信号が取り出し可能であって前記多相信号の周波数がデジタル制御信号及びアナログ制御信号によって制御され、前記多相信号のいずれか1つが前記出力信号として出力される制御発振器と、
前記出力信号と前記基準信号との間の周波数差及び位相差を第1のデジタル信号に変換する変換部と、
前記基準信号をクロック信号として利用し、前記比率を示す第2のデジタル信号をカウントすることによって、カウント値を得るカウンタと、
前記カウント値から前記第1のデジタル信号を減算し、前記出力信号と前記対象信号との間の周波数差及び位相差を示す第3のデジタル信号を得るデジタル位相周波数検出部と、
前記第3のデジタル信号を平滑化して前記デジタル制御信号を生成するフィルタ処理を行うデジタルフィルタと、
前記第1のデジタル信号に基づいて、前記基準信号の周期毎に、次の周期において当該基準信号と位相が一致する信号を第1の選択信号として、当該第1の選択信号よりも位相の進んだ信号を第2の選択信号として、当該第1の選択信号よりも位相の遅れた信号を第3の選択信号として前記多相信号から順次選択する信号選択部と、
前記第2の選択信号及び第3の選択信号のいずれか一方と前記基準信号との間の位相差を示す第1のアナログ信号と、前記第2の選択信号及び第3の選択信号のいずれか他方と前記第1の選択信号との間の位相差を示す第2のアナログ信号とを得るアナログ位相検出部と、
前記第1のアナログ信号及び前記第2のアナログ信号を平滑化して前記アナログ制御信号を生成するフィルタ処理を行うアナログフィルタと、
前記第3のデジタル信号に基づき前記出力信号及び前記対象信号の周波数及び位相が一致したことを検出すると、前記アナログ制御信号が前記制御発振器に与えられるように前記アナログ制御信号の信号経路を切り替えるロック検出部と
を具備することを特徴とする位相同期回路。 - 前記デジタル位相周波数検出部、前記デジタルフィルタ、前記制御発振器及び前記変換部は、第1のループ帯域を有する第1のループを形成し、
前記アナログ位相検出部、前記アナログフィルタ、前記制御発振器及び前記信号選択部は、前記第1のループ帯域よりも広い第2のループ帯域を有する第2のループを形成することを特徴とする請求項6記載の位相同期回路。 - 前記アナログ制御信号は差動信号であることを特徴とする請求項6記載の位相同期回路。
- 前記増幅器は、単相増幅器であることを特徴とする請求項6記載の位相同期回路。
- 前記増幅器は、差動増幅器であることを特徴とする請求項6記載の位相同期回路。
- 前記アナログ制御信号の信号レベルを増幅してから前記制御発振器に与える増幅器を更に具備することを特徴とする請求項6記載の位相同期回路。
- 請求項1記載の位相同期回路を含み、前記出力信号をクロック信号として生成するクロック生成部と、
前記クロック信号に従ってサンプリングを行うアナログ−デジタル変換器とを具備することを特徴とする受信機。
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