JP5278029B2 - Power factor correction circuit - Google Patents

Power factor correction circuit Download PDF

Info

Publication number
JP5278029B2
JP5278029B2 JP2009039656A JP2009039656A JP5278029B2 JP 5278029 B2 JP5278029 B2 JP 5278029B2 JP 2009039656 A JP2009039656 A JP 2009039656A JP 2009039656 A JP2009039656 A JP 2009039656A JP 5278029 B2 JP5278029 B2 JP 5278029B2
Authority
JP
Japan
Prior art keywords
signal
control circuit
output
circuit
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009039656A
Other languages
Japanese (ja)
Other versions
JP2010200410A (en
Inventor
悟朗 中尾
雅暢 中條
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Omron Corp
Original Assignee
Omron Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Omron Corp filed Critical Omron Corp
Priority to JP2009039656A priority Critical patent/JP5278029B2/en
Publication of JP2010200410A publication Critical patent/JP2010200410A/en
Application granted granted Critical
Publication of JP5278029B2 publication Critical patent/JP5278029B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P80/00—Climate change mitigation technologies for sector-wide applications
    • Y02P80/10—Efficient use of energy, e.g. using compressed air or pressurized fluid as energy carrier

Landscapes

  • Rectifiers (AREA)
  • Dc-Dc Converters (AREA)

Description

本発明は、力率改善回路に関し、特に、PFC回路による同期整流を容易で、かつ、安定的に実現できるようにした力率改善回路に関する。   The present invention relates to a power factor correction circuit, and more particularly, to a power factor correction circuit that can easily and stably realize synchronous rectification by a PFC circuit.

従来より、スイッチング電源において、入力電流の実効値を減らす方法として、力率改善回路が知られている。   Conventionally, a power factor correction circuit is known as a method for reducing the effective value of an input current in a switching power supply.

図１は、従来の力率改善回路の構成を示している。   FIG. 1 shows the configuration of a conventional power factor correction circuit.

力率改善回路は、入力端子１ａ，１ｂ、ダイオードブリッジ１１、コンデンサ１２、昇圧回路１３、コンデンサ１４、および出力端子２ａ，２ｂより構成されている。力率改善回路は、主に入力端子１ａ，１ｂより供給される交流電源をダイオードブリッジ１１により整流して直流電源に変換すると共に、昇圧回路１３により昇圧しつつ、高周波スイッチングにより、電圧波形に対して相似形の電流波形を形成し、力率を改善して出力端子２ａ，２ｂより昇圧した電圧を出力する。   The power factor correction circuit includes input terminals 1a and 1b, a diode bridge 11, a capacitor 12, a booster circuit 13, a capacitor 14, and output terminals 2a and 2b. The power factor correction circuit mainly rectifies the AC power supplied from the input terminals 1a and 1b by the diode bridge 11 and converts it into a DC power supply. Thus, a similar current waveform is formed, the power factor is improved, and a boosted voltage is output from the output terminals 2a and 2b.

ダイオードブリッジ１１は、端子１ａ，１ｂより供給される交流電源を整流して、昇圧回路１３のインダクタ３１方向の出力端子から出力する。ダイオードブリッジ１１の出力端子は、インダクタ３１の一方の端部、およびコンデンサ１２の一方の端部に接続されている。インダクタ３１は、一方の端部がダイオードブリッジ１１の出力端子、およびコンデンサ１２の一方の端部に接続され、他方の端部が、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）３２のドレイン、およびダイオード３３のアノードに接続されている。MOSFET３２のドレインは、インダクタ３１の他方の端部、およびダイオード３３のアノードに接続されており、ソースは、接地されると共に出力端子２ｂに接続されており、ゲートは、PFC（Power Factor Control）制御回路３４に接続されている。   The diode bridge 11 rectifies the AC power supplied from the terminals 1a and 1b and outputs it from the output terminal of the booster circuit 13 in the direction of the inductor 31. The output terminal of the diode bridge 11 is connected to one end of the inductor 31 and one end of the capacitor 12. The inductor 31 has one end connected to the output terminal of the diode bridge 11 and one end of the capacitor 12, and the other end connected to the drain of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) 32 and a diode 33. Connected to the anode. The drain of the MOSFET 32 is connected to the other end of the inductor 31 and the anode of the diode 33, the source is grounded and connected to the output terminal 2b, and the gate is PFC (Power Factor Control) controlled. The circuit 34 is connected.

ダイオード３３のアノードは、インダクタ３１の他方の端部、およびMOSFET３２のドレインに接続され、カソードは、コンデンサ１４の一方の端部、および出力端子２ａに接続されている。コンデンサ１４の一方の端部は、ダイオード３３のカソード、および出力端子２ａに接続され、他方の端部は、接地されると共に出力端子２ｂに接続されている。   The anode of the diode 33 is connected to the other end of the inductor 31 and the drain of the MOSFET 32, and the cathode is connected to one end of the capacitor 14 and the output terminal 2a. One end of the capacitor 14 is connected to the cathode of the diode 33 and the output terminal 2a, and the other end is grounded and connected to the output terminal 2b.

昇圧回路１３のPFC制御回路３４は、高周波制御によりMOSFET３２のオンまたはオフを制御して、インダクタ３１を介して出力される電流波形をサイン波に近似する。   The PFC control circuit 34 of the booster circuit 13 controls the on / off of the MOSFET 32 by high frequency control, and approximates the current waveform output through the inductor 31 to a sine wave.

次に、図１の力率改善回路の動作について説明する。   Next, the operation of the power factor correction circuit of FIG. 1 will be described.

ダイオードブリッジ１１は、端子１ａ，１ｂより供給される交流電源を整流して、図２の最上段で示されるような直流電源とする。   The diode bridge 11 rectifies the AC power supplied from the terminals 1a and 1b to obtain a DC power as shown in the uppermost stage of FIG.

MOSFET３２は、PFC制御回路３４によりオン、またはオフが高周波制御され、図２の上から４段目で示されるように、電圧波形に対して、相似形となるような電流波形を生成し、出力端子２ａ，２ｂより出力する。この際、インダクタ３１とダイオード３３により電圧が昇圧される。   The MOSFET 32 is turned on or off by the PFC control circuit 34 at a high frequency, and generates a current waveform that is similar to the voltage waveform as shown in the fourth stage from the top of FIG. Output from terminals 2a and 2b. At this time, the voltage is boosted by the inductor 31 and the diode 33.

すなわち、図１の力率改善回路は、入力電源の電圧を昇圧すると共に、入力電流の位相を電圧波形と相似の波形に成形することで力率を改善している。   That is, the power factor correction circuit of FIG. 1 boosts the voltage of the input power supply and improves the power factor by shaping the phase of the input current into a waveform similar to the voltage waveform.

この力率改善回路においては、ダイオード３３によりロス（電力損失）が発生することが知られている。   In this power factor correction circuit, it is known that a loss (power loss) is generated by the diode 33.

ダイオードのロスは平均電流×ダイオードの順方向電圧（VF）で決まり、単純にダイオードの順方向電圧がより小さければダイオードのロスは低減させることができるが、半導体の構造上の問題から、ダイオードの順方向電圧の下限には限界があるとされている。   The diode loss is determined by the average current x diode forward voltage (VF). If the diode forward voltage is lower, the diode loss can be reduced. There is a limit to the lower limit of the forward voltage.

そこで、従来より、ダイオードのロスを減らす事を目的として、同期整流が知られている。この技術はダイオードをMOSFETに置き換えることで、ロスを低減させる回路概念であり、単純に全てのダイオードに対して、同様の技術で可能に出来るものではない。   Thus, synchronous rectification is conventionally known for the purpose of reducing diode loss. This technology is a circuit concept that reduces the loss by replacing the diode with a MOSFET, and it cannot simply be made possible with the same technology for all diodes.

同期整流に関しては、例えば、フォワード型のDC-DC（Direct Current-Direct Current）コンバータにおいて、トランスの補助巻き線を利用して、同期整流を実現する技術が提案されている（特許文献１，２参照）。   As for synchronous rectification, for example, in a forward type DC-DC (Direct Current-Direct Current) converter, a technique for realizing synchronous rectification by using an auxiliary winding of a transformer has been proposed (Patent Documents 1 and 2). reference).

特開２００４−１８０３８６号公報JP 2004-180386 A 特開平９−１５４２７６号公報Japanese Patent Laid-Open No. 9-154276

しかしながら、引用文献１に記載の技術の場合、PFCのコイルに補助巻き線を設け、同様に行うと安定したゲート電圧を供給できないのと同時に制御が困難となる。すなわち、力率改善回路の入力電圧は整流されているが、平滑されておらずサイン波となる。このため、力率改善回路のコイルに印加される電圧はAC入力電圧の位相によって変化するので、補助巻き線を設けたとしても、入力電圧の位相によって、補助巻き線の電圧が変化するため、制御を実現するには困難が伴う。   However, in the case of the technique described in the cited document 1, if the auxiliary winding is provided in the coil of the PFC and the same is performed, a stable gate voltage cannot be supplied and at the same time control becomes difficult. That is, the input voltage of the power factor correction circuit is rectified, but is not smoothed and becomes a sine wave. For this reason, since the voltage applied to the coil of the power factor correction circuit changes depending on the phase of the AC input voltage, even if an auxiliary winding is provided, the voltage of the auxiliary winding changes depending on the phase of the input voltage. There are difficulties associated with achieving control.

また、引用文献２の技術の場合、理想素子であれば実現できるが、MOSFETには、ゲート-ソース間やゲート-ドレイン間に1000pF程度の入力容量が存在し、それぞれのゲート信号が同時にHighになってしまう瞬間があり、過大な貫通電流が流れ、スイッチング電源が破壊されてしまう可能性があった。   In the case of the technique of reference document 2, it can be realized with an ideal element, but the MOSFET has an input capacitance of about 1000 pF between the gate and the source and between the gate and the drain, and the gate signals are simultaneously set to High. There is a possibility that an excessive through current flows and the switching power supply is destroyed.

本発明はこのような状況に鑑みてなされたものであり、特に、PFC回路による同期整流を容易で、かつ、安定的に実現できるようにするものである。   The present invention has been made in view of such a situation, and in particular, enables synchronous rectification by a PFC circuit to be easily and stably realized.

本発明の一側面の力率改善回路は、交流電圧を全波整流する全波整流回路と、前記全波整流回路により全波整流された出力に直列接続されたインダクタと、前記インダクタの出力とグランドとの間の接続、または非接続を切り替える第１のスイッチング手段と、前記インダクタの出力と直列に接続され、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のボディダイオード(MOSFETの構造上必ず内部に等価的に存在する寄生ダイオードの事である)のアノード側が前記インダクタの出力と、負荷との間の接続、または非接続を切り替える第２のスイッチング手段と、前記第１のスイッチング手段の動作を制御するオン信号またはオフ信号の出力信号を出力するPFC（Power Factor Control）制御回路と、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオン信号である場合、前記PFC制御回路の出力信号が出力されてから所定時間遅延させた後、オン信号を出力し、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオフ信号である場合、前記PFC制御回路の出力信号と同期して、オフ信号を出力する第１の制御回路と、前記第１の制御回路からのオン信号に基づいて、前記第１のスイッチング手段をオンに制御し、前記第１の制御回路からのオフ信号に基づいて、前記第１のスイッチング手段をオフに制御する第１のオンオフ制御回路と、前記PFC制御回路の出力信号と同期して、前記PFC制御回路がオン信号の場合、オフ信号を出力し、前記PFC制御回路がオフ信号の場合、オン信号を出力する第２の制御回路と、前記第２の制御回路からのオン信号に基づいて、前記第２のスイッチング手段をオンに制御し、前記第２の制御回路からのオフ信号に基づいて、前記第２のスイッチング手段をオフに制御する第２のオンオフ制御回路とを備える。   A power factor correction circuit according to one aspect of the present invention includes a full-wave rectification circuit that full-wave rectifies an AC voltage, an inductor that is connected in series to an output that is full-wave rectified by the full-wave rectification circuit, and an output of the inductor. A first switching means for switching between connection and disconnection with the ground and the output of the inductor are connected in series, and a body diode of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) The second switching means for switching connection or non-connection between the output of the inductor and the load, and the operation of the first switching means. A power factor control (PFC) control circuit that outputs an output signal of an on signal or an off signal, and an output signal of the PFC control circuit is the first switching device. When the output signal is an ON signal, the output signal of the PFC control circuit is delayed for a predetermined time after being output, and then the ON signal is output. The output signal of the PFC control circuit is the OFF signal of the first switching means. In some cases, a first control circuit that outputs an off signal in synchronization with an output signal of the PFC control circuit, and the first switching means is turned on based on an on signal from the first control circuit. A first on / off control circuit that controls and controls the first switching means to turn off based on an off signal from the first control circuit; and the PFC in synchronization with an output signal of the PFC control circuit When the control circuit is an on signal, an off signal is output. When the PFC control circuit is an off signal, the second control circuit outputs an on signal, and the on signal from the second control circuit, Said second switching And a second on / off control circuit for controlling the second switching means to be turned off based on an off signal from the second control circuit.

前記第１のスイッチング手段には、Nch-MOSFETのドレインとインダクタとが接続されるようにすることができる。   The first switching means may be connected to the drain of an Nch-MOSFET and an inductor.

第２のスイッチング手段は、Nch-MOSFETとすることができる。   The second switching means can be an Nch-MOSFET.

前記第１の制御回路には、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオン信号である場合、前記PFC制御回路の出力信号が出力されてから所定時間遅延させた後、オン信号を出力する、PFC制御回路の出力と、直列に接続された抵抗器を設けるようにさせることができ、前記抵抗器の出力が、コンデンサを介してグランドと接続され、前記抵抗器と並列にダイオードが接続され、前記ダイオードのカソードがPFC制御回路の出力と接続され、前記コンデンサの充電電圧が所定の電圧より高くなったとき、前記オン信号を出力し、前記充電電圧が前記所定の電圧より低くなったとき、前記オフ信号を出力するようにすることができる。 When the output signal of the PFC control circuit is the ON signal of the first switching means, the first control circuit is turned on after being delayed for a predetermined time after the output signal of the PFC control circuit is output. It is possible to provide a resistor connected in series with the output of the PFC control circuit that outputs a signal, and the output of the resistor is connected to the ground via a capacitor and in parallel with the resistor The diode is connected, the cathode of the diode is connected to the output of the PFC control circuit, and when the charging voltage of the capacitor becomes higher than a predetermined voltage, the ON signal is output, and the charging voltage is higher than the predetermined voltage. When it becomes low, the off signal can be outputted.

前記第１の制御回路には、前記コンデンサの充電電圧と、所定の電圧とを比較するコンパレータを設けるようにさせることができ、前記コンパレータの比較結果の出力と同期して、前記コンデンサの電圧が所定の電圧より高くなったとき、前記オン信号を出力し、前記電圧が前記所定の電圧より低くなったとき、前記オフ信号を出力させるようにすることができる。   The first control circuit may be provided with a comparator that compares the charging voltage of the capacitor with a predetermined voltage, and the voltage of the capacitor is synchronized with the output of the comparison result of the comparator. The on signal may be output when the voltage becomes higher than a predetermined voltage, and the off signal may be output when the voltage becomes lower than the predetermined voltage.

前記第１のスイッチング手段がオフした事を検知するオフ検知回路を更に設けるようにさせることができ、前記第２の制御回路には、前記オフ検知回路により前記第１のスイッチング手段がオフしたことが検知される場合、かつ、前記PFC制御回路から出力された出力信号がオフ信号である場合、オン信号を出力し、前記検知回路により前記第１のスイッチング手段がオフしたことが検知されない場合、または、前記PFC制御回路から出力された出力信号がオン信号である場合、オフ信号を出力させるようにすることができる。   An off detection circuit for detecting that the first switching means is turned off can be further provided. The second control circuit has the first switching means turned off by the off detection circuit. Is detected, and when the output signal output from the PFC control circuit is an off signal, an on signal is output, and when the detection circuit does not detect that the first switching means is off, Alternatively, when the output signal output from the PFC control circuit is an ON signal, an OFF signal can be output.

前記検知回路には、前記第１のスイッチング手段の両端の電圧が、所定の電圧よりも高いとき、前記第１のスイッチング手段がオフの状態となったことを検知させるようにすることができる。   The detection circuit may be configured to detect that the first switching unit is turned off when a voltage across the first switching unit is higher than a predetermined voltage.

第２のスイッチング手段をオン状態にする出力電圧よりも高い電圧を生成するチャージポンプ回路を更にもうけるようにさせることができる。   It is possible to further provide a charge pump circuit that generates a voltage higher than an output voltage for turning on the second switching means.

前記チャージポンプ回路には、前記PFC制御回路の供給電圧を基準に、ダイオードのアノードが接続され、カソードと前記インダクタの出力との間にコンデンサを接続することができる。   A diode anode is connected to the charge pump circuit with reference to a supply voltage of the PFC control circuit, and a capacitor can be connected between the cathode and the output of the inductor.

本発明の一側面の力率改善回路における、交流電圧を全波整流する全波整流回路とは、ダイオードブリッジであり、前記インダクタの出力とグランドとの間の接続、または非接続を切り替える第１のスイッチング手段とは、例えば、PFC制御回路により直接制御される第１のMOSFETであり、前記インダクタの出力と直列に接続され、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のボディダイオードのアノード側が前記インダクタの出力と、負荷との間の接続、または非接続を切り替える第２のスイッチング手段とは、例えば、第２のMOSFETであり、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオン信号である場合、前記PFC制御回路の出力信号が出力されてから所定時間遅延させた後、オン信号を出力し、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオフ信号である場合、前記PFC制御回路の出力信号と同期して、オフ信号を出力する第１の制御回路とは、例えば、PFC制御回路の出力信号に基づいて第１のMOSFETのオンまたはオフを制御する出力信号を出力する制御回路であり、前記第１の制御回路からのオン信号に基づいて、前記第１のスイッチング手段をオンに制御し、前記第１の制御回路からのオフ信号に基づいて、前記第１のスイッチング手段をオフに制御する第１のオンオフ制御回路とは、例えば、第１の制御回路の出力信号により第１のMOSFETをオンまたはオフするコンプリメンタリ回路からなるオンオフ回路であり、前記PFCの制御回路の出力信号と同期して、前記PFC制御回路がオン信号の場合、オフ信号を出力し、前記PFC制御回路がオフ信号の場合、オン信号を出力する第２の制御回路とは、例えば、第２のMOSFETのオン信号またはオフ信号を出力信号として出力する制御回路であり、前記第２の制御回路からのオン信号に基づいて、前記第２のスイッチング手段をオンに制御し、前記第２の制御回路からのオフ信号に基づいて、前記第２のスイッチング手段をオフに制御する第２のオンオフ制御回路とは、例えば、第２の制御回路からの出力信号に基づいて、第２のMOSFETをオンまたはオフに制御するコンプリメンタリ回路からなるオンオフ回路である。   In the power factor correction circuit according to one aspect of the present invention, the full-wave rectification circuit that full-wave rectifies an AC voltage is a diode bridge, and a first that switches connection or non-connection between the output of the inductor and the ground. The switching means is, for example, a first MOSFET that is directly controlled by a PFC control circuit, connected in series with the output of the inductor, and the anode side of the body diode of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is the inductor. The second switching means for switching the connection between the output and the load or the non-connection is, for example, a second MOSFET, and the output signal of the PFC control circuit is an ON signal of the first switching means. When the output signal of the PFC control circuit is output, the output signal of the PFC control circuit is output after being delayed for a predetermined time, and then the ON signal is output. In the case of the off signal of the first switching means, the first control circuit that outputs the off signal in synchronization with the output signal of the PFC control circuit is, for example, based on the output signal of the PFC control circuit. A control circuit for outputting an output signal for controlling on or off of the first MOSFET, wherein the first switching means is controlled to be on based on an on signal from the first control circuit, and the first The first on / off control circuit that controls the first switching means to be turned off based on an off signal from the control circuit is, for example, to turn on or off the first MOSFET by an output signal of the first control circuit. An on / off circuit composed of a complementary circuit, in synchronization with the output signal of the control circuit of the PFC, when the PFC control circuit is an on signal, an off signal is output, and when the PFC control circuit is an off signal, For example, the second control circuit that outputs an ON signal is a control circuit that outputs an ON signal or an OFF signal of the second MOSFET as an output signal. Based on the ON signal from the second control circuit, The second on / off control circuit that controls the second switching means to turn on and controls the second switching means to turn off based on the off signal from the second control circuit is, for example, This is an on / off circuit composed of a complementary circuit that controls the second MOSFET to be turned on or off based on an output signal from the control circuit.

すなわち、第１の制御回路は、PFC制御回路より第１のMOSFETのオンに制御する信号が供給されてくると、所定時間だけ遅延させて第１のMOSFETをオンの状態にさせ、オフに制御する信号が供給されてくると、同期してオフの状態にさせる。第２の制御回路は、PFC制御回路より第１のMOSFETをオンに制御する信号が供給されてくると、第２のMOSFETを同期してオフの状態にさせ、PFC制御回路より第１のMOSFETをオフに制御する信号が供給されてくると、同期して第２のMOSFETをオンの状態にさせる。   That is, when a signal for controlling the first MOSFET to be turned on is supplied from the PFC control circuit, the first control circuit delays by a predetermined time to turn on the first MOSFET and controls it to turn off. When a signal to be supplied is supplied, the signal is turned off in synchronization. When the signal for controlling the first MOSFET to be turned on is supplied from the PFC control circuit, the second control circuit causes the second MOSFET to be turned off in synchronization, and the PFC control circuit causes the first MOSFET to be turned off. When a signal for controlling is turned off, the second MOSFET is turned on in synchronization.

結果として、PFC制御回路により第１のMOSFETをオンさせる制御信号が供給される場合、第２のMOSFETの持つ固有容量により、第２のMOSFETのゲート−ソース間電圧が、充分に低減されるまで遅延させた後、第１のMOSFETをオンにさせるので、第１および第２のMOSFETが同時オンとなる状態を回避することができる。また、PFC制御回路により第１のMOSFETをオフにさせる制御信号が供給される場合、第１のMOSFETのドレイン−ソース間の電圧が充分に上昇された状態を検出した後、第２のMOSFETをオンの状態に制御することにより、やはり、第１および第２のMOSFETが同時オンとなる状態を回避することができる。また、第１のMOSFETをオフする時はPFC制御回路の出力信号と同期させる事で力率改善機能も有効に機能させることができる。   As a result, when the control signal for turning on the first MOSFET is supplied by the PFC control circuit, the gate-source voltage of the second MOSFET is sufficiently reduced due to the inherent capacitance of the second MOSFET. Since the first MOSFET is turned on after the delay, a state in which the first and second MOSFETs are simultaneously turned on can be avoided. When a control signal for turning off the first MOSFET is supplied by the PFC control circuit, the second MOSFET is turned on after detecting that the drain-source voltage of the first MOSFET is sufficiently increased. By controlling the on state, the state where the first and second MOSFETs are simultaneously turned on can be avoided. In addition, when the first MOSFET is turned off, the power factor improvement function can be made to function effectively by synchronizing with the output signal of the PFC control circuit.

本発明によれば、PFC回路による同期整流を容易で、かつ、安定的に実現させることが可能となる。   According to the present invention, synchronous rectification by a PFC circuit can be easily and stably realized.

従来の力率改善回路の構成を説明する図である。It is a figure explaining the structure of the conventional power factor improvement circuit. 従来の力率改善回路の動作を説明する図である。It is a figure explaining operation | movement of the conventional power factor improvement circuit. 本発明を適用した力率改善回路の動作を説明する一実施の形態の構成例を示す図である。It is a figure which shows the structural example of one Embodiment explaining operation | movement of the power factor improvement circuit to which this invention is applied. 図３の力率改善回路の動作を説明する図である。It is a figure explaining operation | movement of the power factor improvement circuit of FIG. 図３の力率改善回路の動作を説明する図である。It is a figure explaining operation | movement of the power factor improvement circuit of FIG.

図３は、本発明を適用した力率改善回路の一実施の形態の構成例を示す図である。   FIG. 3 is a diagram showing a configuration example of an embodiment of a power factor correction circuit to which the present invention is applied.

図３の力率改善回路は、ダイオードブリッジ１０１、インダクタ１０２、Nch-MOSFET（Metal Oxide Semiconductor Field Effect Transistor）（以降、単にMOSFETと称する）１０３，１０４、PFC（Power Factor Control）制御回路１０５、制御回路１０６、オンオフ回路１０７、オフ検知回路１０８、制御回路１０９、チャージポンプ回路１１０、オンオフ回路１１１、コンデンサ１１２、負荷１１３、および直流電源１１４より構成されている。   3 includes a diode bridge 101, an inductor 102, an Nch-MOSFET (Metal Oxide Semiconductor Field Effect Transistor) (hereinafter simply referred to as a MOSFET) 103, 104, a PFC (Power Factor Control) control circuit 105, a control. The circuit 106, on / off circuit 107, off detection circuit 108, control circuit 109, charge pump circuit 110, on / off circuit 111, capacitor 112, load 113, and DC power supply 114 are configured.

ダイオードブリッジ１０１の出力端子は、インダクタ１０２の一方の端部に接続されており、４個のダイオードより構成されており、交流電源を全波整流して直流電源に変換し出力する。   The output terminal of the diode bridge 101 is connected to one end of the inductor 102 and is composed of four diodes. The AC power supply is full-wave rectified and converted into a DC power supply for output.

インダクタ１０２の一方の端部は、ダイオードブリッジ１０１の出力端子に接続されており、他方の端部は、MOSFET１０３のドレイン、オフ検知回路１０８の抵抗１６１の一方の端部、チャージポンプ回路１１０のコンデンサ２０２の他方の端部、オンオフ回路１１１の抵抗２１７の他方の端部、抵抗２１８の一方の端部、およびMOSFET１０４のソースに接続されている。   One end of the inductor 102 is connected to the output terminal of the diode bridge 101, and the other end is the drain of the MOSFET 103, one end of the resistor 161 of the off detection circuit 108, and the capacitor of the charge pump circuit 110. The other end of 202, the other end of the resistor 217 of the on / off circuit 111, one end of the resistor 218, and the source of the MOSFET 104 are connected.

MOSFET１０３のドレインは、インダクタ１０２の他方の端部、オフ検知回路１０８の抵抗１６１の一方の端部、チャージポンプ回路１１０のコンデンサ２０２の他方の端部、オンオフ回路１１１の抵抗２１７の他方の端部、抵抗２１８の一方の端部、およびMOSFET１０４のソースに接続されている。MOSFET１０３のソースは接地されており、ゲートは、オンオフ回路１０７のトランジスタ１５３のエミッタ、およびトランジスタ１５４のエミッタに接続されている。MOSFET１０３は、オンオフ回路１０７より供給される信号により高周波でオン、またはオフが制御されることにより、ダイオードブリッジ１０１により整流された直流電源の電流波形を電圧波形と相似形の波形とすることで、力率を改善する。   The drain of the MOSFET 103 is the other end of the inductor 102, one end of the resistor 161 of the off detection circuit 108, the other end of the capacitor 202 of the charge pump circuit 110, and the other end of the resistor 217 of the on / off circuit 111. , One end of the resistor 218, and the source of the MOSFET 104. The source of the MOSFET 103 is grounded, and the gate is connected to the emitter of the transistor 153 and the emitter of the transistor 154 of the on / off circuit 107. The MOSFET 103 is controlled to be turned on or off at a high frequency by a signal supplied from the on / off circuit 107, so that the current waveform of the DC power source rectified by the diode bridge 101 is similar to the voltage waveform. Improve power factor.

MOSFET１０４のドレインは、コンデンサ１１２の一方の端部、および負荷１１３の一方の端部に接続されている。MOSFET１０４のゲートは、抵抗２１８の他方の端部、ダイオード２１４のカソード、およびトランジスタ２１５のエミッタに接続されている。MOSFET１０４のソースは、インダクタ１０２の他方の端部、MOSFET１０３のドレイン、オフ検知回路１０８の抵抗１６１の一方の端部、チャージポンプ回路１１０のコンデンサ２０２の他方の端部、オンオフ回路１１１の抵抗２１７の他方の端部、および抵抗２１８の一方の端部に接続されている。MOSFET１０４は、図１におけるダイオード３３と同様に機能するものであり、オンオフ回路１１１より供給される信号により高周波でオン、またはオフが制御される。   The drain of the MOSFET 104 is connected to one end of the capacitor 112 and one end of the load 113. The gate of MOSFET 104 is connected to the other end of resistor 218, the cathode of diode 214, and the emitter of transistor 215. The source of the MOSFET 104 is the other end of the inductor 102, the drain of the MOSFET 103, one end of the resistor 161 of the off detection circuit 108, the other end of the capacitor 202 of the charge pump circuit 110, and the resistor 217 of the on / off circuit 111. The other end and one end of the resistor 218 are connected. The MOSFET 104 functions in the same manner as the diode 33 in FIG. 1, and is turned on or off at a high frequency by a signal supplied from the on / off circuit 111.

PFC制御回路１０５は、制御回路１０６，１０９に接続されており、MOSFET１０３のオン、またはオフを制御する高周波の出力信号を発生し、制御回路１０６，１０９に供給する。   The PFC control circuit 105 is connected to the control circuits 106 and 109, generates a high-frequency output signal for controlling on / off of the MOSFET 103, and supplies the high-frequency output signal to the control circuits 106 and 109.

制御回路１０６は、タイミング制御回路１２１、および開放部１２２より構成されており、PFC制御回路１０５より供給されてくる出力信号に基づいて、MOSFET１０３をオン、またはオフに制御するオン信号またはオフ信号をオンオフ回路１０７に供給する。   The control circuit 106 includes a timing control circuit 121 and an open section 122. Based on the output signal supplied from the PFC control circuit 105, the control circuit 106 generates an on signal or an off signal that controls the MOSFET 103 to be on or off. This is supplied to the on / off circuit 107.

タイミング制御回路１２１は、抵抗１３１、コンデンサ１３２、コンパレータ１３３、抵抗１３４、および抵抗１３５より構成されている。抵抗１３１の一方の端部は、PFC制御回路１０５、および開放部１２２のダイオード１４１のカソードに接続されており、他方の端部は、コンデンサ１３２の一方の端部、ダイオード１４１のアノード、およびコンパレータ１３３の比較入力端子に接続されている。コンデンサ１３２の一方の端部は、抵抗１３１の他方の端部、ダイオード１４１のアノード、およびコンパレータ１３３の比較入力端子に接続されており、他方の端部は接地されている。   The timing control circuit 121 includes a resistor 131, a capacitor 132, a comparator 133, a resistor 134, and a resistor 135. One end of the resistor 131 is connected to the cathode of the PFC control circuit 105 and the diode 141 of the open section 122, and the other end is one end of the capacitor 132, the anode of the diode 141, and the comparator 133 is connected to the comparison input terminal. One end of the capacitor 132 is connected to the other end of the resistor 131, the anode of the diode 141, and the comparison input terminal of the comparator 133, and the other end is grounded.

コンパレータ１３３の比較入力端子（Vin+）には、抵抗１３１の他方の端部、コンデンサ１３２の一方の端部、およびダイオード１４１のアノードが接続されており、基準入力端子（Vin-）には、抵抗１３５の他方の端部、および抵抗１３４の一方の端部が接続されている。抵抗１３４の一方の端部は、コンパレータ１３３の基準入力端子、および抵抗１３５の他方の端部が接続されており、他方の端部は接地されている。コンパレータ１３３の出力端子は、オンオフ回路１０７の抵抗１５１の他方の端部、抵抗１５２の一方の端部、およびトランジスタ１５３のベースに接続されている。抵抗１３５の一方の端部は、電源１１４、抵抗１５１の一方の端部、トランジスタ１５３のコレクタ、抵抗１６３の一方の端部、抵抗１６６の一方の端部、およびダイオード２０１のアノードに接続されており、他方の端部は、コンパレータ１３３の基準入力端子、および抵抗１３４の一方の端部に接続されている。   The comparison input terminal (Vin +) of the comparator 133 is connected to the other end of the resistor 131, one end of the capacitor 132, and the anode of the diode 141. The reference input terminal (Vin−) has a resistance The other end of 135 and one end of the resistor 134 are connected. One end of the resistor 134 is connected to the reference input terminal of the comparator 133 and the other end of the resistor 135, and the other end is grounded. The output terminal of the comparator 133 is connected to the other end of the resistor 151 of the on / off circuit 107, one end of the resistor 152, and the base of the transistor 153. One end of the resistor 135 is connected to the power source 114, one end of the resistor 151, the collector of the transistor 153, one end of the resistor 163, one end of the resistor 166, and the anode of the diode 201. The other end is connected to the reference input terminal of the comparator 133 and one end of the resistor 134.

このような構成により、タイミング制御回路１２１は、PFC制御回路１０５より出力信号がオン信号（Hi信号）であるとき、抵抗１３１を介して徐々にコンデンサ１３２を充電させる。コンパレータ１３３は、比較入力端子に供給されるコンデンサ１３２の充電電圧が、所定時間だけ掛けて上昇し、コンパレータ１３３の基準入力端子に入力されている電圧（電源１１４より供給される電圧が、抵抗１３５，１３４の抵抗値により分圧された電圧）を超えるタイミングで、出力端子よりオン信号をオンオフ回路１０７に供給する。   With such a configuration, the timing control circuit 121 gradually charges the capacitor 132 via the resistor 131 when the output signal from the PFC control circuit 105 is an ON signal (Hi signal). In the comparator 133, the charging voltage of the capacitor 132 supplied to the comparison input terminal rises over a predetermined time, and the voltage input to the reference input terminal of the comparator 133 (the voltage supplied from the power supply 114 is the resistance 135). , 134 is supplied to the on / off circuit 107 from the output terminal at a timing exceeding the voltage divided by the resistance values of.

また、開放部１２２は、ダイオード１４１より構成されており、ダイオード１４１のカソードがPFC制御回路１０５、および抵抗１３１の一方の端部に接続されている。また、ダイオード１４１のアノードは、抵抗１３１の他方の端部、コンデンサ１３２の一方の端部、およびコンパレータ１３３の比較入力端子に接続されている。このような構成により、開放部１２２は、PFC制御回路１０５より出力信号がオフ信号（Low信号）であるとき、ダイオード１４１を介して瞬時にコンデンサ１３２に充電されている電圧を開放する。このとき、コンパレータ１３３は、比較入力端子に供給されるコンデンサ１３２の充電電圧が、瞬時に降下し、コンパレータ１３３の基準入力端子に入力されている電圧を下回るタイミングで、出力端子よりオフ信号をオンオフ回路１０７に供給する。   The open portion 122 includes a diode 141, and the cathode of the diode 141 is connected to one end of the PFC control circuit 105 and the resistor 131. The anode of the diode 141 is connected to the other end of the resistor 131, one end of the capacitor 132, and the comparison input terminal of the comparator 133. With such a configuration, when the output signal from the PFC control circuit 105 is an OFF signal (Low signal), the opening unit 122 instantaneously releases the voltage charged in the capacitor 132 via the diode 141. At this time, the comparator 133 turns on and off the off signal from the output terminal at a timing when the charging voltage of the capacitor 132 supplied to the comparison input terminal falls instantaneously and falls below the voltage input to the reference input terminal of the comparator 133. This is supplied to the circuit 107.

オンオフ回路１０７は、抵抗１５１，１５２、およびNPN型のトランジスタ１５３、およびPNP型のトランジスタ１５４より構成されている、コンプリメンタリ回路である。抵抗１５１の一方の端部は、電源１１４、抵抗１３５の一方の端部、トランジスタ１５３のコレクタ、抵抗１６３，１６６の一方の端部、およびダイオード２０１のアノードに接続されており、他方の端部は、トランジスタ１５３のベース、抵抗１５２の一方の端部、およびコンパレータ１３３の出力端子に接続されている。抵抗１５２の一方の端部は、抵抗１５１の他方の端部、トランジスタ１５３のベース、およびコンパレータ１３３の出力端子に接続されており、他方の端部は、トランジスタ１５４のベースに接続されている。   The on / off circuit 107 is a complementary circuit including resistors 151 and 152, an NPN transistor 153, and a PNP transistor 154. One end of the resistor 151 is connected to the power source 114, one end of the resistor 135, the collector of the transistor 153, one end of the resistors 163 and 166, and the anode of the diode 201, and the other end Are connected to the base of the transistor 153, one end of the resistor 152, and the output terminal of the comparator 133. One end of the resistor 152 is connected to the other end of the resistor 151, the base of the transistor 153, and the output terminal of the comparator 133, and the other end is connected to the base of the transistor 154.

トランジスタ１５３のベースは、抵抗１５１の他方の端部、抵抗１５２の一方の端部、およびコンパレータ１３３の出力端子に接続されている。トランジスタ１５３のコレクタは、電源１１４、抵抗１３５の一方の端部、ダイオード２０１のアノード、抵抗１５１の一方の端部、および抵抗１６３，１６６の一方の端部に接続されている。トランジスタ１５３のエミッタは、MOSFET１０３のゲート、およびトランジスタ１５４のエミッタに接続されている。トランジスタ１５４のベースは、抵抗１５２の他方の端部に接続されており、コレクタは接地され、エミッタは、トランジスタ１５３のエミッタ、およびMOSFET１０３のゲートに接続されている。   The base of the transistor 153 is connected to the other end of the resistor 151, one end of the resistor 152, and the output terminal of the comparator 133. The collector of the transistor 153 is connected to the power source 114, one end of the resistor 135, the anode of the diode 201, one end of the resistor 151, and one end of the resistors 163 and 166. The emitter of the transistor 153 is connected to the gate of the MOSFET 103 and the emitter of the transistor 154. The base of the transistor 154 is connected to the other end of the resistor 152, the collector is grounded, and the emitter is connected to the emitter of the transistor 153 and the gate of the MOSFET 103.

オンオフ回路１０７は、このような構成により、制御回路１０６よりMOSFET１０３のオン信号が供給されると、トランジスタ１５３，１５４をオンの状態となるので、MOSFET１０３のゲート電圧をHiに制御することにより、MOSFET１０３をオンに制御すると共に、オフ信号が供給されるとトランジスタ１５３，１５４をオフの状態となるので、MOSFET１０３のゲート電圧をLowに制御することにより、MOSFET１０３をオフに制御する。   With such a configuration, the on / off circuit 107 turns on the transistors 153 and 154 when the on signal of the MOSFET 103 is supplied from the control circuit 106. Therefore, the gate voltage of the MOSFET 103 is controlled to Hi, thereby controlling the MOSFET 103. Is turned on and when the off signal is supplied, the transistors 153 and 154 are turned off, so that the MOSFET 103 is controlled to be turned off by controlling the gate voltage of the MOSFET 103 to low.

オフ検知回路１０８は、抵抗１６１乃至１６４、および抵抗１６６、並びにコンパレータ１６５より構成されており、MOSFET１０３がオフの状態であることを検知すると、制御回路１０９の重複防止回路１７１にMOSFET１０３のオフ検知信号を供給する。   The off detection circuit 108 includes resistors 161 to 164, a resistor 166, and a comparator 165. When the off detection circuit 108 detects that the MOSFET 103 is off, the off detection signal of the MOSFET 103 is sent to the duplication prevention circuit 171 of the control circuit 109. Supply.

抵抗１６１の一方の端部は、インダクタ１０２の他方の端部、MOSFET１０３のドレイン、コンデンサ２０２の他方の端部、抵抗２１７の他方の端部、抵抗２１８の一方の端部、およびMOSFET１０４のソースに接続されており、他方の端部は、抵抗１６２の一方の端部、およびコンパレータ１６５の基準入力端子に接続されている。抵抗１６２の一方の端部は、抵抗１６１の他方の端部、およびコンパレータ１６５の基準入力端子に接続されており、他方の端部は接地されている。抵抗１６３の一方の端部は、電源１１４、抵抗１３５の一方の端部、ダイオード２０１のアノード、抵抗１５１の一方の端部、トランジスタ１５３のコレクタ、抵抗１６６の一方の端部に接続されており、他方の端部は、抵抗１６４の一方の端部、およびコンパレータ１６５の比較入力端子に接続されている。   One end of the resistor 161 is connected to the other end of the inductor 102, the drain of the MOSFET 103, the other end of the capacitor 202, the other end of the resistor 217, one end of the resistor 218, and the source of the MOSFET 104. The other end is connected to one end of the resistor 162 and the reference input terminal of the comparator 165. One end of the resistor 162 is connected to the other end of the resistor 161 and the reference input terminal of the comparator 165, and the other end is grounded. One end of the resistor 163 is connected to the power source 114, one end of the resistor 135, the anode of the diode 201, one end of the resistor 151, the collector of the transistor 153, and one end of the resistor 166. The other end is connected to one end of the resistor 164 and the comparison input terminal of the comparator 165.

抵抗１６４の一方の端部は、抵抗１６３の他方の端部、およびコンパレータの比較入力端子に接続されており、他方の端部は接地されている。   One end of the resistor 164 is connected to the other end of the resistor 163 and the comparison input terminal of the comparator, and the other end is grounded.

コンパレータ１６５の比較入力端子は、抵抗１６３の他方の端部、および抵抗１６４の一方の端部に接続されており、基準入力端子は、抵抗１６１の他方の端部、および抵抗１６２の一方の端部に接続されている。コンパレータ１６５の出力端子は、制御回路１０９の重複防止回路１７１におけるコンデンサ１８１の一方の端部、および抵抗１８２の一方の端部に接続されている。   The comparison input terminal of the comparator 165 is connected to the other end of the resistor 163 and one end of the resistor 164, and the reference input terminal is the other end of the resistor 161 and one end of the resistor 162. Connected to the department. The output terminal of the comparator 165 is connected to one end of the capacitor 181 and one end of the resistor 182 in the duplication prevention circuit 171 of the control circuit 109.

抵抗１６６の一方の端部は、電源１１４、抵抗１３５の一方の端部、ダイオード２０１のアノード、抵抗１５１の一方の端部、トランジスタ１５３のコレクタ、抵抗１６３の一方の端部に接続されており、他方の端部は、コンパレータ１６５の出力端子、コンデンサ１８１の一方の端部、および抵抗１８２の一方の端部に接続されている。   One end of the resistor 166 is connected to the power source 114, one end of the resistor 135, the anode of the diode 201, one end of the resistor 151, the collector of the transistor 153, and one end of the resistor 163. The other end is connected to the output terminal of the comparator 165, one end of the capacitor 181, and one end of the resistor 182.

このような構成により、オフ検知回路１０８は、MOSFET１０３のドレイン−ソース間電位を抵抗１６１，１６２の中間電位として測定し、MOSFET１０３がオフとなった場合、すなわち、コンパレータ１６５の比較入力端子が０Vとならず、抵抗１６３，１６４の中間電位として設定される基準入力端子の電圧よりも高い電圧となったとき、出力端子よりオフ検知信号としてLowの信号を出力する。   With this configuration, the off detection circuit 108 measures the drain-source potential of the MOSFET 103 as an intermediate potential between the resistors 161 and 162, and when the MOSFET 103 is turned off, that is, the comparison input terminal of the comparator 165 is 0V. Instead, when the voltage becomes higher than the voltage of the reference input terminal set as the intermediate potential of the resistors 163 and 164, a Low signal is output as an OFF detection signal from the output terminal.

制御回路１０９は、重複防止回路１７１，１７２より構成されている。   The control circuit 109 includes duplication prevention circuits 171 and 172.

重複防止回路１７１は、コンデンサ１８１、抵抗１８２，１８３、およびトランジスタ１８４より構成されている。コンデンサ１８１は、一方の端部が抵抗１６６の他方の端部、コンパレータ１６５の出力端子、および抵抗１８２の一方の端部に接続されており、他方の端部は、抵抗１８２の他方の端部、抵抗１８３の一方の端部、およびトランジスタ１８４のベースに接続されている。   The duplication prevention circuit 171 includes a capacitor 181, resistors 182 and 183, and a transistor 184. The capacitor 181 has one end connected to the other end of the resistor 166, the output terminal of the comparator 165, and one end of the resistor 182, and the other end is the other end of the resistor 182. , One end of the resistor 183, and the base of the transistor 184.

抵抗１８２の一方の端部は、一方の端部が抵抗１６６の他方の端部、コンパレータ１６５の出力端子、およびコンデンサ１８１の一方の端部に接続されており、他方の端部は、コンデンサ１８１の他方の端部、抵抗１８３の一方の端部、およびトランジスタ１８４のベースに接続されている。   One end of the resistor 182 has one end connected to the other end of the resistor 166, the output terminal of the comparator 165, and one end of the capacitor 181. The other end is connected to the capacitor 181. Is connected to one end of the resistor 183 and the base of the transistor 184.

抵抗１８３の一方の端部は、コンデンサ１８１の他方の端部、抵抗１８２の他方の端部、およびトランジスタ１８４のベースに接続されており、他方の端部は接地されている。   One end of the resistor 183 is connected to the other end of the capacitor 181, the other end of the resistor 182, and the base of the transistor 184, and the other end is grounded.

トランジスタ１８４のベースは、コンデンサ１８１の他方の端部、抵抗１８２の他方の端部、および抵抗１８３の一方の端部に接続されており、エミッタは接地され、コレクタは、トランジスタ１９４のコレクタ、抵抗２１１の他方の端部、抵抗２１２の一方の端部、およびトランジスタ２１３のベースに接続されている。   The base of the transistor 184 is connected to the other end of the capacitor 181, the other end of the resistor 182, and one end of the resistor 183, the emitter is grounded, the collector is the collector of the transistor 194, the resistor The other end of 211, one end of the resistor 212, and the base of the transistor 213 are connected.

このような構成により、重複防止回路１７１は、オフ検知回路１０８よりオフ検知信号が供給されると、トランジスタ１８４をオフにすることにより、MOSFET１０４のオン信号としてHi信号をオンオフ回路１１１に供給し、それ以外のときオフ信号としてLow信号をオンオフ回路１１１に供給する。   With such a configuration, when the off detection signal is supplied from the off detection circuit 108, the duplication prevention circuit 171 supplies the Hi signal as the on signal of the MOSFET 104 to the on / off circuit 111 by turning off the transistor 184. In other cases, a low signal is supplied to the on / off circuit 111 as an off signal.

重複防止回路１７２は、コンデンサ１９１、抵抗１９２，１９３、およびトランジスタ１９４より構成されている。コンデンサ１９１は、一方の端部がPFC制御回路１０５、および抵抗１９２の一方の端部に接続されており、他方の端部は、抵抗１９２の他方の端部、抵抗１９３の一方の端部、およびトランジスタ１９４のベースに接続されている。   The duplication prevention circuit 172 includes a capacitor 191, resistors 192 and 193, and a transistor 194. The capacitor 191 has one end connected to the PFC control circuit 105 and one end of the resistor 192, the other end connected to the other end of the resistor 192, one end of the resistor 193, And is connected to the base of the transistor 194.

抵抗１９２の一方の端部は、PFC制御回路１０５、およびコンデンサ１９１の一方の端部に接続されており、他方の端部は、コンデンサ１９１の他方の端部、抵抗１９３の一方の端部、およびトランジスタ１９４のベースに接続されている。   One end of the resistor 192 is connected to one end of the PFC control circuit 105 and the capacitor 191, and the other end is connected to the other end of the capacitor 191, one end of the resistor 193, And is connected to the base of the transistor 194.

抵抗１９３の一方の端部は、コンデンサ１９１の他方の端部、抵抗１９２の他方の端部、およびトランジスタ１９４のベースに接続されており、他方の端部は接地されている。   One end of the resistor 193 is connected to the other end of the capacitor 191, the other end of the resistor 192, and the base of the transistor 194, and the other end is grounded.

トランジスタ１９４のベースは、コンデンサ１９１の他方の端部、抵抗１９２の他方の端部、および抵抗１９３の一方の端部に接続されており、エミッタは接地され、コレクタは、トランジスタ１８４のコレクタ、抵抗２１１の他方の端部、抵抗２１２の一方の端部、およびトランジスタ２１３のベースに接続されている。   The base of the transistor 194 is connected to the other end of the capacitor 191, the other end of the resistor 192, and one end of the resistor 193, the emitter is grounded, the collector is the collector of the transistor 184, the resistor The other end of 211, one end of the resistor 212, and the base of the transistor 213 are connected.

このような構成により、重複防止回路１７２は、PFC制御回路１０５よりMOSFET１０３をオンに制御するための出力信号が供給されると、トランジスタ１９４をオンに制御し、MOSFET１０４のオフ信号としてLow信号をオンオフ回路１１１し、それ以外のときオン信号としてHi信号をオンオフ回路１１１に供給する。   With this configuration, when the output signal for controlling the MOSFET 103 to be turned on is supplied from the PFC control circuit 105, the duplication prevention circuit 172 controls the transistor 194 to be turned on and turns the Low signal on and off as the MOSFET 104 off signal. The circuit 111 supplies the Hi signal to the on / off circuit 111 as an on signal at other times.

尚、制御回路１０９における重複防止回路１７１，１７２のオン信号はHiの信号であり、オフ信号はLow（０Ｖ）の信号であるが、それぞれの出力信号は結束されているため、いずれかがオフ信号を出力している限り、オンオフ回路１１１へはオフ信号としてLow信号が出力され、いずれもが同時にオン信号であるときにのみ、オンオフ回路１１１へはオン信号としてHi信号が出力される。   Note that the ON signal of the duplication prevention circuits 171 and 172 in the control circuit 109 is a Hi signal and the OFF signal is a Low (0 V) signal, but since each output signal is bundled, either one is off. As long as the signal is output, the Low signal is output as the OFF signal to the ON / OFF circuit 111, and the Hi signal is output as the ON signal to the ON / OFF circuit 111 only when both are ON signals at the same time.

チャージポンプ回路１１０は、ダイオード２０１、およびコンデンサ２０２により構成されている。ダイオード２０１のアノードは、電源１１４、抵抗１３５，１５１，１６３，１６６のそれぞれの一方の端部、およびトランジスタ１５３のコレクタに接続されており、カソードは、コンデンサ２０２の一方の端部、抵抗２１１の一方の端部、およびトランジスタ２１３のコレクタに接続されている。   The charge pump circuit 110 includes a diode 201 and a capacitor 202. The anode of the diode 201 is connected to one end of each of the power source 114, resistors 135, 151, 163, and 166 and the collector of the transistor 153, and the cathode is connected to one end of the capacitor 202 and the resistor 211. One end is connected to the collector of the transistor 213.

コンデンサ２０２の一方の端部は、ダイオード２０１のカソード、抵抗２１１の一方の端部、およびトランジスタ２１３のコレクタに接続されており、他方の端部は、インダクタ１０２の他方の端部、MOSFET１０３のドレイン、抵抗１６１の一方の端部、抵抗２１７の他方の端部、抵抗２１８の一方の端部、およびMOSFET１０４のソースに接続されている。   One end of the capacitor 202 is connected to the cathode of the diode 201, one end of the resistor 211, and the collector of the transistor 213, and the other end is the other end of the inductor 102 and the drain of the MOSFET 103. , One end of the resistor 161, the other end of the resistor 217, one end of the resistor 218, and the source of the MOSFET 104.

チャージポンプ回路１１０は、このような構成により、トランジスタ２１３のコレクタ−エミッタ間、およびダイオード２１４を介してMOSFET１０４のゲートに一定の電圧を重畳した電圧を印加することにより、MOSFET１０４のゲート−ソース間の電圧が過度に上昇するのを防止し、MOSFET１０４を保護する。   With such a configuration, the charge pump circuit 110 applies a voltage in which a certain voltage is superimposed on the gate of the MOSFET 104 between the collector and the emitter of the transistor 213 and the gate of the MOSFET 104 via the diode 214, and thereby between the gate and the source of the MOSFET 104. The voltage is prevented from rising excessively, and the MOSFET 104 is protected.

オンオフ回路１１１は、抵抗２１１，２１２、トランジスタ２１３、ダイオード２１４、トランジスタ２１５、ダイオード２１６、および抵抗２１７，２１８より構成されている。抵抗２１１の一方の端部は、ダイオード２０１のカソード、コンデンサ２０２の一方の端部、およびトランジスタ２１３のコレクタに接続されており、他方の端部は、トランジスタ１８４，１９４のそれぞれのコレクタ、抵抗２１２の一方の端部、およびトランジスタ２１３のベースに接続されている。   The on / off circuit 111 includes resistors 211 and 212, a transistor 213, a diode 214, a transistor 215, a diode 216, and resistors 217 and 218. One end of the resistor 211 is connected to the cathode of the diode 201, one end of the capacitor 202, and the collector of the transistor 213, and the other end is the collector of each of the transistors 184 and 194 and the resistor 212. Is connected to one end of the transistor 213 and the base of the transistor 213.

抵抗２１２の一方の端部は、トランジスタ１８４，１９４のそれぞれのコレクタ、抵抗２１１の他方の端部、およびトランジスタ２１３のベースに接続されており、他方の端部は、トランジスタ２１５のベース、およびダイオード２１６のカソードに接続されている。   One end of the resistor 212 is connected to the respective collectors of the transistors 184 and 194, the other end of the resistor 211, and the base of the transistor 213, and the other end is connected to the base of the transistor 215 and the diode. 216 is connected to the cathode.

トランジスタ２１３のベースは、トランジスタ１８４，１９４のそれぞれのコレクタ、抵抗２１１の他方の端部、および抵抗２１２の一方の端部に接続されており、コレクタは、ダイオード２０１のカソード、コンデンサ２０２の一方の端部、および抵抗２１１の一方の端部に接続されており、エミッタは、ダイオード２１４のアノードに接続されている。   The base of the transistor 213 is connected to the respective collectors of the transistors 184 and 194, the other end of the resistor 211, and one end of the resistor 212. The collector is the cathode of the diode 201 and one of the capacitors 202. The emitter is connected to one end of the resistor 211 and the emitter 211, and the emitter is connected to the anode of the diode 214.

ダイオード２１４のアノードは、トランジスタ２１３のエミッタに接続されており、カソードは、抵抗２１８の他方の端部、トランジスタ２１５のエミッタ、MOSFET１０４のゲートに接続されている。   The anode of the diode 214 is connected to the emitter of the transistor 213, and the cathode is connected to the other end of the resistor 218, the emitter of the transistor 215, and the gate of the MOSFET 104.

トランジスタ２１５のエミッタは、ダイオード２１４のカソード、抵抗２１８の他方の端部、MOSFET１０４のゲートに接続されており、ベースは、抵抗２１２の他方の端部、およびダイオード２１６のカソードに接続されており、コレクタは、ダイオード２１６のアノード、および抵抗２１７の一方の端部に接続されている。   The emitter of the transistor 215 is connected to the cathode of the diode 214, the other end of the resistor 218, the gate of the MOSFET 104, and the base is connected to the other end of the resistor 212 and the cathode of the diode 216. The collector is connected to the anode of the diode 216 and one end of the resistor 217.

ダイオード２１６のカソードは、抵抗２１２の他方の端部、およびトランジスタ２１５のベースに接続されており、アノードは、トランジスタ２１５のコレクタ、および抵抗２１７の一方の端部に接続されている。   The cathode of the diode 216 is connected to the other end of the resistor 212 and the base of the transistor 215, and the anode is connected to the collector of the transistor 215 and one end of the resistor 217.

抵抗２１７の一方の端部は、トランジスタ２１５のコレクタ、およびダイオード２１６のアノードに接続されており、他方の端部は、MOSFET１０４のソース、抵抗２１８の一方の端部、コンデンサ２０２の他方の端部、抵抗１６１の一方の端部、MOSFET１０３のドレイン、およびインダクタ１０２の他方の端部に接続されている。   One end of the resistor 217 is connected to the collector of the transistor 215 and the anode of the diode 216, and the other end is the source of the MOSFET 104, one end of the resistor 218, and the other end of the capacitor 202. , One end of the resistor 161, the drain of the MOSFET 103, and the other end of the inductor 102.

抵抗２１８の一方の端部は、MOSFET１０４のソース、抵抗２１７の他方の端部、コンデンサ２０２の他方の端部、抵抗１６１の一方の端部、MOSFET１０３のドレイン、およびインダクタ１０２の他方の端部に接続されており、他方の端部は、ダイオード２１４のカソード、トランジスタ２１５のエミッタ、MOSFET１０４のゲートに接続されている。   One end of the resistor 218 is connected to the source of the MOSFET 104, the other end of the resistor 217, the other end of the capacitor 202, one end of the resistor 161, the drain of the MOSFET 103, and the other end of the inductor 102. The other end is connected to the cathode of the diode 214, the emitter of the transistor 215, and the gate of the MOSFET 104.

オンオフ回路１１１は、このような構成により、制御回路１０９よりMOSFET１０４のオン信号が供給されると、トランジスタ２１３，２１５がオンの状態となるので、チャージポンプ回路１１０からの電圧を、MOSFET１０４のゲート電圧として印加することで、Hiに制御することにより、MOSFET１０４をオンに制御する。またオンオフ回路１１１は、制御回路１０９よりMOSFET１０４のオフ信号が供給されるとトランジスタ２１３，２１５がオフの状態となるので、チャージポンプ回路１１０からの電圧が遮断され、MOSFET１０４のゲート電圧をLowに制御することにより、MOSFET１０４をオフに制御する。   With such a configuration, the on / off circuit 111 turns on the transistors 213 and 215 when the on signal of the MOSFET 104 is supplied from the control circuit 109, so that the voltage from the charge pump circuit 110 is used as the gate voltage of the MOSFET 104. Is applied to control the MOSFET 104 to ON by controlling it to Hi. The on / off circuit 111 turns off the transistors 213 and 215 when the off signal of the MOSFET 104 is supplied from the control circuit 109, so that the voltage from the charge pump circuit 110 is cut off and the gate voltage of the MOSFET 104 is controlled to be low. By doing so, the MOSFET 104 is controlled to be turned off.

次に、図４，図５を参照して、図３の力率改善回路の動作について説明する。   Next, the operation of the power factor correction circuit of FIG. 3 will be described with reference to FIGS.

尚、図４，図５において、実線は、PFC制御回路１０５の出力信号の波形を示し、点線はMOSFET１０３のゲート電圧を示す。また、図４において、一点鎖線は、コンパレータ１３３の比較入力端子の電圧を示し、２点差線は、基準入力端子の電圧を示している。さらに、図５において、１点鎖線は、MOSFET１０４のゲート電圧を示し、２点鎖線は、MOSFET１０３のソース−ドレイン間電圧である。また、図４における時刻ｔ１と図５における時刻ｔ１とは、表示位置がオフセットされているが、同一タイミングである。さらに、それぞれの図における波形レベルおよびオフセットも異なるが、ここでは、図４、および図５におけるそれぞれの波形の大小関係、およびタイミングについてのみを着目して説明するものとする。また、各波形は、実際に重なる部分があるが、説明の都合上多少上下にずらしている。   4 and 5, the solid line indicates the waveform of the output signal of the PFC control circuit 105, and the dotted line indicates the gate voltage of the MOSFET 103. In FIG. 4, the alternate long and short dash line indicates the voltage at the comparison input terminal of the comparator 133, and the two-dot difference line indicates the voltage at the reference input terminal. Further, in FIG. 5, the alternate long and short dash line indicates the gate voltage of the MOSFET 104, and the alternate long and two short dashes line indicates the source-drain voltage of the MOSFET 103. Also, time t1 in FIG. 4 and time t1 in FIG. 5 are the same timing, although the display position is offset. Furthermore, although the waveform levels and offsets in the respective drawings are also different, only the magnitude relationship and timing of the respective waveforms in FIGS. 4 and 5 will be described here. In addition, each waveform has an overlapping part, but is slightly shifted up and down for convenience of explanation.

まず、PFC制御回路１０５が、図４の実線で示されるように、時刻ｔ１において、MOSFET１０３をオンにすることを指示する出力信号（Hi信号）を制御回路１０６，１０９に供給するとき、制御回路１０６のタイミング制御回路１２１は、図４の一点鎖線で示されるように、抵抗１３１を介してコンデンサ１３２を充電し、コンデンサ１３２の充電電圧、すなわち、コンパレータ１３３の比較入力端子の電圧を徐々に上昇させる。   First, when the PFC control circuit 105 supplies an output signal (Hi signal) instructing to turn on the MOSFET 103 to the control circuits 106 and 109 at time t1, as shown by a solid line in FIG. 106, the timing control circuit 121 charges the capacitor 132 through the resistor 131 as shown by the one-dot chain line in FIG. 4, and gradually increases the charging voltage of the capacitor 132, that is, the voltage of the comparison input terminal of the comparator 133. Let

時刻ｔ１乃至ｔ２において、コンデンサ１３２の充電電圧である、コンパレータ１３３の比較入力端子の電圧は、図４の２点鎖線で示される基準入力端子の電圧よりも低いため、出力端子よりLowのオフ信号が出力される。この結果、図４，図５の点線で示されるように、時刻ｔ１乃至ｔ２においては、オンオフ回路１０７において、トランジスタ１５３，１５４がオフの状態となるため、MOSFET１０３のゲートはLowの状態となり、MOSFETはオフの状態となっている。   From time t1 to t2, the voltage at the comparison input terminal of the comparator 133, which is the charging voltage of the capacitor 132, is lower than the voltage at the reference input terminal indicated by the two-dot chain line in FIG. Is output. As a result, as indicated by the dotted lines in FIGS. 4 and 5, the transistors 153 and 154 are turned off in the on / off circuit 107 from time t1 to time t2, so that the gate of the MOSFET 103 is in the low state, and the MOSFET Is off.

そして、図４の一点鎖線で示されるように、コンデンサ１３２の充電電圧であるコンパレータ１３３の比較入力端子の電圧が上昇し、時刻ｔ２で示されるように、図４の２点鎖線で示されているコンパレータ１３３の基準入力端子に印加される電圧を越えると、コンパレータ１３３は、出力端子よりHiの信号を出力する。このため、オンオフ回路１０７におけるトランジスタ１５３，１５４がオンの状態となることにより、MOSFET１０３のゲートにHiの信号を出力することにより、点線で示されるように、MOSFET１０３がオンの状態となる。   Then, as indicated by the one-dot chain line in FIG. 4, the voltage at the comparison input terminal of the comparator 133, which is the charging voltage of the capacitor 132, rises and is indicated by the two-dot chain line in FIG. When the voltage applied to the reference input terminal of the comparator 133 is exceeded, the comparator 133 outputs a Hi signal from the output terminal. Therefore, when the transistors 153 and 154 in the on / off circuit 107 are turned on, a Hi signal is output to the gate of the MOSFET 103, so that the MOSFET 103 is turned on as indicated by a dotted line.

このとき、制御回路１０９の重複防止回路１７２は、PFC制御回路１０５からHiの信号の供給を受けることにより、PFC制御回路１０５からのHiの信号を受けるタイミングと同期してトランジスタ１９４をオンとする。このため、オンオフ回路１１１におけるトランジスタ２１５がオンの状態となるので、MOSFET１０４のゲート電圧は、直前において、チャージポンプ回路１１０より供給されていた電圧が遮断され、オンとされていたHiの状態から、電圧が下降し、時刻ｔ２よりも前に、オフの状態となっている。さらに、MOSFET１０３がオンとされることにより、接地電位（０Ｖ）まで降下する。   At this time, the duplication prevention circuit 172 of the control circuit 109 turns on the transistor 194 in synchronization with the timing of receiving the Hi signal from the PFC control circuit 105 by receiving the supply of the Hi signal from the PFC control circuit 105. . For this reason, since the transistor 215 in the on / off circuit 111 is in an on state, the gate voltage of the MOSFET 104 is cut off from the Hi state in which the voltage supplied from the charge pump circuit 110 immediately before is cut off. The voltage drops and is turned off before time t2. Further, when the MOSFET 103 is turned on, the voltage drops to the ground potential (0 V).

すなわち、PFC制御回路１０５によりMOSFET１０３をオンの状態に制御する出力信号が出力された場合、MOSFET１０４は、同期してオフの状態とされると共に、コンデンサ１３２の容量により設定される所定時間だけ遅れてからMOSFET１０３はオンとされることにより、MOSFET１０３，１０４が同時にオンの状態とさせないようにすることができる。   That is, when an output signal for controlling the MOSFET 103 to be turned on is output by the PFC control circuit 105, the MOSFET 104 is turned off in synchronization and delayed by a predetermined time set by the capacitance of the capacitor 132. Thus, the MOSFET 103 is turned on, so that the MOSFETs 103 and 104 can be prevented from being turned on simultaneously.

一方、図４，図５における時刻ｔ３で示されるように、PFC制御回路１０５よりMOSFET１０３をオフの状態に制御する出力信号が出力された場合、すなわち、Low信号が出力された場合、制御回路１０６におけるタイミング制御回路１２１においては、コンデンサ１３２に充電された電圧が、開放部１２２のダイオード１４１を介して開放されることになるので、コンパレータ１３３の比較入力端子の電圧は、PFC制御回路１０５からの出力信号と同期して瞬時に０Vとなる。このため、コンパレータ１３３は、Low信号をオンオフ回路１０７に供給するので、オンオフ回路１０７のトランジスタ１５３，１５４がオフとなり、MOSFET１０３のゲート電圧も０Vに降下する。   On the other hand, as shown at time t3 in FIGS. 4 and 5, when the output signal for controlling the MOSFET 103 to be turned off is output from the PFC control circuit 105, that is, when the Low signal is output, the control circuit 106 In the timing control circuit 121, the voltage charged in the capacitor 132 is released via the diode 141 of the open section 122. Therefore, the voltage at the comparison input terminal of the comparator 133 is supplied from the PFC control circuit 105. Synchronously with the output signal, it becomes 0V instantly. For this reason, since the comparator 133 supplies the Low signal to the on / off circuit 107, the transistors 153 and 154 of the on / off circuit 107 are turned off, and the gate voltage of the MOSFET 103 also drops to 0V.

結果として、PFC制御回路１０５からLow信号が出力される場合、そのタイミングに同期してMOSFET１０３もオフの状態に移行するので電流をサイン波に近似する力率改善機能も有効に機能する。   As a result, when the Low signal is output from the PFC control circuit 105, the MOSFET 103 is also turned off in synchronization with the timing, so that the power factor improvement function that approximates the current to a sine wave also functions effectively.

このとき、MOSFET１０３のソース−ドレイン間電圧は、内部の微小静電容量の影響により僅かながら電圧の上昇が遅れる。   At this time, the voltage rise between the source and drain of the MOSFET 103 is slightly delayed due to the influence of the internal minute capacitance.

オフ検出回路１０８のコンパレータ１６５は、基準入力端子に入力されるMOSFET１０３のソース−ドレイン間電圧に基づいた抵抗１６１，１６２による分圧電位と、比較入力端子に入力される電源１１４からの電源電圧を抵抗１６３，１６４による分圧電位とを比較し、MOSFET１０３のソース−ドレイン間電圧に基づいた分圧電位が、電源電圧に基づいた分圧電位よりも大きくなったとき、すなわち、MOSFET１０３が確実にオフしたタイミングにおいて、MOSFET１０３のオフを検出し、出力端子よりMOSFET１０３のオフを検出したことを示すオフ検知信号としてLow信号を出力する。   The comparator 165 of the off-detection circuit 108 calculates the divided potential by the resistors 161 and 162 based on the source-drain voltage of the MOSFET 103 input to the reference input terminal and the power supply voltage from the power supply 114 input to the comparison input terminal. When the divided potential based on the source-drain voltage of the MOSFET 103 becomes larger than the divided potential based on the power supply voltage, that is, the MOSFET 103 is surely turned off. At this timing, the MOSFET 103 is detected to be turned off, and a Low signal is output from the output terminal as an off detection signal indicating that the MOSFET 103 has been turned off.

この結果、図５で示されるように、時刻ｔ４において、MOSFET１０３のオフを検出すると、オフ検知回路１０８のコンパレータ１６５はオフ検知信号であるLow信号を重複防止回路１７１に供給する。重複防止回路１７１は、このオフ検知信号に基づいて、トランジスタ１８４をオフとすることにより、オンオフ回路１１１に対してオンを指示する。   As a result, as shown in FIG. 5, when the MOSFET 103 is detected to be off at time t4, the comparator 165 of the off detection circuit 108 supplies a Low signal that is an off detection signal to the duplication prevention circuit 171. The duplication prevention circuit 171 instructs the on / off circuit 111 to turn on by turning off the transistor 184 based on the off detection signal.

また、チャージポンプ回路１１０により電源電圧１１４を調整する事で一定電圧分重畳された電圧がMOSFET１０４のゲートに印加されるので、MOSFET１０４のゲート−ソース間の定格電圧以下に設定することで、MOSFET１０４のゲート−ソース間に過大な電圧を印加することを防止することができ、保護することが可能となる。   In addition, since the voltage superimposed by a certain voltage is applied to the gate of the MOSFET 104 by adjusting the power supply voltage 114 by the charge pump circuit 110, the voltage of the MOSFET 104 is set to be lower than the rated voltage between the gate and the source of the MOSFET 104. Application of an excessive voltage between the gate and the source can be prevented and protection can be achieved.

また、オンオフ回路１０７，１１１は、いずれもコンプリメンタリ回路として構成されているため、高速で動作することができるので、オン、またはオフの切替を高速で実現することが可能となる。   Further, since both of the on / off circuits 107 and 111 are configured as complementary circuits, they can operate at a high speed, so that on / off switching can be realized at a high speed.

ところで、PFC制御回路１０５からLow信号が出力される場合、同期して制御回路１０９の重複防止回路１７２は、トランジスタ１９４がオフの状態とされる。しかしながら、PFC制御回路１０５からLow信号が出力された直後からオフ検知信号が出力されるまでは、重複防止回路１７１のトランジスタ１８４がオンとなっているため、オンオフ回路１１１は動作しない状態となっている。すなわち、オフ検知回路１０８、および重複防止回路１７１が存在しない場合、PFC制御回路１０５からLow信号が出力されるタイミングに同期してオンオフ回路１１１が動作して、MOSFET１０４がオンしてしまう恐れがあり、この場合、上述したMOSFET１０３の微小静電容量により僅かながら、MOSFET１０３，１０４が同時にオンとなる状態が発生する恐れがある。オフ検知回路１０８、および重複防止回路１７１は、MOSFET１０３が完全にオフとなる状態となるまで、オンオフ回路１１１の動作をさせないようにすることで、MOSFET１０４をオンにさせないようにすることができるので、MOSFET１０３，１０４が同時にオンとならないようにさせることができる。結果として、同期整流の動作を容易で、かつ、安定的に実現させることが可能となる。   By the way, when the Low signal is output from the PFC control circuit 105, the duplication prevention circuit 172 of the control circuit 109 is turned off in synchronization with the transistor 194. However, since the transistor 184 of the duplication prevention circuit 171 is on immediately after the low signal is output from the PFC control circuit 105 until the off detection signal is output, the on / off circuit 111 is not operated. Yes. That is, when the off detection circuit 108 and the duplication prevention circuit 171 do not exist, the on / off circuit 111 operates in synchronization with the timing when the low signal is output from the PFC control circuit 105, and the MOSFET 104 may be turned on. In this case, there is a possibility that the MOSFETs 103 and 104 may be turned on at the same time due to the small capacitance of the MOSFET 103 described above. The off detection circuit 108 and the duplication prevention circuit 171 can prevent the MOSFET 104 from being turned on by not operating the on / off circuit 111 until the MOSFET 103 is completely turned off. The MOSFETs 103 and 104 can be prevented from being turned on simultaneously. As a result, the synchronous rectification operation can be easily and stably realized.

尚、図５で示す通りMOSFET１０３のスイッチングスピードが速く、MOSFET１０４のスイッチングスピードが遅い場合、重複防止回路１７１が存在しない状態においても、PFC制御回路１０５からLow信号が出力されてからすぐにはMOSFET１０４はオンしない。このため、図５で示されるようなスイッチングスピードの条件が満たされれば、同時オンを防ぐ事は可能である。したがって、図５で示されるようなスイッチングスピードの条件を満たすといった周辺定数やMOSFETの選択によって、重複防止回路１７１やオフ検知回路１０８は、省略することもでき、更に安価にPFCの同期整流を実現する事が可能となる。   As shown in FIG. 5, when the switching speed of the MOSFET 103 is fast and the switching speed of the MOSFET 104 is slow, the MOSFET 104 immediately after the low signal is output from the PFC control circuit 105 even when the duplication prevention circuit 171 is not present. Do not turn on. Therefore, if the switching speed condition as shown in FIG. 5 is satisfied, it is possible to prevent simultaneous ON. Therefore, the overlap prevention circuit 171 and the off detection circuit 108 can be omitted by selecting peripheral constants and MOSFETs that satisfy the switching speed conditions as shown in FIG. 5, and realize synchronous rectification of the PFC at a lower cost. It becomes possible to do.

すなわち、以上の動作を纏めると、PFC制御回路１０５によりMOSFET１０３をオンに動作させる出力信号が出力された場合、制御回路１０６が所定時間（例えば、図５の時刻ｔ１乃至ｔ２）だけ遅延させてオンオフ回路１０７を動作させて、MOSFET１０３をオンにさせる。このとき、制御回路１０９の重複防止回路１７２は、トランジスタ１９４をオンにすることで、PFC制御回路１０５からの出力信号に同期してオンオフ回路１１１のトランジスタ２１５をオンする事でMOSFET１０４の動作を停止させる。   That is, when the above operation is summarized, when an output signal for turning on the MOSFET 103 is output by the PFC control circuit 105, the control circuit 106 delays by a predetermined time (for example, time t1 to t2 in FIG. 5) and turns on / off. The circuit 107 is operated to turn on the MOSFET 103. At this time, the duplication prevention circuit 172 of the control circuit 109 stops the operation of the MOSFET 104 by turning on the transistor 194 and turning on the transistor 215 of the on / off circuit 111 in synchronization with the output signal from the PFC control circuit 105. Let

一方、PFC制御回路１０５よりMOSFET１０５をオフに動作させる出力信号が出力された場合、制御回路１０６は同期してオンオフ回路１０７を動作させて、MOSFET１０３をオフにさせる。このとき、制御回路１０９の重複防止回路１７２は、PFC制御回路１０５からの出力信号に同期してトランジスタ１９４をオフにする。また、オフ検知回路１０８は、MOSFET１０３のソース−ドレイン間電圧を計測し、所定電圧以上となる状態、すなわち、完全にMOSFET１０３がオフの状態となったとき、オフ検知信号（Low信号）を制御回路１０９の重複防止回路１７１に供給する。重複防止回路１７１は、このオフ検知信号に基づいて、トランジスタ１８４をオフにすることにより、オンオフ回路１１１の動作を開始させ、チャージポンプ回路１１０により昇圧された電圧をMOSFET１０４のゲートに印加し、MOSFET１０４をオンにする。しかしながら、上述したように、重複防止回路１７１やオフ検知回路１０８は周辺定数の選択次第で必ず必要というわけではない。   On the other hand, when an output signal for turning off the MOSFET 105 is output from the PFC control circuit 105, the control circuit 106 operates the on / off circuit 107 in synchronization to turn off the MOSFET 103. At this time, the duplication prevention circuit 172 of the control circuit 109 turns off the transistor 194 in synchronization with the output signal from the PFC control circuit 105. The off-detection circuit 108 measures the source-drain voltage of the MOSFET 103, and when the voltage exceeds a predetermined voltage, that is, when the MOSFET 103 is completely off, the off-detection signal (Low signal) is used as a control circuit. 109 is supplied to the duplication prevention circuit 171. The duplication prevention circuit 171 starts the operation of the on / off circuit 111 by turning off the transistor 184 based on the off detection signal, and applies the voltage boosted by the charge pump circuit 110 to the gate of the MOSFET 104. Turn on. However, as described above, the duplication prevention circuit 171 and the off detection circuit 108 are not necessarily required depending on the selection of the peripheral constants.

すなわち、PFC制御回路１０５がMOSFET１０３をオンにするように指示したとき、MOSFET１０４は同期してオフとされるの対して、そのタイミングから所定時間だけ遅延してMOSFET１０３はオンされる。また、PFC制御回路１０５がMOSFET１０３をオフにするように指示したとき、MOSFET１０３は同期してオフとされるの対して、MOSFET１０３のソース−ドレイン間電圧が充分な電圧となるまでの所定時間（例えば、図５の時刻ｔ３乃至ｔ４）だけ遅延してMOSFET１０４がオンされる。   That is, when the PFC control circuit 105 instructs to turn on the MOSFET 103, the MOSFET 104 is turned off synchronously, whereas the MOSFET 103 is turned on with a delay of a predetermined time from the timing. Further, when the PFC control circuit 105 instructs the MOSFET 103 to be turned off, the MOSFET 103 is turned off synchronously, while a predetermined time until the source-drain voltage of the MOSFET 103 becomes a sufficient voltage (for example, The MOSFET 104 is turned on with a delay of time t3 to t4) in FIG.

結果として、MOSFET１０３，１０４は、いずれもオンの指示がなされてから所定時間だけ遅延してからオンされると共に、いずれもオフの指示がなされると同期してオフの状態とされるので、双方が同時にオンとされる状態が回避され、容易で、かつ、安定的に同期整流を実現することが可能となる。   As a result, both the MOSFETs 103 and 104 are turned on after a predetermined time has elapsed after the on instruction is given, and both are turned off in synchronization with the off instruction. Can be avoided, and synchronous rectification can be realized easily and stably.

以上の如く、本発明のPFC制御回路を用いた力率改善回路によれば、NチャネルMOSFETを利用することで電力損失を低減すると共に、１個のPFC制御回路からの信号に基づいて、２個のNチャンネルMOSFETの動作を切り替える際、瞬時にオフを実行させると共に、それぞれ所定の時間だけ遅らせてオンにさせるようにすることで、２個のNチャンネルMOSFETが同時にオンの状態にさせないようにすることが可能となる。結果として、２個のNチャンネルMOSFETが同時にオンとされることで発生する貫通電流により生じる事故を防止し、同期整流の制御を容易で、かつ、安定的に実現することが可能となる。   As described above, according to the power factor correction circuit using the PFC control circuit of the present invention, the power loss is reduced by using the N-channel MOSFET and, based on the signal from one PFC control circuit, 2 When switching the operation of each N-channel MOSFET, the two N-channel MOSFETs are not turned on at the same time by causing the N-channel MOSFETs to be turned off instantaneously and turned on after being delayed by a predetermined time. It becomes possible to do. As a result, it is possible to prevent an accident caused by a through current generated when two N-channel MOSFETs are simultaneously turned on, and to easily and stably realize synchronous rectification control.

１０１ 全波整流回路
１０２ インダクタ
１０３，１０４ Nch-MOSFET
１０５ PFC制御回路
１０６ 制御回路
１０７ オンオフ回路
１０８ オフ検知回路
１０９ 制御回路
１１０ チャージポンプ回路
１１１ オンオフ回路 101 full wave rectifier circuit 102 inductor 103,104 Nch-MOSFET
105 PFC control circuit 106 Control circuit 107 ON / OFF circuit 108 OFF detection circuit 109 Control circuit 110 Charge pump circuit 111 ON / OFF circuit

Claims (9)

交流電圧を全波整流する全波整流回路と、
前記全波整流回路により全波整流された出力に直列接続されたインダクタと、
前記インダクタの出力とグランドとの間の接続、または非接続を切り替える第１のスイッチング手段と、
前記インダクタの出力と直列に接続され、MOSFET（Metal Oxide Semiconductor Field Effect Transistor）のボディダイオードのアノード側が前記インダクタの出力と、負荷との間の接続、または非接続を切り替える第２のスイッチング手段と、
前記第１のスイッチング手段の動作を制御するオン信号またはオフ信号の出力信号を出力するPFC（Power Factor Control）制御回路と、
前記PFC制御回路の出力信号が前記第１のスイッチング手段のオン信号である場合、前記PFC制御回路の出力信号が出力されてから所定時間遅延させた後、オン信号を出力し、前記PFC制御回路の出力信号が前記第１のスイッチング手段のオフ信号である場合、前記PFC制御回路の出力信号と同期して、オフ信号を出力する第１の制御回路と、
前記第１の制御回路からのオン信号に基づいて、前記第１のスイッチング手段をオンに制御し、前記第１の制御回路からのオフ信号に基づいて、前記第１のスイッチング手段をオフに制御する第１のオンオフ制御回路と、
前記PFC制御回路の出力信号と同期して、前記PFC制御回路がオン信号の場合、オフ信号を出力し、前記PFC制御回路がオフ信号の場合、オン信号を出力する第２の制御回路と、
前記第２の制御回路からのオン信号に基づいて、前記第２のスイッチング手段をオンに制御し、前記第２の制御回路からのオフ信号に基づいて、前記第２のスイッチング手段をオフに制御する第２のオンオフ制御回路と
を備える力率改善回路。 A full-wave rectifier circuit for full-wave rectification of AC voltage;
An inductor connected in series to the output that has been full-wave rectified by the full-wave rectifier circuit;
First switching means for switching connection or non-connection between the output of the inductor and ground;
A second switching means connected in series with the output of the inductor, wherein the anode side of a body diode of a MOSFET (Metal Oxide Semiconductor Field Effect Transistor) switches connection or disconnection between the output of the inductor and a load;
A PFC (Power Factor Control) control circuit for outputting an ON signal or an OFF signal output signal for controlling the operation of the first switching means;
When the output signal of the PFC control circuit is the ON signal of the first switching means, the PFC control circuit outputs an ON signal after delaying a predetermined time after the output signal of the PFC control circuit is output, and the PFC control circuit A first control circuit that outputs an off signal in synchronization with the output signal of the PFC control circuit, when the output signal is an off signal of the first switching means;
The first switching means is controlled to be turned on based on an ON signal from the first control circuit, and the first switching means is controlled to be OFF based on an off signal from the first control circuit. A first on / off control circuit that
In synchronization with the output signal of the PFC control circuit, a second control circuit that outputs an off signal when the PFC control circuit is an on signal and outputs an on signal when the PFC control circuit is an off signal;
Based on the ON signal from the second control circuit, the second switching means is controlled to be turned ON, and based on the OFF signal from the second control circuit, the second switching means is controlled to be OFF. And a second on / off control circuit. 前記第１のスイッチング手段は、Nch-MOSFETのドレインとインダクタとが接続されている
請求項１に記載の力率改善回路。 The power factor correction circuit according to claim 1, wherein the first switching means includes a drain of an Nch-MOSFET and an inductor connected to each other. 第２のスイッチング手段は、Nch-MOSFETである
請求項１に記載の力率改善回路。 The power factor correction circuit according to claim 1, wherein the second switching means is an Nch-MOSFET. 前記第１の制御回路は、
前記PFC制御回路の出力信号が前記第１のスイッチング手段のオン信号である場合、前記PFC制御回路の出力信号が出力されてから所定時間遅延させた後、オン信号を出力する、PFC制御回路の出力と、直列に接続された抵抗器を備え、
前記抵抗器の出力が、コンデンサを介してグランドと接続され、
前記抵抗器と並列にダイオードが接続され、前記ダイオードのカソードがPFC制御回路の出力と接続され、
前記コンデンサの充電電圧が所定の電圧より高くなったとき、前記オン信号を出力し、前記充電電圧が前記所定の電圧より低くなったとき、前記オフ信号を出力する
請求項１に記載の力率改善回路。 The first control circuit includes:
When the output signal of the PFC control circuit is an ON signal of the first switching means, the PFC control circuit outputs an ON signal after delaying a predetermined time after the output signal of the PFC control circuit is output. With output and resistor connected in series,
The output of the resistor is connected to ground through a capacitor,
A diode is connected in parallel with the resistor, the cathode of the diode is connected to the output of the PFC control circuit,
The power factor according to claim 1, wherein when the charge voltage of the capacitor becomes higher than a predetermined voltage, the on signal is output, and when the charge voltage becomes lower than the predetermined voltage, the off signal is output. Improvement circuit. 前記第１の制御回路は、
前記コンデンサの充電電圧と、所定の電圧とを比較するコンパレータを備え、
前記コンパレータの比較結果の出力と同期して、前記コンデンサの電圧が所定の電圧より高くなったとき、前記オン信号を出力し、前記電圧が前記所定の電圧より低くなったとき、前記オフ信号を出力する
請求項４に記載の力率改善回路。 The first control circuit includes:
A comparator for comparing the charging voltage of the capacitor with a predetermined voltage;
In synchronization with the output of the comparison result of the comparator, the on signal is output when the voltage of the capacitor becomes higher than a predetermined voltage, and the off signal is changed when the voltage becomes lower than the predetermined voltage. The power factor correction circuit according to claim 4, which outputs the power factor correction circuit. 前記第１のスイッチング手段がオフした事を検知するオフ検知回路を更に備え、
前記第２の制御回路は、前記オフ検知回路により前記第１のスイッチング手段がオフしたことが検知される場合、かつ、前記PFC制御回路から出力された出力信号がオフ信号である場合、オン信号を出力し、前記検知回路により前記第１のスイッチング手段がオフしたことが検知されない場合、または、前記PFC制御回路から出力された出力信号がオン信号である場合、オフ信号を出力する
請求項１に記載の力率改善回路。 An off detection circuit for detecting that the first switching means is turned off;
The second control circuit has an ON signal when the OFF detection circuit detects that the first switching means is OFF, and when the output signal output from the PFC control circuit is an OFF signal. 2. When the detection circuit does not detect that the first switching means is turned off, or when the output signal output from the PFC control circuit is an on signal, an off signal is output. Power factor correction circuit described in 1. 前記検知回路は、
前記第１のスイッチング手段の両端の電圧が、所定の電圧よりも高いとき、前記第１のスイッチング手段がオフの状態となったことを検知する
請求項６に記載の力率改善回路。 The detection circuit includes:
The power factor correction circuit according to claim 6, wherein when the voltage at both ends of the first switching means is higher than a predetermined voltage, it is detected that the first switching means is turned off. 第２のスイッチング手段をオン状態にする出力電圧よりも高い電圧を生成するチャージポンプ回路を更に備える
請求項１に記載の力率改善回路。 The power factor correction circuit according to claim 1, further comprising a charge pump circuit that generates a voltage higher than an output voltage that turns on the second switching means. 前記チャージポンプ回路は、
前記PFC制御回路の供給電圧を基準に、ダイオードのアノードが接続され、カソードとインダクタの出力との間にコンデンサが接続されている
請求項８に記載の力率改善回路。 The charge pump circuit
The power factor correction circuit according to claim 8, wherein an anode of a diode is connected based on a supply voltage of the PFC control circuit, and a capacitor is connected between an output of the cathode and the inductor.
JP2009039656A 2009-02-23 2009-02-23 Power factor correction circuit Active JP5278029B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009039656A JP5278029B2 (en) 2009-02-23 2009-02-23 Power factor correction circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009039656A JP5278029B2 (en) 2009-02-23 2009-02-23 Power factor correction circuit

Publications (2)

Publication Number Publication Date
JP2010200410A JP2010200410A (en) 2010-09-09
JP5278029B2 true JP5278029B2 (en) 2013-09-04

Family

ID=42824540

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009039656A Active JP5278029B2 (en) 2009-02-23 2009-02-23 Power factor correction circuit

Country Status (1)

Country Link
JP (1) JP5278029B2 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6065262B2 (en) * 2012-10-12 2017-01-25 富士電機株式会社 Power supply

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3496069B2 (en) * 2000-08-07 2004-02-09 保 二宮 AC-DC converter
JP4033082B2 (en) * 2002-11-07 2008-01-16 株式会社村田製作所 DC-DC converter
JP2007282411A (en) * 2006-04-10 2007-10-25 Rohm Co Ltd Step-up dc/dc converter and electronic apparatus having the same
JP4239111B2 (en) * 2007-06-14 2009-03-18 サンケン電気株式会社 AC-DC converter

Also Published As

Publication number Publication date
JP2010200410A (en) 2010-09-09

Similar Documents

Publication Publication Date Title
US9160242B2 (en) Electric power conversion device
JP4693868B2 (en) Power factor correction circuit
US20130272036A1 (en) Systems and methods for regulating power conversion systems with output detection and synchronized rectifying mechanisms
JP5832177B2 (en) Power factor correction circuit
US9647531B2 (en) Soft-start switching power converter
US9991799B2 (en) Switch mode power supplies including primary side clamping circuits controlled based on secondary side signals
US10749428B1 (en) DC to DC converter with sequentially switched LC snubber and regenerative circuit
JP4033082B2 (en) DC-DC converter
JP6965902B2 (en) Overcurrent protection circuit and switching circuit
WO2018128101A1 (en) Ac-dc converter
US7012821B1 (en) Flyback converter with synchronous rectifier
JP6053235B2 (en) Power supply
US7209372B2 (en) Flyback converter with synchronous rectifier
JP2006006094A (en) Variable frequency flyback converter having synchronous rectification function
US20120230060A1 (en) Pfc converter
JP2010213366A (en) Switching power supply
JP5278029B2 (en) Power factor correction circuit
CN114583938A (en) Power supply control circuit and control method for switching power supply system
US10033262B2 (en) Gate voltage control device
JP6673622B2 (en) Power supply circuit
JP2014220862A (en) Switching power supply device and method of controlling the same
JP2005295627A (en) Full-wave rectification smoothing circuit and switching power supply
EP4380316A1 (en) Isolated led converter
JP2017225252A (en) Power source device
JP6665795B2 (en) Voltage converter

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130212

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130213

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130315

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130423

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130506

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

Ref document number: 5278029

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250