JP5275019B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に関する。

半導体装置の小型化や高密度実装化を実現するために、１つのパッケージ内に複数の半導体チップを封止した半導体パッケージが実用化されている。半導体パッケージの低コスト化等を優先させる場合には、半導体チップを搭載する回路基材としてリードフレームが使用される。リードフレームを用いた半導体パッケージ（ＴＳＯＰ等）において、複数の半導体チップはリードフレームに順に積層される。半導体チップの電極パッドはリードフレームのインナーリードと金属ワイヤを介して電気的に接続される。

リードフレームの片面（例えば裏面）に大きさが異なる複数の半導体チップを積層して搭載する場合、下段側の大型チップの形状に基づいてインナーリードを上段側の小型チップの電極パッドの近くまで伸ばすことができない。このため、上段側の小型チップの電極パッドとインナーリードとを金属ワイヤで接続することが困難になる。特に、半導体記憶装置を構成するメモリチップとコントローラチップのように、チップ形状が大きく異なる場合には、小型チップ（コントローラチップ）とインナーリードとの接続が困難になる。また、電気回路的に半導体チップ間を金属ワイヤで直接接続することはできない。

このような点に対して、大型チップ上に中継基板と小型チップとを順に積層したり、あるいは大型チップ上に中継基板と小型チップとを配置することが考えられる。上段側の小型チップは金属ワイヤを介して中継基板と接続され、さらに中継基板は金属ワイヤを介して下段側の大型チップやインナーリードと接続される。中継基板を用いた接続構造は半導体装置の製造コストや製造工数を増加させる要因となる。さらに、中継基板は半導体チップに比べて厚いため、その厚さ分だけ半導体チップの搭載数（積層数）が減少する。

一方、半導体チップの搭載数を増加させるために、リードフレームの上下両面に半導体チップを搭載することが検討されている。特許文献１にはリードフレームのチップ搭載部（ダイパッド）の上下両面に大きさが異なる半導体チップを搭載した半導体装置が記載されている。特許文献２にはリードフレームの上下両面に同一形状の半導体チップを搭載した半導体装置が記載されている。特許文献１、２では通常のボンディング構造が適用されており、小型の半導体チップとインナーリードとの接続は考慮されていない。
特開平１１−０４０７３８号公報 特開２００１−１４４２４７号公報

本発明の目的は、リードフレームの上下両面に半導体チップを搭載するにあたって、上下面の半導体チップとリードフレームとの接続および半導体チップ間の接続を良好に実施することを可能にした半導体装置を提供することにある。

本発明の態様に係る半導体装置は、チップ搭載領域と、複数のアウターリードを有するアウターリード部と、複数のインナーリードを有し、前記複数のインナーリードの少なくとも一部が前記チップ搭載領域内を引き回されているインナーリード部とを備える回路基材と；前記回路基材の第１の面側の前記チップ搭載領域内に搭載され、電極パッドを有する少なくとも１つの第１の半導体チップを備える第１の半導体チップ群と；前記回路基材の第２の面側の前記チップ搭載領域内に搭載され、電極パッドを有する少なくとも１つの第２の半導体チップを備える第２の半導体チップ群と；前記第１の半導体チップの前記電極パッドと前記インナーリードとを電気的に接続する第１の金属ワイヤと；前記第２の半導体チップの前記電極パッドと前記インナーリードとを電気的に接続する第２の金属ワイヤと；前記第１および第２の半導体チップ群を前記第１および第２の金属ワイヤと共に封止する樹脂封止部とを具備し、前記アウターリード部は、第１のアウターリードを有する第１のアウターリード部と、前記第１のアウターリードと前記チップ搭載領域を介して対向配置された第２のアウターリードを有する第２のアウターリード部とを備え、前記インナーリード部は、前記第１のアウターリードに接続された第１のインナーリードと、前記第２のアウターリードに接続された第２のインナーリードと、前記第１および第２のアウターリードとは電気的に独立した第３のインナーリードとを有し、前記第１の半導体チップの前記電極パッドの少なくとも一部は前記第３のインナーリードを介して前記第２の半導体チップの前記電極パッドと電気的に接続されていることを特徴としている。

本発明の態様に係る半導体装置においては、複数のインナーリードの少なくとも一部がチップ搭載領域内を引き回されているため、回路基材の上下面に搭載した第１および第２の半導体チップをインナーリードと接続することができる。その上で、第１の半導体チップと第２の半導体チップとの接続にインナーリードを利用しているため、回路基材の上下面に搭載した半導体チップ間を良好に接続することが可能となる。

以下、本発明を実施するための形態について、図面を参照して説明する。まず、本発明の第１の実施形態による半導体装置について、図１ないし図７を参照して説明する。図１は第１の実施形態の半導体装置に用いるリードフレームを示す平面図である。図２ないし図６は第１の実施形態の半導体装置を示す図であって、図２および図３は図１に示すリードフレームに半導体チップを搭載した状態を示す図（図２は平面図（上面図）、図３は下面図）、図４は図２のＡ−Ａ線に沿った断面図、図５は半導体チップが搭載されたリードフレームを樹脂封止した状態を示す断面図、図６は半導体装置の正面図である。

図１に示すリードフレーム１は、半導体チップとの接続部となるインナーリード部２と、外部接続端子となる第１および第２のアウターリード部３、４とを備えている。第１のアウターリード部３は複数のアウターリード（第１のアウターリード）３Ａを有し、第２のアウターリード部４は複数のアウターリード（第２のアウターリード）４Ａを有している。インナーリード部２は、第１のアウターリード３Ａに接続された第１のインナーリード５と、第２のアウターリード４Ａに接続された第２のインナーリード６と、アウターリード３Ａ、４Ａとは電気的に独立した第３のインナーリード７とを有している。

リードフレーム１は第１の面（上面）１ａとそれとは反対側の第２の面（下面）１ｂとを有している。リードフレーム１は上下両面１ａ、１ｂに半導体チップが搭載される両面搭載用のリードフレームである。リードフレーム１の第１の面１ａには第１のチップ搭載領域Ｘ１が設定されており、第２の面１ｂには第２のチップ搭載領域Ｘ２が設定されている。リードフレーム１の第１および第２の面１ａ、１ｂには、それぞれ少なくとも１つの半導体チップが搭載される。第１の面１ａ側の半導体チップは第１の半導体チップ群を構成し、第２の面１ｂ側の半導体チップは第２の半導体チップ群を構成する。

図２ないし図４に示すように、リードフレーム１の第１の面１ａには小形の第１の半導体チップ８が搭載される。第１の半導体チップ８はその形状に対応する第１のチップ搭載領域Ｘ１に配置されている。リードフレーム１の第２の面１ｂには、第１の半導体チップ８より大きい形状（外形）を有する第２の半導体チップ９（９Ａ、９Ｂ）が搭載される。２個の半導体チップ９Ａ、９Ｂは積層されている。第２のチップ搭載領域Ｘ２は下段側の半導体チップ９Ａの形状に対応している。半導体チップ９Ａは第２のチップ搭載領域Ｘ２に配置され、半導体チップ９Ｂは半導体チップ９Ａ上に階段状に積層されている。

第２の半導体チップ９Ａ、９Ｂの具体例としては、ＮＡＮＤ型フラッシュメモリのような半導体メモリチップ（メモリデバイス）が挙げられる。第１の半導体チップ８の具体例としては、ＮＡＮＤ型フラッシュメモリのコントローラチップ（コントローラデバイス）が挙げられる。第２の半導体チップ群における半導体チップ９の積層数は２個に限られるものではなく、３個もしくはそれ以上であってもよい。半導体メモリチップ（第２の半導体チップ９）とそのコントローラチップ（第１の半導体チップ８）とを備える半導体装置は、半導体記憶装置を構成するものである。半導体装置は半導体記憶装置に限られるものではなく、外形の異なる半導体チップ８、９をリードフレーム１の上下面１ａ、１ｂに搭載して構成される半導体装置に適用することが可能である。

リードフレーム１は第２の面１ｂに搭載される大形の第２の半導体チップ９Ａ、９Ｂに対応させたものであり、第２の半導体チップ９Ａ、９Ｂの外形に基づく形状を有している。第１の半導体チップ８は第２の半導体チップ９に比べて小さいため、第１のチップ搭載領域Ｘ１は第２のチップ搭載領域Ｘ２の内側に位置している。リードフレーム１は第２の半導体チップ９Ａ、９Ｂの平面形状（階段状に積層された半導体チップ９Ａ、９Ｂの平面方向への投影形状）に対応するチップ搭載領域Ｘを有している。インナーリード部２やアウターリード部３、４はチップ搭載領域Ｘを基準として配置されている。

第１のアウターリード部３はチップ搭載領域Ｘの一方の短辺に沿って配置されている。第２のアウターリード部４はチップ搭載領域Ｘの他方の短辺に沿って配置されている。第１のアウターリード部３と第２のアウターリード部４はチップ搭載領域Ｘを介して対向配置されている。第１および第２のアウターリード部３、４は、リードフレーム１を用いて構成した半導体装置（半導体パッケージ）の樹脂封止体の両短辺からそれぞれアウターリード３Ａ、４Ａが突出するように配置されている。

ここで、第１の半導体チップ８は矩形状の外形を有し、その両長辺に沿って配列された電極パッド１０を有している。第１の半導体チップ８はその短辺がチップ搭載領域Ｘの長辺と平行となるように配置される。第１の半導体チップ８の電極パッド１０とインナーリード部２との間をワイヤボンディングするために、インナーリード部２の少なくとも一部（第１ないし第３のインナーリード５、６、７の少なくとも一部）は第１の半導体チップ８の電極パッド１０の近傍に配置する必要がある。第１のチップ搭載領域Ｘ１はチップ搭載領域Ｘに比べて小さく、その内側に設定されているため、インナーリード部２の少なくとも一部はチップ搭載領域Ｘ内に配置する必要がある。

第２の半導体チップ９（９Ａ、９Ｂ）は矩形状の外形を有し、一方の長辺に沿って配列された電極パッド１１（１１Ａ、１１Ｂ）を有している。第２の半導体チップ９の電極パッド１１とインナーリード部２との間をワイヤボンディングするために、インナーリード部２の一部は第２の半導体チップ９の電極パッド１１の近傍に配置する必要がある。第２の半導体チップ９が配置される第２のチップ搭載領域Ｘ２は、おおよそチップ搭載領域Ｘと等しい形状を有している。従って、インナーリード部２の一部はチップ搭載領域Ｘの一方の長辺に沿った第２の半導体チップ９との接続領域Ｙに配置する必要がある。

第１のインナーリード５は一方の端部が第１のアウターリード３Ａに接続され、他方の端部はチップ搭載領域Ｘに配置されている。第１のインナーリード５はチップ搭載領域Ｘ内を引き回されている。第２のインナーリード６は一方の端部が第２のアウターリード４Ａに接続され、他方の端部はチップ搭載領域Ｘに配置されている。第２のインナーリード６の他方の端部は第１の半導体チップ８との接続が可能なように、第１のチップ搭載領域Ｘ１の近傍に位置している。第２のインナーリード６は第２のアウターリード部４から第１のチップ搭載領域Ｘ１の近傍に達するようにチップ搭載領域Ｘ内を引き回されている。

第３のインナーリード７は、主として第１の半導体チップ８と第１のアウターリード３Ａまたは第２のアウターリード４Ａとの接続を中継するインナーリード７Ａと、主として第１の半導体チップ８と第２の半導体チップ９との接続を中継するインナーリード７Ｂとを有している。第３のインナーリード７を構成するインナーリード７Ａ、７Ｂはいずれもチップ搭載領域Ｘ内に配置されている。さらに、インナーリード７Ａ、７Ｂは半導体チップ８とアウターリード３Ａ、４Ａとの接続や半導体チップ８、９間の接続を可能にするようにチップ搭載領域Ｘ内を引き回されている。

第３のインナーリード７のうち、インナーリード７Ａは第１のチップ搭載領域Ｘ１の近傍に位置している。インナーリード７Ａは第１の半導体チップ８の近傍領域を引き回されている。インナーリード７Ｂは一方の端部が第１のチップ搭載領域Ｘ１の近傍に位置し、他方の端部は第２の半導体チップ９との接続領域Ｙに配置されている。インナーリード７Ｂの他方の端部は、長辺片側パッド構造を有する第２の半導体チップ９との接続部を構成する。このように、インナーリード７Ｂはチップ搭載領域Ｘ内を第１の半導体チップ８の近傍領域から第２の半導体チップ９との接続領域Ｙまで引き回されている。

第１の半導体チップ８はリードフレーム１の第１のチップ搭載領域Ｘ１に接着されている。第１の半導体チップ８の電極パッド１０は、第１の金属ワイヤ１２を介してインナーリード部２の第１、第２および第３のインナーリード５、６、７（７Ａ、７Ｂ）と電気的に接続されている。第１の金属ワイヤ１２はインナーリード５、６、７の表面側（上面１ａ側）に接続される。電極パッド１０の一部は第１および第２のインナーリード５、６等を介してアウターリード３Ａ、４Ａと接続されている。電極パッド１０の他の一部は第３のインナーリード７Ａ、７Ｂ等を介して第２の半導体チップ９と接続される。

第１の半導体チップ８の電極パッド１０の一部（電源パッドＶcc、Ｖss等）は、金属ワイヤ１２とインナーリード６を介して、もしくは金属ワイヤ１２、インナーリード７Ａ、金属ワイヤ１３、インナーリード５を介して、アウターリード３Ａ、４Ａと電気的に接続されている。金属ワイヤ１３は中継用ワイヤであり、インナーリード７Ａとインナーリード７Ｂとの間やインナーリード７Ａとインナーリード５との間を接続している。

第１の半導体チップ８の電極パッド１０の一部（機能パッド等）は、金属ワイヤ１２とインナーリード６を介して、もしくは金属ワイヤ１２、インナーリード７Ｂ、金属ワイヤ１３、インナーリード５を介して、アウターリード３Ａ、４Ａと電気的に接続されている。電極パッド１０の他の一部（機能パッド等）は、金属ワイヤ１２、インナーリード７Ｂ、金属ワイヤ１３、インナーリード７Ａ、金属ワイヤ１４を介して、もしくは金属ワイヤ１２、インナーリード７Ａ、金属ワイヤ１４を介して、第２の半導体チップ９の電極パッド１１と電気的に接続されている。

第２の半導体チップ９Ａ、９Ｂは、リードフレーム１の第２のチップ搭載領域Ｘ２に積層されており、電極パッド１１Ａ、１１Ｂがチップ搭載領域Ｘの一方の長辺側に位置するように配置されている。下段側の半導体チップ９Ａは第２のチップ搭載領域Ｘ２に接着されている。上段側の半導体チップ９Ｂは下段側の半導体チップ９Ａの電極パッド１１Ａを露出させるように、半導体チップ９Ａ上に階段状に積層されている。半導体チップ９Ｂは半導体チップ９Ａ上に接着されている。第２の金属ワイヤ１４はインナーリード７の裏面側（下面１ｂ側）に接続される。

第２の半導体チップ９Ａ、９Ｂの電極パッド１１Ａ、１１Ｂの一部（電源パッドＶcc、Ｖss等）は、金属ワイヤ１４、インナーリード７Ａ、金属ワイヤ１３、インナーリード７Ｂ、金属ワイヤ１３、インナーリード５を介して、もしくは金属ワイヤ１４、インナーリード７Ａ、金属ワイヤ１３、インナーリード６を介して、アウターリード３Ａ、４Ａと電気的に接続されている。第２の半導体チップ９Ａ、９Ｂの電極パッド１１Ａ、１１Ｂの他の一部（機能パッド等）は、金属ワイヤ１４、インナーリード７Ａ、金属ワイヤ１２を介して、第１の半導体チップ８の電極パッド１０と電気的に接続されている。

半導体チップ９Ａ、９Ｂの電極パッド１１Ａ、１１Ｂの接続に関して、それらの電気特性や信号特性が等しい場合には、電極パッド１１Ａ、１１Ｂ間を第２の金属ワイヤ１４で順に接続することができる。すなわち、半導体チップ９Ａの電極パッド１１Ａと半導体チップ９Ｂの電極パッド１１Ｂとの間を金属ワイヤ１４で接続する。さらに、半導体チップ９Ａの電極パッド１１Ａと第３のインナーリード７（７Ａ、７Ｂ）とを金属ワイヤ１４で接続する。各パッド間のワイヤボンディングは個別に実施してもよいし、１本の金属ワイヤで各パッド間を順に接続してもよい。一部の電極パッド１１Ａ、１１Ｂは個別に第３のインナーリード７（７Ａ、７Ｂ）と接続されている。

第２の半導体チップ９Ａ、９Ｂの電極パッド１１Ａ、１１Ｂは第３のインナーリード７を介して第１の半導体チップ８の電極パッド１０と電気的に接続されている。第２の半導体チップ９Ａ、９Ｂはインナーリード部２および第１の半導体チップ８を介して第１および第２のアウターリード部３、４と接続されている。第２の半導体チップ９Ａ、９Ｂの電極パッド１１Ａ、１１Ｂの一部は、第１の半導体チップ８を介さずに、インナーリード部２（インナーリード５、６、もしくはインナーリード７を中継したインナーリード５、６）のみを介してアウターリード３Ａ、４Ａと接続されていてもよい。

上述したように、インナーリード部２の少なくとも一部はチップ搭載領域Ｘ内を引き回されている。このため、インナーリード５、６、７の一方の端部を小型の半導体チップ８の近傍まで伸ばすことができる。従って、大型の半導体チップ９の形状を基準としたリードフレーム１の上面１ａに小型の半導体チップ８を搭載した場合においても、半導体チップ８の電極パッド１０とインナーリード５、６、７とを金属ワイヤ１２、１４を介して良好に接続することが可能となる。すなわち、リードフレーム１の上下面１ａ、１ｂに外形が異なる半導体チップ８、９を搭載して半導体装置を構成することができる。

さらに、インナーリード部２はアウターリード部３、４とは電気的に独立した第３のインナーリード７を有しているため、第３のインナーリード７を使用することで第１の半導体チップ８と第２の半導体チップ９とを電気的に接続することができる。従って、リードフレーム１の上面１ａに搭載した小型の半導体チップ８と下面１ｂに搭載した大型の半導体チップ９とを、中継基板等を用いることなく、電気的に接続することが可能となる。これは半導体チップ８、９間の接続が比較的複雑な場合においても、中継基板等を用いることなく、リードフレーム１を用いたパッケージ構造で対応可能であることを意味する。

第１の実施形態によれば、リードフレーム１を用いたパッケージ構造を適用した上で、外形が異なる複数の半導体チップ８、９をリードフレーム１の上下面１ａ、１ｂに搭載し、さらに複数の半導体チップ８、９間を電気的に接続した半導体装置を提供することが可能になる。半導体チップ８、９間の接続や半導体チップ８、９と外部端子（リードフレーム１のアウターリード部３、４）との接続が比較的複雑な電気回路となる場合であっても、インナーリード５、６、７や金属ワイヤ１２、１３、１４（中継用金属ワイヤを含む）で対応することができる。従って、リードフレーム１を用いたパッケージで各種の積層構造および接続構造の半導体装置を実現することが可能となる。

ところで、第３のインナーリード７はアウターリード３Ａ、４Ａとは接続されていないため、樹脂封止前もしくは半導体チップ８、９の搭載前の段階においては独立して存在する。そのままの状態ではリードフレーム１としての構成を保つことができないため、樹脂封止前の第３のインナーリード７を何らかの形で保持する必要がある。また、第１および第２のインナーリード５、６も比較的複雑な回路形状を有しているため、リードフレーム１の取扱い性やワイヤボンディング性等を考慮して、第１および第２のインナーリード５、６についても何らかの形で保持することが好ましい。

第１の実施形態では隣接するインナーリード５、６、７の隙間に絶縁樹脂１５を充填している。絶縁樹脂１５はインナーリード５、６、７を有効に保持することが可能な領域Ｚ内でインナーリード５、６、７の隙間に充填されている。リードフレーム１は第１のインナーリード５を保持する第１の樹脂充填領域Ｚ１、第２のインナーリード６を保持する第２の樹脂充填領域Ｚ２、および第３のインナーリード７を保持する第３ないし第５の樹脂充填領域Ｚ３〜Ｚ５を有している。なお、リードフレーム１のチップ搭載領域Ｘ内に存在するインナーリード５、６、７の全隙間に絶縁樹脂１５を充填してもよい。

第１の樹脂充填領域Ｚ１内に位置する第１のインナーリード５の隙間には絶縁樹脂１５が充填されている。第１のインナーリード５は第１の樹脂充填領域Ｚ１内の絶縁樹脂１５で保持されている。同様に、第２の樹脂充填領域Ｚ２内に位置する第２のインナーリード６の隙間には絶縁樹脂１５が充填されている。第２のインナーリード６は第２の樹脂充填領域Ｚ２内の絶縁樹脂１５で保持されている。これらによって、インナーリード５、６に対するワイヤボンディング性等を高めることができる。

第３ないし第５の樹脂充填領域Ｚ３〜Ｚ５内に位置する第３のインナーリード７の隙間には絶縁樹脂１５が充填されている。第３のインナーリード７の第１の半導体チップ８の近傍領域に位置する部分については、第３の樹脂充填領域Ｚ３内の絶縁樹脂１５で保持されている。第３のインナーリード７は第１の半導体チップ８の近傍領域から第２の半導体チップ９との接続領域Ｙまで引き回されている。第３のインナーリード７の接続領域Ｙ側の端部は、第４および第５の樹脂充填領域Ｚ４、Ｚ５内の絶縁樹脂１５で保持されている。従って、独立したインナーリード７を有するリードフレーム１の取扱い性、さらにインナーリード７に対するワイヤボンディング性を高めることが可能となる。

絶縁樹脂１５には熱硬化性樹脂および熱可塑性樹脂のいずれを適用してもよい。絶縁樹脂１５は加熱時における流動性が高い樹脂、例えばエポキシ樹脂やアクリル樹脂等であることが好ましい。絶縁樹脂１５の充填工程については後述する。なお、絶縁樹脂１５を充填する前のインナーリード５、６、７はその先端部が連結されており、リードフレーム１の形状が維持されている。インナーリード５、６、７の連結部分を絶縁樹脂１５の充填後に切断することによって、第１の実施形態のリードフレーム１が構成される。

ところで、第１、第２および第３のインナーリード５、６、７はそれぞれチップ搭載領域Ｘ内を引き回されているため、インナーリード５、６、７の一部は第１の半導体チップ８と第２の半導体チップ９とに挟まれることになる。半導体チップが重なる領域に位置するインナーリードの隙間部分は、封止樹脂のみでは十分に埋めることができず、その部分に空間が残存しやすい。そのような半導体パッケージが高湿度の環境下に置かれた場合、パッケージ内に吸収された水分がインナーリードの隙間に入り込み、この水分によりインナーリード間がショートするおそれがある。

第１の実施形態では第３の樹脂充填領域Ｚ３が第１のチップ搭載領域Ｘ１に対応している。このため、第１の半導体チップ８と第２の半導体チップ９とが重なる領域内に位置するインナーリード５、６、７の隙間部分（特に第３のインナーリード７の隙間部分）には、予め絶縁樹脂１５が充填されている。絶縁樹脂１５は半導体装置（半導体パッケージ）の樹脂封止部を構成する樹脂とは別工程で形成される。絶縁樹脂１５は樹脂封止部の形成前に予めインナーリード５、６、７の隙間に充填されるものである。

絶縁樹脂１５はインナーリード５、６、７の隙間部分のみに存在させるだけでなく、その一部がリードフレーム１の上面１ａ（または下面１ｂ）に層状に存在していてもよい。さらに、ベースフィルムに絶縁樹脂を塗布した絶縁樹脂シートを使用し、絶縁樹脂をインナーリード５、６、７の隙間部分に充填しつつ、ベースフィルムをリードフレーム１の下面１ｂ（または上面１ａ）に圧着して配置した状態としてもよい。

絶縁樹脂１５は例えば以下のようにしてインナーリード５、６、７の隙間部分に充填される。まず、絶縁性を有する支持フィルム（ベースフィルム）に絶縁樹脂１５となる絶縁樹脂組成物を塗布して絶縁樹脂層を形成した絶縁樹脂シートを用意する。絶縁樹脂層の厚さは充填する隙間の体積を考慮して設定される。絶縁樹脂シートをリードフレーム１の下面１ｂ側から熱圧着し、絶縁樹脂層をインナーリード５、６、７の少なくとも一部の隙間に充填する。絶縁樹脂層は加熱による流動性の付与と支持フィルムを介して付加される加圧力によりインナーリード５、６、７の隙間に充填される。

絶縁樹脂１５はそれのみをフィルム化した絶縁樹脂フィルムをリードフレーム１に熱圧着することによってインナーリード５、６、７の隙間に充填してもよい。また、液状の絶縁樹脂をリードフレーム１の各樹脂充填領域Ｚ１〜Ｚ５に塗布することによって、インナーリード５、６、７の隙間に絶縁樹脂１５を充填することも可能である。液状の絶縁樹脂としては、例えばエポキシ系熱硬化性樹脂が用いられる。液状の絶縁樹脂はスクリーン印刷法等を適用して塗布され、必要に応じて加圧力が付加される。

第１の半導体チップ８と第２の半導体チップ９とが重なる領域内に位置するインナーリード５、６、７の隙間部分に絶縁樹脂１５を充填することで、リードフレーム１の両面（第１および第２の面１ａ、１ｂ）に半導体素子８、９を搭載する場合においても、インナーリード５、６、７の隙間が空間として残存することはない。従って、半導体パッケージ内に吸収された水分がインナーリード５、６、７の隙間に入り込むことに起因するショートの発生等を抑制することができる。すなわち、信頼性に優れる両面搭載構造の半導体パッケージ（半導体装置）を提供することが可能となる。

リードフレーム１の上面１ａ側に搭載された第１の半導体チップ８と下面１ｂ側に搭載された第２の半導体チップ９は、インナーリード部２や金属ワイヤ１２、１３、１４と共に樹脂封止部１６で封止されている。樹脂封止部１６には一般的なエポキシ樹脂が用いられる。これらによって、両面搭載構造の半導体装置１７が構成されている。半導体装置１７において、最終的に切断されたリードフレーム１は回路基材を構成する。回路基材はインナーリード部２、アウターリード部３、４、およびチップ搭載領域Ｘを備える。第１の実施形態の半導体装置１７は、半導体メモリデバイス（第２の半導体チップ９）を積層して容量の増加を図り、さらに半導体メモリデバイスと共にコントローラデバイス（第１の半導体チップ８）を搭載した高容量、高機能の半導体記憶装置に好適である。

第１の実施形態の半導体装置１７によれば、インナーリード部２の構造や形状等に基づいて、リードフレーム１の上下面１ａ、１ｂに外形が異なる半導体チップ８、９を搭載した場合における半導体チップ８、９、特に小型の半導体チップ８とリードフレーム１との接続（ワイヤボンディング）、さらに半導体チップ８、９間の電気的な接続を容易に実施することができる。また、インナーリード５、６、７の少なくとも一部の隙間に充填した絶縁樹脂１５によって、独立したインナーリード７を有するリードフレーム１の取扱い性の向上効果、さらにインナーリード５、６、７の隙間部分（空間）に起因するショートの抑制効果等を得ることができる。従って、各種形状の半導体チップ８、９の搭載可能性、接続性、信頼性等を向上させた半導体装置１７を提供することが可能となる。

次に、本発明の第２の実施形態による半導体装置について、図７ないし図１１を参照して説明する。図７は第２の実施形態の半導体装置に用いるリードフレームを示す平面図である。図８ないし図１１は第２の実施形態の半導体装置を示す図であって、図８および図９は図７に示すリードフレームに半導体チップを搭載した状態を示す図（図８は平面図、図９は下面図）、図１０は図８のＡ−Ａ線に沿った断面図、図１１は半導体チップが搭載されたリードフレームを樹脂封止した状態を示す断面図である。

図７に示すリードフレーム２１は、半導体チップとの接続部となるインナーリード部２２と、外部接続端子となる第１および第２のアウターリード部２３、２４とを備えている。第１のアウターリード部２３は複数のアウターリード（第１のアウターリード）２３Ａを有し、第２のアウターリード部２４は複数のアウターリード（第２のアウターリード）２４Ａを有している。インナーリード部２２は第１の実施形態と同様に、第１のアウターリード２３Ａに接続された第１のインナーリード２５と、第２のアウターリード２４Ａに接続された第２のインナーリード２６と、アウターリード２３Ａ、２４Ａとは電気的に独立した第３のインナーリード２７とを有している。

リードフレーム２１は第１の面（上面）２１ａとそれとは反対側の第２の面（下面）２１ｂとを有している。リードフレーム２１は上下両面２１ａ、２１ｂに半導体チップが搭載される両面搭載用のリードフレームである。リードフレーム２１の第１の面２１ａには、第１のチップ搭載領域Ｘ１が設定されている。第１のチップ搭載領域Ｘ１にはアイランド部２８が設けられている。リードフレーム２１の第２の面１ｂには、第２のチップ搭載領域Ｘ２が設定されている。

図８ないし図１０に示すように、リードフレーム２１の第１の面２１ａには小形の第１の半導体チップ２９が搭載される。第１の半導体チップ２９はアイランド部２８に配置されている。アイランド部２８は半導体チップの全面を支持することが可能な面積を有するフレーム（板状部）で構成されている。リードフレーム２１の第１の面２１ａには、少なくとも１つの半導体チップ２９が搭載される。第１の面２１ａ側の半導体チップ２９は第１の半導体チップ群を構成する。

リードフレーム２１の第２の面２１ｂには、第１の半導体チップ２９より大きい形状（外形）を有する第２の半導体チップ３０、例えば積層された４個の半導体チップ３０Ａ〜３０Ｄが搭載される。第２のチップ搭載領域Ｘ２は最下段の半導体チップ３０Ａの形状に対応している。半導体チップ３０Ａは第２のチップ搭載領域Ｘ２に配置され、半導体チップ３０Ｂ〜３０Ｄは半導体チップ３０Ａ上に順に階段状に積層されている。リードフレーム２１の第２の面２１ｂには、少なくとも１つの半導体チップ３０が搭載される。第２の面２１ｂ側の半導体チップ３０Ａ〜３０Ｄは第２の半導体チップ群を構成する。

第２の半導体チップ３０Ａ〜３０Ｄの具体例としては、第１の実施形態と同様に、ＮＡＮＤ型フラッシュメモリのような半導体メモリチップ（メモリデバイス）が挙げられる。第１の半導体チップ２９の具体例としては、ＮＡＮＤ型フラッシュメモリのコントローラチップ（コントローラデバイス）が挙げられる。第２の半導体チップ群における半導体チップ３０の積層数は４個に限られるものではなく、２〜３個もしくは５個以上であってもよい。半導体メモリチップ（第２の半導体チップ３０）とそのコントローラチップ（第１の半導体チップ２９）とを備える半導体装置は、半導体記憶装置を構成している。

リードフレーム２１は第２の面２１ｂに搭載される大形の第２の半導体チップ３０Ａ〜３０Ｄに対応させたものであり、第２の半導体チップ３０Ａ〜３０Ｄの外形に基づく形状を有している。第１の半導体チップ２９は第２の半導体チップ３０に比べて小さいため、第１のチップ搭載領域Ｘ１（アイランド部２８）は第２のチップ搭載領域Ｘ２の内側に位置している。リードフレーム２１は第２の半導体チップ３０Ａ〜３０Ｄの平面形状（階段状に積層された４個の半導体チップ３０Ａ〜３０Ｄの平面方向への投影形状）に対応するチップ搭載領域Ｘを有している。インナーリード部２２やアウターリード部２３、２４はチップ搭載領域Ｘを基準として配置されている。

第１のアウターリード部２３はチップ搭載領域Ｘの一方の短辺に沿って配置されている。第２のアウターリード部２４はチップ搭載領域Ｘの他方の短辺に沿って配置されている。第１のアウターリード部２３と第２のアウターリード部２４はチップ搭載領域Ｘを介して対向配置されている。第１および第２のアウターリード部２３、２４は、リードフレーム２１を用いて構成した半導体装置（半導体パッケージ）の樹脂封止体の両短辺からそれぞれアウターリード２３Ａ、２４Ａが突出するように配置されている。

第１の半導体チップ２９は矩形状の外形を有し、一方の長辺および両短辺に沿って配列された電極パッド３１を有している。第１の半導体チップ２９はその長辺がチップ搭載領域Ｘの長辺と平行となるように配置される。第２の半導体チップ３０（３０Ａ〜３０Ｄ）は矩形状の外形を有し、一方の長辺に沿って配列された電極パッド３２（３２Ａ〜３２Ｄ）を有している。第１の実施形態と同様に、インナーリード部２２の少なくとも一部は、第１の半導体チップ２９の電極パッド３１の近傍に配置する必要がある。さらに、インナーリード部２２の一部はチップ搭載領域Ｘの一方の長辺に沿った第２の半導体チップ３０との接続領域Ｙに配置する必要がある。

第１のインナーリード２５は、一方の端部が第１のアウターリード２３Ａに接続され、他方の端部はチップ搭載領域Ｘに配置されている。第１のインナーリード２５の他方の端部は、第１の半導体チップ２９との接続が可能なように、アイランド部２８の近傍に位置している。第２のインナーリード２６は、一方の端部が第２のアウターリード２４Ａに接続され、他方の端部はチップ搭載領域Ｘに配置されている。第２のインナーリード２６の他方の端部は、第１の半導体チップ２９との接続が可能なように、アイランド部２８の近傍に位置している。第２のインナーリード２６は第２のアウターリード部２４からアイランド部２８の近傍に達するようにチップ搭載領域Ｘ内を引き回されている。

第３のインナーリード２７は第１の半導体チップ２９と第２の半導体チップ３０との接続を中継するものである。第３のインナーリード２７は半導体チップ２９、３０間の接続を可能にするようにチップ搭載領域Ｘ内を引き回されている。第３のインナーリード２７の一方の端部はアイランド部２８の近傍に位置し、他方の端部は第２の半導体チップ３０との接続領域Ｙに配置されている。第３のインナーリード２７の他方の端部は、長辺片側パッド構造を有する第２の半導体チップ３０との接続部を構成するものである。このように、第３のインナーリード２７はチップ搭載領域Ｘ内を第１の半導体チップ２９の近傍領域から第２の半導体チップ３０との接続領域Ｙまで引き回されている。

第１の半導体チップ２９はリードフレーム２１のアイランド部２８に接着されている。第１の半導体チップ２９の電極パッド３１は、第１の金属ワイヤ３３を介してインナーリード２５、２６、２７と接続されている。第１の金属ワイヤ３３はインナーリード２５、２６、２７の表面側（上面２１ａ側）に接続される。電極パッド３１の一部（電源パッドＶcc、Ｖss等）は、インナーリード２５、２６を介してアウターリード２３Ａ、２４Ａと接続されている。電極パッド３１の一部（機能パッド等）はインナーリード２７を介して第２の半導体チップ３０と接続されており、他の一部（機能パッド等）はインナーリード２５、２６を介してアウターリード２３Ａ、２４Ａと接続されている。

第２の半導体チップ３０Ａ〜３０Ｄは、リードフレーム２１の第２のチップ搭載領域Ｘ２に積層されており、電極パッド３２Ａ〜３２Ｄがチップ搭載領域Ｘの一方の長辺側に位置するように配置されている。最下段の半導体チップ３０Ａは第２のチップ搭載領域Ｘ２に接着されている。半導体チップ３０Ｂ〜３０Ｄは下段側の半導体チップ３０の電極パッド３２を露出させるように、半導体チップ３０Ａ上に順に階段状に積層されている。半導体チップ３０Ｂ〜３０Ｄはそれぞれ下段側の半導体チップ３０上に接着されている。

第２の半導体チップ３０Ａ〜３０Ｄの電極パッド３２Ａ〜３２Ｄは、インナーリード部２２の主として第３のインナーリード２７と第２の金属ワイヤ３４を介して電気的に接続されている。第２の金属ワイヤ３４はインナーリード部２２の裏面側（下面２１ｂ側）に接続される。第２の半導体チップ３０Ａ〜３０Ｄの電極パッド３２Ａ〜３２Ｄは第３のインナーリード２７を介して第１の半導体チップ２９の電極パッド３１と電気的に接続されている。電極パッド３２Ａ〜３２Ｄの一部は、第１の半導体チップ２９を介さずに、第２の金属ワイヤ３４および第１および第２のインナーリード２５、２６のみを介して第１および第２のアウターリード２３Ａ、２４Ａと接続されている。

半導体チップ３０Ａ〜３０Ｄの電極パッド３２Ａ〜３２Ｄの接続に関して、それらの電気特性や信号特性が等しい場合には、電極パッド３２Ａ〜３２Ｄ間を第２の金属ワイヤ３４で順に接続することができる。すなわち、半導体チップ３０Ａ〜３０Ｄの電極パッド３２Ａ〜３２Ｄ間を金属ワイヤ３４で接続する。さらに、半導体チップ３０Ａの電極パッド３２Ａと第３のインナーリード２７（もしくは第１および第２のインナーリード２５、２６）とを金属ワイヤ３４で接続する。各パッド間のワイヤボンディングは個別に実施してもよいし、１本の金属ワイヤで各パッド間を順に接続してもよい。一部の電極パッド３２Ａ〜３２Ｄは個別に第３のインナーリード２７と接続されている。

上述したように、インナーリード部２２の少なくとも一部はチップ搭載領域Ｘ内を引き回されているため、インナーリード２５、２６、２７の一方の端部を小型の半導体チップ２９の近傍まで伸ばすことができる。大型の半導体チップ３０の形状を基準としたリードフレーム２１の上面２１ａに小型の半導体チップ２９を搭載した場合においても、半導体チップ２９の電極パッド３１とインナーリード２５、２６、２７とを金属ワイヤ３３を介して接続することが可能となる。すなわち、リードフレーム２１の上下面２１ａ、２１ｂに外形が異なる半導体チップ２９、３０を搭載して半導体装置を構成することができる。

さらに、インナーリード部２２はアウターリード部２３、２４とは電気的に独立した第３のインナーリード２７を有しているため、第３のインナーリード２７を使用することによって、第１の半導体チップ２９と第２の半導体チップ３０とを電気的に接続することができる。従って、リードフレーム２１の上面２１ａに搭載した小型の半導体チップ２９と下面２１ｂに搭載した大型の半導体チップ３０とを、中継基板等を用いることなく、電気的に接続することが可能となる。これは半導体チップ２９、３０間の接続が比較的複雑な場合においても、中継基板等を用いることなく、リードフレーム２１を用いたパッケージ構造で対応可能であることを意味する。

第２の実施形態によれば、リードフレーム２１を用いたパッケージ構造を適用した上で、外形が異なる複数の半導体チップ２９、３０をリードフレーム２１の上下面２１ａ、２１ｂに搭載し、さらに複数の半導体チップ２９、３０間を電気的に接続した半導体装置を提供することが可能になる。半導体チップ２９、３０間の接続や半導体チップ２９、３０と外部端子（リードフレーム２１のアウターリード部２３、２４）との接続が比較的複雑な電気回路となる場合であっても、インナーリード２５、２６、２７や金属ワイヤ３３、３４で対応することができる。従って、リードフレーム２１を用いたパッケージで各種の積層構造および接続構造の半導体装置を実現することが可能となる。

第２の実施形態のリードフレーム２１において、インナーリード部２２の引き回し形状は第１の実施形態に比較すれば簡素である。さらに、インナーリード部２２はチップ搭載領域Ｘ内を引き回されているものの、第１の半導体チップ２９をアイランド部２８に搭載しているため、インナーリード部２２の一部が第１の半導体チップ８と第２の半導体チップ９とに挟まれることはない。このため、第２の実施形態ではインナーリード２５、２６、２７を絶縁テープ（接着層を有するポリイミドテープ等）３５で保持しており、これによって低コストでワイヤボンディング性等を高めている。絶縁テープ３５はリードフレーム２１の第１の面２１ａに貼り付けられている。

リードフレーム２１の上面２１ａ側に搭載された第１の半導体チップ２９と下面２１ｂ側に搭載された第２の半導体チップ３０は、インナーリード部２２や金属ワイヤ３３、３４と共に樹脂封止部３６で封止されている。これらによって、両面搭載構造の半導体装置３７が構成されている。半導体装置３７において、最終的に切断されたリードフレーム２１は回路基材を構成している。回路基材はインナーリード部２２、アウターリード部２３、２４、アイランド部２８およびチップ搭載領域Ｘを備える。第２の実施形態の半導体装置３７は、第１の実施形態と同様に高容量、高機能の半導体記憶装置に好適である。

第２の実施形態の半導体装置３７によれば、インナーリード部２２の構造や形状等に基づいて、リードフレーム２１の上下面２１ａ、２１ｂに外形が異なる半導体チップ２９、３０を搭載した場合における半導体チップ２９、３０、特に小型の半導体チップ２９とリードフレーム２１との接続、さらに半導体チップ２９、３０間の電気的な接続を容易に実施することができる。インナーリード部２２の少なくとも一部がチップ搭載領域Ｘ内を引き回されたリードフレーム２１の取扱い性については、低コストの絶縁テープ３５で確保されている。従って、各種形状の半導体チップ２９、３０の搭載可能性、接続性、信頼性等を向上させた半導体装置３７を提供することが可能となる。

図７ないし図１１は第１の半導体チップ２９の搭載部としてアイランド部２８を有するリードフレーム２１およびそれを用いた半導体装置３７を示している。図１２および図１３に示すように、第１の半導体チップ２９の搭載部はリードフレーム２１に設けた開口部（窓部）３８であってもよい。この場合、第１の半導体チップ２９はリードフレーム２１の開口部３８を介して最下段に位置する第２の半導体チップ３０Ａの裏面に接着される。このような構成によれば半導体チップ２９、３０の積層厚を低減することができる。また、半導体チップ２９、３０の積層厚を同じにした場合には、半導体チップ（例えば半導体チップ３０）の積層数を増加させることができる。

半導体チップ３０Ａの裏面に接着される半導体チップ２９は、例えばリードフレーム２１より薄い厚さを有している。これによって、金属ワイヤ３３のネックダメージを防止しつつ、金属ワイヤ３３を低くワイヤリングすることができる。半導体チップ３０の積層数を増加させるためには、金属ワイヤ３３を低くワイヤリングする必要がある。この際、金属ボールの直上で金属ワイヤ３３が曲がるため、ワイヤダメージが生じるおそれがある。このような点に対して、半導体チップ２９の厚さを薄くすることで、金属ボール上における金属ワイヤ３３のストレート部を長くした場合においても、金属ワイヤ３３のループ高さを低くすることができる。また、半導体チップ３０Ａの裏面側に半導体チップ２９を搭載せずに、金属ワイヤ（飛越しボンディング）のみを配置するようにしてもよい。

次に、本発明の第３の実施形態による半導体装置について、図１４ないし図１８を参照して説明する。図１４は第３の実施形態の半導体装置に用いるリードフレームを示す平面図である。図１５ないし図１８は第３の実施形態の半導体装置を示す図であって、図１５および図１６は図１４に示すリードフレームに半導体チップを搭載した状態を示す図（図１５は平面図、図１６は下面図）、図１７は図１５のＡ−Ａ線に沿った断面図、図１８は半導体チップが搭載されたリードフレームを樹脂封止した状態を示す断面図である。

図１４に示すリードフレーム４１は、半導体チップとの接続部となるインナーリード部４２と、外部接続端子となる第１および第２のアウターリード部４３、４４とを備えている。第１のアウターリード部４３は複数のアウターリード（第１のアウターリード）４３Ａを有している。第２のアウターリード部４４は複数のアウターリード（第２のアウターリード）４４Ａを有している。インナーリード部４２は、第１のアウターリード４３Ａに接続された第１のインナーリード４５と、第２のアウターリード４４Ａに接続された第２のインナーリード４６とを有している。

リードフレーム４１は第１の面（上面）４１ａと第２の面（下面）４１ｂとを有している。リードフレーム４１は上下両面４１ａ、４１ｂに半導体チップが搭載される両面搭載用のリードフレームである。リードフレーム４１の第１の面４１ａには第１のチップ搭載領域Ｘ１が設定され、第２の面４１ｂには第２のチップ搭載領域Ｘ２が設定されている。リードフレーム４１の第１および第２の面４１ａ、４１ｂには、それぞれ少なくとも１つの半導体チップが搭載される。第１の面４１ａ側の半導体チップは第１の半導体チップ群を構成し、第２の面４１ｂ側の半導体チップは第２の半導体チップ群を構成する。

図１５ないし図１７に示すように、リードフレーム４１の第１の面４１ａには小形の第１の半導体チップ４７が搭載される。第１の半導体チップ４７はその形状に対応する第１のチップ搭載領域Ｘ１に配置されている。リードフレーム４１の第２の面４１ｂには、第１の半導体チップ４７より大きい形状（外形）を有する第２の半導体チップ４８（４８Ａ〜４８Ｄ）が搭載される。４個の半導体チップ４８Ａ、４８Ｂ、４８Ｃ、４８Ｄは積層されている。第２のチップ搭載領域Ｘ２は最下段の半導体チップ４８Ａの形状に対応している。半導体チップ４８Ａは第２のチップ搭載領域Ｘ２に配置されている。半導体チップ４８Ｂ〜４８Ｄは半導体チップ４８Ａ上に順に階段状に積層されている。

第２の半導体チップ４８Ａ〜４８Ｄの具体例としては、ＮＡＮＤ型フラッシュメモリのような半導体メモリチップ（メモリデバイス）が挙げられる。第１の半導体チップ４７の具体例としては、ＮＡＮＤ型フラッシュメモリのコントローラチップ（コントローラデバイス）が挙げられる。第２の半導体チップ群における半導体チップ４８の積層数は４個に限られるものではなく、２〜３個もしくは５個以上であってもよい。半導体メモリチップ（第２の半導体チップ４８）とそのコントローラチップ（第１の半導体チップ４７）とを備える半導体装置は、半導体記憶装置を構成するものである。

リードフレーム４１は第２の面４１ｂに搭載される大形の第２の半導体チップ４８に対応させたものであり、第２の半導体チップ４８の外形に基づく形状を有している。第１の半導体チップ４７は第２の半導体チップ４８に比べて小さいため、第１のチップ搭載領域Ｘ１は第２のチップ搭載領域Ｘ２の内側に位置している。リードフレーム４１は第２の半導体チップ４８Ａ〜４８Ｄの平面形状（階段状に積層された半導体チップ４８Ａ〜４８Ｄの平面方向への投影形状）に対応するチップ搭載領域Ｘを有している。インナーリード部４２やアウターリード部４３、４４はチップ搭載領域Ｘを基準として配置されている。

第１のアウターリード部４３はチップ搭載領域Ｘの一方の短辺に沿って配置されている。第２のアウターリード部４４はチップ搭載領域Ｘの他方の短辺に沿って配置されている。第１のアウターリード部４３と第２のアウターリード部４４はチップ搭載領域Ｘを介して対向配置されている。第１および第２のアウターリード部４３、４４は、リードフレーム４１を用いて構成した半導体装置（半導体パッケージ）の樹脂封止体の両短辺からそれぞれアウターリード４３Ａ、４４Ａが突出するように配置されている。

第１の半導体チップ４７は矩形状の外形を有し、一方の長辺と一方の短辺に沿って配列された電極パッド４９を有している。第１の半導体チップ４７はその短辺がチップ搭載領域Ｘの長辺と平行となるように配置される。第１の半導体チップ４７の電極パッド４９とインナーリード部４２との間をワイヤボンディングするために、インナーリード部４２の少なくとも一部（第１および第２のインナーリード４５、４６の少なくとも一部）は第１の半導体チップ４７の電極パッド４９の近傍に配置する必要がある。第１のチップ搭載領域Ｘ１はチップ搭載領域Ｘに比べて小さく、その内側に設定されているため、インナーリード部４２の少なくとも一部はチップ搭載領域Ｘ内に配置する必要がある。

第２の半導体チップ４８（４８Ａ〜４８Ｄ）は矩形状の外形を有し、一方の長辺に沿って配列された電極パッド５０（５０Ａ〜５０Ｄ）を有している。第２の半導体チップ４８の電極パッド５０とインナーリード部４２との間をワイヤボンディングするために、インナーリード部４２の一部は第２の半導体チップ４８の電極パッド５０の近傍に配置する必要がある。第２のチップ搭載領域Ｘ２はおおよそチップ搭載領域Ｘと等しい形状を有している。従って、インナーリード部４２の一部はチップ搭載領域Ｘの一方の長辺に沿った第２の半導体チップ４８との接続領域Ｙに配置する必要がある。

第１のインナーリード４５は一方の端部が第１のアウターリード４３Ａに接続され、他方の端部はチップ搭載領域Ｘに配置されている。一部のインナーリード４５の端部は、第１の半導体チップ４７との接続が可能なように第１のチップ搭載領域Ｘ１の近傍に配置されている。他の一部のインナーリード４５の端部は、第２の半導体チップ４８との接続が可能なように接続領域Ｙに配置されている。第１のインナーリード４５は第１のアウターリード部４３から第１のチップ搭載領域Ｘ１の近傍、もしくは第２の半導体チップ４８との接続領域Ｙに達するように、チップ搭載領域Ｘ内を引き回されている。

第２のインナーリード４６は一方の端部が第２のアウターリード４４Ａに接続され、他方の端部はチップ搭載領域Ｘに配置されている。第２のインナーリード４６の他方の端部は第２の半導体チップ４８との接続が可能なように接続領域Ｙに配置されている。第２のインナーリード４６は第１の半導体チップ４７との接続が可能なように第１のチップ搭載領域Ｘ１の近傍を経由した後、第２の半導体チップ４８との接続領域Ｙに達している。第２のインナーリード４６は、第１のチップ搭載領域Ｘ１の近傍を経由した後に第２の半導体チップ４８との接続領域Ｙに達するように、チップ搭載領域Ｘ内を引き回されている。

第１の半導体チップ４７はリードフレーム４１の第１のチップ搭載領域Ｘ１に接着されている。第１の半導体チップ４７の電極パッド４９は第１の金属ワイヤ５１を介して第１および第２のインナーリード４５、４６と電気的に接続されている。第１の金属ワイヤ５１はインナーリード４５、４６の表面側（上面４１ａ側）に接続される。電極パッド４９の一部は第１の金属ワイヤ５１および第１のインナーリード４５を介して第１のアウターリード４３Ａと接続されている。電極パッド４９の他の一部は第１の金属ワイヤ５１および第２のインナーリード４６を介して第２のアウターリード４４Ａと接続されている。

第２の半導体チップ４８Ａ〜４８Ｄは、リードフレーム４１の第２のチップ搭載領域Ｘ２に積層されており、電極パッド５０Ａ〜５０Ｄがチップ搭載領域Ｘの一方の長辺側に位置するように配置されている。最下段の半導体チップ４８Ａは第２のチップ搭載領域Ｘ２に接着されている。半導体チップ４８Ｂ〜４８Ｄは下段側の半導体チップ４８の電極パッド５０を露出させるように、半導体チップ４８Ａ上に順に階段状に積層されている。半導体チップ４８Ｂ〜４８Ｄはそれぞれ下段側の半導体チップ４８上に接着されている。

第２の半導体チップ４８Ａ〜４８Ｄの電極パッド５０Ａ〜５０Ｄは第２の金属ワイヤ５２を介して第１および第２のインナーリード４５、４６と電気的に接続されている。第２の金属ワイヤ５２はインナーリード４５、４６の裏面側（下面４１ｂ側）に接続される。第２の半導体チップ４８Ａ〜４８Ｄの電極パッド５０Ａ〜５０Ｄは、第１および第２のインナーリード４５、４６を介して第１の半導体チップ４７の電極パッド４９と電気的に接続され、さらに第１の半導体チップ４７を介して、もしくは第１の半導体チップ４７を介さずに第１および第２のアウターリード４３Ａ、４４Ａと接続されている。

第２の半導体チップ４８Ａ〜４８Ｄの電極パッド５０Ａ〜５０Ｄの接続に関して、それらの電気特性や信号特性が等しい場合には、電極パッド５０Ａ〜５０Ｄ間を第２の金属ワイヤ５２で順に接続することができる。すなわち、半導体チップ５８Ａ〜５８Ｄの電極パッド５０Ａ〜５０Ｄ間を金属ワイヤ５２で順に接続し、半導体チップ４８Ａの電極パッド５０Ａとインナーリード４５、４６とを金属ワイヤ５２で接続する。電極パッド５０Ａ〜５０Ｄの一部は個別にインナーリード４５、４６と接続されている。

上述したように、インナーリード部４２はチップ搭載領域Ｘ内を引き回されている。このため、インナーリード４５、４６の一方の端部を小型の半導体チップ４７の近傍まで伸ばすことができる。従って、大型の半導体チップ４８の形状を基準としたリードフレーム４１の上面４１ａに小型の半導体チップ４７を搭載した場合においても、半導体チップ４７の電極パッド４９とインナーリード４５、４６とを金属ワイヤ５１を介して良好に接続することが可能となる。すなわち、リードフレーム４１の上下面４１ａ、４１ｂに外形が異なる半導体チップ４７、４８を搭載して半導体装置を構成することができる。

さらに、インナーリード４５、４６の一部は、第１のチップ搭載領域Ｘ１の近傍を経由して第２の半導体チップ４８との接続領域Ｙに達するように引き回されている。このようなインナーリード４５、４６を使用することによって、第１の半導体チップ４７と第２の半導体チップ４８とを電気的に接続することができる。従って、リードフレーム４１の上面４１ａに搭載した小型の半導体チップ４７と下面４１ｂに搭載した大型の半導体チップ４８とを、中継基板等を用いることなく、電気的に接続することが可能となる。これは半導体チップ４７、４８間の接続が比較的複雑な場合においても、中継基板等を用いることなく、リードフレーム４１を用いたパッケージ構造で対応可能であることを意味する。

第３の実施形態によれば、リードフレーム４１を用いたパッケージ構造を適用した上で、外形が異なる複数の半導体チップ４７、４８をリードフレーム４１の上下面４１ａ、４１ｂに搭載し、さらに複数の半導体チップ４７、４８間を電気的に接続した半導体装置を提供することが可能になる。半導体チップ４７、４８間の接続や半導体チップ４７、４８と外部端子（リードフレーム４１のアウターリード部４３、４４）との接続が比較的複雑な電気回路となる場合であっても、インナーリード４５、４６や金属ワイヤ５１、５２で対応することができる。従って、リードフレーム４１を用いたパッケージで各種の積層構造および接続構造の半導体装置を実現することが可能となる。

第３の実施形態のリードフレーム４１において、インナーリード部４２の引き回し形状は第１の実施形態に比較すれば簡素である。インナーリード部４２はチップ搭載領域Ｘ内を引き回されており、さらにインナーリード４５、４６の一部が第１の半導体チップ４７と第２の半導体チップ４８とに挟まれるものの、後述するようにインナーリード４６の隙間には第１の半導体チップ４７の接着剤樹脂（絶縁樹脂）を利用して絶縁樹脂が充填される。従って、インナーリード４５、４６は第２の実施形態と同様に絶縁テープ５３で固定している。これによって、低コストでワイヤボンディング性等を高めることができる。絶縁テープ５３はリードフレーム４１の第２の面４１ｂに貼り付けられている。

上述したように、インナーリード部４２の一部（具体的には第２のインナーリード４６の一部）は、第１の半導体チップ４７と第２の半導体チップ４８とに挟まれる。第１の半導体チップ４７と第２の半導体チップ４８とが重なる領域（第１のチップ搭載領域Ｘ１）に位置するインナーリード４６の隙間部分は、封止樹脂のみで十分に埋めることができない。そこで、第３の実施形態では第１のチップ搭載領域Ｘ１内に位置するインナーリード４６の隙間に予め絶縁樹脂５４を充填している。

第３の実施形態においては、第１の半導体チップ４７の接着剤樹脂（絶縁樹脂）を利用してインナーリード４６の隙間に絶縁樹脂５４を充填する。すなわち、リードフレーム４１の第１のチップ搭載領域Ｘ１に絶縁性の接着剤ペースト（絶縁樹脂ペースト）を塗布する。接着剤ペーストの塗布層上に第１の半導体チップ４７を押しつけて接着する。この際、接着剤ペーストはインナーリード４６の隙間に入り込む。これによって、インナーリード４６の隙間に絶縁樹脂５４を充填する。

第１の半導体チップ４７の接着層および絶縁樹脂５４として機能する接着剤ペーストは、インナーリード４６の隙間への充填量を考慮して塗布する。接着剤ペーストの塗布量が不足すると、第１の半導体チップ４７がリードフレーム４１と接触するおそれがある。第１の半導体チップ４７の裏面（接着面）には、接着剤ペーストの塗布量が不足した場合にリードフレーム４１と接触することを防止するために、絶縁層５５が設けられている。絶縁層５５は第１の半導体チップ４７の裏面に絶縁フィルムを貼り付けて形成される。

第１の半導体チップ４７と第２の半導体チップ４８とが重なる領域内に位置するインナーリード４５、４６の隙間部分に絶縁樹脂５４を充填することによって、リードフレーム４１の両面（第１および第２の面４１ａ、４１ｂ）に半導体素子４７、４８を搭載する場合においても、インナーリード４５、４６の隙間が空間として残存することはない。従って、半導体パッケージ内に吸収された水分がインナーリード４５、４６の隙間に入り込むことに起因するショートの発生等を抑制することができる。すなわち、信頼性に優れる両面搭載構造の半導体パッケージ（半導体装置）を提供することが可能となる。

リードフレーム４１の上面４１ａ側に搭載された第１の半導体チップ４７と下面４１ｂ側に搭載された第２の半導体チップ４８は、インナーリード部４２や金属ワイヤ５１、５２と共に樹脂封止部５６で封止されている。これらによって、両面搭載構造の半導体装置５７が構成されている。半導体装置５７において、最終的に切断されたリードフレーム４１は回路基材を構成している。回路基材はインナーリード部４２、アウターリード部４３、４４およびチップ搭載領域Ｘを備える。第３の実施形態の半導体装置５７は、第１の実施形態と同様に高容量、高機能の半導体記憶装置に好適である。

第３の実施形態の半導体装置５７によれば、インナーリード部４２の構造や形状等に基づいて、リードフレーム４１の上下面４１ａ、４１ｂに搭載された半導体チップ４７、４８、特に半導体チップ４８に比べて小型の半導体チップ４７とリードフレーム４１との接続、さらに半導体チップ４７、４８間の電気的な接続を容易に実施することができる。また、インナーリード４５、４６の一部の隙間に充填した絶縁樹脂５４によって、インナーリード４５、４６の隙間部分（空間）に起因するショートの発生等を抑制することができる。従って、各種形状の半導体チップ４７、４８の搭載可能性、接続性、信頼性等を向上させた半導体装置５７を提供することが可能となる。

なお、本発明は上記した各実施形態に限定されるものではなく、表裏両面に半導体チップが搭載されるリードフレームやそれを用いた両面搭載構造の半導体装置に適用することができる。本発明の半導体装置は半導体記憶装置に限られるものではなく、半導体チップ（特に外形が異なる半導体チップ）をリードフレームの上下面に搭載して構成される半導体装置に適用することができる。そのような半導体装置も本発明に含まれるものである。また、本発明の実施形態は本発明の技術的思想の範囲内で拡張もしくは変更することができ、この拡張、変更した実施形態も本発明の技術的範囲に含まれるものである。

本発明の第１の実施形態による半導体装置に用いるリードフレームを示す平面図である。 図１に示すリードフレームに半導体チップを搭載した状態を示す平面図（上面図）である。 図２の下面図である。 図２のＡ−Ａ線に沿った断面図である。 第１の実施形態による半導体装置（モールド後）を示す断面図である。 図５に示す半導体装置の正面図である。 本発明の第２の実施形態による半導体装置に用いるリードフレームを示す平面図である。 図７に示すリードフレームに半導体チップを搭載した状態を示す平面図（上面図）である。 図８の下面図である。 図８のＡ−Ａ線に沿った断面図である。 第２の実施形態による半導体装置（モールド後）を示す断面図である。 図７に示すリードフレームの変形例を示す平面図である。 図１２に示すリードフレームに半導体チップを搭載して構成した半導体装置（モールド後）を示す断面図である。 本発明の第３の実施形態による半導体装置に用いるリードフレームを示す平面図である。 図１４に示すリードフレームに半導体チップを搭載した状態を示す平面図（上面図）である。 図１５の下面図である。 図１５のＡ−Ａ線に沿った断面図である。 第３の実施形態による半導体装置（モールド後）を示す断面図である。

符号の説明

１，２１，４１…リードフレーム、２，２２，４２…インナーリード部、３，２３，４３…第１のアウターリード部、３Ａ，２３Ａ，４３Ａ…第１のアウターリード、４，２４，４４…第２のアウターリード部、４Ａ，２４Ａ，４４Ａ…第２のアウターリード、５，２５，４５…第１のインナーリード、６，２６，４６…第２のインナーリード、７，７Ａ，７Ｂ，２７…第３のインナーリード、８，２９，４７…第１の半導体チップ、９，９Ａ，９Ｂ，３０，３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，４８，４８Ａ，４８Ｂ，４８Ｃ，４８Ｄ，…第２の半導体チップ、１０，１１Ａ，１１Ｂ，３１，３２Ａ，３２Ｂ，３２Ｃ，３２Ｄ，４９，５０Ａ，５０Ｂ，５０Ｃ，５０Ｄ…電極パッド、１２，３３，５１…第１の金属ワイヤ、１４，３４，５２…第２の金属ワイヤ、１５，５４…絶縁樹脂、１６，３６，５５…樹脂封止部、１７，３７，５７…半導体装置、３５，５３…絶縁テープ。

Claims (4)

1. チップ搭載領域と、複数のアウターリードを有するアウターリード部と、複数のインナーリードを有し、前記複数のインナーリードの少なくとも一部が前記チップ搭載領域内を引き回されているインナーリード部とを備える回路基材と；
   前記回路基材の第１の面側の前記チップ搭載領域内に搭載され、電極パッドを有する少なくとも１つの第１の半導体チップを備える第１の半導体チップ群と；
   前記回路基材の第２の面側の前記チップ搭載領域内に搭載され、電極パッドを有する少なくとも１つの第２の半導体チップを備える第２の半導体チップ群と；
   前記第１の半導体チップの前記電極パッドと前記インナーリードとを電気的に接続する第１の金属ワイヤと；
   前記第２の半導体チップの前記電極パッドと前記インナーリードとを電気的に接続する第２の金属ワイヤと；
   前記第１および第２の半導体チップ群を前記第１および第２の金属ワイヤと共に封止する樹脂封止部とを具備し、
   前記アウターリード部は、第１のアウターリードを有する第１のアウターリード部と、前記第１のアウターリードと前記チップ搭載領域を介して対向配置された第２のアウターリードを有する第２のアウターリード部とを備え、
   前記インナーリード部は、前記第１のアウターリードに接続された第１のインナーリードと、前記第２のアウターリードに接続された第２のインナーリードと、前記第１および第２のアウターリードとは電気的に独立した第３のインナーリードとを有し、
   前記第１の半導体チップの前記電極パッドの少なくとも一部は前記第３のインナーリードを介して前記第２の半導体チップの前記電極パッドと電気的に接続されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第２の半導体チップは前記第１の半導体チップより大きい外形を有することを特徴とする半導体装置。
3. 請求項１または請求項２記載の半導体装置において、
   さらに、前記チップ搭載領域内に位置する前記インナーリードの少なくとも一部の間隙に充填された絶縁樹脂を具備することを特徴とする半導体装置。
4. 請求項１ないし請求項３のいずれか１項記載の半導体装置において、
   前記第２の半導体チップ群は前記第２の半導体チップとしてメモリデバイスを備え、かつ前記第１の半導体チップ群は前記第１の半導体チップとして前記メモリデバイスのコントローラデバイスを備えることを特徴とする半導体装置。

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