JP5269343B2 - Method for manufacturing semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置およびその作製方法に関する。 The present invention relates to a semiconductor device and a manufacturing method thereof.
近年、絶縁表面を有する基板上に薄膜トランジスタを形成する研究が盛んに行われている。薄膜トランジスタは、優れた特性を有するため、各種機能性回路を作製することが可能である。例えば、CPU(中央演算回路:Central Processing Unit)等の集積回路を作製することができる。 In recent years, research on forming a thin film transistor over a substrate having an insulating surface has been actively conducted. Since thin film transistors have excellent characteristics, various functional circuits can be manufactured. For example, an integrated circuit such as a CPU (Central Processing Unit) can be manufactured.
CPU等の集積回路は、携帯端末やコンピュータ等の各種電子機器に用途が拡大しているが、電子機器の高機能化に伴い、電源寿命が短くなる問題が生じている。電源寿命の低下を抑えるためには、CPU等の集積回路の低電圧動作及び低消費電力化が求められる。 An integrated circuit such as a CPU has been used for various electronic devices such as a portable terminal and a computer. However, as the functionality of the electronic device increases, there is a problem that the power supply life is shortened. In order to suppress a decrease in power supply life, low voltage operation and low power consumption of an integrated circuit such as a CPU are required.
消費電力を低減する方法として、回路の動作電圧を低電圧化する方法がある。回路の動作電圧を下げるには、回路に用いている薄膜トランジスタのしきい値電圧を下げることが有効である。薄膜トランジスタのしきい値を下げるには、薄膜トランジスタのサブスレッショルド特性を改善することが有効である。サブスレッショルド特性の改善方法として、薄膜トランジスタのシリコン膜厚を薄くする方法やゲート絶縁層を薄膜化する方法がある。 As a method for reducing power consumption, there is a method for reducing the operating voltage of a circuit. In order to lower the operating voltage of the circuit, it is effective to lower the threshold voltage of the thin film transistor used in the circuit. In order to lower the threshold value of the thin film transistor, it is effective to improve the subthreshold characteristic of the thin film transistor. As a method for improving the subthreshold characteristics, there are a method for reducing the silicon film thickness of the thin film transistor and a method for reducing the thickness of the gate insulating layer.
例えば、特許文献1には、島状の非単結晶シリコン層を形成した後、レジスト層を用いてチャネル領域を選択的にエッチングしてチャネル領域のシリコン膜厚を選択的に薄くすることが記載されている。
しかしながら、チャネル領域を選択的にエッチングしてチャネル領域のシリコン膜厚を薄くする方法では、フォトリソグラフィー工程によりレジスト層を形成してチャネル領域を選択的にエッチングする必要がある。この場合、マスク合わせに高度な精度が要求され、チャネル領域のみを開口するレジスト層を形成するのが非常に困難となる。マスクの位置がずれるとチャネル領域以外のソース領域又はドレイン領域の一部が薄膜化してしまう。 However, in the method of reducing the silicon film thickness of the channel region by selectively etching the channel region, it is necessary to selectively etch the channel region by forming a resist layer by a photolithography process. In this case, high precision is required for mask alignment, and it becomes very difficult to form a resist layer that opens only the channel region. When the position of the mask is shifted, a part of the source region or the drain region other than the channel region is thinned.
一方、オン電流の低下を防ぐためには、ソース領域及びドレイン領域の抵抗は出来るだけ小さくすることが望ましい。ソース領域及びドレイン領域は、半導体層に一導電型を付与する不純物元素を電界で加速して注入することで形成される。しかし、チャネル領域を薄膜化する工程を経た結果、ソース領域及びドレイン領域の一部が他の領域に比べて薄膜化されている場合には、添加する不純物元素の濃度制御がうまくいかず十分な低抵抗化を図ることができない。例えば、ソース領域又はドレイン領域において、薄膜化されていない部分の抵抗を低減するように不純物元素の添加を行うと、薄膜化された部分の抵抗が高くなってしまう。一方、薄膜化された部分の抵抗を低減するように不純物元素の添加を行うと、薄膜化されていない部分の抵抗を十分に低くすることができなくなってしまう。 On the other hand, in order to prevent a decrease in on-current, it is desirable to reduce the resistance of the source region and the drain region as much as possible. The source region and the drain region are formed by accelerating and injecting an impurity element imparting one conductivity type into the semiconductor layer with an electric field. However, if a part of the source region and the drain region is thinned as compared with other regions as a result of the process of thinning the channel region, the concentration control of the impurity element to be added is not successful and sufficient. Low resistance cannot be achieved. For example, in the source region or the drain region, when an impurity element is added so as to reduce the resistance of a portion that is not thinned, the resistance of the thinned portion is increased. On the other hand, if the impurity element is added so as to reduce the resistance of the thinned portion, the resistance of the portion not thinned cannot be sufficiently reduced.
上記問題を鑑み、本発明はオン電流の低下を抑制しつつ、低電圧動作及び低消費電力化を実現するための新規な構造の半導体装置及びその半導体装置の作製方法を提供することを課題とする。 In view of the above problems, it is an object of the present invention to provide a semiconductor device having a novel structure and a method for manufacturing the semiconductor device for realizing low voltage operation and low power consumption while suppressing a decrease in on-state current. To do.
本発明の一は、島状の半導体層を形成し、半導体層上に第1の絶縁層を形成し、第1の絶縁層を選択的にエッチングして半導体層を局所的に露出させる。そして、第1の絶縁層をマスクとして露出させた半導体層の表面をエッチングすることにより、半導体層を局所的に薄膜化する。半導体層の薄膜化した領域および残存する第1の絶縁層上に第2の絶縁層を形成し、第2の絶縁層上に導電層を形成し、導電層上に塗布法により第3の絶縁層を形成する。そして、第1の絶縁層上に形成された第2の絶縁層、又は第1の絶縁層が露出するまで、第3の絶縁層と導電層を第3の絶縁層の表面から半導体層方向に略同じエッチング速度でエッチングすることにより、半導体層の薄膜化した領域に導電層を残存させてゲート電極を形成する。ゲート電極をマスクとして、第1の絶縁層及び第2の絶縁層をエッチングすることにより、ゲート電極と重ならない領域の半導体層を露出させ、ゲート電極をマスクとして半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、一対の不純物領域の間にチャネル形成領域を形成する。 In one embodiment of the present invention, an island-shaped semiconductor layer is formed, a first insulating layer is formed over the semiconductor layer, and the first insulating layer is selectively etched to locally expose the semiconductor layer. Then, the semiconductor layer is locally thinned by etching the exposed surface of the semiconductor layer using the first insulating layer as a mask. A second insulating layer is formed on the thinned region of the semiconductor layer and the remaining first insulating layer, a conductive layer is formed on the second insulating layer, and a third insulating layer is formed on the conductive layer by a coating method. Form a layer. Then, the third insulating layer and the conductive layer are moved from the surface of the third insulating layer toward the semiconductor layer until the second insulating layer formed on the first insulating layer or the first insulating layer is exposed. By etching at substantially the same etching rate, the gate electrode is formed by leaving the conductive layer in the thinned region of the semiconductor layer. Etching the first insulating layer and the second insulating layer using the gate electrode as a mask exposes the semiconductor layer in a region that does not overlap with the gate electrode, adding an impurity element to the semiconductor layer using the gate electrode as a mask, A channel formation region is formed between the pair of impurity regions and the pair of impurity regions in a self-aligning manner.
また、本発明の一は、島状の半導体層を形成し、半導体層上に第1の絶縁層を形成し、第1の絶縁層を選択的にエッチングして半導体層を局所的に露出させる。そして、第1の絶縁層をマスクとして露出させた半導体層の表面をエッチングすることにより、半導体層を局所的に薄膜化する。半導体層の薄膜化した領域および残存する第1の絶縁層上に第2の絶縁層を形成し、第2の絶縁層上に導電層を形成し、導電層上に塗布法により第3の絶縁層を形成する。そして、第1の絶縁層上に形成された第2の絶縁層、又は第1の絶縁層が露出するまで、第3の絶縁層と導電層を第3の絶縁層の表面から半導体層方向に略同じ速度でエッチングすることにより、半導体層の薄膜化した領域に導電層を残存させてゲート電極を形成する。ゲート電極をマスクとして、第1の絶縁層及び第2の絶縁層をエッチングすることにより、ゲート電極と重ならない領域の半導体層を露出させ、ゲート電極をマスクとして半導体層に不純物元素を添加し、自己整合的に一対の不純物領域と、一対の不純物領域の間にチャネル形成領域を形成する。不純物領域およびゲート電極上に第4の絶縁層を形成し、第4の絶縁層を異方性エッチングすることにより、ゲート電極の側壁にサイドウォール絶縁層を形成し、半導体層の一部を露出させ、少なくとも、露出させた不純物領域上に金属層を形成する。そして、熱処理を行うことにより、不純物領域及び金属層が接する領域の一部をシリサイド化して、不純物領域にシリサイド領域を形成する。 According to one embodiment of the present invention, an island-shaped semiconductor layer is formed, a first insulating layer is formed over the semiconductor layer, and the first insulating layer is selectively etched to locally expose the semiconductor layer. . Then, the semiconductor layer is locally thinned by etching the exposed surface of the semiconductor layer using the first insulating layer as a mask. A second insulating layer is formed on the thinned region of the semiconductor layer and the remaining first insulating layer, a conductive layer is formed on the second insulating layer, and a third insulating layer is formed on the conductive layer by a coating method. Form a layer. Then, the third insulating layer and the conductive layer are moved from the surface of the third insulating layer toward the semiconductor layer until the second insulating layer formed on the first insulating layer or the first insulating layer is exposed. By etching at substantially the same rate, the gate electrode is formed with the conductive layer remaining in the thinned region of the semiconductor layer. Etching the first insulating layer and the second insulating layer using the gate electrode as a mask exposes the semiconductor layer in a region that does not overlap with the gate electrode, adding an impurity element to the semiconductor layer using the gate electrode as a mask, A channel formation region is formed between the pair of impurity regions and the pair of impurity regions in a self-aligning manner. A fourth insulating layer is formed over the impurity region and the gate electrode, and the fourth insulating layer is anisotropically etched to form a sidewall insulating layer on the side wall of the gate electrode, and a part of the semiconductor layer is exposed. Then, at least a metal layer is formed on the exposed impurity region. Then, by performing heat treatment, a part of the region where the impurity region and the metal layer are in contact is silicided to form a silicide region in the impurity region.
上記作製方法において、半導体層を膜厚10nm以上200nm以下の範囲で形成した後、エッチングして薄膜化し、チャネル形成領域の膜厚を0.5nm以上100nm以下、好ましくは5nm以上50nm以下の範囲で形成してもよい。 In the above manufacturing method, the semiconductor layer is formed with a thickness of 10 nm to 200 nm and then etched to reduce the thickness, and the channel formation region has a thickness of 0.5 nm to 100 nm, preferably 5 nm to 50 nm. It may be formed.
また、上記作製方法において、薄膜トランジスタのゲート絶縁層として機能する第2の絶縁層の厚さは、1nm以上20nm以下の膜厚とすることが好ましい。 In the above manufacturing method, the thickness of the second insulating layer functioning as the gate insulating layer of the thin film transistor is preferably greater than or equal to 1 nm and less than or equal to 20 nm.
また、第1の絶縁層の膜厚は導電層の膜厚より厚くすることが好ましい。 The first insulating layer is preferably thicker than the conductive layer.
本発明を適用してチャネル形成領域を局所的に薄膜化することで、オン電流の低下を抑制しつつ、サブスレッショルド特性を改善してしきい値電圧を下げることができる。その結果、低電圧動作が可能となり、低消費電力化を実現することができる。 By applying the present invention to locally thin the channel formation region, it is possible to improve the subthreshold characteristic and reduce the threshold voltage while suppressing a decrease in on-current. As a result, low voltage operation is possible, and low power consumption can be realized.
本発明の実施の形態について、図面を用いて以下に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨に逸脱することなく、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。尚、以下に説明する本発明の構成において、同じものを指す符号は異なる図面で共通して用いる場合がある。 Embodiments of the present invention will be described below with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the gist of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. In the structure of the present invention described below, the same reference numerals may be used in common in different drawings.
(実施の形態1)
図1は、本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図1は特に薄膜トランジスタの構成を示しており、図1(A)は上面図、図1(B)は図1(A)における破線O−P間の断面図、図1(C)は図1(A)における破線Q−R間の断面図を示している。尚、図1(A)は一部薄膜等を省略している。
(Embodiment 1)
1A and 1B are a top view and a cross-sectional view for explaining a main configuration of a semiconductor device according to the present invention. 1 particularly shows a structure of a thin film transistor. FIG. 1A is a top view, FIG. 1B is a cross-sectional view taken along a broken line OP in FIG. 1A, and FIG. Sectional drawing between the broken lines QR in (A) is shown. Note that FIG. 1A partially omits a thin film or the like.
本実施の形態に係る半導体装置の構成は、一対の不純物領域の間に設けられたチャネル形成領域を含む島状半導体層と、チャネル形成領域と不純物領域の一部に接して設けられた絶縁層と、絶縁層を介してチャネル形成領域と重なる導電層を有し、チャネル形成領域の膜厚が不純物形成領域の膜厚よりも薄いことを特徴の1つとする。以下、具体的な構成について説明する。 The semiconductor device according to this embodiment includes an island-shaped semiconductor layer including a channel formation region provided between a pair of impurity regions, and an insulating layer provided in contact with the channel formation region and part of the impurity regions. And a conductive layer that overlaps with the channel formation region with an insulating layer interposed therebetween, and the thickness of the channel formation region is smaller than the thickness of the impurity formation region. Hereinafter, a specific configuration will be described.
図1に示す薄膜トランジスタ140は、絶縁表面を有する基板100上に設けられている。薄膜トランジスタ140は、チャネル形成領域108及び不純物領域120が形成された半導体層130と、半導体層130のチャネル形成領域108及び不純物領域120の一部に接して設けられた絶縁層112と、絶縁層112を介してチャネル形成領域108と重なる導電層114と、で構成されている。
A
基板100としては、SOI(Silicon on Insurator)基板、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板などを用いることができる。
As the
基板100上に半導体層130が形成されている。基板100と半導体層130の間には、下地絶縁層として機能する絶縁層102、絶縁層104を設けても良い。下地絶縁層は、基板100から半導体層130へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。また、基板100の表面に凹凸がある場合、下地絶縁層は平坦化する層として設けることができる。
A
絶縁層102、104は、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)、窒化酸化シリコン(SiNxOy)等を用いて形成する。また、本実施の形態では、下地絶縁層を絶縁層102、104の積層としたが、もちろん単層構造でも3層以上の積層構造でもよい。例えば、本実施の形態のように2層の積層構造とする場合、1層目に窒化酸化シリコン膜、2層目に酸化窒化シリコン層を形成することができる。また、1層目に窒化シリコン層を形成し、2層目に酸化シリコン層を形成しても良い。
The insulating
半導体層130は島状に形成されている。半導体層130は単結晶半導体又は多結晶半導体で形成することが好ましく、シリコン、ゲルマニウム、シリコンゲルマニウム等の種々の半導体材料を用いて形成することができる。SOI基板を適用する場合には、埋込絶縁層上の半導体層をそのまま適用することができる。
The
半導体層130はチャネル形成領域108と、一対の不純物領域120と、を有する。不純物領域120は、一部又は全部がソース領域又はドレイン領域として機能する。不純物領域120には一導電型を付与する不純物元素が添加されている。また、チャネル形成領域108に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素が添加されていても良い。チャネル形成領域108は、絶縁層112を介して導電層114と重なる領域の半導体層130に形成されており、一対の不純物領域120の間に位置するものである。
The
チャネル形成領域108は不純物領域120に比べて膜厚が薄くなっている。チャネル形成領域108の膜厚は0.5nm以上100nm以下、好ましくは5nm以上50nm以下の範囲で形成するとよい。チャネル形成領域108を薄くすることにより、薄膜トランジスタのサブスレッショルド領域でのソース領域−ドレイン領域間のリーク電流を抑えることができる。
The
半導体層130にLDD(Lightly Doped Drain)領域として機能する低濃度不純物領域を形成しても良い。低濃度不純物領域は、チャネル形成領域と、ソース領域又はドレイン領域として機能する不純物領域の間に形成することができる。また、LDD領域は、ソース領域又はドレイン領域として機能する不純物領域120のピーク濃度と比較して、不純物濃度が低いものとする。
A low concentration impurity region functioning as an LDD (Lightly Doped Drain) region may be formed in the
チャネル形成領域108に接して絶縁層112が形成されている。絶縁層112は薄膜トランジスタ140のゲート絶縁層として機能する。ゲート絶縁層として機能する絶縁層112は、導電層114と半導体層130の短絡、リーク電流の発生、静電破壊等を防止するために、膜厚が均一に形成されることが好ましい。
An insulating
次に、図1に示す薄膜トランジスタの作製方法について図2乃至図4、図19乃至図21を用いて具体的に説明する。なお、図19乃至図21は、本発明に係る薄膜トランジスタの作製方法を説明する上面図である。また、図19乃至図21中の破線O−P間で切断した断面図が図2乃至図4である。 Next, a method for manufacturing the thin film transistor illustrated in FIGS. 1A to 1C is specifically described with reference to FIGS. 19 to 21 are top views illustrating a method for manufacturing a thin film transistor according to the present invention. Further, cross-sectional views taken along broken lines OP in FIGS. 19 to 21 are FIGS. 2 to 4.
まず、基板100上に下地絶縁層として機能する絶縁層102、104を介して半導体層106を形成する(図2(A)、図19(A)参照)。
First, the
基板100は、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板等の絶縁表面を有する基板を用いる。絶縁層102、104は、CVD法やスパッタリング法を用いて、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン等の材料を用いて形成する。絶縁層102、104は、基板100から半導体層106へアルカリ金属等が拡散し、半導体層106が汚染することを防ぐブロッキング層として機能する。また、基板100の表面に凹凸がある場合、平坦化する層としても機能することができる。なお、絶縁層102、104は、基板100からの不純物拡散や基板100表面の凹凸が問題とならなければ、形成しなくともよい。また、ここでは下地絶縁層を2層の積層構造としているが、単層構造としてもよいし、3層以上の積層構造としてもよい。
As the
半導体層106は、CVD法やスパッタリング法を用いて、シリコンを主成分とする材料を用いて形成するのが好ましい。具体的には、シリコン、シリコンゲルマニウム等を用いて形成することができる。また、ゲルマニウムを用いて形成してもよい。例えば、半導体層106は、シリコンを主成分とする材料を用いて非晶質半導体層を形成し、当該非晶質半導体層を結晶化させた後に選択的にエッチングすることによって島状の半導体層を形成することができる。非晶質半導体層を結晶化する場合は、レーザ結晶化法、RTA又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法又はこれらの方法を組み合わせた方法等により行うことができる。また、半導体層106は、膜厚10nm乃至150nmの範囲、好ましくは30nm乃至100nmの範囲で形成する。なお、半導体層はあらかじめ厚く形成した後、該厚く形成した半導体層をエッチングすることにより全体を薄膜化してもよい。
The
次に半導体層106上に絶縁層110(以下、第1の絶縁層110ともいう)を形成する(図2(B)、図19(B)参照)。第1の絶縁層110は、CVD法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて、半導体層106を覆うように形成する。また、第1の絶縁層110は、塗布法により、無機SOG(Spin On Glass)材料、有機SOG(Spin On Glass)材料、又は有機樹脂等を用いて形成することもできる。塗布法としては、スピンコート法、スキャニング法、又はインクジェット法などを用いることができる。また、無機SOG材料としては、無機材料であり、且つ塗布可能な材料であって、例えばPSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)等の酸化シリコン系の材料が挙げられる。また、有機SOG材料としては、例えばアルキル基を含む酸化シリコン系の材料が挙げられる。また、有機樹脂としては、例えば、アクリル、ポリイミド、ポリアミド、ポリイミドアミド、エポキシ等が挙げられる。第1の絶縁層110は膜厚20nm以上300nm以下、好ましくは、50nm以上200nmの範囲で形成する。本実施の形態では、第1の絶縁層110として酸化シリコン層を100nmで形成する。
Next, an insulating layer 110 (hereinafter also referred to as a first insulating layer 110) is formed over the semiconductor layer 106 (see FIGS. 2B and 19B). The first insulating
次に、第1の絶縁層110を選択的に除去して、半導体層106の一部を局所的に露出させる(図2(C)、図19(C)参照)。第1の絶縁層110の除去は、ウエットエッチング法により除去してもよいし、ドライエッチング法により除去してもよい。
Next, the first insulating
次に、第1の絶縁層110をマスクとして、露出された半導体層106の表面を選択的に除去して局所的に薄膜化された半導体層130を形成する(図3(A)、図19(D)参照)。具体的には、第1の絶縁層110をマスクとし、露出された半導体層106を表面から一様にエッチングして、局所的に薄膜化された領域107を形成する。このとき、薄膜化された領域107が厚さ0.5nm以上100nm以下の範囲となるように、半導体層106をエッチングする。半導体層130において、局所的に薄膜化された領域107の一部は、図1に示される薄膜トランジスタ140のチャネル形成領域108を形成する。以下、本明細書では、半導体層の局所的に薄膜化された領域を「薄膜領域」ともいう。ここでは、薄膜化された領域107を薄膜領域107とする。なお、後の工程でチャネル形成領域108を形成する薄膜領域107に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素を添加してもよい。
Next, the exposed surface of the
また、半導体層130において、薄膜化されていない領域は、図1に示される薄膜トランジスタ140の不純物領域120の一部を形成する。不純物領域120は、その一部又は全体がソース領域又はドレイン領域として機能する領域である。
In the
なお、第1の絶縁層110をマスクとした半導体層106の選択的な除去は、ウエットエッチング法あるいはドライエッチング法を用いて行う。このとき、どちらのエッチング法を用いる場合でも、あらかじめ設定した時間でエッチング処理を行う。ドライエッチング法を用いる場合には、薄膜領域107の表面に反応生成物が形成されないような条件を用いるとよい。例えば、ドライエッチングガスとして、Cl2ガスなどを用いてドライエッチングを行うとよい。CHF3ガスなどを用いてドライエッチングを行うと、薄膜領域107の表面に反応生成物が形成されるが、その場合には、薄膜領域107の表面をさらに除去することにより、清浄な表面を形成することができる。以下、本明細書で清浄な表面とは、反応生成物などを含む汚染層やアモルファス化した変質層などが無い表面を示す。
Note that the
なお、薄膜領域107の厚さは0.5nm以上100nm以下、好ましくは5nm以上50nm以下の範囲で形成する。
Note that the
また、SOI基板を適用する場合は、半導体層106は種々の結晶化法を用いる薄膜プロセスに換えて、埋込絶縁層上の半導体層をそのまま用いることができる。
In the case where an SOI substrate is used, the
次に、第1の絶縁層110及び薄膜領域107上に絶縁層112(以下、第2の絶縁層112ともいう)を形成する(図3(B)、図20(A)参照)。第2の絶縁層112は、CVD法やスパッタリング法により、酸化シリコン、窒化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化アルミニウム等の材料を用いて形成する。また、第2の絶縁層112は、これらの材料のうち1つ又は複数を用いて、単層構造又は積層構造で形成する。第2の絶縁層112は、膜厚1nm以上50nm以下、好ましくは膜厚1nm以上20nm以下、より好ましくは1nm以上10nm以下の範囲で形成する。本実施の形態では、第2の絶縁層112として酸化窒化シリコン層を膜厚5nmで形成する。
Next, an insulating layer 112 (hereinafter also referred to as a second insulating layer 112) is formed over the first insulating
また、第2の絶縁層112は、プラズマ処理による固相酸化若しくは固相窒化を用いて薄膜領域107上のみに形成してもよい。例えば、薄膜領域107を、プラズマ処理により固相酸化又は固相窒化して、第2の絶縁層112を形成することができる。
Further, the second insulating
プラズマ処理による固相酸化処理若しくは固相窒化処理は、マイクロ波(代表的には2.45GHz)等の高周波で励起され、電子密度が1×1011cm−3以上1×1013cm−3以下、且つ電子温度が0.5eV以上1.5eV以下のプラズマを利用して行うことが好ましい。前記条件を用いることにより、固相酸化処理若しくは固相窒化処理において、500℃以下の温度において、緻密な絶縁層を形成すると共に実用的な反応速度を得ることができる。 The solid-phase oxidation treatment or solid-phase nitridation treatment by plasma treatment is excited at a high frequency such as a microwave (typically 2.45 GHz) and has an electron density of 1 × 10 11 cm −3 or more and 1 × 10 13 cm −3. In the following, it is preferable to use plasma having an electron temperature of 0.5 eV to 1.5 eV. By using the above conditions, a dense insulating layer can be formed and a practical reaction rate can be obtained at a temperature of 500 ° C. or lower in solid-phase oxidation treatment or solid-phase nitridation treatment.
プラズマ処理により薄膜領域107の表面を酸化する場合には、酸素を含む雰囲気下(例えば、酸素(O2)、オゾン(O3)、亜酸化窒素(N2O)、一酸化窒素(NO)若しくは二酸化窒素(NO2)、及び希ガス(ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、キセノン(Xe)の少なくとも1つを含む)を含む雰囲気下、又は酸素(O2)、オゾン(O3)、亜酸化窒素(N2O)、一酸化窒素(NO)若しくは二酸化窒素(NO2)と、水素(H2)と、希ガスと、を含む雰囲気下)で行う。また、プラズマ処理によりチャネル形成領域108の表面を窒化する場合には、窒素を含む雰囲気下(例えば、窒素(N2)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)を含む雰囲気下、窒素と水素と希ガスを含む雰囲気下、又はNH3と希ガスを含む雰囲気下)でプラズマ処理を行う。希ガスとしては、例えばArを用いることが好ましい。また、ArとKrを混合したガスを用いてもよい。
In the case where the surface of the
ここで、プラズマ処理を行うためのプラズマ処理装置1280の構成例を図12に示す。当該プラズマ処理装置1280は、支持台1288と、ガスを供給するためのガス供給部1284、ガスを排気するために真空ポンプに接続する排気口1286、アンテナ1298、誘電体板1282、プラズマ発生用の高周波を入力する高周波供給部1292を有している。被処理体1210は、支持台1288によって保持される。また、支持台1288に温度制御部1290を設けることによって、被処理体1210の温度を制御することも可能である。被処理体1210は、プラズマ処理をする基体であり、本実施の形態では基板100上に絶縁層102、104、島状の半導体層130を順に積層形成し、薄膜領域107が露出したものに相当する。
Here, FIG. 12 shows a configuration example of a plasma processing apparatus 1280 for performing plasma processing. The plasma processing apparatus 1280 includes a support 1288, a gas supply unit 1284 for supplying gas, an exhaust port 1286 connected to a vacuum pump for exhausting gas, an antenna 1298, a dielectric plate 1282, and a plasma generating unit. A high frequency supply unit 1292 for inputting a high frequency is provided. The object 1210 is held by a support base 1288. In addition, the temperature of the object to be processed 1210 can be controlled by providing the support base 1288 with the temperature controller 1290. The object to be processed 1210 is a substrate that performs plasma treatment. In this embodiment, the object to be processed 1210 corresponds to a structure in which the insulating
以下、図12に示すプラズマ処理装置1080を用いて半導体層表面に絶縁層を形成する具体例を述べる。なお、プラズマ処理とは、基板、半導体層、絶縁層、導電層に対する酸化処理、窒化処理、酸化窒化処理、水素化処理、表面改質処理を範疇に含んでいる。これらの処理は、その目的に応じて、ガス供給部1084から供給するガスを選択すれば良い。
Hereinafter, a specific example of forming an insulating layer on the surface of the semiconductor layer using the
まず、図12に示すプラズマ処理装置1080の処理室内を真空にする。そして、ガス供給部1084から希ガス、酸素又は窒素を含むガスを供給する。被処理体1010は室温、若しくは温度制御部1090により100℃以上550℃以下の範囲で加熱する。被処理体1010と誘電体板1082との間隔(以下、電極間隔ともいう)は、20mm以上200mm以下(好ましくは20nm以上60mm以下)程度である。
First, the processing chamber of the
次に、高周波供給部1092からアンテナ1098に高周波を入力する。ここでは、高周波としてマイクロ波(周波数2.45GHz)を入力する。そしてマイクロ波をアンテナ1098から誘電体板1082を通して処理室内に入力することによって、プラズマ1094を生成し、当該プラズマ1094によって酸素ラジカル(OHラジカルを含む場合もある)又は窒素ラジカル(NHラジカルを含む場合もある)を生成する。このとき、プラズマ1094は、供給されたガスによって生成される。
Next, a high frequency is input from the high
マイクロ波の入力によりプラズマ1094を生成すると、低電子温度(3eV以下、好ましくは1.5eV以下)で高電子密度(1×1011cm−3以上)のプラズマを生成することができる。具体的には、電子温度が0.5eV以上1.5eV以下、且つ電子密度が1×1011cm−3以上1×1013cm以下のプラズマ生成することが好ましい。なお、本明細書では、マイクロ波の入力により生成された低電子温度で高電子密度のプラズマを高密度プラズマともいう。また、高密度プラズマを利用してプラズマ処理を行うことを高密度プラズマ処理ともいう。
When the
プラズマ1094により生成された酸素ラジカル(OHラジカルを含む場合もある)又は窒素ラジカル(NHラジカルを含む場合もある)によって、被処理体1010に形成された半導体層の表面が酸化又は窒化されて絶縁層が形成される。このとき、供給するガスにアルゴンなどの希ガスを混合させると、希ガスの励起種により酸素ラジカルや窒素ラジカルを効率良く生成することができる。なお。供給ガスに希ガスを用いる場合、形成された絶縁層に希ガスが含まれる場合がある。この方法は、プラズマで励起した活性なラジカルを有効に使うことにより、500℃以下の低温で固相反応による酸化、窒化を行うことができる。
The surface of the semiconductor layer formed on the object to be processed 1010 is oxidized or nitrided by oxygen radicals (which may include OH radicals) or nitrogen radicals (which may also include NH radicals) generated by the
図12に示す装置を用いた高密度プラズマ処理により形成される好適な第2の絶縁層112の一例は、酸素を含む雰囲気下のプラズマ処理によりチャネル形成領域108の一表面上に0.5nm以上20nm以下の厚さで酸化シリコン層を形成し、その後窒素を含む雰囲気下でその酸化シリコン層の表面を窒化プラズマで処理した窒素プラズマ処理層を形成する。具体的には、まず、酸素を含む雰囲気下でのプラズマ処理によりチャネル形成領域108の一表面上に0.5nm以上20nm以下の厚さで酸化シリコン層を形成する。その後、続けて窒素を含む雰囲気下でプラズマ処理を行うことにより酸化シリコン層の表面又は表面近傍に窒素濃度の高い窒素プラズマ処理層を設ける。なお、表面近傍とは、酸化シリコン層の表面から概略0.5nm以上1.5nm以下の範囲の深さをいう。例えば、窒素を含む雰囲気下でプラズマ処理を行うことによって、酸化シリコン層の表面から垂直方向に概略1nmの深さに窒素を20原子%以上50原子%以下の割合で含有した構造となる。また、高密度プラズマ処理により第1の絶縁層110の表面も酸化又は窒化することができる。
An example of a suitable second
例えば、薄膜領域107を形成し、該薄膜領域107の表面をプラズマ処理で酸化することで、界面に歪みのない緻密な酸化層を形成することができる。また、当該酸化層をプラズマ処理で窒化することで、表層部の酸素を窒素に置換して窒化層を形成すると、さらに緻密化することができる。それにより絶縁耐圧が高い絶縁層を形成することができる。
For example, by forming the
上記のようなプラズマ処理による固相酸化処理若しくは固相窒化処理を用いることで、耐熱温度が700℃以下のガラス基板を用いても、950℃乃至1050℃の範囲で形成される熱酸化膜と同等な絶縁層を得ることができる。すなわち、半導体素子、特に薄膜トランジスタや不揮発性記憶素子のゲート絶縁層として機能する信頼性の高い絶縁層を形成することができる。 By using the solid phase oxidation treatment or solid phase nitridation treatment by the plasma treatment as described above, a thermal oxide film formed in the range of 950 ° C. to 1050 ° C., even if a glass substrate having a heat resistant temperature of 700 ° C. or less is used. An equivalent insulating layer can be obtained. That is, a highly reliable insulating layer that functions as a gate insulating layer of a semiconductor element, particularly, a thin film transistor or a nonvolatile memory element can be formed.
次に、第2の絶縁層112又は第2の絶縁層112及び残存する第1の絶縁層110を介して、半導体層130上に導電層113を形成する(図3(C)、図20(B)参照)。導電層113は、タンタル(Ta)、タングステン(W)、チタン(Ti)、モリブデン(Mo)、クロム(Cr)、アルミニウム(Al)、銅(Cu)、又はニオブ(Nb)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料を用いて形成することができる。また、リン等の一導電型を付与する不純物元素が添加された多結晶シリコンに代表される半導体材料を用いて形成することもできる。導電層113は、これらの材料を用いてCVD法やスパッタリング法により基板全面に形成する。また、導電層113は、単層構造でもよいし積層構造としてもよい。導電層113は、膜厚10nm乃至1000nm、好ましくは膜厚100nm乃至800nm、より好ましくは200nm乃至500nmの範囲で形成する。本実施の形態では、導電層113として、タングステン層を400nmで形成する。
Next, the
次に、導電層113上に第3の絶縁層116を形成する(図4(A)、図20(C)参照)。第3の絶縁層116は塗布法を用いて形成する。塗布法としては、スピンコート法、スキャニング法、又はインクジェット法などを用いることができる。このような塗布法を用いて形成する塗布膜として、溶液から形成できるアクリル、ポリイミド、ポリアミド、ポリイミドアミド、エポキシ等の有機樹脂を用いた膜を用いることができる。また、無機SOG材料、有機SOG材料を用いた膜を用いることができる。無機SOG材料としては、無機材料であり、且つ塗布可能な材料であって、例えばPSG(リンシリケートガラス)、BSG(ボロンシリケートガラス)、BPSG(ボロンリンシリケートガラス)等の酸化シリコン系の材料が挙げられる。また、有機SOG材料としては、例えばアルキル基を含む酸化シリコン系の材料が挙げられる。第3の絶縁層116は、これらの材料を用いて、塗布法により基板全面に形成する。なお、このような塗布膜を用いることで、デバイス形状による凹凸を緩和して、表面が平坦化された第3の絶縁層116を形成することができる。
Next, a third
次に、第1の絶縁層110上に形成された第2の絶縁層112が露出するまで、或いは第1の絶縁層110が露出するまで、第3の絶縁層116と導電層113を略同じエッチング速度でエッチングする。エッチングは、第3の絶縁層116の表面から前記半導体層方向にエッチングを行う。薄膜領域107上には、第2の絶縁層112を介して導電層113が残存して、選択的に導電層114が形成される(図4(B)、図21(A)参照)。エッチングとしては、ウエットエッチング法あるいはドライエッチング法を用いることができる。例えば、ドライエッチングで行う場合には、第3の絶縁層116が有機樹脂であればCF4/O2系のガスなどを用いてドライエッチングを行うことができる。
Next, the third insulating
第3の絶縁層116及び導電層113を略同じエッチング速度でエッチングしていくことで、半導体層130の薄膜領域107上に導電層113を残存させた導電層114を形成することが可能である。これは、表面が平坦性を有する第3の絶縁層116が形成されているためである。導電層113は、第2の絶縁層112を介して薄膜領域107上に残存する。残存する導電層113は、ここでは導電層114とし、完成する薄膜トランジスタのゲート電極として機能する。なお、このように、均一にエッチングして平坦化していくことをエッチバックともいう。また、薄膜領域107上の導電層114上に第3の絶縁層116が残存している場合には、除去することが好ましい。例えば、第3の絶縁層116として有機樹脂を用いる場合はO2アッシングにより除去することができる。エッチバックを用いてゲート電極として機能する導電層114を形成することにより、半導体層130の薄膜領域107上に選択的にゲート電極を形成することができる。また、エッチバックを用いてゲート電極として機能する導電層114を形成するため、半導体層130において、薄膜化されていない領域に第1の絶縁層110を残存させることができる。そのため、第2の絶縁層112の膜厚が薄くても、ゲート電極として機能する導電層114の形成が容易となる。なお、導電層113を残存させた導電層114を形成する方法は、何通りか考えられる。
By etching the third insulating
例えば、第2の絶縁層112が露出するまで、第3の絶縁層116及び導電層113をエッチングしていくことで、図22(A)に示すような構造を形成することができる。図22(A)に示す構成では、薄膜領域107上以外の領域にも、一部導電層113が残存している。なお、図22(A)では表面が完全に平坦化されている例を示すが、多少の凹凸は形成されうる。不要な導電層113や絶縁層116は、適宜除去すればよい。このようにして、図4(B)に示す構造を得ることができる。なお絶縁層116を除去する際に、薄膜領域107上の導電層113(導電層114)が膜減りする場合もある(図22(B)参照)。
For example, the structure shown in FIG. 22A can be formed by etching the third insulating
また、導電層113と第2の絶縁層112とのエッチング選択比が十分とれ、導電層113と比べて第2の絶縁層112のエッチング速度が非常に遅い場合には、図22(C)に示すような構造を形成することができる。この場合は、第3の絶縁層116及び導電層113のエッチングだけで、薄膜領域107上に導電層113を残存させた導電層114を形成することが可能である。同様に、導電層113と第1の絶縁層110とのエッチング選択比が十分とれ、導電層113と比べて第1の絶縁層110のエッチング速度が非常に遅い場合も、第3の絶縁層116及び導電層113のエッチングだけで、薄膜領域107上に導電層113を残存させた導電層114を形成することが可能である。
Further, in the case where the etching selection ratio between the
また、導電層113と第2の絶縁層112、及び導電層113と第1の絶縁層110とのエッチング選択比が1に近い場合、図22(D)に示すような構造を形成することができる。
Further, when the etching selection ratio between the
なお、本発明はここで図示する構成に限定されるものではなく、エッチバックを利用して、ゲート電極として機能する導電層114を薄膜領域107上に選択的に形成できればよい。また、導電層114の形状は、第1の絶縁層110、第2の絶縁層112及び導電層113の膜厚によって決定される。例えば、導電層114の断面を凹型の形状とすることもできるし、表面が平坦性を有する形状とすることもできる。
Note that the present invention is not limited to the structure shown here, and it is only necessary that the
次に、導電層114をマスクとして、第2の絶縁層112および第1の絶縁層110を選択的に除去して、半導体層130の一部を露出させる(図4(C)、図21(B)参照)。第2の絶縁層112および第1の絶縁層110の除去は、ウエットエッチング法により除去してもよいし、ドライエッチング法により除去しても良い。
Next, using the
次に導電層114をマスクとして、一導電型を付与する不純物元素を添加し、自己整合的に不純物領域120と、不純物領域120の間にチャネル形成領域108を形成する。(図5、図21(C)参照)。一導電型を付与する不純物元素としては、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)等のp型を付与する元素、リン(P)、ヒ素(As)等のn型を付与する元素を用いることができる。
Next, an impurity element imparting one conductivity type is added using the
半導体層130に対する一導電型を付与する不純物元素の添加は、ドーピング法により行うことができる。ドーピング法としては、イオンドーピング法、イオン注入法を用いることができる。
The addition of the impurity element imparting one conductivity type to the
不純物領域120を形成した後に、熱処理を行うことにより、不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はRTA若しくはファーネスアニール炉を用いて行うことができる。具体的には、400℃乃至700℃、好ましくは500℃乃至550℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、550℃4時間の加熱を行うことにより、活性化を行うことができる。
It is preferable to activate the impurity element by performing heat treatment after the
以上により、本発明を適用した薄膜トランジスタ140を形成することができる。なお、本実施の形態で示した薄膜トランジスタ(TFT)の構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも2つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも2つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。
Through the above, a
以上より、本発明を適用して作製した薄膜トランジスタは、サブスレッショルド値を小さくすることができ、かつ、オン電流の低下を抑えることができる。よって、半導体装置の低電圧動作及び低消費電力化が可能である。 As described above, the thin film transistor manufactured by applying the present invention can have a small subthreshold value and can suppress a decrease in on-state current. Accordingly, low voltage operation and low power consumption of the semiconductor device can be achieved.
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments described in this specification as appropriate.
(実施の形態2)
本実施の形態では、上記実施の形態1と異なる作製方法で半導体装置を作製する例について図6を用いて説明する。
(Embodiment 2)
In this embodiment, an example of manufacturing a semiconductor device by a manufacturing method different from that in Embodiment 1 will be described with reference to FIGS.
図6は、本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図6は特に薄膜トランジスタの構成を示しており、図6(A)は上面図、図6(B)は図6(A)における破線O−P間の断面図、図6(C)は図6(A)における破線Q−R間の断面図を示している。尚、図6(A)は一部薄膜等を省略している。 6A and 6B are a top view and a cross-sectional view for explaining the main structure of the semiconductor device according to the invention. 6A and 6B particularly illustrate a structure of a thin film transistor. FIG. 6A is a top view, FIG. 6B is a cross-sectional view taken along a broken line OP in FIG. 6A, and FIG. Sectional drawing between the broken lines QR in (A) is shown. Note that in FIG. 6A, some thin films and the like are omitted.
本実施の形態に係る半導体装置の構成は、一対の不純物領域の間に設けられたチャネル形成領域と不純物領域の一部に設けられたシリサイド領域とを含む島状半導体層と、絶縁層を介してチャネル形成領域と重なる導電層を有し、チャネル形成領域の膜厚が不純物形成領域の膜厚よりも薄いことを特徴の1つとする。 The structure of the semiconductor device according to this embodiment includes an island-shaped semiconductor layer including a channel formation region provided between a pair of impurity regions and a silicide region provided in part of the impurity region, and an insulating layer interposed therebetween. One feature is that the conductive layer overlaps with the channel formation region, and the channel formation region is thinner than the impurity formation region.
図6に示す薄膜トランジスタ640は、絶縁表面を有する基板600上に設けられている。薄膜トランジスタ640は、チャネル形成領域608、不純物領域620及び金属シリサイド領域622が形成された半導体層630と、半導体層630のチャネル形成領域608及び不純物領域620の一部に接して設けられた絶縁層612と、絶縁層612を介してチャネル形成領域608と重なる導電層614と、導電層614の側壁に形成された絶縁層618と、で構成されている。
A
基板600としては、SOI基板、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板などを用いることができる。
As the
基板600上に半導体層630が形成されている。基板600と半導体層630の間には、下地絶縁層として機能する絶縁層602、絶縁層604を設けても良い。下地絶縁層は、基板600から半導体層630へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。また、基板600の表面に凹凸がある場合、下地絶縁層は平坦化する層として設けることができる。
A
絶縁層602、604は、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)、窒化酸化シリコン(SiNxOy)等を用いて形成する。また、本実施の形態では、下地絶縁層を絶縁層602、604の積層としたが、もちろん単層構造でも3層以上の積層構造でもよい。例えば、本実施の形態のように2層の積層構造とする場合、1層目に窒化酸化シリコン膜、2層目に酸化窒化シリコン層を形成することができる。また、1層目に窒化シリコン層を形成し、2層目に酸化シリコン層を形成しても良い。
The insulating
半導体層630は島状に形成されている。半導体層630は単結晶半導体又は多結晶半導体で形成することが好ましく、シリコン、ゲルマニウム、シリコンゲルマニウム等の種々の半導体材料を用いて形成することができる。SOI基板を適用する場合には、埋込絶縁層上の半導体層をそのまま適用することができる。
The
半導体層630はチャネル形成領域608と、一対の不純物領域620とを有する。不純物領域620は、一部又は全部がソース領域又はドレイン領域として機能する。不純物領域620には一導電型を付与する不純物元素が添加されている。また、不純物領域620の一部は金属シリサイド領域622を有する。また、チャネル形成領域608に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素が添加されていても良い。チャネル形成領域608は絶縁層612のみを介して導電層614と重なる領域に形成されており、一対の不純物領域620の間に位置するものである。また、導電層614の側壁には絶縁層618が形成されている。
The
チャネル形成領域608は不純物領域620に比べて膜厚が薄くなっている。チャネル形成領域608の膜厚は0.5nm以上100nm以下、好ましくは5nm以上50nm以下の範囲で形成するとよい。チャネル形成領域608を薄くすることにより、薄膜トランジスタのサブスレッショルド領域でのソース領域−ドレイン領域間のリーク電流を抑えることができる。
The
また、半導体層630にLDD(Lightly Doped Drain)領域として機能する低濃度不純物領域を形成しても良い。低濃度不純物領域は、チャネル形成領域と、ソース領域又はドレイン領域として機能する不純物領域の間に形成することができる。また、低濃度不純物領域は、ソース領域又はドレイン領域として機能する不純物領域620のピーク濃度と比較して、不純物濃度が低いものとする。
Further, a low concentration impurity region functioning as an LDD (Lightly Doped Drain) region may be formed in the
絶縁層618は、不純物領域620の一部に接して形成されている。不純物領域620において、絶縁層618が接していない領域の表面には、金属シリサイド領域622が形成されている。
The insulating
チャネル形成領域608上に絶縁層612が形成されている。絶縁層612は薄膜トランジスタ640のゲート絶縁層として機能する。ゲート絶縁層として機能する絶縁層612は導電層614と半導体層630の短絡、リーク電流の発生、静電破壊を防止するために、均一な膜厚で形成されることが好ましい。
An insulating
次に、図6に示す薄膜トランジスタの作製方法について図7乃至図9を用いて具体的に説明する。 Next, a method for manufacturing the thin film transistor illustrated in FIG. 6 is specifically described with reference to FIGS.
基板600上に絶縁層602、604を介して島状の半導体層を形成する。次に、島状の半導体層を覆うように絶縁層610を形成した後、該絶縁層610を選択的に除去して、島状の半導体層の一部を露出させる。次に、絶縁層610をマスクとして露出された島状の半導体層の表面をエッチングすることにより、局所的に薄膜化された薄膜領域607を含む半導体層630を形成する。半導体層630において、局所的に薄膜化された薄膜領域607は、チャネル形成領域608を形成する。次に、薄膜領域607及び残存する絶縁層610上に絶縁層612を形成した後、該絶縁層612を介して薄膜領域607を含む半導体層630と重なるように導電層613を形成する。次に、導電層613上に絶縁層616を形成する。なお、絶縁層616は、デバイス形状による凹凸を緩和しうる絶縁層、例えば酸化シリコン系の塗布膜を用いて形成する。好ましくは、表面が平坦性を有する絶縁層616を形成する(図7(A)参照)。
An island-shaped semiconductor layer is formed over the
次に、絶縁層610上に形成された絶縁層612、或いは絶縁層610が露出するまで、絶縁層616と導電層613を略同じエッチング速度でエッチングする、いわゆるエッチバックを行う。具体的には、絶縁層616の表面から前記半導体層630方向に、エッチングを行うことにより、薄膜領域607上に絶縁層612を介して導電層613を残存させた導電層614を形成する(図7(B)参照)。エッチバックを用いてゲート電極を形成することにより、半導体層630の局所的に薄膜化された薄膜領域607上に選択的に導電層613を残すことができる。また、エッチバックを用いてゲート電極を形成するため、半導体層630において、薄膜化されていない領域上に第1の絶縁層610を残存させることができる。そのため、第2の絶縁層612の膜厚が薄くても、ゲート電極の形成が容易となる。
Next, so-called etch back is performed in which the insulating
次に、導電層614をマスクとして、絶縁層612および絶縁層610をエッチングして、半導体層630の一部を露出させる。(図7(C)参照)。
Next, the insulating
次に、導電層614をマスクとして、一導電型を付与する不純物元素を添加し、自己整合的に不純物領域620と不純物領域620の間にチャネル形成領域608を形成する(図8(A)参照)。不純物領域620の作製工程までは実施の形態1で示した基板100、絶縁層102、104、半導体層130、絶縁層110、112、導電層113、導電層114、絶縁層116、チャネル形成領域108、不純物領域120と同様であるので、説明は省略する。
Next, an impurity element imparting one conductivity type is added using the
次に、不純物領域620、絶縁層612、及び導電層614上に絶縁層を形成し、当該絶縁層を異方性エッチングすることにより、導電層614の側壁に局所的に絶縁層を残存させて絶縁層618を形成する(図8(B)参照)。異方性エッチングとしては、例えば、CHF3ガスなどを用いたドライエッチング法により行うことができる。また、導電層614の側壁に局所的に形成される絶縁層618は、サイドウォール絶縁層ともいわれる。なお、絶縁層618を形成する際に、不純物領域620表面の一部を露出させることが可能である。
Next, an insulating layer is formed over the
次に、少なくとも露出した不純物領域620の表面に金属層を成膜する。このとき、露出した不純物領域620の表面に自然酸化膜が形成されている場合は、該自然酸化膜を除去した後に金属層を形成する。金属層は半導体層と反応してシリサイドを形成する材料を用いる。金属層としては、例えばニッケル膜、チタン膜、コバルト膜、白金膜、もしくはこれら元素のうち少なくとも2種類を含む合金でなる膜等を用いることができる。本実施の形態では金属層としてニッケル膜を用い、室温の下、成膜電力500W乃至1kWの範囲でニッケル膜をスパッタ法により成膜する。
Next, a metal layer is formed on at least the surface of the exposed
金属層を成膜した後、熱処理によって金属シリサイド領域622を形成する。金属シリサイド領域622は、不純物領域620の一部に形成される。また、金属シリサイド領域622は、不純物領域620において、絶縁層618と重ならない領域に形成される。金属シリサイド領域622の形成条件によっては、金属シリサイド領域622の一部は、絶縁層618と重なる場合もあるが、チャネル形成領域608と接触しなければ特に問題とはならない。本実施の形態では、金属シリサイド領域622はニッケルシリサイドで形成される。なお、熱処理はRTAやファーネスアニール等を用いることができる。
After the metal layer is formed, a
金属シリサイド領域622形成後、未反応の金属層が残存する場合は除去する。例えば、金属層としてニッケル膜を形成した場合、塩酸(HCl):硝酸(HNO3):純水(H2O)が3:2:1の比率で混合されたエッチング溶液を用いて未反応のニッケルを除去することが可能である。未反応の金属層を除去すると、不純物領域620において、露出されむき出しになっていた領域のみ金属シリサイド領域622が形成されている(図8(C)参照)。
If an unreacted metal layer remains after the
なお、金属シリサイド領域622を形成した後に、熱処理を行うことにより、不純物領域620或いはチャネル形成領域608に添加された不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はRTA若しくはファーネスアニール炉を用いて行うことができる。具体的には、400℃乃至700℃、好ましくは500℃乃至550℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、550℃4時間の加熱を行うことにより、活性化を行うことができる。また、熱処理は不純物元素の添加後行っても良い。
Note that it is preferable to activate the impurity element added to the
以上により、本発明を適用した薄膜トランジスタ640を形成することができる。なお、本実施の形態で示したTFTの構造は一例であり、図示した構造に限定されるものではない。例えば、直列に接続された少なくとも2つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも2つ以上のゲート電極層と、を有するマルチゲート構造を用いてもよい。
Through the above, a
以上より、本発明を適用して作製した薄膜トランジスタは、サブスレッショルド値を小さくすることができる。また、ソース領域及びドレイン領域の一部に金属シリサイド層を形成することにより、さらにオン電流の低下を抑えることができる。よって、半導体装置の低電圧動作及び低消費電力化が可能である。 As described above, the thin film transistor manufactured by applying the present invention can have a small subthreshold value. Further, by forming a metal silicide layer in part of the source region and the drain region, a decrease in on-current can be further suppressed. Accordingly, low voltage operation and low power consumption of the semiconductor device can be achieved.
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments described in this specification as appropriate.
(実施の形態3)
本実施の形態では、上記実施の形態1及び上記実施の形態2と異なる作製方法で半導体装置を作製する例について図9を用いて説明する。
(Embodiment 3)
In this embodiment, an example in which a semiconductor device is manufactured with a manufacturing method different from that in Embodiments 1 and 2 is described with reference to FIGS.
図9は、本発明に係る半導体装置の主要な構成を説明するための上面図及び断面図である。図9は特に薄膜トランジスタの構成を示しており、図9(A)は上面図、図9(B)は図9(A)における破線O−P間の断面図、図9(C)は図9(A)における破線Q−R間の断面図を示している。尚、図9(A)は一部薄膜等を省略している。 9A and 9B are a top view and a cross-sectional view for explaining the main structure of the semiconductor device according to the invention. 9A and 9B particularly illustrate a structure of a thin film transistor. FIG. 9A is a top view, FIG. 9B is a cross-sectional view taken along a broken line OP in FIG. 9A, and FIG. Sectional drawing between the broken lines QR in (A) is shown. Note that in FIG. 9A, some thin films and the like are omitted.
図9に示す薄膜トランジスタ940は、絶縁表面を有する基板900上に設けられている。薄膜トランジスタ940は、チャネル形成領域908、低濃度不純物領域919及び高濃度不純物領域920が形成された半導体層930と、半導体層930の低濃度不純物領域919上に設けられた絶縁層918と、半導体層930のチャネル形成領域908上に設けられた絶縁層912と、絶縁層912を介してチャネル形成領域908と重なる導電層914と、で構成されている。
A
基板900としては、SOI基板、ガラス基板、石英基板、サファイア基板、セラミックス基板、表面に絶縁層が形成された金属基板などを用いることができる。
As the
基板900上に半導体層930が形成されている。基板900と半導体層930の間には、下地絶縁層として機能する絶縁層902、絶縁層904を設けても良い。下地絶縁層は、基板900から半導体層930へアルカリ金属などの不純物が拡散して汚染することを防ぐものであり、ブロッキング層として適宜設ければよい。また、基板900の表面に凹凸がある場合、下地絶縁層は平坦化する層として機能することができる。
A
絶縁層902、904は、酸化シリコン(SiOx)、窒化シリコン(SiNx)、酸化窒化シリコン(SiOxNy)、窒化酸化シリコン(SiNxOy)等を用いて形成する。また、本実施の形態では、下地絶縁層を絶縁層902、904の積層としたが、もちろん単層構造でも3層以上の積層構造でもよい。例えば、本実施の形態のように2層の積層構造とする場合、1層目に窒化酸化シリコン膜、2層目に酸化窒化シリコン層を形成することができる。また、1層目に窒化シリコン層を形成し、2層目に酸化シリコン層を形成しても良い。
The insulating
半導体層930は島状に形成されている。半導体層930は単結晶半導体又は多結晶半導体で形成することが好ましく、シリコン、ゲルマニウム、シリコンゲルマニウム等の種々の半導体材料を用いて形成することができる。SOI基板を適用する場合には、埋込絶縁層上の半導体層をそのまま適用することができる。
The
半導体層930はチャネル形成領域908と、低濃度不純物領域919と、高濃度不純物領域920とを有する。低濃度不純物領域919は、その一部又は全部がLDD(Lightly Doped Drain)領域として機能する。高濃度不純物領域920は、その一部又は全部がソース領域又はドレイン領域として機能する。チャネル形成領域908は一対の高濃度不純物領域920の間に位置している。また、低濃度不純物領域919は、チャネル形成領域908と高濃度不純物領域920との間に位置している。低濃度不純物領域919及び高濃度不純物領域920には一導電型を付与する不純物元素が添加されており、低濃度不純物領域919は高濃度不純物領域920に比べて不純物元素濃度が低くなるように形成される。また、チャネル形成領域908に、トランジスタのしきい値電圧を制御するための一導電型を付与する不純物元素が添加されていても良い。チャネル形成領域908は絶縁層912を介して導電層914と重なる領域に形成されている。また、低濃度不純物領域919に接して絶縁層918が形成されている。
The
チャネル形成領域908は高濃度不純物領域920に比べて膜厚が薄くなっている。チャネル形成領域908の膜厚は0.5nm以上100nm以下、好ましくは5nm以上50nm以下の範囲で形成するとよい。チャネル形成領域908を薄くすることにより、薄膜トランジスタのサブスレッショルド領域でのソース領域−ドレイン領域間のリーク電流を抑えることができる。
The
チャネル形成領域908に接して絶縁層912が形成されている。絶縁層912は薄膜トランジスタ940のゲート絶縁層として機能する。ゲート絶縁層として機能する912は導電層914と半導体層930の短絡、リーク電流の発生、静電破壊等を防止するために、均一に形成されることが好ましい。
An insulating
次に、図9に示す薄膜トランジスタの作製方法について図10乃至図11を用いて具体的に説明する。 Next, a method for manufacturing the thin film transistor illustrated in FIGS. 9A to 9C is specifically described with reference to FIGS.
基板900上に絶縁層902、904を介して島状の半導体層を形成する。次に、島状の半導体層を覆うように絶縁層910を形成した後、該絶縁層910を選択的に除去して、半導体層930の一部を露出させる。次に、絶縁層910をマスクとして露出された半導体層930の表面をエッチングすることにより、局所的に薄膜化された薄膜領域907を含む半導体層930を形成する。半導体層930の局所的に薄膜化された薄膜領域907は、チャネル形成領域908を形成する。次に、薄膜領域907及び絶縁層910上に絶縁層912を形成した後、該絶縁層912を介して薄膜領域907を含む半導体層930と重なるように導電層913を形成する。次に、導電層913上に表面が平坦性を有する絶縁層916を形成する(図10(A)参照)。
An island-shaped semiconductor layer is formed over the
次に、絶縁層910上に形成された絶縁層912、或いは絶縁層910が露出するまで、絶縁層916と導電層913を略同じエッチング速度でエッチングする、いわゆるエッチバックを行う。具体的には、絶縁層916の表面から前記半導体層930方向に、エッチングを行うことにより、薄膜領域907上に絶縁層912を介して導電層913を残存させた導電層914を形成する(図10(B)参照)。エッチバックを用いてゲート電極を形成することにより、半導体層930の局所的に薄膜化された薄膜領域907上に選択的に導電層913を残すことができる。また、エッチバックを用いてゲート電極を形成するため、半導体層930において、薄膜化されていない領域に第1の絶縁層910が残存する。そのため、第2の絶縁層912の膜厚が薄くても、ゲート電極の形成が容易となる。
Next, so-called etch back is performed in which the insulating
次に、導電層914をマスクとして、絶縁層912および絶縁層910をエッチングして、半導体層930の一部を露出させる。(図10(C)参照)。半導体層930の一部を露出させる工程までは実施の形態1で示した基板100、絶縁層102、104、半導体層130、絶縁層110、112、導電層113、導電層114、絶縁層116、チャネル形成領域108と同様であるので、説明は省略する。
Next, the insulating
次に、導電層914をマスクとして、一導電型を付与する不純物元素を添加し、自己整合的に低濃度不純物領域919と低濃度不純物領域919の間にチャネル形成領域908を形成する(図11(A)参照)。低濃度不純物領域919に含まれる不純物元素の濃度は1×1016atoms/cm3以上1×1019atoms/cm3以下の範囲とする。一導電型を付与する不純物元素としては、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)等のp型を付与する元素、リン(P)、ヒ素(As)等のn型を付与する元素を用いることができる。不純物元素の添加はドーピング法により行うことができる。ドーピング法としては、イオンドーピング法、イオン注入法を用いることができる。
Next, an impurity element imparting one conductivity type is added using the
次に、低濃度不純物領域919、導電層914上に絶縁層を形成し、当該絶縁層を異方性エッチングすることにより、導電層914の側壁に局所的に残存させた絶縁層918を形成する(図11(B)参照)。異方性エッチングとしては、例えば、CHF3ガスなどを用いたドライエッチングにより行うことができる。また、導電層914の側壁に局所的に形成される絶縁層918は、サイドウォール絶縁層ともいわれる。
Next, an insulating layer is formed over the low-
次に、導電層914および絶縁層918をマスクにして、半導体層930に対して低濃度不純物領域919と同一の導電型を付与する不純物元素を選択的に添加し、自己整合的に高濃度不純物領域920を形成する(図11(C)参照)。高濃度不純物領域920に含まれる不純物元素の濃度は1×1019atoms/cm3以上5×1021atoms/cm3以下の範囲とする。一導電型を付与する不純物元素としては、ボロン(B)、アルミニウム(Al)、ガリウム(Ga)等のp型を付与する元素、リン(P)、ヒ素(As)等のn型を付与する元素を用いることができる。不純物元素の添加はドーピング法により行うことができる。ドーピング法としては、イオンドーピング法、イオン注入法を用いることができる。また、高濃度不純物領域920とチャネル形成領域908との間で、絶縁層912を介して絶縁層918と略重なる領域に、低濃度不純物領域919が残る。
Next, using the
また、不純物元素を添加した後に、熱処理を行うことにより、不純物元素を活性化することが好ましい。熱処理は、レーザビームの照射、又はRTA若しくはファーネスアニール炉を用いて行うことができる。具体的には、400℃乃至700℃、好ましくは500℃乃至550℃の温度範囲で熱処理を行うとよい。また、熱処理は窒素雰囲気下で行うことが好ましい。例えば、550℃4時間の加熱を行うことにより、活性化を行うことができる。 In addition, it is preferable to activate the impurity element by performing heat treatment after the impurity element is added. The heat treatment can be performed using laser beam irradiation, an RTA, or a furnace annealing furnace. Specifically, the heat treatment is performed in a temperature range of 400 ° C. to 700 ° C., preferably 500 ° C. to 550 ° C. The heat treatment is preferably performed in a nitrogen atmosphere. For example, activation can be performed by heating at 550 ° C. for 4 hours.
以上より、本発明を適用して作製した薄膜トランジスタは、サブスレッショルド値を小さくすることができ、かつ、オン電流の低下を抑えることができる。また、LDD領域の形成によりドレイン電界強度が抑えられるため、信頼性を向上させることができる。よって、半導体装置の低電圧動作及び低消費電力化が可能である。 As described above, the thin film transistor manufactured by applying the present invention can have a small subthreshold value and can suppress a decrease in on-state current. In addition, since the drain electric field strength can be suppressed by forming the LDD region, the reliability can be improved. Accordingly, low voltage operation and low power consumption of the semiconductor device can be achieved.
なお、本実施の形態は、本明細書で示す他の実施の形態と、適宜組み合わせることができる。 Note that this embodiment can be combined with any of the other embodiments described in this specification as appropriate.
(実施の形態4)
本発明に係る半導体装置は、CPU(中央演算回路:Central Processing Unit)等の集積回路に適用することができる。本実施の形態では、上記実施の形態1乃至3に示した半導体装置を適用したCPUの例に関して、図面を用いて以下に説明する。
(Embodiment 4)
The semiconductor device according to the present invention can be applied to an integrated circuit such as a CPU (Central Processing Unit). In this embodiment, an example of a CPU to which the semiconductor device described in any of Embodiments 1 to 3 is applied is described below with reference to drawings.
図18に示すCPU3660は、基板3600上に演算回路(ALU:Arithmetic logic unit)3601、演算回路用制御回路部(ALU Controller)3602、命令解析部(Instruction Decoder)3603、割り込み制御部(Interrupt Controller)3604、タイミング制御部(Timing Controller)3605、レジスタ(Register)3606、レジスタ制御部(Register Controller)3607、バスインターフェース(Bus I/F)3608、書き換え可能なROM3609、ROMインターフェース(ROM I/F)3620を主に有している。また、ROM3609及びROMインターフェース3620は、別チップに設けても良い。これらCPU3660を構成する様々な回路は、上記実施の形態1乃至3に示される薄膜トランジスタ、当該薄膜トランジスタを組み合わせたCMOS回路、nMOS回路、pMOS回路等を用いて構成することが可能である。
18 includes an arithmetic circuit (ALU) 3601, an arithmetic circuit control circuit unit (ALU Controller) 3602, an
なお、図18に示すCPU3660は、その構成を簡略化して示した一例にすぎず、実際のCPUはその用途によって多種多様な構成を有している。したがって、本発明を適用するCPUの構成は、図18に示すものに限定されるものではない。
Note that the
バスインターフェース3608を介してCPU3660に入力された命令は、命令解析部3603に入力され、デコードされた後、演算回路用制御回路部3602、割り込み制御部3604、レジスタ制御部3607、タイミング制御部3605に入力される。
An instruction input to the
演算回路用制御回路部3602、割り込み制御部3604、レジスタ制御部3607、タイミング制御部3605は、デコードされた命令に基づき、各種制御を行う。具体的に演算回路用制御回路部3602は、演算回路3601の駆動を制御するための信号を生成する。また、割り込み制御部3604は、CPU3660のプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタ制御部3607は、レジスタ3606のアドレスを生成し、CPUの状態に応じてレジスタ3606の読み出しや書き込みを行う。
The arithmetic circuit
またタイミング制御部3605は、演算回路3601、演算回路用制御回路部3602、命令解析部3603、割り込み制御部3604、レジスタ制御部3607の駆動のタイミングを制御する信号を生成する。例えばタイミング制御部3605は、基準クロック信号CLK1(3621)を元に、内部クロック信号CLK2(3622)を生成する内部クロック生成部を備えており、クロック信号CLK2を上記各種回路に供給する。
In addition, the
また、図13には、画素部と、CPU、その他の回路が同一基板に形成された表示装置、いわゆるシステムオンパネルを示す。基板3700上に画素部3701、当該画素部3701が有する画素を選択する走査線駆動回路3702と、選択された画素にビデオ信号を供給する信号線駆動回路3703とが設けられている。走査線駆動回路3702、及び信号線駆動回路3703から引き回される配線によりCPU3704、その他の回路、例えばコントロール回路3705とが接続されている。なおコントロール回路にはインターフェースが含まれている。そして、基板の端部にFPC端子との接続部を設け、外部信号とのやりとりを行う。
FIG. 13 shows a display device in which a pixel portion, a CPU, and other circuits are formed over the same substrate, a so-called system-on-panel. Over a
その他の回路としては、コントロール回路3705の他、映像信号処理回路、電源回路、階調電源回路、ビデオRAM、メモリ(DRAM、SRAM、PROM)等を設けることができる。またこれら回路は、ICチップにより形成し、基板上に実装してもよい。さらに必ずしも走査線駆動回路3702、及び信号線駆動回路3703を同一基板に形成する必要はなく、例えば走査線駆動回路3702のみを同一基板に形成し、信号線駆動回路3703をICチップにより形成し、実装してもよい。
As other circuits, a video signal processing circuit, a power supply circuit, a gradation power supply circuit, a video RAM, a memory (DRAM, SRAM, PROM) and the like can be provided in addition to the
なお、本実施の形態では、本発明に係る半導体装置をCPUに適用する例を説明したが、本発明は特に限定されない。例えば、本発明に係る半導体装置は、有機発光素子、無機発光素子、又は液晶表示素子等を備えた表示装置の画素部及び駆動回路部等に適用することができる。また、その他、本発明を適用して、デジタルカメラ、カーオーディオなどの音響再生装置、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末(携帯電話機、携帯型ゲーム機等)、家庭用ゲーム機などの記録媒体を備えた画像再生装置などを作製することも可能である。 Note that although an example in which the semiconductor device according to the present invention is applied to a CPU has been described in this embodiment, the present invention is not particularly limited. For example, the semiconductor device according to the present invention can be applied to a pixel portion, a driver circuit portion, and the like of a display device including an organic light emitting element, an inorganic light emitting element, a liquid crystal display element, or the like. In addition, by applying the present invention, a digital camera, a sound reproducing device such as a car audio, a notebook personal computer, a game machine, a portable information terminal (mobile phone, portable game machine, etc.), a home game machine, etc. It is also possible to manufacture an image reproducing device provided with a recording medium.
本発明を適用した半導体装置は、サブスレッショルド値を小さくすることができ、且つ、オン電流の低下を抑えることができる。よって、動作特性が向上し、回路駆動の高速化、低電圧動作化及び低消費電力化を図ることができる。 In the semiconductor device to which the present invention is applied, the subthreshold value can be reduced and a decrease in on-state current can be suppressed. Therefore, the operating characteristics can be improved, and the circuit drive speed can be increased, the voltage operation can be reduced, and the power consumption can be reduced.
また、上記実施の形態2に示すような金属シリサイド領域を有する構成のトランジスタを適用した場合、コンタクト抵抗(導電層及び半導体層の接触抵抗)を低減できるため、信号遅延等を防止できる。よって、より高速での回路駆動が可能となる。 In addition, when a transistor having a metal silicide region as described in Embodiment Mode 2 is applied, contact resistance (contact resistance between a conductive layer and a semiconductor layer) can be reduced, so that signal delay or the like can be prevented. Therefore, circuit driving at higher speed is possible.
(実施の形態5)
本実施の形態では、上記実施の形態で示した半導体装置の使用形態の一例について説明する。具体的には、非接触でデータの入出力が可能である半導体装置の適用例に関して、図面を用いて以下に説明する。非接触でデータの入出力が可能である半導体装置は利用の形態によって、RFIDタグ、IDタグ、ICタグ、ICチップ、RFタグ、無線タグ、電子タグまたは無線チップとも呼ばれる。
(Embodiment 5)
In this embodiment, an example of usage of the semiconductor device described in the above embodiment is described. Specifically, application examples of a semiconductor device capable of inputting and outputting data without contact will be described below with reference to the drawings. A semiconductor device that can input and output data without contact is also referred to as an RFID tag, an ID tag, an IC tag, an IC chip, an RF tag, a wireless tag, an electronic tag, or a wireless chip, depending on the application.
本実施の形態で示す半導体装置の上面構造の一例について、図14(A)を参照して説明する。図14に示す半導体装置2180は、メモリ部やロジック部を構成する複数の薄膜トランジスタ等の素子が設けられた薄膜集積回路2131と、アンテナとして機能する導電層2132を含んでいる。アンテナとして機能する導電層2132は、薄膜集積回路2131に電気的に接続されている。薄膜集積回路2131には、上記実施の形態1乃至3で示した本発明に係る薄膜トランジスタを適用することができる。
An example of a top structure of the semiconductor device described in this embodiment will be described with reference to FIG. A
また、図14(B)、(C)に図14(A)の断面の模式図を示す。アンテナとして機能する導電層2132は、メモリ部及びロジック部を構成する素子の上方に設ければよく、例えば、上記実施の形態で示した薄膜トランジスタで構成された薄膜集積回路2131上方に、絶縁層2130を介してアンテナとして機能する導電層2132を設けることができる(図14(B)参照)。他にも、アンテナとして機能する導電層2132を基板2133に別に設けた後、当該基板2133及び薄膜集積回路2131を、導電層2132が間に位置するように貼り合わせて設けることができる(図14(C)参照)。図14(C)では、絶縁層2130上に設けられた導電層2136とアンテナとして機能する導電層2132とが、接着性を有する樹脂2135中に含まれる導電性粒子2134を介して電気的に接続されている例を示す。
FIGS. 14B and 14C are schematic views of the cross section of FIG. The
なお、本実施の形態では、アンテナとして機能する導電層2132をコイル状に設け、電磁誘導方式または電磁結合方式を適用する例を示すが、本発明の半導体装置はこれに限られずマイクロ波方式を適用することも可能である。マイクロ波方式の場合は、用いる電磁波の波長によりアンテナとして機能する導電層2132の形状を適宜決めればよい。
Note that although an example in which the
例えば、半導体装置2180における信号の伝送方式として、マイクロ波方式(例えば、UHF帯(860MHz帯乃至960MHz帯)、2.45GHz帯等)を適用する場合には、信号の伝送に用いる電磁波の波長を考慮してアンテナとして機能する導電層の長さ等の形状を適宜設定すればよい。例えば、アンテナとして機能する導電層を線状(例えば、ダイポールアンテナ(図16(A)参照)、平坦な形状(例えば、パッチアンテナ(図16(B)参照)またはリボン型の形状(図16(C)、(D)参照)等に形成することができる。また、アンテナとして機能する導電層2132の形状は直線状に限られず、電磁波の波長を考慮して曲線状や蛇行形状またはこれらを組み合わせた形状で設けてもよい。
For example, when a microwave method (for example, UHF band (860 MHz to 960 MHz band), 2.45 GHz band, or the like) is used as a signal transmission method in the
アンテナとして機能する導電層2132は、CVD法、スパッタ法、スクリーン印刷やグラビア印刷等の印刷法、液滴吐出法、ディスペンサ法、メッキ法等を用いて、導電性材料により形成する。導電性材料は、アルミニウム(Al)、チタン(Ti)、銀(Ag)、銅(Cu)、金(Au)、白金(Pt)ニッケル(Ni)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)等の金属元素、又は当該金属元素を含む合金材料若しくは化合物材料で、単層構造又は積層構造で形成する。
The
例えば、スクリーン印刷法を用いてアンテナとして機能する導電層2132を形成する場合には、粒径が数nmから数十μmの導電体粒子を有機樹脂に溶解または分散させた導電性のペーストを選択的に印刷することによって設けることができる。導電体粒子としては、銀(Ag)、金(Au)、銅(Cu)、ニッケル(Ni)、白金(Pt)、パラジウム(Pd)、タンタル(Ta)、モリブデン(Mo)およびチタン(Ti)等のいずれか一つ以上の金属粒子やハロゲン化銀の微粒子、または分散性ナノ粒子を用いることができる。また、導電性ペーストに含まれる有機樹脂は、金属粒子のバインダー、溶媒、分散剤および被覆材として機能する有機樹脂から選ばれた一つまたは複数を用いることができる。代表的には、エポキシ樹脂、シリコン樹脂等の有機樹脂が挙げられる。また、導電層の形成の際は、導電性のペーストを押し出した後に焼成することが好ましい。例えば、導電性のペーストの材料として、銀を主成分とする微粒子(例えば粒径1nm以上100nm以下の微粒子)を用いる場合、150℃乃至300℃の温度範囲で焼成することにより硬化させて導電層を形成することができる。また、はんだや鉛フリーのはんだを主成分とする微粒子を用いてもよく、この場合は粒径20μm以下の微粒子を用いることが好ましい。はんだや鉛フリーはんだは、低コストであるといった利点を有している。
For example, when the
本発明を適用した半導体装置は低消費電力化が実現できる。よって、本実施の形態で示すような非接触でデータの入出力が可能で、且つ小型な半導体装置とした場合に有効である。また、非接触でデータの入出力を行う際の通信機器間の距離を伸ばすことができる。 A semiconductor device to which the present invention is applied can achieve low power consumption. Therefore, it is effective in the case of a small semiconductor device capable of inputting / outputting data without contact as shown in this embodiment mode. Further, it is possible to increase the distance between communication devices when inputting / outputting data without contact.
次に、本実施の形態に係る半導体装置の動作例について説明する。 Next, an operation example of the semiconductor device according to the present embodiment will be described.
半導体装置2180は、非接触でデータを交信する機能を有し、高周波回路81、電源回路82、リセット回路83、クロック発生回路84、データ復調回路85、データ変調回路86、他の回路の制御を行う制御回路87、記憶回路88およびアンテナ89を有している(図17(A)参照)。高周波回路81はアンテナ89より信号を受信して、データ変調回路86より受信した信号をアンテナ89から出力する回路である。電源回路82は受信信号から電源電位を生成する回路である。リセット回路83はリセット信号を生成する回路である。クロック発生回路84はアンテナ89から入力された受信信号を基に各種クロック信号を生成する回路である。データ復調回路85は受信信号を復調して制御回路87に出力する回路である。データ変調回路86は制御回路87から受信した信号を変調する回路である。また、制御回路87としては、例えばコード抽出回路91、コード判定回路92、CRC判定回路93および出力ユニット回路94が設けられている。なお、コード抽出回路91は制御回路87に送られてきた命令に含まれる複数のコードをそれぞれ抽出する回路であり、コード判定回路92は抽出されたコードとリファレンスに相当するコードとを比較して命令の内容を判定する回路であり、CRC判定回路93は判定されたコードに基づいて送信エラー等の有無を検出する回路である。図17(A)では、制御回路87の他に、アナログ回路である高周波回路81、電源回路82を含んでいる。
The
次に、上述した半導体装置の動作の一例について説明する。まず、アンテナ89により無線信号が受信される。無線信号は高周波回路81を介して電源回路82に送られ、高電源電位(以下、VDDと記す)が生成される。VDDは半導体装置2180が有する各回路に供給される。また、高周波回路81を介してデータ復調回路85に送られた信号は復調される(以下、復調信号という)。さらに、高周波回路81を介してリセット回路83およびクロック発生回路84を通った信号及び復調信号は制御回路87に送られる。制御回路87に送られた信号は、コード抽出回路91、コード判定回路92およびCRC判定回路93等によって解析される。そして、解析された信号にしたがって、記憶回路88内に記憶されている半導体装置の情報が出力される。出力された半導体装置の情報は出力ユニット回路94を通って符号化される。さらに、符号化された半導体装置2180の情報はデータ変調回路86を通って、アンテナ89により無線信号に載せて送信される。なお、半導体装置2180を構成する複数の回路においては、低電源電位(以下、VSSという)は共通であり、VSSはGNDとすることができる。
Next, an example of operation of the above-described semiconductor device will be described. First, a radio signal is received by the antenna 89. The radio signal is sent to the power supply circuit 82 via the high frequency circuit 81, and a high power supply potential (hereinafter referred to as VDD) is generated. VDD is supplied to each circuit included in the
このように、通信手段(例えばリーダ/ライタ、又はリーダ或いはライタいずれかの機能を有する手段)から半導体装置2180に信号を送り、当該半導体装置2180から送られてきた信号をリーダ/ライタで受信することによって、半導体装置のデータを読み取ることが可能となる。
In this manner, a signal is transmitted from the communication unit (for example, a reader / writer, or a unit having a function of either a reader or a writer) to the
また、半導体装置2180は、各回路への電源電圧の供給を電源(バッテリー)を搭載せず電磁波により行うタイプとしてもよいし、電源(バッテリー)を搭載して電磁波と電源(バッテリー)により各回路に電源電圧を供給するタイプとしてもよい。
In addition, the
次に、非接触でデータの入出力が可能な半導体装置の使用形態の一例について説明する。表示部3210を含む携帯端末の側面には、通信手段3200が設けられ、品物3220の側面には半導体装置3230が設けられる(図17(B)参照)。なお、通信手段3200は、例えばリーダ/ライタのように信号を読み取る機能及び信号を送信する機能を備えるもの、又は信号を読み取る機能或いは信号を送信するいずれかの機能のみを備えるものである。品物3220が含む半導体装置3230に通信手段3200をかざすと、表示部3210に品物の原材料や原産地、生産工程ごとの検査結果や流通過程の履歴等、更に商品の説明等の商品に関する情報が表示される。また、商品3260をベルトコンベアにより搬送する際に通信手段3240と、商品3260に設けられた半導体装置3250を用いて、該商品3260の検品を行うことができる(図17(C)参照)。半導体装置3230、半導体装置3250としては、上述した半導体装置2180を適用することができる。このように、システムに本発明に係る半導体装置を活用することで、情報の取得を簡単に行うことができ、高機能化と高付加価値化を実現する。また、本発明に係る半導体装置は低消費電力化を実現できるため、品物に設ける半導体装置を小型化することが可能である。また、非接触でデータの入出力を行う際の通信機器間の距離を伸ばすことができる。
Next, an example of a usage pattern of a semiconductor device capable of inputting and outputting data without contact will be described. A communication means 3200 is provided on a side surface of the portable terminal including the
なお、上述した以外にも本発明に係る半導体装置の用途は広範にわたり、非接触で対象物の履歴等の情報を明確にし、生産・管理等に役立てる商品であればどのようなものにも適用することができる。例えば、紙幣、硬貨、有価証券類、証書類、無記名債券類、包装用容器類、書籍類、記録媒体、身の回り品、乗物類、食品類、衣類、保健用品類、生活用品類、薬品類及び電子機器等に設けて使用することができる。これらの例に関して図15を用いて説明する。 In addition to the above, the semiconductor device according to the present invention has a wide range of uses, and is applicable to any product that can be used for production, management, etc. by clarifying information such as the history of the object without contact. can do. For example, banknotes, coins, securities, certificate documents, bearer bonds, packaging containers, books, recording media, personal belongings, vehicles, foods, clothing, health supplies, daily necessities, chemicals, etc. It can be provided and used in an electronic device or the like. These examples will be described with reference to FIG.
紙幣、硬貨とは、市場に流通する金銭であり、特定の地域で貨幣と同じように通用するもの(金券)、記念コイン等を含む。有価証券類とは、小切手、証券、約束手形等を指す(図15(A)参照)。証書類とは、運転免許証、住民票等を指す(図15(B)参照)。無記名債券類とは、切手、おこめ券、各種ギフト券等を指す(図15(C)参照)。包装用容器類とは、お弁当等の包装紙、ペットボトル等を指す(図15(D)参照)。書籍類とは、書物、本等を指す(図15(E)参照)。記録媒体とは、DVDソフト、ビデオテープ等を指す(図15(F)参照)。乗物類とは、自転車等の車両、船舶等を指す(図15(G)参照)。身の回り品とは、鞄、眼鏡等を指す(図15(H)参照)。食品類とは、食料品、飲料等を指す。衣類とは、衣服、履物等を指す。保健用品類とは、医療器具、健康器具等を指す。生活用品類とは、家具、照明器具等を指す。薬品類とは、医薬品、農薬等を指す。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(テレビ受像機、薄型テレビ受像機)、携帯電話機等を指す。 Banknotes and coins are money that circulates in the market, and include those that are used in the same way as money in a specific area (cash vouchers), commemorative coins, and the like. Securities refer to checks, securities, promissory notes, etc. (see FIG. 15A). The certificate refers to a driver's license, a resident's card, etc. (see FIG. 15B). Bearer bonds refer to stamps, gift tickets, various gift certificates, and the like (see FIG. 15C). Packaging containers refer to wrapping paper for lunch boxes, plastic bottles, and the like (see FIG. 15D). Books refer to books, books, and the like (see FIG. 15E). The recording media refer to DVD software, video tapes, and the like (see FIG. 15F). The vehicles refer to vehicles such as bicycles, ships, and the like (see FIG. 15G). Personal belongings refer to bags, glasses, and the like (see FIG. 15H). Foods refer to food products, beverages, and the like. Clothing refers to clothing, footwear, and the like. Health supplies refer to medical equipment, health equipment, and the like. Livingware refers to furniture, lighting equipment, and the like. Chemicals refer to pharmaceuticals, agricultural chemicals, and the like. Electronic devices refer to liquid crystal display devices, EL display devices, television devices (television receivers, thin television receivers), cellular phones, and the like.
紙幣、硬貨、有価証券類、証書類、無記名債券類等に半導体装置2180を設けることにより、偽造を防止することができる。また、包装用容器類、書籍類、記録媒体等、身の回り品、食品類、生活用品類、電子機器等に半導体装置2180を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。乗物類、保健用品類、薬品類等に半導体装置2180を設けることにより、偽造や盗難を防止することができる。また、薬品類ならば、薬の服用の間違いを防止することができる。半導体装置2180の設け方としては、物品の表面に貼る、或いは物品に埋め込んで設ける。例えば、本の場合は紙に埋め込めばよく、有機樹脂からなるパッケージであれば有機樹脂に埋め込めばよい。
Forgery can be prevented by providing the
このように、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に半導体装置を設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。また乗物類に半導体装置を設けることにより、偽造や盗難を防止することができる。また、動物等の生き物に埋め込むことによって、個々の生き物の識別を容易に行うことができる。例えば、家畜等の生き物にセンサーを備えた半導体装置を埋め込む又は取り付けることによって、生まれた年や性別または種類等はもちろん現在の体温等の健康状態を容易に管理することが可能となる。 In this way, by providing semiconductor devices in packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., it is possible to improve the efficiency of inspection systems and rental store systems. it can. Further, forgery or theft can be prevented by providing a semiconductor device in the vehicles. Moreover, by embedding it in creatures such as animals, it is possible to easily identify individual creatures. For example, by embedding or attaching a semiconductor device equipped with a sensor to a living creature such as livestock, it is possible to easily manage the health status such as the current body temperature as well as the year of birth, gender or type.
なお、本実施の形態は、上記実施の形態と自由に組み合わせて行うことができる。 Note that this embodiment can be freely combined with the above embodiment.
81 高周波回路
82 電源回路
83 リセット回路
84 クロック発生回路
85 データ復調回路
86 データ変調回路
87 制御回路
88 記憶回路
89 アンテナ
91 コード抽出回路
92 コード判定回路
93 CRC判定回路
94 出力ユニット回路
100 基板
102 絶縁層
104 絶縁層
106 半導体層
107 薄膜領域
108 チャネル形成領域
110 絶縁層
112 絶縁層
113 導電層
114 導電層
116 絶縁層
120 不純物領域
130 半導体層
140 薄膜トランジスタ
600 基板
602 絶縁層
604 絶縁層
607 薄膜領域
608 チャネル形成領域
610 絶縁層
612 絶縁層
613 導電層
614 導電層
616 絶縁層
618 絶縁層
620 不純物領域
622 金属シリサイド領域
630 半導体層
640 薄膜トランジスタ
900 基板
902 絶縁層
904 絶縁層
907 薄膜領域
908 チャネル形成領域
910 絶縁層
912 絶縁層
913 導電層
914 導電層
916 絶縁層
918 絶縁層
919 低濃度不純物領域
920 高濃度不純物領域
930 半導体層
940 薄膜トランジスタ
1010 被処理体
1080 プラズマ処理装置
1082 誘電体板
1084 ガス供給部
1090 温度制御部
1092 高周波供給部
1094 プラズマ
1098 アンテナ
1210 被処理体
1280 プラズマ処理装置
1282 誘電体板
1284 ガス供給部
1286 排気口
1288 支持台
1290 温度制御部
1292 高周波供給部
1298 アンテナ
2130 絶縁層
2131 薄膜集積回路
2132 導電層
2133 基板
2134 導電性粒子
2135 樹脂
2136 導電層
2180 半導体装置
3200 通信手段
3210 表示部
3220 品物
3230 半導体装置
3240 通信手段
3250 半導体装置
3260 商品
3600 基板
3601 演算回路
3602 演算回路用制御回路部
3603 命令解析部
3604 制御部
3605 タイミング制御部
3606 レジスタ
3607 レジスタ制御部
3608 バスインターフェース
3609 ROM
3620 ROMインターフェース
3660 CPU
3700 基板
3701 画素部
3702 走査線駆動回路
3703 信号線駆動回路
3704 CPU
3705 コントロール回路
81 High-frequency circuit 82 Power supply circuit 83 Reset circuit 84 Clock generation circuit 85 Data demodulation circuit 86 Data modulation circuit 87 Control circuit 88 Memory circuit 89 Antenna 91 Code extraction circuit 92 Code determination circuit 93 CRC determination circuit 94 Output unit circuit 100 Substrate 102 Insulating layer 104 Insulating layer 106 Semiconductor layer 107 Thin film region 108 Channel formation region 110 Insulating layer 112 Insulating layer 113 Conductive layer 114 Conductive layer 116 Insulating layer 120 Impurity region 130 Semiconductor layer 140 Thin film transistor 600 Substrate 602 Insulating layer 604 Insulating layer 607 Thin film region 608 Channel formation Region 610 Insulating layer 612 Insulating layer 613 Conductive layer 614 Conductive layer 616 Insulating layer 618 Insulating layer 620 Impurity region 622 Metal silicide region 630 Semiconductor layer 640 Thin film transistor 900 Substrate 902 Insulating layer 904 Insulating layer 907 Thin film region 908 Channel formation region 910 Insulating layer 912 Insulating layer 913 Conductive layer 914 Conductive layer 916 Insulating layer 918 Insulating layer 919 Low concentration impurity region 920 High concentration impurity region 930 Semiconductor layer 940 Thin film transistor 1010 Processed object 1080 Plasma processing apparatus 1082 Dielectric plate 1084 Gas supply unit 1090 Temperature control unit 1092 High frequency supply unit 1094 Plasma 1098 Antenna 1210 Object to be processed 1280 Plasma processing apparatus 1282 Dielectric plate 1284 Gas supply unit 1286 Exhaust port 1288 Support base 1290 Temperature control unit 1292 High-frequency supply unit 1298 Antenna 2130 Insulating layer 2131 Thin film integrated circuit 2132 Conductive layer 2133 Substrate 2134 Conductive particle 2135 Resin 2136 Conductive layer 2180 Semiconductor device 3200 Communication Means 3210 Display unit 3220 Product 3230 Semiconductor device 3240 Communication unit 3250 Semiconductor device 3260 Product 3600 Substrate 3601 Arithmetic circuit 3602 Arithmetic circuit control circuit unit 3603 Instruction analysis unit 3604 Control unit 3605 Timing control unit 3606 Register 3607 Register control unit 3608 Bus interface 3609 ROM
3620
3700
3705 Control circuit
Claims (5)
前記半導体層上に、有機樹脂を含む第1の絶縁層を形成し、
前記第1の絶縁層を選択的にエッチングして前記半導体層を局所的に露出させ、
前記露出させた領域の前記半導体層の表面をエッチングすることにより、前記半導体層のチャネル形成領域となる領域を薄膜化し、
前記半導体層の薄膜化した領域及び残存する前記第1の絶縁層上に第2の絶縁層を形成し、
前記第2の絶縁層上に導電層を形成し、
前記導電層上に、有機樹脂を含む第3の絶縁層を形成し、
前記第1の絶縁層上に形成された前記第2の絶縁層が露出するまで、前記第3の絶縁層及び前記導電層を略同じエッチング速度でエッチングすることによって、前記半導体層の薄膜化した領域に前記導電層を残存させてゲート電極を形成し、
前記ゲート電極をマスクとして、前記第2の絶縁層及び前記第1の絶縁層をエッチングすることにより、前記ゲート電極と重ならない領域の前記半導体層を露出させる半導体装置の作製方法。 Forming an island-like semiconductor layer,
Forming a first insulating layer containing an organic resin on the semiconductor layer;
Selectively etching the first insulating layer to locally expose the semiconductor layer;
By etching the surface of said semiconductor layer of the exposed region, a region to be a channel formation region of the semiconductor layer and thin the film-forming,
Forming a second insulating layer on the thinned region of the semiconductor layer and the remaining first insulating layer;
Forming a conductive layer on the second insulating layer;
Forming a third insulating layer containing an organic resin on the conductive layer;
The semiconductor layer is thinned by etching the third insulating layer and the conductive layer at substantially the same etching rate until the second insulating layer formed on the first insulating layer is exposed. Forming the gate electrode by leaving the conductive layer in the region;
A method for manufacturing a semiconductor device, wherein the second insulating layer and the first insulating layer are etched using the gate electrode as a mask to expose the semiconductor layer in a region not overlapping with the gate electrode.
前記半導体層上に、有機樹脂を含む第1の絶縁層を形成し、
前記第1の絶縁層を選択的にエッチングして前記半導体層を局所的に露出させ、
前記露出させた領域の前記半導体層の表面をエッチングすることにより、前記半導体層のチャネル形成領域となる領域を薄膜化し、
前記半導体層の薄膜化した領域及び残存する前記第1の絶縁層上に第2の絶縁層を形成し、
前記第2の絶縁層上に導電層を形成し、
前記導電層上に、有機樹脂を含む第3の絶縁層を形成し、
前記第1の絶縁層上に形成された前記第2の絶縁層が露出するまで、前記第3の絶縁層及び前記導電層を略同じエッチング速度でエッチングすることによって、前記半導体層の薄膜化した領域に前記導電層を残存させてゲート電極を形成し、
前記ゲート電極をマスクとして、前記第1の絶縁層をエッチングすることにより、前記ゲート電極と重ならない領域の前記半導体層を露出させ、
前記ゲート電極をマスクとして、前記半導体層に不純物元素を添加して不純物領域を形成し、
前記半導体層及び前記ゲート電極を覆って第4の絶縁層を形成し、
前記第4の絶縁層を異方性エッチングすることによって、前記ゲート電極の側壁にサイドウォール絶縁層を形成して、前記半導体層に形成された不純物領域の一部を露出させ、
前記露出させた不純物領域上に金属層を形成し、
熱処理を行うことにより、前記不純物領域にシリサイド領域を形成することを特徴とする半導体装置の作製方法。 Forming an island-like semiconductor layer,
Forming a first insulating layer containing an organic resin on the semiconductor layer;
Selectively etching the first insulating layer to locally expose the semiconductor layer;
By etching the surface of said semiconductor layer of the exposed region, a region to be a channel formation region of the semiconductor layer and thin the film-forming,
Forming a second insulating layer on the thinned region of the semiconductor layer and the remaining first insulating layer;
Forming a conductive layer on the second insulating layer;
Forming a third insulating layer containing an organic resin on the conductive layer;
The semiconductor layer is thinned by etching the third insulating layer and the conductive layer at substantially the same etching rate until the second insulating layer formed on the first insulating layer is exposed. Forming the gate electrode by leaving the conductive layer in the region;
Said gate electrode as a mask, by etching the front Symbol first insulating layer to expose the semiconductor layer in a region not overlapping with the gate electrode,
Using the gate electrode as a mask, an impurity element is added to the semiconductor layer to form an impurity region ,
Forming a fourth insulating layer covering the semiconductor layer and the gate electrode;
By anisotropically etching the fourth insulating layer, a sidewall insulating layer is formed on the side wall of the gate electrode, and a part of the impurity region formed in the semiconductor layer is exposed,
Forming a metal layer on the exposed impurity region;
A method for manufacturing a semiconductor device, wherein a silicide region is formed in the impurity region by performing heat treatment.
金属層は、ニッケル、チタン、コバルト、又は白金から選ばれる金属元素、又は当該金属元素を含む合金材料を用いて形成することを特徴とする半導体装置の作製方法。 In claim 2,
The metal layer is formed using a metal element selected from nickel, titanium, cobalt, or platinum, or an alloy material containing the metal element.
前記第3の絶縁層は、スピンコート法、スキャニング法又はインクジェット法から選ばれる塗布法を用いて形成することを特徴とする半導体装置の作製方法。 In any one of Claim 1 thru | or 3,
The third insulating layer is formed using a coating method selected from a spin coating method, a scanning method, and an ink jet method.
前記チャネル形成領域は、膜厚5nm以上50nm以下の範囲で形成されることを特徴とする半導体装置の作製方法。 In any one of Claims 1 thru | or 4,
The method for manufacturing a semiconductor device is characterized in that the channel formation region is formed with a thickness of 5 nm to 50 nm.
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