JP5267548B2 - Multilayer capacitor - Google Patents
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Description
本発明は、積層コンデンサに関する。 The present invention relates to a multilayer capacitor.
従来、絶縁体層を介在させて複数の内部電極を交互に積層させた積層体と、積層体の端面に設けられ且つ互いに絶縁された外部電極と、積層体の側面に設けられ且つ互いに絶縁された接続導体とを備えた積層コンデンサが知られている。 Conventionally, a laminated body in which a plurality of internal electrodes are alternately laminated with an insulator layer interposed therebetween, an external electrode provided on an end surface of the laminated body and insulated from each other, and provided on a side surface of the laminated body and insulated from each other A multilayer capacitor having a connecting conductor is known.
この種の積層コンデンサとして、例えば特許文献１記載のものがある。特許文献１記載の積層コンデンサの積層体は、４種の内部電極を有している。そのうち２種の内部電極は、静電容量を形成する主電極部と、当該主電極部に接続され、積層体の側面に一端部が露出するように伸びて接続導体に接続される突出部とを含んでいる。他の２種の内部電極は、積層体の端面に一端部が露出するように伸びて外部電極に接続される引出部と、この引出部に接続され、積層体の側面に一端部が露出するように伸びて接続導体に接続される突出部とを含んでいる。後者の２種の内部電極では、外部電極に接続される引出部は幅広となっており、引出部と外部電極とを確実に接触させることが可能となっている。
An example of this type of multilayer capacitor is disclosed in
積層コンデンサをデカップリングコンデンサとして用いる場合には、等価直列抵抗（ＥＳＲ：Equivalent Series Resistance）を大きくしつつ、等価直列インダクタンス（ＥＳＬ：Equivalent Series Inductance）を小さくすることが求められる。上記特許文献１に記載の積層コンデンサでは、前者の２種の内部電極の主電極同士において、逆向きに電流が流れてこの電流に起因して発生する磁界が相殺されるため、積層コンデンサのＥＳＬを小さくすることが可能である。しかしながら、この積層コンデンサでは、後者の２種の内部電極が幅広な引出部を有しているためＥＳＲが小さく、ＥＳＲを向上させる点で改善の余地がある。また、積層コンデンサには、実装時の作業性の観点から実装の方向性を無くすと共に、十分な静電容量を確保することが求められている。
When a multilayer capacitor is used as a decoupling capacitor, it is required to reduce the equivalent series inductance (ESL) while increasing the equivalent series resistance (ESR). In the multilayer capacitor described in
本発明は、上記課題を解決するためになされたものであり、実装の方向性を無くしつつ、高ＥＳＲ及び低ＥＳＬを図ると共に十分な静電容量を確保することができる積層コンデンサを提供することを目的とする。 The present invention has been made to solve the above-described problems, and provides a multilayer capacitor capable of achieving a high ESR and a low ESL while securing a sufficient capacitance while eliminating the mounting directionality. With the goal.
上記課題を解決するために、本発明に係る積層コンデンサは、誘電体層を介在させて複数の内部電極が積層された積層体と、積層体の一端面に形成された第１の外部電極及び他端面に形成された第２の外部電極と、積層体の各端面と交差する第１及び第２の側面に互いに対向するようにそれぞれ形成された第１の接続導体及び第２の接続導体と、を備え、複数の内部電極は、第１〜第５の内部電極を含み、積層体は、第１の接続導体に接続される第１の内部電極と第２の接続導体に接続される第２の内部電極とを有し、第１の内部電極と第２の内部電極とが誘電体層を介して対向して配置された第１の静電容量部と、積層体の積層方向において第１の静電容量部を挟んでそれぞれ配置され、第１の外部電極及び第１の接続導体に接続される第３の内部電極と、第２の外部電極及び第２の接続導体に接続される第４の内部電極とを有するＥＳＲ制御部と、を有し、ＥＳＲ制御部は、第３の内部電極と第４の内部電極との間に配置され、第１の接続導体又は第２の接続導体に接続される第５の内部電極を有する第２の静電容量部を含み、第３の内部電極は、第１及び第２の側面の対向方向において第１の幅を有する第１の主電極部と、第１の主電極部から一端面側に第２の幅を有して伸び、第１の外部電極に接続される第１の引出部と、第１の主電極部から第１の側面側に伸びて第１の接続導体に接続される第２の引出部とを有し、第４の内部電極は、第１及び第２の側面の対向方向において第３の幅を有する第２の主電極部と、第２の主電極部から他端面側に第４の幅を有して伸び、第２の外部電極に接続される第３の引出部と、第２の主電極部から第２の側面側に伸びて第２の接続導体に接続される第４の引出部とを有し、第２の幅及び第４の幅は、第１の幅及び第３の幅よりも狭くなっており、第１の引出部及び第３の引出部は、第２の引出部及び第４の引出部よりも長いことを特徴とする。 In order to solve the above-described problems, a multilayer capacitor according to the present invention includes a multilayer body in which a plurality of internal electrodes are stacked with a dielectric layer interposed therebetween, a first external electrode formed on one end surface of the multilayer body, and A second external electrode formed on the other end surface, and a first connection conductor and a second connection conductor formed on the first and second side surfaces intersecting each end surface of the multilayer body so as to face each other; The plurality of internal electrodes include first to fifth internal electrodes, and the stacked body is connected to the first internal electrode and the second connection conductor connected to the first connection conductor. A first electrostatic capacitance portion having a first internal electrode and a second internal electrode facing each other with a dielectric layer interposed therebetween, and a first capacitance portion in the stacking direction of the stacked body. Each of which is disposed across one capacitance portion and connected to the first external electrode and the first connection conductor. And an ESR control unit having a fourth external electrode connected to the second external electrode and the second connection conductor. The ESR control unit includes the third internal electrode and the fourth internal electrode. Including a second capacitance portion having a fifth internal electrode that is connected to the first connection conductor or the second connection conductor, and the third internal electrode includes: A first main electrode portion having a first width in the opposing direction of the first and second side surfaces, and a first external electrode extending from the first main electrode portion to the one end surface side with a second width. A first lead portion connected to the first main electrode portion, a second lead portion extending from the first main electrode portion to the first side surface and connected to the first connection conductor, and a fourth internal electrode Has a second main electrode portion having a third width in the opposing direction of the first and second side surfaces, and extends from the second main electrode portion to the other end surface side with a fourth width, A third lead portion connected to the second external electrode, and a fourth lead portion extending from the second main electrode portion to the second side surface and connected to the second connection conductor, The width of 2 and the fourth width are narrower than the first width and the third width, and the first drawer portion and the third drawer portion are the second drawer portion and the fourth drawer portion. It is characterized by being longer.
この積層コンデンサでは、ＥＳＲ制御部が第１の静電容量部の上下に分離配置されている。したがって、積層コンデンサを基板等に実装する際の向きを上下で任意に配置することができ、実装の方向性を無くすことができる。また、外部電極の電流ループ距離が短くなるため、低ＥＳＬ（Equivalent Series Inductance：等価直列インダクタンス）を実現できる。また、第１の静電容量部の第１及び第２の内部電極は、接続導体のみに接続されるため、高ＥＳＲ（Equivalent Series Resistance：等価直列抵抗）とすることができる。また、外部電極に接続される第１及び第３の引出部の第２の幅及び第４の幅は、主電極部の第１の幅及び第３の幅よりも狭くなっており、外部電極に接続される第１の引出部及び第３の引出部は、接続導体に接続される第２の引出部及び第４の引出部よりも長いため、ＥＳＲを更に高くすることができる。更に、ＥＳＲ制御部の第３の電極と第４の電極との間に、接続導体にのみ接続される第５の内部電極を有する第２の静電容量部が配置されているため、静電容量を十分に確保することができる。 In this multilayer capacitor, the ESR control unit is separately disposed above and below the first capacitance unit. Therefore, the direction of mounting the multilayer capacitor on the substrate or the like can be arbitrarily arranged up and down, and the mounting directionality can be eliminated. Further, since the current loop distance of the external electrode is shortened, low ESL (Equivalent Series Inductance) can be realized. In addition, since the first and second internal electrodes of the first capacitance section are connected only to the connection conductors, high ESR (Equivalent Series Resistance) can be achieved. Further, the second width and the fourth width of the first and third lead portions connected to the external electrode are narrower than the first width and the third width of the main electrode portion, and the external electrode Since the first lead portion and the third lead portion connected to the second lead portion are longer than the second lead portion and the fourth lead portion connected to the connection conductor, the ESR can be further increased. Furthermore, since the second capacitance part having the fifth internal electrode connected only to the connection conductor is arranged between the third electrode and the fourth electrode of the ESR control part, A sufficient capacity can be secured.
複数の内部電極は、第６の内部電極を含み、第２の静電容量部は、第１の接続導体に接続される第５の内部電極と、第２の接続導体に接続される第６の内部電極とからなり、第５の内部電極と第６の内部電極とが誘電体層を介して対向して配置されていることが好ましい。このような構成によれば、第２の静電容量部において、静電容量をより十分に確保することができる。 The plurality of internal electrodes include a sixth internal electrode, and the second electrostatic capacitance section includes a fifth internal electrode connected to the first connection conductor and a sixth internal electrode connected to the second connection conductor. It is preferable that the fifth internal electrode and the sixth internal electrode are arranged to face each other with the dielectric layer interposed therebetween. According to such a configuration, it is possible to secure a sufficient capacitance in the second capacitance unit.
第１の静電容量部は、第１及び第２の内部電極が交互に積層されてなり、第２の静電容量部は、第５及び第６の内部電極が交互に積層されてなり、第２の静電容量部の第５及び第６の内部電極の積層数は、第１の静電容量部の第１及び第２の内部電極の積層数よりも少ないことが好ましい。このような構成によれば、外部電極の電流ループ距離を更に短くできるため、低ＥＳＬ化を更に図ることができる。特に、第５の内部電極及び第６の内部電極の２つにて第２の静電容量部が形成されていることが好ましい。このような構成によれば、外部電極の電流ループが長くなることを抑制できるため、低ＥＳＬ化を維持することができる。 The first capacitance unit is formed by alternately stacking first and second internal electrodes, and the second capacitance unit is formed by alternately stacking fifth and sixth internal electrodes, The number of stacked fifth and sixth internal electrodes of the second capacitance part is preferably smaller than the number of stacked first and second internal electrodes of the first capacitance part. According to such a configuration, since the current loop distance of the external electrode can be further shortened, the ESL can be further reduced. In particular, it is preferable that the second electrostatic capacitance portion is formed by two of the fifth internal electrode and the sixth internal electrode. According to such a structure, since it can suppress that the current loop of an external electrode becomes long, low ESL can be maintained.
第２の静電容量部のそれぞれは、第５及び第６の内部電極の積層数が同数であることが好ましい。このような構成によれば、実装の方向性によって内部電極の積層数が変化して外部電極の電流ループ距離が変化することがないため、実装の方向性による特性のばらつきを防止することができる。 In each of the second capacitance parts, it is preferable that the number of stacked layers of the fifth and sixth internal electrodes is the same. According to such a configuration, the number of laminated internal electrodes does not change depending on the mounting direction, and the current loop distance of the external electrode does not change, so that variation in characteristics due to the mounting direction can be prevented. .
複数の内部電極は、第６の内部電極を含み、第２の静電容量部は、第１の接続導体に接続される第５の内部電極と、第２の接続導体に接続される第６の内部電極とが同一の誘電体層上に形成されてなることが好ましい。このように、同一の誘電体層上に第２の静電容量部を構成する第５及び第６の内部電極を形成することにより、静電容量を確保しつつ、外部電極の電流ループ距離を短くでき、低ＥＳＬを維持することができる。 The plurality of internal electrodes include a sixth internal electrode, and the second electrostatic capacitance section includes a fifth internal electrode connected to the first connection conductor and a sixth internal electrode connected to the second connection conductor. It is preferable that the internal electrode is formed on the same dielectric layer. In this way, by forming the fifth and sixth internal electrodes constituting the second capacitance portion on the same dielectric layer, the current loop distance of the external electrode can be increased while ensuring the capacitance. It can be shortened and low ESL can be maintained.
本発明によれば、実装の方向性を無くしつつ、高ＥＳＲ及び低ＥＳＬを図ると共に十分な静電容量を確保することができる。 According to the present invention, it is possible to achieve a high ESR and a low ESL while ensuring a sufficient electrostatic capacity while eliminating the mounting directionality.
以下、添付図面を参照して、本発明の好適な実施形態について詳細に説明する。なお、説明において、同一要素又は同一機能を有する要素には、同一符号を用いることとし、重複する説明は省略する。 Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the description, the same reference numerals are used for the same elements or elements having the same function, and redundant description is omitted.
［第１実施形態］
図１は、第１実施形態に係る積層コンデンサを示す斜視図である。図２は、図１に示す積層コンデンサのＩＩ−ＩＩ線断面図であり、図３は、図１に示す積層コンデンサの層構成を示す斜視図である。
[First Embodiment]
FIG. 1 is a perspective view showing the multilayer capacitor in accordance with the first embodiment. 2 is a cross-sectional view taken along the line II-II of the multilayer capacitor shown in FIG. 1, and FIG.
図１に示すように、積層コンデンサ１は、略直方体形状の積層体２と、外部電極３，４と、接続導体５，６とを備えている。
As shown in FIG. 1, the
積層体２は、互いに対向する一対の端面２ａ，２ｂと、一対の端面２ａ，２ｂ間を連結するように伸び且つ互いに対向する一対の側面２ｃ，２ｄと、一対の側面２ｃ，２ｄを連結するように伸び且つ互いに対向する一対の主面２ｅ，２ｆとを有する。積層体２は、図３に示すように、誘電体層７の上に異なるパターンの内部電極８ａ〜８ｆが形成されてなる複数の複合層９ａ〜９ｆと、複合層９ａ〜９ｆの最表層に積層され、保護層として機能する誘電体層７とによって形成されている。誘電体層７は、誘電体セラミックを含むセラミックグリーンシートの焼結体からなり、内部電極８ａ〜８ｆは、導電性ペーストの焼結体からなる。なお、実際の積層コンデンサ１では、誘電体層７間の境界が視認できない程度に一体化されている。
The laminated
外部電極３，４及び接続導体５，６は、導電性金属粉末及びガラスフリットを含む導電性ペーストを焼き付けることによって形成されている。外部電極３，４は、積層コンデンサ１の実装の際に、所定の極性となる電極である。また、接続導体５，６は、積層体２における後述のＥＳＲ制御部１１Ａ，１１Ｂに属する内部電極８同士を並列に接続する導体であり、実装基板に直接接続されない導体である。
The
外部電極（第１の外部電極）３は、積層コンデンサ１の基板実装の際に例えば＋極性（第１の極性）のランド電極に接続される電極であり、積層体２における長手方向の一端面２ａを覆うように形成されている。外部電極（第２の外部電極）４は、積層コンデンサ１の基板実装の際に例えば−極性（第２の極性）のランド電極に接続される電極であり、積層体２における長手方向の他端面２ｂを覆うように形成されている。
The external electrode (first external electrode) 3 is an electrode connected to, for example, a land electrode of + polarity (first polarity) when the
接続導体（第１の接続導体）５は、積層体２の一端面２ａ及び他端面２ｂと直交する側面２ｃ，２ｄのうち、積層方向に沿う一方の側面２ｃに形成され、接続導体（第２の接続導体）６は、側面２ｃと対向する他方の側面２ｄに形成されている。接続導体５，６は、側面２ｃ，２ｄにおいて上述の積層方向に帯状に延在すると共に、積層体２の主面２ｅ，２ｆに張り出すパッド部分を有している。外部電極３は、外部電極４及び接続導体６と所定の間隔をあけて離間した状態となっており、互いに電気的に絶縁されている。また、接続導体５は、外部電極４及び接続導体６と所定の間隔をあけて離間した状態となっており、互いに電気的に絶縁されている。
The connection conductor (first connection conductor) 5 is formed on one of the side surfaces 2c and 2d perpendicular to the one
次に、積層体２の構成について更に詳細に説明する。
Next, the configuration of the
図２及び図３に示すように、積層体２は、積層コンデンサの静電容量に主として寄与する第１の静電容量部１０と、積層コンデンサ１のＥＳＲ（Equivalent Series Resistance：等価直列抵抗）を制御するＥＳＲ制御部１１Ａ，１１Ｂとを有している。積層体２では、積層方向（図示上下方向）から見て静電容量部１０を挟むようにＥＳＲ制御部１１Ａ，１１Ｂが上下に配置されている。つまり、積層体２は、ＥＳＲ制御部１１Ａ、静電容量部１０、ＥＳＲ制御部１１Ｂがこの順に配置されて構成されている。
As shown in FIGS. 2 and 3, the
静電容量部１０は、異なる２つの内部電極を有する複合層９ａ，９ｂが交互に複数積層されて構成されている。複合層９ａは、誘電体層７上に内部電極（第１の内部電極）８ａが形成されている。内部電極８ａは、中央部分に形成された矩形状の主電極部８ａＡと、主電極部８ａＡの一辺から側面２ｃ側に引き出された帯状の導体引出部８ａＢとを有している。導体引出部８ａＢの端部は、積層体２の側面２ｃに露出し、接続導体５に接続されている。内部電極８ａは、接続導体５を介して＋極性となる。
The
複合層９ｂは、誘電体層７上に内部電極（第２の内部電極）８ｂが形成されている。内部電極８ｂは、中央部分に形成された矩形状の主電極部８ｂＡと、主電極部８ｂＡの一辺から側面２ｄ側に引き出された帯状の導体引出部８ｂＢとを有している。導体引出部８ｂＢの端部は、導体引出部８ａＢとは反対に積層体２の側面２ｄに露出し、接続導体６に接続されている。内部電極８ｂは、接続導体６を介して−極性となる。静電容量部１０は、内部電極８ａと内部電極８ｂとが誘電体層７を介して異なる極性として対向して配置されている。なお、図３においては、複合層９ａ及び複合層９ｂを６層しか図示していないが、複合層９ａ及び複合層９ｂの積層数は、コンデンサの設計に合わせて適宜設定される。
In the
ＥＳＲ制御部１１Ａ，１１Ｂのそれぞれは、異なる４つの内部電極を有する複合層９ｃ〜９ｆが積層されて構成されている。複合層９ｄ及び複合層９ｅは、第２の静電容量部１２Ａ，１２Ｂを構成している。すなわち、第２の静電容量部１２Ａ，１２Ｂは、複合層９ｃと複合層９ｆとの間に配置されている。
Each of the
複合層９ｃは、誘電体層７上に内部電極（第３の内部電極）８ｃが形成されている。図４（ａ）に示すように、内部電極８ｃは、矩形状の主電極部８ｃＡと、主電極部８ｃＡの一辺から端面２ａに露出するように引き出された帯状の端子引出部８ｃＢと、主電極部８ｃＡの一辺から側面２ｃに露出するように引き出された帯状の導体引出部８ｃＣとを有している。端子引出部８ｃＢ及び導体引出部８ｃＣは、一定の幅を保ったまま伸びている。主電極部８ｃＡの誘電体層７の短辺方向（側面２ｃ、２ｄの対向方向）に沿った幅（第１の幅）ｗ１は、端子引出部８ｃＢの誘電体層７の短辺方向に沿った幅（第２の幅）ｗ２よりも大きく（広く）なっている。つまり、端子引出部８ｃＢの幅ｗ２は、主電極部８ｃＡの幅ｗ１よりも狭い（ｗ２＜ｗ１）。端子引出部８ｃＢの誘電体層７の長辺方向に沿った長さＬ１は、導体引出部８ｃＣの誘電体層７の短辺方向に沿った長さＬ２よりも長くなっている。つまり、導体引出部８ｃＣの長さＬ２は、端子引出部８ｃＢの長さＬ１よりも短い（Ｌ２＜Ｌ１）。内部電極８ｃは、外部電極３に接続されて＋極性となる。
In the
複合層９ｄは、誘電体層７上に内部電極（第６の内部電極）８ｄが形成されている。内部電極８ｄは、中央部分に形成された矩形状の主電極部８ｄＡと、主電極部８ｄＡの一辺から側面２ｄ側に引き出された帯状の導体引出部８ｄＢとを有している。導体引出部８ｄＢの端部は、積層体２の側面２ｄに露出し、接続導体６に接続されている。内部電極８ｄは、接続導体６を介して−極性となる。
The
複合層９ｅは、誘電体層７上に内部電極（第５の内部電極）８ｅが形成されている。内部電極８ｅは、中央部分に形成された矩形状の主電極部８ｅＡと、主電極部８ｅＡの一辺から側面２ｃ側に引き出された帯状の導体引出部８ｅＢとを有している。導体引出部８ｅＢの端部は、導体引出部８ｄＢとは反対に積層体２の側面２ｃに露出し、接続導体５に接続されている。内部電極８ｅは、接続導体５を介して＋極性となる。
In the
複合層９ｆは、誘電体層７上に内部電極（第４の内部電極）８ｆが形成されている。図４（ｂ）に示すように、内部電極８ｆは、矩形状の主電極部８ｆＡと、主電極部８ｆＡの一辺から端面２ｂに露出するように引き出された帯状の端子引出部８ｆＢと、主電極部８ｆＡの一辺から側面２ｄに露出するように引き出された帯状の導体引出部８ｆＣとを有している。端子引出部８ｆＢ及び導体引出部８ｆＣは、一定の幅を保ったまま伸びている。主電極部８ｆＡの誘電体層７の短辺方向に沿った幅（第３の幅）ｗ３は、端子引出部８ｆＢの誘電体層７の短辺方向に沿った幅（第４の幅）ｗ４よりも大きくなっている。つまり、端子引出部８ｆＢの幅ｗ４は、主電極部８ｆＡの幅ｗ３よりも狭い（ｗ４＜ｗ３）。端子引出部８ｆＢの誘電体層７の長辺方向に沿った長さＬ３は、導体引出部８ｆＣの誘電体層７の短辺方向に沿った長さＬ４よりも長くなっている。つまり、導体引出部８ｆＣの長さＬ４は、端子引出部８ｆＢの長さＬ３よりも短い（Ｌ４＜Ｌ３）。内部電極８ｆは、外部電極４に接続されて−極性となる。
In the
ＥＳＲ制御部１１Ａ，１１Ｂは、内部電極８ｃ〜８ｆが誘電体層７を介して異なる極性として対向して配置されている。つまり、内部電極８ｃと内部電極８ｄとが異なる極性として対向して配置され、内部電極８ｄと内部電極８ｅとが異なる極性として対向して配置され、内部電極８ｅと内部電極８ｆとが異なる極性として対向して配置されている。第２の静電容量部１２Ａ，１２Ｂを構成する複合層９ｄ及び複合層９ｅの積層数は、コンデンサの設計に合わせて適宜設定されるが、第１の静電容量部１０の複合層９ａ及び複合層９ｂの積層数よりも少なく設定されている。
In the ESR control units 11 </ b> A and 11 </ b> B, the
図５は、静電容量形成領域を説明するための図である。図５に示すように、以上のような構成を有するＥＳＲ制御部１１Ａ，１１Ｂでは、積層方向から見て誘電体層７を介して対向する内部電極８ｃ〜８ｆが重なり合う部分が静電容量形成領域となっている（図５の斜線部分）。従来のＥＳＲ制御部においては、本実施形態の複合層９ｃ，９ｆに該当する２層のみで構成されているため、細長い端子引出部８ｃＢと主電極部８ｆＡ、細長い端子引出部８ｆＢと主電極部８ｃＡとが重なっていた。そのため、対向面積が小さく、静電容量を十分に確保できていなかった。これに対して、本実施形態では、内部電極８ｃ（８ｆ）の主電極部８ｃＡ（８ｆＡ）の全面と重なるような内部電極８ｄ（８ｅ）を間に配置して対向させている。具体的には、内部電極８ｃの主電極部８ｃＡの全面と内部電極８ｄの主電極部８ｄＡとが重なっており、内部電極８ｅの主電極部８ｅＡと内部電極８ｆの主電極部８ｆＡの全面とが重なっている。このように、積層コンデンサ１では、内部電極８ｃ〜８ｆ同士の対向面積を増加させることができるため、静電容量が十分に確保されている。
FIG. 5 is a diagram for explaining a capacitance forming region. As shown in FIG. 5, in the
以上説明したように、積層コンデンサ１では、ＥＳＲ制御部１１Ａ，１１Ｂが第１の静電容量部１０の上下に分離配置されている。したがって、積層コンデンサ１を基板等に実装する際の向きを上下で任意に配置することができ、実装の方向性を無くすことができる。また、外部電極３，４の電流ループ距離が短くなるため、低ＥＳＬ（Equivalent Series Inductance：等価直列インダクタンス）を実現できる。また、第１の静電容量部１０の内部電極８ａ，８ｂは、接続導体５，６のみに接続されるため、高ＥＳＲ（Equivalent Series Resistance：等価直列抵抗）とすることができる。
As described above, in the
また、ＥＳＲ制御部１１Ａ，１１Ｂの複合層９ｃ，９ｆにおいて、外部電極３，４に接続される端子引出部８ｃＢ，８ｆＢの幅ｗ２，ｗ４は、主電極部８ｃＡ，８ｆＡの幅ｗ１，ｗ３よりも狭くなっており、外部電極３，４に接続される端子引出部８ｃＢ，８ｆＢの長さＬ１，Ｌ３は、接続導体５，６に接続される導体引出部８ｃＣ，８ｆＣの長さＬ２，Ｌ４よりも長いため、ＥＳＲを更に高くすることができる。更に、ＥＳＲ制御部１１Ａ，１１Ｂの内部電極８ｃと内部電極８ｆとの間に、接続導体５，６にのみ接続される内部電極８ｄ及び内部電極８ｅからなる第２の静電容量部１２Ａ，１２Ｂが配置されているため、静電容量形成領域を確保でき、静電容量を十分に確保することができる。
Further, in the
また、第２の静電容量部１２Ａ，１２Ｂの複合層９ｄ及び複合層９ｅの積層数は、第１の静電容量部１０の複合層９ａ及び複合層９ｂの積層数よりも少なく設定されている。そして、第２の静電容量部１２Ａ，１２Ｂは、複合層９ｄ及び複合層９ｅの２層により構成されている。これにより、外部電極３，４の電流ループ距離が長くなることを抑制できるため、更に低ＥＳＬとすることができる。
In addition, the number of stacks of the
また、第２の静電容量部１２Ａ，１２Ｂにおいて、上下に配置される複合層９ｄ及び複合層９ｅの積層数は同数となっている。そのため、積層コンデンサ１を基板に実装する際、実装の方向性による特性のばらつきを防止できる。
Further, in the
［第２実施形態］
続いて、第２実施形態について説明する。図６は、第２実施形態に係る積層コンデンサの断面図であり、図７は、図６に示す積層コンデンサの層構成を示す図である。各図に示すように、積層コンデンサ１Ａは、複合層９ｇの構成及び複合層９ａ〜９ｃ，９ｆの層構成が第１実施形態と異なっており、複合層９ａ〜９ｃ，９ｆ、外部電極３，４及び接続導体５，６の構成は第１実施形態と同様である。
[Second Embodiment]
Next, the second embodiment will be described. FIG. 6 is a cross-sectional view of the multilayer capacitor in accordance with the second embodiment, and FIG. 7 is a diagram showing the layer configuration of the multilayer capacitor shown in FIG. As shown in each figure, the
図６及び図７に示すように、積層コンデンサ１Ａの積層体２Ａでは、積層方向から見てＥＳＲ制御部１１Ｃ，１１Ｄが第１の静電容量部１０Ａを挟むように配置されている。つまり、積層体２Ａは、ＥＳＲ制御部１１Ｃ、第１の静電容量部１０Ａ、ＥＳＲ制御部１１Ｄがこの順番に配置されて構成されている。第１の静電容量部１０Ａは、複合層９ａ，９ｂが交互に複数積層されて構成されており、内部電極８ａと内部電極８ｂとが誘電体層７を介して異なる極性として対向して配置されている。なお、図６及び図７においては、複合層９ａ及び複合層９ｂを１０層しか図示していないが、複合層９ａ及び複合層９ｂの積層数は、設計に合わせて適宜設定される。
As shown in FIGS. 6 and 7, in the
ＥＳＲ制御部１１Ｃ，１１Ｄのそれぞれは、異なる３つの内部電極を有する複合層９ｃ，９ｆ，９ｇが積層されて構成されている。複合層９ｇは、第２の静電容量部１２Ｃ，１２Ｄを構成している。すなわち、第２の静電容量部１２Ｃ，１２Ｄは、複合層９ｃと複合層９ｆとの間に配置されており、複合層９ｇの１層だけで構成されている。
Each of the
図８は、複合層９ｇを示す図である。図８に示すように、複合層９ｇは、誘電体層７上に内部電極（第５の内部電極）８ｇ及び内部電極（第６の内部電極）８ｈが形成されている。内部電極８ｇと内部電極８ｈとは、同一の誘電体層７に互いに離間して配置され、電気的に絶縁した状態となっている。内部電極８ｇは、Ｌ字状を呈する主電極部８ｇＡと、主電極部８ｇＡの一辺から側面２ｃ側に引き出された帯状の導体引出部８ｇＢとを有している。主電極部８ｇＡは、複合層９ｆに形成された内部電極８ｆの主電極部８ｆＡの外形と積層方向において重なる形状となっている。導体引出部８ｇＢの端部は、積層体２Ａの側面２ｃに露出し、接続導体５に接続されている。内部電極８ｇは、接続導体５を介して＋極性となる。
FIG. 8 is a diagram showing the
内部電極８ｈは、Ｌ字状を呈する主電極部８ｈＡと、主電極部８ｈＡの一辺から側面２ｄ側に引き出された帯状の導体引出部８ｈＢとを有している。主電極部８ｈＡは、複合層９ｃに形成された内部電極８ｃの主電極部８ｃＡの外形と積層方向において重なる形状となっている。導体引出部８ｈＢの端部は、導体引出部８ｇＢとは反対に積層体２Ａの側面２ｄに露出し、接続導体６に接続されている。内部電極８ｈは、接続導体６を介して−極性となる。内部電極８ｇと内部電極８ｈとは、主電極部８ｇＡと主電極部８ｈＡとが誘電体層７の面方向において対向し、誘電体層７の中央部分に配置されている。
The
ＥＳＲ制御部１１Ｃ，１１Ｄは、内部電極８ｃ，８ｆ〜８ｈが誘電体層７を介して異なる極性として対向して配置されている。つまり、内部電極８ｃと内部電極８ｈとが異なる極性として対向して配置され、内部電極８ｆと内部電極８ｇとが異なる極性として対向して配置されている。
In the
図９は、静電容量形成領域を説明するための図である。図９に示すように、以上のような構成を有するＥＳＲ制御部１１Ｃ，１１Ｄでは、積層方向から見て誘電体層７を介して対向する内部電極８ｃ，８ｆ〜８ｈが重なり合う部分が静電容量形成領域となっている（図９の斜線部分）。本実施形態では、内部電極８ｃの主電極部８ｃＡと内部電極８ｈの主電極部８ｈＡとが重なっており、内部電極８ｆの主電極部８ｆＡと内部電極８ｇの主電極部８ｇＡとが重なっている。このように、積層コンデンサ１Ａでは、内部電極８ｃ，８ｆ〜８ｈ同士の対向面積を増加させることができるため、静電容量が十分に確保されている。
FIG. 9 is a diagram for explaining a capacitance forming region. As shown in FIG. 9, in the
以上説明したように、積層コンデンサ１Ａでは、第１実施形態と同様に、ＥＳＲ制御部１１Ｃ，１１Ｄが第１の静電容量部１０Ａの上下に分離配置されている。したがって、積層コンデンサ１Ａを基板等に実装する際の向きを上下で任意に配置することができ、実装の方向性を無くすことができる。また、外部電極３，４の電流ループ距離が短くなるため、低ＥＳＬを実現できる。また、第１の静電容量部１０Ａの内部電極８ａ，８ｂは、接続導体５，６のみに接続されるため、高ＥＳＲとすることができる。
As described above, in the
また、ＥＳＲ制御部１１Ｃ，１１Ｄの複合層９ｃ，９ｆにおいて、外部電極３，４に接続される端子引出部８ｃＢ，８ｆＢの幅ｗ２，ｗ４は、主電極部８ｃＡ，８ｆＡの幅ｗ１，ｗ３よりも狭くなっており、外部電極３，４に接続される端子引出部８ｃＢ，８ｆＢの長さＬ１，Ｌ３は、接続導体５，６に接続される導体引出部８ｃＣ，８ｆＣの長さＬ２，Ｌ４よりも長いため、ＥＳＲを更に高くすることができる。更に、ＥＳＲ制御部１１Ｃ，１１Ｄの内部電極８ｃと内部電極８ｆとの間に、接続導体５，６にのみ接続される内部電極８ｇ及び内部電極８ｈからなる第２の静電容量部１２Ｃ，１２Ｄが配置されているため、静電容量形成領域を確保でき、静電容量を十分に確保することができる。
Further, in the
また、第２の静電容量部１２Ｃ，１２Ｄは、内部電極８ｇ及び内部電極８ｈが誘電体層７上に形成された複合層９ｇの１層にて構成されている。このように、同一の誘電体層７上に第２の静電容量部１２Ｃ，１２Ｄを構成する内部電極８ｇ及び内部電極８ｈを形成することにより、静電容量を確保しつつ、外部電極３，４の電流ループ距離を短くでき、低ＥＳＬを維持することができる。
Further, the
本発明は、上記実施形態に限定されるものではない。例えば、複合層の層構成は、上記の形態のみに限定されない。要は、積層方向において第１の静電容量部を挟むようにＥＳＲ制御部が配置され、ＥＳＲ制御部において接続導体５，６にのみ接続される内部電極が配置されていればよい。
The present invention is not limited to the above embodiment. For example, the layer configuration of the composite layer is not limited to the above-described form. In short, the ESR control unit may be arranged so as to sandwich the first capacitance unit in the stacking direction, and the internal electrodes connected only to the
１，１Ａ…積層コンデンサ、２，２Ａ…積層体、３，４…外部電極（第１の外部電極、第２の外部電極）、５，６…接続導体（第１の接続導体、第２の接続導体）、７…誘電体層、８ａ〜８ｈ…内部電極、８ｃＡ…主電極部（第１の主電極部）、８ｃＢ…端子引出部（第１の引出部）、８ｃＣ…導体引出部（第２の引出部）、８ｆＡ…主電極部（第２の主電極部）、８ｆＢ…端子引出部（第３の引出部）、８ｆＣ…導体引出部（第４の引出部）、１０，１０Ａ…第１の静電容量部、１１Ａ〜１１Ｄ…ＥＳＲ制御部、１２Ａ〜１２Ｄ…第２の静電容量部、ｗ１〜ｗ４…幅（第１〜第４の幅）。
DESCRIPTION OF
Claims (1)
前記積層体の一端面に形成された第１の外部電極及び他端面に形成された第２の外部電極と、
前記積層体の前記各端面と交差する第１及び第２の側面に互いに対向するようにそれぞれ形成された第１の接続導体及び第２の接続導体と、を備え、
前記複数の内部電極は、第１〜第６の内部電極を含み、
前記積層体は、
前記第１の接続導体に接続される前記第１の内部電極と前記第２の接続導体に接続される前記第２の内部電極とを有し、前記第１の内部電極と前記第２の内部電極とが前記誘電体層を介して対向して配置された第１の静電容量部と、
前記積層体の積層方向において前記第１の静電容量部を挟んでそれぞれ配置され、前記第１の外部電極及び前記第１の接続導体に接続される前記第３の内部電極と、前記第２の外部電極及び前記第２の接続導体に接続される前記第４の内部電極とを有するＥＳＲ制御部と、を有し、
前記ＥＳＲ制御部は、前記第３の内部電極と前記第４の内部電極との間に配置され、前記第１の接続導体に接続される前記第５の内部電極と、前記第２の接続導体に接続される前記第６の内部電極とが同一の誘電体層上に形成されてなる第２の静電容量部を含み、
前記第３の内部電極は、前記第１及び第２の側面の対向方向において第１の幅を有する第１の主電極部と、前記第１の主電極部から前記一端面側に第２の幅を有して伸び、前記第１の外部電極に接続される第１の引出部と、前記第１の主電極部から前記第１の側面側に伸びて前記第１の接続導体に接続される第２の引出部とを有し、
前記第４の内部電極は、前記第１及び第２の側面の対向方向において第３の幅を有する第２の主電極部と、前記第２の主電極部から前記他端面側に第４の幅を有して伸び、前記第２の外部電極に接続される第３の引出部と、前記第２の主電極部から前記第２の側面側に伸びて前記第２の接続導体に接続される第４の引出部とを有し、
前記第２の幅及び前記第４の幅は、前記第１の幅及び前記第３の幅よりも狭くなっており、
前記第１の引出部及び前記第３の引出部は、前記第２の引出部及び前記第４の引出部よりも長く、
前記第３の内部電極の前記第１の主電極部と前記第６の内部電極とが、前記誘電体層を介在させて対向して配置されており、
前記第４の内部電極の前記第２の主電極部と前記第５の内部電極とが、前記誘電体層を介在させて対向して配置されていることを特徴とする積層コンデンサ。 A laminate in which a plurality of internal electrodes are laminated with a dielectric layer interposed therebetween;
A first external electrode formed on one end surface of the laminate and a second external electrode formed on the other end surface;
A first connection conductor and a second connection conductor formed on the first and second side surfaces intersecting with the respective end surfaces of the multilayer body so as to face each other;
The plurality of internal electrodes include first to sixth internal electrodes,
The laminate is
The first internal electrode connected to the first connection conductor and the second internal electrode connected to the second connection conductor, the first internal electrode and the second internal electrode A first electrostatic capacitance portion disposed opposite to the electrode via the dielectric layer;
The third internal electrode connected to the first external electrode and the first connection conductor, respectively, disposed in the stacking direction of the multilayer body with the first capacitance portion interposed therebetween; And an ESR control unit having the fourth internal electrode connected to the second connection conductor,
The ESR control unit is disposed between the third internal electrode and the fourth internal electrode, the fifth internal electrode connected to the first connection conductor, and the second connection conductor Including a second capacitance part formed on the same dielectric layer as the sixth internal electrode connected to
The third internal electrode includes a first main electrode portion having a first width in the opposing direction of the first and second side surfaces, and a second main electrode portion from the first main electrode portion to the one end surface side. A first lead portion extending with a width and connected to the first external electrode; and extending from the first main electrode portion to the first side surface and connected to the first connection conductor. A second drawer portion,
The fourth internal electrode includes a second main electrode portion having a third width in the facing direction of the first and second side surfaces, and a fourth main electrode portion from the second main electrode portion to the other end surface side. A third lead portion extending in width and connected to the second external electrode; and extending from the second main electrode portion to the second side surface and connected to the second connection conductor. And a fourth drawer portion
The second width and the fourth width are narrower than the first width and the third width,
It said first lead portion and the third lead portion is rather long than the second lead portion and the fourth lead portion,
The first main electrode portion of the third internal electrode and the sixth internal electrode are arranged to face each other with the dielectric layer interposed therebetween;
The multilayer capacitor, wherein the second main electrode portion of the fourth internal electrode and the fifth internal electrode are arranged to face each other with the dielectric layer interposed therebetween .
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