JP5264047B2 - Method and apparatus for programming control information of a semiconductor memory device - Google Patents

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Description

本発明は半導体集積回路に係わり、さらに具体的には半導体メモリ装置に関する。   The present invention relates to a semiconductor integrated circuit, and more specifically to a semiconductor memory device.

最近、大容量記憶装置やコードメモリ（ｃｏｄｅ ｍｅｍｏｒｙ）およびその他マルチメディア環境の急激な変化によってメモリの高集積化が要求されている。このような大容量記憶装置ではメモリカード（ポータブルコンピュータで使用）、固体メモリ（強くて安定したディスク記憶装置）、デジタルカメラ（静止画や動画像の記録用）、ＣＤ水準の音質の音声やオーディオデータを記録するためのオーディオレコーダなどがある。   Recently, high integration of memories has been required due to rapid changes in mass storage devices, code memories, and other multimedia environments. Such mass storage devices include memory cards (used in portable computers), solid-state memories (strong and stable disk storage devices), digital cameras (for recording still images and moving images), CD-level audio and audio. There are audio recorders for recording data.

コードメモリはコンピュータシステムのＢＩＯＳ（Ｂａｓｉｃ ｉｎｐｕｔ／ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）や、ルータ、およびハブのようなネットワーク装置、通信システムのスイッチ装置、携帯電話の記憶装置やその他ＰＤＡ、個人用情報器機（ＰＯＳ（Ｐａｌｍ Ｏｐｅｒａｔｉｎｇ Ｓｙｓｔｅｍ）、ＰＣＡ（Ｐｅｒｓｏｎａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎ Ａｓｓｉｓｔａｎｔｓ））のような装置に適用される。   The code memory is a computer system BIOS (Basic input / output system), network devices such as routers and hubs, communication system switch devices, mobile phone storage devices and other PDAs, personal information devices (POS (Palm Operating) System) and PCA (Personal Communication Assistants).

コードメモリが高速のランダムアクセスや、ＲＡＭ上にロードせず、コードメモリ上で実行するＸＩＰ（Ｅｘｅｃｕｔａｂｌｅ ｉｎ ｐｌａｃｅ）などの技術に使用される一方、大容量記憶装置は低コスト、高集積度、繰り返し的な書き込み／消去に耐久性が必要なシステムで一般的に使用される。   Code memory is used for technologies such as high-speed random access and XIP (Executable in Place) that does not load on RAM but executes on code memory, while mass storage devices are low-cost, highly integrated, and repetitive Generally used in systems that require durability for efficient writing / erasing.

従来技術に該当するメモリではＤＲＡＭ、ＳＲＡＭ、不揮発性メモリ（ＮＶＭ）などが含まれることができる。不揮発性メモリでは、ＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリ（ｆｅｒｒｏ−ｅｌｅｃｔｒｉｃ ｍｅｍｏｒｙ）などが含まれる。不揮発性メモリは電源が除去された場合にも貯蔵されたデータが保存されるが、一般的にランダムアクセスが難しく、揮発性メモリより速度が遅い。   Memory corresponding to the prior art may include DRAM, SRAM, non-volatile memory (NVM), and the like. Non-volatile memories include ROM (Read Only Memory), EPROM, EEPROM, flash memory, ferroelectric memory (ferro-electric memory), and the like. Nonvolatile memory retains stored data even when power is removed, but is generally difficult to access randomly and is slower than volatile memory.

フラッシュメモリはＥＰＲＯＭとＥＥＰＲＯＭの組み合わせで構成される。また構成素子に従ってＮＡＮＤフラッシュとＮＯＲフラッシュに分けることができる。フラッシュメモリで書き込みおよび消去動作は各フラッシュメモリセルに供給される電圧差によって行われる。   The flash memory is composed of a combination of EPROM and EEPROM. Further, it can be divided into NAND flash and NOR flash according to the constituent elements. Writing and erasing operations in the flash memory are performed by a voltage difference supplied to each flash memory cell.

ＮＡＮＤフラッシュメモリは直列連結された一連のセルで構成されたストリングを含む（例えば、１６個のセルが一つのストリングを構成する）。ストリングは再び一つ以上のストリング選択トランジスタを含む。ＮＡＮＤフラッシュメモリは相対的に小さい‘ＯＮ’セル電流特性を有するので、１０−２５ｍｓ程度の相対的に遅いセンシングタイムを有する。ＮＡＮＤフラッシュメモリは１ページ単位（５１２ｂｙｔｅ）のデータをセンシングすると同時にページバッファにラッチすることによって読み出し動作が行われる。そしてページバッファからラッチされたデータを比較的速い速度で読み出すことができる（約５０ｎｓ）。   The NAND flash memory includes a string composed of a series of cells connected in series (for example, 16 cells form one string). The string again includes one or more string selection transistors. Since the NAND flash memory has a relatively small 'ON' cell current characteristic, it has a relatively slow sensing time of about 10-25 ms. The NAND flash memory performs a read operation by sensing data in units of one page (512 bytes) and simultaneously latching it in the page buffer. Data latched from the page buffer can be read at a relatively high speed (about 50 ns).

ＮＡＮＤフラッシュメモリの読み出しと書き込み動作はセルでのＦ−Ｎトンネリング電流によって行われる。書き込み動作はページバッファに比較的速い速度で順次にデータローディングが行われ、同時にセルにデータ書き込みが行われる。消去動作はいくつかのページに該当するブロックのデータが同時に消去される方式によって行われる。   The reading and writing operations of the NAND flash memory are performed by the FN tunneling current in the cell. In the write operation, data is sequentially loaded into the page buffer at a relatively high speed, and at the same time, data is written into the cell. The erase operation is performed by a method in which data of blocks corresponding to several pages are erased simultaneously.

信頼のおける読み出し／書き込み動作のＦ−Ｎトンネリングのためには少なくとも１０ｍＶ／ｃｍ程度の電圧が供給されなければならず、このような条件は電力消耗の低減、温度依存性の減少、画一的なセルの読み出し／書き込み動作、および容易な電圧スケーリングが可能である。   For reliable FN tunneling of read / write operations, a voltage of at least about 10 mV / cm must be supplied, and this condition reduces power consumption, reduces temperature dependence, and is uniform. Cell read / write operations and easy voltage scaling are possible.

ＮＡＮＤフラッシュのプログラム動作はゲートとチャンネル対を利用して行われる。すなわち、プログラムされるセルのゲートとチャンネル間の電圧差はプログラムされないセルのゲート−チャンネル電圧差より大きくなければならない。ＮＡＮＤフラッシュメモリのプログラム動作はまた図１に示したように、閾値電圧の分布によって行われることもできる。図１はワードライン電圧Ｖｗｏｒｄ ｌｉｎｅ（０Ｖ）、読み出し電圧Ｖｒｅａｄ、およびプログラムされたセルとプログラムされないセルの閾値電圧の分布間の関係を示している。図１において、Ｙ軸方向はセルの個数を意味し、Ｘ軸方向はセルの閾値電圧を示す。   The program operation of the NAND flash is performed using a gate and channel pair. That is, the voltage difference between the gate and channel of the programmed cell must be greater than the gate-channel voltage difference of the unprogrammed cell. The program operation of the NAND flash memory can also be performed according to the threshold voltage distribution as shown in FIG. FIG. 1 shows the relationship between the word line voltage Vword line (0 V), the read voltage Vread, and the threshold voltage distribution of the programmed and unprogrammed cells. In FIG. 1, the Y-axis direction means the number of cells, and the X-axis direction shows the threshold voltage of the cells.

一般的に閾値電圧Ｖｔｈは増加型ステップパルスプログラム（Ｉｎｃｒｅｍｅｎｔ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ:以下ＩＳＰＰ）によって制御される。図２ａおよび図２ｂにＩＳＰＰによる電圧パルスの様式が示している。図２ａはパルス幅と振幅が一定な場合のＩＳＰＰに対する例示である。図２ａを参照すれば、プログラム時間の間（３０μｓ）Ｖ０（１８Ｖ）がセルに印加され、検証区間の間５μｓにはＶ１（１．２Ｖ）が印加される。 図２ｂは、パルス幅は一定であるが、振幅を変化させるＩＳＰＰ技術の例を示している。電圧Ｖ０（１５Ｖ）が初期プログラム区間の間（３０μｓ）適用され、次に続くプログラム区間ごとに０．５Ｖずつ増加して最終的にＶｎ（１９Ｖ）に至るようになる。検証区間５μｓの間にはもう一方のレベルの電圧Ｖ１（１．２Ｖ）が毎検証区間の間適用される。図２ａ乃至２ｂでの方法によりかかるプログラム時間は約２５０μｓになる。セルに適用されるプログラム電圧の段階的な変化を適用する図２ｂの方法は閾値電圧の変動とプログラムサイクル回数において図２ａの方法より有利である。 Generally, the threshold voltage Vth is controlled by an incremental step pulse program (hereinafter referred to as ISPP). FIGS. 2a and 2b show the voltage pulse mode according to ISPP. FIG. 2a is an illustration for ISPP where the pulse width and amplitude are constant. Referring to FIG. 2a, V 0 (18V) is applied to the cell during the programming time (30 μs), and V 1 (1.2V) is applied to the cell during the verification period for 5 μs. FIG. 2b shows an example of an ISPP technique in which the pulse width is constant but the amplitude is varied. The voltage V 0 (15 V) is applied during the initial program period (30 μs), and is increased by 0.5 V for each subsequent program period to finally reach Vn (19 V). During the verification interval of 5 μs, the other level of voltage V 1 (1.2 V) is applied during each verification interval. The programming time is approximately 250 μs by the method of FIGS. The method of FIG. 2b, which applies a step change in the program voltage applied to the cell, is advantageous over the method of FIG. 2a in the threshold voltage variation and the number of program cycles.

図３は従来技術でのオーバープログラム（ｏｖｅｒ ｐｒｏｇｒａｍ）の問題を説明するための図である。もしセルの閾値電圧ＶｔｈがＶｒｅａｄより高くなれば、ＮＡＮＤセルストリングの読み出し動作が正常に行われないようになる。このようなＩＳＰＰ区間でのオーバープログラム問題を防止するための従来技術が存在する。   FIG. 3 is a diagram for explaining the problem of over programming in the prior art. If the threshold voltage Vth of the cell is higher than Vread, the reading operation of the NAND cell string is not performed normally. There is a conventional technique for preventing such an overprogram problem in the ISPP section.

従来技術は、正常のセルプログラム動作が完了したことを指示するためにフラグや他の符号を使用する。フラグや他の符号はＮＡＮＤフラッシュメモリで相対的に長いプログラム時間（約２５０μｓ）のため使用するようになる。このような相対的に長いプログラム進行時間の間に電源の遮断やこれと類似の深刻なインタラプトが発生することがある。上述のフラグや符号はプログラム動作が正常に完了したことを検証するのに用いられる。図４ａはフラグや他の符号（プログラム検証符号）書き込みによるプログラム動作が正常に完了した場合を示しており、図４ｂは正常なデータプログラム完了の後、フラグや他の符号書き込み動作が完了しなかった時を説明する図である。   The prior art uses a flag or other code to indicate that a normal cell program operation has been completed. Flags and other codes are used in NAND flash memory for relatively long program times (about 250 μs). During such a relatively long program progress time, a power interruption or a similar interrupt may occur. The above flags and symbols are used to verify that the program operation has been completed successfully. FIG. 4a shows a case where a program operation by writing a flag or other code (program verification code) is normally completed, and FIG. 4b shows that a flag or other code write operation is not completed after a normal data program is completed. It is a figure explaining the time.

従来技術では、セルプログラム動作やその他動作が完了すれば、その動作が正常に行われたか否かを検証する段階があり、検証の結果によってフラグや他の符号が書き込まれる。 フラグや他の符号は余分のセル領域に書き込まれることができる。   In the prior art, when the cell program operation and other operations are completed, there is a step of verifying whether or not the operation has been normally performed, and a flag and other codes are written according to the verification result. Flags and other codes can be written into the extra cell area.

図５ａは、一般的なセルプログラムと検証セルプログラムおよびセルプログラム時間と検証セルプログラム時間を示している。図示したように、一般的なセルプログラム時間と検証セルプログラム時間は一つのプログラム区間と一つの検証区間で構成された多数のループからなったことが分かる。図５ｂは従来技術での一般的なセルプログラムと検証セルプログラムが行われるメモリでの位置を示す一例を示した。図５ｂに示したように、
１ページ／１プログラム時間＝５１２バイト／１プログラム時間＝４ｋビット／２５０μｓ（２００〜３００μｓ）＝１６．４ビット／１μｓ
であることが分かる。 FIG. 5a shows a typical cell program and verification cell program and cell program time and verification cell program time. As shown in the figure, it can be seen that the general cell program time and the verification cell program time are composed of a number of loops composed of one program section and one verification section. FIG. 5b shows an example of a location in a memory where a general cell program and a verification cell program in the prior art are performed. As shown in FIG.
1 page / 1 program time = 512 bytes / 1 program time = 4 kbits / 250 μs (200 to 300 μs) = 16.4 bits / 1 μs
It turns out that it is.

また検証符号を書き込むためには
１ビット／１プログラム時間＝１ビット／２５０μｓ＝０．００４ビット／１μｓ
になる。以上のように、検証プログラム書き込みはセルプログラムの書き込みより非効率的であることが分かる。
米国特許第５５２３９７２号明細書 米国特許第５２９９１６２号明細書 米国特許第５８１２４５７号明細書 In order to write a verification code, 1 bit / 1 program time = 1 bit / 250 μs = 0.004 bits / 1 μs
become. As described above, it can be seen that the verification program writing is less efficient than the cell program writing.
US Pat. No. 5,523,972 US Pat. No. 5,299,162 US Pat. No. 5,812,457

本発明の目的はフラッシュメモリを含む半導体メモリ装置のプログラム時間を縮めることにある。   An object of the present invention is to shorten the program time of a semiconductor memory device including a flash memory.

また、本発明の目的はプログラム時間の短縮のためのプログラム方法を提供することにある。   Another object of the present invention is to provide a program method for shortening the program time.

また、本発明の目的は不揮発性メモリのようなメモリセルアレイのプログラム時間を縮めることができる手段を提供することにある。   Another object of the present invention is to provide means capable of shortening the program time of a memory cell array such as a nonvolatile memory.

また、本発明の目的はプログラム制御回路を含む制御回路がプログラム時間を縮めるようにすることにある。   Another object of the present invention is to enable a control circuit including a program control circuit to shorten the program time.

また、本発明の目的は第１メモリセルアレイ領域を低速でプログラムする段階と、第１メモリセルアレイ領域の低速プログラムの結果を検証する段階と、第１メモリセルアレイ領域の低速プログラム検証段階が終了した後、第２メモリセルアレイ領域を高速でプログラムする段階とを含み、高速プログラム段階での初期プログラム電圧は低速プログラム段階での初期プログラム電圧とは異なるプログラム方法を提供することにある。   Another object of the present invention is to program the first memory cell array region at a low speed, verify the result of the low-speed program in the first memory cell array region, and after the low-speed program verification step in the first memory cell array region. Providing a programming method in which the initial program voltage in the high-speed program stage is different from the initial program voltage in the low-speed program stage.

また、本発明の目的は第１メモリセルアレイ領域で第１プログラム方法によってプログラムする段階と、第１メモリセルアレイ領域で第１プログラム方法によるプログラム結果を検証する段階と、第１プログラム結果、正確な値がプログラムされた時、第１プログラム方法とは異なる第２プログラム方法によって第２メモリセルアレイ領域をプログラムする段階とを含み、高速プログラム時の初期プログラム電圧は低速プログラム時の初期電圧とは異なるプログラム方法を提供することにある。   Another object of the present invention is to program in the first memory cell array region by the first program method, verify the program result by the first program method in the first memory cell array region, the first program result, and an accurate value. Programming the second memory cell array region by a second programming method different from the first programming method, and the initial programming voltage during high-speed programming is different from the initial voltage during low-speed programming Is to provide.

また、本発明の目的は第１メモリセルアレイ領域と、第２メモリセルアレイ領域と、第１メモリセルアレイ領域を低速プログラムするように制御し、第１メモリセルアレイ領域のプログラム結果を検証し、第１メモリセルアレイ領域の低速プログラム結果によって第２メモリセルアレイ領域に高速プログラムするように制御する制御器とを含み、高速プログラム時の初期電圧は低速プログラム時の初期電圧とは異なる不揮発性メモリ装置を提供することにある。   Another object of the present invention is to control the first memory cell array region, the second memory cell array region, and the first memory cell array region to be programmed at low speed, verify the program result of the first memory cell array region, and And a controller for controlling the second memory cell array region to perform high-speed programming according to a low-speed program result of the cell array region, and to provide a non-volatile memory device in which the initial voltage during high-speed programming is different from the initial voltage during low-speed programming It is in.

また、本発明の目的は、複数のメモリセルで構成されたセルストリングと、一つのストリングでプログラムされるメモリセルの数は一つのストリングが含む全体メモリセル数よりは少なく、プログラムされたセルの閾値電圧は読み出し電圧Ｖｒｅａｄとは独立的であることを特徴とする複数の前記ストリングで構成された第１領域と、プログラム時ストリング内のすべてのメモリセルが一時にプログラムされることを特徴とするメモリセルストリングが複数で構成された第２領域とを含む不揮発性メモリセルアレイを有する半導体メモリ装置を提供することにある。   It is another object of the present invention to provide a cell string composed of a plurality of memory cells and the number of memory cells programmed by one string is smaller than the total number of memory cells included in one string. The threshold voltage is independent of the read voltage Vread, and the first region composed of the plurality of strings and all the memory cells in the programming string are programmed at a time. An object of the present invention is to provide a semiconductor memory device having a non-volatile memory cell array including a second region having a plurality of memory cell strings.

例示的な実施形態において、本発明は、フラグと、制御フラグと、符号（ｍａｒｋ）と制御符号と、その他制御情報とを、セルにデータをプログラムする方法とは異なる方法でプログラムするための方法と装置とを提供する。   In an exemplary embodiment, the present invention provides a method for programming a flag, a control flag, a mark, a control code, and other control information in a manner different from that for programming data in a cell. And a device.

例示的な実施形態において、本発明は、フラグと、制御フラグと、符号と制御符号などの制御情報をプログラムすることにおいて、上述の制御情報およびセルデータを従来の方法と装置に比べてより効率的にプログラムする方法と装置とを提供する。   In an exemplary embodiment, the present invention is more efficient in programming the control information and cell data described above than conventional methods and apparatus in programming control information such as flags, control flags, codes and control codes. A method and apparatus for programmatically programming are provided.

例示的な実施形態において、本発明は、フラグと、制御フラグと、符号と制御符号とその他制御情報とをプログラムすることにおいて、従来技術でのプログラム速度より速いプログラム方法と装置とを提供し、セルデータをプログラムする方法においては従来のセルデータプログラム速度よりは遅いプログラム方法を提供する。   In an exemplary embodiment, the present invention provides a programming method and apparatus faster than the programming speed of the prior art in programming flags, control flags, codes, control codes, and other control information, In the method for programming cell data, a programming method slower than the conventional cell data programming speed is provided.

例示的な実施形態において、本発明は、フラグと、制御フラグと、符号と、制御符号と、その他制御情報とを、セルデータをプログラムする方法より小さい数のプログラム電圧パルスでプログラムする方法と装置とを提供する。本発明はまたフラグと、制御フラグと、符号と、制御符号と、その他制御情報とをプログラムすることにおいて、セルデータをプログラムする時の初期電圧パルスレベルより高い電圧パルスレベルを使用する方法と装置とを提供する。   In an exemplary embodiment, the present invention provides a method and apparatus for programming a flag, a control flag, a code, a control code, and other control information with a smaller number of program voltage pulses than a method for programming cell data. And provide. The present invention also provides a method and apparatus for using a voltage pulse level higher than the initial voltage pulse level when programming cell data in programming flags, control flags, codes, control codes, and other control information. And provide.

例示的な実施形態において、本発明は、フラグと、制御フラグと、符号と、制御符号と、その他制御情報とをプログラムすることにおいて、セルデータをプログラムする時の初期電圧パルスのレベルより高いプログラム電圧パルスレベルと、そしてより小さい数のプログラム電圧パルスを発生させる装置と方法とを提供する。   In an exemplary embodiment, the present invention provides a program higher than the level of the initial voltage pulse when programming cell data in programming a flag, a control flag, a code, a control code, and other control information. An apparatus and method for generating voltage pulse levels and a smaller number of program voltage pulses is provided.

例示的な実施形態において、本発明は、他のメモリセルアレイ領域を各々互いに異なるプログラム方法によってプログラムする装置と方法とを提供する。   In an exemplary embodiment, the present invention provides an apparatus and method for programming other memory cell array regions by different programming methods.

例示的な実施形態において、本発明の各々のプログラム方法は、従来技術のデータ貯蔵方式より効果的なプログラム方法でメモリセルアレイ領域にプログラムする装置と方法とを提供する。   In an exemplary embodiment, each programming method of the present invention provides an apparatus and method for programming a memory cell array region with a programming method more effective than prior art data storage schemes.

例示的な実施形態において、本発明は、特定メモリセルアレイ領域ではより高速で書き込み動作が行われ、他のメモリセルアレイ領域ではより低速で書き込み動作が行われるようにする装置と方法とを提供する。   In an exemplary embodiment, the present invention provides an apparatus and method that allows a write operation to be performed at a higher speed in a specific memory cell array region and a write operation to be performed at a lower speed in other memory cell array regions.

例示的な実施形態において、本発明は、各々の互いに異なるメモリセルアレイ領域で互いに異なるプログラムサイクル時間を有する装置と方法とを提供する。実施形態であるメモリセルアレイ領域では短いプログラムサイクル時間を有し、残りのメモリセルアレイ領域ではより長いプログラムサイクル時間を有するようにする装置と方法を提供する。   In an exemplary embodiment, the present invention provides an apparatus and method having different program cycle times in each different memory cell array region. Embodiments of the present invention provide an apparatus and method that has a short program cycle time in the memory cell array region and a longer program cycle time in the remaining memory cell array region.

例示的な実施形態において、本発明は、メモリセルアレイ領域の一部領域でだけオーバープログラムが許容されるが、残りのセルアレイ領域では許容されないようにする装置と方法とを提供する。   In an exemplary embodiment, the present invention provides an apparatus and method that allows overprogramming only in a portion of the memory cell array region but not in the remaining cell array regions.

低速プログラム方法と高速プログラム方式とを採用して半導体メモリ装置のプログラム速度を向上させることができる。   The program speed of the semiconductor memory device can be improved by employing the low-speed program method and the high-speed program method.

図６ａ、図６ｂ、図６ｃは本発明の実施形態によるフラグと、制御フラグと、符号と、制御符号と、その他制御情報と、セルデータとをプログラムする各々の方法を説明している。図６ａに示すように、セルデータをプログラムする場合、本発明ではＶｐｇｍ１のように相対的に低い初期電圧から始めて４ステップの増加型ステップパルスでプログラムするようにしている。   FIGS. 6a, 6b, and 6c illustrate respective methods for programming flags, control flags, codes, control codes, other control information, and cell data according to embodiments of the present invention. As shown in FIG. 6a, when the cell data is programmed, the present invention starts with a relatively low initial voltage such as Vpgm1, and is programmed with four-step incremental step pulses.

一方、図６ｂおよび図６ｃに示すように、フラグ、制御フラグ、符号、制御符号、またはその他制御情報をプログラムする時には、図６ｂのＶｐｇｍ４と、図６ｃのＶｐｇｍ５のように相対的に高い初期電圧から始めて小さい数の電圧パルスで進行（図６ｂ）するか、増加せず、一つのパルス（図６ｃ）だけでプログラムすることもできる。セルデータをプログラムする方法は、一般的なプログラム方法（または低速プログラム方法）と特徴づけることができ、前記フラグ、制御フラグ、符号、制御符号およびその他制御情報のプログラム方法を高速プログラム方法と特徴づけることができる。これは図６ａ−６ｃに示したように、一般的なセルデータプログラム時間はフラグ、制御フラグ、符号、制御符号、またはその他制御情報をプログラムする場合より相対的に長い時間がかかるためである。   On the other hand, as shown in FIGS. 6b and 6c, when programming a flag, control flag, code, control code, or other control information, a relatively high initial voltage such as Vpgm4 in FIG. 6b and Vpgm5 in FIG. 6c. It is possible to start with a small number of voltage pulses (FIG. 6b) or not increase and program with only one pulse (FIG. 6c). A method of programming cell data can be characterized as a general programming method (or a low-speed programming method), and the programming method of the flag, control flag, code, control code and other control information is characterized as a high-speed programming method. be able to. This is because, as shown in FIGS. 6a to 6c, a general cell data program time takes a relatively long time compared with the case of programming a flag, a control flag, a code, a control code, or other control information.

例示的な実施形態において、図６ａはフルサイクル増加型ステップパルスプログラム（以下、フルＩＳＰＰ）方法に該当し、図６ｂは部分サイクル増加型ステップパルスプログラム（以下、部分ＩＳＰＰ）方法に該当し、図６ｃはワンショットプログラム（ｏｎｅ−ｓｈｏｔ ｐｒｏｇｒａｍ）方法による印加電圧を説明している。フルＩＳＰＰではプログラム所要時間を増加させて、セルの閾値電圧分布範囲を減らすと同時に、オーバープログラム（ｏｖｅｒ−ｐｒｏｇｒａｍ）を防止することができる。部分ＩＳＰＰとワンショットプログラム方法は、プログラムの所要時間を減らすことができるが、セルの閾値電圧Ｖｔｈの分布範囲を減らすようになり、記憶効率を低減させ、オーバープログラムの可能性を増加させる面がある。また本発明による他の実施形態において、部分 ＩＳＰＰとワンショットプログラムが、セルデータのプログラム方法に適用されても良い。 In an exemplary embodiment, FIG. 6a corresponds to a full cycle incremental step pulse program (hereinafter, full ISPP) method, and FIG. 6b corresponds to a partial cycle incremental step pulse program (hereinafter, partial ISPP) method. 6c illustrates the applied voltage by the one-shot program method. In the full ISPP, it is possible to increase the required program time to reduce the cell threshold voltage distribution range and to prevent over-programming. The partial ISPP and the one-shot programming method can reduce the time required for programming, but the distribution range of the threshold voltage Vth of the cell is reduced, the storage efficiency is reduced, and the possibility of overprogramming is increased. There is. In another embodiment according to the present invention, the partial ISPP and the one-shot program may be applied to the cell data programming method.

図７ａ、図７ｂは各々従来技術によるプログラム方法と、本発明の実施形態によるワンショットプログラム方法とを比較説明する図である。図示したように、一般的なセルデータのプログラム時間は、同一の条件であれば、フルＩＳＰＰと同様にかかる。しかし、本発明の実施形態では、フルＩＳＰＰでの最終電圧レベルと同一の電圧レベルのワンショットプログラムを適用してセルデータ検証プログラム時間を縮めるので、全体プログラム所要時間の短縮を実現した。   FIGS. 7a and 7b are diagrams for comparing and explaining the conventional programming method and the one-shot programming method according to the embodiment of the present invention. As shown in the figure, the general cell data programming time is the same as that of the full ISPP under the same conditions. However, in the embodiment of the present invention, since the one-shot program having the same voltage level as the final voltage level in the full ISPP is applied to shorten the cell data verification program time, the overall program required time is shortened.

図８ａ、図８ｂは本発明の実施形態による方法を説明するフローチャートである。図８ａは本発明によるセルデータをプログラムする方法を説明するフローチャートであり、図８ｂは本発明によるフラグ、制御フラグ、符号、制御符号、またはその他制御情報をプログラムする方法を説明するフローチャートである。   8a and 8b are flowcharts illustrating a method according to an embodiment of the present invention. FIG. 8a is a flowchart illustrating a method for programming cell data according to the present invention, and FIG. 8b is a flowchart illustrating a method for programming a flag, control flag, code, control code, or other control information according to the present invention.

図８ａに示したように、セルデータのプログラム方法の例では、順次データ入力命令のような命令を受ける段階（Ｓ２１０）と、アドレスが入力される段階（Ｓ２２０）と、プログラムされるデータをローディングする段階（Ｓ２３０）と、プログラム命令が入力される段階（Ｓ２４０）と、ワードライン電圧をＶｐｇｍ１としてプログラム動作を実行する段階（Ｓ２５０）と、セルデータのプログラム結果を検証する段階（Ｓ２６０）と、検証し（Ｓ２７０）た結果、プログラムが成功していた場合には終了し、検証した結果、セルデータプログラムが成功していなかった場合には、Ｓ２８０段階に分岐してワードライン電圧をΔＶだけ増加させ、増加したワードライン電圧でプログラム動作を実行するようにする段階Ｓ２５０に戻る段階を含む。   As shown in FIG. 8a, in the example of the cell data programming method, a step of sequentially receiving a command such as a data input command (S210), a step of inputting an address (S220), and loading data to be programmed. Performing (S230), inputting a program command (S240), executing a program operation with a word line voltage of Vpgm1 (S250), verifying cell data program results (S260), As a result of verification (S270), if the program is successful, the process is terminated. If the result of the verification is that the cell data program is not successful, the process branches to step S280 and the word line voltage is increased by ΔV. Returning to step S250 to execute the program operation with the increased word line voltage. Including.

図８ｂに示したように、本発明のフラグ、制御フラグ、符号、制御符号、またはその他制御情報などのプログラム方法では、順次データ入力命令のような命令を受ける段階（Ｓ６１０）と、アドレスが入力される段階（Ｓ６２０）と、プログラムされるデータがローディングされる段階（Ｓ６３０）、プログラム命令が入力される段階（Ｓ６４０）と、Ｖｐｇｍ４のようなワードライン電圧でプログラム動作を実行する段階（Ｓ６５０）と、プログラム結果を検証する段階（Ｓ６６０）と、検証し（Ｓ６７０）た結果、プログラム動作が成功していた場合、終了段階に遷移し、もしプログラムが成功していなかった場合、Ｓ６８０段階に分岐してワードライン電圧をΔＶだけ増加させ、段階Ｓ６５０に戻って新しいワードライン電圧でプログラム動作を実行する段階を含む。   As shown in FIG. 8b, in the method of programming the flag, control flag, code, control code, or other control information of the present invention, a step of sequentially receiving a command such as a data input command (S610) and an address are input. Performed (S620), loading data to be programmed (S630), inputting a program command (S640), and executing a program operation with a word line voltage such as Vpgm4 (S650). When the program operation is successful as a result of verifying the program result (S660) and the verification (S670), the process proceeds to the end stage. If the program is not successful, the process branches to S680. Increase the word line voltage by ΔV, and return to step S650 to program the new word line voltage. Including the step of performing a non-action.

図９ａ〜９ｄは本発明による多様なプログラム方法を説明する図である。図９ａは基本的に図６ａと図６ｂの組み合わせ、図９ｂは図６ａと６ｃの組み合わせに該当する。図９ａと図９ｂは共に、プログラム段階に従って増加するプログラム電圧を有している。一方、図９ｃと図９ｄのプログラム電圧の増加は初期電圧に基づく。図９ｃでは二番目のプログラムの初期プログラム電圧が一番目のプログラムでの最終プログラム電圧と同一であることが分かる。図９ｄでは、二番目のプログラムでの初期プログラム電圧は、一番目のプログラム時の最終プログラム電圧とは異なる電圧レベルを有する。一番目のプログラム時の最終プログラム電圧や最終電圧のすぐ前のプログラム電圧に例示的には±ａ、または±αだけの変動された値を二番目のプログラム時の初期プログラム電圧として使用する。   9a to 9d are diagrams for explaining various programming methods according to the present invention. 9a basically corresponds to the combination of FIGS. 6a and 6b, and FIG. 9b corresponds to the combination of FIGS. 6a and 6c. 9a and 9b both have a program voltage that increases according to the program phase. On the other hand, the increase in the program voltage in FIGS. 9c and 9d is based on the initial voltage. In FIG. 9c, it can be seen that the initial program voltage of the second program is the same as the final program voltage of the first program. In FIG. 9d, the initial program voltage in the second program has a voltage level different from the final program voltage in the first program. For example, a changed value of ± a or ± α is used as the initial program voltage in the second program, for example, the final program voltage in the first program or the program voltage immediately before the final voltage.

図１０ａ〜１０ｄは本発明の実施形態によるセルアレイを示した図である。図１０ａは本発明による全体的なセルアレイの構造を示し、図１０ｂ〜１０ｄは本発明の実施形態によるメモリセルアレイ領域でのフラグ、制御フラグ、符号、制御符号、またはその他制御情報がメインフィールドやスペアフィールドへプログラムされた結果を示している。   10a to 10d are diagrams illustrating a cell array according to an embodiment of the present invention. FIG. 10a shows an overall cell array structure according to the present invention, and FIGS. 10b to 10d show a flag, control flag, code, control code, or other control information in the memory cell array area according to the embodiment of the present invention. Shows the result programmed into the field.

図１０ａで示すように、セルアレイは、制御回路、読み出し／書き込み回路、Ｘデコーダによって制御される。このような構成と技術はこの分野では公知の技術である。セルアレイは二つまたはそれ以上のアレイ領域を有することができる。図１０ａは低速プログラム領域に該当する１１０Ａ領域と高速プログラム領域に該当する１１０Ｂ領域とを含んでいる。   As shown in FIG. 10a, the cell array is controlled by a control circuit, a read / write circuit, and an X decoder. Such a configuration and technique are known in this field. The cell array can have two or more array regions. FIG. 10a includes a 110A area corresponding to the low speed program area and a 110B area corresponding to the high speed program area.

本発明の例示的な実施形態による、低速プログラム領域１１０Ａは、メインデータ記憶フィールドにオーバープログラムが許容されないフルＩＳＰＰのように通常のプログラム速度、または低速プログラム速度で書き込み動作が行われる領域である。高速プログラム領域１１０Ｂは、スペア記憶フィールドとして、部分ＩＳＰＰまたはワンショットプログラムのようなオーバープログラムが許容され、高速プログラム動作で書き込みが可能なセルアレイ領域である。   According to an exemplary embodiment of the present invention, the low-speed program area 110A is an area where a write operation is performed at a normal program speed or a low program speed, such as a full ISPP in which overprogram is not allowed in the main data storage field. The high-speed program area 110B is a cell array area in which overprogramming such as partial ISPP or one-shot program is allowed as a spare storage field and data can be written by high-speed program operation.

図１０ｂには、本発明の一実施形態として、フラグ、制御フラグ、符号、制御符号、またはその他制御情報（斜線部分に該当）が全て高速プログラム領域１１０Ｂにプログラムされた例を示している。図１０ｃはフラグ、制御フラグ、符号、制御符号、またはその他制御情報（斜線部分）が全て低速プログラム領域１１０Ａにプログラムされた、他の実施形態を示している。図１０ｄはフラグ、制御フラグ、符号、制御符号、またはその他制御情報（斜線部分）が低速プログラム領域１１０Ａに連続してプログラムされた他の実施形態を示している。ここで、図１０ｄのフラグ、制御フラグ、符号、制御符号、またはその他制御情報のプログラムされる領域は低速プログラム領域ではなく、高速プログラム領域１１０Ｂに連続してプログラムされても良い。   FIG. 10b shows an example in which flags, control flags, codes, control codes, or other control information (corresponding to the shaded portion) are all programmed in the high-speed program area 110B as an embodiment of the present invention. FIG. 10c shows another embodiment in which flags, control flags, codes, control codes, or other control information (shaded portions) are all programmed in the low-speed program area 110A. FIG. 10d shows another embodiment in which a flag, a control flag, a code, a control code, or other control information (shaded portion) is continuously programmed in the low-speed program area 110A. Here, the area where the flag, control flag, code, control code, or other control information of FIG. 10d is programmed may be continuously programmed in the high-speed program area 110B instead of the low-speed program area.

図１１ａは、本発明の例示的な実施形態による、ＮＡＮＤフラッシュメモリのメインフィールドとスペアフィールドとをより詳細に示す図である。図１１ａには、図１０ａ〜１０ｄと類似の構造としてメインフィールドとスペアフィールドとを含むメモリセルアレイが示されている。図示したように、ＮＡＮＤフラッシュセルアレイは多数のブロックで構成されている。各々のブロックはロウセレクタとカラムセレクタによってアクセス可能である。ロウの選択は、ワードラインＷＬを通じて、カラム選択は、ビットラインＢＬを通じて行われる。各ブロックはメインデータの記憶が行われるメインセル領域と制御フラグやその他制御データが記憶されるスペアセル領域の二つまたはそれ以上の領域に分けることができる。プログラム動作（書き込み）は、通例、一つの共通のワードラインＷＬに連結されたセルを一ページにするページ単位で行われる。   FIG. 11a is a diagram illustrating in more detail a main field and a spare field of a NAND flash memory according to an exemplary embodiment of the present invention. FIG. 11a shows a memory cell array including a main field and a spare field as a structure similar to FIGS. 10a to 10d. As shown in the figure, the NAND flash cell array is composed of a number of blocks. Each block can be accessed by a row selector and a column selector. Row selection is performed through the word line WL, and column selection is performed through the bit line BL. Each block can be divided into two or more areas, a main cell area where main data is stored and a spare cell area where control flags and other control data are stored. The program operation (write) is usually performed in units of pages in which cells connected to one common word line WL are set as one page.

図１１ｂは本発明の例示的な実施形態において、ＮＡＮＤフラッシュメモリセルアレイへの書き込み動作を説明するフローチャートである。図１１ｂの方法は、記憶するデータとアドレスが入力される段階１０と、ワードラインを活性化する段階３０と、入力されるデータを、低速プログラム方法を持ちいてワードラインＷＬによって選択されたメインセルブロックに記憶する段階５０と、フラグ、制御フラグ、符号、制御符号またはその他制御情報を、高速プログラム方法を用いて活性化されたワードラインＷＬによって選択されたセルに記憶する段階７０と、活性ワードラインを変更する段階９０と、動作を再び段階３０に遷移して、変更された後のワードラインＷＬを活性化する段階とを含む。   FIG. 11b is a flowchart illustrating a write operation to the NAND flash memory cell array in an exemplary embodiment of the invention. The method of FIG. 11b includes a step 10 in which data to be stored and an address are input, a step 30 in which a word line is activated, and a main cell selected by the word line WL using a low-speed programming method. A step 50 for storing in a block; a step 70 for storing a flag, control flag, code, control code or other control information in a cell selected by a word line WL activated using a fast programming method; and an active word The step 90 includes changing the line, and the operation transitions again to step 30 to activate the changed word line WL.

図１２ａ乃至１２ｂは本発明の他の実施形態による図８ａと図８ｂの一般的な実現方法を説明するフローチャートである。図１２ａは本発明の実施形態による、低速プログラムを実施した後、低速プログラム動作が正常に行われたか否かを検証した後に、高速プログラムを実施する方法を説明するフローチャートである。図１２ｂは、本発明の実施形態による、第１データが入力される段階１３０と、第１メモリセルアレイ領域に第１プログラム方法で入力されたデータを書き込む段階１５０と、第１メモリセルアレイ領域で第１データのプログラム動作が正常に行われたか否かを検証した後に、第２データが入力される段階１７０と、第２メモリセルアレイ領域に第２データを第２プログラム方法でプログラムする段階とを含むフローチャートである。   FIGS. 12a-12b are flowcharts illustrating the general implementation of FIGS. 8a and 8b according to another embodiment of the present invention. FIG. 12a is a flowchart illustrating a method for executing a high-speed program after verifying whether the low-speed program operation is normally performed after executing the low-speed program according to an embodiment of the present invention. 12b, according to an embodiment of the present invention, the first data is input 130, the first memory cell array region is written with the data input by the first programming method 150, and the first memory cell array region is the first data. After verifying whether the programming operation of one data is normally performed, the method includes a step 170 in which the second data is input and a step of programming the second data in the second memory cell array region by the second programming method. It is a flowchart.

図１２ａの段階１２０での方法は、低速プログラム動作を含む。段階１４０では、低速プログラム動作が正常に行われたか、そして完了したかを決める低速プログラム結果を検証する段階を含む。段階１６０は、段階１４０で行われる低速プログラムが正常に行われるか、検証動作が完了した時、高速プログラム動作を実行することを含む。   The method in step 120 of FIG. 12a includes a slow program operation. Step 140 includes verifying the slow program result to determine if the slow program operation was successful and completed. Step 160 includes executing the high-speed program operation when the low-speed program executed in step 140 is performed normally or the verification operation is completed.

図１２ｂの段階１３０は、第１メモリ領域にプログラムされるデータが入力される段階を含む。段階１５０は、第１プログラム方法による第１メモリ領域へのデータプログラム動作を含む。段階１７０は、段階１５０で行われる第１メモリ領域への第１プログラム方法による書き込み動作が、正常に完了したか否かを検証した後に、第２メモリ領域にプログラムされるデータが入力されることを含む。段階１９０は第２プログラム方法に従って入力されたデータを第２メモリ領域に貯蔵することを含む。   Step 130 of FIG. 12b includes inputting data to be programmed into the first memory area. Step 150 includes a data program operation to the first memory area according to the first program method. In step 170, after verifying whether the write operation to the first memory area performed in step 150 by the first program method has been normally completed, data to be programmed in the second memory area is input. including. Step 190 includes storing data input according to the second program method in the second memory area.

上述の図１２ｂにおいて、第１プログラム方法は、一般的なデータを記憶する通常の、または低速プログラム動作を意味し、第２プログラム方法はフラグ、制御フラグ、符号、制御符号、またはその他制御情報を高速でプログラムする動作を意味し、第１メモリ領域はセルアレイ領域でのメインブロックを、第２メモリ領域はセルアレイ領域でのスペアブロックを意味する。   In FIG. 12b, the first program method means a normal or low-speed program operation for storing general data, and the second program method uses a flag, a control flag, a code, a control code, or other control information. The first memory area means a main block in the cell array area, and the second memory area means a spare block in the cell array area.

図１３は本発明の実施形態による半導体メモリ装置１００を説明する図である。図１３に示すように、半導体メモリ装置１００は、セルアレイ１１０と、メモリドライバ１４０とを含む。上述の図１０ａ〜１０ｄに説明したように、メモリセルアレイ１１０は低速プログラム領域１１０Ａと高速プログラム領域１１０Ｂとを含む。上述のように、低速プログラム領域１１０Ａはメインセル記憶領域であり、通常の、または低速プログラム方法によって、フルＩＳＰＰ方法によってデータが記憶され、オーバープログラムが許容されないメモリ領域である。また高速プログラム領域１１０Ｂはスペアセル記憶領域であり、高速プログラム方法、縮まった（または部分）ＩＳＰＰ、ワンショットプログラム方法によってデータが書き込まれ、オーバープログラムが許容される領域である。   FIG. 13 is a diagram illustrating a semiconductor memory device 100 according to an embodiment of the present invention. As shown in FIG. 13, the semiconductor memory device 100 includes a cell array 110 and a memory driver 140. As described with reference to FIGS. 10a to 10d, the memory cell array 110 includes the low-speed program area 110A and the high-speed program area 110B. As described above, the low-speed program area 110A is a main cell storage area, and is a memory area in which data is stored by a full ISPP method using a normal or low-speed program method and overprogramming is not allowed. The high-speed program area 110B is a spare cell storage area where data is written by a high-speed program method, a contracted (or partial) ISPP, and a one-shot program method, and overprogram is allowed.

前記メモリドライバ１４０はロウ列を制御するためのＸデコーダ、即ちロウデコーダ１４１と、ページバッファ１４２と、Ｙゲート１４３と、データ入出力（Ｄｉｎ／Ｄｏｕｔ）バッファ１４４からなったカラム列を制御するためのＹデコーダ、即ちカラムデコーダとを含む。前記半導体メモリ１００は、その他に、プログラム制御器１２０とワードライン電圧発生器１４６とプログラム終了（Ｐ／Ｆ）回路１４５とを含む包括的な制御回路を含む。プログラム制御器１２０は、完了した動作を追跡する状態レジスタ１２１を含む。ワードライン電圧発生器１４６に対する詳細な説明は、後述の図１４ａでより詳細に扱うことにする。   The memory driver 140 controls a column column including an X decoder for controlling a row column, that is, a row decoder 141, a page buffer 142, a Y gate 143, and a data input / output (Din / Dout) buffer 144. Y decoder, that is, a column decoder. In addition, the semiconductor memory 100 includes a comprehensive control circuit including a program controller 120, a word line voltage generator 146, and a program end (P / F) circuit 145. Program controller 120 includes a status register 121 that tracks completed operations. A detailed description of the word line voltage generator 146 will be dealt with in more detail in FIG.

図１４ａは、図１３に示した本発明によるワードライン電圧発生器１４６の構成を説明する図である。本発明によるワードライン電圧発生器１４６は、信号制御ロジック２００と、発振器２１０と、基準電圧発生器２２０と、電圧分配器２３０と、比較器２４０と、チャージポンプ２５０とを含む。図示したように、信号制御ロジック２００は電圧分配器２３０にステップ信号であるＳＴＥＰ＿ＣＮＴＬ[５:０]を提供する。電圧分配器２３０は多様なレベルの電圧信号であるＶｄｖｄを発生して、基準電圧発生器２２０によって生成された基準電圧Ｖｒｅｆとともに比較器２４０に提供する。比較器２４０はＶｄｖｄと基準電圧Ｖｒｅｆとを比べて、その結果信号であるＣＯＭＰをチャージポンプ２５０に伝達する。チャージポンプ２５０はプログラム電圧であるＶｐｇｍを発生してメモリセルアレイ１１０のＸデコーダ１４１に伝達する。   FIG. 14a is a diagram illustrating the configuration of the word line voltage generator 146 according to the present invention shown in FIG. The word line voltage generator 146 according to the present invention includes a signal control logic 200, an oscillator 210, a reference voltage generator 220, a voltage divider 230, a comparator 240, and a charge pump 250. As shown, the signal control logic 200 provides a step signal STEP_CNTL [5: 0] to the voltage divider 230. The voltage divider 230 generates Vdvd, which is a voltage signal of various levels, and provides it to the comparator 240 together with the reference voltage Vref generated by the reference voltage generator 220. The comparator 240 compares Vdvd and the reference voltage Vref, and transmits a signal COMP as a result to the charge pump 250. The charge pump 250 generates a program voltage Vpgm and transmits it to the X decoder 141 of the memory cell array 110.

図１４ｂは本発明の実施形態である図１４ａに示した電圧分配器２３０の構成を説明した回路図である。図示したように、電圧分配器２３０は、図６ａ〜６ｃと図９ａ〜９ｃに示したＶｐｇｍ１からＶｐｇｍ５に至る増加型ステップ電圧を信号制御ロジック２００から供給されるステップ信号ＳＴＥＰ＿ＣＮＴＬ[５:０]を基盤として発生させる。   FIG. 14B is a circuit diagram illustrating the configuration of the voltage divider 230 shown in FIG. 14A according to the embodiment of the present invention. As illustrated, the voltage divider 230 receives a step signal STEP_CNTL [5: 0] supplied from the signal control logic 200 with an increasing step voltage from Vpgm1 to Vpgm5 shown in FIGS. 6a to 6c and FIGS. 9a to 9c. Generate as a base.

図１４ｃは本発明の実施形態である図１４ａに示した比較器２４０の構成を説明する回路図である。図示したように、比較器２４０は電圧分配器２３０からの電圧Ｖｄｖｄと基準電圧発生器２２０からの基準電圧Ｖｒｅｆを比べ、発振器２１０からの発振信号ＯＳＣの制御下に比較結果信号であるＣＯＭＰをチャージポンプ２５０に出力する。   FIG. 14C is a circuit diagram illustrating the configuration of the comparator 240 shown in FIG. 14A according to the embodiment of the present invention. As shown in the figure, the comparator 240 compares the voltage Vdvd from the voltage divider 230 with the reference voltage Vref from the reference voltage generator 220, and charges the comparison result signal COMP under the control of the oscillation signal OSC from the oscillator 210. Output to pump 250.

図１５ａおよび図１５ｂは本発明の実施形態による二重プログラムモード動作を説明するタイミング図である。図１５ａに示したように、一番目の通常のセルデータは低速プログラム方法によって書き込み動作が行われても良い。上述のように、この動作はセルデータのローディング命令が入力される段階と、セルデータのアドレスが入力される段階と、セルデータが入力される段階と、低速プログラム動作を行う段階とを含む。図示したように、次に、この動作は、フラグ、制御フラグ、符号、制御符号、またはその他制御情報をローディングし、以後に、フラグ、制御フラグ、符号、制御符号、またはその他制御情報のアドレスが入力され、その後に、高速プログラム動作を実行することを特徴とする。   15a and 15b are timing diagrams illustrating a dual program mode operation according to an embodiment of the present invention. As shown in FIG. 15a, the first normal cell data may be written by a low-speed programming method. As described above, this operation includes a step of inputting a cell data loading command, a step of inputting a cell data address, a step of inputting cell data, and a step of performing a low-speed program operation. As shown, this operation then loads a flag, control flag, code, control code, or other control information, after which the flag, control flag, code, control code, or other control information address is loaded. The high-speed program operation is executed after the input.

図１５ａの実施形態に示すように、二つの区分された命令によって低速プログラム動作１０ｈと高速プログラム動作２０ｈが別々に実行されても良い。これにより、低速プログラムと高速プログラムとを装置の許容範囲内で柔軟に行うことができる。   As shown in the embodiment of FIG. 15a, the low-speed program operation 10h and the high-speed program operation 20h may be separately executed by two divided instructions. As a result, the low-speed program and the high-speed program can be flexibly performed within the allowable range of the apparatus.

図１５ｂに示したように、一般的なセルデータは低速プログラム動作でプログラムされても良い。このような動作は、まずセルデータのローディング命令が入力される段階（ＬＯＲＤ）と、セルデータのアドレスが入力される段階（ＷＲＩＴＥ ＡＤＤＲＥＳＳ）と、セルデータが入力される段階（ＷＲＩＴＥ ＤＡＴＡ）とを含む。次に、フラグ、制御フラグ、符号、制御符号、またはその他制御情報のローディング命令が入力される段階（ＬＯＲＤ）と、フラグ、制御フラグ、符号、制御符号、またはその他制御情報のアドレスが入力される段階（ＷＲＩＴＥ ＡＤＤＲＥＳＳ）と、フラグ、制御フラグ、符号、制御符号、またはその他制御情報データが入力される段階（ＷＲＩＴＥ ＤＡTＡ）とを含む。図１５ｂに例示したように、セルデータや制御情報に対する各々の低速プログラムと高速プログラムは共通命令１０ｈ／２０ｈによってともに行うこともできる。これにより、全体プログラム所要時間を減らすことができる。   As shown in FIG. 15b, general cell data may be programmed by a low-speed program operation. Such an operation includes a stage where a cell data loading command is input (LORD), a stage where a cell data address is input (WRITE ADDRESS), and a stage where cell data is input (WRITE DATA). Including. Next, a stage in which a flag, control flag, code, control code, or other control information loading command is input (LORD), and an address of the flag, control flag, code, control code, or other control information is input A stage (WRITE ADDRESS) and a stage (WRITE DATA) in which a flag, a control flag, a code, a control code, or other control information data is input. As illustrated in FIG. 15b, the low-speed program and the high-speed program for cell data and control information can be performed together by a common instruction 10h / 20h. Thereby, the time required for the entire program can be reduced.

本発明の例示的な実施形態は半導体メモリ装置でありうる。また、本発明の実施形態は不揮発性メモリでありうる。また、本発明の例示的な実施形態はフラッシュメモリに関する発明でありうる。また、本発明の例示的な実施形態はＮＡＮＤやＮＯＲフラッシュメモリに関することでありうる。また、本発明の例示的な実施形態は単一レベルセル（ＳＬＣ：Ｓｉｎｇｌｅ Ｌｅｖｅｌ Ｃｅｌｌｓ）構造やマルチレベルセル（ＭＬＣ：Ｍｕｌｔｉｌｅｖｅｌ Ｃｅｌｌｓ）構造に適用されうる。本発明の実施形態は大容量記憶装置やコードメモリアプリケーションに適用されうる。   An exemplary embodiment of the present invention may be a semiconductor memory device. In addition, the embodiment of the present invention may be a nonvolatile memory. The exemplary embodiment of the present invention may be an invention related to a flash memory. Also, exemplary embodiments of the present invention may relate to NAND and NOR flash memories. In addition, the exemplary embodiments of the present invention may be applied to a single level cell (SLC) structure or a multi-level cell (MLC) structure. Embodiments of the present invention can be applied to mass storage devices and code memory applications.

本発明の実施形態で言及したフラグ、制御フラグ、符号、制御符号、または検証フラグは一般的なセルデータとは異なるプログラム方法によって高速で書き込み動作が行われる制御情報の例に該当する。   The flag, control flag, code, control code, or verification flag mentioned in the embodiment of the present invention corresponds to an example of control information in which a write operation is performed at high speed by a program method different from general cell data.

本発明の実施形態において、ワードライン電圧を増加させる構成を含んだが、この分野の通常の他の技術を適用して実施されても良い。本発明の実施形態において、ワードライン電圧のステップ増加は４回にわたって行われた。これはこの分野の技術での公知の技術に該当し、４回とは、本発明の技術的思想を逸脱しない範囲内で適切に変更可能である。   The embodiment of the present invention includes a configuration for increasing the word line voltage, but may be implemented by applying other ordinary techniques in this field. In an embodiment of the present invention, the word line voltage step increase was performed four times. This corresponds to a well-known technique in the art of this field, and four times can be appropriately changed without departing from the technical idea of the present invention.

本発明の実施形態において、ワードライン電圧はプログラム電圧と検証電圧とを含んだが、 この技術で通常に知られた他の電圧をワードライン電圧として使用ても良い。   In an embodiment of the present invention, the word line voltage includes a program voltage and a verification voltage, but other voltages commonly known in the art may be used as the word line voltage.

本発明の実施形態において、プログラム周期と対応する各々の電圧を例示しているが、 これはこの分野で一般的に使用する方法によって例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない限度内でこれら電圧は変化および変更しても良い。   In the embodiment of the present invention, each voltage corresponding to the program cycle is illustrated, but this is merely described by way of example by a method generally used in this field, and the technical features of the present invention. These voltages may be varied and changed without departing from the spirit and scope.

本発明の実施形態において、電圧は固定された値として説明したが、多様に変更するか、または他の固定された値として使用されることができることは技術の分野で通常に知られたように自明である。例えば、セルデータプログラムで増加型ステップパルスプログラムＩＳＰＰは初期電圧をＶＬとして、Ｎプログラムステップを使用してプログラムを実行することができ、制御情報をプログラムするプログラムでは初期電圧をＶＨとして、Ｍステップでプログラムを実行しても良い。ここで整数ＭとＮはＭ＜Ｎの関係を満足し、ＶＨはＶＬと同一、またはより小さいか、より大きい値にも変化可能である。 In the embodiments of the present invention, the voltage is described as a fixed value, but it can be changed in various ways or used as other fixed values, as is commonly known in the art. It is self-explanatory. For example, the incremental step pulse program ISPP initial voltage cell data program as V L, using the N program steps can run programs, the initial voltage as V H is a program to program control information, M The program may be executed in steps. Here, the integers M and N satisfy the relationship of M <N, and V H can be changed to a value equal to, smaller than, or larger than V L.

本発明の他の実施形態で、低速プログラムの増加型ステップパルスプログラムＩＳＰＰは初期電圧ＶＬとＮプログラムステップとを有し、高速プログラムは初期電圧ＶＨ（ただ、ＶＨ＞ＶＬ）とＭ（ただ、Ｍは１＜Ｍ＜Ｎである整数）ステップのプログラムステップとを有するように縮小増加型ステップパルスプログラム（ｒｅｄｕｃｅｄ ｉｎｃｒｅｍｅｎｔ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ：ＲＩＳＰＰ）方法によって動作を構成することも可能である。また、ＶＨはＶＬと同一、または、より小さいか、より大きい値にも選択可能であることはもちろんである。 In another embodiment of the present invention, the incremental step pulse program ISPP of the low-speed program has an initial voltage V L and N program steps, and the high-speed program has an initial voltage V H (only V H > V L ) and M It is also possible to configure the operation by a reduced incremental step pulse programming (RISPP) method so as to have a program step of M (where M is an integer satisfying 1 <M <N). Of course, V H can be selected to be the same as, or smaller than, or larger than V L.

本発明の他の実施形態において、高速プログラムの初期電圧ＶＨは固定された値として使用しても良い。また他の実施形態において、高速プログラムでの初期電圧ＶＨは低速プログラムの最終電圧ＶＬによって決められるように構成しても良い。 In another embodiment of the present invention, the initial voltage V H of the high-speed program may be used as a fixed value. In another embodiment, the initial voltage V H in the high-speed program may be determined by the final voltage VL in the low-speed program.

本発明の実施形態において、ロジック状態を‘ＬＯＷ’と‘ＨＩＧＨ’を使用したが、これは、この分野で一般的に使用する方法によって例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない限度内で前記ロジック状態は互いに交換可能である。   In the embodiment of the present invention, the logic states of “LOW” and “HIGH” are used, but this is only described by way of example by a method generally used in this field, and the technology of the present invention. The logic states can be interchanged with each other without departing from the spirit and scope.

本発明の実施形態において、ＮＭＯＳ、ＰＭＯＳトランジスタを含んで説明したが、これはこの分野で一般的に使用する方法によって例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない限度内で他の回路を使用することが可能である。   In the embodiment of the present invention, the description includes the NMOS and PMOS transistors, but this is only described by way of example by a method generally used in this field, and the technical idea and scope of the present invention are limited. It is possible to use other circuits within limits that do not deviate.

以上では、提示した本発明の実施形態は本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはこの分野で通常的の知識を習得した者などには自明である。そして上述の実施形態の説明に含まれたすべての構成は例をあげるためのものであり、制限するものではない。   In the above, the embodiment of the present invention presented can be changed and modified in various ways without departing from the technical idea and scope of the present invention. It is self-explanatory. All configurations included in the description of the above-described embodiments are for illustrative purposes and are not limiting.

プログラムされないセル（データが消去されたセルと）プログラムされたセルのワードライン電圧Ｖｗｏｒｄ ｌｉｎｅと読み出し電圧Ｖｒｅａｄとセル電圧の分布Ｖｔｈとの関係を説明する図である。FIG. 10 is a diagram for explaining a relationship among a word line voltage Vword line, a read voltage Vread, and a cell voltage distribution Vth of a programmed cell (a cell from which data has been erased) and a programmed cell; 従来技術での増加型ステップパルス電圧プログラムＩＳＰＰを説明するための図である。It is a figure for demonstrating the increase type step pulse voltage program ISPP in a prior art. 従来技術での増加型ステップパルス電圧プログラムＩＳＰＰを説明するための図である。It is a figure for demonstrating the increase type step pulse voltage program ISPP in a prior art. 従来技術でのオーバープログラムによる問題を説明する図である。It is a figure explaining the problem by the overprogram in a prior art. 検証符号が成功的に書き込まれた場合の状況を説明する図である。It is a figure explaining the situation when a verification code is written successfully. 検証符号が成功的に使書き込まれない場合の状況を説明する図である。It is a figure explaining the situation when a verification code is not used successfully. 一般的なデータのセルプログラム、検証セルプログラムと正常なデータのセルプログラム時間、検証セルプログラム時間を説明する図である。It is a figure explaining the cell program of a general data, the verification cell program, the cell program time of normal data, and a verification cell program time. 従来技術でのメモリ領域内で正常なデータのプログラム区域と検証セルプログラム区域とを示す図である。It is a figure which shows the program area of normal data and the verification cell program area in the memory area | region in a prior art. 本発明の実施形態によるフラグ、制御フラグ、符号、および制御符号のような制御情報とデータをプログラムする方法を説明するタイミング図である。FIG. 5 is a timing diagram illustrating a method for programming control information and data such as flags, control flags, codes, and control codes according to an embodiment of the present invention. 本発明の実施形態によるフラグ、制御フラグ、符号、および制御符号のような制御情報とデータをプログラムする方法を説明するタイミング図である。FIG. 5 is a timing diagram illustrating a method for programming control information and data such as flags, control flags, codes, and control codes according to an embodiment of the present invention. 本発明の実施形態によるフラグ、制御フラグ、符号、および制御符号のような制御情報とデータをプログラムする方法を説明するタイミング図である。FIG. 5 is a timing diagram illustrating a method for programming control information and data such as flags, control flags, codes, and control codes according to an embodiment of the present invention. 本発明による実施形態と従来技術とを比較説明するためのタイミング図である。It is a timing diagram for comparing and explaining an embodiment according to the present invention and the prior art. 本発明による実施形態と従来技術とを比較説明するためのタイミング図である。It is a timing diagram for comparing and explaining an embodiment according to the present invention and the prior art. 本発明の実施形態によるプログラム方法を説明するフローチャートである。4 is a flowchart illustrating a programming method according to an embodiment of the present invention. 本発明の実施形態によるプログラム方法を説明するフローチャートである。4 is a flowchart illustrating a programming method according to an embodiment of the present invention. 本発明の実施形態による二つのプログラム方法を説明する図である。It is a figure explaining the two programming methods by embodiment of this invention. 本発明の実施形態による二つのプログラム方法を説明する図である。It is a figure explaining the two programming methods by embodiment of this invention. 本発明の実施形態による二つのプログラム方法を説明する図である。It is a figure explaining the two programming methods by embodiment of this invention. 本発明の実施形態による二つのプログラム方法を説明する図である。It is a figure explaining the two programming methods by embodiment of this invention. 本発明の実施形態によるセルアレイ構造を説明する図である。FIG. 3 is a diagram illustrating a cell array structure according to an embodiment of the present invention. 本発明の実施形態によるセルアレイ構造を説明する図である。FIG. 3 is a diagram illustrating a cell array structure according to an embodiment of the present invention. 本発明の実施形態によるセルアレイ構造を説明する図である。FIG. 3 is a diagram illustrating a cell array structure according to an embodiment of the present invention. 本発明の実施形態によるセルアレイ構造を説明する図である。FIG. 3 is a diagram illustrating a cell array structure according to an embodiment of the present invention. 本発明の実施形態でのメインフィールドセルアレイ構造とスペアフィールドセルアレイ構造を示す図である。FIG. 2 is a diagram showing a main field cell array structure and a spare field cell array structure in an embodiment of the present invention. 本発明の実施形態によるＮＡＮＤフラッシュセルアレイへの書き込み動作を説明するフローチャートである。3 is a flowchart illustrating a write operation to a NAND flash cell array according to an embodiment of the present invention. 図８ａと図８ｂの方法をより一般的な方法で説明するフローチャートである。9 is a flowchart illustrating the method of FIGS. 8a and 8b in a more general manner. 図８ａと図８ｂの方法をより一般的な方法で説明するフローチャートである。9 is a flowchart illustrating the method of FIGS. 8a and 8b in a more general manner. 本発明による半導体メモリ装置を示す図である。1 is a diagram illustrating a semiconductor memory device according to the present invention. 図１３に示したワードライン電圧発生器の動作を説明するための図である。It is a figure for demonstrating operation | movement of the word line voltage generator shown in FIG. 図１４ａに示したワードライン電圧発生器内の電圧分配器動作を説明する図である。FIG. 14B is a diagram illustrating a voltage divider operation in the word line voltage generator shown in FIG. 14A. 図１４ａに示したワードライン電圧発生器内の比較器を示す図である。FIG. 14b shows a comparator in the word line voltage generator shown in FIG. 14a. 本発明のデュアルプログラムモード動作を説明するタイミング図である。FIG. 5 is a timing diagram illustrating a dual program mode operation of the present invention. 本発明のデュアルプログラムモード動作を説明するタイミング図である。FIG. 5 is a timing diagram illustrating a dual program mode operation of the present invention.

Claims (35)

半導体メモリ装置のプログラム方法において、
メモリセルアレイの第１領域に対しセルタイプに該当する周波数で低速プログラムを実行する段階と、
前記第１領域に対する前記低速プログラムの結果を検証する段階と、
前記メモリセルアレイの第２領域に対しセルタイプに該当する周波数で高速プログラムを実行する段階とを含み、
前記高速プログラム時の電圧と前記低速プログラム時の電圧は互いに異なるレベルであり、
前記高速プログラムを実行する段階は前記低速プログラムの結果が正しいことを検証した後に遂行され、前記高速プログラムの初期電圧は前記低速プログラムの最終電圧によって決められ、前記高速プログラムは前記低速プログラム遂行結果が正しいことを示す制御情報を書き込む動作を遂行する
ことを特徴とする方法。 In a method for programming a semiconductor memory device,
Executing a low-speed program on the first region of the memory cell array at a frequency corresponding to the cell type;
Verifying the results of the slow program for the first region;
Executing a high-speed program on the second region of the memory cell array at a frequency corresponding to a cell type,
The high-speed programming voltage and the low-speed programming voltage are different from each other.
The step of executing the high-speed program is performed after verifying that the result of the low-speed program is correct. The initial voltage of the high-speed program is determined by the final voltage of the low-speed program. A method characterized by performing an operation of writing control information indicating correctness. 前記所定のセルタイプは二つの状態でプログラムされること
を特徴とする請求項１に記載の方法。 The method of claim 1, wherein the predetermined cell type is programmed in two states. 前記所定のセルタイプは二つ以上の状態でプログラムされる
ことを特徴とする請求項１に記載の方法。 The method of claim 1, wherein the predetermined cell type is programmed in more than one state. 前記低速プログラムはデータ書き込み動作である
ことを特徴とする請求項１に記載の方法。 The method according to claim 1, wherein the low-speed program is a data write operation. 前記高速プログラムは制御情報書き込み動作である
ことを特徴とする請求項１に記載の方法。 The method according to claim 1, wherein the high-speed program is a control information writing operation. 前記高速プログラムは前記検証の結果情報を有する符号の書き込み動作である
ことを特徴とする請求項５に記載の方法。 The method according to claim 5, wherein the high-speed program is a write operation of a code having the verification result information. 前記低速プログラムは初期電圧ＶＬからＮステップの間順次にステップ電圧に増加し、前記高速プログラムは初期電圧ＶＨからＭステップの間順次にステップ電圧に増加してい
くことを特徴とし、前記整数Ｍは整数Ｎより小さい
ことを特徴とする請求項１に記載の方法。 The low-speed program increases from the initial voltage V L to the step voltage sequentially during N steps, and the high-speed program increases from the initial voltage V H to step voltage sequentially during the M steps. The method of claim 1, wherein M is less than an integer N. 前記高速プログラムにおいてＭは整数１である
ことを特徴とする請求項７に記載の方法。 The method according to claim 7, wherein M is an integer 1 in the high-speed program. ＶＬ＜ＶＨの関係である
ことを特徴とする請求項７に記載の方法。 The method according to claim 7, wherein V L <V H. 前記高速プログラムの初期電圧ＶＨは前記低速プログラムでの最終ステップ電圧のレベルに依存する
ことを特徴とする請求項７に記載の方法。 The method according to claim 7, wherein the initial voltage V H of the high speed program depends on a level of a final step voltage in the low speed program. 前記高速プログラムの初期電圧ＶＨは前記低速プログラムの最終ステップ電圧と同一、またはそれより高い
ことを特徴とする請求項１０に記載の方法。 The method of claim 10 initial voltage V H of the high-speed program being higher than the last step voltage identical to or, in the low-speed program. 前記高速プログラムの初期電圧ＶＨは前記低速プログラムの最終ステップ電圧より低い
ことを特徴とする請求項１０に記載の方法。 The method of claim 10, wherein an initial voltage V H of the high-speed program is lower than a final step voltage of the low-speed program. 前記低速プログラムのプログラムサイクル時間は前記高速プログラムのプログラムサイクル時間より長い
ことを特徴とする請求項１２に記載の方法。 The method according to claim 12, wherein a program cycle time of the low-speed program is longer than a program cycle time of the high-speed program. 前記高速プログラムの最終ステップ電圧のレベルは前記低速プログラムでの最終ステップ電圧より高い
ことを特徴とする請求項７に記載の方法。 The method of claim 7, wherein the final step voltage level of the high-speed program is higher than the final step voltage of the low-speed program. 前記データ書き込み動作はメインメモリ領域で行われる
ことを特徴とする請求項４に記載の方法。 The method according to claim 4, wherein the data write operation is performed in a main memory area. 前記データ書き込み動作はスペアメモリ領域で行われる
ことを特徴とする請求項４に記載の方法。 The method according to claim 4, wherein the data write operation is performed in a spare memory area. 前記制御情報書き込み動作はメインメモリ領域で行われる
ことを特徴とする請求項５に記載の方法。 The method according to claim 5, wherein the control information writing operation is performed in a main memory area. 前記制御情報書き込み動作はスペアメモリ領域で行われる
ことを特徴とする請求項５に記載の方法。 The method according to claim 5, wherein the control information writing operation is performed in a spare memory area. 前記低速プログラムと前記高速プログラムは一つの命令によって動作が行われる
ことを特徴とする請求項７に記載の方法。 The method according to claim 7, wherein the low-speed program and the high-speed program are operated by one instruction. 前記低速プログラムと前記高速プログラムは各々独立的に実行される
ことを特徴とする請求項１９に記載の方法。 The method according to claim 19, wherein the low-speed program and the high-speed program are executed independently of each other. 前記低速プログラムと前記高速プログラムは各々の別途の該当する命令によって動作が行われる
ことを特徴とする請求項７に記載の方法。 The method according to claim 7, wherein the low-speed program and the high-speed program are operated according to respective separate corresponding instructions. 前記低速プログラムと前記高速プログラムは連続して行われることができる
ことを特徴とする請求項２１に記載の方法。 The method according to claim 21, wherein the low-speed program and the high-speed program can be performed continuously. 半導体メモリ装置であって、
第１メモリセル領域と第２メモリセル領域とを含む不揮発性メモリセルアレイと、
前記第１メモリセル領域のセルタイプに該当する周波数で低速プログラムを実行し、前記第１メモリセル領域の低速プログラム結果を検証し、前記第１メモリセル領域での前記低速プログラムが正常に完了した時、前記第２メモリセル領域のセルタイプに該当する周波数の高速プログラムによって前記第２メモリセル領域をプログラムする制御器とを含み、
前記低速プログラムと前記高速プログラムは互いに異なるレベルの初期プログラム電圧を有し、
前記高速プログラムを実行する段階は前記低速プログラムの結果が正しいことを検証した後に遂行され、前記高速プログラムの初期電圧は前記低速プログラムの最終電圧によって決められ、前記高速プログラムは前記低速プログラム遂行結果が正しいことを示す制御情報を書き込む動作を遂行する
ことを特徴とする半導体メモリ装置。 A semiconductor memory device,
A nonvolatile memory cell array including a first memory cell region and a second memory cell region;
The low-speed program is executed at a frequency corresponding to the cell type of the first memory cell area, the low-speed program result of the first memory cell area is verified, and the low-speed program in the first memory cell area is successfully completed. A controller for programming the second memory cell region by a high-speed program having a frequency corresponding to a cell type of the second memory cell region,
The low-speed program and the high-speed program have different initial program voltages.
The step of executing the high-speed program is performed after verifying that the result of the low-speed program is correct. The initial voltage of the high-speed program is determined by the final voltage of the low-speed program. A semiconductor memory device characterized by performing an operation of writing control information indicating correctness. 前記低速プログラムはデータ書き込み動作である
ことを特徴とする請求項２３に記載の半導体メモリ装置。 24. The semiconductor memory device according to claim 23, wherein the low-speed program is a data write operation. 前記高速プログラムは制御フラグの書き込み動作である
ことを特徴とする請求項２３に記載の半導体メモリ装置。 The semiconductor memory device according to claim 23, wherein the high-speed program is a control flag write operation. 前記制御器は低速プログラムイネーブル信号と高速プログラムイネーブル信号が供給され、前記各イネーブル信号に応答して前記不揮発性メモリセルアレイの少なくとも一つ以上のブロックに供給されるセルを選択するためのワードライン電圧発生器をさらに含む
ことを特徴とする請求項２３に記載の半導体メモリ装置。 The controller is supplied with a low-speed program enable signal and a high-speed program enable signal, and a word line voltage for selecting cells supplied to at least one block of the nonvolatile memory cell array in response to the enable signals. The semiconductor memory device according to claim 23, further comprising a generator. 前記ワードライン電圧発生器は前記各イネーブル信号に応答して選択的に初期電圧ＶＬからＮステップのステップ上昇電圧を発生するか、初期電圧ＶＨから前記Ｎより小さいＭステップのステップ上昇電圧を発生する
ことを特徴とする請求項２６に記載の半導体メモリ装置。 The word line voltage generator selectively generates an N-step step-up voltage from the initial voltage V L in response to each enable signal, or generates an M-step step-up voltage smaller than the N from the initial voltage V H. 27. The semiconductor memory device according to claim 26, wherein the semiconductor memory device is generated. 前記初期電圧ＶＬと初期電圧ＶＨはＶＬ＜ＶＨの関係である
ことを特徴とする請求項２７に記載の半導体メモリ装置。 28. The semiconductor memory device according to claim 27, wherein the initial voltage V L and the initial voltage V H have a relationship of V L <V H. 前記整数Ｍは、高速プログラムの場合、１である
ことを特徴とする請求項２７に記載の半導体メモリ装置。 28. The semiconductor memory device according to claim 27, wherein the integer M is 1 in the case of a high-speed program. 前記高速プログラムの初期プログラム電圧ＶＨは前記低速プログラムの最終プログラム電圧に依存する
ことを特徴とする請求項２７に記載の半導体メモリ装置。 The semiconductor memory device of the initial program voltage V H of the high-speed program according to claim 27, characterized in that depending on the final program voltage of the low-speed program. 前記低速プログラムの初期プログラム電圧ＶＬと前記高速プログラムの初期プログラム電圧ＶＨとの関係はＶＬ＜ＶＨである
ことを特徴とする請求項２７に記載の半導体メモリ装置。 The semiconductor memory device according to claim 27 the relationship between the initial program voltage V H of the high-speed program and initial program voltage V L of the low-speed program, which is a V L <V H. 前記高速プログラムのプログラム初期電圧ＶＨは前記低速プログラムの最終プログラム電圧に依存する
ことを特徴とする請求項３１に記載の半導体メモリ装置。 The semiconductor memory device programs the initial voltage V H of the high-speed program according to claim 31, characterized in that depending on the final program voltage of the low-speed program. 前記高速プログラムのプログラム初期電圧ＶＨは前記低速プログラムの最終プログラム電圧のレベルと同一、またはそれ以上である
ことを特徴とする請求項３２に記載の半導体メモリ装置。 The semiconductor memory device according to claim 32 programs initial voltage V H of the high-speed program, characterized in that at the level of the same final program voltage slow program, or more. 前記高速プログラムのプログラム初期電圧ＶＨは前記低速プログラムの最終プログラム電圧のレベルより低い
ことを特徴とする請求項３２に記載の半導体メモリ装置。 The semiconductor memory device programs the initial voltage V H of the high-speed program according to claim 32, characterized in that below the level of the final program voltage of the low-speed program. 前記ワードライン電圧発生器は、
ＮステップやＭステップの順次ステップ上昇プログラム電圧を発生させるための電圧分配器と、
前記電圧分配器の出力電圧を比べるための基準電圧を発生する基準電圧発生器と、
前記電圧分配器から出力されるステップ電圧と前記基準電圧発生器から発生される基準電圧を比べ、比較結果に従って発振信号を制御する比較器と、
前記比較器に発振信号を供給する発振器と、
前記比較器の出力発振信号を参照してプログラム動作時プログラム電圧を供給するチャージポンプとを含む
ことを特徴とする請求項２７に記載の半導体メモリ装置。 The word line voltage generator is
A voltage divider for generating a step-up program voltage in order of N steps and M steps;
A reference voltage generator for generating a reference voltage for comparing the output voltage of the voltage divider;
A comparator that compares a step voltage output from the voltage divider with a reference voltage generated from the reference voltage generator and controls an oscillation signal according to a comparison result;
An oscillator for supplying an oscillation signal to the comparator;
28. The semiconductor memory device according to claim 27, further comprising: a charge pump that supplies a program voltage during a program operation with reference to an output oscillation signal of the comparator.
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