JP5261974B2

JP5261974B2 - Mounting board with built-in components

Info

Publication number: JP5261974B2
Application number: JP2007123901A
Authority: JP
Inventors: 大輔大島; 博文井上
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2007-05-08
Filing date: 2007-05-08
Publication date: 2013-08-14
Anticipated expiration: 2027-05-08
Also published as: JP2008282882A

Abstract

<P>PROBLEM TO BE SOLVED: To provide a component built-in mounting substrate that can achieve downsizing and ensure high-frequency characteristics at the same time, in a high-speed and high-density electronic device, in particular in an address line between a CPU and a memory wherein signal quality is needed. <P>SOLUTION: A CPU 101, a parallel terminating resistor 105 as a chip part and a memory 102 are mounted on the surface of an insulating substrate 100. A first decoupling capacitor 106a is built-in immediately under the CPU 101 inside the insulating substrate 100, and a second decoupling capacitor 106b is built-in immediately under the memory 102. A series terminating resistor 103b as a film part and a capacitor 104b for signal quality compensation are built-in immediately under the parallel terminating resistor 105 in a manner that their surfaces may be parallel to the surface of the insulating substrate 100, and a third decoupling capacitor 106c is built-in between the series termination resistor 103b and the capacitor 104b. <P>COPYRIGHT: (C)2009,JPO&INPIT

Description

本発明は、高速・高密度電子部品が実装されたプリント配線基板等の部品内蔵実装基板に関し、特に携帯端末等のモバイル機器に使用するのに好適の部品内蔵実装基板に関する。 The present invention relates to a component-embedded mounting substrate such as a printed wiring board on which high-speed and high-density electronic components are mounted, and particularly to a component-embedded mounting substrate suitable for use in a mobile device such as a portable terminal.

携帯電話に代表されるモバイル電子機器の小型化・高機能化の発展は著しく、これらを両立させることは急速に困難となっている。機器の中で最も高速な信号がやりとりされている場所はＣＰＵとメモリとの間であり、小型化の際は信号品質確保の観点から、優先的に、ＣＰＵ−メモリ間の配線設計を行う必要がある。ここで、ＣＰＵは具体的にはメモリコントローラを機能として含むものを指す。 The development of miniaturization and high functionality of mobile electronic devices typified by mobile phones has been remarkable, and it has been rapidly difficult to achieve both. The place where the fastest signals are exchanged among the devices is between the CPU and the memory. When downsizing, it is necessary to preferentially design the wiring between the CPU and the memory from the viewpoint of ensuring signal quality. There is. Here, the CPU specifically refers to a CPU including a memory controller as a function.

近時、メモリのデータ転送は、ＤＤＲ(Double Data Rate)方式が主流であり、一般用途では、その次世代版のＤＤＲ２の普及が進みつつある。ＤＤＲの最大データ転送速度は４００Ｍｂｐｓであるのに対し、ＤＤＲ２ではデータ転送速度が最大８００Ｍｂｐｓであり、データ転送速度がＤＤＲの２倍に向上している。このため、その信号品質の確保には、細心の注意を要する。ＤＤＲ２では、そのために、ＯＣＤ(On Chip Driver)及びＯＤＴ(On Die Termination)等の技術が規格化されている。 Recently, DDR (Double Data Rate) is the mainstream for data transfer in memory, and the next-generation version of DDR2 is becoming popular for general use. The maximum data transfer rate of DDR is 400 Mbps, whereas the maximum data transfer rate of DDR2 is 800 Mbps, and the data transfer rate is improved to twice that of DDR. For this reason, careful attention is required to ensure the signal quality. Therefore, in DDR2, technologies such as OCD (On Chip Driver) and ODT (On Die Termination) are standardized.

図３はＣＰＵ−ＤＤＲ２間の配線トポロジの一例を示す。ＣＰＵ（メモリコントローラ）１０１と、２個のメモリ１０２との間が、ＣＰＵ１０１から分岐（分岐点１１ａ）した共通のアドレス線１１と、メモリ毎のデータ線１２とにより接続されている。アドレス線１１には直列終端抵抗１０３がその途中に直列に接続されており、この直列終端抵抗１０３とＣＰＵ１０１との間を接続するアドレス線１１の部分（接続点１１ｂ）と、電源電圧ＶＴＴとの間には、並列終端抵抗１０５が接続されている。また、アドレス線１１における並列終端抵抗１０５が接続された部分（接続点１１ｂ）と、接地（ＧＮＤ）との間には、信号品質補償用キャパシタ１０４が接続されている。 FIG. 3 shows an example of the wiring topology between the CPU and DDR2. The CPU (memory controller) 101 and the two memories 102 are connected by a common address line 11 branched from the CPU 101 (branch point 11a) and a data line 12 for each memory. A series termination resistor 103 is connected in series to the address line 11 in the middle thereof, and a portion of the address line 11 (connection point 11b) connecting between the series termination resistor 103 and the CPU 101, and the power supply voltage VTT. A parallel termination resistor 105 is connected between them. Further, a signal quality compensation capacitor 104 is connected between a portion (connection point 11b) of the address line 11 to which the parallel termination resistor 105 is connected and the ground (GND).

ＣＰＵ−ＤＤＲ２間の配線は、メモリ１０２のアクセス位置を指定するアドレス線１１（伝送路）と、実際のデータを伝送するデータ線１２とから構成されており、アドレス線１１はＣＰＵ１０１からメモリ１０２の数（図３では２つ）だけ分岐し、データ線１２はメモリ１０２の数だけ独立した伝送路を持つ(Point To Point)ことが大きな違いである。 The wiring between the CPU and the DDR 2 includes an address line 11 (transmission path) for designating an access position of the memory 102 and a data line 12 for transmitting actual data. The address line 11 is connected from the CPU 101 to the memory 102. The main difference is that the data line 12 branches by the number (two in FIG. 3), and the data lines 12 have independent transmission paths (Point To Point) by the number of memories 102.

アドレス線１１及びデータ線１２は、共に、配線設計をする上では、マイクロストリップ線路及びストリップ線路のような高周波対応の伝送路構造として、不連続点を極力設けないように注意すれば、信号の劣化は防げるが、アドレス線１１は分岐点（不連続点）が必ずあるため、整合回路を設ける必要がある。伝送路の分岐は不要な信号の反射を発生させる（スタブ効果）ため、分岐点付近に直列終端抵抗１０３を装荷して反射を抑える。そして、信号品質補償用のキャパシタ１０４をグランドＧＮＤとの間に装荷し、更に、電源ＶＴＴとの間に並列終端抵抗１０５を装荷している。このとき、直列終端抵抗１０３は１０〜２０Ω程度、信号品質補償用キャパシタ１０４は２０〜３０ｐＦ程度、並列終端抵抗１０５は５０Ω前後が好適である（非特許文献１）。 Both the address line 11 and the data line 12 have a high-frequency compatible transmission line structure such as a microstrip line and a strip line in wiring design. Although the deterioration can be prevented, the address line 11 always has a branch point (discontinuity point), and therefore it is necessary to provide a matching circuit. Since branching of the transmission line causes unnecessary signal reflection (stub effect), a series termination resistor 103 is loaded near the branch point to suppress reflection. A signal quality compensation capacitor 104 is loaded between the ground GND and a parallel termination resistor 105 is loaded between the power quality VTT and the power supply VTT. At this time, the series termination resistor 103 is preferably about 10 to 20Ω, the signal quality compensation capacitor 104 is about 20 to 30 pF, and the parallel termination resistor 105 is preferably about 50Ω (Non-Patent Document 1).

特に、並列終端抵抗１０５は伝送路の特性インピーダンスと一致することが望ましい。更に、直列終端抵抗１０３は分岐点１１ａの直近に、信号品質補償用キャパシタ１０４及び並列終端抵抗１０５はメモリ１０２の近傍に配置すると、より一層効果が高い。 In particular, it is desirable that the parallel termination resistor 105 matches the characteristic impedance of the transmission line. Further, it is more effective if the series termination resistor 103 is arranged in the vicinity of the branch point 11 a and the signal quality compensation capacitor 104 and the parallel termination resistor 105 are arranged in the vicinity of the memory 102.

ところが、電子機器が小型化されると、現在主流のチップ部品を表面実装する方法では、これらの部品の配置を理想的に行うことが、極めて難しくなってきている。 However, as electronic devices are miniaturized, it is becoming extremely difficult to ideally arrange these components by the surface mounting method of currently mainstream chip components.

図４は従来の部品内蔵実装基板の構造を示す断面図である。プリント配線基板の絶縁基板１００の表面上にメモリコントローラ付のＣＰＵ１０１と、チップ部品としての並列終端抵抗１０５と、メモリ１０２とが搭載されて実装されており、絶縁基板１００の裏面上に、チップ部品としてのデカップリングキャパシタ１０６ａ、１０６ｂと、チップ部品としての直列終端抵抗１０３ａと、チップ部品としての信号品質補償用キャパシタ１０４ａとが搭載されて実装されている。並列終端抵抗１０５の一方の端部には、絶縁基板１００の表面に形成された電源層２１が接続されており、並列終端抵抗１０５の他方の端部は、絶縁基板１００の表面に形成された導電層２３を介してＣＰＵ１０１に接続されている。また、この導電層２３は、スルーホール２４ａを介して、絶縁基板１００の裏面に形成された導電層２５に接続されており、導電層２５は、直列終端抵抗１０３ａ及び信号品質補償用キャパシタ１０４ａの各１端部に接続されている。また、直列終端抵抗１０３ａの他端は、スルーホール２４ｂを介して絶縁基板１００の表面上のメモリ１０２に接続されている。メモリ１０２の他端部は、スルーホール２４ｃを介して、絶縁基板１００の裏面上の一方のデカップリングキャパシタ１０６ｂに接続されており、このデカップリングキャパシタ１０６ｂの他端はグランド層（ＧＮＤ）２２に接続されている。また、ＣＰＵ１０１の他端は、スルーホール２４ｄを介して、絶縁基板１００の裏面上の他方のデカップリングキャパシタ１０６ａの一端に接続されており、このデカップリングキャパシタ１０６ａの他端はグランド層２２に接続されている。信号品質補償用キャパシタ１０４ａの他端もグランド層２２に接続されている。これらの各部品の接続態様は、図３に示すとおりである。 FIG. 4 is a cross-sectional view showing the structure of a conventional component-embedded mounting board. A CPU 101 with a memory controller, a parallel termination resistor 105 as a chip component, and a memory 102 are mounted and mounted on the surface of the insulating substrate 100 of the printed wiring board, and the chip component is mounted on the back surface of the insulating substrate 100. Decoupling capacitors 106a and 106b, a series termination resistor 103a as a chip component, and a signal quality compensation capacitor 104a as a chip component are mounted and mounted. The power supply layer 21 formed on the surface of the insulating substrate 100 is connected to one end of the parallel termination resistor 105, and the other end of the parallel termination resistor 105 is formed on the surface of the insulating substrate 100. It is connected to the CPU 101 through the conductive layer 23. The conductive layer 23 is connected to a conductive layer 25 formed on the back surface of the insulating substrate 100 through a through hole 24a. The conductive layer 25 is connected to the series termination resistor 103a and the signal quality compensation capacitor 104a. Each one is connected to one end. The other end of the series termination resistor 103a is connected to the memory 102 on the surface of the insulating substrate 100 through the through hole 24b. The other end of the memory 102 is connected to one decoupling capacitor 106b on the back surface of the insulating substrate 100 through a through hole 24c. The other end of the decoupling capacitor 106b is connected to the ground layer (GND) 22. It is connected. The other end of the CPU 101 is connected to one end of the other decoupling capacitor 106a on the back surface of the insulating substrate 100 through the through hole 24d. The other end of the decoupling capacitor 106a is connected to the ground layer 22. Has been. The other end of the signal quality compensation capacitor 104 a is also connected to the ground layer 22. The connection mode of each of these components is as shown in FIG.

この図４に示すように、従来の部品内蔵実装基板においては、ＣＰＵ１０１とメモリ１０２との間に部品を配置しようとすると、間隔を大きくせざるを得ず、結果として実装面積の増大を招いてしまう。また、配線長が大きくなりやすく、配線に寄生するインダクタンスによって、信号品質が低下する懸念もある。 As shown in FIG. 4, in the conventional component-embedded mounting board, if a component is arranged between the CPU 101 and the memory 102, the interval must be increased, resulting in an increase in the mounting area. End up. In addition, the wiring length tends to be large, and there is a concern that the signal quality deteriorates due to the parasitic inductance in the wiring.

そこで、部品をプリント配線板に内蔵して小型化する手段が最近では用いられつつある。内蔵可能な部品としては、能動部品若しくは受動部品又はその両者であり、このため、種々の製造方法が提案されている。また、受動部品でも、汎用的なチップ部品を内蔵するものと、独自の膜部品を用いるものがある（例えば、特許文献１、特許文献２を参照）。膜部品とは、薄膜又は厚膜から形成される部品を指す。 Therefore, recently, a means for incorporating a component into a printed wiring board to reduce the size has been used. The components that can be incorporated include active components and / or passive components, and various manufacturing methods have been proposed. Further, some passive components include general-purpose chip components and others that use unique membrane components (see, for example, Patent Document 1 and Patent Document 2). The membrane component refers to a component formed from a thin film or a thick film.

ここで、膜部品の利点は、膜部品は薄いため、内蔵後の基板が厚くならないことと、チップ部品に比べてリード線を短くできることから、寄生インダクタンスを抑えられることが挙げられる。膜部品の欠点は、作製できる素子値の範囲がチップ部品に比べて小さいことがある。例えば、１０００ｐＦを超える大容量キャパシタの実現は難しい。また、膜部品は精度が余り高くないことが挙げられる。一方、チップ部品の利点は部品メーカーが精度を含めた特性を保証していること、また素子値の範囲が幅広いことであり、欠点は部品サイズの制約で基板の厚さが大きくなること、リード線が膜部品よりも長くなりやすいことである。以上のように、部品を内蔵する方法は各種存在し、いずれの方法でも、利点と欠点がある。また、部品内蔵自体の欠点として、内蔵後に調整ができないという大きな問題点がある。 Here, the advantages of the membrane component include that the membrane component is thin, so that the substrate after incorporation is not thick, and the lead wire can be shortened compared to the chip component, so that the parasitic inductance can be suppressed. The drawback of the membrane component is that the range of element values that can be produced may be smaller than that of the chip component. For example, it is difficult to realize a large capacity capacitor exceeding 1000 pF. Moreover, it is mentioned that a membrane component is not so high in accuracy. On the other hand, the advantage of chip parts is that the parts manufacturer guarantees the characteristics including accuracy, and that the range of element values is wide. The disadvantage is that the board thickness increases due to restrictions on the part size, lead The line is likely to be longer than the membrane part. As described above, there are various methods for incorporating components, and any method has advantages and disadvantages. In addition, there is a major problem that adjustment cannot be performed after the component is incorporated as a drawback of the component incorporation itself.

特開２００５−２０３４５７号公報（第１２頁図３）Japanese Patent Laying-Open No. 2005-203457 (FIG. 3 on page 12) 特開２００７−３６０９５号公報（第４頁）JP 2007-36095 A (Page 4) ＭｉｃｒｏｎＴｅｃｈｎｉｃａｌＮｏｔｅ：ＤＤＲ２ＤＥＳＩＧＮＧＵＩＤＥＦＯＲＴＷＯ−ＤＩＭＭＳＹＳＴＥＭＳ；平成１９年２月２２日検索インターネット＜ＵＲＬ：ｈｔｔｐ：／／ｄｏｗｎｌｏａｄ．ｍｉｃｒｏｎ．ｃｏｍ／ｐｄｆ／ｔｅｃｈｎｏｔｅｓ／ｄｄｒ２／ｔｎ＿４７＿０１．ｐｄｆ＞Micron Technical Note: DDR2 DESIGN GUIDE FOR TWO-DIMM SYSTEMS; February 22, 2007 Search Internet <URL: http: // download. micron. com / pdf / technotes / ddr2 / tn_47_01. pdf>

しかしながら、チップ部品内蔵／膜部品内蔵に大別される部品内蔵のプリント配線板においては、必ずしも小型かつ高速・高密度なモバイル電子機器に要求される電気的特性、つまり高周波特性を満足する構造となっていない。そして、従来、これらのチップ部品内蔵型と膜部品内蔵型との利点及び欠点を踏まえて、これらを使い分ける技術も提案されていない。 However, printed wiring boards with built-in components, which are broadly divided into chip components and membrane components, have a structure that satisfies the electrical characteristics required for small, high-speed, high-density mobile electronic devices, that is, high-frequency characteristics. is not. Conventionally, a technique for properly using these chip component built-in type and membrane component built-in type has not been proposed in view of the advantages and disadvantages of these types.

本発明はかかる問題点に鑑みてなされたものであって、高速・高密度電子機器で特に信号品質の確保が必要なＣＰＵ−メモリ間のアドレス線において、小型化と高周波特性確保の両立が実現できる部品内蔵実装基板を提供することを目的とする。 The present invention has been made in view of such a problem, and it is possible to achieve both miniaturization and high frequency characteristics in a high-speed and high-density electronic device, particularly in a CPU-memory address line that needs to ensure signal quality. An object is to provide a mounting board with a built-in component.

本発明に係る部品内蔵実装基板は、ＣＰＵとメモリとの間を接続するアドレス線に直列に直列終端抵抗が接続され、前記アドレス線と電源との間に並列終端抵抗が接続され、前記アドレス線と接地との間に信号品質補償用キャパシタが接続され、前記ＣＰＵ及び前記メモリは絶縁基板上に搭載され、前記並列終端抵抗は前記絶縁基板の表面上に搭載され、前記絶縁基板における前記ＣＰＵ及びメモリの直下に夫々一部又は全部が内蔵された第１及び第２のデカップリングキャパシタをさらに備え、前記直列終端抵抗は、前記絶縁基板における前記並列終端抵抗の少なくとも一部の下部に内蔵され、前記信号品質補償用キャパシタは、前記絶縁基板における前記直列終端抵抗の少なくとも一部の下部に内蔵され、前記直列終端抵抗及び前記信号品質補償用キャパシタは、膜部品又はチップ部品であり、この膜部品又はチップ部品は、その面が前記絶縁基板の表面に平行になるように配置され、前記第１及び第２のデカップリングキャパシタは、前記信号品質補償用キャパシタより、大容量であり、前記直列終端抵抗、前記並列終端抵抗、及び前記信号品質補償用キャパシタは、前記ＣＰＵと前記メモリとの間に厚さ方向に並ぶように配置され、前記信号品質補償用キャパシタよりも大容量である第３のデカップリングキャパシタをさらに有し、前記第３のデカップリングキャパシタの下方には、前記信号品質補償用キャパシタがその面を前記絶縁基板の表面に平行にして内蔵されていることを特徴とする。 In the component-embedded mounting board according to the present invention, a series termination resistor is connected in series to an address line connecting the CPU and the memory, and a parallel termination resistor is connected between the address line and a power source. A signal quality compensation capacitor is connected between the ground and the CPU, the CPU and the memory are mounted on an insulating substrate, the parallel termination resistor is mounted on a surface of the insulating substrate, and the CPU and the memory on the insulating substrate A first decoupling capacitor and a second decoupling capacitor each partially or entirely incorporated directly under the memory, wherein the series termination resistor is incorporated in at least a part of the parallel termination resistor in the insulating substrate; The signal quality compensation capacitor is built in at least a part of the series termination resistor in the insulating substrate, and the series termination resistor and the signal The quality compensation capacitor is a membrane component or a chip component, and the membrane component or the chip component is disposed so that the surface thereof is parallel to the surface of the insulating substrate, and the first and second decoupling capacitors are The capacitor having a larger capacity than the signal quality compensation capacitor, and the series termination resistor, the parallel termination resistor, and the signal quality compensation capacitor are arranged in the thickness direction between the CPU and the memory. And a third decoupling capacitor having a larger capacity than the signal quality compensation capacitor, and the signal quality compensation capacitor insulates the surface below the third decoupling capacitor. Built in parallel to the surface of the substrate .

また、前記並列終端抵抗は、例えば、チップ部品であることが好ましい。更に、前記第１及び第２のデカップリングキャパシタは１０００ｐＦ以上、前記信号品質補償用キャパシタは１００ｐＦ以下であることが好ましい。更にまた、前記直列終端抵抗及び前記信号品質補償用キャパシタは、膜部品であることが好ましい。この場合に、前記直列終端抵抗は前記信号品質補償用キャパシタよりも薄いことが好ましい。更にまた、前記第１乃至第３のデカップリングキャパシタは１０００ｐＦ以上、前記信号品質補償用キャパシタは１００ｐＦ以下であることが好ましい。更にまた、前記直列終端抵抗は、±５％以下の高精度が要求される場合は、チップ部品を使用し、±５％より悪い精度でよい場合は、膜部品を使用することが好ましい。 Also, the parallel termination resistor, for example, preferably a chip component. Further, the first and second decoupling capacitors are preferably 1000 pF or more, and the signal quality compensation capacitor is preferably 100 pF or less. Furthermore, the series termination resistor and the signal quality compensation capacitor are preferably membrane parts. In this case, it is preferable that the series termination resistor is thinner than the signal quality compensation capacitor. Furthermore, it is preferable that the first to third decoupling capacitors are 1000 pF or more and the signal quality compensation capacitor is 100 pF or less. Furthermore, it is preferable to use a chip component when the high accuracy of ± 5% or less is required for the series termination resistor, and a membrane component when the accuracy is worse than ± 5%.

本発明によれば、直列終端抵抗と信号品質補償用キャパシタと並列終端抵抗を３次元的に実装することにより、表面実装面積を削減することができる。また、比較的精度が必要な並列終端抵抗を表面にチップ部品で実装することにより、調整の容易性と高精度を確保でき、結果としてアドレス線の信号品質の確保が容易となる。更に、ＣＰＵ及びメモリの直下に、例えば、１０００ｐＦ以上のデカップリングキャパシタを内蔵することにより、信号品質の確保に加えて電源品質の確保が可能となる。そして、本発明においては、アドレス線のための表面実装部品が並列終端抵抗のみとなるため、表面層に余裕ができ、データ線を等長配線設計しやすくなる。 According to the present invention, the surface mounting area can be reduced by three-dimensionally mounting the series termination resistor, the signal quality compensation capacitor, and the parallel termination resistor. Further, by mounting parallel termination resistors that require relatively high accuracy on the surface with chip components, it is possible to ensure ease of adjustment and high accuracy, and as a result, it is easy to ensure signal quality of address lines. Further, by incorporating a decoupling capacitor of, for example, 1000 pF or more directly under the CPU and memory, it is possible to ensure power quality in addition to ensuring signal quality. In the present invention, since the surface-mounted component for the address line is only the parallel termination resistor, the surface layer can be afforded, and the data line can be easily designed with equal length wiring.

実装部品を、電子機器の回路の中で調整が比較的不要な場所にのみ内蔵するだけでも、実装面積削減効果は見込めるが、ＣＰＵ−メモリ間に代表される高速信号が伝送される場所にも、効果的に部品を内蔵できれば効率がよい。高周波特性が優れているものの、調整が不要な場所には、膜部品を内蔵し、調整又は精度が必要な場所には、チップ部品を表面実装するなど、高速信号が伝送される場所にも、実装部品の種類に応じて、内蔵技術を使い分ければ、実装面積削減が可能である。特に、ＣＰＵ−メモリ間のアドレス線は、信号品質確保のために受動部品を必要としているため、部品内蔵技術を使用して、これらの受動部品の基板表面における実装面積を削減できれば、データ線の等長配線設計の自由度が高まる。 Even if mounting components are installed only in places where adjustment is relatively unnecessary in the circuit of the electronic device, the effect of reducing the mounting area can be expected, but it can also be used in places where high-speed signals typified by the CPU and memory are transmitted. If the parts can be incorporated effectively, it is efficient. Although it has excellent high frequency characteristics, a membrane component is built in a place where adjustment is not required, and a chip component is surface-mounted in a place where adjustment or accuracy is required. If the built-in technology is properly used according to the type of mounting component, the mounting area can be reduced. In particular, since the address line between the CPU and the memory requires passive components to ensure signal quality, if the mounting area on the substrate surface of these passive components can be reduced using the component built-in technology, the data line The degree of freedom in designing equal length wiring is increased.

本発明は、このような観点に立ってなされたものである。以下、本発明の実施の形態について、添付の図面を参照して具体的に説明する。 The present invention has been made from such a viewpoint. Hereinafter, embodiments of the present invention will be specifically described with reference to the accompanying drawings.

図１は本発明の第１の実施形態に係る部品内蔵実装基板を示す断面図である。プリント配線基板の絶縁基板１００の表面上に、メモリコントローラ付のＣＰＵ１０１と、チップ部品としての並列終端抵抗１０５と、メモリ１０２とが搭載されている。そして、絶縁基板１００の内部には、ＣＰＵ１０１の直下にその一部又は全部が位置するように、第１のデカップリングキャパシタ１０６ａが配置されている（内蔵されている）。また、第２のデカップリングキャパシタ１０６ｂが、メモリ１０２の直下にその一部又は全部が位置するように、絶縁基板１００に内蔵されている。更に、絶縁基板１００における並列終端抵抗１０５の少なくとも一部の下部には、膜部品としての直列終端抵抗１０３ｂがその面を絶縁基板１００の表面に平行にして内蔵されており、この直列終端抵抗１０３ｂの少なくとも一部の下部には第３のデカップリングキャパシタ１０６ｃが内蔵されており、更に、この第３のデカップリングキャパシタ１０６ｃの下方であって直列終端抵抗１０３ｂの少なくとも一部の下部には、膜部品としての信号品質補償用キャパシタ１０４ｂがその面を絶縁基板１００の表面に平行にして内蔵されている。 FIG. 1 is a sectional view showing a component-embedded mounting board according to the first embodiment of the present invention. A CPU 101 with a memory controller, a parallel termination resistor 105 as a chip component, and a memory 102 are mounted on the surface of the insulating substrate 100 of the printed wiring board. The first decoupling capacitor 106 a is disposed (built in) inside the insulating substrate 100 so that a part or all of the insulating substrate 100 is located directly below the CPU 101. The second decoupling capacitor 106 b is built in the insulating substrate 100 so that a part or all of the second decoupling capacitor 106 b is located immediately below the memory 102. Further, a series termination resistor 103b as a membrane component is built in at least a part of the lower side of the parallel termination resistor 105 in the insulating substrate 100 with its surface parallel to the surface of the insulating substrate 100. The series termination resistor 103b A third decoupling capacitor 106c is built in at least a part of the lower part of the capacitor, and a film is provided below the third decoupling capacitor 106c and at a part of the series termination resistor 103b. A signal quality compensating capacitor 104b as a component is incorporated with its surface parallel to the surface of the insulating substrate 100.

絶縁基板１００の表面には、電源ＶＴＴに接続された電源層２１が形成されており、この電源層２１は、並列終端抵抗１０５の一方の端部に接続されている。並列終端抵抗１０５の他端は導電層２３を介してＣＰＵ１０１に接続されている。また、導電層２３の途中には、絶縁基板１００内を垂直に延びるスルーホール２４ａが接続されており、このスルーホール２４ａの上部から導電層２３ｂが水平に分岐し、この導電層２３ｂはスルーホール２４ｅを介してメモリ１０２に接続されている。そして、この水平の導電層２３ｂの途中に、直列終端抵抗１０３ｂが直列に接続されている。スルーホール２４ａの下端から、導電層２３ｈが水平に分岐し、更に、この導電層２３ｈの他端部は、スルーホール２４ｆを介して絶縁基板１００の裏面に形成されたグランド層２２に接続されている。そして、この導電層２３ｈの途中に、信号品質補償用キャパシタ１０４ｂが直列に接続されている。 A power supply layer 21 connected to the power supply VTT is formed on the surface of the insulating substrate 100, and the power supply layer 21 is connected to one end of the parallel termination resistor 105. The other end of the parallel termination resistor 105 is connected to the CPU 101 via the conductive layer 23. In addition, a through hole 24a extending vertically in the insulating substrate 100 is connected to the middle of the conductive layer 23. The conductive layer 23b branches horizontally from the upper portion of the through hole 24a, and the conductive layer 23b is formed through the through hole. 24e is connected to the memory 102. A series termination resistor 103b is connected in series in the middle of the horizontal conductive layer 23b. The conductive layer 23h branches horizontally from the lower end of the through hole 24a, and the other end of the conductive layer 23h is connected to the ground layer 22 formed on the back surface of the insulating substrate 100 through the through hole 24f. Yes. A signal quality compensation capacitor 104b is connected in series in the middle of the conductive layer 23h.

ＣＰＵ１０１の直下の第１のデカップリングキャパシタ１０６ａは、その一端がＣＰＵ１０１の電源端子にスルーホール２４ｄ及び導電層２３ｄを介して接続され、他端が絶縁基板１００の裏面のグランド層２２に導電層２３ｅ及びスルーホール２４ｅを介して接続されている。また、メモリ１０２の直下の第２のカップリングキャパシタ１０６ｂは、その一端が導電層２３ｇ及びスルーホール２４ｃを介して、メモリ１０２の電源端子に接続され、他端が導電層２３ｆ及びスルーホール２４ｇを介して、絶縁基板１００の裏面のグランド層２２に接続されている。更に、並列終端抵抗１０５の直下であって、直列終端抵抗１０３ｂと信号品質補償用キャパシタ１０４ｂとの間に配置された第３のデカップリングキャパシタ１０６ｃは、その一端が導電層２３ｃ及びスルーホール２４ｂを介してメモリ１０２の他の電源に接続され、他端が絶縁層１００内に埋め込まれたグランド層２２に接続されている。 The first decoupling capacitor 106a immediately below the CPU 101 has one end connected to the power supply terminal of the CPU 101 via the through hole 24d and the conductive layer 23d, and the other end connected to the ground layer 22 on the back surface of the insulating substrate 100. And through-hole 24e. The second coupling capacitor 106b directly below the memory 102 has one end connected to the power supply terminal of the memory 102 via the conductive layer 23g and the through hole 24c, and the other end connected to the conductive layer 23f and the through hole 24g. To the ground layer 22 on the back surface of the insulating substrate 100. Further, the third decoupling capacitor 106c, which is disposed immediately below the parallel termination resistor 105 and between the series termination resistor 103b and the signal quality compensation capacitor 104b, has one end connected to the conductive layer 23c and the through hole 24b. The other end of the memory 102 is connected to the ground layer 22 embedded in the insulating layer 100.

このように構成された部品内蔵実装基板においては、その等価回路は図３に示すものと同一である。しかし、本実施形態においては、ＣＰＵ１０１とメモリ１０２との間のアドレス線１１（伝送路）と電源ＶＴＴとの間に接続される並列終端抵抗１０５は、調整を容易にするため、絶縁基板１００の表面上に搭載され、表面実装されている。一方、直列終端抵抗１０３ｂは、その精度に多少のばらつきがあっても信号品質に与える影響は、並列終端抵抗１０５に比べれば小さいため、調整が不要である。このため、直列終端抵抗１０３ｂとしては、膜抵抗（膜部品）が使用され、しかも、絶縁基板１００の内部にその面を絶縁基板１００の表面に平行にして内蔵されている。このように、膜部品としての直列終端抵抗１０３ｂを絶縁基板１００の内部にその面を絶縁基板１００の表面に平行にして内蔵することにより、絶縁基板１００の厚さを可及的に薄くすることができる。 In the component built-in mounting board configured as described above, the equivalent circuit is the same as that shown in FIG. However, in the present embodiment, the parallel termination resistor 105 connected between the address line 11 (transmission path) between the CPU 101 and the memory 102 and the power supply VTT is easy to adjust. Mounted on the surface and surface mounted. On the other hand, the series termination resistor 103b does not need to be adjusted because the influence on the signal quality is small compared to the parallel termination resistor 105 even if there is some variation in accuracy. For this reason, a film resistor (film component) is used as the series termination resistor 103b, and it is built in the insulating substrate 100 with its surface parallel to the surface of the insulating substrate 100. In this way, the thickness of the insulating substrate 100 is made as thin as possible by incorporating the series termination resistor 103b as a membrane component inside the insulating substrate 100 with its surface parallel to the surface of the insulating substrate 100. Can do.

更に、膜部品としての信号品質補償用キャパシタ１０４ｂを膜部品としての直列終端抵抗１０３ｂの直下に内蔵する。このように、信号品質補償用キャパシタ１０４ｂとして膜部品を使用し、しかもその面を絶縁基板１００の表面に平行にして内蔵することにより、絶縁基板１００の厚さを可及的に薄くすることができる。 Further, a signal quality compensation capacitor 104b as a membrane component is built directly under a series termination resistor 103b as a membrane component. As described above, the thickness of the insulating substrate 100 can be made as thin as possible by using a membrane component as the signal quality compensation capacitor 104b and incorporating the membrane component in parallel with the surface of the insulating substrate 100. it can.

この場合に、直列終端抵抗１０３ｂと信号品質補償用キャパシタ１０４ｂとの間の配線距離は、直列終端抵抗１０３ｂとＣＰＵ１０１との間の距離に比べて可及的に小さくすることが好ましい。つまり、アドレス線１１における直列終端抵抗１０３ｂと信号品質補償用キャパシタ１０４ｂとの分岐点（図３における分岐点１１ｂ）を可及的にメモリ１０２に近付けることが好ましい。これにより、ＣＰＵ１０１からメモリ１０２に伝送される信号のうち、メモリ１０２で反射した信号は、直列終端抵抗１０３ｂで大部分が吸収され、更に信号品質補償用キャパシタ１０４ｂに流れやすくなるため、ＣＰＵ１０１に戻ってくる反射信号を小さくすることができるからである。なお、電源層２１もグランド層２２も設計によっては分割されていることが多いが、図１ではこの図示を省略してある。 In this case, the wiring distance between the series termination resistor 103b and the signal quality compensation capacitor 104b is preferably made as small as possible as compared with the distance between the series termination resistor 103b and the CPU 101. That is, it is preferable to bring the branch point (branch point 11b in FIG. 3) between the series termination resistor 103b and the signal quality compensation capacitor 104b in the address line 11 as close to the memory 102 as possible. As a result, among the signals transmitted from the CPU 101 to the memory 102, most of the signal reflected by the memory 102 is absorbed by the series termination resistor 103b and more easily flows to the signal quality compensation capacitor 104b. This is because the reflected signal can be reduced. The power supply layer 21 and the ground layer 22 are often divided depending on the design, but this illustration is omitted in FIG.

本実施形態においては、アドレス線１１に必要な部品（直列終端抵抗１０３ｂ及び信号品質補償用キャパシタ１０４ｂ）は全て膜部品であり、基板内部における必要スペースが小さいため、ＣＰＵ１０１とメモリ１０２の直下に、電源品質を補償する大容量デカップリングキャパシタ１０６ａ、１０６ｂ、１０６ｃをより多数内蔵できる。これにより、電源品質の向上が可能である。 In the present embodiment, the components required for the address line 11 (the series termination resistor 103b and the signal quality compensation capacitor 104b) are all film components, and the required space inside the substrate is small. A large number of large-capacity decoupling capacitors 106a, 106b, and 106c that compensate the power supply quality can be incorporated. Thereby, it is possible to improve the power quality.

本実施形態においては、比較的精度を必要としない直列終端抵抗１０３ｂを絶縁基板１００内に内蔵し、絶縁基板１００の表面及び裏面から、直列終端抵抗１０３ｂの実装に必要な面積を削減することができる。また、信号品質を補償する信号品質補償用キャパシタ１０４ｂを絶縁基板１００に内蔵したので、従来のように、信号品質補償用キャパシタ１０４ｂを絶縁基板１００の裏面に搭載する場合に比して、よりＣＰＵ１０１に近い位置に配置することができる。このため、信号品質補償用キャパシタ１０４ｂによる信号品質の向上に有効である。更に、並列終端抵抗１０５は、比較的精度が要求されることと、調整の容易性も考慮に入れて、優先的に表面実装とする。しかし、直列終端抵抗１０３ｂと信号品質補償用キャパシタ１０４ｂとを、表面実装の並列終端抵抗１０５の直下に、３次元的に実装することにより、絶縁基板１００における表面実装面積を削減することができる。また、比較的精度が必要な並列終端抵抗１０５を表面にチップ部品で実装することで、調整の容易性と精度を確保でき、結果としてアドレス線１１の信号品質の確保が容易となる。 In the present embodiment, the series termination resistor 103b that does not require relatively high accuracy is built in the insulating substrate 100, and the area necessary for mounting the series termination resistor 103b can be reduced from the front and back surfaces of the insulating substrate 100. it can. Further, since the signal quality compensation capacitor 104b for compensating the signal quality is built in the insulating substrate 100, the CPU 101 is more in comparison with the case where the signal quality compensating capacitor 104b is mounted on the back surface of the insulating substrate 100 as in the prior art. It can arrange | position in the position near. Therefore, the signal quality compensation capacitor 104b is effective for improving the signal quality. Furthermore, the parallel termination resistor 105 is preferentially surface-mounted in consideration of relatively high accuracy and ease of adjustment. However, the surface mounting area of the insulating substrate 100 can be reduced by three-dimensionally mounting the series termination resistor 103b and the signal quality compensation capacitor 104b directly below the surface mounted parallel termination resistor 105. Further, by mounting the parallel termination resistor 105, which requires relatively high accuracy, on the surface with chip components, it is possible to ensure ease of adjustment and accuracy, and as a result, it is easy to ensure the signal quality of the address line 11.

上述のように、直列終端抵抗１０３ｂ及び信号品質補償用キャパシタ１０４ｂを絶縁基板１００内に内蔵したため、絶縁基板１００の表面に余裕ができるため、絶縁基板１００の表面におけるデータ線１２の等長配線設計が容易になる。また、信号品質補償のためのキャパシタ１０４ｂは小容量でよいため、膜部品を使用でき、更に直列終端抵抗１０３ｂも精度を比較的必要としないために膜部品を使用することができるため、絶縁基板１００の内部に占める直列終端抵抗１０３ｂ及び信号品質補償用キャパシタ１０４ｂの所要スペースが小さくてすみ、膜部品では実現できない大容量のデカップリングキャパシタ１０６ａ〜１０６ｃをより多く絶縁基板１００内に内蔵でき、電源品質のより一層の補償が可能となる。 As described above, since the series termination resistor 103b and the signal quality compensation capacitor 104b are built in the insulating substrate 100, there is room on the surface of the insulating substrate 100, so that the equal length wiring design of the data lines 12 on the surface of the insulating substrate 100 is achieved. Becomes easier. In addition, since the capacitor 104b for signal quality compensation may have a small capacity, a membrane component can be used, and since the series termination resistor 103b does not require a relatively high accuracy, a membrane component can be used. The required space for the series termination resistor 103b and the signal quality compensation capacitor 104b occupying the inside of the circuit 100 is small, and a large number of large-capacity decoupling capacitors 106a to 106c that cannot be realized with a membrane component can be built in the insulating substrate 100, Further compensation of quality becomes possible.

即ち、第１乃至第３のデカップリングキャパシタ１０６ａ乃至１０６ｃは、信号品質補償用キャパシタ１０４ｂより大容量であり、電源品質の向上に有効である。この場合に、第１乃至第３のデカップリングキャパシタ１０６ａ乃至１０６ｃは、電源品質補償用として、１０００ｐＦ以上であることが好ましい。一方、信号品質補償用キャパシタ１０４ｂは、高速信号が伝送されるＣＰＵ１０１とメモリ１０２との間のアドレス線１１の信号品質の向上のために、１００ｐＦ以下であることが好ましい。 That is, the first to third decoupling capacitors 106a to 106c have a larger capacity than the signal quality compensation capacitor 104b, and are effective in improving the power supply quality. In this case, the first to third decoupling capacitors 106a to 106c are preferably 1000 pF or more for power supply quality compensation. On the other hand, the signal quality compensation capacitor 104b is preferably 100 pF or less in order to improve the signal quality of the address line 11 between the CPU 101 and the memory 102 to which a high-speed signal is transmitted.

このように、ＣＰＵ１０１及びメモリ１０２の直下に、１０００ｐＦ以上のデカップリングキャパシタを内蔵することで、信号品質の確保に加えて、電源品質の確保が可能となり、それらの両立が可能となる。 As described above, by incorporating a decoupling capacitor of 1000 pF or more directly under the CPU 101 and the memory 102, it is possible to ensure power quality in addition to ensuring signal quality, and to achieve both of them.

次に、本発明の他の実施形態について、図２を参照して説明する。本実施形態は、図１に示す実施形態に対し、直列終端抵抗１０３ａとして、チップ部品を使用し、信号品質補償用キャパシタ１０４ａとして、チップ部品を使用した点が異なる。即ち、チップ部品としての直列終端抵抗１０３ａの一端がメモリ１０２にスルーホール２４ｅ及び導電層２３ｂを介して接続されており、直列終端抵抗１０３ａの他端がスルーホール２４ａに導電層２３ｃを介して接続されている。また、チップ部品としての信号品質補償用キャパシタ１０４ａの一端が、導電層２３ｈを介してスルーホール２４ａに接続され、他端が導電層２３ｉ及びスルーホール２４ｆを介してグランド層２２に接続されている。 Next, another embodiment of the present invention will be described with reference to FIG. This embodiment is different from the embodiment shown in FIG. 1 in that a chip component is used as the series termination resistor 103a and a chip component is used as the signal quality compensation capacitor 104a. That is, one end of the series termination resistor 103a as a chip component is connected to the memory 102 via the through hole 24e and the conductive layer 23b, and the other end of the series termination resistor 103a is connected to the through hole 24a via the conductive layer 23c. Has been. Also, one end of the signal quality compensating capacitor 104a as a chip component is connected to the through hole 24a via the conductive layer 23h, and the other end is connected to the ground layer 22 via the conductive layer 23i and the through hole 24f. .

このように、本実施形態では、直列終端抵抗１０３ａ及び信号品質補償用キャパシタ１０４ａとして、チップ部品を絶縁基板１００内に内蔵したため、第３のデカップリングキャパシタは内蔵していない。 As described above, in this embodiment, since the chip component is built in the insulating substrate 100 as the series termination resistor 103a and the signal quality compensation capacitor 104a, the third decoupling capacitor is not built.

本実施形態では、直列終端抵抗１０３ａ及び信号品質補償用キャパシタ１０４ａを、汎用品のチップ部品としているため、製造が容易である。また、チップ部品の方が精度も高くなるため、配線設計上、特に精度が必要と考えられる場合は効果的である。しかし、直列終端抵抗１０３ａ及び信号品質補償用キャパシタ１０４ａのチップ部品が、並列終端抵抗１０５の直下に重ねて配置されているので、絶縁基板１００の厚さが厚くなってしまう。なお、使用する絶縁基板１００の厚さの制限により、直列終端抵抗１０３ａ及び信号品質補償用キャパシタ１０４ａの２個のチップ部品を重ねて配置できない場合は、２個のチップ部品の平面的な位置をずらして配置してもよい。また、直列終端膜抵抗と信号品質補償用膜キャパシタの両方ではなく、いずれか一方をチップ部品とすることもできる。 In the present embodiment, the series termination resistor 103a and the signal quality compensation capacitor 104a are general-purpose chip components, so that the manufacturing is easy. In addition, since the accuracy of the chip component is higher, it is effective when it is considered that accuracy is particularly necessary in wiring design. However, since the chip components of the series termination resistor 103a and the signal quality compensation capacitor 104a are arranged directly below the parallel termination resistor 105, the thickness of the insulating substrate 100 is increased. If the two chip components, the series termination resistor 103a and the signal quality compensation capacitor 104a, cannot be placed on top of each other due to the limitation of the thickness of the insulating substrate 100 to be used, the planar position of the two chip components is determined. It may be shifted. Further, instead of both the series termination film resistor and the signal quality compensation film capacitor, either one can be a chip component.

なお、直列終端抵抗は、±５％以下の高精度が要求される場合は、チップ部品（直列終端抵抗１０３ａ）を使用し、±５％より悪い精度でよい場合は、膜部品（直列終端抵抗１０３ｂ）を使用するというように、使い分けることができる。 The series termination resistor uses a chip component (series termination resistor 103a) when high accuracy of ± 5% or less is required, and a membrane component (series termination resistor) when accuracy less than ± 5% is acceptable. 103b) can be used.

なお、上記各実施形態において、グランド層２２が絶縁基板１００の裏面に形成されているが、このグランド層２２は、絶縁基板１００の内部に設けたり、また、複数層に分割して設けても良い。 In each of the above embodiments, the ground layer 22 is formed on the back surface of the insulating substrate 100. However, the ground layer 22 may be provided inside the insulating substrate 100, or may be provided in a plurality of layers. good.

本発明の実施形態に係る部品内蔵実装基板を示す断面図である。It is sectional drawing which shows the component built-in mounting board which concerns on embodiment of this invention. 本発明の他の実施形態に係る部品内蔵実装基板を示す断面図である。It is sectional drawing which shows the component built-in mounting board which concerns on other embodiment of this invention. ＣＰＵ−メモリ間の配線トポロジを示す回路図である。It is a circuit diagram which shows the wiring topology between CPU and memory. 従来の部品内蔵実装基板を示す断面図である。It is sectional drawing which shows the conventional component built-in mounting board.

符号の説明Explanation of symbols

１１アドレス線
１２データ線
２１電源層
２２グランド層
１００絶縁基板
１０１ＣＰＵ（メモリコントローラ付）
１０２メモリ
１０３ａ直列終端抵抗（チップ部品）
１０３ｂ直列終端抵抗（膜部品）
１０４ａ信号品質補償用キャパシタ（チップ部品）
１０４ｂ信号品質補償用キャパシタ（膜部品）
１０５並列終端抵抗（チップ部品）
１０６ａ乃至１０６ｃデカップリングキャパシタ（チップ部品） 11 Address line 12 Data line 21 Power supply layer 22 Ground layer 100 Insulating substrate 101 CPU (with memory controller)
102 Memory 103a Series termination resistor (chip component)
103b Series termination resistor (membrane component)
104a Signal quality compensation capacitor (chip parts)
104b Signal quality compensation capacitor (membrane component)
105 Parallel termination resistor (chip component)
106a to 106c Decoupling capacitors (chip parts)

Claims

ＣＰＵとメモリとの間を接続するアドレス線に直列に直列終端抵抗が接続され、前記アドレス線と電源との間に並列終端抵抗が接続され、前記アドレス線と接地との間に信号品質補償用キャパシタが接続され、前記ＣＰＵ及び前記メモリは絶縁基板上に搭載され、前記並列終端抵抗は前記絶縁基板の表面上に搭載され、前記絶縁基板における前記ＣＰＵ及びメモリの直下に夫々一部又は全部が内蔵された第１及び第２のデカップリングキャパシタをさらに備え、前記直列終端抵抗は、前記絶縁基板における前記並列終端抵抗の少なくとも一部の下部に内蔵され、前記信号品質補償用キャパシタは、前記絶縁基板における前記直列終端抵抗の少なくとも一部の下部に内蔵され、前記直列終端抵抗及び前記信号品質補償用キャパシタは、膜部品又はチップ部品であり、この膜部品又はチップ部品は、その面が前記絶縁基板の表面に平行になるように配置され、前記第１及び第２のデカップリングキャパシタは、前記信号品質補償用キャパシタより、大容量であり、前記直列終端抵抗、前記並列終端抵抗、及び前記信号品質補償用キャパシタは、前記ＣＰＵと前記メモリとの間に厚さ方向に並ぶように配置され、前記信号品質補償用キャパシタよりも大容量である第３のデカップリングキャパシタをさらに有し、前記第３のデカップリングキャパシタの下方には、前記信号品質補償用キャパシタがその面を前記絶縁基板の表面に平行にして内蔵されていることを特徴とする部品内蔵実装基板。 A series termination resistor is connected in series to the address line connecting the CPU and the memory, a parallel termination resistor is connected between the address line and the power source, and signal quality compensation is performed between the address line and the ground. A capacitor is connected, the CPU and the memory are mounted on an insulating substrate, the parallel termination resistor is mounted on the surface of the insulating substrate, and a part or all of them are directly below the CPU and the memory on the insulating substrate. The first and second decoupling capacitors are further included, and the series termination resistor is built in at least a part of the parallel termination resistor on the insulating substrate, and the signal quality compensation capacitor is provided on the insulating substrate. Built in at least a part of the series termination resistor on the substrate, the series termination resistor and the signal quality compensation capacitor are film components or It is a chip component, and this membrane component or chip component is arranged so that its surface is parallel to the surface of the insulating substrate, and the first and second decoupling capacitors are more than the signal quality compensation capacitor, a large capacity, the series terminating resistors, the parallel termination resistors, and the signal quality compensation capacitor is placed so as to align in the thickness direction between said CPU memory, the signal quality compensating capacitor A third decoupling capacitor having a larger capacity than the third decoupling capacitor, and the signal quality compensation capacitor is incorporated below the third decoupling capacitor with its surface parallel to the surface of the insulating substrate. A component-embedded mounting board characterized by

前記並列終端抵抗は、チップ部品であることを特徴とする請求項１に記載の部品内蔵実装基板。 The component built-in mounting board according to claim 1, wherein the parallel termination resistor is a chip component.

前記第１及び第２のデカップリングキャパシタは１０００ｐＦ以上、前記信号品質補償用キャパシタは１００ｐＦ以下であることを特徴とする請求項１に記載の部品内蔵実装基板。 2. The component built-in mounting board according to claim 1, wherein the first and second decoupling capacitors are 1000 pF or more, and the signal quality compensation capacitor is 100 pF or less.

前記直列終端抵抗及び前記信号品質補償用キャパシタは、膜部品であることを特徴とする請求項１乃至３のいずれか１項に記載の部品内蔵実装基板。 The series termination resistor and the signal quality compensation capacitor built-in component mounting board according to any one of claims 1 to 3, characterized in that a membrane component.

前記直列終端抵抗は前記信号品質補償用キャパシタよりも薄いことを特徴とする請求項４に記載の部品内蔵実装基板。 The component built-in mounting board according to claim 4 , wherein the series termination resistor is thinner than the signal quality compensation capacitor.

前記第１乃至第３のデカップリングキャパシタは１０００ｐＦ以上、前記信号品質補償用キャパシタは１００ｐＦ以下であることを特徴とする請求項１に記載の部品内蔵実装基板。 2. The component built-in mounting board according to claim 1 , wherein the first to third decoupling capacitors are 1000 pF or more, and the signal quality compensation capacitor is 100 pF or less.

請求項１乃至６のいずれか１項に記載の部品内蔵実装基板を製造する方法において、前記直列終端抵抗は、±５％以下の高精度が要求される場合は、チップ部品を使用し、±５％より悪い精度でよい場合は、膜部品を使用することを特徴とする部品内蔵実装基板の製造方法。 A method of manufacturing a component-embedded mounting board according to any one of claims 1 to 6, wherein the series terminating resistors, if ± 5% or less of a high precision is required, use the chip component, ± A method of manufacturing a component-embedded mounting board, wherein a membrane component is used when accuracy lower than 5% is acceptable.