JP5261738B2 - 半導体装置 - Google Patents
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Description
1)1ワードのビット長にあわせた複数のPEを設けるため、1ワードを1クロックサイクル程度で処理することが可能。
2)ブロック個数b分、1度に複数のワードを処理可能。
3)処理ビット幅は一定であるため、アプリケーションによっては演算に使用しないPEが生ずる。
4)1ワードのビット長dが大きいほど、1ブロックを処理するために必要なPEの個数が増加し、並列度を上げるためにはより多くのハードウェアリソースを必要とする。
5)1ワードを1クロックサイクルで処理する場合には、すべてのワードを処理するためにaクロックサイクルが必要となる。
6)必要なPEの個数は、(d×b)個となる。
1)1ワードに対し、1〜2ビット長のPEを用意するため、1ワードをほぼビット長dと同程度のクロックサイクルで処理することが可能。
2)1回の処理でワード個数(a×b)分、並列に処理が可能。
3)処理ビット幅が可変であるため、アプリケーションにあわせてPEを有効に利用可能。
4)1ワードに必要なPEの個数が少ないため、並列度を上げた場合にもハードウェアリソースをそれほど消費しない。
5)データの処理方向を変える必要がある。
6)すべてのワードを処理するためにはdクロックサイクルが必要となる。
7)必要なPEの個数は、(a×b)個となる。
図1は、本発明の第1の実施の形態に係る半導体装置の構成を示す図である。
図3を参照して、入力データYH,YM,YLがすべて”0”である場合には、ブースデコーダDECは、シフトフラグD、演算フラグN、反転フラグFおよび補数フラグCとしてそれぞれ”0”,”0”,”0”,”0”を出力する。この場合、セレクタセルSELおよびシフト加算回路40では、データX0〜X3とデータY0〜Y3との乗算において、部分積として0が加算される。
図5を参照して、演算フラグN、反転フラグFおよびシフトフラグDがそれぞれ”0”,”0”,”0”である場合には、セレクタセルSELは、部分積Sとして”0”を出力する。
図7を参照して、半導体装置202は、被乗数が4ビット、乗数が4ビットの4ビット×4ビットシリアル乗算器である半導体装置201を、被乗数がmビット、乗数がnビットのmビット×nビットシリアル乗算器に拡張した構成を有している。
Z0=M00
Z1=M10+M01
Z2=M20+M11
Z3=M30+M21
次に、演算処理の流れを説明する。
1)Y0を入力し、ブースのアルゴリズムに従いデコードし、D/N/F/Cフラグをセットする。
2)X0を入力し、X0×Y0の部分積B00を算出する。B00の下位4bitをM00とする。M00がそのままZ0となる。
3)X1を入力し、X1×Y0の部分積B10を算出する。B10の下位4bitおよびB00の上位3bitの和をM10として出力する。
4)X2を入力し、X2×Y0の部分積B20を算出する。B20の下位4bitおよびB10の上位3bitの和をM20として出力する。
5)X3を入力し、X3×Y0の部分積B30を算出する。B30の下位4bitおよびB20の上位3bitの和をM30として出力する。
6)Y1を入力し、ブースのアルゴリズムに従いデコードし、D/N/F/Cフラグをセットする。
7)X0を入力し、X0×Y1の部分積B01を算出する。B01の下位4bitをM01とする。M01およびM10の和をとりZ1とする。
8)X1を入力し、X1×Y1の部分積B11を算出する。B11の下位4bitおよびB01の上位3bitの和をM11とし、M20との和をとりZ2とする。
9)X2を入力し、X2×Y1の部分積B21を算出する。B21の下位4bitおよびB11の上位3bitの和をM21とし、M30との和をとりZ3とする。
1)Ya=010、Yb=000を入力し、ブースのアルゴリズムに従いデコードし、フラグをセットする。
2)X=A0、SRAMIN=B0を入力する。A0×Yaの演算結果としてそのままA0が出力され、A0×Ybの演算結果として”0000”が出力される。
3)ZREGにはキャリー”0”が入力される。Z0としてA0+B0が出力される。
4)X=A1を入力し、SRAMIN=B1を入力する。A1×Yaの演算結果としてそのままA1が出力され、A1×Ybの演算結果として”0000”が出力される。また、ZREGとして1クロック前のクロックタイミングにおいて生成されたキャリーが出力される。
5)ZREGにはキャリーが入力され、Z1としてA1+B1+キャリーが出力される。
1)Ya=110、Yb=111を入力し、ブースのアルゴリズムに従いデコードし、フラグをセットする。
2)X=B0、SRAMIN=A0を入力する。B0×Yaの演算結果としてB0の補数が出力され、B0×Ybの演算結果として”0000”が出力される。
3)ZREGにはキャリー”001”が入力され、Z0としてA0+(−B0)が出力される。
4)X=B1、SRAMIN=A1を入力する。B1×Yaの演算結果としてB1の補数が出力され、B1×Ybの演算結果として”0000”が出力される。また、ZREGとして1クロック前のクロックタイミングにおいて生成されたキャリーが出力される。
5)ZREGにはキャリーが入力され、Z1としてA1+(−B1)+キャリーが出力される。
1)Ya=110、Yb=111を入力し、ブースのアルゴリズムに従いデコードし、フラグをセットする。
2)X=A0、SRAMIN=0を入力する。A0×Yaの演算結果としてA0の補数が出力される。
3)ZREGにはキャリー”001”が入力され、Z0として−A0が出力される。
4)X=A1、SRAMIN=0を入力する。A1×Yaの演算結果としてA1の補数が出力される。また、ZREGとして1クロック前のクロックタイミングにおいて生成されたキャリーが出力される。
5)ZREGにはキャリーが入力され、Z1として−A1+キャリーが出力される。
1)Ya=110、Yb=111を入力し、ブースのアルゴリズムに従いデコードし、フラグをセットする。
2)X=0、SRAMIN=0を入力し、演算結果の上位ビット”000”をキャリーレジスタに保存する。
3)Ya=110、Yb=111を入力し、ブースのアルゴリズムに従いデコードし、フラグをセットする。ただし、キャリーフラグは保存せず前のクロックまでのデータを保持する。
4)X=A0、SRAMIN=0を入力する。A0×Yaの演算結果としてA0の反転データが出力される。
5)Z0として−A0が出力される。
6)X=A1、SRAMIN=0を入力する。A1×Yaの演算結果としてA1の反転データが出力される。
7)Z1としてA1の反転データが出力される。
1)Ya=011、Yb=000を入力し、ブースのアルゴリズムに従いデコードし、F2フラグを1にセットする。
2)Ya=011、Yb=000を入力し、ブースのアルゴリズムに従いデコードし、フラグをセットする。
3)X=A0、SRAMIN=0を入力する。A0×Yaの演算結果としてA0を1ビットシフトしたデータが出力される。
4)キャリーレジスタにはA0の最上位ビットが保存され、Z0としてA0の下位3ビットおよび”0”が出力される。
5)X=A1、SRAMIN=0を入力する。A1×Yaの演算結果としてA1を1ビットシフトしたデータが出力される。
6)Z1としてA1の下位3ビットおよびA0の最上位ビットが出力される。
1)Ya=000、Yb=010を入力し、ブースのアルゴリズムに従いデコードし、F2フラグを0にセットする。
2)Ya=000、Yb=010を入力し、ブースのアルゴリズムに従いデコードし、フラグをセットする。
3)X=A0、SRAMIN=0を入力する。A0×Yaの演算結果としてA0を2ビットシフトしたデータが出力される。
4)キャリーレジスタにはA0の上位2ビットが保存され、Z0としてA0の下位2ビットおよび”0”が出力される。
5)X=A1、SRAMIN=0を入力する。A1×Yaの演算結果としてA1を2ビットシフトしたデータが出力される。
6)Z1としてA1の下位2ビットおよびA0の上位2ビットが出力される。
1)Ya=111、Yb=011を入力し、ブースのアルゴリズムに従いデコードし、F2フラグを1にセットする。
2)Ya=111、Yb=011を入力し、ブースのアルゴリズムに従いデコードし、フラグをセットする。
3)X=A0、SRAMIN=0を入力する。A0×Yaの演算結果として”0000”、A0×Ybの演算結果としてA0を3ビットシフトしたデータが出力される。
4)キャリーレジスタにはA0の上位3ビットが保存され、Z0としてA0の下位1ビットおよび”000”が出力される。
5)X=A1、SRAMIN=0を入力する。A1×Yaの演算結果として”0000”が出力され、A1×Ybの演算結果としてA1を3ビットシフトしたデータが出力される。
6)Z1としてA1の下位1ビットおよびA0の上位3ビットが出力される。
本実施の形態は、第1の実施の形態に係る半導体装置と比べて演算方法を変更した半導体装置に関する。以下で説明する内容以外は第1の実施の形態に係る半導体装置と同様である。
図17を参照して、半導体装置203は、加減算部96と、テーブル部93,94と、出力演算部95とを備える。加減算部96は、加算部91と、減算部92とを含む。
nビット×nビットの乗算を行なう際に、乗算結果をすべて事前に計算し、テーブルに格納しておけば、乗算は1回のテーブル参照によって行なうことができる。
X×Y=((X+Y)2−(X−Y)2)/4 ・・・(2)
(n+1)ビットのデータの平方を事前に計算しておき、計算結果をテーブルに格納しておくことにより、XおよびYの乗算を、式(1)では2回のテーブル参照と3回の加減算とにより実現することができる。また、式(2)では3回のテーブル参照と3回の加減算とにより実現することができる。また、テーブルの大きさを2n+1×(2×n+2)ビット程度と小さくすることができる。
X+Yが奇数のとき、X×Y=((X+Y−1)/2)2−((X−Y−1)/2)2+Y ・・・(4)
X+Yが偶数のときは、X−Yも必ず偶数になる。また、(X+Y)および(X−Y)は、2進数で表記した場合には、必ず最下位ビットが”0”となる。すなわち、((X+Y)/2)の演算、および((X−Y)/2)の演算では、余りが発生せず、演算結果は必ずnビット以下になる。したがって、式(3)を実行する際に、n2すなわちnビット×nビットの演算を行なうためのテーブルを設ければよく、テーブルの大きさを、2n+1×(2×n+2)ビットからさらに2n×2×nビットと小さくすることができる。
加算部91は、データXおよびデータYを加算し、加算結果から1を減算した和データをテーブル部93へ出力する。
Claims (3)
- 乗数を示す3ビットの第1の乗数データを受けて、ブースのアルゴリズムに従い、シフトフラグ、反転フラグおよび演算フラグを出力する第1のデコーダと、
被乗数を示す2ビットの第1の被乗数データと、前記シフトフラグ、前記反転フラグおよび前記演算フラグとを受けて、前記シフトフラグに基づいて前記第1の被乗数データの上位ビットおよび下位ビットのいずれかを選択し、前記選択したビットを前記反転フラグに基づいて反転または非反転し、前記反転または非反転されたデータおよび所定の論理レベルのデータのいずれかを前記演算フラグに基づいて選択し、前記第1の乗数データおよび前記第1の被乗数データの部分積を示す部分積データとして出力する第1の部分積算出部とを備える半導体装置。 - 前記第1の被乗数データは、下位ビットである第1の被乗数ビットと、上位ビットである第2の被乗数ビットとを有し、
前記第1のデコーダは、前記第1の乗数データを受けて、ブースのアルゴリズムに従い、補数フラグをさらに出力し、
前記半導体装置は、さらに、
前記第2の被乗数ビットが下位ビットであり、第3の被乗数ビットが上位ビットである第2の被乗数データと、前記シフトフラグ、前記反転フラグおよび前記演算フラグとを受けて、前記シフトフラグに基づいて前記第2の被乗数データの上位ビットおよび下位ビットのいずれかを選択し、前記選択したビットを前記反転フラグに基づいて反転または非反転し、前記反転または非反転されたデータおよび所定の論理レベルのデータのいずれかを前記演算フラグに基づいて選択し、前記第1の乗数データおよび前記第2の被乗数データの部分積を示す部分積データとして出力する第2の部分積算出部と、
前記第1の部分積算出部から受けた前記部分積データおよび前記第2の部分積算出部から受けた前記部分積データに対して前記補数フラグに基づいて補数処理を実行し、各前記部分積データを加算する部分積加算部を備える請求項1に記載の半導体装置。 - 前記第1の乗数データは、最下位ビットである第1の乗数ビットと、2ビット目である第2の乗数ビットと、最上位ビットである第3の乗数ビットとを有し、
前記半導体装置は、さらに、
前記第3の乗数ビットが最下位ビットである3ビットの第2の乗数データを受けて、ブースのアルゴリズムに従い、シフトフラグ、反転フラグ、演算フラグおよび補数フラグを出力する第2のデコーダと、
前記第1の被乗数データと、前記第2のデコーダからの前記シフトフラグ、前記反転フラグおよび前記演算フラグとを受けて、前記シフトフラグに基づいて前記第1の被乗数データの上位ビットおよび下位ビットのいずれかを選択し、前記選択したビットを前記反転フラグに基づいて反転または非反転し、前記反転または非反転されたデータおよび所定の論理レベルのデータのいずれかを前記演算フラグに基づいて選択し、前記第2の乗数データおよび前記第1の被乗数データの部分積を示す部分積データとして出力する第3の部分積算出部と、
前記第2の被乗数データと、前記第2のデコーダからの前記シフトフラグ、前記反転フラグおよび前記演算フラグとを受けて、前記シフトフラグに基づいて前記第2の被乗数データの上位ビットおよび下位ビットのいずれかを選択し、前記選択したビットを前記反転フラグに基づいて反転または非反転し、前記反転または非反転されたデータおよび所定の論理レベルのデータのいずれかを前記演算フラグに基づいて選択し、前記第2の乗数データおよび前記第2の被乗数データの部分積を示す部分積データとして出力する第4の部分積算出部とを備え、
前記部分積加算部は、前記第1の部分積算出部から受けた前記部分積データおよび前記第2の部分積算出部から受けた前記部分積データに対して前記第1のデコーダから受けた前記補数フラグに基づいて補数処理を実行し、前記第3の部分積算出部から受けた前記部分積データおよび前記第4の部分積算出部から受けた前記部分積データに対して前記第2のデコーダから受けた前記補数フラグに基づいて補数処理を実行し、各前記部分積データを加算する請求項2に記載の半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009006947A JP5261738B2 (ja) | 2009-01-15 | 2009-01-15 | 半導体装置 |
US12/687,756 US20100179976A1 (en) | 2009-01-15 | 2010-01-14 | Semiconductor device performing operational processing |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2009006947A JP5261738B2 (ja) | 2009-01-15 | 2009-01-15 | 半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010165179A JP2010165179A (ja) | 2010-07-29 |
JP5261738B2 true JP5261738B2 (ja) | 2013-08-14 |
Family
ID=42319771
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009006947A Expired - Fee Related JP5261738B2 (ja) | 2009-01-15 | 2009-01-15 | 半導体装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US20100179976A1 (ja) |
JP (1) | JP5261738B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6219631B2 (ja) * | 2013-07-29 | 2017-10-25 | 学校法人明星学苑 | 論理演算装置 |
Family Cites Families (22)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5347739A (en) * | 1976-10-13 | 1978-04-28 | Nippon Telegr & Teleph Corp <Ntt> | Arithmetic system |
US4785393A (en) * | 1984-07-09 | 1988-11-15 | Advanced Micro Devices, Inc. | 32-Bit extended function arithmetic-logic unit on a single chip |
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JPS62216034A (ja) * | 1986-03-18 | 1987-09-22 | Oki Electric Ind Co Ltd | 並列乗算器 |
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JPH03142627A (ja) * | 1989-10-24 | 1991-06-18 | Bipolar Integrated Technol Inc | 集積浮動小数点乗算器アーキテクチャ |
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JPH05108308A (ja) * | 1991-10-14 | 1993-04-30 | Fujitsu Ltd | 乗算回路 |
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JP3153370B2 (ja) * | 1993-01-14 | 2001-04-09 | 三菱電機株式会社 | 乗算装置 |
JPH07122847B2 (ja) * | 1993-05-14 | 1995-12-25 | 松下電器産業株式会社 | 演算処理装置 |
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JPH11161472A (ja) * | 1997-11-28 | 1999-06-18 | Matsushita Electric Ind Co Ltd | ディジタル乗算装置 |
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-
2009
- 2009-01-15 JP JP2009006947A patent/JP5261738B2/ja not_active Expired - Fee Related
-
2010
- 2010-01-14 US US12/687,756 patent/US20100179976A1/en not_active Abandoned
Also Published As
Publication number | Publication date |
---|---|
JP2010165179A (ja) | 2010-07-29 |
US20100179976A1 (en) | 2010-07-15 |
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Date | Code | Title | Description |
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A711 | Notification of change in applicant |
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|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20120113 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20120113 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130305 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130402 |
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A61 | First payment of annual fees (during grant procedure) |
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|
R150 | Certificate of patent or registration of utility model |
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|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
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R250 | Receipt of annual fees |
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