JP5257547B2 - Self-scanning light emitting element array, optical writing head, and image forming apparatus - Google Patents
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Description
本発明は、自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置に関する。 The present invention relates to a self-scanning light emitting element array, an optical writing head, and an image forming apparatus.
密着型イメージセンサやプリンタなどの書込みヘッドに、面発光素子アレイが利用されている。典型的な面発光素子アレイは、１つの基板上に線形に配列された複数の発光素子を集積して構成される。面発光素子の代表的なものとして、発光ダイオード（ＬＥＤ）、発光サイリスタ、レーザダイオードが知られている。その中で発光サイリスタは、ＧａＡｓやＡｌＧａＡｓなどの化合物半導体層をｐｎｐｎ構造に積層し、ゲートに駆動電流を印加することで、アノード・カソード間に電流を流し発光させるものである。こうした発光サイリスタを基板上に集積し、各発光サイリスタを順次点灯させる自己走査型の発光素子アレイが特許文献１に開示されている。
A surface light emitting element array is used for a writing head such as a contact image sensor or a printer. A typical surface light emitting element array is configured by integrating a plurality of light emitting elements arranged linearly on one substrate. As a typical surface light emitting device, a light emitting diode (LED), a light emitting thyristor, and a laser diode are known. Among them, a light emitting thyristor is one in which a compound semiconductor layer such as GaAs or AlGaAs is stacked in a pnpn structure, and a driving current is applied to a gate to cause a current to flow between an anode and a cathode to emit light.
本発明は、高出力化を図る自己走査型発光素子アレイ、光書込みヘッドおよび画像形成装置を提供することを目的とする。 It is an object of the present invention to provide a self-scanning light emitting element array, an optical writing head, and an image forming apparatus that achieve high output.
請求項１は、電流狭窄層を含む半導体の積層構造内に発光部サイリスタ及びシフト部サイリスタを備え、前記発光部サイリスタは、前記積層構造の側面から前記電流狭窄層が酸化され形成された電流狭窄構造を有し、前記シフト部サイリスタは、前記シフト部サイリスタのアノードとカソード間に位置する前記電流狭窄層の領域が前記酸化によって酸化されない位置に形成されている自己走査型発光素子アレイ。
請求項２は、前記シフト部サイリスタは、前記発光部サイリスタよりも前記積層構造の側面から遠い位置に形成されている、請求項１に記載の自己走査型発光素子アレイ。
請求項３は、請求項１または請求項２に記載の自己走査型発光素子アレイを用いた光書き込みヘッド。
請求項４は、請求項３に記載の光書き込みヘッドを備えた画像形成装置。
According to another aspect of the present invention, a light emitting unit thyristor and a shift unit thyristor are provided in a semiconductor stacked structure including a current confining layer, and the light emitting unit thyristor is formed by oxidizing the current confining layer from a side surface of the stacked structure. A self-scanning light-emitting element array having a structure, wherein the shift unit thyristor is formed at a position where a region of the current confinement layer located between an anode and a cathode of the shift unit thyristor is not oxidized by the oxidation.
The self-scanning light emitting element array according to
A third aspect of the present invention is an optical writing head using the self-scanning light emitting element array according to the first or second aspect.
According to a fourth aspect of the present invention, there is provided an image forming apparatus comprising the optical writing head according to the third aspect.
請求項１によれば、電流狭窄構造の形成に起因するシフト部サイリスタのスイッチング動作の低下を抑制することができる。
請求項２によれば、寄生サイリスタがオン状態に遷移することを抑制することができる。
According to the first aspect, it is possible to suppress a decrease in the switching operation of the shift unit thyristor due to the formation of the current confinement structure.
According to
多数の発光素子を同一基板上に集積した発光素子アレイは、その駆動用回路等と組み合わせてＬＥＤプリンタ用のプリントヘッドに用いられる光源に利用されている。発光素子としては、例えば発光ダイオード（ＬＥＤ）を１次元的に配列した発光素子アレイでは、外部駆動用回路から画像信号に対応した信号を、一つ一つのＬＥＤに供給しなければならないため、各ＬＥＤに給電するためのボンディングパッドがＬＥＤと同数だけ基板上に必要となる。ところが、ボンドパッドは、通常、面積が大きいため、発光素子アレイチップの面積が必然的に大きくなってしまう。チップ面積が大きくなると、１つのウェハから取得できるチップ数は減少するため、コスト低減化に限界が生じてしまう。 A light-emitting element array in which a large number of light-emitting elements are integrated on the same substrate is used as a light source used in a print head for an LED printer in combination with a drive circuit or the like. As a light emitting element, for example, in a light emitting element array in which light emitting diodes (LEDs) are arranged one-dimensionally, a signal corresponding to an image signal must be supplied to each LED from an external driving circuit. The same number of bonding pads as those for supplying power to the LEDs are required on the substrate. However, since the bond pad usually has a large area, the area of the light emitting element array chip is necessarily increased. When the chip area is increased, the number of chips that can be obtained from one wafer is reduced, which limits the cost reduction.
例えば、Ａ３対応のプリンタの1200dpiプリントヘッドでは、１次元配列されたＬＥＤの数は14,000個以上となり、これと同数のワイヤーをボンドパッドにボンディングする必要がある。ワイヤーボンディングの数が増える程、発光素子アレイの作製にかかるコストが大きくなる。さらに、印刷画像の品質を高めるために、高解像度の発光素子アレイを作成する場合には、ボンドパッド数が増えることによりワイヤボンド数が増加し、チップ面積がさらに大きくなることによりコストが増加し、これに加え、チップ上のボンドパッドのレイアウト自体に限界が見えてくる。 For example, in a 1200 dpi print head of an A3 printer, the number of one-dimensionally arranged LEDs is 14,000 or more, and it is necessary to bond the same number of wires to bond pads. As the number of wire bondings increases, the cost for manufacturing the light emitting element array increases. Furthermore, in order to improve the quality of printed images, when creating a high-resolution light-emitting array, the number of wire bonds increases as the number of bond pads increases, and the cost increases as the chip area increases. In addition to this, there is a limit to the bond pad layout itself on the chip.
３端子構造の発光サイリスタを順次点弧させる自己走査型発光素子アレイでは、基板をアノード、最上層のｎ層をカソードとし、カソード層の直下のｐ層をゲートとするとき、しきい値以上の電流がゲートに流れないと、アノード・カソード間に電流が流れない。自己走査型発光装置（以下、ＳＬＥＤ（Self-scanning Light Emitting Device）と呼ぶ）は、このような性質をもつサイリスタをスイッチ素子として１次元的にアレイ化したシフト部サイリスタと、さらにサイリスタを発光素子として１次元的にアレイ化した発光部サイリスタとを同一基板上に集積したものである。 In a self-scanning light-emitting element array in which light-emitting thyristors having a three-terminal structure are sequentially fired, when the substrate is an anode, the uppermost n layer is a cathode, and the p layer immediately below the cathode layer is a gate, If no current flows to the gate, no current flows between the anode and the cathode. A self-scanning light emitting device (hereinafter referred to as SLED (Self-scanning Light Emitting Device)) is a shift unit thyristor in which a thyristor having such properties is one-dimensionally arrayed as a switch element, and further, the thyristor is used as a light emitting element. And a light emitting unit thyristor arrayed one-dimensionally on the same substrate.
ＳＬＥＤでは、１つ１つの発光サイリスタに対応したボンドパッドを設ける必要はなく、チップの片側もしくは両側に配置されたボンドパッドに、矩形電圧を給電することにより、発光部サイリスタを端から順次点弧（自己走査）させることができる。従って、ＳＬＥＤにおいては、解像度を上げても、ボンドパッドをチップの端に寄せることができ、ボンドパッド数の増加とそれによるチップ面積の拡大、ワイヤボンド数の増加によるコストアップを回避することができる。 In the SLED, there is no need to provide a bond pad corresponding to each light emitting thyristor, and by sequentially supplying a rectangular voltage to the bond pads arranged on one side or both sides of the chip, the light emitting unit thyristors are sequentially fired from the end. (Self-scanning). Therefore, in the SLED, even if the resolution is increased, the bond pad can be brought close to the end of the chip, and the increase in the number of bond pads and the resulting increase in the chip area and the increase in the number of wire bonds can be avoided. it can.
以下、本発明の実施の形態について図面を参照して説明する。本実施の態様では、ｐｎｐｎ構造の発光サイリスタを有するＳＬＥＤを例示する。ｐｎｐｎを構成する半導体層は、ＩＩＩ−Ｖ族化合物半導体によって構成されるが、本実施の形態では、化合物半導体として、ＧａＡｓ、ＡｌＧａＡｓ、ＡｌＡｓを用いる。なお、図面のスケールは、発明の特徴を分かり易くするために強調しており、必ずしも実際のデバイスのスケールと同一ではないことに留意すべきである。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In this embodiment, an SLED having a light-emitting thyristor having a pnpn structure is illustrated. The semiconductor layer constituting pnpn is made of a III-V group compound semiconductor. In this embodiment, GaAs, AlGaAs, and AlAs are used as the compound semiconductor. It should be noted that the scale of the drawings is emphasized for easy understanding of the features of the invention and is not necessarily the same as the scale of an actual device.
図１は、本発明の第１の実施例に係るＳＬＥＤの一部の平面図、図２は、図１に示すＳＬＥＤの１つの島のＡ１−Ａ１線、Ａ２−Ａ２線およびＡ３−Ａ３線断面図、図３は、図１に示すＳＬＥＤの等価回路である。 FIG. 1 is a plan view of a part of the SLED according to the first embodiment of the present invention, and FIG. 2 is an A1-A1 line, an A2-A2 line, and an A3-A3 line of one island of the SLED shown in FIG. Sectional drawing and FIG. 3 are equivalent circuits of SLED shown in FIG.
先ず、図３を参照すると、ここには、ＳＬＥＤ１０の一部として４つの発光素子に関する等価回路が示されている。Ln-1、Ln、Ln+1、Ln+2は発光部サイリスタ、Tn-1、Tn、Tn+1、Tn+2はシフト部サイリスタ、Gn-1、Gn、Gn+1、Gn+2は発光部サイリスタおよびシフト部サイリスタの共通のゲート、RGはゲート負荷抵抗、Dn-2、Dn-1、Dn、Dn+1は結合ダイオード、PTn-1、PTn、PTn+1、PTn+2は結合ダイオードのカソード電極直下に形成される寄生サイリスタ、Φ１は奇数ビット転送ライン、Φ２は偶数ビット転送ライン、ΦＩは発光信号ライン、VGAはゲートラインである。ここで、nは、正の整数である。また、以下の説明において、発光部サイリスタ、シフト部サイリスタ、寄生サイリスタを総称するときは、発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiと称する。 First, referring to FIG. 3, there is shown an equivalent circuit for four light emitting elements as a part of the SLED 10. Ln-1, Ln, Ln + 1, Ln + 2 are light emitting unit thyristors, Tn-1, Tn, Tn + 1, Tn + 2 are shift unit thyristors, Gn-1, Gn, Gn + 1, Gn + 2 are Common gate for light emitting thyristor and shift thyristor, RG is gate load resistance, Dn-2, Dn-1, Dn, Dn + 1 are coupling diodes, PTn-1, PTn, PTn + 1, PTn + 2 are A parasitic thyristor formed immediately below the cathode electrode of the coupling diode, Φ1 is an odd bit transfer line, Φ2 is an even bit transfer line, ΦI is a light emission signal line, and VGA is a gate line. Here, n is a positive integer. In the following description, the light emitting unit thyristor, the shift unit thyristor, and the parasitic thyristor are collectively referred to as the light emitting unit thyristor Li, the shift unit thyristor Ti, and the parasitic thyristor PTi.
ＳＬＥＤの転送機能について、簡単に説明する。今、シフト部サイリスタTnがオン状態にあるとする。このときのシフト部サイリスタTnのゲートGnの電位は、-0.2Ｖ程度まで引き上げられ、結合ダイオードDnの両端には、拡散電位分の約1.5Ｖの電位差が発生する。このため、Gn+1＝Gn−1.5Ｖ＝−1.7Ｖ、Gn+2＝Gn+1−1.5Ｖ＝−3.2Ｖとなる。 The SLED transfer function will be briefly described. Now, it is assumed that the shift unit thyristor Tn is in the on state. At this time, the potential of the gate Gn of the shift unit thyristor Tn is raised to about −0.2 V, and a potential difference of about 1.5 V corresponding to the diffusion potential is generated at both ends of the coupling diode Dn. Therefore, Gn + 1 = Gn−1.5V = −1.7V and Gn + 2 = Gn + 1−1.5V = −3.2V.
シフト部サイリスタTnが点弧しているときの、ゲートの電位分布を図４に示す。また、図５に、ゲートに供給されるゲートラインVGAの電圧波形と、奇数ビット転送ラインΦ１、偶数ビット転送ラインΦ２、および発光信号ラインΦIに供給される周期Ｔの矩形電圧を示す。奇数ビット転送ラインΦ１と偶数ビット転送ラインΦ２がともにローレベルになっている時間を重なり時間と呼び、これをtaで表わしている。 FIG. 4 shows the potential distribution of the gate when the shift unit thyristor Tn is ignited. FIG. 5 shows a voltage waveform of the gate line VGA supplied to the gate, and a rectangular voltage having a period T supplied to the odd-numbered bit transfer line Φ1, the even-numbered bit transfer line Φ2, and the light emission signal line ΦI. The time during which both the odd-numbered bit transfer line Φ1 and the even-numbered bit transfer line Φ2 are at the low level is referred to as the overlap time, and this is represented by ta.
ゲートラインVGAの電圧と、転送ラインΦ１、Φ２、ΦＩに供給される電圧を−3.3Ｖとすると、シフト部サイリスタTn+2のゲート・カソード間には、0.1Ｖ程度しか印加されない。サイリスタをオンさせるためには、少なくともゲート・カソード間に拡散電位以上の電圧が印加され、かつカソード・アノード間に保持電流以上の電流が流される必要がある。このため、シフト部サイリスタTn+2は点弧できない。一方、ゲートGnよりも左側にあるダイオードDn-1には、逆バイアスがかかるので、ゲートGn-1の電位はゲートラインVGAの電圧程度（約−3.3Ｖ）となるため、シフト部サイリスタTn-1はオンすることはできない。こうして、奇数ビット転送ラインΦ１が−3.3Ｖで、シフト部サイリスタTnがオンしている際に、偶数ビット転送ラインΦ２を0Ｖから−3.3Ｖに下げると、隣のシフト部サイリスタTn+1のみが点弧する。その後、奇数ビット転送ラインΦ１を0Ｖに上昇させると、シフト部サイリスタTnはオフされ、シフト部サイリスタTnからTn+1へのオン状態の転送が可能となる。 If the voltage of the gate line VGA and the voltage supplied to the transfer lines Φ1, Φ2, and ΦI are −3.3V, only about 0.1V is applied between the gate and cathode of the shift unit thyristor Tn + 2. In order to turn on the thyristor, it is necessary that at least a voltage higher than the diffusion potential be applied between the gate and the cathode, and a current higher than the holding current flow between the cathode and the anode. For this reason, the shift unit thyristor Tn + 2 cannot be ignited. On the other hand, a reverse bias is applied to the diode Dn-1 on the left side of the gate Gn, so that the potential of the gate Gn-1 is about the voltage of the gate line VGA (about -3.3 V), so that the shift unit thyristor Tn- 1 cannot be turned on. Thus, when the odd bit transfer line Φ1 is −3.3V and the shift unit thyristor Tn is on, if the even bit transfer line Φ2 is lowered from 0V to −3.3V, only the adjacent shift unit thyristor Tn + 1 is present. Fire. Thereafter, when the odd-bit transfer line Φ1 is raised to 0V, the shift unit thyristor Tn is turned off, and the on-state transfer from the shift unit thyristor Tn to Tn + 1 becomes possible.
シフト部サイリスタTnがオンしているとき、ゲート電位Gnが最も高い電圧に引き上げられている。従って、奇数ビット転送ラインΦ１を0Ｖから-3.3Ｖに下げると、発光部サイリスタLnのみがオンして発光する。すなわち、シフト部サイリスタの列が左から右側へ順次点弧状態が転送され、シフト部サイリスタがオン状態であるビットの発光部サイリスタのみ、外部からの発光信号ラインΦIに入力された0、1データにしたがって、オンするか否かが決まる。これによって、0、1データが発光または非発光の情報に変換される。 When the shift unit thyristor Tn is on, the gate potential Gn is raised to the highest voltage. Therefore, when the odd-bit transfer line Φ1 is lowered from 0V to −3.3V, only the light emitting unit thyristor Ln is turned on to emit light. In other words, the row of the thyristor of the shift unit is sequentially transferred from the left to the right, and only the light-emitting unit thyristor of the bit in which the shift unit thyristor is in the ON state is input with the 0, 1 data input to the external emission signal line ΦI To determine whether to turn it on. As a result, the 0, 1 data is converted into light emitting or non-light emitting information.
図１には、図３に示す４ビットの素子に対応する素子アレイの平面図が示されている。ＳＬＥＤは、ｐ型のＧａＡｓ半導体基板上に、これと格子整合するようにｐｎｐｎ構造の半導体層をエピタキシャル成長することにより形成される。半導体基板上には、半導体層をエッチングすることで、各素子に対応する島すなわちメサが形成される。図１には、図３の回路に対応して、４つの島Sn-1、Sn、Sn+1、Sn+2が形成され、これらの島Sn-1、Sn、Sn+1、Sn+2が線形に配列されている。１つの島には、発光部サイリスタLiと、シフト部サイリスタTiと、結合ダイオードDi直下の寄生サイリスタPTiが形成される。 FIG. 1 is a plan view of an element array corresponding to the 4-bit element shown in FIG. The SLED is formed by epitaxially growing a semiconductor layer having a pnpn structure on a p-type GaAs semiconductor substrate so as to lattice match with the p-type GaAs semiconductor substrate. On the semiconductor substrate, islands or mesas corresponding to the respective elements are formed by etching the semiconductor layer. In FIG. 1, four islands Sn-1, Sn, Sn + 1, Sn + 2 are formed corresponding to the circuit of FIG. 3, and these islands Sn-1, Sn, Sn + 1, Sn + 2 are formed. Are arranged linearly. In one island, a light emitting thyristor Li, a shift thyristor Ti, and a parasitic thyristor PTi immediately below the coupling diode Di are formed.
図２（Ａ）、（Ｂ）、（Ｃ）は、島Sn+1に形成された発光部サイリスタLn+1、シフト部サイリスタTn+1、結合ダイオードDn+1直下の寄生サイリスタPTn+2の断面構造をそれぞれ示している。図２（Ａ）に示すように、ｐ型のＧａＡｓ基板２０上には、所定の膜厚、所定のドーパント濃度を有するｐ型のＡｌＧａＡｓを含むアノード層２２、所定の膜厚、所定のドーパント濃度を有するｎ型のＡｌＧａＡｓからなるゲート層２４、所定の膜厚、所定のドーパント濃度を有するｐ型のＡｌＧａＡｓからなるゲート層２６、および所定の膜厚、所定のドーパント濃度を有するｎ型のＧａＡｓまたはＡｌＧａＡｓからなるカソード層２８Ｌが形成される。島Sn+1、すなわちメサＭは、ｐ型のゲート層２６からアノード層２２の一部もしくは基板２０に至るまで半導体層をエッチングすることことにより矩形状に加工され、島Sn+1の最上層であるカソード層は、発光部サイリスタLn+1、シフト部サイリスタTn+1、寄生サイリスタPTn+2においてそれぞれ個別に分離されている。発光部サイリスタLn+1のカソード層２８Ｌは、島Sn+1の底部側に形成され、このカソード層２８Ｌ上には、これと電気的に接続されるカソード電極３２Ｌが形成される。カソード電極３２Ｌは、好ましくは枠状に加工され、カソード電極３２Ｌの中央には、光を出射する矩形状の光出射口３４が形成される。また、基板２０の裏面には、グランド電位を供給する共通のアノード電極４０が形成される。
2A, 2B, and 2C show the light emitting unit thyristor Ln + 1, the shift unit thyristor Tn + 1, and the parasitic thyristor PTn + 2 immediately below the coupling diode Dn + 1 formed on the island Sn + 1. Each of the cross-sectional structures is shown. As shown in FIG. 2A, an
島Sn+1において、アノード層２２の一部には、ｐ型のＡｌＡｓまたはＡｌ組成比が例えば９８％以上のｐ型のＡｌＧａＡｓから成る電流狭窄層３０が挿入される。好ましくは、電流狭窄層３０は、アノード層２２内において、相対的にＡｌ組成が小さいＡｌＧａＡｓ層によってサンドイッチされている。さらに電流狭窄層３０を構成するＡｌＡｓまたはＡｌＧａＡｓのＡｌ組成は、他の半導体層２４、２６、２８ＬのＡｌ組成よりも著しく大きい。こうすることで、電流狭窄層３０を酸化したとき、電流狭窄層３０に選択的に酸化された酸化領域３０Ａと非酸化領域３０Ｂとが形成される。電流狭窄層３０の酸化は、例えば水蒸気酸化アニールを用いて行われ、これにより、メサＭの側面において露出された電流狭窄層３０の一部が酸化される。例えば、図１に示す矩形状のメサＭの全ての側面から電流狭窄層３０が酸化されると、メサＭの側面から一定距離だけ酸化が進行し、メサＭの外形を反映した酸化領域３０Ａと、酸化領域３０Ａによって囲まれた非酸化領域３０Ｂとが形成される。各島において破線で示す線Ｋは、酸化領域３０Ａと非酸化領域３０Ｂとの境界を表している。
In the island Sn + 1, a
発光部サイリスタLnのカソード層２８Ｌの直下には、非酸化領域３０Ｂが重複される。ここでの重複とは、カソード層２８Ｌを基板の真上方向から投影して見たとき、カソード層２８Ｌが非酸化領域３０Ｂと重なり合う関係にあることを意味である。カソード層２８Ｌは、非酸化領域３０Ｂの全部と重複し、かつ酸化領域３０Ａの一部と重複するものであってもよい。但し、好ましくは、カソード層２８Ｌと非酸化領域３０Ｂとが重複する面積比は、カソード層２８Ｌと酸化領域３０Ａとが重複する面積比よりも大きい。酸化領域３０Ａは、電気的に高抵抗領域であり、非酸化領域３０Ｂは導電領域であるため、アノード電極４０から注入された電子より移動度の低いキャリア（正孔）は、非酸化領域３０Ｂ内に閉じ込められ、高密度な状態でｎ型のゲート層２４に注入される。図２（Ａ）に示すように、メサＭの外周に酸化領域３０Ａを形成することで、キャリアがメサＭの側面の表面準位にトラップされることが抑制され、リーク電流が抑制される。この結果、ゲート層２４、２６における正孔と電子との再結合確率が増加され、発光効率が改善され高出力化が可能になる。
The
シフト部サイリスタTn+1は、図２（Ｂ）に示すように、発光部サイリスタLn+1と半導体層２２、２４、２６を共通にし、最上層のカソード層２８Ｔが発光部サイリスタLn+1のカソード層２８Ｌから分離されている。ここでは、カソード層２８Ｔは、島Sn+1のほぼ中央に矩形状に形成され、カソード層２８Ｔ上には、矩形状のカソード電極３２Ｔが形成される。カソード層２８Ｔの直下には、電流狭窄層３０の非酸化領域３０Ｂが重複され、より好ましくは、カソード層２８Ｔの直下には、酸化領域３０Ａが形成されない。カソード層２８Ｔの直下に酸化領域３０Ａが形成されると、アノード・カソード間の抵抗が高くなるため好ましくない。このため、非酸化領域３０Ｂと重複させるようにし、電流狭窄層３０による酸化領域３０Ａの影響がシフト部サイリスタTn+1に生じないようにする。
As shown in FIG. 2B, the shift unit thyristor Tn + 1 shares the light emitting unit thyristor Ln + 1 and the semiconductor layers 22, 24, and 26, and the
結合ダイオードDn+1は、島Sn+1の上部に形成される。図２（Ｃ）に示すように、結合ダイオードDn+1は、ゲート層２６とカソード層２８ＰＴとのＰＮ接合によって構成される。また、結合ダイオードDn+1のアノードは、発光部サイリスタLn+1とシフト部サイリスタTn+1に共通のゲートGn+1に接続される。結合ダイオードDn+1の直下には、さらにｎ型のゲート層２４とｐ型のアノード層２２が形成されるため、そこには、ｐｎｐｎ構造の寄生サイリスタPTn+2が形成される。寄生サイリスタPTｎ+2のカソード層２８ＰＴの直下には、酸化領域３０Ａが重複され、より好ましくは、その直下において酸化領域３０Ａが完全に重複する。カソード層２８ＰＴの直下に電流経路が生じないようにすることで、寄生サイリスタPTn+2を高抵抗化し、寄生サイリスタPTn+2が容易に点弧できないようにする。
The coupling diode Dn + 1 is formed on the island Sn + 1. As shown in FIG. 2C, the coupling diode Dn + 1 is constituted by a PN junction of the
奇数ビットの島Sn、Sn+2のシフト部サイリスタのカソード電極３２Ｔには、奇数ビット転送ラインΦ１が接続され、偶数ビットの島Sn-1、Sn+１のシフト部サイリスタのカソード電極３２Ｔには、偶数ビット転送ラインΦ２が接続される。発光部サイリスタのカソード電極３２Ｌには、発光信号ラインΦＩが接続される。また、基板上には、ゲートラインVGAに接続する島SRが形成される。ゲートラインVGAは、この島SRのｐ型のゲート層２６にコンタクト電極CTを介して電気的に接続され、ゲート負荷抵抗RGは、ｐ型のゲート層２６を利用して形成される。ゲート負荷抵抗RGの出力端は、コンタクトCT1を介して共通のゲート電極に接続されるとともに、隣接する結合ダイオードのカソード電極３２ＰＴに接続される。
An odd-bit transfer line Φ1 is connected to the
発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiの最上層であるｎ型のカソード層は、大きさが異なり、また、電流狭窄層３０が露出しているメサの側面からの距離が異なるため、それぞれのサイリスタの位置によって、電流狭窄層３０の酸化領域３０Ａとの面積比（カソード層と酸化領域との重複する面積比）が異なる。好ましくは寄生サイリスタPTiは、カソード層の直下において大部分が酸化領域３０Ａに重複され、寄生サイリスタPTiがオンするためには、キャリアが酸化領域３０Ａを迂回するような電流経路を通らなければならず、その分、抵抗値が増大する。
The n-type cathode layer, which is the uppermost layer of the light emitting thyristor Li, the shift thyristor Ti, and the parasitic thyristor PTi, has a different size and a different distance from the side surface of the mesa where the
これに対して、シフト部サイリスタTiでは、好ましくはカソード層の直下において大部分が酸化領域３０Ａと重複しないため、電流狭窄層３０を持たない従来構造と変わらず、スイッチング動作上の相違が生じない。また、発光部サイリスタLiは、矩形状の島の３つの側面から酸化されても、カソード層の直下においてその周辺部のみが酸化領域３０Ａに重複され、残りの中央部分が非酸化領域３０Ｂとして残っているので、発光動作上の問題は生じないばかりか、電流狭窄構造によりキャリアが発光部の中央に集中するため、メサ側面の界面準位での非発光再結合が抑制され、発光サイリスタの高出力化が図られる。
On the other hand, in the shift portion thyristor Ti, since most of it does not overlap with the oxidized
このように本実施例では、発光部サイリスタLi、シフト部サイリスタTi、結合ダイオードDiを含む島内に電流狭窄構造を設けることで、自己走査機能を変化させることなく、結合ダイオード部のカソード直下の寄生サイリスタのカソード電位降下の時定数を増加させることで、自己走査中に寄生サイリスタが点弧しないようにすることができ、同時に、シフト部サイリスタのスイッチング速度を低下させることなく、発光部サイリスタの高出力化を図ることができる。 As described above, in this embodiment, by providing a current confinement structure in the island including the light emitting unit thyristor Li, the shift unit thyristor Ti, and the coupling diode Di, the parasitic diode directly below the cathode of the coupling diode unit without changing the self-scanning function. By increasing the time constant of the cathode potential drop of the thyristor, it is possible to prevent the parasitic thyristor from firing during self-scanning, and at the same time, without increasing the switching speed of the shift thyristor, Output can be achieved.
上記の例では、矩形状のメサＭの４辺から電流狭窄層を酸化させるようにしたが、必ずしもこれに限らず、他の酸化であってもよい。図６は、発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiを含む１つの島Siを例示し、図６（Ａ）は、電流狭窄層３０が島Siの１つの側面５０のみから酸化される例を示している。寄生サイリスタPTiのカソード層の縁から側面５０までの距離をｄ１、シフト部サイリスタTiのカソード層の縁から側面５０までの距離をｄ２としたとき、酸化領域３０Ａの側面５０からの酸化距離Ｄは、ｄ１＜Ｄ≦ｄ２であり、より好ましくは、Ｄ≒ｄ２である。これにより、寄生サイリスタPTiのオン抵抗を大きくすることができ、他方、シフト部サイリスタTiのオン抵抗を大きくすることなくスイッチング速度を維持することができる。また、発光部サイリスタLiにおいても側面５０における発光に寄与しないキャリアのトラップが抑制される。
In the above example, the current confinement layer is oxidized from the four sides of the rectangular mesa M. However, the present invention is not limited to this, and other oxidations may be used. FIG. 6 illustrates one island Si including the light emitting thyristor Li, the shift thyristor Ti, and the parasitic thyristor PTi. FIG. 6A shows that the
図６（Ｂ）は、島Siの対向する２つの側面５０、５２から電流狭窄層３０を同時に酸化させた例である。この場合にも、好ましくは、酸化領域３０Ａの酸化距離Ｄは、シフト部サイリスタTiのカソード層の距離ｄ２以下（Ｄ≦ｄ２）であることが望ましい。同時に酸化することで酸化時間の短縮を図ることができる。また、発光部サイリスタLiでは、図６（Ａ）の場合よりも、キャリアを中央に閉じ込めることができる。
FIG. 6B shows an example in which the
図６（Ｃ）は、島S1の上部の側面５４から電流狭窄層３０を酸化させた例である。寄生サイリスタPTiのカソード層の縁から側面５４までの距離をｄ１、カソード層の側面５０に延びる方向の幅をｄ３としたとき、酸化領域３０Ａの側面５４からの酸化距離Ｄは、Ｄ≧ｄ１＋ｄ３であることが望ましい。これにより、寄生サイリスタPTiのオン抵抗を大きくすることができる。
FIG. 6C shows an example in which the
図６（Ｄ）は、島Siの側面５４と対向する側面５６の２辺から電流狭窄層３０を酸化させた例である。この場合には、酸化領域３０Ａの酸化距離Ｄは、少なくとも寄生サイリスタPTiのカソード層の縁から側面５４までの距離ｄ１よりも大きくされる。他方、側面５８から発光サイリスタLiに向けて酸化領域３０Ａが形成されることになるので、酸化距離Ｄの上限は、電流狭窄層３０が形成されないときと比較して発光部サイリスタLiの光出力が向上する範囲で決定される。
FIG. 6D shows an example in which the
さらに、ここに図示しないが、島Siの３つの側面から同時に酸化をするようにしてもよい。例えば、側面５０、５２、５４から同時に酸化を行うものであってもよい。なお、電流狭窄層３０を酸化するとき、電流狭窄層３０は、メサＭの側面において露出されている必要がある。したがって、メサＭは、酸化される側面において電流狭窄層３０に至る深さまでエッチングされる必要がある。
Further, although not shown here, oxidation may be simultaneously performed from three side surfaces of the island Si. For example, oxidation may be performed simultaneously from the side surfaces 50, 52, and 54. When the
また、上記の例では、電流狭窄層３０をアノード層２２内に形成する例を示したが、電流狭窄層３０は、これと異なる位置に形成されるものであってもよい。例えば、ｎ型のゲート層２４とアノード層２２との境界に形成するようにしてもよい。さらに本実施例では、島Siの平面形状を矩形状としたが、これは一例であって、他の形状、例えば、円形状、楕円状、台形状、他の多角形状であってもよい。
In the above example, the
次に、本発明の第２の実施例について説明する。第１の実施例では、島（メサ）の側面から電流狭窄層を酸化させるものであるが、第２の実施例は、寄生サイリスタの近傍にエッチングによる溝を形成することで、寄生サイリスタのアノード・カソード間に高抵抗領域を形成するものである。 Next, a second embodiment of the present invention will be described. In the first embodiment, the current confinement layer is oxidized from the side surface of the island (mesa). However, in the second embodiment, an etching groove is formed in the vicinity of the parasitic thyristor, so that the anode of the parasitic thyristor is formed. -A high resistance region is formed between the cathodes.
図７（Ａ）は、第２の実施例に係るＳＬＥＤに用いられる１つの島の平面図を示し、図７（Ｂ）は、そのＢ−Ｂ線断面図である。第２の実施例では、発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiを有する島Siには、側面５０から内部に向けて１つの細長い溝６０が形成されている。この溝６０は、寄生サイリスタPTiのカソード層２８ＰＴに隣接してこれとほぼ平行に延在し、より好ましくは、寄生サイリスタPTiのカソード層２８ＰＴの側面５０からの距離をｄ４としたき、溝６０は、ｄ４と等しいかそれ以上の長さを有する。溝６０は、図７（Ｂ）に示すように、少なくとも電流狭窄層３０に至るまで半導体層をエッチングすることにより形成される。
FIG. 7A shows a plan view of one island used in the SLED according to the second embodiment, and FIG. 7B is a cross-sectional view taken along the line BB. In the second embodiment, one
第２の実施例では、少なくとも溝６０を利用して島Siを選択的に酸化する。この酸化により、電流狭窄層３０は、溝６０から内部に向けて酸化される。酸化領域３０Ａは、図７（Ａ）の破線Ｋで示されるような矩形状を有し、酸化時間を適切に選択することで、酸化領域３０Ａは、寄生サイリスタPTiのカソード層直下の全体に形成される。これにより、寄生サイリスタPTiのアノード・カソード間の電流経路のほぼ全体が酸化領域３０Ａによって遮断されるため、寄生サイリスタPTiのオン抵抗が増加する。なお、第２の実施例において、島Siの酸化は、溝６０と、溝６０と対向する側面５４とから同時に行うことで、酸化時間の短縮を図るようにしてもよい。また、発光部サイリスタLiが形成された島Siの側面５０、５２、５６からの酸化を妨げるものではない。
In the second embodiment, the island Si is selectively oxidized using at least the
次に、本発明の第３の実施例について説明する。第１および第２の実施例の構造では、結合ダイオードＤｉのアノード電極と、シフト部サイリスタおよび発光部サイリスタのゲート電極を共通としていたが、第３の実施例では、アノード電極とゲート電極とを分離するものである。 Next, a third embodiment of the present invention will be described. In the structures of the first and second embodiments, the anode electrode of the coupling diode Di and the gate electrode of the shift unit thyristor and the light emitting unit thyristor are shared, but in the third embodiment, the anode electrode and the gate electrode are combined. To separate.
図８は、第３の実施例に係るＳＬＥＤに用いられる１つの島の平面図を示している。同図に示すように、島Siは、溝６２によって実質的に２つの島SiaとSibに分離されている。溝６２は、少なくとも電流狭窄層３０に至る深さを有するようにエッチングにより形成される。一方の島Siaには、結合ダイオードDiが形成され、結合ダイオードのアノード電極６４は、ゲートGiに接続される。他方の島Sibには、シフト部サイリスタTiと発光部サイリスタLiとが形成され、これらに共通のゲート電極６６が形成され、ゲート電極６６は、アノード電極６４に接続される。
FIG. 8 shows a plan view of one island used in the SLED according to the third embodiment. As shown in the figure, the island Si is substantially separated into two islands Sia and Sib by a
第３の実施例では、島Siaの電流狭窄層３０の全体が酸化される。この酸化は、溝６２から行われてもよいし、島Siaの４つの側面から同時に行われても良い。また、島Sibの電流狭窄層３０は、島Sibの外周から一定距離だけ酸化されるようにしても良く、この場合、第１の実施例のときと同様に、シフト部サイリスタTiでは、カソード層直下の電流狭窄層３０は非酸化領域であり、発光部サイリスタLiでは、島Sibの周囲の一部が酸化される。第３の実施例によれば、島Siaの結合ダイオードDiのカソード電極７０の直下に形成されているｐｎｐｎ構造は、電流狭窄層３０の酸化領域３０Ａによって完全に遮断されるため、この寄生サイリスタPTiがオンすることはない。
In the third embodiment, the entire
次に、寄生サイリスタPTiのオン条件について検討する。図１に示すように、シフト部サイリスタTn、発光部サイリスタLn、結合ダイオードDnを同一ゲートの島の中に形成し、結合ダイオードDnをサイリスタ構造ｐｎｐｎの上部のｐｎ接合から構成した場合には、結合ダイオードDnのカソード電極の直下に、寄生サイリスタPTn+1が形成される。寄生サイリスタPTn+1は、本来、転送機能において必要はない素子ではあるが、ゲートGn、Gn+1の電圧値によってはオンする可能性がある。 Next, the on condition of the parasitic thyristor PTi will be examined. As shown in FIG. 1, when the shift unit thyristor Tn, the light emitting unit thyristor Ln, and the coupling diode Dn are formed in the island of the same gate, and the coupling diode Dn is composed of a pn junction at the top of the thyristor structure pnpn, A parasitic thyristor PTn + 1 is formed immediately below the cathode electrode of the coupling diode Dn. The parasitic thyristor PTn + 1 is originally an element that is not necessary for the transfer function, but may be turned on depending on the voltage values of the gates Gn and Gn + 1.
そこで、次に寄生サイリスタPTiのオン条件について考える。Gn+1−Gn ≒−1.5Ｖ(拡散電位)なので、電圧値については、すべてのサイリスタPTiは点弧可能である。しかしながら、点弧のためには、図９に示すように、保持電流以上の電流が流れなければならない。ここで、Φ１＝Φ２＝ΦＩ＝VGA＝−3.3Ｖで、シフト部サイリスタTnがオンしているとき、ゲートGn＝−0.2Ｖ、Gn+1＝−1.7Ｖである。このとき、図９の動作点解析の結果から、寄生サイリスタPTn+1は、ゲート負荷抵抗RG＝15kΩにおいて点弧することが可能である。サイリスタPTn+1が点弧すると、そのカソード電位Gn+1は、−1.5Ｖまで引き上げられる。その隣の寄生サイリスタPTn+2は、ゲート電位が−1.5Ｖであるから、図１０の動作点解析の結果から、点弧することができないと考えられる（しきい電流値IBO以下の領域から直線部分へ遷移できない）。ただし、図中のVn+1、Vn+2は、それぞれ寄生サイリスタPTn+1、PTn+2のカソード・アノード間電圧で、In+1、In+2とはそれらを流れる電流で、図３に破線の矢印で示した方向に流れる電流である。 Therefore, next, consider the on-condition of the parasitic thyristor PTi. Since Gn + 1−Gn≈−1.5 V (diffusion potential), all thyristors PTi can be ignited with respect to voltage values. However, for ignition, a current greater than the holding current must flow as shown in FIG. Here, when Φ1 = Φ2 = ΦI = VGA = −3.3V and the shift unit thyristor Tn is on, the gate Gn = −0.2V and Gn + 1 = −1.7V. At this time, the parasitic thyristor PTn + 1 can be fired at the gate load resistance RG = 15 kΩ from the result of the operating point analysis of FIG. When the thyristor PTn + 1 is ignited, its cathode potential Gn + 1 is raised to -1.5V. Since the adjacent parasitic thyristor PTn + 2 has a gate potential of −1.5 V, it is considered that it cannot be ignited from the result of the operating point analysis of FIG. 10 (from the region below the threshold current value I BO). Cannot transition to straight line part). In the figure, Vn + 1 and Vn + 2 are the cathode-anode voltages of the parasitic thyristors PTn + 1 and PTn + 2, respectively, and In + 1 and In + 2 are the currents flowing through them. It is the current that flows in the direction indicated by the dashed arrow.
シフト部サイリスタTiのON/OFFの速度は、ＳＬＥＤの転送速度に影響する。また、ON/OFFの速度とは、ON信号を受けてからサイリスタのカソード電位が点弧可能なレベルに下がるまでの時間で決まり、その過渡特性の時定数は、回路上の抵抗値と容量によって決まる。そこで、転送速度を上げる改善のために、例えば、図３の電流経路においてゲート負荷抵抗RGを低くすることが考えられる。 The ON / OFF speed of the shift unit thyristor Ti affects the SLED transfer speed. The ON / OFF speed is determined by the time from when the ON signal is received until the cathode potential of the thyristor drops to a level that can be fired. The time constant of the transient characteristics depends on the resistance value and capacitance on the circuit. Determined. Therefore, in order to improve the transfer speed, for example, it is conceivable to lower the gate load resistance RG in the current path of FIG.
しかし、ゲート負荷抵抗RGをRG’に低くすると、図１１の動作点解析に示すように、動作点が保持電流以上の電流値、もしくは、負性抵抗領域に位置することとなり、サイリスタPTn+2はONしてしまう。ON状態では、ゲートGn+2は、ほぼ拡散電位−1.5Ｖ程度まで引き上げられるから、オンしているシフト部サイリスタTnの２個隣のTn+2もオン条件を満たす。同様のことが、同じ転送ラインに繋がっているTn+2m(mは整数)ついて起こり、オンしているシフト部サイリスタの隣のサイリスタのみオン条件を満足するという自己走査機能が発現できなくなる。そのため、速度向上のためにゲート負荷抵抗値RGを低くすると、転送不良が起こり得る。 However, when the gate load resistance R G is lowered to R G ′ , the operating point is located in the current value greater than the holding current or in the negative resistance region as shown in the operating point analysis of FIG. 11, and the thyristor PTn. +2 will turn ON. In the ON state, the gate Gn + 2 is pulled up to about the diffusion potential of about −1.5 V, so that Tn + 2 adjacent to the two shift unit thyristors Tn that are on also satisfies the on condition. The same thing happens for Tn + 2m (m is an integer) connected to the same transfer line, and the self-scanning function in which only the thyristor adjacent to the shift unit thyristor that is turned on satisfies the on condition cannot be developed. For this reason, if the gate load resistance value RG is lowered to improve the speed, a transfer failure may occur.
シフト部サイリスタTnがオンしているとき、２つ隣のシフト部サイリスタTn+2もオンしてしまう可能性は、寄生サイリスタPTn+2がオン状態に遷移してしまうことによる。これを防止することを検討する。まず、シフト部サイリスタTn+1がオンするときの、カソード電位の時間変化について考える。図１２に、カソード電位と時間変化との関係を示す。ゲート電位が−1.5Ｖのとき、カソード電位を−3.0Ｖ以上とすることで、このサイリスタは点弧できるが、但しそれは、カソード電位が−3.0Ｖに達する瞬間が、その前のシフト部サイリスタTnがオン状態にあり、シフト部サイリスタTn+1のゲート電位が-1.5Ｖに保たれている重なり時間ｔａになければならない（図１２参照）。重なり時間ｔａ内に、カソード電位が−3.0Ｖに到達するかどうかは、カソード電位降下の時定数と、抵抗RIよりも外側に印加される電圧値に依存する。寄生サイリスタPTn+2がオン状態に遷移してしまわないようにするために、結合ダイオードDiのカソード電極直下に存在するサイリスタPTiのカソード電位降下の時定数を大きくする、すなわち、このサイリスタのオン抵抗を大きくする。但し、寄生サイリスタPTiと直列に抵抗器を入れるとき、図１の結合ダイオードの列のどこかに挿入しなくてはならないが、横方向に電流が流れる抵抗器を配置させるためのスペースを確保することは困難である。他方、エピタキシャルの構成を変更し、抵抗値を上昇させることも考えられるが、そのようなことをすれば、発光部サイリスタのオン抵抗が上がってしまい、同じ光量を得るための電圧値が増加し、電力消費量が大きくなるので好ましくない。 When the shift unit thyristor Tn is turned on, the possibility that the two adjacent shift unit thyristors Tn + 2 are also turned on is that the parasitic thyristor PTn + 2 is turned on. Consider preventing this. First, consider the time variation of the cathode potential when the shift unit thyristor Tn + 1 is turned on. FIG. 12 shows the relationship between the cathode potential and the change with time. When the gate potential is -1.5V, the thyristor can be ignited by setting the cathode potential to -3.0V or more, provided that the moment when the cathode potential reaches -3.0V is the previous shift unit thyristor Tn. Is in the ON state, and the gate potential of the shift unit thyristor Tn + 1 must be in the overlap time ta where the gate potential is kept at -1.5 V (see FIG. 12). Whether the cathode potential reaches −3.0 V within the overlap time ta depends on the time constant of the cathode potential drop and the voltage value applied outside the resistor RI. In order to prevent the parasitic thyristor PTn + 2 from transitioning to the ON state, the time constant of the cathode potential drop of the thyristor PTi existing immediately below the cathode electrode of the coupling diode Di is increased, that is, the on-resistance of this thyristor. Increase However, when a resistor is inserted in series with the parasitic thyristor PTi, it must be inserted somewhere in the row of coupled diodes in FIG. 1, but a space is provided for arranging a resistor through which a current flows in the lateral direction. It is difficult. On the other hand, it is conceivable to change the epitaxial configuration and increase the resistance value. However, if this is done, the on-resistance of the light emitting unit thyristor will increase, and the voltage value for obtaining the same amount of light will increase. This is not preferable because power consumption increases.
発光部サイリスタLi、シフト部サイリスタTi、寄生サイリスタPTiの各ｐｎｐｎ領域（n型の最上層が存在するところ）は、大きさが異なり、また、電流狭窄層が露出しているメサ面からの距離が異なるため、それぞれのサイリスタLi、Ti、PTiにおいて、カソード層に対する電流狭窄層の酸化される面積比が異なる。寄生サイリスタPTiは、ｐｎｐｎ構造の大部分が酸化領域３０Ａによって覆われているため、これがオンするためには、キャリアは酸化領域３０Ａを迂回するような電流経路を通らなければならない。その分、抵抗値は増大する。
The pnpn regions (where the n-type top layer is present) of the light emitting thyristor Li, the shift thyristor Ti, and the parasitic thyristor PTi are different in size, and the distance from the mesa surface where the current confinement layer is exposed. Therefore, in each thyristor Li, Ti, PTi, the ratio of the oxidized area of the current confinement layer to the cathode layer is different. Since most of the pnpn structure of the parasitic thyristor PTi is covered by the oxidized
こうして本実施例では、転送動作速度向上のためにゲート負荷抵抗RGを小さくするとき、シフト部サイリスタが順次点弧できない、すなわち、シフト部サイリスタTnがオンしているとき、Tn+1だけでなく、２つ隣のシフト部サイリスタTn+2もオンしてしまう可能性がある、という不具合を解消することができる。 Thus, in this embodiment, when the gate load resistance RG is decreased to improve the transfer operation speed, the shift unit thyristor cannot be sequentially fired, that is, when the shift unit thyristor Tn is on, only Tn + 1 is required. In addition, it is possible to solve the problem that the two adjacent shift unit thyristors Tn + 2 may be turned on.
以上のような自己走査型発光素子アレイは、例えば、光プリンタの光書込みヘッドに用いられる。図１３に、自己走査型発光素子アレイを用いた光書込みヘッドの一例を示す。チップ実装基板７０上に、発光サイリスタを列状に配置した複数個の発光素子アレイチップ７１が、主走査方向に実装され、発光素子アレイチップ７１の発光素子が発光する光の光路上には、主走査方向に長尺な正立等倍のロッドレンズアレイ７２が、樹脂ハウジング７３により固定されている。ロッドレンズアレイ７２の光軸上には、感光ドラム７４が設けられる。また、チップ実装基板７０の下地には発光素子アレイチップ７１の熱を放出するためのヒートシンク７５が設けられ、ハウジング７３とヒートシンク７５は、チップ実装基板７０を間に挟んで止め金具７６により固定されている。
The self-scanning light emitting element array as described above is used, for example, in an optical writing head of an optical printer. FIG. 13 shows an example of an optical writing head using a self-scanning light emitting element array. A plurality of light emitting element array chips 71 in which light emitting thyristors are arranged in a row on a
図１３に示す光書込みヘッドを用いた光プリンタを図１４に示す。光プリンタには、光書込みヘッド１００が設置される。円筒形の感光ドラム１０２の表面に、アモルファスＳｉ等の光導電性を持つ材料（感光体）が作られている。このドラムはプリントの速度で回転している。回転しているドラムの感光体表面を、帯電器１０４で一様に帯電させる。そして、光書込みヘッド１００で、印字するドットイメージの光を感光体上に照射し、光の当たったところの帯電を中和し、潜像を形成する。続いて、現像器１０６で感光体上の帯電状態にしたがって、トナーを感光体上につける。そして、転写器１０８でカセット１１０中から送られてきた用紙１１２上に、トナーを転写する。用紙は、定着器１１４にて熱等を加えられ定着され、スタッカ１１６に送られる。一方、転写の終了したドラムは、消去ランプ１１８で帯電が全面にわたって中和され、清掃器１２０で残ったトナーが除去される。このような光書込みヘッドは、プリンタのみならずファクシミリ，複写機などの画像形成装置にも利用することができる。
FIG. 14 shows an optical printer using the optical writing head shown in FIG. An
以上、本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。 The preferred embodiment of the present invention has been described in detail above, but the present invention is not limited to the specific embodiment, and various modifications can be made within the scope of the present invention described in the claims. Deformation / change is possible.
１０：ＳＬＥＤ
２０：半導体基板
２２：ｐ型のアノード層
２４：ｎ型の半導体層（ゲート層）
２６：ｐ型の半導体層（ゲート層）
２８Ｌ、２８Ｔ、２８ＰＴ：カソード層
３０：電流狭窄層
３０Ａ：酸化領域
３０Ｂ：非酸化領域
３２Ｌ、３２Ｔ、３２ＰＴ：カソード電極
３４：光出射口
３６：ゲート電極
４０：アノード電極
５０、５２、５４、５６：側面
６０、６２：溝
Li：発光部サイリスタ
Ti：シフト部サイリスタ
PTi：寄生サイリスタ
Di：結合ダイオード
Ｋ：酸化領域と非酸化領域との境界
10: SLED
20: Semiconductor substrate 22: p-type anode layer 24: n-type semiconductor layer (gate layer)
26: p-type semiconductor layer (gate layer)
28L, 28T, 28PT: cathode layer 30:
Li: Light emitting unit thyristor
Ti: Shift thyristor
PTi: Parasitic thyristor
Di: Coupling diode K: Boundary between oxidized region and non-oxidized region
Claims (4)
前記電流狭窄層は、前記発光部サイリスタ内の層、前記シフト部サイリスタ内の層、及び前記寄生サイリスタ内の前記結合ダイオードを構成する層以外の層に介在し、
前記発光部サイリスタは、前記積層構造の側面から前記電流狭窄層が酸化され形成された電流狭窄構造を有し、
前記シフト部サイリスタは、前記積層構造の側面に対し、前記発光部サイリスタの酸化によって自らの前記電流狭窄層が酸化されない距離に形成され、かつ、自らの前記電流狭窄層が酸化されていない自己走査型発光素子アレイ。 A light emitting unit thyristor , a shift unit thyristor, and a parasitic thyristor including a coupling diode are provided in a semiconductor laminated structure including a current confinement layer.
The current confinement layer is interposed in a layer other than a layer in the light emitting unit thyristor, a layer in the shift unit thyristor, and a layer constituting the coupling diode in the parasitic thyristor,
The light emitting unit thyristor has a current confinement structure formed by oxidizing the current confinement layer from a side surface of the stacked structure,
The shift unit thyristor is formed at a distance where the current confinement layer is not oxidized by the oxidation of the light emitting unit thyristor with respect to the side surface of the stacked structure, and the current confinement layer is not oxidized. Type light emitting element array.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012255026A JP5257547B2 (en) | 2012-11-21 | 2012-11-21 | Self-scanning light emitting element array, optical writing head, and image forming apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012255026A JP5257547B2 (en) | 2012-11-21 | 2012-11-21 | Self-scanning light emitting element array, optical writing head, and image forming apparatus |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011187294A Division JP5853496B2 (en) | 2011-08-30 | 2011-08-30 | Light emitting element, light emitting element array, optical writing head, and image forming apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2013058789A JP2013058789A (en) | 2013-03-28 |
| JP5257547B2 true JP5257547B2 (en) | 2013-08-07 |
Family
ID=48134321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012255026A Active JP5257547B2 (en) | 2012-11-21 | 2012-11-21 | Self-scanning light emitting element array, optical writing head, and image forming apparatus |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP5257547B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8692264B2 (en) * | 2012-03-07 | 2014-04-08 | Fuji Xerox Co., Ltd. | Light-emitting element, method of manufacturing light-emitting element, self-scanning light-emitting element array, optical writing head, and image forming apparatus |
| US10644198B2 (en) | 2016-08-29 | 2020-05-05 | Canon Kabushiki Kaisha | Light-emitting element, light-emitting element array, exposure head, and image formation apparatus |
| JP6341345B1 (en) * | 2017-03-07 | 2018-06-13 | 富士ゼロックス株式会社 | Light emitting device, image forming apparatus, and light irradiation device |
| JP6369613B1 (en) * | 2017-09-21 | 2018-08-08 | 富士ゼロックス株式会社 | Light emitting component, print head, and image forming apparatus |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0992885A (en) * | 1995-09-25 | 1997-04-04 | Nippon Sheet Glass Co Ltd | Surface light emitting element and self-scanning light emitting device |
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| JPH11330541A (en) * | 1998-05-12 | 1999-11-30 | Nippon Sheet Glass Co Ltd | End face light emitting element |
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| JP2001250980A (en) * | 2000-03-03 | 2001-09-14 | Nippon Sheet Glass Co Ltd | Three-terminal light emitting thyristor |
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-
2012
- 2012-11-21 JP JP2012255026A patent/JP5257547B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2013058789A (en) | 2013-03-28 |
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|
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| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| R150 | Certificate of patent or registration of utility model |
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|
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