JP5252827B2 - Memory element - Google Patents

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Description

本発明は、記憶素子、当該記憶素子を備えた半導体装置に関するものである。   The present invention relates to a memory element and a semiconductor device including the memory element.

近年、絶縁表面上に複数の回路が集積され、さまざまな機能を有する半導体装置の開発が進められている。また、アンテナを設けることにより、無線によるデータの送受信が可能な半導体装置の開発が進められている。このような半導体装置は、無線チップ（ＩＤタグ、ＩＣタグ、ＲＦ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ）タグ、無線タグ、電子タグ、ＲＦＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）タグとも呼ばれる）とよばれ、既に一部の市場で導入されている。   In recent years, development of semiconductor devices having various functions in which a plurality of circuits are integrated on an insulating surface has been promoted. In addition, development of a semiconductor device capable of transmitting and receiving data wirelessly by providing an antenna is in progress. Such semiconductor devices are called wireless chips (also called ID tags, IC tags, RF (Radio Frequency) tags, wireless tags, electronic tags, RFID (Radio Frequency Identification) tags) and have already been introduced in some markets. Has been.

現在実用化されているこれらの半導体装置の多くは、Ｓｉ等の半導体基板を用いた回路（ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）チップとも呼ばれる）と、アンテナと、を有し、当該ＩＣチップは、記憶回路（メモリとも呼ぶ）や制御回路等から構成されている。特に、多くのデータを記憶可能な記憶回路を備えることによって、より高機能で付加価値が高い半導体装置の提供が可能となる。また、これらの半導体装置は、低コストで作製することが要求されている。近年では、記憶回路等に有機化合物を用いた有機メモリ等の開発が行われている（例えば、非特許文献１参照）。
Ｓ．Ｍｏｌｌｅｒ他４名、ＮＡＴＵＲＥ、Ｖｏｌ４２６、ｐ１６６−ｐ１９９（２００３） Many of these semiconductor devices in practical use have a circuit (also referred to as an IC (Integrated Circuit) chip) using a semiconductor substrate such as Si and an antenna, and the IC chip includes a memory circuit ( Memory) and a control circuit. In particular, by providing a memory circuit capable of storing a large amount of data, a semiconductor device with higher functions and higher added value can be provided. In addition, these semiconductor devices are required to be manufactured at low cost. In recent years, an organic memory using an organic compound for a memory circuit or the like has been developed (for example, see Non-Patent Document 1).
S. Moller and 4 others, NATURE, Vol426, p166-p199 (2003)

しかしながら、非特許文献１のように、一対の電極間に有機化合物を含む層を設ける場合、書き込み電圧を下げるために有機化合物を含む層を薄く形成すると、初期状態において電極同士が短絡する恐れがある。また、このような記憶素子を有する半導体装置は、初期不良が生じてしまう。   However, when a layer containing an organic compound is provided between a pair of electrodes as in Non-Patent Document 1, if the layer containing an organic compound is formed thin in order to reduce the writing voltage, the electrodes may be short-circuited in the initial state. is there. In addition, an initial failure occurs in a semiconductor device having such a memory element.

また、一般的に半導体装置に設けられる記憶回路としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリなどが挙げられる。このうち、ＤＲＡＭ、ＳＲＡＭは揮発性の記憶回路であり、電源をオフするとデータが消去されてしまうため、電源をオンする度にデータを書き込む必要がある。ＦｅＲＡＭは不揮発性の記憶回路であるが、強誘電体層を含む容量素子を用いているため、作製工程が増加してしまう。マスクＲＯＭは、簡単な構造であるが、製造時にデータを書き込む必要があり、追記することはできない。ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリは、不揮発性の記憶回路ではあるが、２つのゲート電極を含む素子を用いているため、作製工程が増加してしまう。   In general, a memory circuit provided in a semiconductor device includes a DRAM (Dynamic Random Access Memory), a SRAM (Static Random Access Memory), a FeRAM (Ferroelectric Random Access Memory), a mask ROM (Read ROM, Read ROM, and Read ROM). Examples thereof include Programmable Read Only Memory (EEPROM), EEPROM (Electrically Erasable and Programmable Read Only Memory), and flash memory. Among these, DRAM and SRAM are volatile storage circuits, and data is erased when the power is turned off. Therefore, it is necessary to write data every time the power is turned on. FeRAM is a non-volatile memory circuit, but a manufacturing process increases because a capacitor element including a ferroelectric layer is used. Although the mask ROM has a simple structure, it is necessary to write data at the time of manufacture and cannot be additionally written. Although EPROM, EEPROM, and flash memory are non-volatile memory circuits, the number of manufacturing steps increases because an element including two gate electrodes is used.

上記問題を鑑み、本発明は、初期不良を低減した記憶素子および当該記憶素子を有する半導体装置を提供することを目的とする。また、本発明は、製造時以外にデータの追記が可能であり、書き換えによる偽造等を防止可能な不揮発性の記憶素子および当該記憶素子を有する半導体装置を提供することを目的とする。   In view of the above problems, an object of the present invention is to provide a memory element with reduced initial defects and a semiconductor device having the memory element. It is another object of the present invention to provide a nonvolatile memory element that can additionally record data other than at the time of manufacture and can prevent forgery and the like due to rewriting, and a semiconductor device having the memory element.

上記課題を解決するため、本発明の記憶素子は、第１の導電層と、第２の導電層と、第１の導電層と第２の導電層とに挟持される液晶性を示す化合物を含む層と、第１の導電層と第２の導電層とに挟持され、液晶性を示す化合物を含む層に接する有機化合物を含む層と、を有し、液晶性を示す化合物を含む層は第１の導電層に接して形成されており、少なくとも第１の相から第２の相へ相転移する層であることを特徴とする。   In order to solve the above problems, a memory element of the present invention includes a first conductive layer, a second conductive layer, and a compound exhibiting liquid crystallinity sandwiched between the first conductive layer and the second conductive layer. A layer including an organic compound in contact with a layer including a compound including liquid crystallinity and sandwiched between the first conductive layer and the second conductive layer and including a compound exhibiting liquid crystallinity. The layer is formed in contact with the first conductive layer, and is a layer that undergoes a phase transition from at least the first phase to the second phase.

また、本発明の記憶素子の他の構成は、液晶性を示す化合物を含む層は、第１の導電層及び第２の導電層の間に電圧を印加することによって起きる温度変化により、第１の相から第２の相へ相転移することを特徴とする。   According to another structure of the memory element of the present invention, the layer containing a compound exhibiting liquid crystallinity has a first change due to a temperature change caused by applying a voltage between the first conductive layer and the second conductive layer. It is characterized in that the phase transition from the phase to the second phase.

また、本発明の記憶素子の他の構成は、液晶性を示す化合物を含む層の第１の相は固体状態であり、第２の相は液晶状態又は液体状態であることを特徴とする。なお、本明細書において液晶性を示す化合物とは、相転移で液晶状態となりうる化合物を意味する。よって、相転移によって液晶状態となりうるが、固体状態や液体状態のときは液晶性を示さない化合物も範疇に含むものとする。   Another structure of the memory element of the present invention is characterized in that the first phase of the layer containing a compound exhibiting liquid crystallinity is in a solid state and the second phase is in a liquid crystal state or a liquid state. Note that in this specification, a compound exhibiting liquid crystallinity means a compound that can be in a liquid crystal state by phase transition. Therefore, a compound that does not exhibit liquid crystallinity in a solid state or a liquid state is included in a category although it can be in a liquid crystal state by phase transition.

また、本発明の記憶素子の他の構成は、有機化合物を含む層は、有機樹脂を含む層、正孔輸送性を有する有機化合物を含む層又は電子輸送性を有する有機化合物を含む層であることを特徴とする。   In another structure of the memory element of the present invention, the layer containing an organic compound is a layer containing an organic resin, a layer containing an organic compound having a hole transporting property, or a layer containing an organic compound having an electron transporting property. It is characterized by that.

また、本発明の半導体装置は、複数のメモリセルがマトリクス状に設けられたメモリセルアレイと、複数のメモリセルのうち少なくとも一つを選択してデータを書き込む回路及び複数のメモリセルのうち少なくとも一つを選択してデータを読み出す回路と、を有し、複数のメモリセルにはそれぞれ少なくとも記憶素子が設けられ、記憶素子は、一対の導電層と、一対の導電層間に挟持され、一方の導電層に接する液晶性を示す化合物を含む層と、一対の導電層間に挟持され、液晶性を示す化合物を含む層に接する有機化合物を含む層と、を有することを特徴とする。   The semiconductor device of the present invention includes a memory cell array in which a plurality of memory cells are provided in a matrix, a circuit for selecting at least one of the plurality of memory cells and writing data, and at least one of the plurality of memory cells. Each of the plurality of memory cells is provided with at least a storage element, and the storage element is sandwiched between a pair of conductive layers and a pair of conductive layers, And a layer containing a compound exhibiting liquid crystallinity in contact with the layer and a layer containing an organic compound sandwiched between a pair of conductive layers and in contact with the layer containing a compound exhibiting liquid crystallinity.

また、本発明の半導体装置の他の構成は、複数のメモリセルがマトリクス状に設けられたメモリセルアレイと、複数のメモリセルのうち少なくとも一つを選択してデータを書き込む回路及び複数のメモリセルのうち少なくとも一つを選択してデータを読み出す回路と、を有し、複数のメモリセルにはそれぞれ少なくとも記憶素子と、記憶素子に接続するトランジスタが設けられ、記憶素子は、一対の導電層と、一対の導電層間に挟持され、一方の導電層に接する液晶性を示す化合物を含む層と、一対の導電層間に挟持され、液晶性を示す化合物を含む層に接する有機化合物を含む層と、を有することを特徴とする。   According to another configuration of the semiconductor device of the present invention, a memory cell array in which a plurality of memory cells are provided in a matrix, a circuit for selecting at least one of the plurality of memory cells and writing data, and the plurality of memory cells Each of the plurality of memory cells is provided with at least a storage element and a transistor connected to the storage element. The storage element includes a pair of conductive layers. A layer containing a compound exhibiting liquid crystallinity sandwiched between a pair of conductive layers and in contact with one conductive layer; a layer including an organic compound sandwiched between a pair of conductive layers and in contact with a layer containing a compound exhibiting liquid crystallinity; It is characterized by having.

また、本発明の半導体装置の他の構成は、液晶性を示す化合物を含む層は、一対の導電層間に電圧を印加することによって起きる温度変化により固体状態から液晶状態又は液体状態に相転移する層であることを特徴とする。   In another structure of the semiconductor device of the present invention, a layer containing a compound exhibiting liquid crystallinity transitions from a solid state to a liquid crystal state or a liquid state due to a temperature change caused by applying a voltage between a pair of conductive layers. It is a layer.

また、本発明の半導体装置の他の構成は、有機化合物を含む層は、有機樹脂を含む層、正孔輸送性を有する有機化合物を含む層又は電子輸送性を有する有機化合物を含む層であることを特徴とする。   In another configuration of the semiconductor device of the present invention, the layer containing an organic compound is a layer containing an organic resin, a layer containing an organic compound having a hole transporting property, or a layer containing an organic compound having an electron transporting property. It is characterized by that.

また、本発明の半導体装置の他の構成は、ガラス基板上にメモリセルアレイ、データを書き込む回路及びデータを読み出す回路が設けられていることを特徴とする。   Another structure of the semiconductor device of the present invention is characterized in that a memory cell array, a circuit for writing data, and a circuit for reading data are provided over a glass substrate.

本発明により、初期不良が起こりにくい記憶素子及び当該記憶素子を有する半導体装置を得ることができる。したがって、記憶素子及び当該記憶素子を有する半導体装置の歩留まりを向上することができる。   According to the present invention, a memory element in which an initial failure hardly occurs and a semiconductor device including the memory element can be obtained. Accordingly, the yield of the memory element and the semiconductor device including the memory element can be improved.

また、本発明により、製造時以外にデータを書き込む（追記）ことが可能であり、且つ書き換えによる偽造を防止できる記憶素子及び当該記憶素子を有する半導体装置を提供することができる。   Further, according to the present invention, it is possible to provide a memory element in which data can be written (added) other than at the time of manufacturing and forgery due to rewriting can be prevented, and a semiconductor device including the memory element.

以下、発明を実施するための最良の形態について、図面を参照しながら説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更しうることは、当業者であれば容易に理解される。したがって、本発明は、本実施の形態の記載内容に限定して解釈されるものではない。   Hereinafter, the best mode for carrying out the invention will be described with reference to the drawings. However, the present invention can be implemented in many different modes, and it is easy for those skilled in the art to make various changes in form and details without departing from the spirit and scope of the present invention. To be understood. Therefore, the present invention should not be construed as being limited to the description of the embodiment modes.

（実施の形態１）
本発明の記憶素子の一例について、図１、図２を用いて説明する。本発明の記憶素子は、一対の導電層間に有機化合物を含む層（以下、有機化合物層ともいう）と、有機化合物層に接する液晶性を示す化合物を含む層（以下、液晶層ともいう）を有する構造とする。 (Embodiment 1)
An example of the memory element of the present invention will be described with reference to FIGS. The memory element of the present invention includes a layer containing an organic compound between a pair of conductive layers (hereinafter also referred to as an organic compound layer) and a layer containing a compound exhibiting liquid crystallinity in contact with the organic compound layer (hereinafter also referred to as a liquid crystal layer). It is set as the structure which has.

図１に示す記憶素子１１０は、基板１００上に第１の導電層１０２と、液晶層１０４と、有機化合物層１０６と、第２の導電層１０８と、が順次積層された構造を有する。液晶層１０４及び有機化合物層１０６は、第１の導電層と第２の導電層との間に挟持された構成である。すなわち、液晶層１０４は、第１の導電層１０２と有機化合物層１０６との間に接して設けられている。また、有機化合物層１０６は、液晶層１０４と第２の導電層１０８との間に接して設けられている。   A memory element 110 illustrated in FIG. 1 has a structure in which a first conductive layer 102, a liquid crystal layer 104, an organic compound layer 106, and a second conductive layer 108 are sequentially stacked over a substrate 100. The liquid crystal layer 104 and the organic compound layer 106 are sandwiched between the first conductive layer and the second conductive layer. That is, the liquid crystal layer 104 is provided in contact with the first conductive layer 102 and the organic compound layer 106. The organic compound layer 106 is provided in contact with the liquid crystal layer 104 and the second conductive layer 108.

基板１００は、ガラス基板、可撓性基板、石英基板、半導体基板、金属基板、ステンレス基板、繊維質な材料からなる紙等を用いることができる。なお、可撓性基板とは、折り曲げることができる（以下、フレキシブルともいう）基板のことである。例えば、ポリカーボネート、ポリアクリレート、ポリエーテルスルフォン等からなるプラスチック基板等が挙げられる。また、熱可塑性を示すフィルム（ポリオレフィン、フッ素を含むポリオレフィン、ポリエステル類など）を用いることもできる。   As the substrate 100, a glass substrate, a flexible substrate, a quartz substrate, a semiconductor substrate, a metal substrate, a stainless steel substrate, paper made of a fibrous material, or the like can be used. The flexible substrate is a substrate that can be bent (hereinafter also referred to as flexible). For example, a plastic substrate made of polycarbonate, polyacrylate, polyether sulfone, or the like can be given. In addition, a film showing thermoplasticity (polyolefin, polyolefin containing fluorine, polyester, or the like) can also be used.

なお、記憶素子１１０は、Ｓｉ等の半導体基板上に形成された電界効果トランジスタ（ＦＥＴ）の上部や、ガラス等の基板上に形成された薄膜トランジスタ（以下、ＴＦＴともいう）の上部に設けることもできる。   Note that the memory element 110 may be provided above a field effect transistor (FET) formed on a semiconductor substrate such as Si or above a thin film transistor (hereinafter also referred to as TFT) formed on a substrate such as glass. it can.

第１の導電層１０２又は第２の導電層１０８は、金属若しくはその合金、又は金属化合物、或いは酸化物導電材料等を用いて形成することができる。具体的には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等から選ばれた一種の元素または当該元素を複数含む合金を用いることができる。また、当該金属の窒化物、例えば、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン等を用いることができる。その他、リチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらのいずれかを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金等を用いることができる。   The first conductive layer 102 or the second conductive layer 108 can be formed using a metal, an alloy thereof, a metal compound, an oxide conductive material, or the like. Specifically, gold (Au), silver (Ag), platinum (Pt), nickel (Ni), tungsten (W), chromium (Cr), molybdenum (Mo), iron (Fe), cobalt (Co), A kind of element selected from copper (Cu), palladium (Pd), carbon (C), aluminum (Al), manganese (Mn), titanium (Ti), tantalum (Ta) or the like, or an alloy containing a plurality of such elements. Can be used. Alternatively, a nitride of the metal, for example, titanium nitride (TiN), tungsten nitride (WN), molybdenum nitride, or the like can be used. In addition, alkali metals such as lithium (Li) and cesium (Cs), and alkaline earth metals such as magnesium (Mg), calcium (Ca), and strontium (Sr), and alloys containing any of these (MgAg, AlLi ), Rare earth metals such as europium (Er) and ytterbium (Yb), and alloys containing these.

また、第１の導電層１０２又は第２の導電層１０８は、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ（以下、ＩＴＳＯと記す）等の透光性酸化物導電材料を用いることができる。その他、酸化珪素を含んだ酸化インジウムに２重量％乃至２０重量％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いたスパッタリング法により形成することもできる。   The first conductive layer 102 or the second conductive layer 108 is made of indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), zinc oxide (GZO) added with gallium, or silicon oxide. A light-transmitting oxide conductive material such as indium tin oxide (hereinafter referred to as ITSO) can be used. In addition, it can be formed by a sputtering method using a target in which 2 wt% to 20 wt% zinc oxide (ZnO) is mixed with indium oxide containing silicon oxide.

第１の導電層１０２又は第２の導電層１０８は、上述した材料を用いて、蒸着法、スパッタリング法、印刷法または液滴吐出法により単層構造又は積層構造で形成することができる。   The first conductive layer 102 or the second conductive layer 108 can be formed using the above-described material with a single-layer structure or a stacked structure by an evaporation method, a sputtering method, a printing method, or a droplet discharge method.

液晶層１０４は、温度変化により少なくとも第１の相から第２の相へ相転移する液晶性を示す化合物を用いて形成することができる。なお、液晶性を示す化合物とは、相転移で液晶状態となりうる化合物を意味する。よって、相転移によって液晶状態となりうるが、固体状態や液体状態のときは液晶性を示さない化合物も範疇に含むものとする。つまり、液晶層１０４は、相転移により液晶性を示しうる化合物を用いて形成することができる。また、液晶層１０４は、温度変化により少なくとも第１の相から第２の相へ相転移し、且つ接する導電層（本実施の形態では第１の導電層１０２）と混合物を形成する化合物を用いて形成することができる。具体的には、下記構造式（１）〜（４）に示すような高分子液晶、下記構造式（５）〜（８）に示すような低分子液晶、下記構造式（９）〜（１２）に示すようなフッ素含有液晶、下記構造式（１４）、（１６）及び下記一般式（１３）、（１５）に示すような金属錯体液晶、下記一般式（１７）、（１８）に示すような有機金属高分子液晶を用いることができる。   The liquid crystal layer 104 can be formed using a compound exhibiting liquid crystallinity that undergoes phase transition from at least a first phase to a second phase due to a temperature change. In addition, the compound which shows liquid crystallinity means the compound which can be in a liquid crystal state by a phase transition. Therefore, a compound that does not exhibit liquid crystallinity in a solid state or a liquid state is included in a category although it can be in a liquid crystal state by phase transition. That is, the liquid crystal layer 104 can be formed using a compound that can exhibit liquid crystallinity by phase transition. The liquid crystal layer 104 is formed using a compound that at least undergoes a phase transition from the first phase to the second phase due to a temperature change and forms a mixture with the conductive layer in contact with the conductive layer (the first conductive layer 102 in this embodiment). Can be formed. Specifically, high molecular liquid crystals as shown in the following structural formulas (1) to (4), low molecular liquid crystals as shown in the following structural formulas (5) to (8), and the following structural formulas (9) to (12). ), Fluorine-containing liquid crystals as shown in the following structural formulas (14) and (16), and metal complex liquid crystals as shown in the following general formulas (13) and (15), as shown in the following general formulas (17) and (18). Such an organometallic polymer liquid crystal can be used.

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 （但し、式中、Ｒはアルキル基、アルコキシル基、アリール基またはシアノ基を表す。）
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 （但し、式中、Ｒはアルキル基、アルコキシル基、アリール基またはシアノ基を表す。Ｍはニッケル（Ｎｉ）または白金（Ｐｔ）を表す。）
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 （但し、式中、Ｍはニッケル（Ｎｉ）、パラジウム（Ｐｄ）または白金（Ｐｔ）を表す。）
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 （但し、式中、Ｍはニッケル（Ｎｉ）、パラジウム（Ｐｄ）または白金（Ｐｔ）を表す。）
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 (In the formula, R represents an alkyl group, an alkoxyl group, an aryl group or a cyano group.)
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 (In the formula, R represents an alkyl group, an alkoxyl group, an aryl group, or a cyano group. M represents nickel (Ni) or platinum (Pt).)
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 (In the formula, M represents nickel (Ni), palladium (Pd), or platinum (Pt).)
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 (In the formula, M represents nickel (Ni), palladium (Pd), or platinum (Pt).)

また、液晶層１０４は、液晶滴下法、インクジェット法、蒸着法又はスピンコート法により形成することができる。例えば、液晶層１０４は、第１の導電層１０２上にディスペンサー装置またはインクジェット装置を用いて液晶性を示す化合物、或いは溶融状態又は溶液状態とした液晶性を示す化合物を滴下して形成することができる。液晶性を示す化合物、或いは溶融状態又は溶液状態とした液晶性を示す化合物の滴下は、大気圧下または減圧下で行うことができる。液晶性を示す化合物、或いは溶融状態又は溶液状態とした液晶性を示す化合物を滴下する場合は、予め減圧して脱泡処理した液晶性を示す物質を用いてもよい。また、液晶性を示す化合物、或いは溶融状態又は溶液状態とした液晶性を示す化合物の滴下を行っている間、基板１００を加熱してもよい。なお、本明細書での減圧下とは、大気圧よりも低い圧力下のことを示す。   The liquid crystal layer 104 can be formed by a liquid crystal dropping method, an inkjet method, an evaporation method, or a spin coating method. For example, the liquid crystal layer 104 can be formed by dropping a liquid crystal compound or a liquid crystal compound in a molten state or a solution state over the first conductive layer 102 using a dispenser device or an ink jet device. it can. The dropping of the compound exhibiting liquid crystallinity or the compound exhibiting liquid crystallinity in a molten state or a solution state can be performed under atmospheric pressure or reduced pressure. In the case where a compound exhibiting liquid crystallinity or a compound exhibiting liquid crystallinity in a molten state or a solution state is dropped, a substance exhibiting liquid crystallinity that has been defoamed under reduced pressure in advance may be used. Further, the substrate 100 may be heated while the compound exhibiting liquid crystallinity or the compound exhibiting liquid crystallinity in a molten state or a solution state is being dropped. In the present specification, the term “under reduced pressure” means that the pressure is lower than the atmospheric pressure.

有機化合物層１０６は、電気的作用により結晶状態、抵抗値、又は形状が変化する有機化合物を用いて、単層構造又は積層構造で形成することができる。具体的には、ポリイミド類、ポリアクリル酸エステル、ポリメタクリル酸エステル等の有機樹脂、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物を用いることができる。   The organic compound layer 106 can be formed with a single-layer structure or a stacked structure using an organic compound whose crystal state, resistance value, or shape changes by an electrical action. Specifically, organic resins such as polyimides, polyacrylic acid esters, and polymethacrylic acid esters, organic compounds having a hole transporting property, or organic compounds having an electron transporting property can be used.

正孔輸送性を有する有機化合物としては、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：α−ＮＰＤ）、４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＴＰＤ）、４，４’，４’’−トリス（Ｎ，Ｎ−ジフェニルアミノ）トリフェニルアミン（略称：ＴＤＡＴＡ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、Ｎ，Ｎ’−ビス［４−［ビス（３−メチルフェニル）アミノ］フェニル］−Ｎ，Ｎ’−ジフェニル−［１，１’−ビフェニル］−４，４’−ジアミン（略称：ＤＮＴＰＤ）などの芳香族アミン系（即ち、ベンゼン環−窒素の結合を有する）の化合物が挙げられる。その他、フタロシアニン（略称：Ｈ２Ｐｃ）、銅フタロシアニン（略称：ＣｕＰｃ）、バナジルフタロシアニン（略称：ＶＯＰｃ）等のフタロシアニン化合物を用いることもできる。ここに述べた化合物は、主に１０−６ｃｍ２／Ｖｓ以上の正孔移動度を有するものである。 As the organic compound having a hole-transport property, 4,4′-bis [N- (1-naphthyl) -N-phenylamino] biphenyl (abbreviation: α-NPD), 4,4′-bis [N- ( 3-methylphenyl) -N-phenylamino] biphenyl (abbreviation: TPD), 4,4 ′, 4 ″ -tris (N, N-diphenylamino) triphenylamine (abbreviation: TDATA), 4,4 ′, 4 ″ -tris [N- (3-methylphenyl) -N-phenylamino] triphenylamine (abbreviation: MTDATA), N, N′-bis [4- [bis (3-methylphenyl) amino] phenyl] An aromatic amine-based compound (that is, having a benzene ring-nitrogen bond) such as —N, N′-diphenyl- [1,1′-biphenyl] -4,4′-diamine (abbreviation: DNTPD) It is done. In addition, phthalocyanine compounds such as phthalocyanine (abbreviation: H 2 Pc), copper phthalocyanine (abbreviation: CuPc), and vanadyl phthalocyanine (abbreviation: VOPc) can also be used. The compounds described here mainly have a hole mobility of 10 −6 cm 2 / Vs or higher.

また、電子輸送性を有する有機化合物としては、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ３）、ビス（１０−ヒドロキシベンゾ［ｈ］−キノリナト）ベリリウム（略称：ＢｅＢｑ２）、ビス（２−メチル−８−キノリノラト）−４−フェニルフェノラト−アルミニウム（略称：ＢＡｌｑ）等のキノリン骨格またはベンゾキノリン骨格を有する金属錯体等からなる材料が挙げられる。また、この他、ビス［２−（２−ヒドロキシフェニル）ベンゾオキサゾラト］亜鉛（略称：Ｚｎ（ＢＯＸ）２）、ビス［２−（２−ヒドロキシフェニル）ベンゾチアゾラト］亜鉛（略称：Ｚｎ（ＢＴＺ）２）などのオキサゾール系、チアゾール系配位子を有する金属錯体などの材料を用いることができる。さらに、金属錯体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、１，３−ビス［５−（ｐ−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール−２−イル］ベンゼン（略称：ＯＸＤ−７）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−フェニル−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ＴＡＺ）、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニル）−５−（４−ビフェニリル）−１，２，４−トリアゾール（略称：ｐ−ＥｔＴＡＺ）、バソフェナントロリン（略称：ＢＰｈｅｎ）、バソキュプロイン（略称：ＢＣＰ）等を用いることができる。ここに述べた化合物は、主に１０−６ｃｍ２／Ｖｓ以上の電子移動度を有するものである。なお、有機化合物層１０６は、蒸着法、電子ビーム蒸着法、スパッタリング法、インクジェット法又はスピンコート法により形成することができる。また、複数の材料を用いて有機化合物層１０６を形成する場合、各々の材料を同時に成膜することにより形成することができる。例えば、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。 As an organic compound having an electron transporting property, tris (8-quinolinolato) aluminum (abbreviation: Alq 3 ), tris (4-methyl-8-quinolinolato) aluminum (abbreviation: Almq 3 ), bis (10-hydroxybenzo) [H] -quinolinato) beryllium (abbreviation: BeBq 2 ), bis (2-methyl-8-quinolinolato) -4-phenylphenolato-aluminum (abbreviation: BAlq), and other metal complexes having a quinoline skeleton or a benzoquinoline skeleton The material which consists of is mentioned. In addition, bis [2- (2-hydroxyphenyl) benzoxazolate] zinc (abbreviation: Zn (BOX) 2 ), bis [2- (2-hydroxyphenyl) benzothiazolate] zinc (abbreviation: Zn (BTZ) A material such as a metal complex having an oxazole-based or thiazole-based ligand such as 2 ) can be used. In addition to metal complexes, 2- (4-biphenylyl) -5- (4-tert-butylphenyl) -1,3,4-oxadiazole (abbreviation: PBD), 1,3-bis [5- (P-tert-butylphenyl) -1,3,4-oxadiazol-2-yl] benzene (abbreviation: OXD-7), 3- (4-tert-butylphenyl) -4-phenyl-5- ( 4-biphenylyl) -1,2,4-triazole (abbreviation: TAZ), 3- (4-tert-butylphenyl) -4- (4-ethylphenyl) -5- (4-biphenylyl) -1,2, 4-triazole (abbreviation: p-EtTAZ), bathophenanthroline (abbreviation: BPhen), bathocuproin (abbreviation: BCP), and the like can be used. The compounds described here mainly have an electron mobility of 10 −6 cm 2 / Vs or higher. Note that the organic compound layer 106 can be formed by an evaporation method, an electron beam evaporation method, a sputtering method, an inkjet method, or a spin coating method. In the case where the organic compound layer 106 is formed using a plurality of materials, the organic compound layer 106 can be formed by simultaneously forming each material. For example, co-evaporation method by resistance heating evaporation, co-evaporation method by electron beam evaporation, co-evaporation method by resistance heating evaporation and electron beam evaporation, film formation by resistance heating evaporation and sputtering, film formation by electron beam evaporation and sputtering, etc. It can be formed by combining the same type and different types of methods.

本発明の記憶素子は、第１の導電層と第２の導電層とからなる一対の導電層間に電圧を印加することによって、有機化合物層の結晶状態、抵抗値、又は形状が変化し、液晶層は相転移する。具体的には、有機化合物層は所定値以上の電圧印加によって結晶状態、抵抗値、又は当該有機化合物層の形状が変化する。また、液晶層は、所定値及び所定期間以上の電圧印加によって起きる温度変化により、第１の相から第２の相への相転移を経て、接する導電層（本実施の形態では第１の導電層）と混合物を形成する。液晶層と第１の導電層とが混合物を形成した領域は、第１の導電層として機能する。すなわち、電圧印加前は液晶層として機能していた部分が、電圧を印加することによって導電層として機能する。そして、液晶層と当該液晶層と接する導電層が混合物を形成した領域を含む第１の導電層と第２の導電層とが短絡（以下、ショートともいう）する、或いは液晶層と当該液晶層と接する導電層が混合物を形成した領域を含む第１の導電層と第２の導電層との間の有機化合物層の抵抗値が変化することにより、記憶素子の電気抵抗が変化する。このように、本発明の記憶素子は、電圧の印加前後で電気抵抗が変化するため、電圧印加前の記憶素子を「初期状態」とし、電圧印加後の電気抵抗が変化した記憶素子を「書き込み状態」とすることで、２つの値を記憶させることができる。なお、液晶層の固体状態（又は結晶状態ともいう）を第１の相とし、液晶層の液晶状態又は液体状態（又は等方性液体状態ともいう）を第２の相とする。   In the memory element of the present invention, when a voltage is applied between a pair of conductive layers including a first conductive layer and a second conductive layer, a crystal state, a resistance value, or a shape of the organic compound layer changes, and a liquid crystal The layer undergoes a phase transition. Specifically, the organic compound layer changes its crystal state, resistance value, or shape of the organic compound layer when a voltage of a predetermined value or more is applied. In addition, the liquid crystal layer undergoes a phase transition from the first phase to the second phase due to a temperature change caused by voltage application for a predetermined value and for a predetermined period or longer, and then comes into contact with the conductive layer (in this embodiment, the first conductive layer). Layer) and a mixture. The region where the liquid crystal layer and the first conductive layer form a mixture functions as the first conductive layer. That is, the portion functioning as the liquid crystal layer before voltage application functions as a conductive layer by applying voltage. Then, the first conductive layer and the second conductive layer including a region in which the liquid crystal layer and the conductive layer in contact with the liquid crystal layer form a mixture are short-circuited (hereinafter also referred to as short-circuit), or the liquid crystal layer and the liquid crystal layer When the resistance value of the organic compound layer between the first conductive layer and the second conductive layer including the region in which the conductive layer in contact with the first conductive layer is changed, the electric resistance of the memory element changes. As described above, since the electrical resistance of the memory element of the present invention changes before and after the voltage application, the memory element before the voltage application is set to the “initial state”, and the memory element in which the electrical resistance after the voltage application is changed is “written”. By setting the “state”, two values can be stored. The solid state (or crystal state) of the liquid crystal layer is the first phase, and the liquid crystal state or liquid state (or isotropic liquid state) of the liquid crystal layer is the second phase.

次に、推定される本発明の記憶素子の動作原理について、図２を用いて詳細に説明する。   Next, the estimated operation principle of the memory element of the present invention will be described in detail with reference to FIG.

図２（Ａ）に示す記憶素子１１０は、上述した図１の記憶素子１１０に相当する。すなわち、記憶素子１１０は、基板１００上に第１の導電層１０２、液晶層１０４、有機化合物層１０６、第２の導電層１０８が順次積層された構造を有する。また、図２（Ａ）に示す記憶素子１１０は電圧印加前の状態であり、液晶層１０４は固体状態である。なお、液晶層１０４の固体状態を第１の相とする。   A memory element 110 illustrated in FIG. 2A corresponds to the memory element 110 in FIG. 1 described above. That is, the memory element 110 has a structure in which the first conductive layer 102, the liquid crystal layer 104, the organic compound layer 106, and the second conductive layer 108 are sequentially stacked over the substrate 100. In addition, the memory element 110 illustrated in FIG. 2A is in a state before voltage application, and the liquid crystal layer 104 is in a solid state. Note that the solid state of the liquid crystal layer 104 is a first phase.

図２（Ｂ１）、図２（Ｂ２）に示す記憶素子は、第１の導電層と第２の導電層との間に電圧を印加し、液晶層が第１の相から第２の相へと相転移した状態である。具体的には、液晶層が固体状態から液晶状態、又は固体状態から液体状態へと相転移した状態である。なお、電圧の印加により液晶層のみ変化した場合を図２（Ｂ１）に示す。一方、電圧の印加により液晶層が相転移し、且つ有機化合物層が変形した場合を図２（Ｂ２）に示す。本発明の記憶素子は、図２（Ｂ１）、図２（Ｂ２）のどちらの状態を経ても構わない。   In the memory element illustrated in FIGS. 2B1 and 2B2, a voltage is applied between the first conductive layer and the second conductive layer, so that the liquid crystal layer shifts from the first phase to the second phase. And a phase transition. Specifically, the liquid crystal layer is in a state of phase transition from a solid state to a liquid crystal state, or from a solid state to a liquid state. Note that FIG. 2B1 illustrates the case where only the liquid crystal layer is changed by application of voltage. On the other hand, FIG. 2B2 illustrates the case where the liquid crystal layer undergoes phase transition and the organic compound layer is deformed by voltage application. The memory element of the present invention may be in any of the states shown in FIGS. 2B1 and 2B2.

図２（Ｂ１）に示す記憶素子は、液晶層１１４は液晶状態又は液体状態である。なお、液晶層１１４の液晶状態又は液体状態を第２の相とする。このとき、有機化合物層１０６の形状は変化していない。なお、有機化合物層１０６の結晶状態又は抵抗値は変化していてもよい。図２（Ｂ１）に示す記憶素子は、液晶層１１４が設けられているため、記憶素子自体の電気抵抗に大きな変化はない。   In the memory element illustrated in FIG. 2B1, the liquid crystal layer 114 is in a liquid crystal state or a liquid state. Note that the liquid crystal state or the liquid state of the liquid crystal layer 114 is a second phase. At this time, the shape of the organic compound layer 106 has not changed. Note that the crystal state or resistance value of the organic compound layer 106 may be changed. In the memory element illustrated in FIG. 2B1, since the liquid crystal layer 114 is provided, the electrical resistance of the memory element itself is not significantly changed.

図２（Ｂ２）に示す記憶素子において、液晶層１１４は液晶状態又は液体状態である。なお、液晶層１１４の液晶状態又は液体状態を第２の相とする。また、電圧の印加により有機化合物層１０６の形状が変化している。さらに、有機化合物層１０６の形状変化にともなって第２の導電層１０８が変形し、第２の導電層１０８と液晶層１１４とが部分的に接する。このとき、第２の導電層１０８と第１の導電層１０２との間には液晶層１１４が存在するため、記憶素子の電気抵抗に大きな変化はない。なお、図２（Ｂ２）において、有機化合物層１０６は当該有機化合物層１０６の形状の変化に加えて結晶状態又は抵抗値が変化していてもよい。   In the memory element illustrated in FIG. 2B2, the liquid crystal layer 114 is in a liquid crystal state or a liquid state. Note that the liquid crystal state or the liquid state of the liquid crystal layer 114 is a second phase. Further, the shape of the organic compound layer 106 is changed by application of a voltage. Further, as the shape of the organic compound layer 106 changes, the second conductive layer 108 is deformed, and the second conductive layer 108 and the liquid crystal layer 114 are partially in contact with each other. At this time, since the liquid crystal layer 114 exists between the second conductive layer 108 and the first conductive layer 102, the electrical resistance of the memory element is not significantly changed. Note that in FIG. 2B 2, the organic compound layer 106 may have a changed crystal state or resistance value in addition to the change in the shape of the organic compound layer 106.

図２（Ｃ１）に示す記憶素子は、第１の導電層１０２と第２の導電層１０８との間に所定値及び所定期間以上の電圧を印加し、液晶層が当該液晶層と接する第１の導電層と混合物を形成した状態である。液晶層と第１の導電層とが接する部分で混合物を形成した領域を混合物領域１２４とする。混合物領域１２４は第１の導電層１２２として機能する。また、電圧の印加により、有機化合物層１０６の結晶状態又は抵抗値は変化している。したがって、第１の導電層１２２と第２の導電層１０８との間には有機化合物層１０６のみが挟持された構成となり、有機化合物層１０６の結晶状態又は抵抗値の変化により記憶素子の電気抵抗が変化する。   In the memory element illustrated in FIG. 2C1, a voltage that is higher than or equal to a predetermined value and a predetermined period is applied between the first conductive layer 102 and the second conductive layer 108 so that the liquid crystal layer is in contact with the liquid crystal layer. In this state, a mixture is formed with the conductive layer. A region where a mixture is formed at a portion where the liquid crystal layer and the first conductive layer are in contact with each other is referred to as a mixture region 124. The mixture region 124 functions as the first conductive layer 122. Further, the crystal state or the resistance value of the organic compound layer 106 is changed by application of a voltage. Therefore, only the organic compound layer 106 is sandwiched between the first conductive layer 122 and the second conductive layer 108, and the electric resistance of the memory element is changed by a change in the crystal state or the resistance value of the organic compound layer 106. Changes.

図２（Ｃ２）に示す記憶素子は、第１の導電層１０２と第２の導電層１０８との間に所定値及び所定期間以上の電圧を印加し、液晶層が当該液晶層と接する第１の導電層と混合物を形成した状態である。液晶層と第１の導電層とが接する部分で混合物を形成した領域を混合物領域１２４とする。混合物領域１２４は第１の導電層１２２として機能する。また、電圧の印加により有機化合物層１０６の形状が変化している。したがって、混合物領域１２４を含む第１の導電層１２２と変形した第２の導電層１０８とが短絡し、記憶素子の電気抵抗が変化する。   In the memory element illustrated in FIG. 2C2, the first conductive layer 102 is in contact with the liquid crystal layer by applying a voltage of a predetermined value and a predetermined period or more between the first conductive layer 102 and the second conductive layer 108. In this state, a mixture is formed with the conductive layer. A region where a mixture is formed at a portion where the liquid crystal layer and the first conductive layer are in contact with each other is referred to as a mixture region 124. The mixture region 124 functions as the first conductive layer 122. Further, the shape of the organic compound layer 106 is changed by application of a voltage. Therefore, the first conductive layer 122 including the mixture region 124 and the deformed second conductive layer 108 are short-circuited, and the electric resistance of the memory element changes.

以上のように、本発明の記憶素子は電気抵抗が変化し、その電気抵抗の変化を利用して、データを書き込むことが可能となる。本発明の記憶素子は、液晶層が第１の導電層と混合物を形成することで、第１の導電層と第２の導電層との間に有機化合物層のみが挟持される構成となり、該挟持された有機化合物層の結晶状態又は抵抗値の変化、又は第１の導電層と第２の導電層との短絡により、電気抵抗が変化する。したがって、本発明の記憶素子の電気抵抗の変化は液晶層の相転移によって制御されている。   As described above, the electrical resistance of the memory element of the present invention changes, and data can be written using the change in electrical resistance. In the memory element of the present invention, the liquid crystal layer forms a mixture with the first conductive layer, so that only the organic compound layer is sandwiched between the first conductive layer and the second conductive layer. The electrical resistance changes due to a change in the crystal state or resistance value of the sandwiched organic compound layer or a short circuit between the first conductive layer and the second conductive layer. Therefore, the change in electrical resistance of the memory element of the present invention is controlled by the phase transition of the liquid crystal layer.

なお、本発明の記憶素子は液晶層によって制御されるため、電圧の印加による有機化合物層１０６の変化の経緯は、図２に限定されるものではない。   Note that since the memory element of the present invention is controlled by the liquid crystal layer, the course of change of the organic compound layer 106 due to the application of voltage is not limited to FIG.

本発明の記憶素子は、第１の導電層と第２の導電層との間に液晶層と有機化合物層とを設けることにより厚膜化でき、初期状態でのショート等の初期不良を防止することができる。   The memory element of the present invention can be thickened by providing a liquid crystal layer and an organic compound layer between the first conductive layer and the second conductive layer, and prevents initial defects such as a short circuit in the initial state. be able to.

（実施の形態２）
本発明の記憶素子及び当該記憶素子を有する半導体装置、代表的には記憶装置の例について、図３〜図５を用いて説明する。具体的には、パッシブマトリクス型の記憶装置の例について説明する。 (Embodiment 2)
An example of a memory element of the present invention and a semiconductor device having the memory element, typically a memory device, will be described with reference to FIGS. Specifically, an example of a passive matrix storage device will be described.

図３（Ａ）に示したのは本発明の記憶装置の一例であり、基板２０上に設けられたメモリセルアレイ１０、ビット線駆動回路３２、ワード線駆動回路４０及びインターフェース３０を有している。   FIG. 3A shows an example of a memory device of the present invention, which includes a memory cell array 10, a bit line driver circuit 32, a word line driver circuit 40, and an interface 30 provided over a substrate 20. .

メモリセルアレイ１０は、ｘ方向に延在する複数のビット線Ｂｘ（１≦ｘ≦ｍ）と、ｘ方向と直交するｙ方向に延在する複数のワード線Ｗｙ（１≦ｙ≦ｎ）とで構成されている。また、ビット線Ｂｘとワード線Ｗｙが交差する部分には、記憶素子１４を有するメモリセル１２が設けられている。メモリセル１２は、メモリセルアレイ１０において、マトリクス状に設けられている。   The memory cell array 10 includes a plurality of bit lines Bx (1 ≦ x ≦ m) extending in the x direction and a plurality of word lines Wy (1 ≦ y ≦ n) extending in the y direction orthogonal to the x direction. It is configured. A memory cell 12 having a memory element 14 is provided at a portion where the bit line Bx and the word line Wy intersect. The memory cells 12 are provided in a matrix in the memory cell array 10.

ビット線駆動回路３２は、カラムデコーダ３４と、読み出し／書き込み回路３６と、セレクタ３８と、を有する。また、ビット線駆動回路３２は、ビット線Ｂｘ及びインターフェース３０に接続されている。   The bit line drive circuit 32 includes a column decoder 34, a read / write circuit 36, and a selector 38. The bit line driving circuit 32 is connected to the bit line Bx and the interface 30.

ワード線駆動回路４０は、ロウデコーダ４２と、レベルシフタ４４と、を有する。また、ワード線駆動回路４０は、ワード線Ｗｙ及びインターフェース３０に接続されている。   The word line driving circuit 40 includes a row decoder 42 and a level shifter 44. The word line driving circuit 40 is connected to the word line Wy and the interface 30.

インターフェース３０は、外部から入力される信号をビット線駆動回路３２又はワード線駆動回路４０に供給する、或いはビット線駆動回路３２から出力される信号を外部に供給する回路である。   The interface 30 is a circuit that supplies a signal input from the outside to the bit line driving circuit 32 or the word line driving circuit 40 or supplies a signal output from the bit line driving circuit 32 to the outside.

なお、図３（Ａ）に示す構成はあくまで一例であり、センスアンプ、出力回路、バッファ回路等の他の回路を有していてもよい。また、インターフェース３０に書き込み回路を設けてもよい。   Note that the structure illustrated in FIG. 3A is merely an example, and may include other circuits such as a sense amplifier, an output circuit, and a buffer circuit. In addition, a writing circuit may be provided in the interface 30.

次に、メモリセル１２について、図４を用いて詳細に説明する。図４（Ａ）には、メモリセルアレイ１０の上面図の一例を示す。また、図４（Ｂ）には、図４（Ａ）の破線Ｏ−Ｐにおける断面図の一例を示す。なお、図４（Ａ）では、第１の導電層と第２の導電層以外の構成は、一部省略している。   Next, the memory cell 12 will be described in detail with reference to FIG. FIG. 4A shows an example of a top view of the memory cell array 10. FIG. 4B illustrates an example of a cross-sectional view taken along dashed line OP in FIG. Note that in FIG. 4A, the structures other than the first conductive layer and the second conductive layer are partly omitted.

メモリセル１２は、ビット線Ｂｘを構成する第１の導電層２２と、ワード線Ｗｙを構成する第２の導電層２８とが交差する部分に設けられている。また、メモリセル１２は実施の形態１で示したような記憶素子１４を有する。なお、記憶素子１４は、少なくとも第１の導電層と、該第１の導電層に接する液晶層と、該液晶層に接する有機化合物層と、該有機化合物層に接する第２の導電層とが、順次積層された構造を有していればよい。したがって、記憶素子１４は、図５に示すような構成とすることもできる。なお、図５に示す記憶素子は、図４（Ａ）の破線Ｏ−Ｐ又は破線Ｑ−Ｒにおける断面図に相当する。   The memory cell 12 is provided at a portion where the first conductive layer 22 constituting the bit line Bx and the second conductive layer 28 constituting the word line Wy intersect. Further, the memory cell 12 includes the memory element 14 as shown in the first embodiment. Note that the memory element 14 includes at least a first conductive layer, a liquid crystal layer in contact with the first conductive layer, an organic compound layer in contact with the liquid crystal layer, and a second conductive layer in contact with the organic compound layer. It is only necessary to have a structure in which the layers are sequentially stacked. Therefore, the memory element 14 can be configured as shown in FIG. Note that the memory element illustrated in FIG. 5 corresponds to a cross-sectional view taken along broken line OP or broken line QR in FIG.

例えば、図５（Ａ）に示すように、第１の導電層２２を介して有機化合物層２６と反対側に整流性を有する素子を設けてもよい。整流性を有する素子とは、ショットキーダイオード、ＰＮ接合を有するダイオード、ＰＩＮ接合を有するダイオード、あるいはゲート電極とドレイン電極を接続したトランジスタである。ここでは、第３の導電層５２及び半導体層５４で構成されるダイオード５０を第１の導電層２２に接して設ける。このとき、半導体層５４は第１の導電層２２と第３の導電層５２とに挟持される構成とする。なお、第２の導電層２８を介して有機化合物層２６と反対側に整流性を有する素子を設けてもよい。このときも、半導体層は第２の導電層２８と第３の導電層とに挟持される構成とする。また、有機化合物層２６と第２の導電層２８との間に、整流性を有する素子を設けてもよい。ダイオードの代表例としては、ＰＮ接合ダイオード、ＰＩＮ接合を有するダイオードやアバランシェダイオード等が挙げられる。また、他の構成のダイオードを用いてもよい。このように、整流性がある素子を設けることにより、電流の流れる方向を一方向のみに制御することができる。したがって、誤差が減少し、読み出しの確実性が向上する。なお、隣接する記憶素子の間には、ダイオードを絶縁する絶縁層５５が設けられている。   For example, as shown in FIG. 5A, a rectifying element may be provided on the side opposite to the organic compound layer 26 with the first conductive layer 22 interposed therebetween. The rectifying element is a Schottky diode, a diode having a PN junction, a diode having a PIN junction, or a transistor in which a gate electrode and a drain electrode are connected. Here, the diode 50 including the third conductive layer 52 and the semiconductor layer 54 is provided in contact with the first conductive layer 22. At this time, the semiconductor layer 54 is sandwiched between the first conductive layer 22 and the third conductive layer 52. Note that a rectifying element may be provided on the side opposite to the organic compound layer 26 with the second conductive layer 28 interposed therebetween. Also in this case, the semiconductor layer is sandwiched between the second conductive layer 28 and the third conductive layer. Further, a rectifying element may be provided between the organic compound layer 26 and the second conductive layer 28. Typical examples of the diode include a PN junction diode, a diode having a PIN junction, an avalanche diode, and the like. Moreover, you may use the diode of another structure. Thus, by providing an element having a rectifying property, the direction of current flow can be controlled in only one direction. Therefore, errors are reduced and read reliability is improved. Note that an insulating layer 55 for insulating the diode is provided between adjacent memory elements.

また、絶縁性を有する基板上に薄膜トランジスタ（ＴＦＴ）を設けてその上に記憶素子１４を設けてもよいし、絶縁性を有する基板の代わりにＳｉ等の半導体基板やＳＯＩ基板を用いて基板上に電界効果トランジスタ（ＦＥＴ）を形成し、その上に記憶素子１４を設けてもよい。なお、ここでは記憶素子１４を薄膜トランジスタ上または電界効果トランジスタ上に形成する例を示したが、記憶素子と薄膜トランジスタまたは電界効果トランジスタを貼り合わせることによって設けることもできる。この場合、記憶素子と薄膜トランジスタまたは電界効果トランジスタは、別工程で作製し、その後、導電性フィルム、異方性導電接着剤等を用いて貼り合わせることによって設けることができる。また、薄膜トランジスタまたは電界効果トランジスタの構成は、公知のものであればどのような構成を用いてもよい。   Further, a thin film transistor (TFT) may be provided over an insulating substrate and the memory element 14 may be provided thereover, or a semiconductor substrate such as Si or an SOI substrate may be used instead of the insulating substrate. Alternatively, a field effect transistor (FET) may be formed, and a memory element 14 may be provided thereon. Note that although the example in which the memory element 14 is formed over a thin film transistor or a field effect transistor is shown here, the memory element 14 can be provided by bonding the thin film transistor or the field effect transistor. In this case, the memory element and the thin film transistor or the field effect transistor can be provided by being manufactured in separate steps and then bonded together using a conductive film, an anisotropic conductive adhesive, or the like. Further, any configuration of the thin film transistor or the field effect transistor may be used as long as it is a known one.

また、隣接する各々の記憶素子間において横方向への電界の影響が懸念される場合は、各記憶素子に設けられた有機化合物層を分離するため、各記憶素子に設けられた有機化合物層の間に隔壁として機能する絶縁層（以下、隔壁層ともいう）を設けてもよい。また、各メモリセルごとに有機化合物層を選択的に設けた構成としてもよい。   In addition, when there is a concern about the influence of the electric field in the lateral direction between adjacent memory elements, the organic compound layer provided in each memory element is separated to separate the organic compound layer provided in each memory element. An insulating layer functioning as a partition wall (hereinafter also referred to as a partition layer) may be provided therebetween. Alternatively, an organic compound layer may be selectively provided for each memory cell.

例えば、図５（Ｂ）に示すように、第１の導電層２２を覆って液晶層２４及び有機化合物層２６を設ける際に、隣接する第１の導電層２２間に隔壁層５６を設けてもよい。このような構成にすることで、第１の導電層２２の段差により生じる液晶層２４及び有機化合物層２６の段切れや各メモリセル間における横方向への電界の影響を防止することができる。なお、隔壁層５６の断面において、隔壁層５６の側面は、第１の導電層２２の表面に対して１０度以上６０度未満、好ましくは２５度以上４５度以下の傾斜角度を有することが好ましい。さらには、湾曲していることが好ましい。その後、第１の導電層２２および隔壁層５６を覆うように液晶層２４、有機化合物層２６及び第２の導電層２８を形成する。   For example, as shown in FIG. 5B, when the liquid crystal layer 24 and the organic compound layer 26 are provided so as to cover the first conductive layer 22, a partition layer 56 is provided between the adjacent first conductive layers 22. Also good. With such a structure, it is possible to prevent the step of the liquid crystal layer 24 and the organic compound layer 26 caused by the step of the first conductive layer 22 and the influence of the electric field in the lateral direction between the memory cells. In the cross section of the partition layer 56, the side surface of the partition layer 56 preferably has an inclination angle of 10 degrees to less than 60 degrees, preferably 25 degrees to 45 degrees with respect to the surface of the first conductive layer 22. . Furthermore, it is preferable that it is curved. Thereafter, the liquid crystal layer 24, the organic compound layer 26, and the second conductive layer 28 are formed so as to cover the first conductive layer 22 and the partition wall layer 56.

また、第１の導電層２２上に液晶層２４を形成した後、隔壁層５６を形成してもよい。この場合、液晶層２４を形成する材料とエッチングの選択比の取れる材料を用いて隔壁層５６を形成することが好ましい。   Alternatively, the partition wall layer 56 may be formed after the liquid crystal layer 24 is formed over the first conductive layer 22. In this case, it is preferable to form the partition wall layer 56 using a material that can form the liquid crystal layer 24 and a material that can have an etching selection ratio.

また、図５（Ｃ）に示すように、基板２０上に設けられたｘ方向に延在する第１の導電層２２の一部を覆う層間絶縁層６２及び該層間絶縁層６２上に隔壁層６４を設けてもよい。なお、層間絶縁層６２は、少なくとも各記憶素子１４ごとに開口部を有するものとする。また、隔壁層６４は、層間絶縁層６２の開口部が形成されていない領域上に、ｙ方向に延在するように設ける。隔壁層６４の断面は、層間絶縁層６２表面に対して隔壁層６４の側壁が、９５度以上１３５度以下の傾斜角度を有することが好ましい。   Further, as shown in FIG. 5C, an interlayer insulating layer 62 that covers a part of the first conductive layer 22 provided on the substrate 20 and extends in the x direction, and a partition layer on the interlayer insulating layer 62 64 may be provided. Note that the interlayer insulating layer 62 has an opening at least for each memory element 14. The partition layer 64 is provided so as to extend in the y direction on a region where the opening of the interlayer insulating layer 62 is not formed. As for the cross section of the partition layer 64, it is preferable that the side wall of the partition layer 64 has an inclination angle of 95 ° to 135 ° with respect to the surface of the interlayer insulating layer 62.

隔壁層６４の材料は特に限定されないが、例えば未露光部分が残存するポジ型感光性樹脂を用いて、フォトリソグラフィ法により形成することができる。この場合、隔壁層となるパターンの下部がより多くエッチングされるように露光量または現像時間を調節することによって好ましい傾斜角度を有する隔壁層を形成することができる。また、隔壁層６４は、無機絶縁材料、有機絶縁材料等を用いて、フォトリソグラフィ法及びエッチング法により形成してもよい。   The material of the partition wall layer 64 is not particularly limited. For example, the partition wall layer 64 can be formed by a photolithography method using a positive photosensitive resin in which an unexposed portion remains. In this case, it is possible to form the partition wall layer having a preferable inclination angle by adjusting the exposure amount or the development time so that the lower part of the pattern to be the partition wall layer is etched more. The partition layer 64 may be formed by a photolithography method and an etching method using an inorganic insulating material, an organic insulating material, or the like.

また、層間絶縁層６２と隔壁層６４の厚さは、液晶層２４、有機化合物層２６及び第２の導電層２８の厚さより大きく設定する。この結果、基板２０全面に有機化合物層２６及び第２の導電層２８を蒸着する工程のみで、電気的に独立した複数の領域に分離され、且つｘ方向と交差するｙ方向に伸長するストライプ状の有機化合物層２６及び第２の導電層２８を形成することができる。したがって、工程数を削減することが可能である。なお、隔壁層６４上にも液晶層２５、有機化合物層２７及び第２の導電層２９が形成されるが、これらは記憶素子１４を構成する液晶層２４、有機化合物層２６及び第２の導電層２８とは分断される。   Further, the thickness of the interlayer insulating layer 62 and the partition wall layer 64 is set to be larger than the thickness of the liquid crystal layer 24, the organic compound layer 26, and the second conductive layer 28. As a result, only in the step of depositing the organic compound layer 26 and the second conductive layer 28 on the entire surface of the substrate 20, the stripes are separated into a plurality of electrically independent regions and extend in the y direction intersecting the x direction. The organic compound layer 26 and the second conductive layer 28 can be formed. Therefore, the number of processes can be reduced. Note that the liquid crystal layer 25, the organic compound layer 27, and the second conductive layer 29 are also formed over the partition layer 64, and these are the liquid crystal layer 24, the organic compound layer 26, and the second conductive layer that constitute the memory element 14. The layer 28 is separated.

次に、本発明の記憶装置におけるデータの書き込み動作の一例について説明する。例えば、図３（Ａ）に示すメモリセルアレイ１０に設けられた複数のメモリセル１２のうち、ｘ列目ｙ行目に位置するメモリセル１２にデータを書き込む場合は、まず、ロウデコーダ４２、カラムデコーダ３４、セレクタ３８により、ｘ列目のビット線Ｂｘとｙ行目のワード線Ｗｙとを選択して、当該ビット線Ｂｘとワード線Ｗｙとの交差部に位置するメモリセル１２を選択する。そして、書き込み回路を用いて、選択したメモリセル１２にデータを書き込む。   Next, an example of data writing operation in the storage device of the present invention will be described. For example, when data is written to the memory cell 12 located in the xth column and the yth row among the plurality of memory cells 12 provided in the memory cell array 10 shown in FIG. 3A, first, the row decoder 42, the column The decoder 34 and the selector 38 select the bit line Bx in the xth column and the word line Wy in the yth row, and select the memory cell 12 located at the intersection of the bit line Bx and the word line Wy. Then, data is written into the selected memory cell 12 using a writing circuit.

メモリセル１２は、記憶素子１４を有している。実施の形態１で説明したように、記憶素子１４は電圧印加前後で電気抵抗が変化する。したがって、記憶素子の電気抵抗の変化を利用することにより、メモリセル１２に選択的にデータを書き込むことができる。   The memory cell 12 has a storage element 14. As described in the first embodiment, the electrical resistance of the memory element 14 changes before and after voltage application. Therefore, data can be selectively written into the memory cell 12 by utilizing the change in the electrical resistance of the memory element.

以下に、本発明の記憶装置にデータの書き込みを行う際の具体的な動作について、図３を用いて説明する。なお、書き込みはメモリセルの電気抵抗等の電気特性を変化させることで行い、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気特性を変化させた状態を「１」とする。   A specific operation when data is written to the storage device of the present invention will be described below with reference to FIG. Note that writing is performed by changing the electrical characteristics such as the electrical resistance of the memory cell. The initial state (state in which no electrical action is applied) of the memory cell is data “0”, and the state in which the electrical characteristic is changed is “ 1 ”.

メモリセル１２にデータ「１」を書き込む場合、まず、図３（Ａ）に示すロウデコーダ４２、レベルシフタ４４、カラムデコーダ３４、セレクタ３８によってメモリセル１２を選択する。例えば、ビット線Ｂ３とワード線Ｗ３との交差部に位置するメモリセル１２を選択する場合、ロウデコーダ４２、レベルシフタ４４によって、メモリセル１２に接続されるワード線Ｗ３に所定の電圧Ｖ２を印加する。また、カラムデコーダ３４、セレクタ３８によって、メモリセル１２に接続されるビット線Ｂ３を読み出し／書き込み回路３６に接続する。そして、読み出し／書き込み回路３６からビット線Ｂ３へ書き込み電圧Ｖ１を出力する。こうして、当該メモリセル１２を構成する第１の導電層と第２の導電層の間に電圧Ｖｗ＝Ｖ１−Ｖ２を印加する。印加する電圧Ｖｗを適切に選ぶことで、記憶素子１４の有する第１の導電層と液晶層が接する部分で混合物を形成させ、液晶層と第２の導電層との間に設けられた有機化合物層を物理的もしくは電気的に変化させ、データ「１」の書き込みを行うことができる。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比較して、大幅に小さくなるように変化させるとよい。例えば、（Ｖ１、Ｖ２）＝（０Ｖ、５Ｖ〜１５Ｖ）、あるいは（３Ｖ〜５Ｖ、−１２Ｖ〜−２Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５Ｖ〜１５Ｖ、あるいは−５Ｖ〜−１５Ｖとすればよい。   When data “1” is written in the memory cell 12, first, the memory cell 12 is selected by the row decoder 42, the level shifter 44, the column decoder 34, and the selector 38 shown in FIG. For example, when the memory cell 12 located at the intersection of the bit line B3 and the word line W3 is selected, a predetermined voltage V2 is applied to the word line W3 connected to the memory cell 12 by the row decoder 42 and the level shifter 44. . Further, the bit line B 3 connected to the memory cell 12 is connected to the read / write circuit 36 by the column decoder 34 and the selector 38. Then, the write voltage V1 is output from the read / write circuit 36 to the bit line B3. Thus, the voltage Vw = V1−V2 is applied between the first conductive layer and the second conductive layer constituting the memory cell 12. By appropriately selecting the voltage Vw to be applied, a mixture is formed at a portion where the first conductive layer and the liquid crystal layer of the memory element 14 are in contact, and an organic compound provided between the liquid crystal layer and the second conductive layer Data “1” can be written by changing the layer physically or electrically. Specifically, in the read operation voltage, the electrical resistance between the first conductive layer and the second conductive layer in the data “1” state is significantly smaller than that in the data “0” state. It is good to change as follows. For example, it may be appropriately selected from the range of (V1, V2) = (0V, 5V to 15V), or (3V to 5V, −12V to −2V). The voltage Vw may be 5V to 15V, or -5V to -15V.

なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。例えば、非選択のワード線および非選択のビット線を浮遊状態とすればよい。メモリセルを構成する第１の導電層と第２の導電層の間の層は、ダイオード特性など、選択性を確保できる特性を有する必要がある。   Note that data “1” is controlled not to be written in the memory cell connected to the non-selected word line and the non-selected bit line. For example, unselected word lines and unselected bit lines may be set in a floating state. The layer between the first conductive layer and the second conductive layer constituting the memory cell needs to have characteristics that can ensure selectivity, such as diode characteristics.

一方、メモリセル１２にデータ「０」を書き込む場合は、メモリセル１２には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、ロウデコーダ４２、レベルシフタ４４、カラムデコーダ３４、及びセレクタ３８によってメモリセル１２を選択するが、読み出し／書き込み回路３６からビット線Ｂ３への出力電位を、選択されたワード線Ｗ３の電位あるいは非選択ワード線の電位と同程度とし、メモリセル１２を構成する第１の導電層と第２の導電層の間に、メモリセル１２の電気特性を変化させない程度の電圧（例えば−５Ｖ〜５Ｖ）を印加すればよい。   On the other hand, when data “0” is written in the memory cell 12, it is not necessary to apply an electrical action to the memory cell 12. In terms of circuit operation, for example, as in the case of writing “1”, the memory cell 12 is selected by the row decoder 42, the level shifter 44, the column decoder 34, and the selector 38, but from the read / write circuit 36 to the bit line B3. Is set to the same level as the potential of the selected word line W3 or the potential of the non-selected word line, and the memory cell 12 is connected between the first conductive layer and the second conductive layer. What is necessary is just to apply the voltage (for example, -5V-5V) of the grade which does not change an electrical property.

続いて、有機メモリからデータの読み出しを行う際の具体的な動作について説明する。データの読み出しは、メモリセルを構成する第１の導電層と第２の導電層の間の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する第１の導電層と第２の導電層の間の実効的な電気抵抗（以下、単にメモリセルの電気抵抗と呼ぶ）が、読み出し電圧においてＲ０、データ「１」を有するメモリセルの電気抵抗を、読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路３６は、読み出し部分の構成として、例えば、図３（Ｂ）に示す抵抗素子７２と差動増幅器７４を用いた回路を考えることができる。抵抗素子７２は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。また、図３（Ｃ）に示すように抵抗素子７２の代わりにトランジスタ７６を用いてもよいし、差動増幅器の代わりにクロックドインバータ７８を用いることも可能である。クロックドインバータ７８には、読み出しを行うときにＨｉｇｈ、行わないときにＬｏｗとなる、信号φ又は反転信号φが入力される。勿論、回路構成は図３（Ｂ）、（Ｃ）に限定されない。   Next, a specific operation when reading data from the organic memory will be described. In reading data, the electrical characteristics between the first conductive layer and the second conductive layer constituting the memory cell are different between the memory cell having data “0” and the memory cell having data “1”. Use it. For example, the effective electrical resistance between the first conductive layer and the second conductive layer constituting the memory cell having data “0” (hereinafter simply referred to as the electrical resistance of the memory cell) is R0 at the read voltage. A method of reading data by using the difference in electric resistance when the electric resistance of the memory cell having data “1” is R1 in the read voltage will be described. Note that R1 << R0. For the read / write circuit 36, for example, a circuit using a resistance element 72 and a differential amplifier 74 shown in FIG. The resistance element 72 has a resistance value Rr, and R1 <Rr <R0. Further, as shown in FIG. 3C, a transistor 76 may be used instead of the resistance element 72, and a clocked inverter 78 may be used instead of the differential amplifier. The clocked inverter 78 receives a signal φ or an inverted signal φ that is High when reading is performed and is Low when the reading is not performed. Of course, the circuit configuration is not limited to that shown in FIGS.

メモリセル１２からデータの読み出しを行う場合、まず、ロウデコーダ４２、レベルシフタ４４、カラムデコーダ３４、セレクタ３８によってメモリセル１２を選択する。具体的には、ロウデコーダ４２、レベルシフタ４４によって、メモリセル１２に接続されるワード線Ｗｙに所定の電圧Ｖｙを印加する。また、カラムデコーダ３４、セレクタ３８によって、メモリセル１２に接続されるビット線Ｂｘを読み出し／書き込み回路３６の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、抵抗素子７２（抵抗値Ｒｒ）とメモリセル１２（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル１２がデータ「０」を有する場合には、Ｖｐ０＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル１２がデータ「１」を有する場合には、Ｖｐ１＝Ｖｙ＋（Ｖ０−Ｖｙ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図３（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図３（Ｃ）では、クロックドインバータの変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔとして、データ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。   When reading data from the memory cell 12, first, the memory cell 12 is selected by the row decoder 42, the level shifter 44, the column decoder 34, and the selector 38. Specifically, a predetermined voltage Vy is applied to the word line Wy connected to the memory cell 12 by the row decoder 42 and the level shifter 44. Further, the bit line Bx connected to the memory cell 12 is connected to the terminal P of the read / write circuit 36 by the column decoder 34 and the selector 38. As a result, the potential Vp of the terminal P becomes a value determined by resistance division by the resistance element 72 (resistance value Rr) and the memory cell 12 (resistance value R0 or R1). Therefore, when the memory cell 12 has data “0”, Vp0 = Vy + (V0−Vy) × R0 / (R0 + Rr). When the memory cell 12 has data “1”, Vp1 = Vy + (V0−Vy) × R1 / (R1 + Rr). As a result, in FIG. 3B, Vref is selected to be between Vp0 and Vp1, and in FIG. 3C, the change point of the clocked inverter is selected to be between Vp0 and Vp1. Thus, Low / High (or High / Low) is output as the output potential Vout according to the data “0” / “1”, and reading can be performed.

例えば、差動増幅器７４をＶｄｄ＝３Ｖで動作させ、Ｖｙ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。   For example, the differential amplifier 74 is operated at Vdd = 3V, and Vy = 0V, V0 = 3V, and Vref = 1.5V. Assuming that R0 / Rr = Rr / R1 = 9, if the memory cell data is “0”, Vp0 = 2.7 V and Vout is High, and if the memory cell data is “1”, Vp1 = 0.3V and Low is output as Vout. Thus, the memory cell can be read.

上記の方法によると、記憶素子１４の電気抵抗の状態は、抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。また、記憶素子の抵抗値を電流の大きさに置き換えて読みとる方法や、ビット線をプリチャージする方法を採用することも可能である。   According to the above method, the state of the electrical resistance of the memory element 14 is read as a voltage value using the difference in resistance value and resistance division. Of course, the reading method is not limited to this method. For example, in addition to using the difference in electrical resistance, reading may be performed using the difference in current value. In addition, when the electrical characteristics of the memory cell have data “0” and “1” and diode characteristics with different threshold voltages, reading may be performed using the threshold voltage difference. It is also possible to adopt a method of reading the resistance value of the memory element by replacing it with the magnitude of the current, or a method of precharging the bit line.

なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。   Note that this embodiment mode can be freely combined with the above embodiment modes.

本発明により、記憶素子の初期不良を低減することができ、当該記憶素子を有する半導体装置の製造の歩留まりを向上することができる。   According to the present invention, initial defects of a memory element can be reduced, and the manufacturing yield of a semiconductor device having the memory element can be improved.

また、本発明により、製造時以外にデータを書き込む（追記）ことが可能であり、且つ書き換えによる偽造を防止できる記憶素子を有する半導体装置を提供することができる。   In addition, according to the present invention, it is possible to provide a semiconductor device having a memory element that can write (additional) data other than at the time of manufacture and can prevent forgery due to rewriting.

（実施の形態３）
本発明の記憶素子及び当該記憶素子を有する半導体装置、代表的には記憶装置の例について、図６〜図９を用いて説明する。具体的には、アクティブマトリクス型の記憶装置の例について説明する。 (Embodiment 3)
An example of a memory element of the present invention and a semiconductor device including the memory element, typically a memory device, will be described with reference to FIGS. Specifically, an example of an active matrix storage device will be described.

図６（Ａ）に示したのは記憶装置の一例であり、基板６２０上に設けられたメモリセルアレイ６１０、ビット線駆動回路６３２、ワード線駆動回路６４０及びインターフェース６３０を有している。   FIG. 6A illustrates an example of a memory device, which includes a memory cell array 610, a bit line driver circuit 632, a word line driver circuit 640, and an interface 630 provided over a substrate 620.

メモリセルアレイ６１０は、ｘ方向に延在する複数のビット線Ｂｘ（１≦ｘ≦ｍ）と、ｘ方向と直交するｙ方向に延在する複数のワード線Ｗｙ（１≦ｙ≦ｎ）とで構成されている。また、ビット線Ｂｘとワード線Ｗｙが交差する部分には、トランジスタ６８０と記憶素子６１４を有するメモリセル６１２が設けられている。メモリセル６１２は、メモリセルアレイ６１０において、マトリクス状に設けられている。   The memory cell array 610 includes a plurality of bit lines Bx (1 ≦ x ≦ m) extending in the x direction and a plurality of word lines Wy (1 ≦ y ≦ n) extending in the y direction orthogonal to the x direction. It is configured. A memory cell 612 including a transistor 680 and a memory element 614 is provided at a portion where the bit line Bx and the word line Wy intersect. The memory cells 612 are provided in a matrix in the memory cell array 610.

ビット線駆動回路６３２は、カラムデコーダ６３４と、読み出し／書き込み回路６３６と、セレクタ６３８と、を有する。また、ビット線駆動回路６３２は、ビット線Ｂｘ及びインターフェース６３０に接続されている。   The bit line driver circuit 632 includes a column decoder 634, a read / write circuit 636, and a selector 638. The bit line driving circuit 632 is connected to the bit line Bx and the interface 630.

ワード線駆動回路６４０は、ロウデコーダ６４２と、レベルシフタ６４４と、を有する。また、ワード線駆動回路６４０は、ワード線Ｗｙ及びインターフェース６３０に接続されている。   The word line driver circuit 640 includes a row decoder 642 and a level shifter 644. The word line driving circuit 640 is connected to the word line Wy and the interface 630.

インターフェース６３０は、外部から入力される信号をビット線駆動回路６３２又はワード線駆動回路６４０に供給する、或いはビット線駆動回路６３２から出力される信号を外部に供給する回路である。   The interface 630 is a circuit that supplies a signal input from the outside to the bit line driving circuit 632 or the word line driving circuit 640 or supplies a signal output from the bit line driving circuit 632 to the outside.

なお、図６（Ａ）に示す構成はあくまで一例であり、センスアンプ、出力回路、バッファ回路等の他の回路を有していてもよい。また、インターフェース６３０に書き込み回路を設けてもよい。   Note that the structure illustrated in FIG. 6A is merely an example, and may include other circuits such as a sense amplifier, an output circuit, and a buffer circuit. Further, a writing circuit may be provided in the interface 630.

次に、メモリセル６１２について、図７を用いて詳細に説明する。図７（Ａ）には、メモリセルアレイ６１０の上面図の一例を示す。また、図７（Ｂ）には、図７（Ａ）の破線Ａ−Ｂにおける断面図の一例を示す。なお、図７（Ａ）では、トランジスタと第１の導電層以外の構成は、一部省略している。   Next, the memory cell 612 will be described in detail with reference to FIG. FIG. 7A illustrates an example of a top view of the memory cell array 610. FIG. 7B illustrates an example of a cross-sectional view taken along dashed line AB in FIG. Note that in FIG. 7A, part of the structure except the transistor and the first conductive layer is omitted.

メモリセル６１２は、ビット線Ｂｘ（１≦ｘ≦ｍ）に接続される電極（ソース電極又はドレイン電極）とワード線Ｗｙ（１≦ｙ≦ｎ）に接続される電極と、記憶素子６１４と、トランジスタ６８０とを有する。記憶素子６１４は、実施の形態１、２で示したような構成を有し、少なくとも第１の導電層と、該第１の導電層に接する液晶層と、該液晶層に接する有機化合物層と、該有機化合物層に接する第２の導電層とが、順次積層された構造を有している。また、トランジスタ６８０のゲート電極はワード線Ｗｙと接続され、ソース電極もしくはドレイン電極のいずれか一方はビット線Ｂｘと接続され、残る一方は記憶素子６１４の第１の導電層６２２と接続される、或いは第１の導電層６２２として機能する。記憶素子の第２の導電層６２８は共通電極（電位Ｖｃｏｍ）と接続される。   The memory cell 612 includes an electrode (source electrode or drain electrode) connected to the bit line Bx (1 ≦ x ≦ m), an electrode connected to the word line Wy (1 ≦ y ≦ n), a memory element 614, A transistor 680. The memory element 614 has a structure as shown in Embodiment Modes 1 and 2, and includes at least a first conductive layer, a liquid crystal layer in contact with the first conductive layer, and an organic compound layer in contact with the liquid crystal layer. The second conductive layer in contact with the organic compound layer has a stacked structure. The gate electrode of the transistor 680 is connected to the word line Wy, one of the source electrode and the drain electrode is connected to the bit line Bx, and the other is connected to the first conductive layer 622 of the memory element 614. Alternatively, the first conductive layer 622 functions. The second conductive layer 628 of the memory element is connected to the common electrode (potential Vcom).

例えば、図７（Ｂ）に示すように、記憶素子６１４はトランジスタ６８０が設けられた基板６２０上に形成することができる。記憶素子６１４は、実施の形態１又は２で説明した記憶素子と同様に、第１の導電層６２２と、液晶層６２４と、有機化合物層６２６と、第２の導電層６２８とが順次積層された構造を有する。また、隣接する第１の導電層間には、該第１の導電層６２２の端部を覆う隔壁層６５４が設けられている。さらに、本実施の形態では、記憶素子６１４上に保護層として機能する絶縁層６５６が設けられている。   For example, as illustrated in FIG. 7B, the memory element 614 can be formed over a substrate 620 provided with a transistor 680. As in the memory element described in Embodiment 1 or 2, the memory element 614 includes a first conductive layer 622, a liquid crystal layer 624, an organic compound layer 626, and a second conductive layer 628 which are sequentially stacked. Has a structure. In addition, a partition layer 654 that covers an end portion of the first conductive layer 622 is provided between adjacent first conductive layers. Further, in this embodiment, an insulating layer 656 that functions as a protective layer is provided over the memory element 614.

トランジスタ６８０は、基板６２０上に下地絶縁層６５０を介して設けられている。また、トランジスタ６８０のソース電極又はドレイン電極として機能する導電層は、記憶素子６１４の第１の導電層６２２と接続している。   The transistor 680 is provided over the substrate 620 with a base insulating layer 650 interposed therebetween. The conductive layer functioning as a source electrode or a drain electrode of the transistor 680 is connected to the first conductive layer 622 of the memory element 614.

本実施の形態のトランジスタ６８０としては、様々なトランジスタを適用することができる。ここで、適用可能なトランジスタ６８０の例について、図８を用いて説明する。   Various transistors can be used as the transistor 680 in this embodiment. Here, an example of an applicable transistor 680 is described with reference to FIGS.

例えば、図８（Ａ）は、トップゲート型の薄膜トランジスタ（以下、ＴＦＴともいう）を適用する一例を示している。ここで示すトランジスタ（ＴＦＴ）６８０は、下地絶縁層６５０上に設けられた半導体層１３０２と、該半導体層１３０２上に設けられたゲート絶縁層１３０３と、該ゲート絶縁層１３０３上に設けられたゲート電極１３０４とを有する。   For example, FIG. 8A illustrates an example in which a top-gate thin film transistor (hereinafter also referred to as TFT) is applied. A transistor (TFT) 680 shown here includes a semiconductor layer 1302 provided over the base insulating layer 650, a gate insulating layer 1303 provided over the semiconductor layer 1302, and a gate provided over the gate insulating layer 1303. An electrode 1304.

また、半導体層１３０２、ゲート電極１３０４上には層間絶縁層として機能する絶縁層６５１、絶縁層６５２が設けられている。さらに、絶縁層６５１、６５２を介して半導体層１３０２と接続する導電層１３１２が設けられている。導電層１３１２は、トランジスタ６８０のソース電極又はドレイン電極として機能する。また、導電層１３１２の一方は、記憶素子６１４の第１の導電層６２２と接続している、或いは記憶素子６１４の第１の導電層６２２として機能する。   An insulating layer 651 and an insulating layer 652 functioning as interlayer insulating layers are provided over the semiconductor layer 1302 and the gate electrode 1304. Further, a conductive layer 1312 connected to the semiconductor layer 1302 through insulating layers 651 and 652 is provided. The conductive layer 1312 functions as a source electrode or a drain electrode of the transistor 680. One of the conductive layers 1312 is connected to the first conductive layer 622 of the memory element 614 or functions as the first conductive layer 622 of the memory element 614.

半導体層１３０２は、結晶構造を有する半導体で形成される層であり、非単結晶半導体若しくは単結晶半導体を用いることができる。特に、非晶質若しくは微結晶質の半導体を、レーザ光の照射により結晶化させた結晶性半導体、加熱処理により結晶化させた結晶性半導体、加熱処理とレーザ光の照射を組み合わせて結晶化させた結晶性半導体を適用することが好ましい。加熱処理においては、珪素半導体の結晶化を助長する作用のあるニッケルなどの金属元素を用いた結晶化法を適用することができる。   The semiconductor layer 1302 is a layer formed of a semiconductor having a crystal structure, and a non-single-crystal semiconductor or a single-crystal semiconductor can be used. In particular, an amorphous or microcrystalline semiconductor is crystallized by crystallizing a semiconductor that is crystallized by laser light irradiation, a crystallized semiconductor that is crystallized by heat treatment, or a combination of heat treatment and laser light irradiation. It is preferable to apply a crystalline semiconductor. In the heat treatment, a crystallization method using a metal element such as nickel which has an action of promoting crystallization of a silicon semiconductor can be applied.

レーザ光を照射して結晶化する場合には、連続発振レーザ光の照射若しくは繰り返し周波数が１０ＭＨｚ以上であって、パルス幅が１ナノ秒以下、好ましくは１ピコ秒乃至１００ピコ秒である高繰返周波数超短パルス光を照射することによって、結晶性半導体が溶融した溶融帯を、当該レーザ光の照射方向に連続的に移動させながら結晶化を行うことができる。このような結晶化法により、大粒径であって、結晶粒界が一方向に延びる結晶性半導体を得ることができる。キャリアのドリフト方向を、この結晶粒界が延びる方向に合わせることで、トランジスタにおける電界効果移動度を高めることができる。例えば、４００ｃｍ２／Ｖ・ｓｅｃ以上を実現することができる。 In the case of crystallization by irradiating with laser light, irradiation with continuous wave laser light or repetition frequency is 10 MHz or more and pulse width is 1 nanosecond or less, preferably 1 to 100 picoseconds. By irradiating the return frequency ultrashort pulse light, crystallization can be performed while continuously moving the molten zone in which the crystalline semiconductor is melted in the irradiation direction of the laser light. By such a crystallization method, a crystalline semiconductor having a large particle diameter and a crystal grain boundary extending in one direction can be obtained. By adjusting the carrier drift direction to the direction in which the crystal grain boundary extends, the field-effect mobility in the transistor can be increased. For example, 400 cm 2 / V · sec or more can be realized.

また、ガラス基板の耐熱温度（約６００℃）以下の結晶化プロセスを用いて結晶化する場合、大面積ガラス基板を用いることが可能である。このため、基板あたり大量の半導体装置を作製することが可能であり、低コスト化が可能である。   Further, when crystallization is performed using a crystallization process at a heat resistant temperature (about 600 ° C.) or lower of the glass substrate, a large area glass substrate can be used. Therefore, a large amount of semiconductor devices can be manufactured per substrate, and the cost can be reduced.

なお、ガラス基板の耐熱温度以上の加熱による結晶化工程を行い、半導体層１３０２を形成することもできる。代表的には、絶縁性基板に石英基板を用い、非晶質若しくは微結晶質の半導体を７００度以上で加熱して半導体層１３０２を形成する。この結果、結晶性の高い半導体を形成することが可能である。このため、応答速度や移動度などの特性が良好で、高速な動作が可能な薄膜トランジスタを提供することができる。   Note that the semiconductor layer 1302 can also be formed by performing a crystallization step by heating at or above a heat resistant temperature of the glass substrate. Typically, a quartz substrate is used as the insulating substrate, and the semiconductor layer 1302 is formed by heating an amorphous or microcrystalline semiconductor at 700 ° C. or higher. As a result, a semiconductor with high crystallinity can be formed. Therefore, a thin film transistor that has favorable characteristics such as response speed and mobility and can operate at high speed can be provided.

また、半導体層１３０２は、チャネル形成領域１３１３と、ソース領域又はドレイン領域として機能する一対の高濃度不純物領域１３１１と、チャネル形成領域と高濃度不純物領域との間に位置する一対の低濃度不純物領域１３１０（ＬＤＤ領域ともいわれる）を有する。高濃度不純物領域１３１１及び低濃度不純物領域１３１０は、一導電型の不純物が添加されており、高濃度不純物領域１３１１には、低濃度不純物領域１３１０よりも高い不純物濃度で不純物が添加されている。また、チャネル形成領域１３１３は、ゲート絶縁層１３０３を介してゲート電極１３０４と重なり、低濃度不純物領域１３１０は、ゲート絶縁層１３０３を介してサイドウォール１３０８と重なる。なお、本発明は特に限定されず、低濃度不純物領域はゲート電極と重なるように形成してもよいし、低濃度不純物領域を形成しない構成としてもよい。   The semiconductor layer 1302 includes a channel formation region 1313, a pair of high concentration impurity regions 1311 functioning as a source region or a drain region, and a pair of low concentration impurity regions located between the channel formation region and the high concentration impurity region. 1310 (also referred to as an LDD region). The high-concentration impurity region 1311 and the low-concentration impurity region 1310 are doped with one conductivity type impurity, and the high-concentration impurity region 1311 is doped with an impurity at a higher impurity concentration than the low-concentration impurity region 1310. The channel formation region 1313 overlaps with the gate electrode 1304 with the gate insulating layer 1303 interposed therebetween, and the low-concentration impurity region 1310 overlaps with the sidewall 1308 with the gate insulating layer 1303 interposed therebetween. Note that the present invention is not particularly limited, and the low-concentration impurity region may be formed so as to overlap with the gate electrode, or the low-concentration impurity region may not be formed.

ゲート絶縁層１３０３は、プラズマＣＶＤ法またはスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、その他の珪素を含む絶縁層を単層又は積層構造で形成する。また、ゲート絶縁層１３０３を、液滴吐出法、塗布法、ゾルゲル法等を用い、絶縁性を有する溶液を用いて形成することもできる。絶縁性を有する溶液の代表例としては、無機酸化物の微粒子が分散された溶液、ポリイミド、ポリアミド、ポリエステル、アクリル、ＰＳＧ（リンガラス）、ＢＰＳＧ（ボロンリンガラス）、シリケート材料、アルコキシシリケート材料、ポリシラザン材料、ポリメチルシロキサンに代表される、Ｓｉ−ＣＨ２結合を有するＳｉＯ２を含む溶液を適宜用いることができる。 As the gate insulating layer 1303, an insulating layer containing silicon nitride, silicon oxide, or other silicon is formed with a single layer or a stacked structure by a thin film formation method such as a plasma CVD method or a sputtering method. Alternatively, the gate insulating layer 1303 can be formed using an insulating solution by a droplet discharge method, a coating method, a sol-gel method, or the like. Typical examples of the insulating solution include a solution in which fine particles of inorganic oxide are dispersed, polyimide, polyamide, polyester, acrylic, PSG (phosphorus glass), BPSG (boron phosphorous glass), silicate material, alkoxysilicate material, A solution containing SiO 2 having a Si—CH 2 bond represented by a polysilazane material and polymethylsiloxane can be used as appropriate.

ゲート電極１３０４は金属又は一導電型の不純物を添加した多結晶半導体で形成することができる。金属を用いる場合は、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、アルミニウム（Ａｌ）などを用いることができる。また、当該金属を窒化させた金属窒化物を用いることができる。或いは、金属窒化物からなる第１層と金属から成る第２層とを積層させた構造としても良い。積層構造とする場合には、第１層の端部が第２層の端部より外側に突き出した形状としても良い。このとき第１層を金属窒化物とすることで、バリアメタルとすることができる。すなわち、第２層の金属が、ゲート絶縁層１３０３やその下層の半導体層１３０２に拡散することを防ぐことができる。   The gate electrode 1304 can be formed using a metal or a polycrystalline semiconductor to which an impurity of one conductivity type is added. In the case of using a metal, tungsten (W), molybdenum (Mo), titanium (Ti), tantalum (Ta), aluminum (Al), or the like can be used. Alternatively, a metal nitride obtained by nitriding the metal can be used. Or it is good also as a structure which laminated | stacked the 1st layer which consists of metal nitride, and the 2nd layer which consists of metals. In the case of a laminated structure, the end of the first layer may protrude outward from the end of the second layer. At this time, a barrier metal can be formed by using a metal nitride for the first layer. That is, the second layer metal can be prevented from diffusing into the gate insulating layer 1303 and the semiconductor layer 1302 below the gate insulating layer 1303.

また、ゲート電極１３０４の側面には、サイドウォール（側壁スペーサ）１３０８が設けられている。サイドウォール１３０８は、ゲート電極１３０４を形成した後、ＣＶＤ法により酸化珪素を含む絶縁層を形成し、該絶縁層をＲＩＥ（Ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：反応性イオンエッチング）法により異方性エッチングすることで形成することができる。なお、サイドウォール１３０８は、設けなくともよい。   A side wall (side wall spacer) 1308 is provided on the side surface of the gate electrode 1304. The sidewall 1308 is formed by forming a gate electrode 1304, forming an insulating layer containing silicon oxide by a CVD method, and anisotropically etching the insulating layer by a RIE (Reactive Ion Etching) method. Can be formed. Note that the sidewall 1308 is not necessarily provided.

絶縁層６５１、６５２は、酸化珪素及び酸化窒化珪素などの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーター法など塗布法を用いる場合には、液状の絶縁材料を塗布した後、熱処理により酸化珪素で形成される絶縁層を用いることもできる。例えば、シロキサン結合を含む材料を塗布し、２００乃至４００度での熱処理することにより形成された酸化珪素を含む絶縁層を用いることができる。絶縁層６５１、６５２として、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線の断線を防止することができる。また、多層配線を形成する際にも有効に利用することができる。なお、ここでは層間絶縁層を２層構造としたが、特に限定されず、単層構造又は３層以上の積層構造とすることもできる。   The insulating layers 651 and 652 are formed using an inorganic insulating material such as silicon oxide and silicon oxynitride, or an organic insulating material such as an acrylic resin and a polyimide resin. In the case of using a coating method such as spin coating or a roll coater method, an insulating layer formed of silicon oxide by heat treatment can be used after applying a liquid insulating material. For example, an insulating layer containing silicon oxide formed by applying a material containing a siloxane bond and performing heat treatment at 200 to 400 degrees can be used. By forming an insulating layer formed by a coating method or an insulating layer flattened by reflow as the insulating layers 651 and 652, disconnection of wirings formed on the layers can be prevented. It can also be used effectively when forming multilayer wiring. Note that although the interlayer insulating layer has a two-layer structure here, there is no particular limitation, and a single-layer structure or a stacked structure of three or more layers can also be used.

絶縁層６５２上に形成される導電層１３１２の一方は、記憶素子６１４の第１の導電層６２２に接続される、或いは記憶素子６１４の第１の導電層６２２として機能する。ここでは、導電層１３１２と第１の導電層６２２を同一層で形成しており、導電層１３１２は第１の導電層６２２としても機能している。すなわち、導電層１３１２の一部分が第１の導電層６２２に該当している。なお、第１の導電層として機能する導電層１３１２はゲート電極１３０４と同じ層で形成される配線と交差して設けることが可能であり、多層配線構造を形成している。絶縁層６５２と同様の機能を有する絶縁層を複数積層して、その層上に配線を形成することで多層配線構造を形成することができる。導電層１３１２はアルミニウム（Ａｌ）のような低抵抗材料を含む層と、チタン（Ｔｉ）やモリブデン（Ｍｏ）などの高融点金属材料を用いたバリアメタルを含む層との組み合わせで形成することが好ましい。例えば、チタン（Ｔｉ）を含む層とアルミニウム（Ａｌ）を含む層の積層構造、モリブデン（Ｍｏ）を含む層とアルミニウム（Ａｌ）を含む層との積層構造で形成することができる。   One of the conductive layers 1312 formed over the insulating layer 652 is connected to the first conductive layer 622 of the memory element 614 or functions as the first conductive layer 622 of the memory element 614. Here, the conductive layer 1312 and the first conductive layer 622 are formed as the same layer, and the conductive layer 1312 also functions as the first conductive layer 622. That is, part of the conductive layer 1312 corresponds to the first conductive layer 622. Note that the conductive layer 1312 functioning as the first conductive layer can be provided so as to intersect with a wiring formed in the same layer as the gate electrode 1304 and forms a multilayer wiring structure. A multilayer wiring structure can be formed by stacking a plurality of insulating layers having functions similar to those of the insulating layer 652 and forming wirings on the insulating layers. The conductive layer 1312 may be formed of a combination of a layer including a low resistance material such as aluminum (Al) and a layer including a barrier metal using a refractory metal material such as titanium (Ti) or molybdenum (Mo). preferable. For example, a stacked structure of a layer containing titanium (Ti) and a layer containing aluminum (Al), or a stacked structure of a layer containing molybdenum (Mo) and a layer containing aluminum (Al) can be used.

その他、トランジスタ６８０は、直列に接続された少なくとも２つ以上のチャネル形成領域を含んだ半導体層と、それぞれのチャネル形成領域に電界を印加する少なくとも２つ以上のゲート電極とを有するマルチゲート構造としてもよいし、半導体層を上下にゲート電極で挟むデュアルゲート構造とすることもできる。   In addition, the transistor 680 has a multi-gate structure including a semiconductor layer including at least two or more channel formation regions connected in series and at least two or more gate electrodes for applying an electric field to each channel formation region. Alternatively, a dual gate structure in which a semiconductor layer is sandwiched between gate electrodes up and down can be employed.

図８（Ｂ）は、ボトムゲート型のＴＦＴを適用する一例を示している。ここで示すトランジスタ（ＴＦＴ）６８０は、下地絶縁層６５０上に設けられたゲート電極１３０４と、該ゲート電極１３０４上に設けられたゲート絶縁層１３０３と、該ゲート絶縁層１３０３上に設けられた半導体層１３０２と、該半導体層１３０２上に設けられたチャネル保護層１３０９とを有する。半導体層１３０２上には層間絶縁層として機能する絶縁層６５１、６５２が設けられている。さらに、絶縁層６５１、６５２を介して半導体層１３０２と接続する導電層１３１２が設けられている。導電層１３１２は、トランジスタ６８０のソース電極又はドレイン電極として機能する。また、導電層１３１２の一方は、記憶素子６１４の第１の導電層６２２と接続している、或いは記憶素子６１４の第１の導電層６２２として機能する。なお、ここでは導電層１３１２を絶縁層６５２及び絶縁層６５１を介して形成したが、絶縁層６５１のみを介して形成してもよい。また、ボトムゲート型のＴＦＴの場合は、下地絶縁層６５０を形成しなくともよい。   FIG. 8B illustrates an example in which a bottom-gate TFT is applied. A transistor (TFT) 680 shown here includes a gate electrode 1304 provided over the base insulating layer 650, a gate insulating layer 1303 provided over the gate electrode 1304, and a semiconductor provided over the gate insulating layer 1303. A layer 1302 and a channel protective layer 1309 provided over the semiconductor layer 1302. Over the semiconductor layer 1302, insulating layers 651 and 652 functioning as interlayer insulating layers are provided. Further, a conductive layer 1312 connected to the semiconductor layer 1302 through insulating layers 651 and 652 is provided. The conductive layer 1312 functions as a source electrode or a drain electrode of the transistor 680. One of the conductive layers 1312 is connected to the first conductive layer 622 of the memory element 614 or functions as the first conductive layer 622 of the memory element 614. Note that although the conductive layer 1312 is formed through the insulating layer 652 and the insulating layer 651 here, the conductive layer 1312 may be formed through the insulating layer 651 alone. In the case of a bottom-gate TFT, the base insulating layer 650 is not necessarily formed.

また、基板６２０が可撓性を有する基板である場合、耐熱温度がガラス基板等の非可撓性基板と比較して低い。このため、可撓性を有する基板上にトランジスタを形成する場合は、有機半導体を用いることが好ましい。   In the case where the substrate 620 is a flexible substrate, the heat resistant temperature is lower than that of a non-flexible substrate such as a glass substrate. Therefore, in the case where a transistor is formed over a flexible substrate, an organic semiconductor is preferably used.

図８（Ｃ）は、スタガ型の有機半導体トランジスタを適用する一例を示している。ここで示すトランジスタ６８０は、可撓性を有する基板１４０１上に設けられている。トランジスタ６８０は、ゲート電極１４０２と、該ゲート電極１４０２上に設けられたゲート絶縁層１４０３と、該ゲート絶縁層１４０３上に設けられた半導体層１４０４と、半導体層１４０４と接続する導電層１４１２を有する。導電層１４１２の一方は、記憶素子６１４の第１の導電層６２２と接続している、或いは記憶素子６１４の第１の導電層６２２として機能する。また、半導体層１４０４は、ゲート絶縁層１４０３及び導電層１４１２に一部挟持されている。   FIG. 8C illustrates an example in which a staggered organic semiconductor transistor is applied. The transistor 680 shown here is provided over a flexible substrate 1401. The transistor 680 includes a gate electrode 1402, a gate insulating layer 1403 provided over the gate electrode 1402, a semiconductor layer 1404 provided over the gate insulating layer 1403, and a conductive layer 1412 connected to the semiconductor layer 1404. . One of the conductive layers 1412 is connected to the first conductive layer 622 of the memory element 614 or functions as the first conductive layer 622 of the memory element 614. The semiconductor layer 1404 is partly sandwiched between the gate insulating layer 1403 and the conductive layer 1412.

ゲート電極１４０２は、ゲート電極１３０４と同様の材料及び手法により、形成することができる。また、液滴吐出法を用い、乾燥、焼成してゲート電極１４０２を形成することができる。また、可撓性を有する基板上に、導電性微粒子を含むペーストを印刷法により印刷し、乾燥、焼成してゲート電極１４０２を形成することができる。導電性微粒子の代表例としては、金、銅、金と銀の合金、金と銅の合金、銀と銅の合金、金と銀と銅の合金のいずれかを主成分とする微粒子でもよい。また、インジウム錫酸化物（ＩＴＯ）などの導電性酸化物を主成分とする微粒子でもよい。   The gate electrode 1402 can be formed using a material and a method similar to those of the gate electrode 1304. Further, the gate electrode 1402 can be formed by drying and baking using a droplet discharge method. Alternatively, the gate electrode 1402 can be formed by printing a paste containing conductive fine particles on a flexible substrate by a printing method, followed by drying and baking. As typical examples of the conductive fine particles, fine particles mainly containing any one of gold, copper, an alloy of gold and silver, an alloy of gold and copper, an alloy of silver and copper, and an alloy of gold, silver and copper may be used. Further, fine particles mainly containing a conductive oxide such as indium tin oxide (ITO) may be used.

ゲート絶縁層１４０３は、ゲート絶縁層１３０３と同様の材料及び手法により形成することができる。但し、液状の絶縁材料を塗布した後、熱処理により絶縁層を形成する場合、熱処理温度が可撓性を有する基板の耐熱温度より低い温度で行う。   The gate insulating layer 1403 can be formed using a material and a method similar to those of the gate insulating layer 1303. However, when an insulating layer is formed by heat treatment after applying a liquid insulating material, the heat treatment temperature is lower than the heat resistance temperature of the flexible substrate.

有機半導体トランジスタの半導体層１４０４の材料としては、多環芳香族化合物、共役二重結合系化合物、フタロシアニン、電荷移動型錯体等が挙げられる。例えばアントラセン、テトラセン、ペンタセン、６Ｔ（ヘキサチオフェン）、ＴＣＮＱ（テトラシアノキノジメタン）、ＰＴＣＤＡ（ペリレンカルボン酸無水化物）、ＮＴＣＤＡ（ナフタレンカルボン酸無水化物）などを用いることができる。また、有機半導体トランジスタの半導体層１４０４の材料としては、有機高分子化合物等のπ共役系高分子、カーボンナノチューブ、ポリビニルピリジン、フタロシアニン金属錯体等が挙げられる。特に骨格が共役二重結合から構成されるπ共役系高分子である、ポリアセチレン、ポリアニリン、ポリピロール、ポリチエニレン、ポリチオフェン誘導体、ポリ（３アルキルチオフェン）、ポリパラフェニレン誘導体又はポリパラフェニレンビニレン誘導体を用いると好ましい。   Examples of the material of the semiconductor layer 1404 of the organic semiconductor transistor include polycyclic aromatic compounds, conjugated double bond compounds, phthalocyanines, and charge transfer complexes. For example, anthracene, tetracene, pentacene, 6T (hexathiophene), TCNQ (tetracyanoquinodimethane), PTCDA (perylene carboxylic acid anhydride), NTCDA (naphthalene carboxylic acid anhydride) and the like can be used. Examples of the material for the semiconductor layer 1404 of the organic semiconductor transistor include π-conjugated polymers such as organic polymer compounds, carbon nanotubes, polyvinyl pyridine, and phthalocyanine metal complexes. In particular, when a polyacetylene, polyaniline, polypyrrole, polythienylene, polythiophene derivative, poly (3 alkylthiophene), polyparaphenylene derivative or polyparaphenylene vinylene derivative is used, which is a π-conjugated polymer whose skeleton is composed of conjugated double bonds preferable.

また、有機半導体トランジスタの半導体層１４０４の形成方法としては、基板上に均一な膜厚で形成できる方法を用いればよい。膜厚は１ｎｍ以上１０００ｎｍ以下、好ましくは１０ｎｍ以上１００ｎｍ以下が望ましい。具体的な方法としては、蒸着法、塗布法、スピンコーティング法、オ−バーコート法、溶液キャスト法、ディップ法、スクリーン印刷法、ロールコーター法、又は液滴吐出法を用いることができる。   In addition, as a method for forming the semiconductor layer 1404 of the organic semiconductor transistor, a method that can be formed over the substrate with a uniform film thickness may be used. The film thickness is 1 nm to 1000 nm, preferably 10 nm to 100 nm. As a specific method, a vapor deposition method, a coating method, a spin coating method, an overcoat method, a solution casting method, a dip method, a screen printing method, a roll coater method, or a droplet discharge method can be used.

図８（Ｄ）は、コプレナー型の有機半導体トランジスタを適用する一例を示している。ここで示すトランジスタ６８０は、可撓性を有する基板１４０１上に設けられている。トランジスタ６８０は、ゲート電極１４０２と、該ゲート電極１４０２上に設けられたゲート絶縁層１４０３と、該ゲート絶縁層１４０３上に設けられた導電層１４１２と、該導電層１４１２の一部及びゲート絶縁層１４０３上に設けられた半導体層１４０４とを有する。導電層１４１２の一方は、記憶素子６１４の第１の導電層６２２と接続している、或いは記憶素子６１４の第１の導電層６２２として機能する。また、導電層１４１２は、ゲート絶縁層１４０３及び半導体層１４０４に一部挟持されている。   FIG. 8D illustrates an example in which a coplanar organic semiconductor transistor is applied. The transistor 680 shown here is provided over a flexible substrate 1401. The transistor 680 includes a gate electrode 1402, a gate insulating layer 1403 provided over the gate electrode 1402, a conductive layer 1412 provided over the gate insulating layer 1403, a part of the conductive layer 1412, and a gate insulating layer. A semiconductor layer 1404 provided over the semiconductor layer 1403; One of the conductive layers 1412 is connected to the first conductive layer 622 of the memory element 614 or functions as the first conductive layer 622 of the memory element 614. In addition, the conductive layer 1412 is partly sandwiched between the gate insulating layer 1403 and the semiconductor layer 1404.

なお、図８（Ａ）〜（Ｄ）に示す薄膜トランジスタや有機半導体トランジスタはスイッチング素子として機能し得るものであれば、どのような構成で設けてもよい。   Note that the thin film transistors and organic semiconductor transistors illustrated in FIGS. 8A to 8D may have any structure as long as they can function as switching elements.

また、単結晶基板やＳＯＩ基板を用いて、トランジスタを形成し、その上に記憶素子を設けてもよい。ＳＯＩ基板はウェハの貼り合わせによる方法や酸素イオンをＳｉ基板内に打ち込むことにより内部に絶縁層を形成するＳＩＭＯＸと呼ばれる方法を用いて形成すればよい。ここでは、図７（Ｃ）に示すように、単結晶半導体基板６６０上に設けられた電界効果トランジスタ６６２に記憶素子６１４が接続されている。具体的には、電界効果トランジスタ６６２の不純物領域と接続する導電層６６３と第１の導電層６２２とが、絶縁層６７２を介して接続されている。言い換えると、電界効果トランジスタ６６２のソース電極又はドレイン電極として機能する導電層６６３を覆うように絶縁層６７２が設けられ、当該絶縁層６７２上に記憶素子６１４が設けられている。なお、電界効果トランジスタ６６２は、フィールド酸化膜６６１によって分離されている。   Alternatively, a transistor may be formed using a single crystal substrate or an SOI substrate, and a memory element may be provided thereover. The SOI substrate may be formed using a method called wafer bonding or a method called SIMOX in which an insulating layer is formed inside by implanting oxygen ions into the Si substrate. Here, as shown in FIG. 7C, a memory element 614 is connected to a field-effect transistor 662 provided over a single crystal semiconductor substrate 660. Specifically, the conductive layer 663 connected to the impurity region of the field effect transistor 662 and the first conductive layer 622 are connected to each other through the insulating layer 672. In other words, the insulating layer 672 is provided so as to cover the conductive layer 663 functioning as a source electrode or a drain electrode of the field-effect transistor 662, and the memory element 614 is provided over the insulating layer 672. Note that the field effect transistor 662 is separated by a field oxide film 661.

このような単結晶半導体で形成されるトランジスタは、応答速度や移動度などの特性が良好なために、高速な動作が可能なトランジスタを提供することができる。また、単結晶半導体で形成されるトランジスタは、その特性のバラツキが少ないために、高い信頼性を実現した半導体装置を提供することができる。   Since a transistor formed using such a single crystal semiconductor has favorable characteristics such as response speed and mobility, a transistor that can operate at high speed can be provided. In addition, since a transistor formed using a single crystal semiconductor has less variation in characteristics, a semiconductor device with high reliability can be provided.

また、電界効果トランジスタ６６２上に絶縁層６７２を設けて記憶素子６１４を形成することによって、第１の導電層６２２を自由に配置することができる。つまり、図７（Ａ）、（Ｂ）の構成では、トランジスタ６８０の上方を避けた領域に記憶素子６１４を設ける必要があったが、図７（Ｃ）のような構成とすることによって、例えば、トランジスタを有する層６７１に設けられたトランジスタ６６２の上方に記憶素子６１４を形成することが可能となる。   In addition, by providing the insulating layer 672 over the field-effect transistor 662 to form the memory element 614, the first conductive layer 622 can be freely arranged. That is, in the structure of FIGS. 7A and 7B, it is necessary to provide the memory element 614 in a region avoiding the upper portion of the transistor 680. By using the structure shown in FIG. The memory element 614 can be formed over the transistor 662 provided in the layer 671 having a transistor.

なお、図７（Ｂ）、（Ｃ）に示す構成において、有機化合物層６２６は基板全面に設けた例を示しているが、各メモリセルのみに選択的に設けてもよい。この場合、液滴吐出法等を用いて有機化合物を吐出し焼成して選択的に有機化合物層を設けることにより材料の利用効率を向上させることが可能となる。   7B and 7C, the organic compound layer 626 is provided over the entire surface of the substrate, but may be selectively provided only in each memory cell. In this case, the use efficiency of the material can be improved by selectively providing an organic compound layer by discharging and baking an organic compound using a droplet discharge method or the like.

記憶素子６１４の材料および形成方法は、上記実施の形態１、又は２で示した材料および形成方法のいずれかを用いて同様に行うことができる。   A material and a formation method of the memory element 614 can be similarly performed using any of the materials and the formation method described in Embodiment Mode 1 or 2.

また、隔壁層６５４は、上記実施の形態２で示した隔壁層５６、６４と同様の材料および形成方法を用いて設けることができる。   The partition layer 654 can be provided using a material and a formation method similar to those of the partition layers 56 and 64 described in Embodiment 2.

また、図９に示すように、絶縁表面を有する基板上に剥離層を設け、剥離層上にトランジスタを有する層６９２及び記憶素子６１４を形成した後、トランジスタを有する層６９２及び記憶素子６１４を剥離層から剥離し、基板６９０上に接着層６９４を介してトランジスタを有する層６９２及び記憶素子６１４を貼り合わせても良い。なお剥離方法としては、（１）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化して、当該トランジスタを有する層を剥離する方法、（２）耐熱性の高い基板とトランジスタを有する層の間に剥離層として水素を含む非晶質珪素膜を設け、レーザ光の照射により非晶質珪素膜の水素ガスを放出させて耐熱性の高い基板を剥離する方法、または剥離層として非晶質珪素膜を設け、エッチングにより当該非晶質珪素膜を除去することで、当該トランジスタを有する層を剥離する方法、（３）トランジスタを有する層が形成された耐熱性の高い基板を機械的に削除する、又は溶液によるエッチングで除去する方法、（４）耐熱性の高い基板とトランジスタを有する層の間に剥離層として金属層及び金属酸化物層を設け、当該金属酸化物層を結晶化により脆弱化し、金属層の一部を溶液やＮＦ３、ＢｒＦ３、ＣｌＦ３等のフッ化ハロゲンガスによるエッチングで除去した後、脆弱化された金属酸化物層において物理的に剥離する方法等を用いればよい。 In addition, as illustrated in FIG. 9, a separation layer is provided over a substrate having an insulating surface, a layer 692 having a transistor and a memory element 614 are formed over the separation layer, and then the layer 692 having a transistor and the memory element 614 are separated. The layer 692 including a transistor and the memory element 614 may be attached to the substrate 690 with an adhesive layer 694 interposed therebetween. Note that as a peeling method, (1) a layer having a transistor is provided by providing a metal oxide layer as a peeling layer between a substrate having high heat resistance and a layer having a transistor, and weakening the metal oxide layer by crystallization. (2) An amorphous silicon film containing hydrogen is provided as a peeling layer between a substrate having high heat resistance and a layer having a transistor, and hydrogen gas of the amorphous silicon film is released by laser light irradiation. And a method of peeling a layer having the transistor by providing an amorphous silicon film as a peeling layer and removing the amorphous silicon film by etching, (3 ) A method of mechanically removing a substrate with high heat resistance on which a layer having a transistor is formed or removing by etching with a solution; (4) Between a substrate with high heat resistance and a layer having a transistor; The metal layer and metal oxide layer formed as the separation layer, the metal oxide layer is weakened by crystallization, a part of the metal layer solution and NF 3, BrF 3, by etching with halogen fluoride gas such as ClF 3 After removal, a method of physically peeling the weakened metal oxide layer or the like may be used.

また、基板６９０としては、可撓性基板、熱可塑性を示すフィルム、繊維質な材料からなる紙等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。   As the substrate 690, a flexible substrate, a film showing thermoplasticity, paper made of a fibrous material, or the like can be used, so that the memory device can be reduced in size, thickness, and weight.

次に、本発明の記憶装置にデータの書き込みを行う際の具体的な動作について、図６を用いて説明する。なお、書き込みはメモリセルの電気特性を変化させることで行うが、メモリセルの初期状態（電気的作用を加えていない状態）をデータ「０」、電気特性を変化させた状態を「１」とする。   Next, a specific operation when data is written to the storage device of the present invention will be described with reference to FIG. Writing is performed by changing the electrical characteristics of the memory cell. The initial state of the memory cell (the state where no electrical action is applied) is data “0”, and the state where the electrical characteristic is changed is “1”. To do.

ここでは、３列目３行目のメモリセル６１２にデータを書き込む場合について説明する。メモリセル６１２にデータ「１」を書き込む場合、まず、ロウデコーダ６４２、カラムデコーダ６３４およびセレクタ６３８によってメモリセル６１２を選択する。具体的には、ロウデコーダ６４２によって、メモリセル６１２に接続されるワード線Ｗ３に所定の電圧Ｖ２２を印加する。また、カラムデコーダ６３４とセレクタ６３８によって、メモリセル６１２に接続されるビット線Ｂ３を読み出し／書き込み回路６３６に接続する。そして、読み出し／書き込み回路６３６からビット線Ｂ３へ書き込み電圧Ｖ２１を出力する。   Here, a case where data is written to the memory cell 612 in the third column and the third row will be described. When data “1” is written to the memory cell 612, first, the memory cell 612 is selected by the row decoder 642, the column decoder 634, and the selector 638. Specifically, the row decoder 642 applies a predetermined voltage V22 to the word line W3 connected to the memory cell 612. Further, the bit line B 3 connected to the memory cell 612 is connected to the read / write circuit 636 by the column decoder 634 and the selector 638. Then, the write voltage V21 is output from the read / write circuit 636 to the bit line B3.

こうして、選択されたメモリセル６１２を構成するトランジスタ６８０をオン状態とし、記憶素子６１４に、ビット線を電気的に接続し、おおむねＶｗ＝Ｖｃｏｍ−Ｖ２１の電圧を印加する。なお、記憶素子６１４の一方の電極は電位Ｖｃｏｍの共通電極に接続されている。電位Ｖｗを適切に選ぶことで、記憶素子６１４が有する第１の導電層と液晶層が接する部分で混合物を形成させ、液晶層と第２の導電層との間に設けられた有機化合物層を物理的もしくは電気的変化させ、データ「１」の書き込みを行うことができる。具体的には、読み出し動作電圧において、データ「１」の状態の第１の導電層と第２の導電層の間の電気抵抗が、データ「０」の状態と比して、大幅に小さくなるように変化させるとよく、単に短絡（ショート）させてもよい。なお、電位は、（Ｖ２１、Ｖ２２、Ｖｃｏｍ）＝（５Ｖ〜１５Ｖ、５Ｖ〜１５Ｖ、０Ｖ）、あるいは（−１２Ｖ〜０Ｖ、−１２Ｖ〜０Ｖ、３Ｖ〜５Ｖ）の範囲から適宜選べば良い。電圧Ｖｗは５Ｖ〜１５Ｖ、あるいは−５Ｖ〜−１５Ｖとすればよい。   Thus, the transistor 680 included in the selected memory cell 612 is turned on, the bit line is electrically connected to the memory element 614, and a voltage of approximately Vw = Vcom−V21 is applied. Note that one electrode of the memory element 614 is connected to a common electrode of the potential Vcom. By appropriately selecting the potential Vw, a mixture is formed at a portion where the first conductive layer and the liquid crystal layer included in the memory element 614 are in contact, and an organic compound layer provided between the liquid crystal layer and the second conductive layer is formed. Data “1” can be written by physical or electrical change. Specifically, at the read operation voltage, the electrical resistance between the first conductive layer and the second conductive layer in the data “1” state is significantly smaller than that in the data “0” state. It may be changed as described above, or it may be simply short-circuited. The potential may be appropriately selected from the range of (V21, V22, Vcom) = (5V to 15V, 5V to 15V, 0V), or (−12V to 0V, −12V to 0V, 3V to 5V). The voltage Vw may be 5V to 15V, or -5V to -15V.

なお、非選択のワード線および非選択のビット線には、接続されるメモリセルにデータ「１」が書き込まれないよう制御する。具体的には、非選択のワード線には接続されるメモリセルのトランジスタをオフ状態とする電位（例えば０Ｖ）を印加し、非選択のビット線は浮遊状態とするか、Ｖｃｏｍと同程度の電位を印加するとよい。   Note that data “1” is controlled not to be written in the memory cell connected to the non-selected word line and the non-selected bit line. Specifically, a potential (for example, 0 V) for turning off the transistor of the memory cell to be connected is applied to the non-selected word line, and the non-selected bit line is in a floating state or approximately equal to Vcom. A potential may be applied.

一方、メモリセル６１２にデータ「０」を書き込む場合は、メモリセル６１２には電気的作用を加えなければよい。回路動作上は、例えば、「１」を書き込む場合と同様に、ロウデコーダ６４２、カラムデコーダ６３４およびセレクタ６３８によってメモリセル６１２を選択するが、読み出し／書き込み回路６３６からビット線Ｂ３への出力電位をＶｃｏｍと同程度とするか、ビット線Ｂ３を浮遊状態とする。その結果、記憶素子６１４には、小さい電圧（例えば−５〜５Ｖ）が印加されるか、電圧が印加されないため、電気特性が変化せず、データ「０」書き込みが実現される。   On the other hand, when data “0” is written to the memory cell 612, it is not necessary to apply an electrical action to the memory cell 612. In circuit operation, for example, as in the case of writing “1”, the memory cell 612 is selected by the row decoder 642, the column decoder 634, and the selector 638, but the output potential from the read / write circuit 636 to the bit line B3 is changed. The bit line B3 is set in a floating state or the same level as Vcom. As a result, a small voltage (for example, −5 to 5 V) is applied to the memory element 614 or no voltage is applied, so that the electrical characteristics do not change and data “0” writing is realized.

次に、電気的作用により、データの読み出しを行う際の動作について説明する。データの読み出しは、記憶素子６１４の電気特性が、データ「０」を有するメモリセルとデータ「１」を有するメモリセルとで異なることを利用して行う。例えば、データ「０」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ０、データ「１」を有するメモリセルを構成する記憶素子の電気抵抗が読み出し電圧においてＲ１とし、電気抵抗の差を利用して読み出す方法を説明する。なお、Ｒ１＜＜Ｒ０とする。読み出し／書き込み回路は、読み出し部分の構成として、例えば、図６（Ｂ）に示す抵抗素子６７３と差動増幅器６７４を用いた読み出し／書き込み回路６３６を考えることができる。抵抗素子は抵抗値Ｒｒを有し、Ｒ１＜Ｒｒ＜Ｒ０であるとする。なお、図６（Ｃ）に示すように、抵抗素子６７３の代わりにトランジスタ６７６を用いても良いし、差動増幅器６７４の代わりにクロックドインバータ６７８を用いることも可能である。勿論、回路構成は図６（Ｂ）、（Ｃ）に限定されない。   Next, an operation when data is read by electrical action will be described. Data is read using the fact that the electrical characteristics of the memory element 614 differ between the memory cell having data “0” and the memory cell having data “1”. For example, the electrical resistance of the memory element constituting the memory cell having data “0” is R0 at the read voltage, and the electrical resistance of the memory element constituting the memory cell having data “1” is R1 at the read voltage. A method of reading using the difference will be described. Note that R1 << R0. As the structure of the reading / writing circuit, for example, a reading / writing circuit 636 using a resistance element 673 and a differential amplifier 674 shown in FIG. 6B can be considered. The resistance element has a resistance value Rr, and R1 <Rr <R0. Note that as shown in FIG. 6C, a transistor 676 may be used instead of the resistance element 673, and a clocked inverter 678 may be used instead of the differential amplifier 674. Of course, the circuit configuration is not limited to FIGS. 6B and 6C.

ｘ列目ｙ行目のメモリセル６１２からデータの読み出しを行う場合、まず、ロウデコーダ６４２、カラムデコーダ６３４およびセレクタ６３８によってメモリセル６１２を選択する。具体的には、ロウデコーダ６４２によって、メモリセル６１２に接続されるワード線Ｗｙに所定の電圧Ｖ２４を印加し、トランジスタ６８０をオン状態にする。また、カラムデコーダ６３４とセレクタ６３８によって、メモリセル６１２に接続されるビット線Ｂｘを読み出し／書き込み回路６３６の端子Ｐに接続する。その結果、端子Ｐの電位Ｖｐは、ＶｃｏｍとＶ０が抵抗素子６７３（抵抗値Ｒｒ）と記憶素子６１４（抵抗値Ｒ０もしくはＲ１）による抵抗分割によって決定される値となる。従って、メモリセル６１２がデータ「０」を有する場合には、Ｖｐ０＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ０／（Ｒ０＋Ｒｒ）となる。また、メモリセル６１２がデータ「１」を有する場合には、Ｖｐ１＝Ｖｃｏｍ＋（Ｖ０−Ｖｃｏｍ）×Ｒ１／（Ｒ１＋Ｒｒ）となる。その結果、図６（Ｂ）では、ＶｒｅｆをＶｐ０とＶｐ１の間となるように選択することで、図６（Ｃ）では、クロックドインバータ６７８の変化点をＶｐ０とＶｐ１の間となるように選択することで、出力電位Ｖｏｕｔが、データ「０」／「１」に応じて、Ｌｏｗ／Ｈｉｇｈ（もしくはＨｉｇｈ／Ｌｏｗ）が出力され、読み出しを行うことができる。   When reading data from the memory cell 612 in the x-th column and the y-th row, first, the memory cell 612 is selected by the row decoder 642, the column decoder 634, and the selector 638. Specifically, the row decoder 642 applies a predetermined voltage V24 to the word line Wy connected to the memory cell 612 to turn on the transistor 680. Further, the bit line Bx connected to the memory cell 612 is connected to the terminal P of the read / write circuit 636 by the column decoder 634 and the selector 638. As a result, the potential Vp of the terminal P becomes a value determined by resistance division of Vcom and V0 by the resistance element 673 (resistance value Rr) and the memory element 614 (resistance value R0 or R1). Therefore, when the memory cell 612 has data “0”, Vp0 = Vcom + (V0−Vcom) × R0 / (R0 + Rr). When the memory cell 612 has data “1”, Vp1 = Vcom + (V0−Vcom) × R1 / (R1 + Rr). As a result, in FIG. 6B, by selecting Vref to be between Vp0 and Vp1, in FIG. 6C, the change point of the clocked inverter 678 is between Vp0 and Vp1. By selecting, the output potential Vout is Low / High (or High / Low) according to the data “0” / “1”, and reading can be performed.

例えば、差動増幅器６７４をＶｄｄ＝３Ｖで動作させ、Ｖｃｏｍ＝０Ｖ、Ｖ０＝３Ｖ、Ｖｒｅｆ＝１．５Ｖとする。仮に、Ｒ０／Ｒｒ＝Ｒｒ／Ｒ１＝９とし、トランジスタ６８０のオン抵抗を無視できるとすると、メモリセルのデータが「０」の場合、Ｖｐ０＝２．７ＶとなりＶｏｕｔはＨｉｇｈが出力され、メモリセルのデータが「１」の場合、Ｖｐ１＝０．３ＶとなりＶｏｕｔはＬｏｗが出力される。こうして、メモリセルの読み出しを行うことができる。   For example, the differential amplifier 674 is operated at Vdd = 3V, and Vcom = 0V, V0 = 3V, and Vref = 1.5V. Assuming that R0 / Rr = Rr / R1 = 9 and the on-resistance of the transistor 680 can be ignored, when the data in the memory cell is “0”, Vp0 = 2.7 V and Vout is output as High When the data of “1” is “1”, Vp1 = 0.3V and Vout is output as Low. Thus, the memory cell can be read.

上記の方法によると、記憶素子６１４の抵抗値の相違と抵抗分割を利用して、電圧値で読み取っている。勿論、読み出し方法は、この方法に限定されない。例えば、電気抵抗の差を利用する以外に、電流値の差を利用して読み出しても構わない。また、メモリセルの電気特性が、データ「０」と「１」とで、しきい値電圧が異なるダイオード特性を有する場合には、しきい値電圧の差を利用して読み出しても構わない。   According to the above method, the voltage value is read by utilizing the difference in resistance value of the memory element 614 and the resistance division. Of course, the reading method is not limited to this method. For example, in addition to using the difference in electrical resistance, reading may be performed using the difference in current value. In addition, when the electrical characteristics of the memory cell have data “0” and “1” and diode characteristics with different threshold voltages, reading may be performed using the threshold voltage difference.

なお、本実施の形態は上記実施の形態と自由に組み合わせて行うことができる。   Note that this embodiment mode can be freely combined with the above embodiment modes.

本発明により、記憶素子の初期不良を低減することができ、当該記憶素子を有する半導体装置の製造の歩留まりを向上することができる。   According to the present invention, initial defects of a memory element can be reduced, and the manufacturing yield of a semiconductor device having the memory element can be improved.

また、本発明により、製造時以外にデータを書き込む（追記）ことが可能であり、且つ書き換えによる偽造を防止できる記憶素子を有する半導体装置を提供することができる。   In addition, according to the present invention, it is possible to provide a semiconductor device having a memory element that can write (additional) data other than at the time of manufacture and can prevent forgery due to rewriting.

（実施の形態４）
本実施の形態では、本発明の記憶素子、当該記憶素子を有する半導体装置及びその作製方法、又は当該半導体装置の適用例について、図１０〜図１６を用いて説明する。 (Embodiment 4)
In this embodiment, a memory element of the present invention, a semiconductor device including the memory element, a manufacturing method thereof, and an application example of the semiconductor device will be described with reference to FIGS.

本実施の形態で示す半導体装置は、非接触でデータの読み出しと書き込みが可能であることを特徴としている。データの伝送形式は、一対のコイルを対向に配置して相互誘導によって交信を行う電磁結合方式、誘導電磁界によって交信する電磁誘導方式、電波を利用して交信する電波方式の３つに大別されるが、いずれの方式を用いてもよい。また、データの伝送に用いるアンテナは２通りの設け方があり、１つはトランジスタおよび記憶素子が設けられた基板上にアンテナを設ける場合、もう１つはトランジスタおよび記憶素子が設けられた基板に端子部を設け、当該端子部に別の基板に設けられたアンテナを接続して設ける場合がある。ここでは、半導体装置の断面の一部として、アンテナ、アンテナに接続される回路およびメモリ回路の一部を示す。   The semiconductor device described in this embodiment is characterized in that data can be read and written without contact. Data transmission formats are broadly divided into three types: electromagnetic coupling method in which a pair of coils are arranged facing each other to communicate by mutual induction, electromagnetic induction method to communicate by inductive electromagnetic field, and radio wave method to communicate using radio waves. However, any method may be used. There are two types of antennas used for data transmission. One is provided on a substrate provided with a transistor and a memory element, and the other is provided on a substrate provided with a transistor and a memory element. There is a case where a terminal portion is provided and an antenna provided on another substrate is connected to the terminal portion. Here, an antenna, a circuit connected to the antenna, and a part of the memory circuit are illustrated as part of a cross section of the semiconductor device.

まず、複数の半導体素子および記憶素子が設けられた基板上にアンテナを設ける場合の半導体装置の構成例を図１０を用いて説明する。   First, a structure example of a semiconductor device in the case where an antenna is provided over a substrate provided with a plurality of semiconductor elements and memory elements will be described with reference to FIGS.

図１０（Ａ）に示す半導体装置は、基板１３５０上にトランジスタ１４５１、トランジスタ１４５２と、トランジスタを有する層１２５０と、トランジスタを有する層１２５０の上方に形成される記憶素子部１３５２及びアンテナとして機能する導電層１３５３とを有する。   10A includes a transistor 1451, a transistor 1452, a layer 1250 having a transistor, a memory element portion 1352 formed over the layer 1250 having a transistor, and a conductive layer functioning as an antenna. A layer 1353.

なお、ここでは絶縁層１２５２の上方に記憶素子部１３５２及びアンテナとして機能する導電層１３５３を有する場合を示しているが、本発明は特に限定されない。例えば、記憶素子部１３５２またはアンテナとして機能する導電層１３５３を、トランジスタを有する層１２５０の下方や同一の層に有していてもよい。   Note that although the case where the memory element portion 1352 and the conductive layer 1353 functioning as an antenna are provided above the insulating layer 1252 is shown here, the present invention is not particularly limited. For example, the memory element portion 1352 or the conductive layer 1353 functioning as an antenna may be provided below or in the same layer as the layer 1250 having a transistor.

記憶素子部１３５２は記憶素子１３５１ａ、記憶素子１３５１ｂを有する。また、記憶素子１３５１ａは、絶縁層１２５２上に形成された第１の導電層１３６１ａと、該第１の導電層１３６１ａ上に形成された液晶層１３６２ａと、該液晶層１３６２ａ上に形成された有機化合物層１３６３ａと、該有機化合物層１３６３ａ上に形成された第２の導電層１３６４ａとを有する。同様に、記憶素子１３５１ｂは、絶縁層１２５２上に形成された第１の導電層１３６１ｂと、該第１の導電層１３６１ｂ上に形成された液晶層１３６２ｂと、該液晶層１３６２ｂ上に形成された有機化合物層１３６３ｂと、該有機化合物層１３６３ｂ上に形成された第２の導電層１３６４ｂとを有する。   The memory element portion 1352 includes a memory element 1351a and a memory element 1351b. The memory element 1351a includes a first conductive layer 1361a formed over the insulating layer 1252, a liquid crystal layer 1362a formed over the first conductive layer 1361a, and an organic layer formed over the liquid crystal layer 1362a. It has a compound layer 1363a and a second conductive layer 1364a formed over the organic compound layer 1363a. Similarly, the memory element 1351b includes a first conductive layer 1361b formed over the insulating layer 1252, a liquid crystal layer 1362b formed over the first conductive layer 1361b, and a liquid crystal layer 1362b. An organic compound layer 1363b and a second conductive layer 1364b formed over the organic compound layer 1363b are provided.

また、記憶素子１３５１ａ、１３５１ｂ及びアンテナとして機能する導電層１３５３を覆って保護膜として機能する絶縁層１３６６が形成されている。記憶素子部１３５２は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。   An insulating layer 1366 functioning as a protective film is formed so as to cover the memory elements 1351a and 1351b and the conductive layer 1353 functioning as an antenna. The memory element portion 1352 can be formed using a material or a manufacturing method similar to those of the memory element described in the above embodiment.

ここでは、アンテナとして機能する導電層１３５３は第２の導電層１３６４ａ、１３６４ｂと同一の層で形成された導電層１３６０上に設けられている。なお、第２の導電層１３６４ａ、１３６４ｂと同一の層でアンテナとして機能する導電層を形成してもよい。アンテナとして機能する導電層１３５３はトランジスタ１４５１のソース用配線又はドレイン用配線に接続する。なお、トランジスタ１４５１は、アンテナに接続する回路の一部を構成する。   Here, the conductive layer 1353 functioning as an antenna is provided over the conductive layer 1360 formed using the same layer as the second conductive layers 1364a and 1364b. Note that a conductive layer functioning as an antenna may be formed in the same layer as the second conductive layers 1364a and 1364b. The conductive layer 1353 functioning as an antenna is connected to a source wiring or a drain wiring of the transistor 1451. Note that the transistor 1451 forms part of a circuit connected to the antenna.

また、トランジスタ１４５２は、記憶素子部１３５２の動作を制御する駆動回路の一部を構成する。駆動回路には、複数のトランジスタが設けられており、例えば、デコーダ、バッファ等が設けられる。   The transistor 1452 forms part of a driver circuit that controls the operation of the memory element portion 1352. The driving circuit is provided with a plurality of transistors, for example, a decoder, a buffer, and the like.

アンテナとして機能する導電層１３５３の材料としては、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）等から選ばれた一種の元素または当該元素を複数含む合金等を用いることができる。また、アンテナとして機能する導電層１３５３の形成方法は、蒸着法、スパッタリング法、スクリーン印刷法やグラビア印刷法等の各種印刷法または液滴吐出法等を用いることができる。   As a material of the conductive layer 1353 functioning as an antenna, gold (Au), platinum (Pt), nickel (Ni), tungsten (W), molybdenum (Mo), cobalt (Co), copper (Cu), aluminum (Al ), Manganese (Mn), titanium (Ti), or the like, or an alloy containing a plurality of such elements can be used. As a method for forming the conductive layer 1353 functioning as an antenna, various printing methods such as an evaporation method, a sputtering method, a screen printing method, a gravure printing method, a droplet discharge method, or the like can be used.

トランジスタを有する層１２５０に含まれるトランジスタ１４５１、１４５２は、実施の形態３で示すトランジスタ６８０を適宜用いることができる。   As the transistors 1451 and 1452 included in the transistor-containing layer 1250, the transistor 680 described in Embodiment 3 can be used as appropriate.

また、基板上に剥離層、トランジスタを有する層１２５０、記憶素子部１３５２、及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１２５０、記憶素子部１３５２、及びアンテナとして機能する導電層１３５３を剥離し、別の基板上に接着層を用いて貼り付けてもよい。別の基板としては、可撓性基板、熱可塑性を示すフィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。   Further, a separation layer, a layer 1250 having a transistor, a memory element portion 1352, and a conductive layer 1353 functioning as an antenna are formed over a substrate, and the layer 1250 having a transistor is formed using the separation method described in Embodiment 3 as appropriate. The element portion 1352 and the conductive layer 1353 functioning as an antenna may be peeled off and attached to another substrate using an adhesive layer. As another substrate, a flexible substrate, a film showing thermoplasticity, paper made of a fibrous material, a base film, or the like can be used, so that the storage device can be reduced in size, thickness, and weight. .

図１０（Ｂ）に、図１０（Ａ）に示したものとは異なる半導体装置の例を示す。なお、図１０（Ｂ）については、図１０（Ａ）と異なる部分に関して説明する。   FIG. 10B illustrates an example of a semiconductor device which is different from that illustrated in FIG. Note that FIG. 10B will be described with respect to portions different from FIG.

図１０（Ｂ）に示す半導体装置は、基板１３５０上にトランジスタを有する層１２５０と、トランジスタを有する層１２５０の上方に記憶素子部１３５５及びアンテナとして機能する導電層１３５３とを有する。ここではトランジスタ１４５１、１４５２と同一の層に記憶素子部１３５５のスイッチング素子として機能するトランジスタ１４５３、トランジスタ１４５４を有し、トランジスタを有する層１２５０の上方に記憶素子部１３５５及びアンテナとして機能する導電層１３５３を有する場合を示す。なお、本発明は特に限定されず、記憶素子部１３５５やアンテナとして機能する導電層１３５３を、トランジスタを有する層１２５０の下方や同一の層に有しても可能である。   10B includes a layer 1250 including a transistor over a substrate 1350, and a memory element portion 1355 and a conductive layer 1353 functioning as an antenna over the layer 1250 including a transistor. Here, the transistor 1453 and the transistor 1454 which function as a switching element of the memory element portion 1355 are provided in the same layer as the transistors 1451 and 1452, and the conductive element 1353 which functions as a memory element portion 1355 and an antenna is provided above the layer 1250 including the transistor. The case where it has is shown. Note that the present invention is not particularly limited, and the memory element portion 1355 and the conductive layer 1353 functioning as an antenna can be provided below the transistor layer 1250 or in the same layer.

記憶素子部１３５５は、記憶素子１３５６ａ、記憶素子１３５６ｂを有する。また、記憶素子１３５６ａは、絶縁層１２５２上に形成された第１の導電層１３７１ａと、該第１の導電層１３７１ａ上に形成された液晶層１３７０と、該液晶層１３７０上に形成された有機化合物層１３７２と、該有機化合物層１３７２上に形成された第２の導電層１３７３とを有する。同様に、記憶素子１３５６ｂは、絶縁層１２５２上に形成された第１の導電層１３７１ｂと、該第１の導電層１３７１ｂ上に形成された液晶層１３７０と、該液晶層１３７０上に形成された有機化合物層１３７２と、該有機化合物層１３７２上に形成された第２の導電層１３７３とを有する。また、記憶素子１３５６ａの第１の導電層１３７１ａの端部と記憶素子１３５６ｂの第１の導電層１３７１ｂの端部は、隔壁層１３７４によって覆われている。   The memory element portion 1355 includes a memory element 1356a and a memory element 1356b. The memory element 1356a includes a first conductive layer 1371a formed over the insulating layer 1252, a liquid crystal layer 1370 formed over the first conductive layer 1371a, and an organic layer formed over the liquid crystal layer 1370. A compound layer 1372 and a second conductive layer 1373 formed over the organic compound layer 1372 are included. Similarly, the memory element 1356b includes a first conductive layer 1371b formed over the insulating layer 1252, a liquid crystal layer 1370 formed over the first conductive layer 1371b, and a liquid crystal layer 1370 formed over the liquid crystal layer 1370. An organic compound layer 1372 and a second conductive layer 1373 formed over the organic compound layer 1372 are included. Further, the end portion of the first conductive layer 1371 a of the memory element 1356 a and the end portion of the first conductive layer 1371 b of the memory element 1356 b are covered with a partition layer 1374.

なお、記憶素子１３５６ａ、１３５６ｂにおいて、液晶層１３７０，有機化合物層１３７２および第２の導電層１３７３は、共通する層が用いられている。すなわち、第１の導電層１３７１ａ、１３７１ｂ及び当該第１の導電層１３７１ａ、１３７１ｂの端部を覆う隔壁層１３７４上に液晶層１３７０、有機化合物層１３７２、第２の導電層１３７３が、順次積層されて設けられている。   Note that in the memory elements 1356a and 1356b, a common layer is used as the liquid crystal layer 1370, the organic compound layer 1372, and the second conductive layer 1373. That is, the liquid crystal layer 1370, the organic compound layer 1372, and the second conductive layer 1373 are sequentially stacked over the first conductive layers 1371a and 1371b and the partition layer 1374 that covers the end portions of the first conductive layers 1371a and 1371b. Is provided.

また、記憶素子１３５６ａはトランジスタ１４５４に接続され、記憶素子１３５６ｂはトランジスタ１４５３に接続されている。具体的には、第１の導電層１３７１ａは、トランジスタ１４５４のソース用配線又はドレイン用配線に接続されている。同様に、第１の導電層１３７１ｂは、トランジスタ１４５３のソース用配線又はドレイン用配線に接続されている。   In addition, the memory element 1356a is connected to the transistor 1454, and the memory element 1356b is connected to the transistor 1453. Specifically, the first conductive layer 1371a is connected to a source wiring or a drain wiring of the transistor 1454. Similarly, the first conductive layer 1371b is connected to the source wiring or the drain wiring of the transistor 1453.

また、記憶素子１３５６ａ、１３５６ｂ及びアンテナとして機能する導電層１３５３を覆って保護膜として機能する絶縁層１３６６が形成されている。記憶素子部１３５５は上記実施の形態で示した記憶素子と同様の材料または作製方法を用いて形成することができる。   An insulating layer 1366 that functions as a protective film is formed so as to cover the memory elements 1356a and 1356b and the conductive layer 1353 that functions as an antenna. The memory element portion 1355 can be formed using a material or a manufacturing method similar to those of the memory element described in the above embodiment.

なお、記憶素子１３５６ａ、１３５６ｂは上記実施の形態１乃至３で示した材料または作製方法を用いて形成することができる。 Note that the memory elements 1356a and 1356b can be formed using the materials or manufacturing methods described in Embodiments 1 to 3.

また、トランジスタを有する層１２５０、記憶素子部１３５５、アンテナとして機能する導電層１３５３は、上述したように蒸着法、スパッタリング法、ＣＶＤ法、印刷法または液滴吐出法等を用いて形成することができる。なお、各場所によって異なる方法を用いて形成してもかまわない。   The layer 1250 having a transistor, the memory element portion 1355, and the conductive layer 1353 functioning as an antenna can be formed by a vapor deposition method, a sputtering method, a CVD method, a printing method, a droplet discharge method, or the like as described above. it can. Note that a different method may be used depending on each place.

基板上に剥離層、トランジスタを有する層１２５０、記憶素子部１３５５、及びアンテナとして機能する導電層１３５３を形成し、実施の形態３に示す剥離方法を適宜用いてトランジスタを有する層１２５０、記憶素子部１３５５、及びアンテナとして機能する導電層１３５３を剥離し、別の基板上に接着層を用いて貼り付けてもよい。別の基板としては、可撓性基板、熱可塑性を示すフィルム、繊維質な材料からなる紙、基材フィルム等を用いることで、記憶装置の小型、薄型、軽量化を図ることが可能である。   A peeling layer, a layer 1250 having a transistor, a memory element portion 1355, and a conductive layer 1353 functioning as an antenna are formed over a substrate, and a layer 1250 having a transistor and a memory element portion are appropriately formed using the peeling method described in Embodiment 3. 1355 and the conductive layer 1353 functioning as an antenna may be separated and attached to another substrate using an adhesive layer. As another substrate, a flexible substrate, a film showing thermoplasticity, paper made of a fibrous material, a base film, or the like can be used, so that the storage device can be reduced in size, thickness, and weight. .

なお、同一基板上にセンサ素子を設けてもよい。センサ素子としては、温度、湿度、照度、ガス（気体）、重力、圧力、音（振動）、加速度、その他の特性を物理的又は化学的手段により検出する素子が挙げられる。センサ素子は、代表的には抵抗素子、容量結合素子、誘導結合素子、光起電力素子、光電変換素子、熱起電力素子、トランジスタ、サーミスタ、ダイオード、静電容量型素子、又は圧電素子などの素子で形成される。   Note that the sensor element may be provided on the same substrate. Examples of the sensor element include an element that detects temperature, humidity, illuminance, gas (gas), gravity, pressure, sound (vibration), acceleration, and other characteristics by physical or chemical means. The sensor element is typically a resistance element, a capacitive coupling element, an inductive coupling element, a photovoltaic element, a photoelectric conversion element, a thermal photovoltaic element, a transistor, a thermistor, a diode, a capacitive element, or a piezoelectric element. It is formed with an element.

次に、本発明の記憶素子及び当該記憶素子を有する半導体装置の作製方法の例について、図１１〜図１４を用いて説明する。ここでは、図１０（Ｂ）に示す半導体装置をＩＣタグ、ＲＦＩＤなどの半導体装置とする作製方法について説明する。   Next, an example of a method for manufacturing the memory element of the present invention and a semiconductor device including the memory element will be described with reference to FIGS. Here, a manufacturing method in which the semiconductor device illustrated in FIG. 10B is a semiconductor device such as an IC tag or an RFID will be described.

まず、基板１１００の一表面に、剥離層１１０２を形成する（図１１（Ａ）参照）。基板１１００は、ガラス基板、石英基板、金属基板やステンレス基板の一表面に絶縁膜を形成したもの、或いは本工程の処理温度に耐えうる耐熱性があるプラスチック基板等を用いることができる。また、剥離層１１０２は基板１１００の全面に設けているが、本発明は特に限定されない。例えば、フォトリソグラフィー法及びエッチング法を用いて、選択的に剥離層１１０２を設けてもよい。さらに、基板１１００に接するように剥離層１１０２を形成しているが、必要に応じて、基板１１００に接する下地となる絶縁層を形成し、当該絶縁層に接するように剥離層１１０２を形成してもよい。   First, the separation layer 1102 is formed over one surface of the substrate 1100 (see FIG. 11A). As the substrate 1100, a glass substrate, a quartz substrate, a metal substrate, a stainless steel substrate with an insulating film formed on one surface, a heat-resistant plastic substrate that can withstand the processing temperature in this step, or the like can be used. Further, although the release layer 1102 is provided over the entire surface of the substrate 1100, the present invention is not particularly limited. For example, the separation layer 1102 may be selectively provided using a photolithography method and an etching method. Further, although the peeling layer 1102 is formed so as to be in contact with the substrate 1100, an insulating layer serving as a base in contact with the substrate 1100 is formed as necessary, and the peeling layer 1102 is formed so as to be in contact with the insulating layer. Also good.

剥離層１１０２は、スパッタリング法やプラズマＣＶＤ法等により、タングステン（Ｗ）、モリブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、ニオブ（Ｎｂ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、亜鉛（Ｚｎ）、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、鉛（Ｐｂ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、珪素（Ｓｉ）から選択された元素または前記元素を主成分とする合金材料若しくは化合物材料からなる層を、単層又は積層して形成する。珪素を含む層の結晶構造は、非晶質、微結晶、多結晶のいずれの場合でもよい。   The peeling layer 1102 is formed by tungsten (W), molybdenum (Mo), titanium (Ti), tantalum (Ta), niobium (Nb), nickel (Ni), cobalt (Co), zirconium by sputtering or plasma CVD. An element selected from (Zr), zinc (Zn), ruthenium (Ru), rhodium (Rh), lead (Pb), osmium (Os), iridium (Ir), silicon (Si) or the element as a main component A layer made of an alloy material or a compound material is formed as a single layer or a stacked layer. The crystal structure of the layer containing silicon may be any of amorphous, microcrystalline, and polycrystalline.

剥離層１１０２が単層構造の場合、好ましくは、タングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。または、タングステンの酸化物若しくは酸化窒化物を含む層、モリブデンの酸化物若しくは酸化窒化物を含む層、又はタングステンとモリブデンの混合物の酸化物若しくは酸化窒化物を含む層を形成する。なお、タングステンとモリブデンの混合物とは、例えば、タングステンとモリブデンの合金に相当する。また、タングステンの酸化物は、酸化タングステンと表記することがある。   In the case where the separation layer 1102 has a single-layer structure, a tungsten layer, a molybdenum layer, or a layer containing a mixture of tungsten and molybdenum is preferably formed. Alternatively, a layer containing tungsten oxide or oxynitride, a layer containing molybdenum oxide or oxynitride, or a layer containing an oxide or oxynitride of a mixture of tungsten and molybdenum is formed. Note that the mixture of tungsten and molybdenum corresponds to, for example, an alloy of tungsten and molybdenum. The oxide of tungsten may be expressed as tungsten oxide.

剥離層１１０２が積層構造の場合、好ましくは、１層目としてタングステン層、モリブデン層、又はタングステンとモリブデンの混合物を含む層を形成する。そして、２層目として、タングステン、モリブデン又はタングステンとモリブデンの混合物の酸化物、窒化物、酸化窒化物又は窒化酸化物を形成する。   In the case where the separation layer 1102 has a stacked structure, a tungsten layer, a molybdenum layer, or a layer containing a mixture of tungsten and molybdenum is preferably formed as the first layer. As the second layer, oxide, nitride, oxynitride, or nitride oxide of tungsten, molybdenum, or a mixture of tungsten and molybdenum is formed.

なお、剥離層１１０２として、タングステンを含む層とタングステンの酸化物を含む層の積層構造を形成する場合、タングステンを含む層を形成し、その上層に酸化珪素を含む層を形成することで、タングステン層と酸化珪素層との界面に、タングステンの酸化物を含む層が形成されることを活用してもよい。これは、タングステンの窒化物、酸化窒化物及び窒化酸化物を含む層を形成する場合も同様であり、タングステンを含む層を形成後、その上層に窒化珪素、酸化珪素、その他の珪素を含む絶縁層を形成する。なお、タングステンを含む層を形成後に、その上層に形成する窒化珪素、酸化珪素、その他の珪素を含む絶縁層などは、後に下地となる絶縁層として機能する。   Note that in the case where a stacked structure of a layer containing tungsten and a layer containing an oxide of tungsten is formed as the separation layer 1102, a layer containing tungsten is formed, and a layer containing silicon oxide is formed thereover. The fact that a layer containing an oxide of tungsten is formed at the interface between the layer and the silicon oxide layer may be utilized. The same applies to the case of forming a layer containing tungsten nitride, oxynitride, and nitride oxide. After forming a layer containing tungsten, an insulating layer containing silicon nitride, silicon oxide, or other silicon is formed thereon. Form a layer. Note that after forming a layer containing tungsten, an insulating layer containing silicon nitride, silicon oxide, other silicon, or the like formed over the layer functions as an insulating layer to be a base later.

また、タングステンの酸化物は、ＷＯｘで表され、ｘは０以上３以下（但し０を除く）である。ｘが２の場合（ＷＯ２）、ｘが２．５の場合（Ｗ２Ｏ５）、ｘが２．７５の場合（Ｗ４Ｏ１１）、ｘが３の場合（ＷＯ３）などがある。タングステンの酸化物を形成するにあたり、上記に挙げたｘの値に特に制約はなく、そのエッチングレートなどを基に決めるとよい。但し、エッチングレートの最も良いものは、酸素雰囲気下で、スパッタリング法により形成するタングステンの酸化物を含む層（ＷＯｘ、０＜Ｘ≦３）である。従って、作製時間の短縮のために、剥離層として、酸素雰囲気下でスパッタリング法によりタングステンの酸化物を含む層を形成するとよい。 The oxide of tungsten is represented by WOx, and x is 0 or more and 3 or less (excluding 0). When x is 2 (WO 2 ), when x is 2.5 (W 2 O 5 ), when x is 2.75 (W 4 O 11 ), when x is 3 (WO 3 ), etc. . In forming the tungsten oxide, the above-mentioned value of x is not particularly limited, and may be determined based on the etching rate. However, the layer having the best etching rate is a layer containing tungsten oxide (WOx, 0 <X ≦ 3) formed by a sputtering method in an oxygen atmosphere. Therefore, in order to shorten the manufacturing time, a layer containing a tungsten oxide is preferably formed as the separation layer by a sputtering method in an oxygen atmosphere.

次に、剥離層１１０２を覆うように、下地絶縁層１１０４を形成する。下地絶縁層１１０４は、スパッタリング法、プラズマＣＶＤ法などの薄膜形成法を用い、窒化珪素、酸化珪素、その他の珪素を含む絶縁層を、単層又は積層構造で形成する。下地絶縁層は、基板１１００からの不純物の侵入を防止するブロッキング層として機能することもできる。   Next, a base insulating layer 1104 is formed so as to cover the separation layer 1102. As the base insulating layer 1104, an insulating layer containing silicon nitride, silicon oxide, or other silicon is formed with a single layer or a stacked structure by a thin film formation method such as a sputtering method or a plasma CVD method. The base insulating layer can also function as a blocking layer that prevents impurities from entering from the substrate 1100.

次に、上記実施形態３に示したトランジスタ６８０と同様に、トランジスタ１４５１、１４５２、１４５３、１４５４を形成する。（図１１（Ｂ）参照）。なお、ここでは、図８（Ａ）に示したトップゲート型の薄膜トランジスタを作製する。具体的には、下地絶縁層上に半導体層を形成し、該半導体層上にゲート絶縁層を形成し、該ゲート絶縁層上にゲート電極及びサイドウォールを形成し、半導体層、ゲート電極及びサイドウォールを覆う絶縁層を形成する。そして、半導体層に接続し、ソース用配線又はドレイン用配線として機能する導電層を形成する。   Next, as with the transistor 680 described in Embodiment 3, transistors 1451, 1452, 1453, and 1454 are formed. (See FIG. 11B). Note that here, the top-gate thin film transistor illustrated in FIG. 8A is manufactured. Specifically, a semiconductor layer is formed over the base insulating layer, a gate insulating layer is formed over the semiconductor layer, a gate electrode and a sidewall are formed over the gate insulating layer, and the semiconductor layer, the gate electrode, and the side are formed. An insulating layer covering the wall is formed. Then, a conductive layer functioning as a source wiring or a drain wiring is formed so as to be connected to the semiconductor layer.

トランジスタ１４５１、１４５２、１４５３、１４５４には、一導電型の不純物元素を添加し、それぞれの半導体層にチャネル形成領域と、低濃度不純物領域（ＬＤＤ領域ともいう）として機能する一対の第１の不純物領域と、ソース領域又はドレイン領域として機能する一対の第２の不純物領域と、を形成する。第２の不純物領域の不純物濃度は、第１の不純物領域の不純物濃度より大きい。なお、本発明は特に限定されず、第１の不純物領域は設けられなくともよい。   An impurity element having one conductivity type is added to the transistors 1451, 1452, 1453, and 1454, and a pair of first impurities functioning as a channel formation region and a low-concentration impurity region (also referred to as an LDD region) in each semiconductor layer A region and a pair of second impurity regions functioning as a source region or a drain region are formed. The impurity concentration of the second impurity region is higher than the impurity concentration of the first impurity region. Note that the present invention is not particularly limited, and the first impurity region may not be provided.

ここでは、トランジスタ１４５１に、チャネル形成領域１１０６と、一対の第１の不純物領域１１０８と、一対の第２の不純物領域１１１０を形成する。トランジスタ１４５２は、異なる一導電型の不純物元素が添加された２つのトランジスタから構成されており、それぞれのトランジスタにチャネル形成領域１１１２、一対の第１の不純物領域１１１４、及び一対の第２の不純物領域１１１６、又はチャネル形成領域１１１８、一対の第１の不純物領域１１２０、及び一対の第２の不純物領域１１２２を形成する。なお、トランジスタ１４５２において、第１の不純物領域１１１４及び第２の不純物領域１１１６と、第１の不純物領域１１２０及び第２の不純物領域１１２２は、異なる導電型の不純物元素を添加して形成する。トランジスタ１４５３は、チャネル形成領域１１２４と、一対の第１の不純物領域１１２６と、一対の第２の不純物領域１１２８を形成する。トランジスタ１４５４は、チャネル形成領域１１３０と、一対の第１の不純物領域１１３２と、一対の第２の不純物領域１１３４を形成する。   Here, a channel formation region 1106, a pair of first impurity regions 1108, and a pair of second impurity regions 1110 are formed in the transistor 1451. The transistor 1452 includes two transistors to which an impurity element having a different conductivity type is added. Each transistor includes a channel formation region 1112, a pair of first impurity regions 1114, and a pair of second impurity regions. 1116 or a channel formation region 1118, a pair of first impurity regions 1120, and a pair of second impurity regions 1122 are formed. Note that in the transistor 1452, the first impurity region 1114 and the second impurity region 1116, and the first impurity region 1120 and the second impurity region 1122 are formed by adding impurity elements having different conductivity types. The transistor 1453 forms a channel formation region 1124, a pair of first impurity regions 1126, and a pair of second impurity regions 1128. The transistor 1454 forms a channel formation region 1130, a pair of first impurity regions 1132, and a pair of second impurity regions 1134.

次にトランジスタ１４５１、１４５２、１４５３、１４５４のソース用配線又はドレイン用配線として機能する導電層上に絶縁層１１３６、絶縁層１２５２を積層して形成する（図１２（Ａ）参照）。絶縁層１１３６、絶縁層１２５２は、酸化珪素及び酸化窒化珪素などの無機絶縁材料、又はアクリル樹脂及びポリイミド樹脂などの有機絶縁材料で形成する。スピン塗布やロールコーターなど塗布法を用いる場合には、液状の絶縁材料を塗布した後、熱処理により酸化珪素で形成される絶縁層を用いることもできる。例えば、シロキサン結合を含む材料を塗布し、２００乃至４００度での熱処理により酸化珪素を含む絶縁層を用いることができる。絶縁層１１３６、１２５２として、塗布法で形成する絶縁層やリフローにより平坦化した絶縁層を形成することで、その層上に形成する配線（ここでは記憶素子の第１の導電層及びアンテナとして機能する導電層とトランジスタとを接続する導電層）の断線を防止することができる。なお、ここでは層間絶縁層を２層構造としたが、特に限定されず、単層構造又は３層以上の積層構造とすることもできる。また、トランジスタの導電層に接する絶縁層１１３６を酸化珪素及び酸化窒化珪素などの無機絶縁材料を用いて形成すると、保護層として機能させることができる。   Next, an insulating layer 1136 and an insulating layer 1252 are stacked over the conductive layer functioning as a source wiring or a drain wiring of the transistors 1451, 1452, 1453, and 1454 (see FIG. 12A). The insulating layers 1136 and 1252 are formed using an inorganic insulating material such as silicon oxide or silicon oxynitride, or an organic insulating material such as an acrylic resin or a polyimide resin. When a coating method such as spin coating or roll coater is used, an insulating layer formed of silicon oxide by heat treatment can be used after applying a liquid insulating material. For example, an insulating layer containing silicon oxide can be used by applying a material containing a siloxane bond and performing heat treatment at 200 to 400 ° C. As the insulating layers 1136 and 1252, by forming an insulating layer formed by a coating method or an insulating layer flattened by reflow, wirings formed over the layers (here, function as a first conductive layer and an antenna of a memory element) Disconnection of the conductive layer connecting the transistor to the transistor) can be prevented. Note that although the interlayer insulating layer has a two-layer structure here, there is no particular limitation, and a single-layer structure or a stacked structure of three or more layers can also be used. In addition, when the insulating layer 1136 in contact with the conductive layer of the transistor is formed using an inorganic insulating material such as silicon oxide or silicon oxynitride, the transistor can function as a protective layer.

次に、フォトリソグラフィ法を用いて絶縁層１１３６、１２５２をエッチングして、トランジスタ１４５１、１４５３、１４５４のソース用配線又はドレイン用配線として機能する導電層を露出させるコンタクトホールを形成する。そして、絶縁層１２５２上に、コンタクトホールを充填するように導電層を形成する。導電層は、スパッタリング法、印刷法または液滴吐出法を用いて、金属若しくはその合金、又は金属化合物、或いは酸化物導電材料により形成する。具体的には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属、又はその合金、或いはリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらのいずれかを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金を用いることができる。また、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン等の金属化合物を用いることができる。さらに、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）等の酸化物導電材料を用いることができる。また、酸化珪素を含んだ酸化インジウムに２〜２０重量％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いたスパッタリング法により形成することもできる。   Next, the insulating layers 1136 and 1252 are etched by photolithography to form contact holes that expose the conductive layers functioning as source wirings or drain wirings of the transistors 1451, 1453, and 1454. Then, a conductive layer is formed over the insulating layer 1252 so as to fill the contact holes. The conductive layer is formed using a metal, an alloy thereof, a metal compound, or an oxide conductive material by a sputtering method, a printing method, or a droplet discharge method. Specifically, gold (Au), silver (Ag), platinum (Pt), nickel (Ni), tungsten (W), chromium (Cr), molybdenum (Mo), iron (Fe), cobalt (Co), Metals such as copper (Cu), palladium (Pd), carbon (C), aluminum (Al), manganese (Mn), titanium (Ti), tantalum (Ta), or alloys thereof, or lithium (Li) or cesium ( Alkali metals such as Cs) and alkaline earth metals such as magnesium (Mg), calcium (Ca) and strontium (Sr), and alloys containing any of these (MgAg, AlLi), europium (Er), ytterbium ( Rare earth metals such as Yb) and alloys containing them can be used. Alternatively, a metal compound such as titanium nitride (TiN), tungsten nitride (WN), or molybdenum nitride can be used. Further, an oxide conductive material such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), zinc oxide added with gallium (GZO), or indium tin oxide containing silicon oxide (ITSO) is used. be able to. Alternatively, it can be formed by a sputtering method using a target in which indium oxide containing silicon oxide is mixed with 2 to 20% by weight of zinc oxide (ZnO).

上記のように形成された導電層を、フォトリソグラフィ法及びエッチング法を用いて加工し、記憶素子を構成する第１の導電層１３７１ａ及び第１の導電層１３７１ｂと、導電層１１３８を形成する。第１の導電層１３７１ａは、トランジスタ１４５４のソース用配線又はドレン用配線に接続される。第１の導電層１３７１ｂは、トランジスタ１４５３のソース用配線又はドレイン用配線に接続される。また、導電層１１３８は、トランジスタ１４５１と後に形成されるアンテナとを接続する配線として機能する。   The conductive layer formed as described above is processed using a photolithography method and an etching method, so that a first conductive layer 1371a and a first conductive layer 1371b which form a memory element, and a conductive layer 1138 are formed. The first conductive layer 1371a is connected to the source wiring or the drain wiring of the transistor 1454. The first conductive layer 1371b is connected to a source wiring or a drain wiring of the transistor 1453. In addition, the conductive layer 1138 functions as a wiring that connects the transistor 1451 and an antenna formed later.

次に、第１の導電層１３７１ａ、第１の導電層１３７１ｂ、導電層１１３８を覆って絶縁層を形成する。当該絶縁層は、酸化珪素、窒化珪素などの無機絶縁材料、アクリル樹脂、ポリイミド樹脂、その他レジスト材料などの有機絶縁材料、又はシロキサン結合を含む材料を用いて形成する。絶縁層は、用いる材料に応じて、スパッタリング法、ＣＶＤ法、塗布法等により形成する。   Next, an insulating layer is formed so as to cover the first conductive layer 1371a, the first conductive layer 1371b, and the conductive layer 1138. The insulating layer is formed using an inorganic insulating material such as silicon oxide or silicon nitride, an organic insulating material such as an acrylic resin, a polyimide resin, or another resist material, or a material containing a siloxane bond. The insulating layer is formed by a sputtering method, a CVD method, a coating method, or the like depending on a material to be used.

次に、フォトリソグラフィ法及びエッチング法を用いて絶縁層をエッチングし、第１の導電層１３７１ａ、第１の導電層１３７１ｂを露出させる。ここで残存する絶縁層を隔壁層１３７４とする。隔壁層１３７４は、第１の導電層１３７１ａ、第１の導電層１３７１ｂの端部を覆うように形成する。また、導電層１１３８上の絶縁層については、配線が形成できる程度のコンタクトホールを形成し、導電層１１３８の一部を露出させる。なお、絶縁層として未露光部分が残存するポジ型の感光性樹脂を用いる場合は、フォトリソグラフィ法のみで形成できるため、工程の短縮を図ることが可能である。   Next, the insulating layer is etched using a photolithography method and an etching method, so that the first conductive layer 1371a and the first conductive layer 1371b are exposed. The insulating layer remaining here is referred to as a partition layer 1374. The partition layer 1374 is formed so as to cover end portions of the first conductive layer 1371a and the first conductive layer 1371b. For the insulating layer over the conductive layer 1138, a contact hole is formed so that wiring can be formed, and part of the conductive layer 1138 is exposed. Note that in the case where a positive photosensitive resin in which an unexposed portion remains is used as the insulating layer, the process can be shortened because the insulating layer can be formed only by a photolithography method.

次に、第１の導電層１３７１ａ、第１の導電層１３７１ｂ上に液晶層１３７０を形成する。液晶層１３７０は、液晶性を示す化合物を用いて、液晶滴下法、インクジェット法、蒸着法又はスピンコート法により形成する。ここで用いる液晶性を示す化合物は、少なくとも温度変化により第１の相から第２の相へと相転移する化合物である。また、液晶性を示し、且つ接する第１の導電層１３７１ａ、１３７１ｂと混合物を形成する化合物である。   Next, a liquid crystal layer 1370 is formed over the first conductive layer 1371a and the first conductive layer 1371b. The liquid crystal layer 1370 is formed using a liquid crystal compound by a liquid crystal dropping method, an inkjet method, an evaporation method, or a spin coating method. The compound exhibiting liquid crystallinity used here is a compound that undergoes a phase transition from the first phase to the second phase at least due to a temperature change. Further, it is a compound that exhibits liquid crystallinity and forms a mixture with the first conductive layers 1371a and 1371b which are in contact therewith.

次に、液晶層１３７０上に有機化合物層１３７２を形成する。有機化合物層１３７２は、電気的作用により結晶状態、抵抗値、又は当該有機化合物層の形状が変化する有機化合物を用いて、蒸着法、電子ビーム蒸着法、スパッタリング法又はＣＶＤ法により形成する。具体的には、ポリイミド類、ポリアクリル酸エステル、ポリメタクリル酸エステル等の有機樹脂や、正孔輸送性を有する有機化合物又は電子輸送性を有する有機化合物を用いることができる。また、複数の材料を用いて有機化合物層１３７２を形成する場合、各々の材料を同時に成膜することにより形成することができる。例えば、抵抗加熱蒸着同士による共蒸着法、電子ビーム蒸着同士による共蒸着法、抵抗加熱蒸着と電子ビーム蒸着による共蒸着法、抵抗加熱蒸着とスパッタリングによる成膜、電子ビーム蒸着とスパッタリングによる成膜など、同種、異種の方法を組み合わせて形成することができる。   Next, an organic compound layer 1372 is formed over the liquid crystal layer 1370. The organic compound layer 1372 is formed by an evaporation method, an electron beam evaporation method, a sputtering method, or a CVD method using an organic compound whose crystal state, resistance value, or shape of the organic compound layer is changed by an electric action. Specifically, organic resins such as polyimides, polyacrylic acid esters, and polymethacrylic acid esters, organic compounds having a hole transporting property, or organic compounds having an electron transporting property can be used. In the case where the organic compound layer 1372 is formed using a plurality of materials, the organic compound layer 1372 can be formed by simultaneously forming each material. For example, co-evaporation method by resistance heating evaporation, co-evaporation method by electron beam evaporation, co-evaporation method by resistance heating evaporation and electron beam evaporation, film formation by resistance heating evaporation and sputtering, film formation by electron beam evaporation and sputtering, etc. It can be formed by combining the same type and different types of methods.

次に、有機化合物層１３７２上に第２の導電層１３７３を形成する。第２の導電層１３７３は、スパッタリング法、印刷法または液滴吐出法を用いて、金属若しくはその合金、又は金属化合物、或いは酸化物導電材料により形成する。具体的には、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、クロム（Ｃｒ）、モリブデン（Ｍｏ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、炭素（Ｃ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）、タンタル（Ｔａ）等の金属、又はその合金、或いはリチウム（Ｌｉ）やセシウム（Ｃｓ）等のアルカリ金属、およびマグネシウム（Ｍｇ）、カルシウム（Ｃａ）、ストロンチウム（Ｓｒ）等のアルカリ土類金属、およびこれらのいずれかを含む合金（ＭｇＡｇ、ＡｌＬｉ）、ユーロピウム（Ｅｒ）、イッテルビウム（Ｙｂ）等の希土類金属およびこれらを含む合金を用いることができる。また、窒化チタン（ＴｉＮ）、窒化タングステン（ＷＮ）、窒化モリブデン等の金属化合物を用いることができる。さらに、酸化インジウムスズ（ＩＴＯ）、酸化亜鉛（ＺｎＯ）、酸化インジウム亜鉛（ＩＺＯ）、ガリウムを添加した酸化亜鉛（ＧＺＯ）、酸化珪素を含む酸化インジウムスズ（ＩＴＳＯ）等の酸化物導電材料を用いることもできる。また、酸化珪素を含んだ酸化インジウムに２〜２０重量％の酸化亜鉛（ＺｎＯ）を混合したターゲットを用いたスパッタリング法により形成することもできる。   Next, a second conductive layer 1373 is formed over the organic compound layer 1372. The second conductive layer 1373 is formed using a metal, an alloy thereof, a metal compound, or an oxide conductive material by a sputtering method, a printing method, or a droplet discharge method. Specifically, gold (Au), silver (Ag), platinum (Pt), nickel (Ni), tungsten (W), chromium (Cr), molybdenum (Mo), iron (Fe), cobalt (Co), Metals such as copper (Cu), palladium (Pd), carbon (C), aluminum (Al), manganese (Mn), titanium (Ti), tantalum (Ta), or alloys thereof, or lithium (Li) or cesium ( Alkali metals such as Cs) and alkaline earth metals such as magnesium (Mg), calcium (Ca) and strontium (Sr), and alloys containing any of these (MgAg, AlLi), europium (Er), ytterbium ( Rare earth metals such as Yb) and alloys containing them can be used. Alternatively, a metal compound such as titanium nitride (TiN), tungsten nitride (WN), or molybdenum nitride can be used. Further, an oxide conductive material such as indium tin oxide (ITO), zinc oxide (ZnO), indium zinc oxide (IZO), zinc oxide added with gallium (GZO), or indium tin oxide containing silicon oxide (ITSO) is used. You can also. Alternatively, it can be formed by a sputtering method using a target in which indium oxide containing silicon oxide is mixed with 2 to 20% by weight of zinc oxide (ZnO).

また、第２の導電層１３７３と同時に、導電層１３６０を形成する。導電層１３６０は、導電層１１３８が露出するように形成されたコンタクトホールを充填するように形成する。   In addition, the conductive layer 1360 is formed at the same time as the second conductive layer 1373. The conductive layer 1360 is formed so as to fill a contact hole formed so that the conductive layer 1138 is exposed.

なお、ここでは、液晶層１３７０、有機化合物層１３７２及び第２の導電層１３７３は、第１の導電層１３７１ａ、１３７１ｂ、及び当該第１の導電層１３７１ａ、１３７１ｂの端部を覆う隔壁層１３７４上に、共通する層として順次積層して設けているが、第１の導電層１３７１ａ、第１の導電層１３７１ｂ上にそれぞれ選択的に設けてもよい。   Note that here, the liquid crystal layer 1370, the organic compound layer 1372, and the second conductive layer 1373 are over the first conductive layers 1371 a and 1371 b and the partition layer 1374 that covers the end portions of the first conductive layers 1371 a and 1371 b. In addition, although they are sequentially stacked as a common layer, they may be selectively provided over the first conductive layer 1371a and the first conductive layer 1371b.

次に、導電層１３６０に接し、アンテナとして機能する導電層１３５３を形成する。導電層１３５３は、蒸着法、スパッタリング法、スクリーン印刷やグラビア印刷等の各種印刷法または液滴吐出法を用いて、導電性材料により形成する。具体的には、導電層１３５３は、金（Ａｕ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、マンガン（Ｍｎ）、チタン（Ｔｉ）等から選択された元素、又はこれらの元素を主成分とする合金材料若しくは化合物材料で、単層又は積層で形成する。   Next, a conductive layer 1353 functioning as an antenna is formed in contact with the conductive layer 1360. The conductive layer 1353 is formed using a conductive material by various printing methods such as an evaporation method, a sputtering method, screen printing, or gravure printing, or a droplet discharge method. Specifically, the conductive layer 1353 includes gold (Au), platinum (Pt), nickel (Ni), tungsten (W), molybdenum (Mo), cobalt (Co), copper (Cu), aluminum (Al), An element selected from manganese (Mn), titanium (Ti), or the like, or an alloy material or a compound material containing these elements as a main component is formed in a single layer or a stacked layer.

次に、第２の導電層１３７３、隔壁層１３７４、導電層１３６０及び導電層１３５３上に絶縁層１３６６、絶縁層１１４０を形成する。ここで、絶縁層１３６６は保護層として機能し、絶縁層１３６６上に形成される絶縁層１１４０は、平坦化層として機能する。絶縁層１３６６、絶縁層１１４０は、酸化珪素及び酸化窒化珪素などの無機絶縁材料、アクリル樹脂及びポリイミド樹脂などの有機絶縁材料、又はシロキサン結合を含む材料を用いて、スパッタリング法、ＣＶＤ法、塗布法により形成する。なお、絶縁層１３６６は、酸化珪素及び酸化窒化珪素などの無機絶縁材料を用いて形成することが好ましい。絶縁層１１４０は、アクリル樹脂及びポリイミド樹脂などの有機絶縁材料、又はシロキサン結合を含む材料を用いて形成することが好ましい。なお、下地絶縁層１１０４よりも上方に形成されたトランジスタ１４５１、１４５２、１４５３、１４５４、記憶素子１３５６ａ、１３５６ｂ及びアンテナとして機能する導電層１３５３等を含む層を素子層１１４１とする。   Next, the insulating layer 1366 and the insulating layer 1140 are formed over the second conductive layer 1373, the partition wall layer 1374, the conductive layer 1360, and the conductive layer 1353. Here, the insulating layer 1366 functions as a protective layer, and the insulating layer 1140 formed over the insulating layer 1366 functions as a planarization layer. The insulating layer 1366 and the insulating layer 1140 are formed using an inorganic insulating material such as silicon oxide and silicon oxynitride, an organic insulating material such as an acrylic resin and a polyimide resin, or a material including a siloxane bond by a sputtering method, a CVD method, or a coating method. To form. Note that the insulating layer 1366 is preferably formed using an inorganic insulating material such as silicon oxide or silicon oxynitride. The insulating layer 1140 is preferably formed using an organic insulating material such as an acrylic resin and a polyimide resin, or a material including a siloxane bond. Note that a layer including the transistors 1451, 1452, 1453, and 1454, the memory elements 1356a and 1356b, the conductive layer 1353 functioning as an antenna, and the like which are formed above the base insulating layer 1104 is referred to as an element layer 1141.

次に、基板１１００から素子層１１４１を剥離する。例えば、レーザ光（例えばＵＶ光）を照射することによって開口部１１４２、開口部１１４４を形成後（図１３（Ａ）参照）、物理的な力を用いて基板１１００から素子層１１４１を剥離することができる（図１３（Ｂ）参照）。また基板１１００から素子層１１４１を剥離する前に、開口部１１４２、１１４４にエッチング剤を導入して、剥離層１１０２を除去してもよい。エッチング剤は、フッ化ハロゲンまたはハロゲン間化合物を含む気体又は液体を使用する。例えば、フッ化ハロゲンを含む気体として三フッ化塩素（ＣｌＦ３）を使用する。そうすると、素子層１１４１は、基板１１００から剥離された状態となる。なお、剥離層１１０２は、全て除去せず一部分を残存させてもよい。こうすることによって、エッチング剤の消費量を抑え剥離層の除去に要する処理時間を短縮することが可能となる。また、剥離層１１０２の除去を行った後にも、基板１１００上に素子層１１４１を保持しておくことが可能となる。また、素子層１１４１が剥離された基板１１００は、コストの削減のために、再利用することが好ましい。 Next, the element layer 1141 is peeled from the substrate 1100. For example, after the opening 1142 and the opening 1144 are formed by irradiation with laser light (for example, UV light) (see FIG. 13A), the element layer 1141 is peeled from the substrate 1100 using physical force. (See FIG. 13B). Further, before the element layer 1141 is peeled from the substrate 1100, the peeling layer 1102 may be removed by introducing an etchant into the openings 1142 and 1144. As the etchant, a gas or liquid containing halogen fluoride or an interhalogen compound is used. For example, chlorine trifluoride (ClF 3 ) is used as a gas containing halogen fluoride. Then, the element layer 1141 is peeled from the substrate 1100. Note that a part of the peeling layer 1102 may be left without being completely removed. By doing so, it is possible to suppress the consumption of the etching agent and shorten the processing time required for removing the release layer. Further, the element layer 1141 can be held on the substrate 1100 even after the peeling layer 1102 is removed. The substrate 1100 from which the element layer 1141 is peeled is preferably reused for cost reduction.

次に、素子層１１４１の一方の面を、第１の基体１１４６に接着させて、基板１１００から完全に剥離する。続いて、素子層１１４１の他方の面を、第２の基体１１４８に接着させ、その後加熱処理と加圧処理の一方又は両方を行って、素子層１１４１を、第１の基体１１４６と第２の基体１１４８により封止する（図１４参照）。第１の基体１１４６と第２の基体１１４８は、熱可塑性を示すフィルム（ポリオレフィン、フッ素を含むポリオレフィン、ポリエステル類など）、繊維質な材料からなる紙、基材フィルム（ポリエステル、ポリアミド、無機蒸着フィルム、紙類等）と接着性合成樹脂フィルム（アクリル系合成樹脂、エポキシ系合成樹脂等）との積層フィルムなどに相当する。   Next, one surface of the element layer 1141 is bonded to the first base 1146 and is completely separated from the substrate 1100. Subsequently, the other surface of the element layer 1141 is bonded to the second substrate 1148, and then one or both of heat treatment and pressure treatment are performed, so that the element layer 1141 is bonded to the first substrate 1146 and the second substrate 1148. The substrate 1148 is sealed (see FIG. 14). The first base 1146 and the second base 1148 are a film showing thermoplasticity (polyolefin, polyolefin containing fluorine, polyester, etc.), paper made of a fibrous material, base film (polyester, polyamide, inorganic vapor deposition film). , Paper, etc.) and an adhesive synthetic resin film (acrylic synthetic resin, epoxy synthetic resin, etc.).

フィルムは、被処理体と熱圧着により接着される。加熱処理と加圧処理を行う際には、フィルムの最表面に設けられた接着層か、又は最外層に設けられた層（接着層ではない）を加熱処理によって溶かし、加圧により接着する。また、第１の基体１１４６と第２の基体１１４８の表面には接着層が設けられていてもよいし、接着層が設けられていなくてもよい。接着層は、熱硬化樹脂、紫外線硬化樹脂、エポキシ樹脂系接着剤、樹脂添加剤等の接着剤を含む層に相当する。   The film is bonded to the object to be processed by thermocompression bonding. When performing the heat treatment and the pressure treatment, the adhesive layer provided on the outermost surface of the film or the layer (not the adhesive layer) provided on the outermost layer is melted by the heat treatment and adhered by the pressure. Further, an adhesive layer may be provided on the surfaces of the first base 1146 and the second base 1148, or the adhesive layer may not be provided. The adhesive layer corresponds to a layer containing an adhesive such as a thermosetting resin, an ultraviolet curable resin, an epoxy resin adhesive, or a resin additive.

以上の工程により、本発明の記憶素子およびアンテナを有する半導体装置を作製することができる。なお本実施形態は上記実施の形態と自由に組み合わせて行うことができる。   Through the above steps, a semiconductor device including the memory element and the antenna of the present invention can be manufactured. Note that this embodiment mode can be freely combined with the above embodiment modes.

本発明により、記憶素子の初期不良を低減することができ、当該記憶素子を有する半導体装置の製造の歩留まりを向上することができる。   According to the present invention, initial defects of a memory element can be reduced, and the manufacturing yield of a semiconductor device having the memory element can be improved.

また、本発明により、製造時以外にデータを書き込む（追記）ことが可能であり、且つ書き換えによる偽造を防止できる記憶素子を有する半導体装置を提供することができる。   In addition, according to the present invention, it is possible to provide a semiconductor device having a memory element that can write (additional) data other than at the time of manufacture and can prevent forgery due to rewriting.

また、本実施の形態の半導体装置は、記憶素子及びアンテナを有し、非接触でデータのやりとりを行うことができる。さらに、上記工程により、可撓性を有する半導体装置を得ることができる。   In addition, the semiconductor device of this embodiment includes a memory element and an antenna, and can exchange data without contact. Furthermore, a flexible semiconductor device can be obtained through the above steps.

次に、図１４に示すような非接触でデータの読み出しと書き込みが可能である本発明の半導体装置を無線チップに適用する例について、図１５、図１６を用いて説明する。   Next, an example in which the semiconductor device of the present invention capable of reading and writing data without contact as shown in FIG. 14 is applied to a wireless chip will be described with reference to FIGS.

本発明の半導体装置を用いた無線チップ９２１０は、様々な用途に用いることが可能である。例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類（運転免許証や住民票等、図１５（Ａ）参照）、包装用容器類（包装紙やボトル等、図１５（Ｃ）参照）、記録媒体（ＤＶＤソフトやビデオテープ等、図１５（Ｂ）参照）、乗物類（自転車等、図１５（Ｄ）参照）、身の回り品（鞄や眼鏡等）、食品類、植物類、衣類、生活用品類、電子機器等の商品や荷物の荷札（図１５（Ｅ）、図１５（Ｆ）参照）等の物品に設けて使用することができる。また、動物類、人体に貼り付けたり、埋め込んだりすることができる。電子機器とは、液晶表示装置、ＥＬ表示装置、テレビジョン装置（単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ）及び携帯電話等を指す。   A wireless chip 9210 using the semiconductor device of the present invention can be used for various applications. For example, banknotes, coins, securities, bearer bonds, certificates (driver's license, resident's card, etc., see FIG. 15A), packaging containers (wrapping paper, bottles, etc., see FIG. 15C) ), Recording media (DVD software, videotape, etc., see FIG. 15B), vehicles (bicycles, etc., see FIG. 15D), personal items (bags, glasses, etc.), foods, plants, clothing It can be used for goods such as daily necessities, electronic devices, etc., and goods such as luggage tags (see FIGS. 15E and 15F). It can also be pasted or embedded in animals and human bodies. Electronic devices refer to liquid crystal display devices, EL display devices, television devices (also simply referred to as televisions, television receivers, television receivers), mobile phones, and the like.

本発明の半導体装置は、プリント基板に実装する、物品の表面に貼る、或いは物品に埋め込むことで、物品に固定することができる。例えば、本なら紙に埋め込む、有機樹脂からなるパッケージなら当該有機樹脂に埋め込むことによって、各物品に固定することができる。本発明の半導体装置は、小型、薄型、軽量を実現するため、物品に固定した後も、その物品自体のデザイン性を損なうことがない。また、紙幣、硬貨、有価証券類、無記名債券類、証書類等に本発明の半導体装置を設けることにより、認証機能を設けることができ、この認証機能を活用すれば、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に本発明の半導体装置を設けることにより、検品システム等のシステムの効率化を図ることができる。   The semiconductor device of the present invention can be fixed to an article by being mounted on a printed board, pasted on the surface of the article, or embedded in the article. For example, a book can be fixed to each article by being embedded in paper, and a package made of an organic resin can be embedded in the organic resin. Since the semiconductor device of the present invention realizes a small size, a thin shape, and a light weight, the design of the article itself is not impaired even after being fixed to the article. In addition, by providing the semiconductor device of the present invention in bills, coins, securities, bearer bonds, certificates, etc., an authentication function can be provided, and if this authentication function is utilized, counterfeiting can be prevented. it can. In addition, by providing the semiconductor device of the present invention in packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., the efficiency of a system such as an inspection system can be improved.

次に、本発明の半導体装置を実装した電子機器の一態様について図面を参照して説明する。ここで例示する電子機器は携帯電話機であり、筐体２７００、筐体２７０６、パネル２７０１、ハウジング２７０２、プリント配線基板２７０３、操作ボタン２７０４、バッテリ２７０５を有する（図１６参照）。パネル２７０１はハウジング２７０２に脱着自在に組み込まれ、ハウジング２７０２はプリント配線基板２７０３に嵌着される。ハウジング２７０２はパネル２７０１が組み込まれる電子機器に合わせて、形状や寸法が適宜変更される。プリント配線基板２７０３には、パッケージングされた複数の半導体装置が実装されており、このうちの１つとして、本発明の半導体装置を用いることができる。プリント配線基板２７０３に実装される複数の半導体装置は、コントローラ、中央処理ユニット（ＣＰＵ、Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、メモリ、電源回路、音声処理回路、送受信回路等のいずれかの機能を有する。   Next, one mode of an electronic device in which the semiconductor device of the present invention is mounted will be described with reference to the drawings. The electronic device illustrated here is a mobile phone, which includes a housing 2700, a housing 2706, a panel 2701, a housing 2702, a printed wiring board 2703, operation buttons 2704, and a battery 2705 (see FIG. 16). The panel 2701 is detachably incorporated in the housing 2702, and the housing 2702 is fitted on the printed wiring board 2703. The shape and dimensions of the housing 2702 are changed as appropriate in accordance with the electronic device in which the panel 2701 is incorporated. A plurality of packaged semiconductor devices are mounted on the printed wiring board 2703, and the semiconductor device of the present invention can be used as one of them. The plurality of semiconductor devices mounted on the printed wiring board 2703 have any one function of a controller, a central processing unit (CPU), a memory, a power supply circuit, a sound processing circuit, a transmission / reception circuit, and the like.

パネル２７０１は、接続フィルム２７０８を介して、プリント配線基板２７０３と接続される。上記のパネル２７０１、ハウジング２７０２、プリント配線基板２７０３は、操作ボタン２７０４やバッテリ２７０５と共に、筐体２７００、２７０６の内部に収納される。パネル２７０１が含む画素領域２７０９は、筐体２７００に設けられた開口窓から視認できるように配置されている。   The panel 2701 is connected to the printed wiring board 2703 through the connection film 2708. The panel 2701, the housing 2702, and the printed wiring board 2703 are housed in the housings 2700 and 2706 together with the operation buttons 2704 and the battery 2705. A pixel region 2709 included in the panel 2701 is arranged so as to be visible from an opening window provided in the housing 2700.

上記の通り、本発明の半導体装置は、小型、薄型、軽量であることを特徴としており、上記特徴により、電子機器の筐体２７００、２７０６内部の限られた空間を有効に利用することができる。   As described above, the semiconductor device of the present invention is characterized in that it is small, thin, and lightweight, and the limited space inside the housings 2700 and 2706 of the electronic device can be effectively used due to the above characteristics. .

また、本発明の半導体装置は、外部からの電圧印加により変化する有機化合物層と、外部からの電圧印加により相転移する液晶性を示す化合物を含む層が一対の導電層間に挟まれた単純な構造の記憶素子を有するため、安価な半導体装置を用いた電子機器を提供することができる。また、本発明の半導体装置は高集積化が容易なため、大容量の記憶回路を有する半導体装置を用いた電子機器を提供することができる。   In addition, the semiconductor device of the present invention has a simple structure in which an organic compound layer that changes when an external voltage is applied and a layer containing a liquid crystal compound that undergoes phase transition when an external voltage is applied are sandwiched between a pair of conductive layers. Since the memory element has the structure, an electronic device using an inexpensive semiconductor device can be provided. In addition, since the semiconductor device of the present invention can be easily integrated, an electronic device using the semiconductor device including a large-capacity memory circuit can be provided.

また、本発明の半導体装置が有する記憶素子は、外部からの電圧印加によりデータの書き込みを行うものであり、不揮発性であって、データの追記が可能であることを特徴とする。上記特徴により、書き換えによる偽造を防止することができ、新たなデータを追加して書き込むことができる。従って、高機能化と高付加価値化を実現した半導体装置を用いた電子機器を提供することができる。   In addition, the memory element included in the semiconductor device of the present invention writes data by applying voltage from the outside, is nonvolatile, and can additionally write data. With the above feature, forgery due to rewriting can be prevented, and new data can be added and written. Therefore, an electronic device using a semiconductor device that achieves high functionality and high added value can be provided.

なお、筐体２７００、２７０６は、携帯電話機の外観形状を一例として示したものであり、本実施の形態に係る電子機器は、その機能や用途に応じて様々な態様に変容しうる。   Note that the housings 2700 and 2706 are examples of the appearance of a mobile phone, and the electronic device according to this embodiment can be modified into various modes depending on functions and uses.

本発明の記憶素子の一例を示す図。FIG. 6 shows an example of a memory element of the present invention. 本発明を説明する概念図。The conceptual diagram explaining this invention. 本発明の半導体装置の例を示す図。FIG. 11 illustrates an example of a semiconductor device of the invention. 本発明の半導体装置の例を示す上面図及び断面図。4A and 4B are a top view and a cross-sectional view illustrating an example of a semiconductor device of the invention. 本発明の半導体装置の例を示す断面図。FIG. 14 is a cross-sectional view illustrating an example of a semiconductor device of the invention. 本発明の半導体装置の例を示す図。FIG. 11 illustrates an example of a semiconductor device of the invention. 本発明の半導体装置の例を示す上面図及び断面図。4A and 4B are a top view and a cross-sectional view illustrating an example of a semiconductor device of the invention. 本発明の半導体装置の例を示す断面図。FIG. 14 is a cross-sectional view illustrating an example of a semiconductor device of the invention. 本発明の半導体装置の例を示す断面図。FIG. 14 is a cross-sectional view illustrating an example of a semiconductor device of the invention. 本発明の半導体装置の例を示す図。FIG. 11 illustrates an example of a semiconductor device of the invention. 本発明の半導体装置の作製方法の例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の作製方法の例を示す図。4A and 4B illustrate an example of a method for manufacturing a semiconductor device of the present invention. 本発明の半導体装置の例を示す図。FIG. 11 illustrates an example of a semiconductor device of the invention. 本発明の半導体装置の例を示す図。FIG. 11 illustrates an example of a semiconductor device of the invention.

符号の説明Explanation of symbols

１００ 基板
１０２ 第１の導電層
１０４ 液晶層
１０６ 有機化合物層
１０８ 第２の導電層
１１０ 記憶素子
１１４ 液晶層
１２２ 第１の導電層
１２４ 混合物領域 100 substrate 102 first conductive layer 104 liquid crystal layer 106 organic compound layer 108 second conductive layer 110 memory element 114 liquid crystal layer 122 first conductive layer 124 mixture region

Claims (5)

第１の導電層と、
第２の導電層と、
前記第１の導電層と前記第２の導電層とに挟持される液晶性を示す化合物を含む層と、
前記第１の導電層と前記第２の導電層とに挟持され、前記液晶性を示す化合物を含む層に接する有機化合物を含む層と、を有し、
前記第１の導電層及び前記第２の導電層の間に電圧を印加することにより、前記第１の導電層及び前記第２の導電層の間の電気抵抗が変化する記憶素子であって、
前記液晶性を示す化合物を含む層は前記第１の導電層に接して形成されており、少なくとも温度変化によって第１の相から第２の相へ相転移する層であり、
前記第１の導電層及び前記第２の導電層の間に電圧を印加する前には、前記液晶性を示す化合物を含む層は、固体状態であり、
前記第１の導電層及び前記第２の導電層の間に電圧を印加する前には、前記液晶性を示す化合物を含む層及び有機化合物を含む層は、絶縁体であり、
前記第１の導電層及び前記第２の導電層の間に電圧を印加することにより、前記液晶性を示す化合物を含む層と前記第１の導電層とで混合物が形成され、前記混合物は導電性を示すことを特徴とする記憶素子。 A first conductive layer;
A second conductive layer;
A layer containing a compound exhibiting liquid crystallinity sandwiched between the first conductive layer and the second conductive layer;
A layer containing an organic compound that is sandwiched between the first conductive layer and the second conductive layer and is in contact with the layer containing a compound exhibiting liquid crystallinity,
A memory element in which an electrical resistance between the first conductive layer and the second conductive layer is changed by applying a voltage between the first conductive layer and the second conductive layer,
The layer containing a compound exhibiting liquid crystallinity is formed in contact with the first conductive layer, and is a layer that undergoes a phase transition from the first phase to the second phase at least due to a temperature change ,
Before applying a voltage between the first conductive layer and the second conductive layer, the layer containing a compound exhibiting liquid crystallinity is in a solid state,
Before applying a voltage between the first conductive layer and the second conductive layer, the layer containing a compound exhibiting liquid crystallinity and the layer containing an organic compound are insulators,
By applying a voltage between the first conductive layer and the second conductive layer, a mixture including the liquid crystal compound-containing layer and the first conductive layer is formed, and the mixture is electrically conductive. A memory element characterized by exhibiting the characteristics. 請求項１において、
前記液晶性を示す化合物を含む層の前記第１の相は固体状態であり、前記第２の相は液晶状態又は液体状態であることを特徴とする記憶素子。 In claim 1,
The memory element, wherein the first phase of the layer containing a compound exhibiting liquid crystallinity is in a solid state, and the second phase is in a liquid crystal state or a liquid state. 請求項１又は請求項２において、
前記第１の導電層及び前記第２の導電層の間に電圧を印加することにより、前記液晶性を示す化合物を含む層は前記第１の相から前記第２の相へ相転移することを特徴とする記憶素子。 In claim 1 or claim 2,
By applying a voltage between the first conductive layer and the second conductive layer, the layer containing a compound exhibiting liquid crystallinity undergoes a phase transition from the first phase to the second phase. A memory element. 請求項１乃至３のいずれか一において、
前記第１の導電層及び前記第２の導電層の間に電圧を印加することにより、前記有機化合物を含む層の形状が変化し、前記第１の導電層と前記第２の導電層が短絡することを特徴とする記憶素子。 In any one of Claims 1 thru | or 3,
By applying a voltage between the first conductive layer and the second conductive layer, the shape of the layer containing the organic compound changes, and the first conductive layer and the second conductive layer are short-circuited. And a storage element. 請求項１乃至４のいずれか一において、
前記有機化合物を含む層は、有機樹脂を含む層、正孔輸送性を有する有機化合物を含む層又は電子輸送性を有する有機化合物を含む層であることを特徴とする記憶素子。 In any one of Claims 1 thru | or 4,
The memory element, wherein the layer containing an organic compound is a layer containing an organic resin, a layer containing an organic compound having a hole transporting property, or a layer containing an organic compound having an electron transporting property.
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