JP5252808B2 - Flotox型eeprom - Google Patents
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Description
FLASH(フラッシュ)においては、1つのデータに対して、記憶用セルに加え、もう1つベリファイセルを設けて、データの書き・消しが行われたかを容易に確認できるようにした信頼性向上のための構成が提案されている(特許文献2参照)。EEPROMにおける高信頼性設計の方法としては、1つのデータを2つのセルで記憶するWセル方式が考えられる。
図3は、従来のFLOTOX型EEPROMのセル構造を示す図解図であり、(A)は平面図、(B)は(A)におけるX−Xに沿う断面図、(C)は(A)におけるY−Yに沿う縦断面である。
EEPROMは、たとえばp型シリコン基板1の表層領域にLOCOS法により形成されたLOCOS酸化膜2により素子間分離された領域に形成されたセルトランジスタ3およびセレクトトランジスタ4を含んでいる。これらトランジスタは、ドレイン5と、ソース6と、ドレイン5およびソース6間に設けられたフローティングゲート7およびコントロールゲート8と、フローティングゲート7とドレイン5との間に設けられたセレクトゲート9とを有している。また、フローティングゲート7とドレイン間の絶縁膜10の一部は100〜200Å程度の薄い膜となっていて、ここにトンネルウインドウ11が形成されている。トンネルウインドウ11を介してフローティングゲート7への電子の注入、引き抜きを行うことができる。
ところで、EEPROMのセル構造において、チャネルストッパ領域12とドレイン5(ドレイン接合領域)との間は一定の距離13を確保しなければならない。この距離13が確保されなければ、EEPROMの耐圧が低下し、データの書き込みに必要な電圧を印加することができなくなって、メモリとしての機能が果たせなくなるからである。よって、チャネルストッパ12とドレイン5との間の距離13の確保が、セル面積縮小のネックとなる。
この発明は、このような背景のもとになされたものであり、高信頼設計のためのWセル方式を採用するとともに、セル面積が縮小されたFLOTOX型EEPROMを提供することを主たる目的とする。
さらにこの発明は、Wセル方式のFLOTOX型EEPROMの駆動方法および動作確認方法を提供することを他の目的とする。
この構成によれば、高耐圧設計が必要なセレクトトランジスタ(24)側のドレイン(27)領域が2つのセルで共有されている。これにより、2つのセルに個別にドレインを形成する場合に比べて、ドレイン領域を小さくすることができる。このため、LOCOS酸化膜(22)の下に形成されたチャネルストッパ(28)領域にドレイン(27)領域が接しないようにセルを構成でき、十分な耐圧を持つドレインを最小面積で形成することができる。
さらに、ソース(26a,26b)を2つのセルに対してそれぞれ個別に設けることにより、2つのセルを互いに独立したセルとして取り扱え、2つのセルから個別にデータを読み出すことが可能である。このため、出荷前には、2つのセルが正常に動作するか否かを確認することが可能である。
請求項3記載の発明は、請求項1記載のEEPROMの動作確認方法であって、前記セレクトゲート(32)およびドレイン(27)に動作電圧を印加し、前記コントロールゲート(31)にセンス電圧を印加し、前記2つのソース(26a,26b)の一方をオープンとし、他方をアース電位とすることにより、アース電位にしたソースに対応するフローティングゲートの動作を確認することを特徴とする、EEPROMの動作確認方法である。
図1は、この発明の一実施形態に係るWセル方式のFLOTOX型EEPROMの構成を説明するための図であり、(A)は図解的な平面図、(B)は(A)におけるb−bに沿う切断面断面図、(C)は(A)におけるc−cに沿う切断面断面図である。
p型シリコン基板21の表層領域にLOCOS法によるフィールド酸化膜(LOCOS酸化膜)22が形成され、素子間分離が行われたp型シリコン基板21の表層領域にEEPROMのセル構造が形成されている。セル構造には、セルトランジスタ23およびセレクトトランジスタ24が含まれており、セルトランジスタ23側に含まれる対をなす2つのフローティングゲート25a,25bおよび2つのソース26a,26bに対して、セレクトトランジスタ24側のドレイン27が共有にされている。つまり、ドレイン−ソース間の方向に対して略直交方向に2つのフローティングゲート25a,25bが対をなすように配置されている。これにより、ドレイン27領域を小さくでき、LOCOS酸化膜22の下方に形成されたチャネルストッパ28領域とドレイン27領域とが所定の距離30,31を保てる構造が実現され、高耐圧設計が実現されている。
一対のフローティングゲート25a,25bには共有のコントロールゲート31が設けられている。また、コントロールゲート31と協働して、2つのフローティングゲート25a,25bを選択するための、2つのフローティングゲート25a,25bに共有のセレクトゲート32が設けられている。
このような構成であるから、上述したように、ドレイン27の領域を小さくでき、高耐圧設計を実現できるとともに、その他の部分も、必要な耐圧に応じて縮小することができるので、十分な耐圧を持つWセル構造のEEPROMが、最小面積で実現されている。
図2は、図1に示すWセル構造のEEPROMの動作を説明するための回路図である。この実施形態に係るWセル構造のEEPROMの動作について以下説明する。
<消去動作>
図2(A)を参照して、コントロールゲート31およびセレクトゲート32に、たとえば15〜17Vの高電圧を印加するとともに、ドレイン27を0Vとし、ソース26a,26bをオープンとする。これにより、一対のフローティングゲート25a,25bに、それぞれ、電子を注入することができる。
<書き込み動作>
図2(B)を参照して、ドレイン27およびセレクトゲート32に、たとえば15〜17Vの高電圧を印加する。そして、コントロールゲート31を0Vとし、ソース26a,26bはオープンにする。これにより、一対のフローティングゲート25a,25bから、それぞれ、電子を引き抜くことができる。
<読み出し動作(通常時)>
EEPROMをユーザが使用する場合の通常の読み出し動作は次のようになる。
<読み出し動作(テスト時)>
出荷前に、2つのセルが共に良好に動作しているか否かをテストする場合の読み出し動作は、次の通りである。
ここで、ソース26aおよび26bのうちの、いずれか一方をオープンにし、いずれか他方をアース電位(GND)とする。これにより、アース電位(GND)としたソース26aまたは26bに対応したフローティングゲート25a,25bのデータを読み出すことができる。
この実施形態によれば、高信頼設計のWセル方式のFLOTOX型EEPROMであって、セル面積の縮小化を実現でき、高範囲な利用が可能なEEPROMを提供することができる。
22 LOCOS酸化膜
23 セルトランジスタ
24 セレクトトランジスタ
25a,25b フローティングゲート
26a,26b ソース
27 ドレイン(共有ドレイン)
28 チャネルストッパ
30a,30b トンネルウインドウ
31 コントロールゲート(共有コントロールゲート)
32 セレクトゲート(共有セレクトゲート)
Claims (3)
- 1つのデータを2つのセルで記憶するWセル方式のFLOTOX型EEPROMであって、
ドレインおよびソース間の方向に対して直交方向に隣接配置された対をなす2つのフローティングゲートと、
各フローティングゲートに関連して個別に設けられた2つのトンネルウインドウと、
2つのフローティングゲートに共有に設けられた1つのコントロールゲートと、
コントロールゲートと協働して、2つのフローティングゲートを選択するために、2つのフローティングゲートに共有に設けられた1つのセレクトゲートと、
2つのフローティングゲートに共有に設けられた1つのドレインと、
前記ドレインおよびソース間の方向に対して、前記2つのフローティングゲートのドレイン側と反対側に、前記各フローティングゲートに隣接するようにそれぞれ個別に設けられた2つのソースと、
を含むことを特徴とするWセル方式のFLOTOX型EEPROM。 - 請求項1記載のEEPROMの駆動方法であって、
消去動作は、前記コントロールゲートおよびセレクトゲートに高電圧を印加し、前記ドレインを低電圧とし、かつ、前記2つのソースをオープンにして、前記トンネルウインドウを介して2つのフローティングゲートに電子を注入し、
書き込み動作は、前記ドレインおよびセレクトゲートに高電圧を印加し、前記コントロールゲートを低電圧とし、かつ、前記2つのソースをオープンにして、前記トンネルウインドウを介して2つのフローティングゲートから電子を引き抜き、
読み出し動作は、前記セレクトゲートおよびドレインに動作電圧を印加し、前記コントロールゲートにセンス電圧を印加し、前記2つのソースをアース電位にして電流を検出することを特徴とする、EEPROMの駆動方法。 - 請求項1記載のEEPROMの動作確認方法であって、
前記セレクトゲートおよびドレインに動作電圧を印加し、前記コントロールゲートにセンス電圧を印加し、前記2つのソースの一方をオープンとし、他方をアース電位とすることにより、アース電位にしたソースに対応するフローティングゲートの動作を確認することを特徴とする、EEPROMの動作確認方法。
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