JP5252292B2 - インタフェース装置及び電子装置 - Google Patents
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Description
本発明は、インタフェース装置及び電子装置に関し、特に、PCIエクスプレス(PCIe)規格を用いたシリアルインタフェースを有するインタフェース装置及び電子装置に関する。
PC(パーソナルコンピュータ)は、その内部や外部に多様な周辺機器を接続し、記憶容量や機能を増設できるように、それぞれの機器に対応する各種のI/F(インタフェース)を備えている。PCの主要構成品であるマザーボードには、外部機器との接続のために各種I/Fが用意されており、代表的なものとしては、携帯音楽プレイヤ、メモリデバイス、外付ハードディスク、プリンタ、スキャナ等とデータ転送を行うUSB(Universal Serial Bus)、低速から高速のデータ転送に対応して様々なI/F機能をインタフェースカードという形で追加することができるPCIバス等の汎用性の高いI/Fの他に、HDDを増設するためのSATA(SerialATA)、LAN接続用等の用途が限定される専用I/Fがある。
PCは様々な周辺機器やネットワーク等と接続する際に、インタフェースカードを用いる場合が多いが、現在主流となっているインタフェースカードの規格としては、デスクトップ型PCでは、ボード形状のPCIバス、PCIをバージョンアップさせ高速対応としたPCI−Xバス、シリアル化することで更に高速化を図ったPCIe等が挙げられる。PCIeは、USB、IEEE1394、SATA、Hiper−Transport、InfiniBand等と同様、シリアルベースのI/O(入出力)規格である。
PCI規格は、PCI−SIG(PCI Special Interest Group)によって策定され、1993年のバージョン2以来、逐次改良されてきた業界規格のアーキテクチャであって、32ビット幅のバスと共に、64ビットCPUのための64ビットバスの規定も含まれているパラレル方式のバスであり、バスクロックは最大で33MHz、転送レートは32ビットのデータバスで132bytes/秒(ピーク値)である。PC用のインタフェースカードとしては特許文献1のような例が散見される。
PCIエクスプレス(PCIe)規格は、従来のパラレル転送方式のPCIバス、PCIバス規格を拡張して高速化を図ったPCI−Xバスから更なる高速化を図ったもので、シリアル転送とした点がこれらとの最大の相違点である。PCIe規格では、0.8Vの低電圧差動シリアル信号方式を採用してポイント−ポイント(1対1)によりデバイス間を接続し、差動対の片方向2本、双方向合計4本の信号で構成されるレーンと呼ばれる組を必要に応じて増やすことができ、標準で1レーンあたり片方向2.5Gbpsの転送能力を持ち、32レーンまでの構成が規定されており、バンド幅をスケーラブルに広げることができる物理層(PHY)にその特徴がある。
PCIe規格では、従来のPCI規格にはなかった階層アーキテクチャが採用され、シリアル転送、パケット単位での転送等、ネットワーク規格の構造と似た構成がとられており、従来のPCI規格でソフトウェア、プロトコル、媒体や実装(機構系)の仕様がまとめて定義されていたものから変更され、トランズアクション層、データリンク層、物理層の階層に分けられて定義されている。トランズアクション層はメッセージ送受信や割り込み等を規定し、データリンク層はCRC(cycle redundancy check)やパケットロス、エラー時のリトライを規定し、物理層は最小転送単位であるパケットの送受信、初期化、コンフィグレーションを規定している。
このようなインタフェースカードを用いてPCと外部機器(外部接続される周辺機器)とを接続する際は、インタフェースカードは、概ねPC内部とインタフェースするための回路と、外部機器と接続するための回路(アプリケーション部分)とで構成される。PC内部とのインタフェース部分は、従来、PCIバスやPCI−Xバスと言ったパラレル信号によってデータ転送されていたが、PCIe規格では、PCとのインタフェースはPHY(SerDes:Serialize Deserialize)と呼ばれる物理層(OSI階層モデルの最下層(第1層))で規定されるシリアル転送によってなされる。
外部機器とPCとの間でデータを送受信する場合を説明すると、外部機器からPCへ送信されるデータは、ケーブル接続によりPCに実装されたインタフェースカードに転送され、PCに実装されたインタフェースカードからPCのマザーボードに送られる。逆の場合は、PCのマザーボードからインタフェースカードを経て外部機器へデータが送信される。その際、アプリケーションとして、ネットワーク用のインタフェースカードであればIEEE802.3を実装し、デジタルビデオであればIEEE1394といったインタフェースを取り入れる。また、アプリケーションがビデオ圧縮であれば、インタフェースカードにはビデオデータの圧縮回路が搭載され、これらのデータがPCのマザーボードを介して必要なメモリ等に転送されるといった具合になる。
これらの主だったインタフェースカードの組み合わせ例を列挙してみると、ネットワークカードの場合、外部機器はLAN、HUB他であり、ケーブル転送方式はIEEE802.3ab(1000Base−T)等となる。また、SATA対応のRAID(Redundant Arrays of Inexpensive Disks)カードの場合、外部機器はHDD(Hand Disk Drive)であり、ケーブル転送方式はSATA(1.5G等シリアル方式)となる。ビデオキャプチャカードの場合、外部機器はアナログVTR等であり、ケーブル転送方式はRS−170/NTSC等となり、インタフェースカードはVideoのMPEG2(Moving Picture Experts Group phase 2)変換を行う。DVCキャプチャカードの場合、外部機器はDVC(デジタルビデオカメラ)であり、ケーブル転送方式はIEEE1394となる。工業用カメラキャプチャの場合、外部機器は工業用カメラであり、ケーブル転送方式は専用方式が殆どであって、インタフェースカードはこの専用方式のデータをエンコード及びデコードしてPCと接続する。医療用X線装置では、外部機器は医療用X線装置であり、ケーブル転送方式は光ケーブルを用いた専用方式であって、インタフェースカードは専用方式のデータのエンコード及びデコードと光−電気信号変換とによりPCと接続する、等である。
こうしたインタフェースカードは、上述のように、外部機器とPCとを接続するために使われる場合が多く、外部機器とPCとを接続するために、外部機器の外部入出力(I/O)として使用される様々な電気信号、通信方式等を、インタフェースカードによってPCのI/OであるPCI又はPCIeに変換するものということもできる。PCのインタフェースカードの実装方法としては、大きく、(1)NIC等の簡単なネットワークプロトコル等を1チップLSIにまとめてインタフェースカードとして実装した1チップLSI方式、(2)PCIやPCIeのPC側のインタフェースと周辺機器のI/Oとの変換LSIを実装したブリッジ方式、(3)FPGA(プログラマブル論理回路:プログラム書き換え可能ASIC)等によりアプリケーション部分を含めて一つのFPGAに実装するアプリケーション内蔵方式、(4)I/O部分とアプリケーションとを別々のLSIやFPGAで実現するデバイス分離方式に分けることができる。PC側のインタフェースがPCIeである場合、一般的にその物理層をFPGAで実装するには高速SerDes搭載の高価なものが必要になる。
一方、PCのインタフェースカードは、PCと外部機器とをケーブルで接続させるため、外部機器のI/Oを変換してアプリケーション毎の処理を加えPCとインタフェースするものと考えることもできる。HDDやモニタ等の専用の外部機器を接続する場合、HDD用のSATA、モニタや液晶ディスプレイ用のDVIに対応したケーブル転送方式とプロトコルをインタフェースカード側で持ち、それぞれの処理(アプリケーションによる処理)を行い、PCI又はPCIeを経由してPCに接続される。
従って、PCや外部機器では、データや制御信号をケーブルで転送する場合、ケーブル長が長い場合、LAN等のようなネットワーク転送方式には、TCP/IPのような転送の確実性の高いプロトコルを使う場合が多いが、上述のSATA、DVI、各種周辺機器や外部装置等とPCとの、PtoP接続においては、再送要求があるようなプロトコルは使用せずに、物理的な接続のみでデータ転送する場合も少なくない。
例えば、PCにPCIe規格対応のグラフィックカードを挿してDVIモニタを接続する場合、液晶ディスプレイの接続に使用されるDVI規格でのデータ転送は、グラフィックカードの物理層(TMDS:差動シリアル転送)による映像データの転送が主で、どのようなモニタが接続されているのか自動判別するための通信プロトコルは存在するが、衝突検出等によりデータ再送信を行うというような高度な通信プロトコルは存在しない。このような場合、グラフィックカードと液晶ディスプレイとの接続は、ケーブル転送を行う物理層同士の接続であることに注目すべきである。
この転送に用いられる物理層は、DVI規格ではTMDSと呼ばれる差動シリアル転送方式が用いられており、iLINK(IEEE1394)でも差動シリアル転送方式が用いられているが、STD−TVのVideo信号はアナログNTSCやコンポジットが用いられる、という具合に外部機器との接続の際は、その機器のI/O仕様に合わせたり、新しい仕様を採用する場合は用途、距離、転送スピード、使用するケーブルコスト等によってどの転送方式を採用するかを決めたりすることになる。
PCにPCIeを採用することで、それなりに高コストにはなるが、高性能で高速な信号の転送の実現が可能になるインタフェースカードを実装することができるようになる。しかしながら、上述したような従来のような形態でインタフェースカードをPCに実装する方法では、インタフェースカード及び外部機器の双方に、ケーブル接続のための物理層を重複して実装する必要があり、これは無駄な構成でありシステムを複雑化しコストを押し上げるという問題があった。
そこで、本発明は、PCIe規格の物理層をPC(又は制御装置)に搭載されるインタフェースカードと外部機器(外部接続される電子装置)との信号転送に用いることで効率化しようというものであり、特に従来PCIe規格の信号とは別途に必要とされていたPC(又は制御装置)からのリセット信号等の制御信号をPCIe規格のパケット信号内に重畳して転送することで、従来に比べてインタフェースカードの構成を簡素化しながら、信号転送の高速化、高効率化を実現できるPCIeインタフェースを有するインタフェース装置及び電子装置を提供することを目的とする。
上記目的を達成するためになされた本発明によるインタフェース装置は、第1の電子装置と接続するPCIe(PCI Express)規格の物理層を少なくとも有する第1のインタフェース部と、第2の電子装置と接続するPCIe規格の物理層を少なくとも有する第2のインタフェース部と、前記第1及び第2のインタフェース部間を接続するための、電気信号により信号転送するメタルケーブル用コネクタ、又は光通信により信号転送する光トランシーバ及び光通信ケーブル用コネクタからなる光伝送モジュールと、を少なくとも具備し、前記第1のインタフェース部は、前記第1の電子装置から前記PCIe規格のシリアル信号以外の第2の信号を送出する場合、前記第1の電子装置から受信した前記PCIe規格のシリアル信号のパケット信号内に該第2の信号を組み込み、該第2の信号が重畳されたパケット信号を前記第2のインタフェース部に送信する信号重畳手段を有し、前記第2のインタフェース部は、前記第1のインタフェース部から受信したパケット信号を判読し、該パケット信号内に前記第2の信号を検出した場合、前記第2の信号を抽出して前記第2の電子装置に前記第2の信号を伝送する信号抽出手段を有することを特徴とする。
また、上記目的を達成するためになされた本発明によるインタフェース装置は、第1の電子装置と接続するPCIe(PCI Express)規格の物理層を少なくとも有する第1のインタフェース部と、第2の電子装置と接続するPCIe規格の物理層を少なくとも有する第2のインタフェース部と、前記第1及び第2のインタフェース部間を接続するための、電気信号により信号転送するメタルケーブル用コネクタ、又は光通信により信号転送する光トランシーバ及び光通信ケーブル用コネクタからなる光伝送モジュールと、を少なくとも具備し、前記第1のインタフェース部は、前記第1の電子装置からリセット信号を検出した場合、前記第1の電子装置から受信したパケット信号内に該リセット信号を組み込み、該リセット信号が重畳されたパケット信号を前記第2のインタフェース部に送信するリセット信号重畳手段を有し、前記第2のインタフェース部は、前記第1のインタフェース部から受信したパケット信号を判読し、該パケット信号内にリセット信号を検出した場合、前記第2の電子装置をリセットするためのリセット信号を生成するリセット信号生成手段を有することを特徴とする。
さらに、上記目的を達成するためになされた本発明によるインタフェース装置は、第1の電子装置と接続するPCIe(PCI Express)規格の物理層を少なくとも有する第1のインタフェース部と、第2の電子装置と接続するPCIe規格の物理層を少なくとも有する第2のインタフェース部と、前記第1及び第2のインタフェース部間を接続するための、電気信号により信号転送するメタルケーブル用コネクタ、又は光通信により信号転送する光トランシーバ及び光通信ケーブル用コネクタからなる光伝送モジュールと、を少なくとも具備し、前記第1のインタフェース部は、パケット信号に重畳されて前記第1のインタフェース部から送出されるリセット信号を検出できるか否かの照会信号を前記第2のインタフェース部に送信しその応答信号を受信するリセット検出照会手段と、前記リセット検出照会手段で前記第2のインタフェース部からリセット信号の検出が可能との応答が有り、且つ前記第1の電子装置からリセット信号を検出した場合、前記第1の電子装置から受信したパケット信号内に該リセット信号を組み込み、該リセット信号が重畳されたパケット信号を前記第2のインタフェース部に送信するリセット信号重畳手段と、を有することを特徴とする。
ここで、前記第2のインタフェース部は、前記第1のインタフェース部から前記照会信号を受信した場合、前記第1のインタフェース部から受信するパケット信号内に重畳されるリセット信号を検出できる旨の応答信号を前記第1のインタフェース部に送信し、前記第1のインタフェース部から受信したパケット信号内にリセット信号を検出した場合、前記第2の電子装置をリセットするためのリセット信号を生成するリセット信号生成手段を有することを特徴とする。
また、前記第2のインタフェース部は、パケット信号及び外部基準信号を基にクロック信号を再生して生成するクロック再生手段を有することを特徴とする。
また、前記第1及び第2のインタフェース部は、信号転送の際の伝送距離を延長するための伝送補償回路を有することを特徴とする。
また、前記第1及び第2のインタフェース部は、一つの電子装置との間で複数のレーンを使用して信号転送を行うマルチリンク機能を有することを特徴とする。
また、前記第1又は第2のインタフェース部は、複数の電子装置と接続し複数チャネルの信号転送を行うPCIe規格対応のHUBデバイスを更に有することを特徴とする。
ここで、前記第2のインタフェース部は、前記第1のインタフェース部から前記照会信号を受信した場合、前記第1のインタフェース部から受信するパケット信号内に重畳されるリセット信号を検出できる旨の応答信号を前記第1のインタフェース部に送信し、前記第1のインタフェース部から受信したパケット信号内にリセット信号を検出した場合、前記第2の電子装置をリセットするためのリセット信号を生成するリセット信号生成手段を有することを特徴とする。
また、前記第2のインタフェース部は、パケット信号及び外部基準信号を基にクロック信号を再生して生成するクロック再生手段を有することを特徴とする。
また、前記第1及び第2のインタフェース部は、信号転送の際の伝送距離を延長するための伝送補償回路を有することを特徴とする。
また、前記第1及び第2のインタフェース部は、一つの電子装置との間で複数のレーンを使用して信号転送を行うマルチリンク機能を有することを特徴とする。
また、前記第1又は第2のインタフェース部は、複数の電子装置と接続し複数チャネルの信号転送を行うPCIe規格対応のHUBデバイスを更に有することを特徴とする。
上記目的を達成するためになされた本発明による電子装置は、制御装置と接続するPCIe規格の物理層及び該PCIe規格に基づく信号転送を制御するPCIe制御部を少なくとも有するインタフェース部と、電子装置本体と前記インタフェース部との間の通信規格を相互変換して接続し信号転送を行う本体制御部と、を少なくとも具備し、前記PCIe制御部は、前記制御装置から前記インタフェース部を介して受信したパケット信号を判読し、該パケット信号内にリセット信号を検出した場合、電子装置本体をリセットするためのリセット信号を生成するリセット信号生成手段を有することを特徴とする。
本発明によれば、PCと外部機器(外部接続される電子装置)との間をPCIe規格の物理層により接続して信号伝送することで、インタフェースカードや外部機器のインタフェース構成が簡素化でき、PCに実装されるインタフェースカード上のロジックが削減できるコネクタボード型として単純化でき、また、インタフェースカードを各種外部機器の種別に無関係な共通カードとすることが可能になる。
また、PCと外部機器間のPCIe規格のパケット信号に、PCIe規格には含まれないリセット信号等の制御信号を重畳して伝送する構成により、PCと外部機器との伝送系の高速化を図りながらケーブル接続においてもその構成が簡素化できるという効果がある。その際、パケット信号に重畳されたリセット信号等のサイドバンド信号を検出できる機能を外部機器が有するか否かに応じてそのサイドバンド信号を重畳するかしないかを決定するので、対応できない外部機器の誤動作の可能性を排除できる。
さらに、光通信ケーブルを用いた場合は、対ノイズ性能を高めることができ、機器間の長距離接続を図ることができる。
また、PCと外部機器間のPCIe規格のパケット信号に、PCIe規格には含まれないリセット信号等の制御信号を重畳して伝送する構成により、PCと外部機器との伝送系の高速化を図りながらケーブル接続においてもその構成が簡素化できるという効果がある。その際、パケット信号に重畳されたリセット信号等のサイドバンド信号を検出できる機能を外部機器が有するか否かに応じてそのサイドバンド信号を重畳するかしないかを決定するので、対応できない外部機器の誤動作の可能性を排除できる。
さらに、光通信ケーブルを用いた場合は、対ノイズ性能を高めることができ、機器間の長距離接続を図ることができる。
1、11 PCIe規格の物理層を有するインタフェース(I/F)部
2、12 PCIe制御部
3、13 シリアル−パラレル変換部
4、4a リセット用Kコード変換部
5、15 パラレル−シリアル変換部
6、16 電気−光変換部
7、17 光−電気変換部
10 信号伝送ケーブル
10a 光通信ケーブル
10b 同軸ケーブル
14、14a アイドル用Kコード変換部
18 PCIeデバイス
19 本体制御部
21 光トランシーバ
22 伝送補償回路
23 同軸コネクタ
24 PCIe対応HUB
25 PCIe×4in10Gbps変換
26 10Gbps光トランシーバ又はInfiniBand×4コネクタ
101 PCIe対応インタフェースカード
102 電子装置(外部機器)
103 産業用CCDカメラ
104、112 カメラ制御部
105 発振器(OSC)
106 パワーオンリセット回路
107 リセットスイッチ
110 従来のPCIe対応インタフェースカード
111 PCIe制御及び変換部
113、114 LVDSドライバ&レシーバ
2、12 PCIe制御部
3、13 シリアル−パラレル変換部
4、4a リセット用Kコード変換部
5、15 パラレル−シリアル変換部
6、16 電気−光変換部
7、17 光−電気変換部
10 信号伝送ケーブル
10a 光通信ケーブル
10b 同軸ケーブル
14、14a アイドル用Kコード変換部
18 PCIeデバイス
19 本体制御部
21 光トランシーバ
22 伝送補償回路
23 同軸コネクタ
24 PCIe対応HUB
25 PCIe×4in10Gbps変換
26 10Gbps光トランシーバ又はInfiniBand×4コネクタ
101 PCIe対応インタフェースカード
102 電子装置(外部機器)
103 産業用CCDカメラ
104、112 カメラ制御部
105 発振器(OSC)
106 パワーオンリセット回路
107 リセットスイッチ
110 従来のPCIe対応インタフェースカード
111 PCIe制御及び変換部
113、114 LVDSドライバ&レシーバ
以下、本発明を実施するための最良の形態について図を参照して説明する。
図1は、本発明の一実施例によるインタフェース装置及び電子装置の構成図であり、図2は、そのインタフェース部(1)の構成、図3は、インタフェース部(2)の構成を示している。尚、本実施形態では、PCIe規格の信号以外の第2の信号としてリセット信号(制御信号)を一例とし、このリセット信号をPCIe規格のシリアル信号のパケット内に重畳して第2の電子装置(外部機器)に伝送する場合を説明する。
図1は、本発明の一実施例によるインタフェース装置及び電子装置の構成図であり、図2は、そのインタフェース部(1)の構成、図3は、インタフェース部(2)の構成を示している。尚、本実施形態では、PCIe規格の信号以外の第2の信号としてリセット信号(制御信号)を一例とし、このリセット信号をPCIe規格のシリアル信号のパケット内に重畳して第2の電子装置(外部機器)に伝送する場合を説明する。
図1において、101はPCやコンピュータシステムで構成された制御装置(第1の電子装置)に実装されるPCIeバスと接続されるPCIe対応インタフェースカードであり、カード上には第1のインタフェース部(1)1を有する。102はインタフェースカード101を介して光通信ケーブル、同軸ケーブル、ツイストケーブル等の信号伝送ケーブル10によりPCや制御装置に外部接続される第2の電子装置(外部機器)であり、その内部に第2のインタフェース部(2)11、PCIe信号の送受信を行うPCIeデバイス18、及び電子装置本体を制御する本体制御部19を有する。第1のインタフェース部(1)1は、後述するリセット信号をパケット信号内に重畳して送信するための第1のPCIe制御部(1)2を有し、第2のインタフェース部(2)11は、第1のインタフェース部(1)1より送信され、信号伝送ケーブル10を介して受信したパケット信号内から、重畳されたリセット信号を取り出すための第2のPCIe制御部(2)12を有する。
これらPCIe規格に対応した第1インタフェース部(1)1内及び第2のインタフェース部(2)2内の各機能は、電子装置102の本体制御部19を含む全機能、或いは個々の機能が組み合わされて1つ又は複数のLSIやFPGAにより実装される。また、PCIe規格(2002年7月策定規格ver1.1a)では、1レーン当たり片方向2.5Gbpsという高速な差動シリアル転送を行うが、高速であるために総延長距離をメタルケーブルで伸ばすには限界がある。そのためケーブル伝送効率を上げるために高伝送効率なケーブルやコネクタを採用したり、OE(光−電気)変換を行う光伝送モジュールを採用したり、ケーブル伝送において伝送補償回路等を付加したりすることで、安定したケーブル伝送を実現することができる。
図2に示すように、本実施形態による第1のインタフェース部(1)1は、第1のPCIe制御部(1)2を有し、電子装置102側に備わる第2のインタフェース部(2)と光通信ケーブル10aを介して通信接続するための電気−光変換部6及び光−電気変換部7を有する。PCのPCIeバスに挿入される第1のインタフェース部(1)1を有するPCIe対応インタフェースカード101には、PCから送信され電子装置102で受信するシリアルパケット信号のPCIe信号(Tx)、及び電子装置102から送信されPCで受信するシリアルパケット信号のPCIe信号(Rx)の他に、PCIe規格の信号に含まれないリファレンスクロックRefCLK信号とリセットReset信号との各サイドバンド信号が供給される。
PCIeの物理層は、符号化やリンクの制御を行う論理サブブロックと、シグナリングを行う電気サブブロックの2つに分けることができ、論理サブブロックでは、フレーミング処理により、データリンク層から渡されたTLP(Transaction Layer Pakcet)又はDLLP(Data Link Layer Packet)にパケットの境界を示す特殊符号(Kコード)がその先頭及び末尾に付加され、TLPの場合は、先頭に付加されたSTP(Start of TLP)から末尾に付加されたEND迄のバイト数が所定数になるように1〜3個のPADと呼ばれるKコードがTLPとENDとの間に挿入されることがある。
各レーンに分割されたデータは、レーンごとにスクランブル及び8b/10b変換(8bits/10bits変換)が行われ、シリアルデータとして送信される。8b/10b変換は、実効転送量が80%になってしまうというデメリットがあるが、連続した“0”や“1”が続くことで長い間クロスポイントが存在しない状態が続かないようにしたものであり、クロック再生を容易に行えることや、DCバランスがとれることからAC結合が可能等の特徴を有する。8b/10b変換により符号空間が広がりここにKコードと呼ばれる制御用の符号を追加することができる。
ここで、8b/10b変換において、LSB(least significant bit)からMSB(most significant bit)へ向かって8ビットの各ビットをABCDEFGHと呼び、これをEDCBA、HGFの2つのグループに分け、その順に、データをDx.y、KコードをKx.yとすると、例えば、データが00110000b(バイナリ)、Kコードが01111100bの場合は、データは、HGF=001b、EDCBA=10000bなので、D16.1と表すことができ、Kコードは、HGF=011b、EDCBA=11100bなので、K28.3と表すことができる。
本発明の実施形態は、PCIe規格で未定義なKコードをリセット用のコードとして割り当てたもので、図2に示すように、第1のPCIe制御部(1)2は、PCIe規格のシリアル送信信号であるPCIe信号(Tx)を受信してこれをシリアル−パラレル変換部3でパラレル信号に変換し、PCIe規格で伝送されるシリアル信号には含まれないサイドバンド信号の一つであるリセット信号をPCIeバスから受け取り、このリセット信号を、Kコード部分にリセット用として定義したKコードに変換し、例えばK24.4として挿入する。ここで、PCから送信されるPCIe信号(Tx)は8bitsのデータが8b/10b変換されたシリアル信号であり、シリアル−パラレル変換部3により、Kコードを含む10bitsパターンのDコードへのパラレル変換を行う。
リセット用Kコード変換部4では、リセット信号とKコードの監視を行い、リセット信号のアクティブを検出したら、シリアルバス上に伝送すべきデータが無いことを表すIDL(アイドル)のKコード(例:K28.3)をPCIe規格で未定義なKコード(例:K24.4)でリセット用として割り当てて置換し、このリセット用KコードをTx信号に重畳する。Kコードを変換した10bitsパターンのDコードとそのKコードを含む送信信号は、後段のパラレル−シリアル変換部5により再度シリアル信号に変換される。変換されたシリアル信号は、電気−光変換部6により光通信ケーブル10aに適合した光信号に変換され、光通信ケーブル用コネクタ及び光通信ケーブル10aを介して外部に接続される電子装置(外部機器)102に送信される(リセット信号重畳手段、又は信号重畳手段)。
電子装置102に到達した光信号は、図3に示すように、電子装置102側に設けられたインタフェース部(2)11に備わる光−電気変換部17で電気信号に変換される。変換されたシリアル信号は、PCIe制御部(2)12によってその信号からリセット信号が抽出され、元のシリアル信号に変換されてPCIeデバイス18及び本体制御部19に引き渡される。PCIe制御部(2)12は、受信したシリアル信号をシリアル−パラレル変換部13で10bitsパターンのパラレルコードに変換し、アイドル用Kコード変換部14にその信号を引き渡す。
アイドル用Kコード変換部14では、Kコードの監視を行い、リセット用に割り当てられたKコードを検出すると、PCIeデバイス18又は本体制御部19に対するリセット信号を生成してその信号をアクティブにすると共に、リセット用のKコード(例:K24.4)を元のIDLのKコード(例:K28.3)で置換してパラレル−シリアル変換部15に送出する。元のIDLのKコードで置換された10bitsパターンの信号は、パラレル−シリアル変換部15を経て元のシリアル信号になり、PCIeデバイス18に送出される。これによりPCIeデバイス18は、PCIe信号(Tx)を受信して適切な動作を行うことができる(リセット信号生成手段、又は信号抽出手段)。
一方、電子装置102のPCIeデバイス18側から出力されたPCIe信号(Rx)は、インタフェース部(2)11の電気−光変換部16で光信号に変換され、光通信ケーブル10aを介してPCのインタフェースカード101側に送信される。インタフェースカード101に達した光信号は、インタフェース部(1)1の光−電気変換部7で電気信号に変換されてPCIeバスに引き渡される。これにより、PC(又は制御装置)は、電子装置(外部機器)102からPCIe信号(Rx)を受信して適切な動作を行うことができる。
図1及び図2に示すサイドバンド信号の基準クロック(RefCLK、RefClock:100MHz)は、PCIe制御部(1)2のシリアル−パラレル変換、及びパラレル−シリアル変換の際のクロック信号として用いられ、図示していないが、DLL(Delay Locked Loop)或いはPLL(Phase Locked Loop)構成により実際に必要なクロック信号を生成する。
図2及び図3に示す、シリアル−パラレル変換部3、13、リセット用又はアイドル用のKコード変換部4、14、及びパラレル−シリアル変換部5、15の構成は、シフトレジスタによるFIFO(First−In First−Out)バッファを用いて、上述したリセット信号の重畳、或いは抽出処理を行う。
電子装置102側では、受信したシリアル信号よりクロック信号を再生し、PCIe制御部(2)12のシリアル−パラレル変換、及びパラレル−シリアル変換の際のクロック信号として用いるが、その際のクロック及びデータリカバリ回路、及びその動作については省略する(図3にも示さず)。
なお、リセット用として割り当てたKコードの検出に際しては、伝送路上のノイズ等による誤検出を回避するために、所定回数連続してKコードを検出した場合にのみ、リセット信号をアクティブにする機能を持たせても良い。
次に、図4及び図5を参照して、受信したシリアルパケット信号内に重畳されたリセット信号等のサイドバンド信号を抽出できない電子装置102に対応する場合の構成とその処理について説明する。
上述した図2及び図3との構成の違いは、リセット信号等のサイドバンド信号をシリアルパケット信号内に重畳する前に、シリアルパケット信号内に重畳されたサイドバンド信号の検出ができるか否かを電子装置102に照会する点である。このようにサイドバンド信号が重畳されたシリアルパケット信号を処理できるか否かを予め照会することで不特定の電子装置102との接続が可能になる。その際、全てのサイドバンド信号を認識できるか否かではなく一部のサイドバンド信号だけを認識できる場合にも適用できる。即ちリセット信号に割り当てられたKコードは認識できるが他のサイドバンド信号に割り当てられた認識不能なKコードを処理できないという場合にも適用できる。以下、サイドバンド信号としてリセット信号を例に説明する。
図4は、図2に示すリセット用Kコード変換部4を、リセット検出照会信号送出機能及びその応答信号によるリセット検出確認機能(リセット検出照会手段)を付加したものに置き換えたリセット用Kコード変換部4aの一実施例である。従って図2と重複する機能の詳細な説明は省略する。
本実施例によるPC側のPCIe制御部(1)2は、電子装置102と光通信ケーブル10aを介して通信接続する。PCIe制御部(1)2は、PCIe規格のシリアル送信信号であるPCIe信号(Tx)をPCから受信してこれをシリアル−パラレル変換部3でパラレル信号に変換する。その際、PC側から送信される最初のパケット信号として、PCIe信号(Tx)にKコードとして重畳されるリセット信号を検出できるか否かを照会する照会信号を送信する。照会信号を受信した電子装置102から所定時間経過しても応答信号(ACK(Acknowledgment)等)が得られない場合、或いは照会信号を解釈できない(NACK(Negative Acknowledgment)等)の応答があった場合、リセット用Kコード変換部4aは、その後のパケット信号にリセット信号を重畳せず、元の信号をパラレル−シリアル変換部5によりパラレル信号からシリアルパケット信号に戻してそのまま送信する。
ここで、照会信号は、照会信号として定義したKコードとして送信してもよいし、最初のシリアルパケット信号の前又は後に付加してもよい。また図4の例とは異なりPC側から送出する最初のパケット信号としてその通信プロトコルに組み込むようにしても良い。リセット信号を重畳しない場合は、PCIe制御部(1)2のシリアル−パラレル変換部3及びパラレル−シリアル変換部5をパスする構成とすることもできる。
PC側からリセット検出照会信号を受信した電子装置102は、リセット信号の検出機能を有する場合、PC側からの照会信号に応答してリセット検出応答信号をPC側に送信する。電子装置102からリセット検出応答信号を受信して電子装置102がリセット信号の検出機能を有すると判断した場合、PC側のリセット用Kコード変換部4aは、その後、PCIe規格で伝送されるシリアル信号には含まれないリセット信号をPCIeバスから受け取ると、これをPCから送信されるシリアルパケット信号内のKコード部分にリセット用に定義したKコードを挿入して電子装置102に送信する。
リセット検出応答信号の確認の詳細は、図4には示していないが、図3に示す電子装置102側の処理と同様にシリアル−パラレル変換部によりパラレルデータに変換してその信号を解釈しその後パラレル−シリアル変換部で元のシリアルパケット信号に戻す手法や、別途に設けた回路によりシリアルパケット信号を直接解釈する手法がある。また図3に示す方法と同様な構成の場合はKコード部分に応答信号を割り当てるようにすることもできる。また図4の例とは異なりPC側で受信したシリアルパケット信号を直接解釈できるようにその送受信プロトコルに組み込んでも良い。
図5は、図3に示すアイドル用Kコード変換部14を、リセット検出照会信号受信機能及びその応答信号を生成するリセット検出応答機能を付加したものに置き換えたアイドル用Kコード変換部14aの一実施例である。従って図3と重複する機能の詳細な説明は省略する。
本実施例による電子装置102側のPCIe制御部(2)12は、PC側から光通信ケーブル10aを介して通信接続される。電子装置102に到達した光信号は、電子装置102側の光−電気変換部17で電気信号に変換され、PCIe制御部(2)12のシリアル−パラレル変換部13によってパラレル信号に変換される。図5に示す電子装置102のアイドル用Kコード変換部14aは、パケット信号内に重畳されるリセット信号を検出できるか否かのリセット検出照会信号を受信すると、このリセット検出照会信号に応答してリセット検出確認応答信号をPC側に送信する。リセット信号以外の解釈できない信号を受信した場合はNACKを返す。なお、上述したように受信パケット信号内に重畳されたリセット信号を検出する機能を有せず、リセット検出照会信号にも応答できない電子装置102の場合、PC側はリセット検出照会信号に対する応答信号が所定時間経過しても得られないので、その後の送信パケット信号へのリセット信号の重畳は行わない。
PC側から受信したリセット検出照会信号に応答してリセット検出確認応答信号を送信した電子装置102側のPCIe制御部(2)12は、その後受信するパケット信号内に重畳されたリセット信号が検出されると、図5に示すアイドル用Kコード変換部14aでパケット信号に重畳されたリセット信号を抽出し、リセット用Kコードをアイドル用Kコードに置き換えてPCIeデバイス18に引き渡す。また、リセット用に割り当てられたKコードを検出すると、PCIeデバイス18又は本体制御部18に対するリセット信号を生成してその信号をアクティブにする。ここで、照会信号は、Kコードとして割り当ててもよいし、最初のシリアルパケット信号の前又は後に付加するように構成してもよい。また図5の例とは異なりPC側との送受信の際の最初のパケット信号としてその通信プロトコルに組み込むようにしても良い。
図6は、上述したPCIe規格のシリアル信号の伝送に伝送補償回路を用いた構成図であり、PCIe規格の伝送速度及び伝送距離に適合した伝送補償回路22を使用する場合を示している。伝送補償回路22は、インタフェース部(1)1のPCIe制御部(1)2と同軸コネクタ23との間、及びインタフェース部(2)11の同軸コネクタ23とPCIe制御部(2)12との間に挿入され、このような伝送補償回路22を使用することによって、同軸コネクタ23及び同軸ケーブル10bをその信号伝送に使用する場合でもケーブル伝送距離を伸ばすことができる。なお、図6に示す実施形態では、シリアル信号の伝送に同軸ケーブル10bを用いているが、光通信ケーブル10aを用いる場合にも、伝送補償回路を光通信に最適化することで適用することが可能である。
なお、PCIe規格では、上述したように、連続した“0”や“1”が続くことで長い間クロスポイントが存在しない状態が続かないように、8b/10bエンコードによるコード変換を採用して配線上の制約を緩和しているが、8b/10bエンコードによるコード変換を行っても、最大5回の連続した“0”や“1”が続くことがあり、この場合の対策として、同じ値が続く場合、2つ目の信号を送る際に、送信側が振幅を減らし、受信側で受け取る信号のノイズマージンを大きくするように、送信側でデエンファシス転送を行うことが規定されている。
図7は、複数のレーンを用いて複数の電子装置102#1〜4に信号伝送する場合を示したもので、PCIe対応のHUBデバイスを用いたPtoN伝送方式の構成図であり、PCIeに対応したHUBデバイスを利用することで1台のPCと複数台(図では4個)の電子装置102#1〜4とを接続する構成を示している。インタフェースカード101側のPCIe制御部(1)2と4個の光トランシーバ21#1〜4との間にPCIe対応HUB24を搭載し、このPCIe対応HUB24から4個の光トランシーバ21#1〜4へ分岐し、光通信ケーブル10a、電子装置(外部機器)102#1〜4内の各光トランシーバ21を介して、それぞれの電子装置102#1〜4を制御する。なお、ここでは伝送方式として光トランシーバ21と光通信ケーブル10aを使用しているが、勿論、同軸ケーブル10bによる伝送方法も実現可能である。この場合、リセット信号は、4つのそれぞれのレーン毎のパケット信号に重畳されて伝達されるようにすることも、或いは必要とする電子装置102#1〜4へのみの伝達とすることもできる。
図7では、PCのインタフェースカード101側にPCIe対応HUB24を設けたPtoNの構成を示したが、電子装置102側にPCIe対応HUB24を搭載し、PCIe対応HUB24より各光トランシーバ21#1〜4(4個)へ分岐し、光通信ケーブル10aを介して各PC#1〜4に挿入されたPCIe対応インタフェースカード101の光トランシーバ21と接続し、そのデータが各PC#1〜4へ転送される、図7とは逆の、電子装置102が1台でPCが複数の構成に適用してもよい。
図8は、PCIe信号を集合化した構成図であり、シリアル伝送に光通信ケーブルによる伝送又はInfiniBand規格による伝送を用いる構成である。
InfiniBand規格(業界団体が推進する通信規格)では、高速化を図るために、1レーン当たり2.5Gbpsの伝送を10m延長できる複合ケーブルと高伝送効率コネクタとを採用している。このような市販されている集合ケーブル及びコネクタを、PCIeのケーブル伝送に利用することは可能である。InfiniBand規格では、現在×1ch、×4ch、×12chの複合ケーブルとコネクタが規定されている。これを利用してケーブル集合化を行う例として、図8の場合は、InfiniBand規格の4chを利用して、PCIe×4(Tx+/−、Rx+/− ×4ch)を伝送するもので、InfiniBand×4chの集合ケーブルを用いて構成している。
InfiniBand規格(業界団体が推進する通信規格)では、高速化を図るために、1レーン当たり2.5Gbpsの伝送を10m延長できる複合ケーブルと高伝送効率コネクタとを採用している。このような市販されている集合ケーブル及びコネクタを、PCIeのケーブル伝送に利用することは可能である。InfiniBand規格では、現在×1ch、×4ch、×12chの複合ケーブルとコネクタが規定されている。これを利用してケーブル集合化を行う例として、図8の場合は、InfiniBand規格の4chを利用して、PCIe×4(Tx+/−、Rx+/− ×4ch)を伝送するもので、InfiniBand×4chの集合ケーブルを用いて構成している。
InfiniBand規格のケーブルを利用した伝送として、PCIeの信号をそのままケーブルに載せた場合を説明したが、高速インタフェースを利用するケースでは、複数のレーンを用いてPCIeの1レーン当たり2.5Gbpsの信号を何chかまとめ、信号帯域を拡張した高速インタフェースに変換して電子装置102へその信号を伝送する。
例えば、2.5Gbpsの信号を4ch入力すると、合成して10Gbpsの差動シリアルに変換可能な高速インタフェースのPCIe×4in10Gbps変換25を利用して、PCIe×4を伝送することができる。10Gbpsを伝送するためには光トランシーバ26でOE(光−電気)変換し、光通信ケーブル10aでの伝送となるが、技術進歩は速いので近い将来、10Gbpsをメタルケーブルで伝送可能になることも充分予想される。この場合、リセット信号は、4つのレーン全てのパケット信号に重畳される必要はなく、いずれかひとつのレーンに重畳されるようにすればよい。
図10は、比較のため、PCIeインタフェースをPC側に設けた従来のPCIe対応インタフェースカード110と接続した従来の産業用CCDカメラシステムの構成図である。今までは、一般的なケーブル伝送について説明したが、産業用CCDカメラ103というような具体的な製品を用いて、本発明のPCIeの物理層を有するインタフェースによる伝送をPC(又は制御装置)と電子装置102との間のケーブル伝送に利用することにより、実際にどの部分が省コストになるのか、その効果を立証するものである。
図10は、従来のPCIe対応インタフェースカード(産業用カメラキャプチャカード)110を構成する場合、例えば、2048×1024ドット×30fps×YUV16bitの映像を出力する産業用CCDカメラ103を、光トランシーバでPC取込み用のPCIe対応インタフェースカード(PCIe規格)110と接続させる場合の一般的なブロック図である。
この場合、産業用CCDカメラ103からの映像データは、計算しやすいデータの単純計算で、960Mbps(120MB/sec)必要になる。また、シリアル伝送のエラーを少なくするための8b/10b変換を加えるとすると、1.2Gbps(150MB/sec)の転送レートが最低限必要になる。
データの流れに沿って概略の制御動作を説明すると、先ず、産業用CCDカメラ103は、撮像素子CCDセンサを、CCD制御部でCCD駆動を行って撮像する。伝送制御部は撮像した動画データを伝送できるように制御する。1.25Gbpsのインタフェース部では、動画データを、光トランシーバ21を駆動する差動シリアルに変換する。産業用CCDカメラ103側の光トランシーバ21から、光通信ケーブル10aを介して差動シリアル信号をPC側のPCIe対応インタフェースカード110の光トランシーバ21へ伝送する。PCIe対応インタフェースカード110では、1.25Gbpsのインタフェースで差動シリアル信号をLVTTL(Low Voltage TTL)等に変換して取込み、伝送制御部で動画データを受信できるように制御する。ブリッジ制御部は、PCIeブリッジに受け渡しできるように制御を行い、PCIeブリッジは、PCIe変換を行い、PCIe規格の信号をPC側のPCマザーボードのPCIeコネクタへ伝送する。
図9は、図10の回路を本発明に基づいてPCIeインタフェースを外部機器側、即ち、産業用CCDカメラ103側に移し改善した実施形態の構成図である。図9に示す産業用CCDカメラ103は、撮像素子CCDセンサをCCD制御部で制御して撮像する。ブリッジ制御部は、この撮像信号をPCIeブリッジに受け渡しできるように制御し、PCIeブリッジはPCIe変換を行い、PCIeインタフェース信号を光トランシーバ21から光通信ケーブル10aを介して、PC側のインタフェースカード101の光トランシーバ21へ伝送する。PC側のインタフェースカード101はPCのPCIeコネクタを介してPCのマザーボードへ伝送する。
このように、従来の図10の構成と、本発明による図9の構成要素を比較すると、PC側のインタフェースカード101は、光トランシーバのみの構成となり、大幅な省コスト化が実現できる。
このように、従来の図10の構成と、本発明による図9の構成要素を比較すると、PC側のインタフェースカード101は、光トランシーバのみの構成となり、大幅な省コスト化が実現できる。
最後に、図9及び図10で説明した産業用CCDカメラ103との信号伝送にリセット信号を組み込んだ実施形態について図を参照して説明する。
図12は、リセット回路を含む従来構成によるカメラシステムの構成図であり、図11は、本発明によるリセット回路を組み込んだ一実施例によるカメラシステムの構成図である。
PCIe規格そのものは、送受信各2本合計4本のみによる信号伝送を可能としており、上述したように、特にクロック転送用の信号を必要としないが、PCのPCIエクスプレスのバスコネクタには、サイドバンド信号としてクロック信号やリセット信号が設けられており、必要に応じて使用することが可能となっている。図11及び図12は、このようなクロック信号やリセット信号を使用してカメラシステムを構成した一例である。
図12は、リセット回路を含む従来構成によるカメラシステムの構成図であり、図11は、本発明によるリセット回路を組み込んだ一実施例によるカメラシステムの構成図である。
PCIe規格そのものは、送受信各2本合計4本のみによる信号伝送を可能としており、上述したように、特にクロック転送用の信号を必要としないが、PCのPCIエクスプレスのバスコネクタには、サイドバンド信号としてクロック信号やリセット信号が設けられており、必要に応じて使用することが可能となっている。図11及び図12は、このようなクロック信号やリセット信号を使用してカメラシステムを構成した一例である。
図12に示すように、従来例では、PCIe制御部及び変換部111、FPGAで構成されたカメラ制御部112、LVDS(Low Voltage Differential Signaling)ドライバ&レシーバ113は、PC側のインタフェースカード内にカメラ制御部を含むカメラキャプチャカードとして設けられ、同じくカメラ側に設けられたLVDSドライバ&レシーバ114との間を独自専用規格のカメラケーブルにより延長されて接続される。
図11に示すように、PC側のインタフェースカード101は、PCIe信号にリセット信号を重畳するPCIe制御部(1)及び光トランシーバを搭載し、カメラ側とは、同じくOE(光−電気信号)変換部を有する光トランシーバ21と光通信ケーブル10aで接続する。光トランシーバ21のOE変換部で変換されたPCIe規格に基づく信号は、リセット信号を抽出するPCIe制御部(2)及び変換部12に受け渡される。
PCIe制御部(2)及び変換部12は、PC側から送られてきた受信パケットを解釈し、その中にリセット信号を検出すると、リセット信号を抽出して生成する。その際、外部発振器(OSC 100MHz)105からの信号と受信信号を基にクロック信号を再生してパケット信号を受信する。受信したパケット信号は、ローカルI/F(インタフェース)を通してカメラ制御部104に、抽出されたリセット信号と共に受け渡される。
尚、PCIe制御部(2)及び変換部12からカメラ制御部104に、受信したパケット信号と共に抽出されたPC(又は制御部)側からのリセット信号が受け渡されるが、カメラ制御部104も、リセット信号を生成してカメラ制御部104自身をリセットする機能を有する。カメラ制御部104には、そのための電源立ち上げ時のパワーオンリセット回路106及びリセットスイッチ107が設けられている。また、図4及び図5に示したように最初にPC側からカメラ側にリセット検出照会信号を送出し、リセット検出照会信号に応答してカメラ側からPC側にリセット検出確認応答信号を送信するように構成できることは勿論である。
以上、上述した実施例では、PCIe規格のパケット信号内に、PCIe規格のシリアル信号以外の第2の信号の一例として、リセット信号(サイドバンド信号)を重畳して伝達する場合を説明したが、これ以外にも必要とする制御信号(サイドバンド信号)を複数伝達するように構成することが可能であり、また、第1の電子装置(PC)から第2の電子装置(外部機器)側への伝達だけではなく、第2の電子装置(外部機器)から第2の電子装置(PC)側へ必要とする信号を重畳して伝達することも、さらには送受信の両方の信号に重畳して双方向化することも可能である。
Claims (9)
- 第1の電子装置と接続するPCIe(PCI Express)規格の物理層を少なくとも有する第1のインタフェース部と、
第2の電子装置と接続するPCIe規格の物理層を少なくとも有する第2のインタフェース部と、
前記第1及び第2のインタフェース部間を接続するための、電気信号により信号転送するメタルケーブル用コネクタ、又は光通信により信号転送する光トランシーバ及び光通信ケーブル用コネクタからなる光伝送モジュールと、を少なくとも具備し、
前記第1のインタフェース部は、前記第1の電子装置から前記PCIe規格のシリアル信号以外の第2の信号を送出する場合、前記第1の電子装置から受信した前記PCIe規格のシリアル信号のパケット信号内に該第2の信号を組み込み、該第2の信号が重畳されたパケット信号を前記第2のインタフェース部に送信する信号重畳手段を有し、
前記第2のインタフェース部は、前記第1のインタフェース部から受信したパケット信号を判読し、該パケット信号内に前記第2の信号を検出した場合、前記第2の信号を抽出して前記第2の電子装置に前記第2の信号を伝送する信号抽出手段を有することを特徴とするインタフェース装置。 - 第1の電子装置と接続するPCIe(PCI Express)規格の物理層を少なくとも有する第1のインタフェース部と、
第2の電子装置と接続するPCIe規格の物理層を少なくとも有する第2のインタフェース部と、
前記第1及び第2のインタフェース部間を接続するための、電気信号により信号転送するメタルケーブル用コネクタ、又は光通信により信号転送する光トランシーバ及び光通信ケーブル用コネクタからなる光伝送モジュールと、を少なくとも具備し、
前記第1のインタフェース部は、前記第1の電子装置からリセット信号を検出した場合、前記第1の電子装置から受信したパケット信号内に該リセット信号を組み込み、該リセット信号が重畳されたパケット信号を前記第2のインタフェース部に送信するリセット信号重畳手段を有し、
前記第2のインタフェース部は、前記第1のインタフェース部から受信したパケット信号を判読し、該パケット信号内にリセット信号を検出した場合、前記第2の電子装置をリセットするためのリセット信号を生成するリセット信号生成手段を有することを特徴とするインタフェース装置。 - 第1の電子装置と接続するPCIe(PCI Express)規格の物理層を少なくとも有する第1のインタフェース部と、
第2の電子装置と接続するPCIe規格の物理層を少なくとも有する第2のインタフェース部と、
前記第1及び第2のインタフェース部間を接続するための、電気信号により信号転送するメタルケーブル用コネクタ、又は光通信により信号転送する光トランシーバ及び光通信ケーブル用コネクタからなる光伝送モジュールと、を少なくとも具備し、
前記第1のインタフェース部は、
パケット信号に重畳されて前記第1のインタフェース部から送出されるリセット信号を検出できるか否かの照会信号を前記第2のインタフェース部に送信しその応答信号を受信するリセット検出照会手段と、
前記リセット検出照会手段で前記第2のインタフェース部からリセット信号の検出が可能との応答が有り、且つ前記第1の電子装置からリセット信号を検出した場合、前記第1の電子装置から受信したパケット信号内に該リセット信号を組み込み、該リセット信号が重畳されたパケット信号を前記第2のインタフェース部に送信するリセット信号重畳手段と、を有することを特徴とするインタフェース装置。 - 前記第2のインタフェース部は、
前記第1のインタフェース部から前記照会信号を受信した場合、前記第1のインタフェース部から受信するパケット信号内に重畳されるリセット信号を検出できる旨の応答信号を前記第1のインタフェース部に送信し、
前記第1のインタフェース部から受信したパケット信号内にリセット信号を検出した場合、前記第2の電子装置をリセットするためのリセット信号を生成するリセット信号生成手段を有することを特徴とする請求項3に記載のインタフェース装置。 - 前記第2のインタフェース部は、パケット信号及び外部基準信号を基にクロック信号を再生して生成するクロック再生手段を有することを特徴とする請求項1乃至3のいずれかに記載のインタフェース装置。
- 前記第1及び第2のインタフェース部は、信号転送の際の伝送距離を延長するための伝送補償回路を有することを特徴とする請求項1又は2に記載のインタフェース装置。
- 前記第1及び第2のインタフェース部は、一つの電子装置との間で複数のレーンを使用して信号転送を行うマルチリンク機能を有することを特徴とする請求項1乃至3のいずれかに記載のインタフェース装置。
- 前記第1又は第2のインタフェース部は、複数の電子装置と接続し複数チャネルの信号転送を行うPCIe規格対応のHUBデバイスを更に有することを特徴とする請求項1乃至3のいずれかに記載のインタフェース装置。
- 制御装置と接続するPCIe規格の物理層及び該PCIe規格に基づく信号転送を制御するPCIe制御部を少なくとも有するインタフェース部と、
電子装置本体と前記インタフェース部との間の通信規格を相互変換して接続し信号転送を行う本体制御部と、を少なくとも具備し、
前記PCIe制御部は、前記制御装置から前記インタフェース部を介して受信したパケット信号を判読し、該パケット信号内にリセット信号を検出した場合、電子装置本体をリセットするためのリセット信号を生成するリセット信号生成手段を有することを特徴とする電子装置。
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