JP5250018B2 - Manufacturing method of semiconductor device - Google Patents
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Description
本発明は、半導体装置およびその製造技術に関し、特に、1つの半導体チップ上にパワートランジスタと制御用集積回路とを形成する半導体装置およびその製造技術に適用して有効な技術に関するものである。 The present invention relates to a semiconductor device and a manufacturing technique thereof, and particularly to a semiconductor device in which a power transistor and a control integrated circuit are formed on one semiconductor chip and a technique effective when applied to the manufacturing technique.
パワートランジスタを単体で構成した、いわゆるディスクリートなパワートランジスタでは、複雑な配線を形成する必要がないため、厚膜の配線が使用されている。厚膜の配線を使用することにより、配線の断面積が大きくなるので、オン抵抗を下げることができる。さらに、厚膜の配線を使用することにより、ボンディングパッドに金線ワイヤをボンディングする際のボンディングダメージを低減することができることから、ボンディングパッド下にパワートランジスタを配置することができる。 In a so-called discrete power transistor in which a power transistor is formed as a single unit, a thick wiring is used because it is not necessary to form a complicated wiring. By using thick film wiring, the cross-sectional area of the wiring becomes large, so that the on-resistance can be lowered. Further, by using a thick film wiring, it is possible to reduce bonding damage when bonding a gold wire to the bonding pad, so that the power transistor can be disposed under the bonding pad.
ディスクリートなパワートランジスタでは、例えば、特開2000−49184号公報(特許文献1)に記載されているように、パワートランジスタのソース電極に接続するボンディングワイヤを太くする一方、ゲート電極に接続するボンディングワイヤを細くする技術が開示されている。 In a discrete power transistor, for example, as described in Japanese Patent Application Laid-Open No. 2000-49184 (Patent Document 1), the bonding wire connected to the source electrode of the power transistor is thickened, while the bonding wire connected to the gate electrode is used. A technique for thinning is disclosed.
また、特開2004−153234号公報(特許文献2)には、パワートランジスタのソース電極と外部端子の接続に太い金属ストラップを使用し、ゲート電極と外部端子の接続に細い金属ストラップを使用している技術が開示されている。 Japanese Patent Laid-Open No. 2004-153234 (Patent Document 2) uses a thick metal strap for connection between the source electrode of the power transistor and the external terminal, and uses a thin metal strap for connection between the gate electrode and the external terminal. The technology is disclosed.
次に、パワートランジスタを形成した半導体チップとロジック回路を形成した半導体チップを一つのパッケージで封止した半導体装置がある。このような半導体装置においては、例えば、特開平11−204724号公報(特許文献3)に記載されているように、パワートランジスタを形成した半導体チップを太いボンディングワイヤで接続し、ロジック回路を形成した半導体チップを細いボンディングワイヤで接続している技術がある。 Next, there is a semiconductor device in which a semiconductor chip in which a power transistor is formed and a semiconductor chip in which a logic circuit is formed are sealed in one package. In such a semiconductor device, for example, as described in Japanese Patent Application Laid-Open No. 11-204724 (Patent Document 3), a semiconductor chip on which a power transistor is formed is connected with a thick bonding wire to form a logic circuit. There is a technique in which semiconductor chips are connected by thin bonding wires.
さらに、パワートランジスタと制御用集積回路を一つの半導体チップに形成している技術があるが、この場合、半導体チップと外部端子(リード)との接続はボンディングワイヤで行なわれている。そして、ボンディング時のダメージを避ける観点からボンディングパッド下には素子を形成しないようにしている。 Furthermore, there is a technique in which the power transistor and the control integrated circuit are formed on one semiconductor chip. In this case, the connection between the semiconductor chip and the external terminal (lead) is made by a bonding wire. From the viewpoint of avoiding damage during bonding, no element is formed under the bonding pad.
近年、半導体装置の実装面積を低減する要求や顧客からの組み立て簡素化の要求から、パワートランジスタと制御用集積回路(ロジック回路やアナログ回路)を一つの半導体チップに形成することが行なわれている。 In recent years, power transistors and control integrated circuits (logic circuits and analog circuits) have been formed on a single semiconductor chip in order to reduce the mounting area of semiconductor devices and to simplify assembly by customers. .
パワートランジスタと制御用集積回路とを一つの半導体チップに形成する際には、制御用集積回路の高集積化を図るため、微細配線が用いられる。この微細配線を形成するため、半導体製造工程では、アルミニウム膜による薄膜配線技術が使用される。 When the power transistor and the control integrated circuit are formed on one semiconductor chip, fine wiring is used in order to achieve high integration of the control integrated circuit. In order to form this fine wiring, a thin film wiring technique using an aluminum film is used in the semiconductor manufacturing process.
しかし、パワートランジスタと制御用集積回路を一つの半導体チップに搭載しているので、制御用集積回路の配線を微細配線にすると、パワートランジスタの配線も微細配線となる。パワートランジスタでは、厚膜配線を使用した方が配線の断面積が大きくなりオン抵抗を小さくできることから望ましい。ところが、制御用集積回路の高集積化を図るために薄膜配線を使用しているので、配線の断面積が小さくなりオン抵抗が増大するという問題点がある。すなわち、パワートランジスタと制御用集積回路を1チップ化することで、パワートランジスタのオン抵抗が増加し、消費電力が増大する問題点が生じる。 However, since the power transistor and the control integrated circuit are mounted on one semiconductor chip, if the wiring of the control integrated circuit is a fine wiring, the wiring of the power transistor is also a fine wiring. In a power transistor, it is desirable to use a thick film wiring because the cross-sectional area of the wiring increases and the on-resistance can be reduced. However, since thin film wiring is used to achieve high integration of the control integrated circuit, there is a problem that the cross-sectional area of the wiring is reduced and the on-resistance is increased. That is, when the power transistor and the control integrated circuit are made into one chip, there arises a problem that the on-resistance of the power transistor increases and the power consumption increases.
また、ディスクリートなパワートランジスタでは、厚膜配線を使用することができるので、ボンディングパッドでのボンディングダメージを、厚膜配線で緩和できる。このため、ボンディングパッド下にパワートランジスタを配置しても問題は生じない。しかし、パワートランジスタと制御用集積回路を1チップ化すると、パワートランジスタの配線は厚膜配線ではなく薄膜配線となる。このため、ボンディングパッドでのボンディングダメージに対する耐性が小さくなる。したがって、ボンディングパッド下にパワートランジスタを配置することができず、半導体チップの面積が増大する問題が発生する。 In addition, since a discrete power transistor can use a thick film wiring, bonding damage at the bonding pad can be mitigated by the thick film wiring. Therefore, no problem occurs even if the power transistor is arranged under the bonding pad. However, when the power transistor and the control integrated circuit are integrated into one chip, the power transistor wiring is not a thick film wiring but a thin film wiring. For this reason, the tolerance with respect to the bonding damage in a bonding pad becomes small. Therefore, the power transistor cannot be disposed under the bonding pad, which causes a problem that the area of the semiconductor chip increases.
本発明の目的は、パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、パワートランジスタのオン抵抗を低減できる技術を提供することにある。 An object of the present invention is to provide a technique capable of reducing the on-resistance of a power transistor in a semiconductor device in which a power transistor and a control integrated circuit are formed on one semiconductor chip.
また、本発明の他の目的は、パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、半導体チップのサイズを縮小化できる技術を提供することにある。 Another object of the present invention is to provide a technique capable of reducing the size of a semiconductor chip in a semiconductor device in which a power transistor and a control integrated circuit are formed on one semiconductor chip.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.
本発明による半導体装置は、(a)半導体チップと、(b)前記半導体チップに形成された第1領域および第2領域と、(c)前記第1領域に形成された複数の第1ボンディングパッドと、(d)前記第2領域に形成された複数の第2ボンディングパッドとを備える。さらに、(e)複数の第1リードおよび複数の第2リードと、(f)前記第1ボンディングパッドと前記第1リードとを電気接続する第1導電体と、(g)前記第2ボンディングパッドと前記第2リードとを電気接続する第2導電体とを備える。そして、前記第1導電体の断面積は、前記第2導電体の断面積よりも大きいことを特徴とするものである。 The semiconductor device according to the present invention includes: (a) a semiconductor chip; (b) first and second regions formed in the semiconductor chip; and (c) a plurality of first bonding pads formed in the first region. And (d) a plurality of second bonding pads formed in the second region. (E) a plurality of first leads and a plurality of second leads; (f) a first conductor that electrically connects the first bonding pad and the first lead; and (g) the second bonding pad. And a second conductor for electrically connecting the second lead. The cross-sectional area of the first conductor is larger than the cross-sectional area of the second conductor.
本発明による半導体装置の製造方法は、(a)第1領域および第2領域を有する半導体チップを、複数の第1リードおよび複数の第2リードを有するリードフレームに搭載する工程と、(b)前記第1領域に形成されている第1ボンディングパッド上および前記第1リード上に接続材を形成する工程とを備える。そして、(c)前記第1ボンディングパッドと前記第1リードとをクリップを用いて電気接続する工程と、(d)前記半導体チップに熱処理を加える工程とを備える。さらに、(e)前記(d)工程後、前記第2領域に形成されている第2ボンディングパッドと前記第2リードとをワイヤを用いて電気接続する工程とを備えることを特徴とするものである。 A method of manufacturing a semiconductor device according to the present invention includes: (a) mounting a semiconductor chip having a first region and a second region on a lead frame having a plurality of first leads and a plurality of second leads; and (b). Forming a connection material on the first bonding pad formed in the first region and on the first lead. And (c) electrically connecting the first bonding pad and the first lead using a clip, and (d) applying a heat treatment to the semiconductor chip. And (e) a step of electrically connecting the second bonding pad formed in the second region and the second lead using a wire after the step (d). is there.
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。 Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.
パワートランジスタと制御用集積回路とを一つの半導体チップに形成した半導体装置において、パワートランジスタ形成領域のボンディングパッドと外部端子(リード)とをワイヤでなくクリップで電気接続する。このように、ワイヤより断面積の大きいクリップを用いることで、パワートランジスタのオン抵抗を低減できるため、パワートランジスタの消費電力を低減できる。また、パワートランジスタ形成領域において、ボンディングパッドとリードとをワイヤでなくクリップで接続することにより、チップ上の配線抵抗を低減でき、またボンディングダメージを抑制することができる。このため、ボンディングパッド下にパワートランジスタなどの素子を配置することができるので、半導体チップの小型化を実現することができる。 In a semiconductor device in which a power transistor and a control integrated circuit are formed on one semiconductor chip, a bonding pad in a power transistor formation region and an external terminal (lead) are electrically connected by a clip instead of a wire. In this way, by using a clip having a cross-sectional area larger than that of the wire, the on-resistance of the power transistor can be reduced, so that power consumption of the power transistor can be reduced. Also, in the power transistor formation region, the bonding pad and the lead are connected by a clip instead of a wire, so that the wiring resistance on the chip can be reduced and bonding damage can be suppressed. For this reason, since an element such as a power transistor can be arranged under the bonding pad, the semiconductor chip can be miniaturized.
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when it is necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other. There are some or all of the modifications, details, supplementary explanations, and the like.
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps and the like) are not necessarily indispensable unless otherwise specified and apparently essential in principle. Needless to say.
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., unless otherwise specified, and in principle, it is not considered that it is clearly apparent in principle. Including those that are approximate or similar to the shape. The same applies to the above numerical values and ranges.
本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。 Embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiment, and the repetitive description thereof will be omitted.
本実施の形態は本実施の形態における半導体装置をハードディスク装置に適用したものである。図1は、ハードディスク装置の回路ブロック図を示したものである。図1において、ハードディスク装置は、MCU(Micro Controller Unit)1、HDD用モータドライバIC2、スピンドルモータ3、Rsns4、VCM(Voice Coil Motor)5を有している。
In this embodiment, the semiconductor device in this embodiment is applied to a hard disk device. FIG. 1 is a circuit block diagram of a hard disk device. In FIG. 1, the hard disk device has an MCU (Micro Controller Unit) 1, an HDD motor driver IC 2, a
MCU1は、ハードディスク装置全体を制御するマイコンであり、デジタル信号処理を行なうように構成されている。HDD用モータドライバIC2は、スピンドルモータ3の回転制御、VCM5に接続されているヘッドアームの位置決め制御、電源電圧の監視や所定電圧の生成などを行なうことができるように構成されている。このHDD用モータドライバIC2は、一つの半導体チップから構成され、半導体チップにはパワートランジスタ、ロジック回路(デジタル回路)およびアナログ回路が形成されている。本明細書では、ロジック回路とアナログ回路を合わせて制御用集積回路と呼ぶ。すなわち、制御用集積回路とは、HDD用モータドライバIC2内に形成されているロジック回路およびアナログ回路を言うものとする。本実施の形態における半導体装置は、このHDD用モータドライバIC2に適用されるものである。
The MCU 1 is a microcomputer that controls the entire hard disk device, and is configured to perform digital signal processing. The HDD motor driver IC 2 is configured to be able to perform rotation control of the
スピンドルモータ3は、ハードディスクを構成する円盤を回転させるためのモータであり、Rsns4は、スピンドルモータ3に流れる電流を検知するものである。VCM5は、ハードディスクに読み書きするヘッドアームに接続されており、このヘッドアームの位置決めを行なうようになっている。
The
ハードディスク装置は上記のように構成されており、さらにHDD用モータドライバIC2の詳細な構成について説明する。HDD用モータドライバIC2は、パワートランジスタ部、ロジック回路部およびアナログ回路部を有している。パワートランジスタ部には、パワートランジスタ6およびパワートランジスタ7が形成されている。パワートランジスタ6は、スピンドルモータ3に接続されており、スピンドルモータ3に電流を供給するドライバ回路として機能する。一方、パワートランジスタ7は、VCM5に接続されており、VCM5に電流を供給するドライバ回路として機能する。
The hard disk device is configured as described above, and the detailed configuration of the HDD motor driver IC 2 will be described. The HDD motor driver IC 2 includes a power transistor section, a logic circuit section, and an analog circuit section. A
ロジック回路(デジタル回路)部には、デジタルPWMシステム8、シリアルI/O9、コントロールロジック部10などを有している。デジタルPWMシステム8は、急激な電流変化を起こさないようにスピンドルモータ3を制御することにより、滑らかにスピンドルモータ3を動作させることができるようになっている。このデジタルPWMシステム8により、スピンドルモータ3の回転むらがなくなり、スピンドルモータ3の回転時における騒音を抑制することができる。デジタルPWMシステム8によるスピンドルモータ3の制御は、スピンドルモータ3に供給される電流をRsns4で検知した結果に基づいて行なわれる。すなわち、Rsns4での検知結果をフィードバックしてデジタルPWMシステム8によるスピンドルモータ3の制御が行なわれる。
The logic circuit (digital circuit) section includes a
シリアルI/O9は、MCU1とHDD用モータドライバIC2との間でデジタル信号の入出力を行なう際に使用される。例えば、MCU1から出力されたデジタル信号は、シリアルI/O9に入力される。そして、デジタル信号は、シリアルI/O9から出力されると、DAコンバータを介してアナログ信号に変換される。変換されたアナログ信号は、コントロールロジック部10によるスイッチング動作により、パワートランジスタ7に伝達され、VCM5に電流が供給される。これにより、VCM5が動作してヘッドアームがハードディスクの所定位置に移動される。コントロールロジック部10は、シリアルI/O9から出力され、DAコンバータでアナログ変換されたアナログ信号をパワートランジスタ7に伝達するスイッチング動作をするように構成されている。そして、電源供給が突然遮断された場合のように異常事態が生じたとき、コントロールロジック部10は、シリアルI/O9からの信号をパワートランジスタ7に伝達しないように接続を切り離し、アナログ回路であるリトラクトコントロール部11からの信号をパワートランジスタ7に伝達するようにスイッチング動作をする。これにより、パワートランジスタ7に接続されているVCM5を動作させて、ヘッドアームを安全な場所に退避させる。このようにコントロールロジック部10は、デジタル回路から構成され、シリアルI/O9からの信号とリトラクトコントロール部11からの信号のいずれかにパワートランジスタ7を接続するスイッチとして機能する。すなわち、コントロールロジック部10は、VCM5へ供給する電流を制御してヘッドアームを動作させる機能を有している。
The serial I /
次に、アナログ回路部は、上述したリトラクトコントロール部11の他に、ヘッドスピード検知部12、衝撃検知部13、3.3Vシリーズレギュレータ14、スイッチングレギュレータ15、負電圧生成レギュレータ16、パワーモニタ17、パワーオンリセット部18およびブースタ19などを有している。
Next, in addition to the retract
ヘッドスピード検知部12は、VCM5が接続されているヘッドアームのスピードを検知するように構成されており、このヘッドスピード検知部12によって検知したスピードに基づいて、VCM5を制御するようになっている。これにより、ヘッドアームの制御を正確に行なうことができる。衝撃検知部13は、ハードディスク装置に衝撃が加わった場合に、システムを緊急停止させるようにするため、ハードディスク装置に加わる衝撃を検知するように構成されている。
The head
また、3.3Vシリーズレギュレータ14は、例えば5Vや12Vの電源電圧から3.3Vの電圧を生成するように構成され、スイッチングレギュレータ15は、電源電圧から1.1〜2.5Vの電圧を生成するように構成されている。また、負電圧生成レギュレータ16は、電源電圧から負電圧を生成するようになっている。これらのレギュレータで生成された電圧は、例えばMCU1に供給される。なお、各レギュレータの方式及び電圧は顧客の仕様などで異なるため、ICによって異なるケースが多い。
The 3.3
パワーモニタ17は、電源電圧に異常がないか監視する機能を有し、例えば、電源電圧に許容範囲以下の変動がある場合には、パワーリセット部18によってリセット信号が、HDD用モータドライバIC2からMCU1に出力される。ブースタ19は、電源電圧から電源電圧以上の電圧を生成する昇圧回路である。このブースタ19で生成された電圧は、例えばパワートランジスタ6、7のゲート電極に供給される。ブースタ19で生成された電圧は、HDD用モータドライバIC2内の回路で使用される。
The power monitor 17 has a function of monitoring whether there is an abnormality in the power supply voltage. For example, when the power supply voltage has a fluctuation within an allowable range, a reset signal is sent from the HDD motor driver IC 2 by the
このようにHDD用モータドライバIC2には、ロジック回路およびアナログ回路からなる制御用集積回路と、パワートランジスタが形成されており、これらの回路が一つの半導体チップに形成されている。以下に、HDD用モータドライバIC2が形成された半導体チップのレイアウト構成について説明する。 As described above, the HDD motor driver IC 2 includes a control integrated circuit including a logic circuit and an analog circuit, and a power transistor, and these circuits are formed in one semiconductor chip. The layout configuration of the semiconductor chip on which the HDD motor driver IC 2 is formed will be described below.
図2は、HDD用モータドライバIC2が形成された半導体チップ20のレイアウト構成の一例を示した図である。図2に示すように、半導体チップ20には、パワートランジスタ形成領域(第1領域)21、ロジック回路形成領域(第2領域)22およびアナログ回路形成領域(第2領域)23が形成されている。パワートランジスタ形成領域21には、パワートランジスタが形成され、ロジック回路形成領域22には、デジタル回路が形成されている。また、アナログ回路形成領域23には、アナログ回路が形成されている。
FIG. 2 is a diagram showing an example of the layout configuration of the
半導体チップ20の外周部には、ボンディングパッド(第2ボンディングパッド)24が形成されている。このボンディングパッド24は、ロジック回路やアナログ回路に接続されているものであるが、ロジック回路形成領域22やアナログ回路形成領域23上には形成されていない。これは、以下に説明する理由によるものである、すなわち、ボンディングパッド24上には、金線などからなるワイヤ(第2導電体)がボンディングされる。このとき、ボンディングパッド24の下にロジック回路やアナログ回路を構成する素子が形成されていると、ボンディング時の衝撃によって素子がダメージを受け損傷するおそれがある。したがって、このような不都合を回避するため、ボンディングパッド24をロジック回路形成領域22やアナログ回路形成領域23以外の領域に形成している。
A bonding pad (second bonding pad) 24 is formed on the outer periphery of the
一方、パワートランジスタ形成領域21には、パワートランジスタに接続するパッド(第1ボンディングパッド)25が形成されている。従来技術として、図2のようにパワートランジスタ形成領域21にパッド25を形成した場合、パッド25下には素子は配置していない。これに対し、本実施の形態では、パッド25下に素子を配置しているが、この点が本実施の形態における半導体装置の特徴の一つである。すなわち、パッド25をパワートランジスタ形成領域21に形成し、パッド25下に素子を形成することで、半導体チップ20の面積を低減することができる。つまり、半導体チップ20のサイズを縮小することができる。このため、一枚の半導体ウェハから取得できる半導体チップ20の数を増加させることができ、半導体チップ20のコストを低減することができる。ここで、パワートランジスタ形成領域21上にパッド25を形成すると、パッド25を金線などでボンディングする際、パッド25下に存在するパワートランジスタにダメージを与えることが懸念される。しかし、本実施の形態では、パワートランジスタ形成領域21に形成しているパッド25は金線などを用いてワイヤボンディングしないようにしている。すなわち、パワートランジスタ形成領域21に形成しているパッド25は、後述するようにパワートランジスタのオン抵抗を低減するため、ワイヤより断面積の大きいクリップ(第1導電体)を用いて接続する。クリップによる接続では、パッド25に衝撃を与えることがないので、パッド25下に形成されているパワートランジスタにダメージを与えることを抑制できる。このような理由から、パッド25をパワートランジスタ形成領域21上に形成して、パッド25による占有面積の増加を防止している。
On the other hand, a pad (first bonding pad) 25 connected to the power transistor is formed in the power
パワートランジスタ形成領域21上に形成されているパッド25の面積は、半導体チップ20の外周部に形成されているボンディングパッド24の面積に比べて大きくなっている。パッド25とクリップとの接続面積を大きくすることにより、パワートランジスタのオン抵抗を低減するためである。このパッド25の最小ピッチ間隔は、ボンディングパッド24の最小ピッチ間隔よりも大きくなっている。これは、パッド25に接続するクリップの断面積が、ボンディングパッド24に接続する金線(ボンディングワイヤ)の断面積に比べて大きいので、隣り合うパッド25のショートを防止する必要があるからである。このため、パッド25の最小ピッチ間隔は、ボンディングパッド24の最小ピッチ間隔よりも大きくなっている。他の観点から言えば、パッド25に接続されているパワートランジスタに比べて、ボンディングパッド24に接続されている制御用集積回路の素子では、集積度が高いため、ボンディングパッド24の最小ピッチ間隔は、パッド25の最小ピッチ間隔に比べて小さくなっている。
The area of the
半導体チップ20において、オン抵抗の低減要求があるのは主に消費電力に影響を与えるパワートランジスタである。したがって、本実施の形態では、パワートランジスタに接続するパッド25の面積を大きくするとともに、断面積の大きいクリップを用いて接続するようにしている。これに対し、ロジック回路やアナログ回路からなる制御用集積回路では、集積度を向上させることが要求されている。このため、制御用集積回路に接続するボンディングパッド24を小さくするとともに最小ピッチ間隔を小さくしている。このように制御用集積回路に接続するボンディングパッド24は、小さく形成されるため、隣接するボンディングパッド24間でショートが発生しないように、断面積の小さい金線(ボンディングワイヤ)を用いて接続するようにしている。
In the
図3は、半導体チップ20のレイアウト構成の他の一例を示した図である。図3においても、半導体チップ20には、パワートランジスタ形成領域21、ロジック回路形成領域22およびアナログ回路形成領域23が形成されている。そして、それぞれの形成領域には、それぞれパワートランジスタ、ロジック回路あるいはアナログ回路が形成されている。半導体チップ20の外周部にはボンディングパッド24が形成され、パワートランジスタ形成領域21上にはパッド25が形成されている点は図2と同様である。ボンディングパッド24は、ロジック回路やアナログ回路からなる制御用集積回路と接続されており、パッド25は、パワートランジスタと接続されている。
FIG. 3 is a diagram showing another example of the layout configuration of the
図3に示すレイアウト構成においても、パワートランジスタ形成領域21上にパッド25が形成されているため、半導体チップ20のサイズの縮小化が図られている。また、パッド25の面積をボンディングパッド24の面積に比べて大きくするとともに、パッド25をクリップで接続することにより、パワートランジスタのオン抵抗を低減できるようになっている。
Also in the layout configuration shown in FIG. 3, since the
図4は、半導体チップ20のレイアウト構成の他の一例を示した図である。図4においても、半導体チップ20は図2および図3と同様の構成をしているが、その構成要素の配置が異なる。しかし、図4においても、パワートランジスタ形成領域21上にパッド25が形成されているため、半導体チップ20のサイズの縮小化が図られている。また、パッド25の面積をボンディングパッド24の面積に比べて大きくするとともに、パッド25をクリップで接続することにより、パワートランジスタのオン抵抗を低減できるようになっている。
FIG. 4 is a diagram showing another example of the layout configuration of the
図2〜図4に示すように、半導体チップ20のレイアウト構成は対象製品によって色々考えられるが、どの場合においても、半導体チップ20のサイズの縮小とパワートランジスタのオン抵抗を低減できる構成となっている。
As shown in FIGS. 2 to 4, there are various layout configurations of the
次に、図5は、図2に示す半導体チップ20をリードフレーム26に搭載した図である。図5に示すように、半導体チップ20のパワートランジスタ形成領域21には、パッド25が形成されており、このパッド25は、リードフレーム26に形成されたリード(第1リード)27aとクリップ28を用いて接続されている。一方、半導体チップ20の外周部には、ボンディングパッド24が形成されており、このボンディングパッド24は、リードフレーム26に形成されたリード(第2リード)27bとワイヤ29を用いて接続されている。
Next, FIG. 5 is a diagram in which the
このように、パッド25とリード27aとをクリップ28で接続することにより、パッド25に接続しているパワートランジスタのオン抵抗を小さくすることができる。すなわち、パッド25の面積はボンディングパッド24の面積よりも大きく形成し、さらに、このパッド25とリード27aとをワイヤ29よりも断面積の大きいクリップ28で接続している。これにより、パッド25とリード27aとの接続抵抗を低減することができるので、パッド25に接続しているパワートランジスタのオン抵抗を低減することができる。
Thus, by connecting the
従来、パワートランジスタに接続するボンディングパッドもワイヤを用いて接続されていた。しかし、ワイヤの断面積は小さいので、ボンディングパッドとリードとの接続抵抗が大きくなり、パワートランジスタのオン抵抗が大きくなっていた。パワートランジスタのオン抵抗が大きいと、半導体装置全体の消費電力も増加してしまう問題点が生じていた。 Conventionally, bonding pads connected to power transistors have also been connected using wires. However, since the cross-sectional area of the wire is small, the connection resistance between the bonding pad and the lead is large, and the on-resistance of the power transistor is large. When the on-resistance of the power transistor is large, there is a problem that the power consumption of the entire semiconductor device increases.
そこで、本実施の形態では、パワートランジスタに接続するパッド25とリード27aをワイヤではなくワイヤよりも断面積の大きいクリップ28を用いて接続している。抵抗は、断面積の大きさに反比例するので、断面積の大きなクリップ28を使用することにより、パワートランジスタのオン抵抗を低減することができる。クリップ28の材料としては、例えば抵抗率の小さい銅やアルミニウムを使用することができる。
Therefore, in the present embodiment, the
また、本実施の形態によれば、パッド25とリード27aとをクリップ28を用いて接続している。クリップ28による接続では、ワイヤによる接続時に発生するボンディング
ダメージを防止することができる。このため、パワートランジスタが形成されているパワートランジスタ形成領域の真上にパッド25を形成しても、クリップ28で接続する際、ダメージをパワートランジスタに与えることはない。したがって、パワートランジスタ形成領域にパッド25を配置することができる。このため、パワートランジスタ形成領域の外部にパッド25を配置する場合に比べて、半導体チップ20のサイズを縮小化することができる。このように、本実施の形態によれば、パワートランジスタに接続するパッド25とリード27aとをクリップ28で接続する構成をとることにより、パワートランジスタのオン抵抗を低減することができるだけでなく、同時に半導体チップの縮小化も実現することができる。
Further, according to the present embodiment, the
なお、本実施の形態では、パッド25とリード27aとの接続部における抵抗率を低減することができるので、パワートランジスタ回路全体のオン抵抗を一定値に保つ場合、パワートランジスタ自体の集積率を向上させることもできる。すなわち、パッド25とリード27aの接続部における抵抗率を低減できるので、パワートランジスタ自体(配線を含む)の集積度を上げてもオン抵抗が一定値から上昇しなくすることができる。一般にパワートランジスタ自体の素子定数、即ち面積を小さくするとオン抵抗が増加するが、本実施の形態では、パッド25とリード27aの接続部における抵抗率を下げることができるので、抵抗率が下がった分、パワートランジスタの面積を縮小することができる。これによれば、オン抵抗を一定値から増加させることなく、パワートランジスタの集積度を向上することができ、半導体チップ20の縮小化を実現することができる。すなわち、オン抵抗をそれほど下げる必要がない場合、本実施の形態によれば、さらに半導体チップ20の縮小化によるコスト低減を図ることができる。
In the present embodiment, since the resistivity at the connection portion between the
一方、半導体チップ20の外周部に形成されたボンディングパッド24とリード27bとは、例えば金線からなるワイヤ29で接続されている。ボンディングパッド24は、ロジック回路やアナログ回路(制御用集積回路)と接続されている。ボンディングパッド24では、ワイヤ29に接続する際のボンディングダメージが懸念されるため、ボンディングパッド24をロジック回路形成領域22やアナログ回路形成領域23よりなる制御用集積回路形成領域の外部に形成している。
On the other hand, the
ここで、制御用集積回路については、多機能化の市場要求から多数のI/Oピン、即ちボンディングパッドが必要となる。このためボンディングパッド間隔の集積度を向上させる要求がある。したがって、ボンディングパッド24とリード27bとを断面積の小さいワイヤ29で接続している。すなわち、ボンディングパッド24とリード27bとをクリップで接続する場合、クリップの断面積が大きいので、隣接するボンディングパッド24の間隔を広げる必要がある。すると、半導体チップ20のサイズが大きくなり、集積度向上を図ることができなくなる。そこで、ボンディングパッド24とリード27bとは、断面積の小さいワイヤ29で接続することにより、集積度を維持している。
Here, with respect to the control integrated circuit, a large number of I / O pins, that is, bonding pads are required due to the market demand for multifunctionalization. For this reason, there is a demand for improving the degree of integration of bonding pad spacing. Therefore, the
このように本実施の形態では、オン抵抗の低減を図る必要のあるパワートランジスタと、集積度の向上を図る必要のある制御用集積回路とを一つの半導体チップに形成する場合に、パワートランジスタの接続に断面積の大きいクリップを使用する一方、制御用集積回路の接続にワイヤを使用している。これにより、パワートランジスタのオン抵抗を低減することができるとともに、半導体チップのサイズの縮小化を実現することができる。つまり、半導体チップのサイズの縮小化の観点からは、パワートランジスタおよび制御用集積回路の集積化を向上させる必要があるが、パワートランジスタのオン抵抗を低減する観点からはパワートランジスタの集積度を上げない方が望ましい。この相反する要求は、上述したように、パワートランジスタの接続にクリップを使用するとともに、制御用集積回路の接続にワイヤを使用することにより実現できる。したがって、相反する要求を同時に解決できる本実施の形態の半導体装置は、きわめて実用的価値が高く有用である。 As described above, in this embodiment, when the power transistor that needs to reduce the on-resistance and the control integrated circuit that needs to improve the integration degree are formed on one semiconductor chip, While a clip with a large cross-sectional area is used for connection, a wire is used for connection of the control integrated circuit. Thereby, the on-resistance of the power transistor can be reduced, and the size of the semiconductor chip can be reduced. In other words, from the viewpoint of reducing the size of the semiconductor chip, it is necessary to improve the integration of the power transistor and the control integrated circuit, but from the viewpoint of reducing the on-resistance of the power transistor, the degree of integration of the power transistor is increased. Preferably not. As described above, this conflicting request can be realized by using a clip for connecting the power transistor and using a wire for connecting the control integrated circuit. Therefore, the semiconductor device of the present embodiment that can simultaneously solve the conflicting demands has a very high practical value and is useful.
図6は、半導体チップ20をリードフレーム26に搭載する別の一例を示した図である。図6が図5と異なる点は、図5では、複数のパッド25(図5では3つ)を一つのクリップ28で一つのリード27aに接続している。これに対し、図6では、複数のパッド25ではなく、これよりも面積の大きい一つのパッド30を形成しておき、このパッド30とリード27aとをクリップ28で接続している点である。このように構成することにより、パッド30の面積が複数のパッド25を合わせた面積よりも大きくなるので、パッド30とリード27aとの接続抵抗をさらに低減することができる上、チップ上の配線抵抗を下げる効果を大きくすることができるため、パワートランジスタのオン抵抗をさらに低減することができる。
FIG. 6 is a view showing another example in which the
次に、図7は、図5のA−A線で切断した断面図である。図7に示すように、半導体基板31のパワートランジスタ形成領域上には、パワートランジスタ32が形成されており、このパワートランジスタ32上には、層間絶縁膜を介して第1配線33が形成されている。パワートランジスタ32と第1配線とは層間絶縁膜に形成されたプラグを介して電気接続されている。そして、第1配線33上には、層間絶縁膜を介して第2配線34が形成され、第2配線34上には、層間絶縁膜を介して第3配線(ボンディングパッド)35が形成されている。第1配線33と第2配線34の接続、第2配線34と第3配線35の接続は、プラグを介して行なわれている。第3配線35上には、表面保護膜として機能するパッシベーション膜36が形成されており、このパッシベーション膜36には、第3配線35の表面を露出する開口部37が形成されている。開口部37から露出する第3配線35上にはニッケル膜、金膜およびパラジウム膜の積層膜からなる表面処理膜38が形成されている。そして、表面処理膜38上に接続材39が形成されている。表面処理膜38は、接続材39と第3配線35との接続性向上のために形成されるものであり、接続材39は、例えば、半田あるいは導電性の樹脂ペーストから構成されている。接続材39上にはクリップ40が接続されている。すなわち、ボンディングパッドとなる第3配線35とクリップ40とは接続材39を介して電気接続されている。このように本実施の形態では、パワートランジスタ32の真上にクリップ40が形成されているので、クリップ40をパワートランジスタ形成領域以外の領域に形成する場合に比べて半導体チップの縮小化を図ることができる。
Next, FIG. 7 is a cross-sectional view taken along line AA in FIG. As shown in FIG. 7, a
一方、ワイヤボンディング領域には、第3配線(ボンディングパッド)35が形成されているが、この第3配線35の下には、素子および配線は形成されていない。第3配線35上にはパッシベーション膜36が形成されており、このパッシベーション膜36を開口する開口部41が形成されている。この開口部41の底部において、第3配線35が露出している。そして、この開口部41から露出する第3配線35上に、例えば金線からなるワイヤ42が接続されている。このワイヤボンディング領域においては、ワイヤボンディング時にダメージを与えることから、ワイヤボンディング領域には、素子および配線は形成されていない。
On the other hand, a third wiring (bonding pad) 35 is formed in the wire bonding region, but no element and wiring are formed under the
以下に、ワイヤボンディング領域に素子および配線を形成しない一方、クリップ40の形成領域下にパワートランジスタを形成している理由について図8および図9を参照して説明する。
Hereinafter, the reason why the power transistor is formed under the formation region of the
図8は、金線からなるワイヤ43を用いてボンディングパッド44にワイヤボンディングした様子を示す図である。図8において、ワイヤ43をボンディングパッド44に接続する際、例えば200℃〜250℃の熱負荷を加えるとともに1W以下の超音波を印加する。そして、ボンディングツールによって、例えば20g〜50gの荷重を加えてボンディングする。このとき、ボンディングツールによって荷重が加えられるので、ボンディングパッド44が形成されている半導体基板にダメージが加わる。このため、ワイヤボンディング領域の下に素子が形成されている場合、ワイヤボンディングにより素子にダメージが与えられ破壊されるおそれがある。特に、ICのような分野ではディスクリートなトランジスタなどと異なり、ある程度パワートランジスタ形成領域が大きくなってでもチップ全体の集積度向上のため、薄膜ALプロセスを採用することにより微細配線を実現し、制御用集積回路の集積化を向上させている。配線および素子は微細加工されているので、ダメージを受けやすくなっている。そこで、ワイヤボンディング領域の下には素子を形成せずに、それ以外の場所に制御用集積回路を形成している。
FIG. 8 is a diagram illustrating a state in which wire bonding is performed to the
一方、図9はクリップ45を用いてパッド46に接続した様子を示す図である。図9において、クリップ45とパッド46とは接続材47を介して接続されている。このとき、接続材として半田を用いる場合には、熱負荷として300℃〜350℃、導電性の樹脂ペーストを用いる場合には、熱負荷として150℃〜200℃が加えられる。しかし、ワイヤボンディングの場合のように荷重は加えられず、クリップ45が接続材47上に搭載される。したがって、クリップ45に荷重が加えられないので、パッド46が形成されている半導体基板にダメージを与えることはない。このため、クリップ45下の半導体基板にパワートランジスタを形成しても、パワートランジスタにダメージを与えることはない。
On the other hand, FIG. 9 is a diagram showing a state in which the
このような理由から、ワイヤボンディング領域に素子および配線を形成しない一方、クリップ45の形成領域下にパワートランジスタを形成している。ただし、ワイヤボンディング領域のボンディングパッドとなる第3配線35の下層配線との接続に複数のプラグを形成してダメージに備える補強などをすることにより、ワイヤボンディング領域の下に制御用集積回路を形成することも可能である。この場合、さらに半導体チップの小型化を推進することができる。
For this reason, elements and wirings are not formed in the wire bonding region, while a power transistor is formed under the
図7においては、パワートランジスタ形成領域とワイヤボンディング形成領域が図示されているが、HDD用モータドライバICが形成された半導体チップには制御用集積回路形成領域もある。この制御用集積回路形成領域には、制御用集積回路が形成されている。具体的には、MOSFET(MISFET)や抵抗、バイポーラトランジスタなどよりなるトランジスタや金属膜よりなる配線が形成されている。ここで、パワートランジスタ形成領域に形成されているパワートランジスタと制御用集積回路形成領域に形成されているトランジスタを比較する。このとき、パワートランジスタ形成領域に形成されているパワートランジスタの最小ゲート長は、制御用集積回路形成領域に形成されているトランジスタの最小ゲート長以上となっており、パワートランジスタ形成領域の最小ゲート幅は、制御用集積回路形成領域の最小ゲート幅より大きい値となっている。これは、パワートランジスタに比べて制御用集積回路の集積度が高くなっているからである。同様の理由により、パワートランジスタ形成領域に形成されている配線の幅や最小間隔は、制御用集積回路形成領域に形成されている配線の幅や最小間隔に比べて大きくなっている。 In FIG. 7, the power transistor formation region and the wire bonding formation region are shown, but the semiconductor chip on which the HDD motor driver IC is formed also has a control integrated circuit formation region. A control integrated circuit is formed in the control integrated circuit formation region. Specifically, a transistor made of a MOSFET (MISFET), a resistor, a bipolar transistor, or the like, or a wiring made of a metal film is formed. Here, the power transistor formed in the power transistor formation region is compared with the transistor formed in the control integrated circuit formation region. At this time, the minimum gate length of the power transistor formed in the power transistor formation region is equal to or greater than the minimum gate length of the transistor formed in the control integrated circuit formation region, and the minimum gate width of the power transistor formation region Is larger than the minimum gate width of the control integrated circuit formation region. This is because the degree of integration of the control integrated circuit is higher than that of the power transistor. For the same reason, the width and the minimum interval of the wiring formed in the power transistor formation region are larger than the width and the minimum interval of the wiring formed in the control integrated circuit formation region.
次に、本実施の形態における半導体装置の製造方法について図面を参照しながら説明する。図10は、本実施の形態における半導体装置の製造工程を示したフローチャートである。 Next, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to the drawings. FIG. 10 is a flowchart showing manufacturing steps of the semiconductor device according to the present embodiment.
まず、図11に示すように、複数のリード27a、27bが形成されたリードフレーム26上に半導体チップ20を搭載する(図10のS101)。このとき、半導体チップ20には、パワートランジスタ形成領域21、ロジック回路形成領域22およびアナログ回路形成領域23よりなる制御用集積回路形成領域が形成されており、それぞれの領域にそれぞれパワートランジスタ、ロジック回路、アナログ回路が形成されている。また、半導体チップ20の外周部には、ロジック回路あるいはアナログ回路に接続するボンディングパッド24が形成され、パワートランジスタ形成領域には、パワートランジスタに接続するパッド25が形成されている。すなわち、パッド25の真下にパワートランジスタなどの素子が形成されている。パッド25の面積は、ボンディングパッド24の面積に比べて大きくなっている。
First, as shown in FIG. 11, the
続いて、パワートランジスタ形成領域に形成されているパッド25およびこのパッド25と接続するリード27a上に接続材を塗布する(図10のS102)。接続材は、例えば、半田や導電性の樹脂ペーストから構成されている。なお、接続材を形成する前に接続材とパッド25、リード27aとの接着性を向上させるために、表面処理膜を形成してもよい。表面処理膜は、例えばニッケル膜、金膜およびパラジウム膜の積層膜から構成される。
Subsequently, a connecting material is applied to the
次に、図12に示すように、接続材を塗布したパッド25上と接続材を塗布したリード27a上にクリップ28を搭載する(図10のS103)。これにより、パッド25とリード27aとはクリップ28によって電気接続される。クリップ28の断面積はワイヤに比べて大きいのでパッド25とリード27aとの接続部における抵抗率を低減することができる。このため、パッド25に接続するパワートランジスタのオン抵抗を減らすことができる。なお、クリップ28は、例えば銅やアルミニウムなどの低抵抗率の部材から構成される。
Next, as shown in FIG. 12, the
その後、リードフレーム26に搭載した半導体チップ20に対してリフローすることにより、接続材とパッド25およびリード27aとの接続を行なう(図10のS104)。リフローは接続材が半田の場合に行なわれるものであり、その熱処理温度は、例えば300℃〜350℃である。一方、接続材が導電性ペーストの場合は、リフローの代わりにベークが行なわれ、その熱処理温度は、例えば、150℃〜200℃である。
Thereafter, the
続いて、図13に示すように、半導体チップ20の外周部に形成されているボンディングパッド24とリード27bとをワイヤ29を用いて接続する(図10のS105)。そして、半導体チップ20上に樹脂を導入して、半導体チップ20を封止する(図10のS106)。本実施の形態では、ワイヤ29よりも剛性の高いクリップ28で接続している部分がある。このため、樹脂を半導体チップ20に導入する際、クリップ28で接続しているパワートランジスタ形成領域においては、樹脂の流入によるクリップ28の変形を防止することができるので、クリップ28の変形によって生じる隣接するクリップ28間のショートを防止することができる。その後、樹脂封止した部分から露出するリード27a、27bにより、端子を形成する(図10のS107)。
Subsequently, as shown in FIG. 13, the
このようにして、本実施の形態における半導体装置を形成することができる。ここで、ワイヤボンディング工程によって形成される金線が、クリップ接続時の熱負荷や搬送に支障がなければ以下に示す工程順で本実施の形態における半導体装置を製造してもよい。すなわち、上述した方法では、クリップを接続した後、ワイヤボンディングを実施していたが、ワイヤボンディングを実施した後、クリップを接続するようにしてもよい。図14は、図10とは異なる工程順で行なわれる製造工程のフローチャートを示したものである。 In this manner, the semiconductor device in this embodiment can be formed. Here, if the gold wire formed by the wire bonding process does not interfere with the thermal load or the conveyance at the time of clip connection, the semiconductor device according to the present embodiment may be manufactured in the following process order. That is, in the method described above, the wire bonding is performed after the clip is connected. However, the clip may be connected after the wire bonding is performed. FIG. 14 shows a flowchart of a manufacturing process performed in a different process order from FIG.
まず、図15に示すように、複数のリード27a、27bが形成されたリードフレーム26上に半導体チップ20を搭載する(図14のS201)。続いて、図16に示すように、半導体チップ20の外周部に形成されているボンディングパッド24とリード27bとをワイヤ29を用いて接続する(図14のS202)。その後、パワートランジスタ形成領域に形成されているパッド25およびこのパッド25と接続するリード27a上に接続材を塗布する(図14のS203)。次に、図17に示すように、接続材を塗布したパッド25上と接続材を塗布したリード27a上にクリップ28を搭載する(図14のS204)。これにより、パッド25とリード27aとはクリップ28によって電気接続される。続いて、リードフレーム26に搭載した半導体チップ20に対してリフローすることにより、接続材とパッド25およびリード27aとの接続を行なう(図14のS205)。そして、半導体チップ20を樹脂で封止した後(図14のS206)、端子を形成する(図14のS207)。このようにしても、本実施の形態における半導体装置を製造することができる。
First, as shown in FIG. 15, the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
前記実施の形態は、ハードディスク装置を例にとって説明したが、これに限らず、例えば、自動車のエンジン制御やABSシステムに使用されるASIC製品などに適用することができる。 The above embodiment has been described by taking a hard disk device as an example, but the present invention is not limited to this, and can be applied to, for example, an ASIC product used for engine control of an automobile or an ABS system.
本発明は、半導体装置を製造する製造業に幅広く利用することができる。 The present invention can be widely used in the manufacturing industry for manufacturing semiconductor devices.
1 MCU
2 HDD用モータドライバIC
3 スピンドルモータ
4 Rsns
5 VCM
6 パワートランジスタ
7 パワートランジスタ
8 デジタルPWMシステム
9 シリアルI/O
10 コントロールロジック部
11 リトラクトコントロール部
12 ヘッドスピード検知部
13 衝撃検知部
14 3.3Vシリーズレギュレータ
15 スイッチングレギュレータ
16 負電圧生成レギュレータ
17 パワーモニタ
18 パワーオンリセット部
19 ブースタ
20 半導体チップ
21 パワートランジスタ形成領域
22 ロジック回路形成領域
23 アナログ回路形成領域
24 ボンディングパッド
25 パッド
26 リードフレーム
27a リード
27b リード
28 クリップ
29 ワイヤ
1 MCU
2 HDD motor driver IC
3
5 VCM
6
DESCRIPTION OF
Claims (4)
(b)前記リードフレーム上に表面に複数のボンディングパッドが配置された半導体チップを搭載する工程と、
(c)前記複数のボンディングパッドと前記複数のリードのそれぞれを電気的に接続する工程と、
(d)前記半導体チップと前記複数のリードの一部を封止体により封止する工程と、
(e)前記封止体から露出した前記複数のリードを端子形成する工程と、を有し、
前記半導体チップには、パワートランジスタと前記パワートランジスタを制御する制御用集積回路が形成されており、
前記複数のボンディングパッドは、前記パワートランジスタと電気的に接続された第1ボンディングパッドと、前記制御用集積回路と電気的に接続された第2ボンディングパッドと、を含み、
前記複数のリードは、第1リードと、第2リードと、を含み、
前記(c)工程は、
(c1)前記第1ボンディングパッドと前記第1リードとを、第1導電体により電気的に接続する工程と、
(c2)前記第2ボンディングパッドと前記第2リードとを、前記第1導電体の断面積よりもその断面積が小さい第2導電体により電気的に接続する工程と、を有し、
前記半導体チップは、平面視において、前記制御用集積回路が、前記第1ボンディングパッドと前記第2ボンディングパッドとに重ならないように配置されており、さらに平面視において、前記パワートランジスタが、前記第1ボンディングパッドと重なるように前記第1ボンディングパッド下に配置されていることを特徴とする半導体装置の製造方法。 (A) preparing a lead frame in which a plurality of leads are formed;
(B) mounting a semiconductor chip having a plurality of bonding pads disposed on the surface thereof on the lead frame;
(C) electrically connecting each of the plurality of bonding pads and the plurality of leads;
(D) sealing the semiconductor chip and a part of the plurality of leads with a sealing body;
(E) forming a terminal of the plurality of leads exposed from the sealing body,
In the semiconductor chip, a power transistor and a control integrated circuit for controlling the power transistor are formed,
The plurality of bonding pads include a first bonding pad electrically connected to the power transistor, and a second bonding pad electrically connected to the control integrated circuit,
The plurality of leads include a first lead and a second lead,
The step (c)
(C1) the said first bonding pads and said first lead, and a step of electrically connecting the first conductor,
(C2) a and the second bonding pad and the second lead, and a step of electrically connecting the second conductor sectional area is smaller than the cross-sectional area of the first conductor,
The semiconductor chip is arranged so that the integrated circuit for control does not overlap the first bonding pad and the second bonding pad in plan view, and the power transistor is A method of manufacturing a semiconductor device, wherein the semiconductor device is disposed under the first bonding pad so as to overlap with one bonding pad.
前記第1導電体はクリップであって、前記第2導電体はワイヤであることを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 1,
The method of manufacturing a semiconductor device, wherein the first conductor is a clip and the second conductor is a wire.
前記クリップと前記第1ボンディングパッドとの接続は、半田もしくは導電性の樹脂ペーストの接続材を熱処理することにより行うことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 2,
The method of manufacturing a semiconductor device, wherein the connection between the clip and the first bonding pad is performed by heat-treating a connecting material of solder or conductive resin paste.
前記(c1)工程は、前記(c2)工程よりも先に行うことを特徴とする半導体装置の製造方法。 In the manufacturing method of the semiconductor device according to claim 3,
The method of manufacturing a semiconductor device, wherein the step (c1) is performed before the step (c2).
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