JP5245280B2

JP5245280B2 - Semiconductor device

Info

Publication number: JP5245280B2
Application number: JP2007109905A
Authority: JP
Inventors: 孝之宮澤; 雄一郎本美
Original assignee: Toyota Industries Corp
Current assignee: Toyota Industries Corp
Priority date: 2007-04-18
Filing date: 2007-04-18
Publication date: 2013-07-24
Anticipated expiration: 2027-04-18
Also published as: JP2008270440A

Description

本発明は、等電位リング（ＥＱＲ：Equi-potential Ring）構造を備える半導体装置に係わる。 The present invention relates to a semiconductor device having an equipotential ring (EQR) structure.

従来より、半導体チップに等電位リング（ＥＱＲ：Equi-potential Ring）構造を形成した半導体装置が知られている。ＥＱＲ構造は、素子部である半導体セルを取り囲むように半導体チップの外周端領域に形成される、当該半導体チップ外周端領域を一定の電位に保持するための構造である。 2. Description of the Related Art Conventionally, a semiconductor device in which an equipotential ring (EQR) structure is formed on a semiconductor chip is known. The EQR structure is a structure that is formed in the outer peripheral end region of the semiconductor chip so as to surround the semiconductor cell that is the element portion, and holds the semiconductor chip outer peripheral end region at a constant potential.

図６は、従来の半導体装置のＥＱＲ構造について説明する図である。図６（ａ）は半導体チップの表面パターンを示し、図６（ｂ）は、図６（ａ）に示すＸ−Ｘ断面を示している。ここでは、半導体装置の一例として、縦型ＭＯＳトランジスタを示す。 FIG. 6 is a diagram for explaining an EQR structure of a conventional semiconductor device. FIG. 6A shows a surface pattern of the semiconductor chip, and FIG. 6B shows an XX cross section shown in FIG. Here, a vertical MOS transistor is shown as an example of the semiconductor device.

図６に示す縦型ＭＯＳトランジスタは、ｎ型半導体基板１０６上にｎ^-エピタキシャル層１００が形成されており、そのｎ^-エピタキシャル層１００の表面領域にｐ拡散領域１０１が形成されている。ｐ拡散領域１０１の表面領域にはｎ⁺ソース領域１０２が形成されている。また、ｐ拡散領域１０１の上方には、ゲート酸化膜１０３を介してポリシリコンゲート電極１０４が形成されている。ポリシリコンゲート電極１０４には、アルミゲート配線１０５が接続されている。さらに、ｎ型半導体基板１０６の裏面側には、ドレイン電極１０７が形成されている。上記構成のＭＯＳトランジスタにおいて、ポリシリコンゲート電極１０４に所定のゲート電圧を印加すると、ｐ拡散領域１０１のポリシリコンゲート電極１０４と対向する表面領域にｎチャネル層が形成され、ドレイン／ソース間で電流が流れるようになる。すなわち、ＭＯＳトランジスタがＯＮ状態に制御される。 In the vertical MOS transistor shown in FIG. 6, an n ⁻ epitaxial layer 100 is formed on an n type semiconductor substrate 106, and a p diffusion region 101 is formed in the surface region of the n ⁻ epitaxial layer 100. An n ⁺ source region 102 is formed in the surface region of the p diffusion region 101. A polysilicon gate electrode 104 is formed above the p diffusion region 101 via a gate oxide film 103. An aluminum gate wiring 105 is connected to the polysilicon gate electrode 104. Further, a drain electrode 107 is formed on the back side of the n-type semiconductor substrate 106. In the MOS transistor having the above configuration, when a predetermined gate voltage is applied to the polysilicon gate electrode 104, an n-channel layer is formed in the surface region of the p diffusion region 101 facing the polysilicon gate electrode 104, and current flows between the drain and source. Begins to flow. That is, the MOS transistor is controlled to be on.

ＥＱＲ構造は、ｎ⁺拡散領域１１１、アルミ電極１１２、ポリシリコン電極１１３を含んで構成されている。ｎ⁺拡散領域１１１は、ｎ^-エピタキシャル層１００の表面領域における半導体チップ外周端部に形成される。ｎ⁺拡散領域１１１上にはアルミ電極１１２が形成されており、ｎ⁺拡散領域１１１とアルミ電極１１２とは電気的に接続されている。また、ポリシリコン電極１１３が、絶縁膜１１６から露出している部分においてアルミ電極１１２に接続されると共に、酸化膜１１４およびフィールド酸化膜１１５を挟んでｎ^-エピタキシャル層１００の表面に沿って半導体チップの内側方向に延びるように形成されている。即ち、ＥＱＲ構造は、図６に示すように、酸化膜１１４およびフィールド酸化膜１１５を挟んでポリシリコン電極１１３が形成される第１領域Ｒ１と、アルミ電極１１２とポリシリコン電極１１３とを電気的に接続するための第２領域Ｒ２と、ｎ⁺拡散領域１１１が形成される第３領域Ｒ３とから構成されているのである。上記の各領域は、ＥＱＲとしての機能を達成する上で必要な幅で形成されており、したがって、ＥＱＲ構造の幅Ｗは、上記の各領域の幅の和として規定される。 The EQR structure includes an n ⁺ diffusion region 111, an aluminum electrode 112, and a polysilicon electrode 113. N ⁺ diffusion region 111 is formed at the outer peripheral edge of the semiconductor chip in the surface region of n ⁻ epitaxial layer 100. on the n ⁺ diffusion region 111 is formed an aluminum electrode 112 is electrically connected to the n ⁺ diffusion region 111 and the aluminum electrode 112. Polysilicon electrode 113 is connected to aluminum electrode 112 at a portion exposed from insulating film 116, and the semiconductor chip is formed along the surface of n ⁻ epitaxial layer 100 with oxide film 114 and field oxide film 115 interposed therebetween. It is formed to extend in the inner direction. That is, in the EQR structure, as shown in FIG. 6, the first region R1 where the polysilicon electrode 113 is formed with the oxide film 114 and the field oxide film 115 interposed therebetween, and the aluminum electrode 112 and the polysilicon electrode 113 are electrically connected. The second region R2 is connected to the third region R3, and the third region R3 in which the n ⁺ diffusion region 111 is formed. Each of the above regions is formed with a width necessary for achieving the function as the EQR. Therefore, the width W of the EQR structure is defined as the sum of the widths of the respective regions.

一般的に、半導体チップの端面（切断面）は、１つのウエハから個々の半導体チップに分割する際の切断の影響により電気抵抗が小さくなる。つまり、この縦型ＭＯＳトランジスタのｎ⁺拡散領域１１１は、電気抵抗の小さい端面（切断面）を介してドレイン電極１０７と接続されていることになる。すなわち、ｎ⁺拡散領域１１１、アルミ電極１１２およびポリシリコン電極１１３の電位は、ドレイン電極１０７とほぼ同電位になる。これにより、半導体チップの表面の外周端領域が安定した等電位となり、ＥＱＲ構造の内側に形成されるトランジスタ素子の動作特性のばらつきを抑えることができる。 In general, the end surface (cut surface) of a semiconductor chip has a low electrical resistance due to the influence of cutting when the wafer is divided into individual semiconductor chips. That is, the n ⁺ diffusion region 111 of this vertical MOS transistor is connected to the drain electrode 107 through an end face (cut face) having a small electric resistance. That is, the potentials of the n ⁺ diffusion region 111, the aluminum electrode 112, and the polysilicon electrode 113 are substantially the same as those of the drain electrode 107. As a result, the outer peripheral edge region on the surface of the semiconductor chip has a stable equipotential, and variations in operating characteristics of the transistor elements formed inside the EQR structure can be suppressed.

また、ＥＱＲ構造のｎ⁺拡散領域１１１及びポリシリコン電極１１３は、逆バイアス時にｐ拡散領域１０１の周囲のｎ^-エピタキシャル層１００に形成される空乏層が半導体チップの外周端に達するのを抑え、その空乏層の端部の形状を安定化させている。 Further, the n ⁺ diffusion region 111 and the polysilicon electrode 113 having the EQR structure suppress the depletion layer formed in the n ⁻ epitaxial layer 100 around the p diffusion region 101 from reaching the outer peripheral edge of the semiconductor chip at the time of reverse bias, The shape of the end of the depletion layer is stabilized.

ＥＱＲ構造は、半導体チップの素子部（ＭＯＳトランジスタが形成される部分）を形成する工程と同時に形成される。従来のＥＱＲ構造の製造工程を次に示す。ｎ型半導体基板上に形成されたｎ^-エピタキシャル層１００の上に、酸化膜１１４及びフィールド酸化膜１１５を介してポリシリコン電極１１３を形成する。次いで、そのポリシリコン電極１１３をマスクとしてｎ^-エピタキシャル層１００にｎ型不純物を拡散させて、ｎ⁺拡散領域１１１を形成する。そして、ｎ⁺拡散領域１１１及びポリシリコン電極１１３上にアルミ電極１１２を形成し、それらを電気的に接続することでＥＱＲ構造が形成される。 The EQR structure is formed simultaneously with the step of forming the element portion (portion where the MOS transistor is formed) of the semiconductor chip. A manufacturing process of the conventional EQR structure will be described below. On the n ⁻ epitaxial layer 100 formed on the n-type semiconductor substrate, a polysilicon electrode 113 is formed via an oxide film 114 and a field oxide film 115. Next, an n ⁺ diffusion region 111 is formed by diffusing n-type impurities into the n ⁻ epitaxial layer 100 using the polysilicon electrode 113 as a mask. Then, an aluminum electrode 112 is formed on the n ⁺ diffusion region 111 and the polysilicon electrode 113, and these are electrically connected to form an EQR structure.

特許文献１には、図６と同等のＥＱＲ構造を持った半導体装置が記載されている。
特開平１０−１４４９１６号公報 Patent Document 1 describes a semiconductor device having an EQR structure equivalent to that shown in FIG.
Japanese Patent Laid-Open No. 10-144916

しかしながら、特許文献１に記載の従来のＥＱＲ構造では、デザインルール（半導体製造技術による寸法的な制約事項）に従って各領域を形成すると、どうしてもＥＱＲ構造の幅が広くなってしまい、図６（ｃ）に示すように、必要なアクティブ領域の面積を確保するためには半導体チップのサイズを大きくしなければならないという問題があった。すなわち、従来のＥＱＲ構造を備える半導体装置においては、面積効率の点で改善の余地があったのである。なお、半導体チップの「アクティブ領域」とは、その半導体チップの主動作を提供する半導体セル（トランジスタセル等）を形成するための領域を意味する。 However, in the conventional EQR structure described in Patent Document 1, if each region is formed according to the design rule (dimensional restriction by semiconductor manufacturing technology), the width of the EQR structure inevitably increases, and FIG. As shown in FIG. 2, there is a problem that the size of the semiconductor chip has to be increased in order to ensure the necessary area of the active region. In other words, the semiconductor device having the conventional EQR structure has room for improvement in terms of area efficiency. The “active region” of the semiconductor chip means a region for forming a semiconductor cell (transistor cell or the like) that provides the main operation of the semiconductor chip.

本発明の目的は、ＥＱＲ構造を備える半導体装置の面積効率を向上させることにある。 An object of the present invention is to improve the area efficiency of a semiconductor device having an EQR structure.

本発明の半導体装置は、半導体基板と、前記半導体基板に形成される半導体セルと、前記半導体基板の表面領域の外周端部に前記半導体セルを取り囲むようにリング状に形成される第１不純物拡散領域と、前記第１不純物拡散領域に電気的に接続し、前記半導体セルを取り囲むようにリング状に形成される第１の電極と、フィールド部と、前記フィールド部から前記半導体セルが形成される方向に向かって延びるプレート部と、前記フィールド部から前記半導体基板の外周端方向に突出する複数のコンタクト部とから構成され、前記半導体基板の表面上に絶縁膜を介して形成される第２の電極と、を備え、前記フィールド部は前記半導体セルを取り囲むようにリング状に形成され、前記複数のコンタクト部は隣り合うコンタクト部同士が接触しないように間隔をおいて設けられ、前記第１の電極と前記第２の電極とは前記複数のコンタクト部において電気的に接続していることを特徴とする。 A semiconductor device of the present invention includes a semiconductor substrate, a semiconductor cell formed on the semiconductor substrate, and a first impurity diffusion formed in a ring shape so as to surround the semiconductor cell at an outer peripheral end of a surface region of the semiconductor substrate. The semiconductor cell is formed from a region, a first electrode electrically connected to the first impurity diffusion region and formed in a ring shape so as to surround the semiconductor cell, a field portion, and the field portion A plate portion extending in the direction and a plurality of contact portions protruding from the field portion toward the outer peripheral edge of the semiconductor substrate, and is formed on the surface of the semiconductor substrate via an insulating film. The field part is formed in a ring shape so as to surround the semiconductor cell, and the contact parts adjacent to each other are in contact with each other. Spaced so as not, wherein the first electrode and the second electrode, characterized in that electrically connected in the plurality of contact portions.

上記の半導体装置においては、第１の電極と第２の電極とを電気的に接続させるための領域を、半導体セルを取り囲むようにリング状に形成されたフィールド部から当該半導体基板の外周端方向に突出するように形成された複数のコンタクト部としているため、第１の電極と第２の電極とが互いに連続的に接続される従来の構造に比較して、ＥＱＲ構造全体の幅を狭くすることができる。通常、ＥＱＲ構造の第１不純物拡散領域は、第２の電極をマスクとして半導体基板上に不純物を拡散することで形成されるのであるが、本発明では第１不純物拡散領域を形成する際のマスクとなる第２の電極をフィールド部とプレート部と当該フィールド部から突出する複数のコンタクト部とから形成しているので、コンタクト部が設けられていない部分については第１不純物拡散領域を半導体セルが形成される方向に近づけることができる。そして、間隔をおいて設けられた複数のコンタクト部においてのみ、第１電極と第２電極とが電気的に接触するような構成としている。即ち、本発明では、ＥＱＲ構造を構成する上で必要な、第１の電極と第２の電極とを電気的に接続するための第２領域Ｒ２と、第１不純物拡散領域が形成される第３領域Ｒ３とを重複させることでＥＱＲ構造の幅を狭くしているのである。よって、半導体装置全体に占めるＥＱＲ構造の面積の割合が小さくなり、半導体装置の面積効率を向上させることができる。 In the semiconductor device described above, the region for electrically connecting the first electrode and the second electrode extends from the field portion formed in a ring shape so as to surround the semiconductor cell toward the outer peripheral edge of the semiconductor substrate. Since the plurality of contact portions are formed so as to protrude in the direction, the overall width of the EQR structure is reduced as compared with the conventional structure in which the first electrode and the second electrode are continuously connected to each other. be able to. Normally, the first impurity diffusion region of the EQR structure is formed by diffusing impurities on the semiconductor substrate using the second electrode as a mask. However, in the present invention, a mask for forming the first impurity diffusion region is used. The second electrode is formed of a field part, a plate part, and a plurality of contact parts projecting from the field part, so that the semiconductor cell is used as the first impurity diffusion region for the part where the contact part is not provided. It can be close to the direction of formation. The first electrode and the second electrode are in electrical contact only at a plurality of contact portions provided at intervals. That is, according to the present invention, the second region R2 for electrically connecting the first electrode and the second electrode, which is necessary for configuring the EQR structure, and the first impurity diffusion region are formed. By overlapping the three regions R3, the width of the EQR structure is narrowed. Accordingly, the ratio of the area of the EQR structure to the entire semiconductor device is reduced, and the area efficiency of the semiconductor device can be improved.

また、本発明の半導体装置は、前記隣り合うコンタクト部の間隔は、前記コンタクト部の横幅より大きく形成されているとしてもよい。ここで、「コンタクト部の横幅」とは、フィールド部から突出するように設けられたコンタクト部の、当該突出方向と垂直な方向における長さをいう。 In the semiconductor device of the present invention, the interval between the adjacent contact portions may be formed larger than the lateral width of the contact portions. Here, the “lateral width of the contact portion” means the length of the contact portion provided so as to protrude from the field portion in a direction perpendicular to the protruding direction.

前記第１の電極が金属で形成され、前記第２の電極がポリシリコンで形成されるようにしてもよい。この場合、半導体セルを形成する工程内でＥＱＲ構造を形成することができる。 The first electrode may be made of metal, and the second electrode may be made of polysilicon. In this case, the EQR structure can be formed in the process of forming the semiconductor cell.

前記半導体基板は、第１の導電型の第１基板と、前記第１基板上に形成される第１の導電型のエピタキシャル層とを備えており、前記半導体セルは、前記エピタキシャル層の表面領域に形成される第２の導電型のセル拡散領域と、前記セル拡散領域の表面領域に形成される第１の導電型のソース領域と、前記セル拡散領域およびソース領域に電気的に接続するソース電極と、前記セル拡散領域の上方において、絶縁膜を介して、前記ソース領域と対向する領域から前記エピタキシャル層と対向する領域にまで延びるゲート電極と、前記半導体基板の裏面に形成されるドレイン電極とを備えており、前記第１不純物拡散領域は、前記半導体基板の表面領域の外周端部に前記セル拡散領域およびソース領域を取り囲むようにリング状に形成される第１の導電型の不純物拡散領域であり、前記第１電極は、前記第１不純物拡散領域に電気的に接続し、前記セル拡散領域およびソース領域を取り囲むようにリング状に形成される電極であるとしてもよい。 The semiconductor substrate includes a first conductive type first substrate and a first conductive type epitaxial layer formed on the first substrate, and the semiconductor cell is a surface region of the epitaxial layer. A cell diffusion region of the second conductivity type formed on the substrate, a source region of the first conductivity type formed on a surface region of the cell diffusion region, and a source electrically connected to the cell diffusion region and the source region An electrode, a gate electrode extending from a region facing the source region to a region facing the epitaxial layer via an insulating film above the cell diffusion region, and a drain electrode formed on the back surface of the semiconductor substrate The first impurity diffusion region is formed in a ring shape so as to surround the cell diffusion region and the source region at the outer peripheral end of the surface region of the semiconductor substrate. The first electrode is an electrode that is electrically connected to the first impurity diffusion region and formed in a ring shape so as to surround the cell diffusion region and the source region. It is good.

なお、前記第１不純物拡散領域は、前記半導体基板の表面領域の外周端部に前記半導体セルを取り囲むようにリング状に形成された第２の導電型の第２不純物拡散領域の表面領域における外周端部に形成されているとしてもよい。また、前記ソース領域および第１不純物拡散領域は、互いに同じ深さおよび同じ不純物濃度で形成されるようにしてもよい。この場合、ソース領域および第１不純物拡散領域を同一の工程で形成することができる。 The first impurity diffusion region is an outer periphery in a surface region of a second impurity diffusion region of a second conductivity type formed in a ring shape so as to surround the semiconductor cell at an outer peripheral end of the surface region of the semiconductor substrate. It may be formed at the end. The source region and the first impurity diffusion region may be formed with the same depth and the same impurity concentration. In this case, the source region and the first impurity diffusion region can be formed in the same process.

本発明によれば、ＥＱＲ構造を備える半導体装置の面積効率が向上する。 According to the present invention, the area efficiency of a semiconductor device having an EQR structure is improved.

図１は、本発明の実施形態を示す半導体装置の断面図である。ここでは、半導体装置の一実施形態として、縦型ＭＯＳトランジスタを取り上げて説明する。
半導体基板１０９は、ｎ型半導体基板（第１基板）１０６と、ｎ型半導体基板１０６上に形成されるｎ^-エピタキシャル層１００とから構成されている。このｎ^-エピタキシャル層１００は、低い濃度でｎ型の不純物を含有している。そして、半導体基板１０９におけるｎ^-エピタキシャル層１００の表面領域には、選択的にｐ拡散領域（セル拡散領域）１０１が形成されている。ｐ拡散領域１０１は、ｐ型の不純物を含有している領域である。ｐ拡散領域１０１の表面領域には、それぞれｎ⁺ソース領域１０２が選択的に形成されている。ｎ⁺ソース領域１０２は、高い濃度でｎ型の不純物を含有している。また、ｐ拡散領域１０１の上方には、ゲート酸化膜１０３を介して、ｎ⁺ソース領域１０２と対向する領域からｎ^-エピタキシャル層１００と対向する領域まで延びるポリシリコンゲート電極１０４が形成されている。なお、ポリシリコンゲート電極１０４には、不図示のアルミゲート配線が接続されている。また、ｎ⁺ソース領域１０２（及び、ｐ拡散領域１０１）に接続してソース電極１１１が接続されている。ソース電極１１１は、この実施例では、アルミニウムで形成されている。さらに、半導体基板１０９の裏面側には、ドレイン電極１０７が形成されている。 FIG. 1 is a cross-sectional view of a semiconductor device showing an embodiment of the present invention. Here, a vertical MOS transistor will be described as an embodiment of the semiconductor device.
The semiconductor substrate 109 includes an n-type semiconductor substrate (first substrate) 106 and an n ⁻ epitaxial layer 100 formed on the n-type semiconductor substrate 106. The n ⁻ epitaxial layer 100 contains n-type impurities at a low concentration. A p diffusion region (cell diffusion region) 101 is selectively formed in the surface region of the n ⁻ epitaxial layer 100 in the semiconductor substrate 109. The p diffusion region 101 is a region containing p-type impurities. In the surface region of the p diffusion region 101, n ⁺ source regions 102 are selectively formed, respectively. The n ⁺ source region 102 contains n-type impurities at a high concentration. A polysilicon gate electrode 104 extending from a region facing the n ⁺ source region 102 to a region facing the n ⁻ epitaxial layer 100 via the gate oxide film 103 is formed above the p diffusion region 101. . The polysilicon gate electrode 104 is connected to an aluminum gate wiring (not shown). Further, the source electrode 111 is connected to the n ⁺ source region 102 (and the p diffusion region 101). In this embodiment, the source electrode 111 is made of aluminum. Further, a drain electrode 107 is formed on the back side of the semiconductor substrate 109.

本実施形態の縦型ＭＯＳトランジスタは、上記構成のトランジスタセル（半導体セル）を多数含んで構成される。そして、ポリシリコンゲート電極１０４に閾値を越えるゲート電圧を印加すると、ｐ拡散領域１０１の表面領域にｎチャネル層が形成され、ドレイン／ソース間に電流が流れる。すなわち、各トランジスタセルがＯＮ状態となり、ＭＯＳトランジスタ全体がＯＮ状態に制御される。反対に、ゲート電圧を閾値以下に下げると、上述のｎチャネル層が消滅し、ＭＯＳトランジスタはＯＦＦ状態に戻る。 The vertical MOS transistor of this embodiment includes a large number of transistor cells (semiconductor cells) configured as described above. When a gate voltage exceeding the threshold value is applied to the polysilicon gate electrode 104, an n-channel layer is formed in the surface region of the p diffusion region 101, and a current flows between the drain / source. That is, each transistor cell is turned on, and the entire MOS transistor is controlled to be turned on. On the contrary, when the gate voltage is lowered below the threshold value, the above-mentioned n-channel layer disappears and the MOS transistor returns to the OFF state.

ＥＱＲ構造は、ｎ⁺拡散領域（第１不純物拡散領域）１、アルミ電極（第１の電極）２、ポリシリコン電極（第２の電極）３を含んで構成されている。ｎ⁺拡散領域１は、ｎ型不純物を高濃度で含有し、半導体基板１０９の表面領域の外周端部に、半導体セルを取り囲むようにリング状に形成される。アルミ電極２は、ｎ⁺拡散領域１に電気的に接続し、半導体セルを取り囲むようにリング状に形成される。ポリシリコン電極３は、アルミ電極２に電気的に接続し、半導体セルを取り囲むように、酸化膜（絶縁膜）４およびフィールド酸化膜（絶縁膜）５を介して半導体基板１０９の表面に沿って半導体基板１０９の内側方向に延びるように形成される。なお、ポリシリコン電極３は、電極として作用する程度の抵抗値となるように不純物を高濃度で含有している。 The EQR structure includes an n ⁺ diffusion region (first impurity diffusion region) 1, an aluminum electrode (first electrode) 2, and a polysilicon electrode (second electrode) 3. The n ⁺ diffusion region 1 contains an n-type impurity at a high concentration, and is formed in a ring shape at the outer peripheral end of the surface region of the semiconductor substrate 109 so as to surround the semiconductor cell. The aluminum electrode 2 is electrically connected to the n ⁺ diffusion region 1 and formed in a ring shape so as to surround the semiconductor cell. The polysilicon electrode 3 is electrically connected to the aluminum electrode 2 and extends along the surface of the semiconductor substrate 109 via the oxide film (insulating film) 4 and the field oxide film (insulating film) 5 so as to surround the semiconductor cell. It is formed so as to extend in the inner direction of the semiconductor substrate 109. The polysilicon electrode 3 contains impurities at a high concentration so as to have a resistance value enough to act as an electrode.

上記構成のＭＯＳトランジスタの製造方法の一例を以下に示す。
まず、ｎ型半導体基板１０６上に気相成長法等によりｎ^-エピタキシャル層１００を形成する。そして、そのｎ^-エピタキシャル層１００の表面を酸化してフィールド酸化膜を形成する。フィールド酸化膜を選択的にエッチングして、ｐ拡散領域１０１を形成するためのマスクを作製する。フィールド酸化膜をマスクとしてｎ^-エピタキシャル層１００の表面に対して不純物拡散を行い、ｐ拡散領域１０１を形成する。その後、フィールド酸化膜は除去され、緻密なゲート酸化膜１０３および酸化膜４が同一の工程で形成される。このゲート酸化膜１０３上にポリシリコン電極１０４が形成され、素子の形状に合わせてパターニングされる。また、上記のポリシリコン電極１０４を形成する工程と同時に、酸化膜４上にポリシリコン電極３が形成される。続いて、ポリシリコン電極１０４をマスクとして不純物を拡散させることで、ｐ拡散領域１０１表面の所定の領域にｎ⁺ソース領域１０２を形成し、ポリシリコン電極３をマスクとして不純物を拡散させることで、半導体基板１０９の表面にｎ⁺拡散領域１を形成する。従って、ｎ⁺ソース領域１０２およびｎ⁺拡散領域１は、互いにほぼ同じ深さおよび不純物濃度で形成されることになる。その後、ポリシリコン電極１０４、３を覆う絶縁膜を形成する。さらに、ｎ⁺ソース領域１０２およびｐ拡散領域１０１に電気的に接続するソース電極１１１を形成し、ｎ⁺拡散領域１に電気的に接続するアルミ電極２を形成する。 An example of a manufacturing method of the MOS transistor having the above configuration will be described below.
First, the n ⁻ epitaxial layer 100 is formed on the n-type semiconductor substrate 106 by vapor deposition or the like. Then, the surface of the n ⁻ epitaxial layer 100 is oxidized to form a field oxide film. The field oxide film is selectively etched to produce a mask for forming the p diffusion region 101. Impurity diffusion is performed on the surface of n ⁻ epitaxial layer 100 using the field oxide film as a mask to form p diffusion region 101. Thereafter, the field oxide film is removed, and a dense gate oxide film 103 and oxide film 4 are formed in the same process. A polysilicon electrode 104 is formed on the gate oxide film 103 and patterned in accordance with the shape of the element. Simultaneously with the step of forming the polysilicon electrode 104, the polysilicon electrode 3 is formed on the oxide film 4. Subsequently, by diffusing impurities using the polysilicon electrode 104 as a mask, an n ⁺ source region 102 is formed in a predetermined region on the surface of the p diffusion region 101, and by diffusing the impurities using the polysilicon electrode 3 as a mask, An n ⁺ diffusion region 1 is formed on the surface of the semiconductor substrate 109. Therefore, n ⁺ source region 102 and n ⁺ diffusion region 1 are formed with substantially the same depth and impurity concentration. Thereafter, an insulating film covering the polysilicon electrodes 104 and 3 is formed. Further, source electrode 111 electrically connected to n ⁺ source region 102 and p diffusion region 101 is formed, and aluminum electrode 2 electrically connected to n ⁺ diffusion region 1 is formed.

以下、図２〜図４を参照しながら、本実施形態におけるＥＱＲ構造について詳しく説明する。
図２（ａ）は、ＥＱＲ構造を構成するポリシリコン電極３を上方から見た模式図である。また、図２（ｂ）および図２（ｃ）は、それぞれ、図２（ａ）のＡ−Ａ断面およびＢ−Ｂ断面におけるＥＱＲ構造の断面図である。 Hereinafter, the EQR structure in the present embodiment will be described in detail with reference to FIGS.
FIG. 2A is a schematic view of the polysilicon electrode 3 constituting the EQR structure as viewed from above. 2B and 2C are cross-sectional views of the EQR structure in the AA cross section and the BB cross section in FIG. 2A, respectively.

ポリシリコン電極３は、図２（ａ）〜図２（ｃ）に示すように、櫛型状にパターニングされており、コンタクト部３ａ、フィールド部３ｂ、プレート部３ｃから構成される。ポリシリコン電極３を櫛型状に形成するためには、例えば、マスクパターンを対応する形状に設計する。コンタクト部３ａおよびフィールド部３ｂは、酸化膜４を介して半導体基板１０９の表面に沿って形成されている。コンタクト部３ａは、フィールド部３ｂから半導体チップの外周端に向かう方向に延びるように突出して形成される。また、コンタクト部３ａは、この実施例では、等間隔で設けられる。コンタクト部３ａの横幅Ｗ１とコンタクト部３ａを設ける間隔Ｗ２との比率は任意に調整可能であるが、本実施形態では、例えば、Ｗ１：Ｗ２＝１：１０程度としている。 As shown in FIGS. 2A to 2C, the polysilicon electrode 3 is patterned in a comb shape and includes a contact portion 3a, a field portion 3b, and a plate portion 3c. In order to form the polysilicon electrode 3 in a comb shape, for example, the mask pattern is designed in a corresponding shape. Contact portion 3 a and field portion 3 b are formed along the surface of semiconductor substrate 109 with oxide film 4 interposed therebetween. The contact portion 3a is formed so as to protrude from the field portion 3b in a direction toward the outer peripheral end of the semiconductor chip. Further, the contact portions 3a are provided at equal intervals in this embodiment. The ratio between the lateral width W1 of the contact portion 3a and the interval W2 at which the contact portion 3a is provided can be arbitrarily adjusted, but in this embodiment, for example, W1: W2 = 1: 10.

プレート部３ｃは、フィールド酸化膜５を介して半導体基板１０９の表面に平行な状態で、トランジスタセル（半導体セル）が形成される方向に向かって（すなわち、アクティブ領域に向かって）延びるように形成される。 The plate portion 3c is formed so as to extend in the direction parallel to the surface of the semiconductor substrate 109 via the field oxide film 5 in the direction in which transistor cells (semiconductor cells) are formed (that is, toward the active region). Is done.

アルミ電極２は、ｎ⁺拡散領域１に電気的に接続すると共に、ポリシリコン電極３のコンタクト部３ａと電気的に接続している。したがって、アルミ電極２およびポリシリコン電極３は、半導体チップの外周端において断続的に接続することになる。即ち、図２（ｂ）に示すＡ−Ａ断面では、アルミ電極２はポリシリコン電極３に接続している。これに対して図２（ｃ）に示すＢ−Ｂ断面では、コンタクト部３ａが形成されていないので、アルミ電極２はポリシリコン電極３に接続していない。 Aluminum electrode 2 is electrically connected to n ⁺ diffusion region 1 and electrically connected to contact portion 3 a of polysilicon electrode 3. Therefore, the aluminum electrode 2 and the polysilicon electrode 3 are intermittently connected at the outer peripheral end of the semiconductor chip. That is, the aluminum electrode 2 is connected to the polysilicon electrode 3 in the AA cross section shown in FIG. On the other hand, in the BB cross section shown in FIG. 2C, since the contact portion 3a is not formed, the aluminum electrode 2 is not connected to the polysilicon electrode 3.

図３は、ｎ⁺拡散領域１のパターンを示す図である。ここでは、半導体チップの端部領域を上方から見た状態を模式的に示しており、ポリシリコン電極３、アルミ電極２、絶縁膜等を省略している。また、図４は、本発明の実施形態および従来技術のＥＱＲ構造について比較する図である。図４（ａ）は本実施形態のコンタクト部３ａが形成されている部分におけるＥＱＲ構造の断面図（図２（ｂ）のＡ−Ａ断面に対応。）であり、図４（ｂ）は本実施形態のコンタクト部３ａが形成されていない部分におけるＥＱＲ構造の断面図（図２（ｃ）のＢ−Ｂ断面に対応。）であり、図４（ｃ）は従来技術のＥＱＲ構造の断面図（図６（ｂ）に対応。）である。ここでは、実施形態および従来技術において、ポリシリコン電極の形状以外は同じデザインルールに従ってＥＱＲ構造が形成されるものとする。 FIG. 3 is a diagram showing a pattern of the n ⁺ diffusion region 1. Here, a state in which the end region of the semiconductor chip is viewed from above is schematically shown, and the polysilicon electrode 3, the aluminum electrode 2, the insulating film, and the like are omitted. FIG. 4 is a diagram comparing the embodiment of the present invention and the prior art EQR structure. FIG. 4A is a cross-sectional view of the EQR structure (corresponding to the AA cross section in FIG. 2B) in the portion where the contact portion 3a of the present embodiment is formed, and FIG. It is sectional drawing (corresponding to the BB section of Drawing 2 (c)) in the part where contact part 3a of an embodiment is not formed, and Drawing 4 (c) is a sectional view of the prior art EQR structure (Corresponding to FIG. 6B). Here, in the embodiment and the prior art, the EQR structure is formed according to the same design rule except for the shape of the polysilicon electrode.

図３に示すように、ｎ⁺拡散領域１は、半導体基板１０９の表面領域の端部に沿って形成されている。ポリシリコン電極３をマスクとしてｎ⁺拡散領域１を形成する場合、ｎ⁺拡散領域１は櫛型状のポリシリコン電極３の形状に従って凹部１ａを有するように形成される。すなわち、本実施形態では、図４に示すように、ポリシリコン電極３のコンタクト部３ａが形成されている部分、つまり凹部１ａにおけるｎ⁺拡散領域１の幅Ｗ３は、コンタクト部３ａが形成されていない部分１ｂにおけるｎ⁺拡散領域１の幅Ｗ４よりも狭くなっているのである。ただし、凹部１ａの割合は、半導体基板１０９に形成されるｎ⁺拡散領域１全体に対してわずかであるため、ｎ⁺拡散領域１は広い幅Ｗ４を有する部分１ｂで支配される電位分布に従うことになり、チップ外周部の電位が安定して確保される。 As shown in FIG. 3, n ⁺ diffusion region 1 is formed along the end of the surface region of semiconductor substrate 109. When forming the n ⁺ diffusion region 1 a polysilicon electrode 3 as a mask, n ⁺ diffusion region 1 is formed to have a concave portion 1a according to the shape of the comb-like polysilicon electrode 3. That is, in the present embodiment, as shown in FIG. 4, the contact portion 3a of the polysilicon electrode 3 where the contact portion 3a is formed, that is, the width W3 of the n ⁺ diffusion region 1 in the recess 1a is formed. This is narrower than the width W4 of the n ⁺ diffusion region 1 in the non-existing portion 1b. However, since the ratio of the recess 1a is small with respect to the entire n ⁺ diffusion region 1 formed in the semiconductor substrate 109, the n ⁺ diffusion region 1 follows a potential distribution controlled by the portion 1b having a wide width W4. Thus, the potential at the outer periphery of the chip is stably secured.

図４（ａ）に示す本実施形態のＥＱＲ構造のＡ−Ａ断面と、図４（ｃ）に示す従来技術のＥＱＲ構造の断面とを比較すると、ポリシリコン電極３、１１３は互いに同じ形状であるが、上記のように本実施形態のｎ⁺拡散領域１の幅Ｗ３は従来技術のｎ⁺拡散領域１１１の幅Ｗ４よりも狭くなっていることがわかる。また、図４（ｂ）に示す本実施形態のＥＱＲ構造のＢ−Ｂ断面と、図４（ｃ）に示す従来技術のＥＱＲ構造の断面とを比較すると、ｎ⁺拡散領域１、１１１は互いに同じ幅Ｗ４を有しているが、本実施形態のポリシリコン電極３はＢ−Ｂ断面においてコンタクト部３ａを備えていないため、従来技術のＥＱＲ構造に比較して、ｎ⁺拡散領域１がポリシリコン電極３のフィールド部３ｂ側に近づいて形成されていることがわかる。 Comparing the AA cross section of the EQR structure of this embodiment shown in FIG. 4A with the cross section of the prior art EQR structure shown in FIG. 4C, the polysilicon electrodes 3 and 113 have the same shape. However, as described above, it can be seen that the width W3 of the n ⁺ diffusion region 1 of the present embodiment is narrower than the width W4 of the n ⁺ diffusion region 111 of the prior art. Further, when the BB cross section of the EQR structure of this embodiment shown in FIG. 4B is compared with the cross section of the prior art EQR structure shown in FIG. 4C, the n ⁺ diffusion regions 1 and 111 are Although the polysilicon electrode 3 of the present embodiment has the same width W4 but does not include the contact portion 3a in the BB cross section, the n ⁺ diffusion region 1 has a poly-type compared with the prior art EQR structure. It can be seen that the silicon electrode 3 is formed close to the field portion 3b side.

ＥＱＲ構造を構成するうえで必要な領域として、半導体基板上に酸化膜（絶縁膜）を挟んでポリシリコン電極（第２の電極）が形成される第１領域Ｒ１と、アルミ電極（第１の電極）とポリシリコン電極（第２の電極）とを電気的に接続するための第２領域Ｒ２と、ｎ⁺拡散領域（第１不純物拡散領域）が形成される第３領域Ｒ３と、が挙げられる。通常、ＥＱＲ構造のｎ⁺拡散領域は、ポリシリコン電極をマスクとして半導体基板上にｎ型の不純物を拡散することで形成されるのであるが、本実施形態ではｎ⁺拡散領域１を形成する際のマスクとなるポリシリコン電極３を、フィールド部３ｂとプレート部３ｃと当該フィールド部３ｂから突出する複数のコンタクト部３ａとからなる櫛型状のポリシリコン電極３としているので、コンタクト部３ａが設けられていない部分については、ｎ⁺拡散領域１が半導体セルの形成される方向に近づいて形成されることになる。即ち、ポリシリコン電極３を櫛型状にパターニングしてコンタクト部３ａを設ける部分と設けない部分とを作成することで、半導体装置の外周方向に第２領域Ｒ２（コンタクト部３ａに対応。）と第３領域Ｒ３（幅Ｗ４を有するｎ⁺拡散領域１に対応。）を分散配置した新規なＥＱＲ構造を形成したのである。本実施形態において、図４（ａ）で示される部分は、第１領域Ｒ１と第２領域Ｒ２を有する部分であり、図４（ｂ）で示される部分は、第１領域Ｒ１と第３領域Ｒ３を有する部分である。つまり、本実施形態のＥＱＲ構造では、第２領域Ｒ２と第３領域Ｒ３とを半導体装置の外周方向に重複させることによって、その幅を狭くしているのである。なお、フィールド部３ｂ及びプレート部３ｃは、従来技術のＥＱＲ構造と同じである。 As regions necessary for configuring the EQR structure, a first region R1 in which a polysilicon electrode (second electrode) is formed on a semiconductor substrate with an oxide film (insulating film) interposed therebetween, and an aluminum electrode (first electrode) Electrode) and a polysilicon electrode (second electrode), and a third region R3 in which an n ⁺ diffusion region (first impurity diffusion region) is formed. It is done. Normally, an n ⁺ diffusion region having an EQR structure is formed by diffusing an n-type impurity on a semiconductor substrate using a polysilicon electrode as a mask. In this embodiment, the n ⁺ diffusion region 1 is formed. Since the polysilicon electrode 3 serving as a mask is a comb-shaped polysilicon electrode 3 including a field portion 3b, a plate portion 3c, and a plurality of contact portions 3a protruding from the field portion 3b, the contact portion 3a is provided. For the portion not formed, the n ⁺ diffusion region 1 is formed close to the direction in which the semiconductor cells are formed. That is, by patterning the polysilicon electrode 3 in a comb shape to create a portion where the contact portion 3a is provided and a portion where the contact portion 3a is not provided, the second region R2 (corresponding to the contact portion 3a) in the outer peripheral direction of the semiconductor device. A new EQR structure in which the third region R3 (corresponding to the n ⁺ diffusion region 1 having the width W4) is dispersedly formed is formed. In the present embodiment, the portion shown in FIG. 4A is a portion having the first region R1 and the second region R2, and the portion shown in FIG. 4B is the first region R1 and the third region. This is a portion having R3. That is, in the EQR structure of this embodiment, the second region R2 and the third region R3 are overlapped in the outer peripheral direction of the semiconductor device, thereby reducing the width. The field portion 3b and the plate portion 3c are the same as the prior art EQR structure.

これに対して従来技術は、ＥＱＲ構造のすべての部分において、第１領域Ｒ１と第２領域Ｒ２と第３領域Ｒ３とが形成されているので、ＥＱＲ構造の幅はそれら各領域の幅の合計になっているのである。 On the other hand, in the conventional technique, since the first region R1, the second region R2, and the third region R3 are formed in all parts of the EQR structure, the width of the EQR structure is the sum of the widths of these regions. It has become.

このように、本実施形態の半導体装置では、従来技術と比較してＥＱＲ構造の幅が狭くなる。したがって、本実施形態のＥＱＲ構造を導入すれば、同じ大きさの半導体チップであれば、従来の構造に比較して、その半導体チップ全体に対するアクティブ領域が占める面積の割合を大きくすることができる。換言すれば、必要なアクティブ領域の面積を確保しながら、半導体チップのサイズを小さくできる。すなわち、本実施形態のＥＱＲ構造を備える半導体装置は、従来技術と比較して、面積効率が向上する。 Thus, in the semiconductor device of this embodiment, the width of the EQR structure is narrower than that of the conventional technique. Therefore, if the EQR structure of this embodiment is introduced, the ratio of the area occupied by the active region to the entire semiconductor chip can be increased as long as the semiconductor chip has the same size as compared with the conventional structure. In other words, the size of the semiconductor chip can be reduced while securing the necessary area of the active region. That is, the area efficiency of the semiconductor device having the EQR structure of the present embodiment is improved as compared with the prior art.

また、本実施形態のＥＱＲ構造を製造する工程は、基本的に、図６に示す従来の構造の場合と同じである。実施形態および従来技術の製造方法の差異は、櫛型状のポリシリコン電極３を形成するためのフォトマスクパターンが異なることのみである。したがって、本実施形態のＥＱＲ構造を製造するに当たって、従来技術と比べて製造工程が増えることはない。 Further, the process of manufacturing the EQR structure of the present embodiment is basically the same as that of the conventional structure shown in FIG. The only difference between the embodiment and the conventional manufacturing method is that the photomask pattern for forming the comb-shaped polysilicon electrode 3 is different. Therefore, in manufacturing the EQR structure of the present embodiment, the manufacturing process does not increase as compared with the conventional technique.

なお、本発明の半導体装置のＥＱＲ構造は、図１〜図３に示す構造に限定されるものではなく、例えば、図５に示すように、ｎ拡散領域１がｐ拡散領域１１の表面領域に形成されるようにしてもよい。この場合、ｐ拡散領域１１は、トランジスタセルのｐ拡散領域１０１と同じ工程で形成される。 The EQR structure of the semiconductor device of the present invention is not limited to the structure shown in FIGS. 1 to 3. For example, as shown in FIG. 5, the n diffusion region 1 is formed on the surface region of the p diffusion region 11. It may be formed. In this case, the p diffusion region 11 is formed in the same process as the p diffusion region 101 of the transistor cell.

また、上述の実施形態では、縦型のＭＯＳトランジスタを取り上げて説明したが、本発明は横型のトランジスタにも適用可能である。さらに、上述の実施形態では、ＭＯＳトランジスタを取り上げて説明したが、本発明はＩＧＢＴ等の他の半導体素子にも適用可能である。 In the above-described embodiment, the vertical MOS transistor has been described. However, the present invention can also be applied to a horizontal transistor. Furthermore, in the above-described embodiment, the MOS transistor has been described as an example, but the present invention can be applied to other semiconductor elements such as IGBTs.

本発明の実施形態の半導体装置の断面図である。It is sectional drawing of the semiconductor device of embodiment of this invention. （ａ）は、ＥＱＲを構成するポリシリコン電極の模式図、（ｂ）及び（ｃ）は、ＥＱＲの断面図である。(A) is the schematic diagram of the polysilicon electrode which comprises EQR, (b) And (c) is sectional drawing of EQR. ＥＱＲを構成するｎ拡散領域のパターンを示す図である。It is a figure which shows the pattern of the n spreading | diffusion area | region which comprises EQR. （ａ）はコンタクト部が形成されている部分における実施形態のＥＱＲ構造の断面図、（ｂ）はコンタクト部が形成されていない部分における実施形態のＥＱＲ構造の断面図、（ｃ）は従来技術のＥＱＲ構造の断面図である。(A) is a cross-sectional view of the EQR structure of the embodiment in a portion where the contact portion is formed, (b) is a cross-sectional view of the EQR structure of the embodiment in a portion where the contact portion is not formed, and (c) is a prior art. It is sectional drawing of this EQR structure. 本発明のＥＱＲの変形例を示す図である。It is a figure which shows the modification of EQR of this invention. （ａ）は半導体チップの表面パターンを示す図、（ｂ）は従来のＥＱＲ構造を示す図、（ｃ）は従来技術の課題を説明する図である。(A) is a figure which shows the surface pattern of a semiconductor chip, (b) is a figure which shows the conventional EQR structure, (c) is a figure explaining the subject of a prior art.

符号の説明Explanation of symbols

１ｎ⁺拡散領域
２アルミ電極
３ポリシリコン電極
３ａコンタクト部
３ｂフィールド部
３ｃプレート部
４酸化膜
５フィールド酸化膜
１１ｐ拡散領域
１００ｎ^-エピタキシャル層
１０１ｐ拡散領域
１０２ｎ⁺ソース領域
１０６ｎ型半導体基板
１０９半導体基板 1 n ⁺ diffusion region 2 aluminum electrode 3 polysilicon electrode 3a contact portion 3b field portion 3c plate portion 4 oxide film 5 field oxide film 11 p diffusion region 100 n ^- epitaxial layer 101 p diffusion region 102 n ⁺ source region 106 n-type semiconductor Substrate 109 Semiconductor substrate

Claims

半導体基板と、
前記半導体基板に形成される半導体セルと、
前記半導体基板の表面領域の外周端部に前記半導体セルを取り囲むようにリング状に形成される第１不純物拡散領域と、
前記第１不純物拡散領域に電気的に接続し、前記半導体セルを取り囲むようにリング状に形成される第１の電極と、
フィールド部と、前記フィールド部から前記半導体セルが形成される方向に向かって延びるプレート部と、前記フィールド部から前記半導体基板の外周端方向に突出する複数のコンタクト部とから構成され、前記半導体基板の表面上に絶縁膜を介して形成される第２の電極と、
を備え、
前記フィールド部は前記半導体セルを取り囲むようにリング状に形成され、
前記複数のコンタクト部は隣り合うコンタクト部同士が接触しないように間隔をおいて設けられ、
前記第１の電極と前記第２の電極とは前記複数のコンタクト部において電気的に接続されていることを特徴とする半導体装置。 A semiconductor substrate;
A semiconductor cell formed on the semiconductor substrate;
A first impurity diffusion region formed in a ring shape so as to surround the semiconductor cell at an outer peripheral end of a surface region of the semiconductor substrate;
A first electrode electrically connected to the first impurity diffusion region and formed in a ring shape so as to surround the semiconductor cell;
The semiconductor substrate comprises: a field portion; a plate portion extending from the field portion toward a direction in which the semiconductor cells are formed; and a plurality of contact portions protruding from the field portion toward an outer peripheral end of the semiconductor substrate. A second electrode formed on the surface of the substrate via an insulating film;
With
The field portion is formed in a ring shape so as to surround the semiconductor cell,
The plurality of contact portions are provided at intervals so that adjacent contact portions do not contact each other,
The semiconductor device, wherein the first electrode and the second electrode are electrically connected at the plurality of contact portions.

前記隣り合うコンタクト部の間隔は、前記コンタクト部の横幅より大きく形成されている
ことを特徴とする請求項１に記載の半導体装置。 The semiconductor device according to claim 1, wherein an interval between the adjacent contact portions is formed larger than a lateral width of the contact portions.

前記第１の電極は金属で形成され、前記第２の電極はポリシリコンで形成されている
ことを特徴とする請求項１または２に記載の半導体装置。 The semiconductor device according to claim 1, wherein the first electrode is made of metal, and the second electrode is made of polysilicon.

前記半導体基板は、第１の導電型の第１基板と、前記第１基板上に形成される第１の導電型のエピタキシャル層とを備えており、
前記半導体セルは、前記エピタキシャル層の表面領域に形成される第２の導電型のセル拡散領域と、前記セル拡散領域の表面領域に形成される第１の導電型のソース領域と、前記セル拡散領域およびソース領域に電気的に接続するソース電極と、前記セル拡散領域の上方において、絶縁膜を介して、前記ソース領域と対向する領域から前記エピタキシャル層と対向する領域にまで延びるゲート電極と、前記半導体基板の裏面に形成されるドレイン電極とを備えており、
前記第１不純物拡散領域は、前記半導体基板の表面領域の外周端部に前記セル拡散領域およびソース領域を取り囲むようにリング状に形成される第１の導電型の不純物拡散領域であり、
前記第１電極は、前記第１不純物拡散領域に電気的に接続し、前記セル拡散領域およびソース領域を取り囲むようにリング状に形成される電極であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。 The semiconductor substrate includes a first conductive type first substrate and a first conductive type epitaxial layer formed on the first substrate;
The semiconductor cell includes a second conductivity type cell diffusion region formed in a surface region of the epitaxial layer, a first conductivity type source region formed in a surface region of the cell diffusion region, and the cell diffusion. A source electrode electrically connected to the region and the source region; a gate electrode extending from the region facing the source region to the region facing the epitaxial layer via an insulating film above the cell diffusion region; A drain electrode formed on the back surface of the semiconductor substrate,
The first impurity diffusion region is a first conductivity type impurity diffusion region formed in a ring shape so as to surround the cell diffusion region and the source region at an outer peripheral end of a surface region of the semiconductor substrate,
4. The electrode according to claim 1, wherein the first electrode is an electrode that is electrically connected to the first impurity diffusion region and is formed in a ring shape so as to surround the cell diffusion region and the source region. The semiconductor device according to any one of the above.

前記第１不純物拡散領域は、前記半導体基板の表面領域の外周端部に前記半導体セルを取り囲むようにリング状に形成された第２の導電型の第２不純物拡散領域の表面領域における外周端部に形成されている
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。 The first impurity diffusion region is an outer peripheral end portion in a surface region of a second impurity diffusion region of a second conductivity type formed in a ring shape so as to surround the semiconductor cell at an outer peripheral end portion of the surface region of the semiconductor substrate. The semiconductor device according to claim 1, wherein the semiconductor device is formed as follows.

前記ソース領域および第１不純物拡散領域は、互いに同じ深さおよび同じ不純物濃度で形成されている
ことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。 The semiconductor device according to claim 1, wherein the source region and the first impurity diffusion region are formed with the same depth and the same impurity concentration.