JP5241268B2 - Dynamically reconfigurable computing device and semiconductor device - Google Patents

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Description

この発明は、動的に演算回路を構成することのできる動的再構成可能演算装置に関するものである。   The present invention relates to a dynamically reconfigurable arithmetic device capable of dynamically configuring an arithmetic circuit.

従来の動的再構成可能演算装置として、ＤＳＰ（Digital Signal Processor）のような汎用性と、専用回路のような高い性能を併せ持つことのできる動的再構成デバイスがあった。このような従来の動的再構成デバイスでは、演算ユニットであるＡＬＵ（Arithmetic Logic Unit）と、ＤＭＵ（Data Management Unit）、レジスタファイル、バスセレクタ、命令メモリなどが含まれるプロセッサエレメント（ＰＥ）を２次元アレイ状に並べている。そして、命令メモリ内に格納された個々の命令コードにより、ＡＬＵ／ＤＭＵで実行されるべき演算や、ＰＥ間の接続関係を指定していた（例えば、非特許文献１参照）。   As a conventional dynamic reconfigurable arithmetic device, there has been a dynamic reconfigurable device capable of having both versatility such as a DSP (Digital Signal Processor) and high performance such as a dedicated circuit. In such a conventional dynamic reconfiguration device, an arithmetic unit ALU (Arithmetic Logic Unit) and two processor elements (PE) including a DMU (Data Management Unit), a register file, a bus selector, an instruction memory, and the like are provided. They are arranged in a dimensional array. And the operation which should be performed by ALU / DMU and the connection relationship between PE were specified by each instruction code stored in the instruction memory (for example, refer nonpatent literature 1).

本村正人、若林一敏、粟島亨、戸井崇雄著、「ＤＲＰのデバイス・アーキテクチャ」、ＣＱ出版、Ｄｅｓｉｇｎ Ｗａｖｅ Ｍａｇａｚｉｎｅ ２００４年８月号、ｐ．６２−６８Masato Motomura, Kazutoshi Wakabayashi, Satoshi Samejima, Takao Toi, “Device Architecture of DRP”, CQ Publishing, Design Wave Magazine August 2004, p. 62-68

しかしながら、上記従来の動的再構成可能演算装置のように、ＡＬＵを含む複数のプロセッサエレメントの組み合わせで構成する場合、多様なアプリケーションを実現できる柔軟性がある反面、回路規模が大きくなってしまう問題があり、また、アプリケーションによっては、多種多様な処理が必要ではないものもあるため面積効率が悪くなるという問題があった。   However, when configured with a combination of a plurality of processor elements including an ALU as in the above-described conventional dynamic reconfigurable arithmetic device, there is a problem that a variety of applications can be realized, but the circuit scale increases. In addition, depending on the application, there is a problem that the area efficiency is deteriorated because there are some applications that do not require various kinds of processing.

この発明は上記のような課題を解決するためになされたもので、面積効率の高い動的再構成可能演算装置を得ることを目的とする。   The present invention has been made to solve the above-described problems, and an object of the present invention is to obtain a dynamic reconfigurable arithmetic device with high area efficiency.

この発明に係る動的再構成可能演算装置は、それぞれが、２入力の値の論理演算を行う複数の第１論理演算ユニットと、複数の第１論理演算ユニットの出力のうち二つの出力を入力として論理演算を行う複数の第２論理演算ユニットと、複数の第２論理演算ユニットの出力のうち二つの出力を入力として論理演算を行う複数の第３論理演算ユニットと、複数の第３論理演算ユニットの二つの出力を入力として論理演算を行う第４論理演算ユニットと、複数の第１論理演算ユニットの出力のうち一つの出力と複数の第２論理演算ユニットの出力のうち一つの出力とを選択する複数の第１接続選択手段と、複数の第１論理演算ユニットの出力のうち一つの出力と複数の第２論理演算ユニットの出力のうち一つの出力と複数の第３論理演算ユニットの出力のうち一つの出力とを選択する第２接続選択手段と、複数の第１論理演算ユニットの出力のうち一つの出力と複数の第２論理演算ユニットの出力のうち一つの出力と複数の第３論理演算ユニットの出力のうち一つの出力と第４論理演算ユニットの出力とを選択する第３接続選択手段とを備え、論理演算ユニットは、複数種類の論理演算素子と、当該複数種類の論理演算素子の出力のうち一つの出力を論理演算ユニットの出力として選択する接続選択手段とを備えたことを特徴とするものである。 The dynamic reconfigurable arithmetic device according to the present invention inputs a plurality of first logical arithmetic units each performing a logical operation of two-input values and two outputs of the outputs of the plurality of first logical arithmetic units. A plurality of second logic operation units that perform logic operations, a plurality of third logic operation units that perform logic operations using two outputs of the outputs of the plurality of second logic operation units as inputs, and a plurality of third logic operations A fourth logical operation unit that performs a logical operation using the two outputs of the unit as an input, and one output among a plurality of first logical operation units and one output among a plurality of second logical operation units. A plurality of first connection selecting means to select, one output among the outputs of the plurality of first logic operation units, one output among the outputs of the plurality of second logic operation units, and a plurality of third logic operation units Second connection selecting means for selecting one of the outputs; one output among the outputs of the plurality of first logic operation units; one output among the outputs of the plurality of second logic operation units; And a third connection selection means for selecting one of the outputs of the three logical operation units and the output of the fourth logical operation unit. The logical operation unit includes a plurality of types of logic operation elements and the plurality of types of logic operations. Connection selection means for selecting one of the outputs of the arithmetic elements as the output of the logical operation unit is provided .

この発明の動的再構成可能演算装置は、複数の第１論理演算ユニットと、複数の第２論理演算ユニットと、複数の第３論理演算ユニットと、第４論理演算ユニットとをツリー状に接続し、これらの論理演算ユニットの出力を、複数の第１接続選択手段と、第２接続選択手段と、第３接続選択手段とによって選択的に切り替えるようにしたので、例えば、８並列の１段の論理演算、４並列の２段の論理演算、２並列の３段の論理演算、４段の論理演算といった論理演算が選択的に実行でき、論理演算に特化した面積効率の高い動的再構成可能演算装置を得ることができる。また、論理演算ユニットは、複数種類の論理演算素子と、複数種類の論理演算素子の出力のうち一つの出力を論理演算ユニットの出力として選択する接続選択手段とを備えたので、種々の演算を行う動的再構成可能演算装置を容易に実現することができる。
The dynamic reconfigurable arithmetic device according to the present invention connects a plurality of first logic operation units, a plurality of second logic operation units, a plurality of third logic operation units, and a fourth logic operation unit in a tree shape. Since the outputs of these logical operation units are selectively switched by a plurality of first connection selection means, second connection selection means, and third connection selection means, for example, one stage in 8 parallels Logic operations such as 4-parallel 2-stage logic operations, 2-parallel 3-stage logic operations, 4-stage logic operations can be selectively executed, and area-specific dynamic re-operation specialized for logic operations A configurable computing device can be obtained. In addition, the logical operation unit includes a plurality of types of logical operation elements and connection selection means for selecting one of the outputs of the plurality of types of logical operation elements as the output of the logical operation unit. It is possible to easily realize a dynamic reconfigurable arithmetic device to be performed.

実施の形態１．
図１は、この発明の実施の形態１による動的再構成可能演算装置を示す構成図である。
図において、動的再構成可能演算装置は、論理演算ユニット１００〜１０７，２００〜２０３，３００，３０１，４００、セレクタ５００〜５０３を備えており、これらがツリー状に構成されている。論理演算ユニット１００〜１０７，２００〜２０３，３００，３０１，４００は、それぞれが２入力の論理演算ユニットであり、外部から与えられるセレクト信号ｓｅｌ１００〜ｓｅｌ１０７、ｓｅｌ２００〜ｓｅｌ２０３、ｓｅｌ３００、ｓｅｌ３０１、ｓｅｌ４００に基づいて、それぞれ論理演算ユニット内に備えた複数種類の論理演算素子の出力をそれぞれの論理演算ユニットの出力として選択するように構成されている（論理演算ユニット内の構成については後述する）。ここで、論理演算ユニット１００〜１０７が第１論理演算ユニットに対応し、論理演算ユニット２００〜２０３が第２論理演算ユニット、論理演算ユニット３００，３０１が第３論理演算ユニット、論理演算ユニット４００が第４論理演算ユニットに対応している。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing a dynamically reconfigurable arithmetic device according to Embodiment 1 of the present invention.
In the figure, the dynamically reconfigurable arithmetic unit includes logical arithmetic units 100 to 107, 200 to 203, 300, 301, and 400, and selectors 500 to 503, which are configured in a tree shape. Each of the logical operation units 100 to 107, 200 to 203, 300, 301, and 400 is a two-input logical operation unit, and is based on select signals sel100 to sel107, sel200 to sel203, sel300, sel301, and sel400 given from the outside. Thus, the outputs of a plurality of types of logic operation elements provided in the respective logic operation units are selected as the outputs of the respective logic operation units (the configuration in the logic operation unit will be described later). Here, the logical operation units 100 to 107 correspond to the first logical operation unit, the logical operation units 200 to 203 are the second logical operation unit, the logical operation units 300 and 301 are the third logical operation unit, and the logical operation unit 400 is the logical operation unit 400. This corresponds to the fourth logical operation unit.

論理演算ユニット１００には、入力データ１００ａと入力データ１００ｂが入力されるように構成されている。同様に、論理演算ユニット１０１には、入力データ１０１ａと入力データ１０１ｂが、論理演算ユニット１０２には、入力データ１０２ａと入力データ１０２ｂが、論理演算ユニット１０３には、入力データ１０３ａと入力データ１０３ｂが、論理演算ユニット１０４には、入力データ１０４ａと入力データ１０４ｂが、論理演算ユニット１０５には、入力データ１０５ａと入力データ１０５ｂが、論理演算ユニット１０６には、入力データ１０６ａと入力データ１０６ｂが、論理演算ユニット１０７には、入力データ１０７ａと入力データ１０７ｂが、それぞれ接続される。出力１００ｃ〜１０７ｃは、それぞれ、論理演算ユニット１００〜１０７の出力である。   The logical operation unit 100 is configured to receive input data 100a and input data 100b. Similarly, the logical operation unit 101 has input data 101a and input data 101b, the logical operation unit 102 has input data 102a and input data 102b, and the logical operation unit 103 has input data 103a and input data 103b. The logical operation unit 104 has input data 104a and input data 104b, the logical operation unit 105 has input data 105a and input data 105b, and the logical operation unit 106 has input data 106a and input data 106b. Input data 107a and input data 107b are connected to the arithmetic unit 107, respectively. The outputs 100c to 107c are outputs of the logical operation units 100 to 107, respectively.

論理演算ユニット２００には、論理演算ユニット１００の出力１００ｃと論理演算ユニット１０１の出力１０１ｃが入力される。同様に、論理演算ユニット２０１には、論理演算ユニット１０２の出力１０２ｃと論理演算ユニット１０３の出力１０３ｃが、論理演算ユニット２０２には、論理演算ユニット１０４の出力１０４ｃと論理演算ユニット１０５の出力１０５ｃが、論理演算ユニット２０３には、論理演算ユニット１０６の出力１０６ｃと論理演算ユニット１０７の出力１０７ｃが、それぞれ接続される。出力２００ａ〜２０３ａは、それぞれ、論理演算ユニット２００〜２０３の出力である。   The logical operation unit 200 receives the output 100 c of the logical operation unit 100 and the output 101 c of the logical operation unit 101. Similarly, the logical operation unit 201 has an output 102c of the logical operation unit 102 and an output 103c of the logical operation unit 103, and the logical operation unit 202 has an output 104c of the logical operation unit 104 and an output 105c of the logical operation unit 105. The logical operation unit 203 is connected to the output 106c of the logical operation unit 106 and the output 107c of the logical operation unit 107, respectively. The outputs 200a to 203a are the outputs of the logical operation units 200 to 203, respectively.

論理演算ユニット３００には、論理演算ユニット２００の出力２００ａと論理演算ユニット２０１の出力２０１ａが入力される。同様に、論理演算ユニット３０１には、論理演算ユニット２０２の出力２０２ａと論理演算ユニット２０３の出力２０３ａが入力される。出力３００ａ，３０１ａは、それぞれ論理演算ユニット３００，３０１の出力である。
論理演算ユニット４００には、論理演算ユニット３００の出力３００ａと論理演算ユニット３０１の出力３０１ａが入力される。出力４００ａは、論理演算ユニット４００の出力である。 The logical operation unit 300 receives the output 200a of the logical operation unit 200 and the output 201a of the logical operation unit 201. Similarly, the logical operation unit 301 receives the output 202a of the logical operation unit 202 and the output 203a of the logical operation unit 203. Outputs 300a and 301a are outputs of the logical operation units 300 and 301, respectively.
The logical operation unit 400 receives the output 300a of the logical operation unit 300 and the output 301a of the logical operation unit 301. The output 400a is an output of the logical operation unit 400.

セレクタ５００は、２ｔｏ１セレクタであり、外部から与えられる１ビットのセレクト信号ｓｅｌ５００に基づいて、論理演算ユニット２００の出力２００ａと論理演算ユニット１０４の出力１０４ｃのうち一方を選択するように構成されている。同様に、セレクタ５０１は、セレクト信号ｓｅｌ５０１に基づいて、論理演算ユニット２０１の出力２０１ａと論理演算ユニット１０５の出力１０５ｃのうち一方を選択する。出力５００ａ，５０１ａは、セレクタ５００，５０１の選択出力である。また、これらセレクタ５００，５０１が第１接続選択手段に対応している。   The selector 500 is a 2to1 selector and is configured to select one of the output 200a of the logical operation unit 200 and the output 104c of the logical operation unit 104 based on a 1-bit select signal sel500 given from the outside. . Similarly, the selector 501 selects one of the output 201 a of the logical operation unit 201 and the output 105 c of the logical operation unit 105 based on the select signal sel 501. Outputs 500a and 501a are selection outputs of the selectors 500 and 501. These selectors 500 and 501 correspond to first connection selection means.

セレクタ５０２は、３ｔｏ１セレクタであり、外部から与えられる２ビットのセレクト信号ｓｅｌ５０２に基づいて、論理演算ユニット３００の出力３００ａ、論理演算ユニット２０２の出力２０２ａ、論理演算ユニット１０６の出力１０６ｃのうちいずれかを選択するように構成されている。出力５０２ａは、セレクタ５０２の出力である。セレクタ５０３は、４ｔｏ１セレクタであり、外部から与えられる２ビットのセレクト信号ｓｅｌ５０３に基づいて、論理演算ユニット４００の出力４００ａ、論理演算ユニット３０１の出力３０１ａ、論理演算ユニット２０３の出力２０３ａ、論理演算ユニット１０７の出力１０７ｃのうちいずれかを選択するように構成されている。出力５０３ａは、セレクタ５０３の出力である。また、セレクタ５０２が第２接続選択手段に、セレクタ５０３が第３接続選択手段に対応している。   The selector 502 is a 3to1 selector, and based on a 2-bit select signal sel 502 given from the outside, one of the output 300a of the logical operation unit 300, the output 202a of the logical operation unit 202, and the output 106c of the logical operation unit 106 is selected. Is configured to select. An output 502 a is an output of the selector 502. The selector 503 is a 4to1 selector, and based on a 2-bit select signal sel 503 given from outside, the output 400a of the logical operation unit 400, the output 301a of the logical operation unit 301, the output 203a of the logical operation unit 203, and the logical operation unit One of the 107 outputs 107c is selected. The output 503a is the output of the selector 503. The selector 502 corresponds to the second connection selection unit, and the selector 503 corresponds to the third connection selection unit.

図２は、論理演算ユニット１００〜１０７，２００〜２０３，３００，３０１，４００の内部の構成を示す図である。すなわち、図２に示す論理演算ユニット１が図１の各論理演算ユニット１００〜１０７，２００〜２０３，３００，３０１，４００に対応し、図２中のセレクト信号ＳＥＬが、図１におけるセレクト信号ｓｅｌ１００〜１０７，２００〜２０３，３００，３０１，４００に対応している。   FIG. 2 is a diagram illustrating an internal configuration of the logical operation units 100 to 107, 200 to 203, 300, 301, and 400. That is, the logical operation unit 1 shown in FIG. 2 corresponds to each of the logical operation units 100 to 107, 200 to 203, 300, 301, and 400 in FIG. 1, and the select signal SEL in FIG. To 107, 200 to 203, 300, 301, 400.

論理演算ユニット１は、ＮＯＴ演算子２、２入力ＥＸＯＲ演算子３、２入力ＯＲ演算子４、２入力ＡＮＤ演算子５、セレクタ６を備えている。ＮＯＴ演算子２は、入力データＩＮＢの否定を演算し、出力２ａを出力する。２入力ＥＸＯＲ演算子３は、入力データＩＮＡと入力データＩＮＢの排他的論理和を演算し、出力３ａを出力する。２入力ＯＲ演算子４は、入力データＩＮＡと入力データＩＮＢの論理和を演算し、出力４ａを出力する。２入力ＡＮＤ演算子５は、入力データＩＮＡと入力データＩＮＢの論理積を演算し、出力５ａを出力する。セレクタ６は、４ｔｏ１のセレクタであり、外部から与えられる２ビットのセレクト信号ＳＥＬに基づいて、上記演算子出力２ａ〜５ａを選択し、論理演算ユニット１の出力として出力ＯＵＴを出力する。   The logical operation unit 1 includes a NOT operator 2, a 2-input EXOR operator 3, a 2-input OR operator 4, a 2-input AND operator 5, and a selector 6. The NOT operator 2 calculates negation of the input data INB and outputs an output 2a. The 2-input EXOR operator 3 calculates an exclusive OR of the input data INA and the input data INB and outputs an output 3a. The 2-input OR operator 4 calculates a logical sum of the input data INA and the input data INB, and outputs an output 4a. The 2-input AND operator 5 calculates the logical product of the input data INA and the input data INB, and outputs an output 5a. The selector 6 is a 4to1 selector, selects the operator outputs 2a to 5a based on a 2-bit select signal SEL given from the outside, and outputs an output OUT as an output of the logical operation unit 1.

このように構成された動的再構成可能演算装置では、入力データ１００ａと１００ｂが入力された論理演算ユニット１００からは、外部から入力される２ビットのセレクト信号ｓｅｌ１００により選択された論理演算出力１００ｃが得られる。同様に、入力データ１０１ａと１０１ｂが入力された論理演算ユニット１０１からは、セレクト信号ｓｅｌ１０１により選択された論理演算出力１０１ｃが得られ、入力データ１０２ａと１０２ｂが入力された論理演算ユニット１０２からは、セレクト信号ｓｅｌ１０２により選択された論理演算出力１０２ｃが得られ、入力データ１０３ａと１０３ｂが入力された論理演算ユニット１０３からは、セレクト信号ｓｅｌ１０３により選択された論理演算出力１０３ｃが得られ、入力データ１０４ａと１０４ｂが入力された論理演算ユニット１０４からは、セレクト信号ｓｅｌ１０４により選択された論理演算出力１０４ｃが得られ、入力データ１０５ａと１０５ｂが入力された論理演算ユニット１０５からは、セレクト信号ｓｅｌ１０５により選択された論理演算出力１０５ｃが得られ、入力データ１０６ａと１０６ｂが入力された論理演算ユニット１０６からは、セレクト信号ｓｅｌ１０６により選択された論理演算出力１０６ｃが得られ、入力データ１０７ａと１０７ｂが入力された論理演算ユニット１０７からは、セレクト信号ｓｅｌ１０７により選択された論理演算出力１０７ｃが得られる。   In the dynamically reconfigurable arithmetic unit configured as described above, the logical operation output 100c selected by the 2-bit select signal sel100 input from the outside from the logical operation unit 100 to which the input data 100a and 100b are input. Is obtained. Similarly, from the logical operation unit 101 to which the input data 101a and 101b are input, the logical operation output 101c selected by the select signal sel101 is obtained, and from the logical operation unit 102 to which the input data 102a and 102b are input, The logic operation output 102c selected by the select signal sel102 is obtained, and the logic operation unit 103 to which the input data 103a and 103b are input obtains the logic operation output 103c selected by the select signal sel103, and the input data 104a and The logical operation unit 104 selected by the select signal sel 104 is obtained from the logical operation unit 104 to which 104b is input, and the select signal sel 105 is used from the logical operation unit 105 to which the input data 105a and 105b are input. The selected logical operation output 105c is obtained, and from the logical operation unit 106 to which the input data 106a and 106b are input, the logical operation output 106c selected by the select signal sel 106 is obtained, and the input data 107a and 107b are input. From the logical operation unit 107, the logical operation output 107c selected by the select signal sel107 is obtained.

続いて、論理演算ユニット１００，１０１で得られた論理演算出力１００ｃと１０１ｃが論理演算ユニット２００に入力され、２ビットのセレクト信号ｓｅｌ２００により選択された論理演算出力１００ｃと１０１ｃの論理演算出力２００ａが得られる。同様に、論理演算ユニット１０２，１０３で得られた論理演算出力１０２ｃと１０３ｃが入力された論理演算ユニット２０１からは、セレクト信号ｓｅｌ２０１により選択された論理演算出力１０２ｃと１０３ｃの論理演算出力２０１ａが得られ、論理演算ユニット１０４，１０５で得られた論理演算出力１０４ｃと１０５ｃが入力された論理演算ユニット２０２からは、セレクト信号ｓｅｌ２０２により選択された論理演算出力１０４ｃと１０５ｃの論理演算出力２０２ａが得られ、論理演算ユニット１０６，１０７で得られた論理演算出力１０６ｃと１０７ｃが入力された論理演算ユニット２０３からは、セレクト信号ｓｅｌ２０３により選択された論理演算出力１０６ｃと１０７ｃの論理演算出力２０３ａが得られる。   Subsequently, the logical operation outputs 100c and 101c obtained by the logical operation units 100 and 101 are input to the logical operation unit 200, and the logical operation outputs 100c and 101c selected by the 2-bit select signal sel200 are obtained. can get. Similarly, from the logical operation unit 201 to which the logical operation outputs 102c and 103c obtained by the logical operation units 102 and 103 are input, the logical operation output 201a of the logical operation outputs 102c and 103c selected by the select signal sel201 is obtained. From the logical operation unit 202 to which the logical operation outputs 104c and 105c obtained by the logical operation units 104 and 105 are inputted, the logical operation output 202a of the logical operation outputs 104c and 105c selected by the select signal sel202 is obtained. From the logical operation unit 203 to which the logical operation outputs 106c and 107c obtained by the logical operation units 106 and 107 are input, the logical operation output 203a of the logical operation outputs 106c and 107c selected by the select signal sel203 is obtained.

続いて、論理演算ユニット２００，２０１で得られた論理演算出力２００ａと２０１ａが論理演算ユニット３００に入力され、２ビットのセレクト信号ｓｅｌ３００により選択された論理演算出力２００ａと２０１ａの論理演算出力３００ａが得られる。同様に、論理演算ユニット２０２，２０３で得られた論理演算出力２０２ａと２０３ａが入力された論理演算ユニット３０１からは、セレクト信号ｓｅｌ３０１により選択された論理演算出力２０２ａと２０３ａの論理演算出力３０１ａが得られる。   Subsequently, the logical operation outputs 200a and 201a obtained by the logical operation units 200 and 201 are input to the logical operation unit 300, and the logical operation outputs 200a and 201a selected by the 2-bit select signal sel300 are obtained. can get. Similarly, from the logical operation unit 301 to which the logical operation outputs 202a and 203a obtained by the logical operation units 202 and 203 are input, the logical operation output 301a of the logical operation outputs 202a and 203a selected by the select signal sel301 is obtained. It is done.

続いて、論理演算ユニット３００，３０１で得られた論理演算出力３００ａと３０１ａが論理演算ユニット４００に入力され、２ビットのセレクト信号ｓｅｌ４００により選択された論理演算出力３００ａと３０１ａの論理演算出力４００ａが得られる。   Subsequently, the logical operation outputs 300a and 301a obtained by the logical operation units 300 and 301 are input to the logical operation unit 400, and the logical operation outputs 300a and 301a selected by the 2-bit select signal sel400 are output. can get.

また、上記演算で得られた論理演算出力２００ａと１０４ｃがセレクタ５００に入力され、外部から入力される１ビットのセレクト信号ｓｅｌ５００により選択され、セレクタ出力５００ａが得られる。同様に、論理演算出力２０１ａと１０５ｃが入力されたセレクタ５０１からは、１ビットのセレクト信号ｓｅｌ５０１により選択されたセレクタ出力５０１ａが得られ、論理演算出力３００ａ，２０２ａ，１０６ｃが入力されたセレクタ５０２からは、２ビットのセレクト信号ｓｅｌ５０２により選択されたセレクタ出力５０２ａが得られ、論理演算出力４００ａ，３０１ａ，２０３ａ，１０７ｃが入力されたセレクタ５０３からは、２ビットのセレクト信号ｓｅｌ５０３により選択されたセレクタ出力５０３ａが得られる。
なお、以上の演算で得られた論理演算出力１００ｃ，１０１ｃ，１０２ｃ，１０３ｃ，セレクタ出力５０１ａ〜５０３ａは、いずれも外部に出力することができる。 Further, the logical operation outputs 200a and 104c obtained by the above operation are input to the selector 500 and selected by a 1-bit select signal sel500 input from the outside, and a selector output 500a is obtained. Similarly, a selector output 501a selected by a 1-bit select signal sel501 is obtained from the selector 501 to which the logical operation outputs 201a and 105c are input, and from the selector 502 to which the logical operation outputs 300a, 202a, and 106c are input. The selector output 502a selected by the 2-bit select signal sel502 is obtained, and the selector output selected by the 2-bit select signal sel503 is received from the selector 503 to which the logical operation outputs 400a, 301a, 203a, 107c are input. 503a is obtained.
Note that the logical operation outputs 100c, 101c, 102c, and 103c and the selector outputs 501a to 503a obtained by the above operations can be output to the outside.

次に、実施の形態１の動的再構成可能演算装置における１２８ビット排他的論理和演算を行う場合の具体例について説明する。
図３−１および図３−２は、８並列排他的論理和演算時の回路構成を示す説明図である。
１つの論理演算ユニットで１６ビットの演算ができるものとすると、１２８ビットの２入力論理演算を行うためには、論理演算ユニットが８並列で必要となる。１２８ビットの２入力をＩＮＡとＩＮＢとすると、論理演算ユニット１００の一方の入力１００ａにＩＮＡの１１２〜１２７ビット目を入力し、もう一方の入力１００ｂにＩＮＢの１１２〜１２７ビット目を入力する。なお、図中、例えば［１２７：１１２］が１１２〜１２７ビット目のデータといったように、［ｂ：ａ］がａ〜ｂビット目のデータを表している。同様に、論理演算ユニット１０１の入力１０１ａと１０１ｂにはそれぞれＩＮＡとＩＮＢの９６〜１１１ビット目を入力し、論理演算ユニット１０２の入力１０２ａと１０２ｂにはそれぞれＩＮＡとＩＮＢの８０〜９５を入力し、論理演算ユニット１０３の入力１０３ａと１０３ｂにはそれぞれＩＮＡとＩＮＢの６４〜７９を入力し、論理演算ユニット１０４の入力１０４ａと１０４ｂにはそれぞれＩＮＡとＩＮＢの４８〜６３を入力し、論理演算ユニット１０５の入力１０５ａと１０５ｂにはそれぞれＩＮＡとＩＮＢの３２〜４７ビット目を入力し、論理演算ユニット１０６の入力１０６ａと１０６ｂにはそれぞれＩＮＡとＩＮＢの１６〜３１ビット目を入力し、論理演算ユニット１０７の入力１０７ａと１０７ｂにはそれぞれＩＮＡとＩＮＢの０〜１５ビット目を入力する。 Next, a specific example in the case of performing a 128-bit exclusive OR operation in the dynamically reconfigurable arithmetic device of the first embodiment will be described.
FIGS. 3A and 3B are explanatory diagrams illustrating a circuit configuration at the time of 8-parallel exclusive OR operation.
Assuming that a single logical operation unit can perform a 16-bit operation, in order to perform a 128-bit 2-input logical operation, 8 logical operation units are required in parallel. Assuming that the two 128-bit inputs are INA and INB, the 112th to 127th bits of INA are input to one input 100a of the logical operation unit 100, and the 112th to 127th bits of INB are input to the other input 100b. In the figure, [b: a] represents the data of the a to b bits, for example, [127: 112] is the data of the 112th to 127th bits. Similarly, the 96th to 111th bits of INA and INB are input to the inputs 101a and 101b of the logical operation unit 101, respectively, and 80 to 95 of INA and INB are input to the inputs 102a and 102b of the logical operation unit 102, respectively. INA and INB 64 to 79 are input to the inputs 103a and 103b of the logical operation unit 103, respectively, and INA and INB 48 to 63 are input to the inputs 104a and 104b of the logical operation unit 104, respectively. The INA and INB bits 32 to 47 are input to the 105 inputs 105a and 105b, respectively, and the 16th to 31st bits of INA and INB are input to the inputs 106a and 106b of the logic operation unit 106, respectively. 107 inputs 107a and 107b are respectively INA and I. To enter a 0-15 bit of B.

また、論理演算ユニット１００〜１０７において、それぞれＥＸＯＲ演算子の出力を選択するようにセレクト信号ｓｅｌ１００〜１０７を設定することで、論理演算ユニット１００の出力１００ｃからは、ＩＮＡとＩＮＢの排他的論理和演算出力ＯＵＴの１１２〜１２７ビット目が出力される。同様に、論理演算ユニット１０１の出力１０１ｃからはＯＵＴの９６〜１１１ビット目が出力され、論理演算ユニット１０２の出力１０２ｃからはＯＵＴの８０〜９５ビット目が出力され、論理演算ユニット１０３の出力１０３ｃからはＯＵＴの６４〜７９ビット目が出力され、論理演算ユニット１０４の出力１０４ｃからはＯＵＴの４８〜６３ビット目が出力され、論理演算ユニット１０５の出力１０５ｃからはＯＵＴの３２〜４７ビット目が出力され、論理演算ユニット１０６の出力１０６ｃからはＯＵＴの１６〜３１ビット目が出力され、論理演算ユニット１０７の出力１０７ｃからはＯＵＴの０〜１５ビット目が出力される。   In addition, by setting the select signals sel100 to 107 so as to select the output of the EXOR operator in the logical operation units 100 to 107, respectively, the exclusive OR of INA and INB is output from the output 100c of the logical operation unit 100. The 112th to 127th bits of the calculation output OUT are output. Similarly, the 96th to 111th bits of OUT are output from the output 101c of the logical operation unit 101, the 80th to 95th bits of OUT are output from the output 102c of the logical operation unit 102, and the output 103c of the logical operation unit 103 is output. Outputs the 64th to 79th bits of OUT, the 48th to 63rd bits of OUT from the output 104c of the logical operation unit 104, and the 32nd to 47th bits of OUT from the output 105c of the logical operation unit 105. The 16th to 31st bits of OUT are output from the output 106c of the logical operation unit 106, and the 0th to 15th bits of OUT are output from the output 107c of the logical operation unit 107.

続いて、論理演算ユニット１０４〜１０７の出力１０４ｃ〜１０７ｃは、それぞれセレクタ５００〜５０３に入力される。セレクタ５００では、セレクト信号ｓｅｌ５００により出力１０４ｃが選択され、セレクタ出力５００ａからはＩＮＡとＩＮＢの排他的論理和演算出力ＯＵＴの４８〜６３ビット目が出力される。同様に、セレクタ５０１では、セレクト信号ｓｅｌ５０１により出力１０５ｃが選択され、セレクタ出力５０１ａからはＯＵＴの３２〜４７ビット目が出力され、セレクタ５０２では、セレクト信号ｓｅｌ５０２により出力１０６ｃが選択され、セレクタ出力５０２ａからはＯＵＴの１６〜３１ビット目が出力され、セレクタ５０３では、セレクト信号ｓｅｌ５０３により出力１０７ｃが選択され、セレクタ出力５０３ａからはＯＵＴの０〜１６ビット目が出力される。以上により、１２８ビットの２入力ＩＮＡとＩＮＢの排他的論理和演算出力ＯＵＴが求められる。   Subsequently, the outputs 104c to 107c of the logical operation units 104 to 107 are input to the selectors 500 to 503, respectively. In the selector 500, the output 104c is selected by the select signal sel500, and the 48th to 63rd bits of the exclusive OR operation output OUT of INA and INB are output from the selector output 500a. Similarly, in the selector 501, the output 105c is selected by the select signal sel501, and the 32nd to 47th bits of OUT are output from the selector output 501a. In the selector 502, the output 106c is selected by the select signal sel502, and the selector output 502a. Outputs the 16th to 31st bits of OUT, the selector 503 selects the output 107c by the select signal sel503, and the selector output 503a outputs the 0th to 16th bits of OUT. As described above, an exclusive OR operation output OUT of 128-bit 2-input INA and INB is obtained.

次に、４並列の４入力論理和演算の動作例を説明する。
図４−１および図４−２は、４入力論理和演算を４並列で動作させる場合の回路構成を示す説明図である。
４入力の論理和演算を行うには、２入力の論理演算ユニットが１段目に２個、２段目に１個、計３個必要となる。従って、図４−１および図４−２に示す１段目に８個の論理演算ユニットが配置されている回路構成では、４並列に４入力論理和演算を行うことができる。 Next, an operation example of 4-parallel 4-input OR operation will be described.
FIGS. 4A and 4B are explanatory diagrams illustrating a circuit configuration in a case where 4-input OR operation is performed in parallel.
In order to perform a 4-input OR operation, two 2-input logic operation units are required, ie, two in the first stage and one in the second stage. Therefore, in the circuit configuration in which eight logical operation units are arranged in the first stage shown in FIG. 4A and FIG. 4B, four-input OR operation can be performed in parallel.

まず、論理演算ユニット１００の一方の入力１００ａにはＩＮＡ０、もう一方の入力１００ｂにはＩＮＡ１を入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１００を設定することにより、論理演算ユニット１００の出力１００ｃとしてＩＮＡ０とＩＮＡ１の論理和演算出力が得られる。同様に、入力１０１ａにＩＮＡ２、入力１０１ｂにＩＮＡ３を入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１０１を設定した論理演算ユニット１０１からは、ＩＮＡ２とＩＮＡ３の論理和演算出力１０１ｃが得られ、入力１０２ａにＩＮＢ０、入力１０２ｂにＩＮＢ１を入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１０２を設定した論理演算ユニット１０２からは、ＩＮＢ０とＩＮＢ１の論理和演算出力１０２ｃが得られ、入力１０３ａにＩＮＢ２、入力１０３ｂにＩＮＢ３を入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１０３を設定した論理演算ユニット１０３からは、ＩＮＢ２とＩＮＢ３の論理和演算出力１０３ｃが得られ、入力１０４ａにＩＮＣ０、入力１０４ｂにＩＮＣ１を入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１０４を設定した論理演算ユニット１０４からは、ＩＮＣ０とＩＮＣ１の論理和演算出力１０４ｃが得られ、入力１０５ａにＩＮＣ２、入力１０５ｂにＩＮＣ３を入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１０５を設定した論理演算ユニット１０５からは、ＩＮＣ２とＩＮＣ３の論理和演算出力１０５ｃが得られ、入力１０６ａにＩＮＤ０、入力１０６ｂにＩＮＤ１を入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１０６を設定した論理演算ユニット１０６からは、ＩＮＤ０とＩＮＤ１の論理和演算出力１０６ｃが得られ、入力１０７ａにＩＮＤ２、入力１０７ｂにＩＮＤ３を入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１０７を設定した論理演算ユニット１０７からは、ＩＮＤ２とＩＮＤ３の論理和演算出力１０７ｃが得られる。   First, INA0 is input to one input 100a of the logical operation unit 100, INA1 is input to the other input 100b, and the output of the logical operation unit 100 is set by selecting sel100 to select the output of the OR operator. As 100c, an OR operation output of INA0 and INA1 is obtained. Similarly, from the logical operation unit 101 in which INA2 is input to the input 101a, INA3 is input to the input 101b, and sel101 is set so as to select the output of the OR operator, a logical sum operation output 101c of INA2 and INA3 is obtained. From the logical operation unit 102 in which INB0 is input to the input 102a, INB1 is input to the input 102b, and sel102 is set so as to select the output of the OR operator, the logical sum operation output 102c of INB0 and INB1 is obtained. The logical operation unit 103 in which INB3 is input to INB2 and input 103b and sel103 is set so as to select the output of the OR operator is obtained as a logical OR operation output 103c of INB2 and INB3, and INC0 and input are input to input 104a. Enter INC1 in 104b and select the output of the OR operator In other words, the logical operation unit 104 having the sel 104 set obtains the logical OR operation output 104c of INC0 and INC1, inputs INC2 to the input 105a, INC3 to the input 105b, and selects the sel 105 to select the output of the OR operator. From the set logical operation unit 105, the logical sum operation output 105c of INC2 and INC3 is obtained, IND0 is input to the input 106a, IND1 is input to the input 106b, and sel106 is set to select the output of the OR operator. From the arithmetic unit 106, a logical sum operation output 106c of IND0 and IND1 is obtained, IND2 is input to the input 107a, IND3 is input to the input 107b, and the logical operation unit 107 in which sel 107 is set to select the output of the OR operator. From IND2 and IND3 107c can be obtained.

続いて、論理演算ユニット２００の一方の入力に論理演算ユニット１００の出力１００ｃを入力し、もう一方の入力に論理演算ユニット１０１の出力１０１ｃを入力し、ＯＲ演算子の出力を選択するようにｓｅｌ２００を設定することにより、論理演算ユニット２００の出力２００ａとして、１００ｃと１０１ｃの論理和演算出力、すなわち、ＩＮＡ０、ＩＮＡ１、ＩＮＡ２、ＩＮＡ３の論理和演算出力が得られる。同様に、論理演算ユニット１０２の出力１０２ｃと論理演算ユニット１０３の出力１０３ｃを入力し、ＯＲ演算子の出力を選択するようにｓｅｌ２０１を設定した論理演算ユニット２０１からは、１０２ｃと１０３ｃの論理和演算出力、すなわち、ＩＮＢ０、ＩＮＢ１、ＩＮＢ２、ＩＮＢ３の論理和演算出力２０１ａが得られ、論理演算ユニット１０４の出力１０４ｃと論理演算ユニット１０５の出力１０５ｃを入力し、ＯＲ演算子の出力を選択するようにｓｅｌ２０２を設定した論理演算ユニット２０２からは、１０４ｃと１０５ｃの論理和演算出力、すなわち、ＩＮＣ０、ＩＮＣ１、ＩＮＣ２、ＩＮＣ３の論理和演算出力２０２ａが得られ、論理演算ユニット１０６の出力１０６ｃと論理演算ユニット１０７の出力１０７ｃを入力し、ＯＲ演算子の出力を選択するようにｓｅｌ２０３を設定した論理演算ユニット２０３からは、１０６ｃと１０７ｃの論理和演算出力、すなわち、ＩＮＤ０、ＩＮＤ１、ＩＮＤ２、ＩＮＤ３の論理和演算出力２０３ａが得られる。   Subsequently, the output 100c of the logical operation unit 100 is input to one input of the logical operation unit 200, the output 101c of the logical operation unit 101 is input to the other input, and the output of the OR operator is selected. As the output 200a of the logical operation unit 200, the logical sum operation output of 100c and 101c, that is, the logical sum operation output of INA0, INA1, INA2, and INA3 is obtained. Similarly, the logical operation unit 201 that inputs the output 102c of the logical operation unit 102 and the output 103c of the logical operation unit 103 and sets the sel 201 so as to select the output of the OR operator is used to perform an OR operation of 102c and 103c. The output, that is, the logical sum operation output 201a of INB0, INB1, INB2, and INB3 is obtained, the output 104c of the logical operation unit 104 and the output 105c of the logical operation unit 105 are input, and the output of the OR operator is selected. From the logical operation unit 202 in which sel 202 is set, the logical sum operation output of 104c and 105c, that is, the logical sum operation output 202a of INC0, INC1, INC2, and INC3 is obtained, and the output 106c of the logical operation unit 106 and the logical operation unit The output 107c of 107 is input and O From logic unit 203 to set the sel203 so as to select the output of the operator, 106c and 107c ORed output, i.e., IND0, IND1, IND2, IND3 the logical sum operation output 203a is obtained.

続いて、一方の入力に論理演算ユニット２００の出力２００ａを入力し、もう一方の入力に論理演算ユニット１０４の出力１０４ｃを入力したセレクタ５００には、出力２００ａを選択するようにセレクト信号ｓｅｌ５００を設定することにより、ＯＵＴＡとして、論理演算ユニット２００の出力２００ａ、すなわち、ＩＮＡ０、ＩＮＡ１、ＩＮＡ２、ＩＮＡ３の論理和演算出力が得られる。同様に、論理演算ユニット２０１の出力２０１ａと論理演算ユニット１０５の出力１０５ｃを入力したセレクタ５０１には、出力２０１ａを選択するようにセレクト信号ｓｅｌ５０１を設定することにより、ＯＵＴＢとして、論理演算ユニット２０１の出力２０１ａ、すなわち、ＩＮＢ０、ＩＮＢ１、ＩＮＢ２、ＩＮＢ３の論理和演算出力が得られる。論理演算ユニット３００の出力３００ａ、論理演算ユニット２０２の出力２０２ａ、論理演算ユニット１０６の出力１０６ｃを入力したセレクタ５０２には、出力２０２ａを選択するようにセレクト信号ｓｅｌ５０２を設定することにより、ＯＵＴＣとして、論理演算ユニット２０２の出力２０２ａ、すなわち、ＩＮＣ０、ＩＮＣ１、ＩＮＢＣ、ＩＮＣ３の論理和演算出力が得られる。論理演算ユニット４００の出力４００ａ、論理演算ユニット３０１の出力３０１ａ、論理演算ユニット２０３の出力２０３ａ、論理演算ユニット１０７の出力１０７ｃを入力したセレクタ５０３には、出力２０３ａを選択するようにセレクト信号ｓｅｌ５０３を設定することにより、ＯＵＴＤとして、論理演算ユニット２０３の出力２０３ａ、すなわち、ＩＮＤ０、ＩＮＤ１、ＩＮＤ２、ＩＮＤ３の論理和演算出力が得られる。以上により、４入力の論理和演算出力ＯＵＴＡ〜ＯＵＴＤが４並列同時に出力される。   Subsequently, in the selector 500 in which the output 200a of the logical operation unit 200 is input to one input and the output 104c of the logical operation unit 104 is input to the other input, the select signal sel500 is set so as to select the output 200a. As a result, the output 200a of the logical operation unit 200, that is, the logical OR operation output of INA0, INA1, INA2, and INA3 is obtained as OUTA. Similarly, the selector 501 that receives the output 201a of the logical operation unit 201 and the output 105c of the logical operation unit 105 sets the select signal sel501 so as to select the output 201a. An output 201a, that is, an OR operation output of INB0, INB1, INB2, and INB3 is obtained. By setting the select signal sel502 to select the output 202a, the selector 502 that receives the output 300a of the logical operation unit 300, the output 202a of the logical operation unit 202, and the output 106c of the logical operation unit 106 is set as OUTC. An output 202a of the logical operation unit 202, that is, a logical sum operation output of INC0, INC1, INBC, INC3 is obtained. The selector 503 to which the output 400a of the logical operation unit 400, the output 301a of the logical operation unit 301, the output 203a of the logical operation unit 203, and the output 107c of the logical operation unit 107 are input is supplied with a select signal sel503 so as to select the output 203a. By setting, the output 203a of the logical operation unit 203, that is, the logical sum operation output of IND0, IND1, IND2, and IND3 is obtained as OUTD. As described above, four-input OR operation outputs OUTA to OUTD are simultaneously output in parallel.

次に、２並列の８入力論理積演算の動作例を説明する。
図５−１および図５−２は、８入力論理積演算を２並列で動作させる場合の回路構成を示す説明図である。
８入力の論理積演算を行うには、２入力の論理演算ユニットが１段目に４個、２段目に２個、３段目に１個必要となる。従って、図５−１および図５−２に示す１段目に８個の論理演算ユニットが配置されている回路構成では、２並列に８入力論理積演算を行うことができる。 Next, an operation example of 2-parallel 8-input AND operation will be described.
FIGS. 5A and 5B are explanatory diagrams illustrating a circuit configuration in the case of operating two 8-input AND operations in parallel.
In order to perform an 8-input AND operation, four 2-input logical operation units are required in the first stage, two in the second stage, and one in the third stage. Therefore, in the circuit configuration in which eight logical operation units are arranged in the first stage shown in FIGS. 5A and 5B, two-input 8-input AND operations can be performed in parallel.

まず、論理演算ユニット１００の一方の入力１００ａにはＩＮＡ０、もう一方の入力１００ｂにはＩＮＡ１を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１００を設定することにより、論理演算ユニット１００の出力１００ｃとしてＩＮＡ０とＩＮＡ１の論理積演算出力が得られる。同様に、入力１０１ａにＩＮＡ２、入力１０１ｂにＩＮＡ３を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０１を設定した論理演算ユニット１０１からは、ＩＮＡ２とＩＮＡ３の論理積演算出力１０１ｃが得られ、入力１０２ａにＩＮＡ４、入力１０２ｂにＩＮＡ５を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０２を設定した論理演算ユニット１０２からは、ＩＮＡ４とＩＮＡ５の論理積演算出力１０２ｃが得られ、入力１０３ａにＩＮＡ６、入力１０３ｂにＩＮＡ７を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０３を設定した論理演算ユニット１０３からは、ＩＮＡ６とＩＮＡ７の論理積演算出力１０３ｃが得られ、入力１０４ａにＩＮＢ０、入力１０４ｂにＩＮＢ１を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０４を設定した論理演算ユニット１０４からは、ＩＮＢ０とＩＮＢ１の論理積演算出力１０４ｃが得られ、入力１０５ａにＩＮＢ２、入力１０５ｂにＩＮＢ３を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０５を設定した論理演算ユニット１０５からは、ＩＮＢ２とＩＮＢ３の論理積演算出力１０５ｃが得られ、入力１０６ａにＩＮＢ４、入力１０６ｂにＩＮＢ５を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０６を設定した論理演算ユニット１０６からは、ＩＮＢ４とＩＮＢ５の論理積演算出力１０６ｃが得られ、入力１０７ａにＩＮＢ６、入力１０７ｂにＩＮＢ７を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０７を設定した論理演算ユニット１０７からは、ＩＮＢ６とＩＮＢ７の論理積演算出力１０７ｃが得られる。   First, INA0 is input to one input 100a of the logical operation unit 100, INA1 is input to the other input 100b, and the output of the logical operation unit 100 is set by selecting sel100 to select the output of the AND operator. A logical product operation output of INA0 and INA1 is obtained as 100c. Similarly, from the logical operation unit 101 in which INA2 is input to the input 101a, INA3 is input to the input 101b, and sel101 is set so as to select the output of the AND operator, an AND operation output 101c of INA2 and INA3 is obtained. INA4 is input to the input 102a, INA5 is input to the input 102b, and the logical operation unit 102 in which sel102 is set so as to select the output of the AND operator obtains the AND operation output 102c of INA4 and INA5, and is input to the input 103a. The logical operation unit 103 in which INA7 is input to INA6 and the input 103b and sel103 is set so as to select the output of the AND operator is obtained as the logical product output 103c of INA6 and INA7, and INB0 and input are input to the input 104a. Input INB1 to 104b and output AND operator From the logical operation unit 104 in which sel 104 is set to be selected, the logical product operation output 104c of INB0 and INB1 is obtained, INB2 is input to the input 105a, and INB3 is input to the input 105b, and the output of the AND operator is selected. The logical operation unit 105 in which sel 105 is set provides the logical product operation output 105c of INB2 and INB3, INB4 is input to the input 106a, INB5 is input to the input 106b, and the sel 106 is selected to select the output of the AND operator. From the set logical operation unit 106, the logical product operation output 106c of INB4 and INB5 is obtained, INB6 is input to the input 107a, INB7 is input to the input 107b, and the logic in which sel107 is set to select the output of the AND operator From the arithmetic unit 107, INB6 and INB7 ANDing the output 107c can be obtained.

続いて、論理演算ユニット２００の一方の入力に論理演算ユニット１００の出力１００ｃを入力し、もう一方の入力に論理演算ユニット１０１の出力１０１ｃを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ２００を設定することにより、論理演算ユニット２００の出力２００ａとして、１００ｃと１０１ｃの論理積演算出力、すなわち、ＩＮＡ０、ＩＮＡ１、ＩＮＡ２、ＩＮＡ３の論理積演算出力が得られる。同様に、論理演算ユニット１０２の出力１０２ｃと論理演算ユニット１０３の出力１０３ｃを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ２０１を設定した論理演算ユニット２０１からは、１０２ｃと１０３ｃの論理積演算出力、すなわち、ＩＮＡ４、ＩＮＡ５、ＩＮＡ６、ＩＮＡ７の論理積演算出力２０１ａが得られ、論理演算ユニット１０４の出力１０４ｃと論理演算ユニット１０５の出力１０５ｃを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ２０２を設定した論理演算ユニット２０２からは、１０４ｃと１０５ｃの論理積演算出力、すなわち、ＩＮＢ０、ＩＮＢ１、ＩＮＢ２、ＩＮＢ３の論理積演算出力２０２ａが得られ、論理演算ユニット１０６の出力１０６ｃと論理演算ユニット１０７の出力１０７ｃを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ２０３を設定した論理演算ユニット２０３からは、１０６ｃと１０７ｃの論理積演算出力、すなわち、ＩＮＢ４、ＩＮＢ５、ＩＮＢ６、ＩＮＢ７の論理積演算出力２０３ａが得られる。   Subsequently, the output 100c of the logical operation unit 100 is input to one input of the logical operation unit 200, the output 101c of the logical operation unit 101 is input to the other input, and the output of the AND operator is selected. Is set as the output 200a of the logical operation unit 200, the logical product output of 100c and 101c, that is, the logical product output of INA0, INA1, INA2, and INA3 is obtained. Similarly, the logical operation unit 201 which inputs the output 102c of the logical operation unit 102 and the output 103c of the logical operation unit 103 and sets the sel 201 so as to select the output of the AND operator is the logical product operation of 102c and 103c. The output, that is, the logical product operation output 201a of INA4, INA5, INA6, and INA7 is obtained, and the output 104c of the logical operation unit 104 and the output 105c of the logical operation unit 105 are input, and the output of the AND operator is selected. From the logical operation unit 202 in which sel 202 is set, a logical product operation output of 104c and 105c, that is, a logical product operation output 202a of INB0, INB1, INB2, and INB3 is obtained, and an output 106c of the logical operation unit 106 and the logical operation unit Input the output 107c of 107 From logic unit 203 to set the sel203 so as to select the output of the AND operator, 106c and 107c ANDed output, i.e., INB4, INB5, INB6, INB7 of logical operation output 203a is obtained.

続いて、論理演算ユニット３００の一方の入力に論理演算ユニット２００の出力２００ａを入力し、もう一方の入力に論理演算ユニット２０１の出力２０１ａを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ３００を設定することにより、論理演算ユニット３００の出力３００ａとして、２００ａと２０１ａの論理積演算出力、すなわち、ＩＮＡ０、ＩＮＡ１、ＩＮＡ２、ＩＮＡ３、ＩＮＡ４、ＩＮＡ５、ＩＮＡ６、ＩＮＡ７の論理積演算出力が得られる。同様に、論理演算ユニット２０２の出力２０２ａと論理演算ユニット２０３の出力２０３ａを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ３０１を設定した論理演算ユニット３０１からは、２０２ａと２０３ａの論理積演算出力、すなわち、ＩＮＢ０、ＩＮＢ１、ＩＮＢ２、ＩＮＢ３、ＩＮＢ４、ＩＮＢ５、ＩＮＢ６、ＩＮＢ７の論理積演算出力３０１ａが得られる。   Subsequently, the output 200a of the logical operation unit 200 is input to one input of the logical operation unit 300, the output 201a of the logical operation unit 201 is input to the other input, and the output of the AND operator is selected. Is set as the output 300a of the logical operation unit 300, the logical product output of 200a and 201a, that is, the logical product operation output of INA0, INA1, INA2, INA3, INA4, INA5, INA6, and INA7. Similarly, from the logical operation unit 301 in which the output 202a of the logical operation unit 202 and the output 203a of the logical operation unit 203 are input and the sel 301 is set so as to select the output of the AND operator, the logical product operation of 202a and 203a is performed. Output, that is, a logical product operation output 301a of INB0, INB1, INB2, INB3, INB4, INB5, INB6, and INB7 is obtained.

続いて、一つの入力に論理演算ユニット３００の出力３００ａを入力し、一つの入力に論理演算ユニット２０２の出力２０２ａ、一つの入力に論理演算ユニット１０６の出力１０６ｃを入力したセレクタ５０２には、出力３００ａを選択するようにセレクト信号ｓｅｌ５０２を設定することにより、ＯＵＴＡとして、論理演算ユニット３００の出力３００ａ、すなわち、ＩＮＡ０、ＩＮＡ１、ＩＮＡ２、ＩＮＡ３、ＩＮＡ４、ＩＮＡ５、ＩＮＡ６、ＩＮＡ７の論理積演算出力が得られる。同様に、論理演算ユニット４００の出力４００ａ、論理演算ユニット３０１の出力３０１ａ、論理演算ユニット２０３の出力２０３ａ、論理演算ユニット１０７の出力１０７ｃを入力したセレクタ５０３には、出力３０１ａを選択するようにセレクト信号ｓｅｌ５０３を設定することにより、ＯＵＴＢとして、論理演算ユニット３０１の出力３０１ａ、すなわち、ＩＮＢ０、ＩＮＢ１、ＩＮＢ２、ＩＮＢ３、ＩＮＢ４、ＩＮＢ５、ＩＮＢ６、ＩＮＢ７の論理積演算出力が得られる。以上により、８入力の論理積演算出力ＯＵＴＡ、ＯＵＴＢが２並列同時に出力される。   Subsequently, the output 300a of the logical operation unit 300 is input to one input, the output 202a of the logical operation unit 202 is input to one input, and the output 106c of the logical operation unit 106 is input to one input to the selector 502. By setting the select signal sel502 to select 300a, the output 300a of the logical operation unit 300, that is, the logical product operation output of INA0, INA1, INA2, INA3, INA4, INA5, INA6, and INA7 is obtained as OUTA. It is done. Similarly, the selector 503 to which the output 400a of the logical operation unit 400, the output 301a of the logical operation unit 301, the output 203a of the logical operation unit 203, and the output 107c of the logical operation unit 107 are selected so as to select the output 301a. By setting the signal sel503, an output 301a of the logical operation unit 301, that is, an AND operation output of INB0, INB1, INB2, INB3, INB4, INB5, INB6, and INB7 is obtained as OUTB. As described above, the 8-input AND operation outputs OUTA and OUTB are simultaneously output in parallel.

次に、１６入力論理積演算の動作例を説明する。
図６−１および図６−２は、１６入力論理積演算時の回路構成を示す説明図である。
図６−１および図６−２に示す２入力の論理演算ユニットが１段目に８個配置されている回路構成では、１６入力までの論理演算が可能である。 Next, an operation example of 16-input AND operation will be described.
FIGS. 6A and 6B are explanatory diagrams illustrating a circuit configuration at the time of 16-input AND operation.
In the circuit configuration in which eight 2-input logical operation units shown in FIGS. 6A and 6B are arranged in the first stage, logical operations up to 16 inputs can be performed.

まず、論理演算ユニット１００の一方の入力１００ａにはＩＮ０、もう一方の入力１００ｂにはＩＮ１を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１００を設定することにより、論理演算ユニット１００の出力１００ｃとしてＩＮ０とＩＮ１の論理積演算出力が得られる。同様に、入力１０１ａにＩＮ２、入力１０１ｂにＩＮ３を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０１を設定した論理演算ユニット１０１からは、ＩＮ２とＩＮ３の論理積演算出力１０１ｃが得られ、入力１０２ａにＩＮ４、入力１０２ｂにＩＮ５を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０２を設定した論理演算ユニット１０２からは、ＩＮ４とＩＮ５の論理積演算出力１０２ｃが得られ、入力１０３ａにＩＮ６、入力１０３ｂにＩＮ７を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０３を設定した論理演算ユニット１０３からは、ＩＮ６とＩＮ７の論理積演算出力１０３ｃが得られ、入力１０４ａにＩＮ８、入力１０４ｂにＩＮ９を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０４を設定した論理演算ユニット１０４からは、ＩＮ８とＩＮ９の論理積演算出力１０４ｃが得られ、入力１０５ａにＩＮ１０、入力１０５ｂにＩＮ１１を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０５を設定した論理演算ユニット１０５からは、ＩＮ１０とＩＮ１１の論理積演算出力１０５ｃが得られ、入力１０６ａにＩＮ１２、入力１０６ｂにＩＮ１３を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０６を設定した論理演算ユニット１０６からは、ＩＮ１２とＩＮ１３の論理積演算出力１０６ｃが得られ、入力１０７ａにＩＮ１４、入力１０７ｂにＩＮ１５を入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０７を設定した論理演算ユニット１０７からは、ＩＮ１４とＩＮ１５の論理積演算出力１０７ｃが得られる。   First, IN0 is input to one input 100a of the logical operation unit 100, IN1 is input to the other input 100b, and the output of the logical operation unit 100 is set by selecting sel100 to select the output of the AND operator. A logical product operation output of IN0 and IN1 is obtained as 100c. Similarly, from the logical operation unit 101 in which IN2 is input to the input 101a, IN3 is input to the input 101b, and sel101 is set so as to select the output of the AND operator, a logical product operation output 101c of IN2 and IN3 is obtained. An AND operation output 102c of IN4 and IN5 is obtained from the logical operation unit 102 in which IN4 is input to the input 102a, IN5 is input to the input 102b, and sel102 is set so as to select the output of the AND operator. The logical operation unit 103 in which IN7 is input to IN6 and input 103b and sel103 is set so as to select the output of the AND operator is obtained as AND operation output 103c of IN6 and IN7, and IN8 and input are input to input 104a. Enter IN9 in 104b and set sel104 to select the output of the AND operator. The logical operation unit 104 thus determined obtains the logical product operation output 104c of IN8 and IN9, inputs IN10 to the input 105a, IN11 to the input 105b, and sets the sel 105 to select the output of the AND operator. A logical product operation output 105c of IN10 and IN11 is obtained from the arithmetic unit 105, IN12 is input to the input 106a, IN13 is input to the input 106b, and the logical operation unit 106 in which sel 106 is set to select the output of the AND operator. From the logical operation unit 107 in which the logical product operation output 106c of IN12 and IN13 is obtained, IN14 is input to the input 107a, IN15 is input to the input 107b, and the sel 107 is set so as to select the output of the AND operator. The AND operation output 107c of IN14 and IN15 is obtained. .

続いて、論理演算ユニット２００の一方の入力に論理演算ユニット１００の出力１００ｃを入力し、もう一方の入力に論理演算ユニット１０１の出力１０１ｃを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ２００を設定することにより、論理演算ユニット２００の出力２００ａとして、１００ｃと１０１ｃの論理積演算出力、すなわち、ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３の論理積演算出力が得られる。同様に、論理演算ユニット１０２の出力１０２ｃと論理演算ユニット１０３の出力１０３ｃを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ２０１を設定した論理演算ユニット２０１からは、１０２ｃと１０３ｃの論理積演算出力、すなわち、ＩＮ４、ＩＮ５、ＩＮ６、ＩＮ７の論理積演算出力２０１ａが得られ、論理演算ユニット１０４の出力１０４ｃと論理演算ユニット１０５の出力１０５ｃを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ２０２を設定した論理演算ユニット２０２からは、１０４ｃと１０５ｃの論理積演算出力、すなわち、ＩＮ８、ＩＮ９、ＩＮ１０、ＩＮ１１の論理積演算出力２０２ａが得られ、論理演算ユニット１０６の出力１０６ｃと論理演算ユニット１０７の出力１０７ｃを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ２０３を設定した論理演算ユニット２０３からは、１０６ｃと１０７ｃの論理積演算出力、すなわち、ＩＮ１２、ＩＮ１３、ＩＮ１４、ＩＮ１５の論理積演算出力２０３ａが得られる。   Subsequently, the output 100c of the logical operation unit 100 is input to one input of the logical operation unit 200, the output 101c of the logical operation unit 101 is input to the other input, and the output of the AND operator is selected. Is set as the output 200a of the logical operation unit 200, the logical product output of 100c and 101c, that is, the logical product operation output of IN0, IN1, IN2, and IN3 is obtained. Similarly, the logical operation unit 201 which inputs the output 102c of the logical operation unit 102 and the output 103c of the logical operation unit 103 and sets the sel 201 so as to select the output of the AND operator is the logical product operation of 102c and 103c. An output, that is, an AND operation output 201a of IN4, IN5, IN6, and IN7 is obtained, and the output 104c of the logic operation unit 104 and the output 105c of the logic operation unit 105 are input, and the output of the AND operator is selected. From the logical operation unit 202 in which sel 202 is set, a logical product operation output of 104c and 105c, that is, a logical product operation output 202a of IN8, IN9, IN10, and IN11 is obtained. The output 106c of the logical operation unit 106 and the logical operation unit 107 output 107c is input and AND operation Of from logic unit 203 to set the sel203 as to select outputs, 106c and 107c ANDed output, i.e., IN12, IN13, IN14, IN15 of logical operation output 203a is obtained.

続いて、論理演算ユニット３００の一方の入力に論理演算ユニット２００の出力２００ａを入力し、もう一方の入力に論理演算ユニット２０１の出力２０１ａを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ３００を設定することにより、論理演算ユニット３００の出力３００ａとして、出力２００ａと出力２０１ａの論理積演算出力、すなわち、ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５、ＩＮ６、ＩＮ７の論理積演算出力が得られる。同様に、論理演算ユニット２０２の出力２０２ａと論理演算ユニット２０３の出力２０３ａを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ３０１を設定した論理演算ユニット３０１からは、出力２０２ａと出力２０３ａの論理積演算出力、すなわち、ＩＮ８、ＩＮ９、ＩＮ１０、ＩＮ１１、ＩＮ１２、ＩＮ１３、ＩＮ１４、ＩＮ１５の論理積演算出力３０１ａが得られる。   Subsequently, the output 200a of the logical operation unit 200 is input to one input of the logical operation unit 300, the output 201a of the logical operation unit 201 is input to the other input, and the output of the AND operator is selected. Is obtained as the output 300a of the logical operation unit 300, that is, the logical product operation output of the output 200a and the output 201a, that is, the logical product operation output of IN0, IN1, IN2, IN3, IN4, IN5, IN6, and IN7. It is done. Similarly, from the logical operation unit 301 that receives the output 202a of the logical operation unit 202 and the output 203a of the logical operation unit 203 and sets the sel 301 to select the output of the AND operator, the logic of the output 202a and the output 203a A product operation output, that is, a logical product operation output 301a of IN8, IN9, IN10, IN11, IN12, IN13, IN14, and IN15 is obtained.

続いて、論理演算ユニット４００の一方の入力に論理演算ユニット３００の出力３００ａを入力し、もう一方の入力に論理演算ユニット３０１の出力３０１ａを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ４００を設定することにより、論理演算ユニット４００の出力４００ａとして、出力３００ａと出力３０１ａの論理積演算出力、すなわち、ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５、ＩＮ６、ＩＮ７、ＩＮ８、ＩＮ９、ＩＮ１０、ＩＮ１１、ＩＮ１２、ＩＮ１３、ＩＮ１４、ＩＮ１５の論理積演算出力が得られる。   Subsequently, the output 300a of the logical operation unit 300 is input to one input of the logical operation unit 400, the output 301a of the logical operation unit 301 is input to the other input, and the output of the AND operator is selected. As an output 400a of the logical operation unit 400, a logical product operation output of the output 300a and the output 301a, that is, IN0, IN1, IN2, IN3, IN4, IN5, IN6, IN7, IN8, IN9, IN10, An AND operation output of IN11, IN12, IN13, IN14, and IN15 is obtained.

続いて、一つの入力に論理演算ユニット４００の出力４００ａを入力し、一つの入力に論理演算ユニット３０１の出力３０１ａを入力し、一つの入力に論理演算ユニット２０３の出力２０３ａ、一つの入力に論理演算ユニット１０７の出力１０７ｃを入力したセレクタ５０３には、出力４００ａを選択するようにセレクト信号ｓｅｌ５０３を設定することにより、ＯＵＴとして、ＩＮ０、ＩＮ１、ＩＮ２、ＩＮ３、ＩＮ４、ＩＮ５、ＩＮ６、ＩＮ７、ＩＮ８、ＩＮ９、ＩＮ１０、ＩＮ１１、ＩＮ１２、ＩＮ１３、ＩＮ１４、ＩＮ１５の論理積演算出力が得られる。以上により、１６入力の論理積演算出力ＯＵＴが出力される。   Subsequently, the output 400a of the logical operation unit 400 is input to one input, the output 301a of the logical operation unit 301 is input to one input, the output 203a of the logical operation unit 203 is input to one input, and the logic is input to one input. By setting the select signal sel 503 so as to select the output 400a, the selector 503 that has received the output 107c of the arithmetic unit 107 is set to OUT as IN0, IN1, IN2, IN3, IN4, IN5, IN6, IN7, IN8. , IN9, IN10, IN11, IN12, IN13, IN14, and IN15 are obtained. As a result, a 16-input AND operation output OUT is output.

上記のように、実施の形態１の回路は、ツリー状に構成することで回路の小型化を図ることが可能であるのと同時に、１段の論理演算であれば８並列に、２段の論理演算であれば４並列に、３段の論理演算であれば２並列に実行可能であり、処理の高速化を図ることが可能である。   As described above, the circuit of the first embodiment can be reduced in size by configuring it in a tree shape. At the same time, if one-stage logic operation is performed, two parallel stages are provided. If it is a logical operation, it can be executed in four parallels, and if it is a three-stage logical operation, it can be executed in two parallels, and the processing speed can be increased.

以上のように、実施の形態１の動的再構成可能演算装置によれば、それぞれが、２入力の値の論理演算を行う複数の第１論理演算ユニットと、複数の第１論理演算ユニットの出力のうち二つの出力を入力として論理演算を行う複数の第２論理演算ユニットと、複数の第２論理演算ユニットの出力のうち二つの出力を入力として論理演算を行う複数の第３論理演算ユニットと、複数の第３論理演算ユニットの二つの出力を入力として論理演算を行う第４論理演算ユニットと、複数の第１論理演算ユニットの出力のうち一つの出力と複数の第２論理演算ユニットの出力のうち一つの出力とを選択する複数の第１接続選択手段と、複数の第１論理演算ユニットの出力のうち一つの出力と複数の第２論理演算ユニットの出力のうち一つの出力と複数の第３論理演算ユニットの出力のうち一つの出力とを選択する第２接続選択手段と、複数の第１論理演算ユニットの出力のうち一つの出力と複数の第２論理演算ユニットの出力のうち一つの出力と複数の第３論理演算ユニットの出力のうち一つの出力と第４論理演算ユニットの出力とを選択する第３接続選択手段とを備えたので、面積効率の高い動的再構成可能演算装置を得ることができる。   As described above, according to the dynamically reconfigurable arithmetic device of the first embodiment, each of a plurality of first logical operation units that perform a logical operation of two-input values and a plurality of first logical operation units. A plurality of second logical operation units that perform logical operations using two outputs as inputs, and a plurality of third logical operation units that perform logical operations using two outputs among the outputs of the plurality of second logical operation units A fourth logic operation unit that performs a logical operation using two outputs of the plurality of third logic operation units as inputs, and one output of the plurality of first logic operation units and a plurality of second logic operation units. A plurality of first connection selecting means for selecting one of the outputs; one output among the outputs of the plurality of first logic operation units and one of the outputs of the plurality of second logic operation units; of A second connection selecting means for selecting one of the outputs of the three logic operation units; one of the outputs of the plurality of first logic operation units and one of the outputs of the plurality of second logic operation units; Since there is provided a third connection selection means for selecting one of the outputs and the outputs of the plurality of third logic operation units and the output of the fourth logic operation unit, the area reconfigurable operation device having high area efficiency Can be obtained.

また、実施の形態１の動的再構成可能演算装置によれば、論理演算ユニットは、複数種類の論理演算素子と、複数種類の論理演算素子の出力のうち一つの出力を論理演算ユニットの出力として選択する接続選択手段とを備えたので、種々の演算を行う動的再構成可能演算装置を容易に実現することができる。   In addition, according to the dynamically reconfigurable arithmetic device of the first embodiment, the logical operation unit outputs one output among a plurality of types of logical operation elements and the outputs of the plurality of types of logical operation elements. And a connection selection means for selecting as a dynamic reconfigurable arithmetic device that performs various calculations can be easily realized.

また、実施の形態１の動的再構成可能演算装置によれば、論理演算ユニットが備える複数種類の論演算素子を、ＡＮＤ、ＯＲ、ＮＯＴ、ＥＸＯＲとしたので、例えば、８並列排他的論理和演算や４並列４入力論理和演算、あるいは２並列８入力論理積演算や１６入力論理積演算といった論理演算を実現することができる。   Further, according to the dynamically reconfigurable arithmetic device of the first embodiment, since the plurality of types of logical operation elements included in the logical operation unit are AND, OR, NOT, and EXOR, for example, 8 parallel exclusive OR Logical operations such as operations, 4-parallel 4-input OR operations, 2-parallel 8-input AND operations, and 16-input AND operations can be realized.

実施の形態２．
実施の形態２は、実施の形態１の構成において論理演算ユニット１００〜１０７の一方の入力側に記憶素子であるレジスタと第４接続選択手段であるセレクタとを備えたものである。
図７−１および図７−２は、実施の形態２における動的再構成可能演算装置を示す構成図である。
図示の動的再構成可能演算装置は、論理演算ユニット１００〜１０７，２００〜２０３，３００，３０１，４００，セレクタ５００〜５０３，７００〜７０７，レジスタ６００〜６０７を備えている。ここで、レジスタ６００〜６０７は、それぞれセレクタ７００〜７０７を介して論理演算ユニット１００〜１０７の一方の入力に接続される記憶素子であり、予め所定の値が設定されている。セレクタ７００〜７０７は、２ｔｏ１のセレクタであり、一方の入力をレジスタ６００〜６０７の出力６００ａ〜６０７ａとして、もう一方の入力を入力データ１００ｂ〜１０７ｂとし、セレクタ出力７００ａ〜７０７ａを論理演算ユニット１００〜１０７の入力となるように接続されている。これ以外の構成は、実施の形態１の構成と同様であるため、対応する部分に同一符号を付してその説明を省略する。 Embodiment 2. FIG.
The second embodiment includes a register as a storage element and a selector as a fourth connection selection means on one input side of the logical operation units 100 to 107 in the configuration of the first embodiment.
FIGS. 7A and 7B are configuration diagrams illustrating the dynamically reconfigurable arithmetic device according to the second embodiment.
The illustrated dynamically reconfigurable arithmetic unit includes logical arithmetic units 100 to 107, 200 to 203, 300, 301, 400, selectors 500 to 503, 700 to 707, and registers 600 to 607. Here, the registers 600 to 607 are storage elements connected to one input of the logical operation units 100 to 107 via the selectors 700 to 707, respectively, and predetermined values are set in advance. The selectors 700 to 707 are 2-to-1 selectors. One input is the outputs 600a to 607a of the registers 600 to 607, the other input is the input data 100b to 107b, and the selector outputs 700a to 707a are the logic operation units 100 to 100. 107 are connected so as to be input. Since the configuration other than this is the same as the configuration of the first embodiment, the corresponding parts are denoted by the same reference numerals and the description thereof is omitted.

レジスタ６００〜６０７には、必要に応じて予め値を設定する。入力データ１００ｂとレジスタ６００の出力６００ａがセレクタ７００に入力され、外部から入力される１ビットのセレクト信号ｓｅｌ７００により選択され、セレクタ出力７００ａが得られる。同様に、入力データ１０１ｂとレジスタ６０１の出力６０１ａが入力されたセレクタ７０１からは、セレクト信号ｓｅｌ７０１により選択されたセレクタ出力７０１ａが得られ、入力データ１０２ｂとレジスタ６０２の出力６０２ａが入力されたセレクタ７０２からは、セレクト信号ｓｅｌ７０２により選択されたセレクタ出力７０２ａが得られ、入力データ１０３ｂとレジスタ６０３の出力６０３ａが入力されたセレクタ７０３からは、セレクト信号ｓｅｌ７０３により選択されたセレクタ出力７０３ａが得られ、入力データ１０４ｂとレジスタ６０４の出力６０４ａが入力されたセレクタ７０４からは、セレクト信号ｓｅｌ７０４により選択されたセレクタ出力７０４ａが得られ、入力データ１０５ｂとレジスタ６０５の出力６０５ａが入力されたセレクタ７０５からは、セレクト信号ｓｅｌ７０５により選択されたセレクタ出力７０５ａが得られ、入力データ１０６ｂとレジスタ６０６の出力６０６ａが入力されたセレクタ７０６からは、セレクト信号ｓｅｌ７０６により選択されたセレクタ出力７０６ａが得られ、入力データ１０７ｂとレジスタ６０７の出力６０７ａが入力されたセレクタ７０７からは、セレクト信号ｓｅｌ７０７により選択されたセレクタ出力７０７ａが得られる。   Values are set in advance in the registers 600 to 607 as necessary. The input data 100b and the output 600a of the register 600 are input to the selector 700, and are selected by a 1-bit select signal sel700 input from the outside, and a selector output 700a is obtained. Similarly, the selector 701 to which the input data 101b and the output 601a of the register 601 are input provides the selector output 701a selected by the select signal sel701, and the selector 702 to which the input data 102b and the output 602a of the register 602 are input. The selector output 702a selected by the select signal sel 702 is obtained, and the selector output 703a selected by the select signal sel 703 is obtained from the selector 703 to which the input data 103b and the output 603a of the register 603 are inputted. A selector output 704a selected by the select signal sel 704 is obtained from the selector 704 to which the data 104b and the output 604a of the register 604 are input, and the input data 105b and the output 605a of the register 605 are obtained. The selector output 705 a selected by the select signal sel 705 is obtained from the input selector 705, and the selector output 706 a selected by the select signal sel 706 is received from the selector 706 to which the input data 106 b and the output 606 a of the register 606 are input. From the selector 707 to which the input data 107b and the output 607a of the register 607 are input, the selector output 707a selected by the select signal sel707 is obtained.

続いて、入力データ１００ａと上記の演算で得られたセレクタ出力７００ａが入力された論理演算ユニット１００からは、外部から入力される２ビットのセレクト信号ｓｅｌ１００により選択された論理演算出力１００ｃが得られる。同様に、入力データ１０１ａとセレクタ出力７０１ａが入力された論理演算ユニット１０１からは、セレクト信号ｓｅｌ１０１により選択された論理演算出力１０１ｃが得られ、入力データ１０２ａとセレクタ出力７０２ａが入力された論理演算ユニット１０２からは、セレクト信号ｓｅｌ１０２により選択された論理演算出力１０２ｃが得られ、入力データ１０３ａとセレクタ出力７０３ａが入力された論理演算ユニット１０３からは、セレクト信号ｓｅｌ１０３により選択された論理演算出力１０３ｃが得られ、入力データ１０４ａとセレクタ出力７０４ａが入力された論理演算ユニット１０４からは、セレクト信号ｓｅｌ１０４により選択された論理演算出力１０４ｃが得られ、入力データ１０５ａとセレクタ出力７０５ａが入力された論理演算ユニット１０５からは、セレクト信号ｓｅｌ１０５により選択された論理演算出力１０５ｃが得られ、入力データ１０６ａとセレクタ出力７０６ａが入力された論理演算ユニット１０６からは、セレクト信号ｓｅｌ１０６により選択された論理演算出力１０６ｃが得られ、入力データ１０７ａとセレクタ出力７０７ａが入力された論理演算ユニット１０７からは、セレクト信号ｓｅｌ１０７により選択された論理演算出力１０７ｃが得られる。   Subsequently, from the logical operation unit 100 to which the input data 100a and the selector output 700a obtained by the above operation are input, the logical operation output 100c selected by the 2-bit select signal sel100 input from the outside is obtained. . Similarly, from the logical operation unit 101 to which the input data 101a and the selector output 701a are input, the logical operation output 101c selected by the select signal sel101 is obtained, and the logical operation unit to which the input data 102a and the selector output 702a are input. The logical operation output 102c selected by the select signal sel102 is obtained from 102, and the logical operation output 103c selected by the select signal sel103 is obtained from the logical operation unit 103 to which the input data 103a and the selector output 703a are input. From the logical operation unit 104 to which the input data 104a and the selector output 704a are input, the logical operation output 104c selected by the select signal sel104 is obtained, and the input data 105a and the selector output 705a are input. A logical operation output 105c selected by the select signal sel105 is obtained from the logical operation unit 105, and a logical operation output selected by the select signal sel106 is received from the logical operation unit 106 to which the input data 106a and the selector output 706a are input. 106c is obtained, and the logical operation unit 107 selected by the select signal sel107 is obtained from the logical operation unit 107 to which the input data 107a and the selector output 707a are input.

次に、実施の形態２におけるＡＥＳのＭｉｘ‐Ｃｏｌｕｍｎ演算の動作例を説明する。
ＡＥＳとは、Advanced Encryption Standardの略で、共通鍵暗号化方式の名称である。ＡＥＳのプロセスのひとつにＭｉｘ‐Ｃｏｌｕｍｎ演算があり、Ｍｉｘ‐Ｃｏｌｕｍｎ演算は、数式１に示す行列演算で表される。

Figure 0005241268
Next, an operation example of the AES Mix-Column operation in the second embodiment will be described.
AES is an abbreviation for Advanced Encryption Standard and is the name of a common key encryption method. One of the AES processes is a Mix-Column operation. The Mix-Column operation is expressed by a matrix operation shown in Equation 1.
Figure 0005241268

これを多項式に展開すると、数式２〜５で表される。
Ｓ′0＝｛０２｝・Ｓ0＋｛０３｝・Ｓ1＋｛０１｝・Ｓ2＋｛０１｝・Ｓ3 （数式２）
Ｓ′1＝｛０１｝・Ｓ0＋｛０２｝・Ｓ1＋｛０３｝・Ｓ2＋｛０１｝・Ｓ3 （数式３）
Ｓ′2＝｛０１｝・Ｓ0＋｛０１｝・Ｓ1＋｛０２｝・Ｓ2＋｛０３｝・Ｓ3 （数式４）
Ｓ′3＝｛０３｝・Ｓ0＋｛０１｝・Ｓ1＋｛０１｝・Ｓ2＋｛０２｝・Ｓ3 （数式５）
係数は１、２、３のみであるため、数式２〜５は、数式６〜９のように表すことができる。
Ｓ′0＝（Ｓ0＋Ｓ0）＋（Ｓ1＋Ｓ1＋Ｓ1）＋Ｓ2＋Ｓ3 （数式６）
Ｓ′1＝Ｓ0＋（Ｓ1＋Ｓ1）＋（Ｓ2＋Ｓ2＋Ｓ2）＋Ｓ3 （数式７）
Ｓ′2＝Ｓ0＋Ｓ1＋（Ｓ2＋Ｓ2）＋（Ｓ3＋Ｓ3＋Ｓ3） （数式８）
Ｓ′3＝（Ｓ0＋Ｓ0＋Ｓ0）＋Ｓ1＋Ｓ2＋（Ｓ3＋Ｓ3） （数式９）
ここで、Ｍｉｘ‐Ｃｏｌｕｍｎ演算で扱われるのはガロア体であるため、加算“＋”は排他的論理和演算となる。従って、数式６〜９は、論理演算子を用いて数式１０〜１３のように表される。

Figure 0005241268
When this is expanded into a polynomial, it is expressed by Equations 2-5.
S ′ 0 = {02} · S 0 + {03} · S 1 + {01} · S 2 + {01} · S 3 (Formula 2)
S ′ 1 = {01} · S 0 + {02} · S 1 + {03} · S 2 + {01} · S 3 (Formula 3)
S ′ 2 = {01} · S 0 + {01} · S 1 + {02} · S 2 + {03} · S 3 (Formula 4)
S ′ 3 = {03} · S 0 + {01} · S 1 + {01} · S 2 + {02} · S 3 (Formula 5)
Since the coefficients are only 1, 2, and 3, Equations 2 to 5 can be expressed as Equations 6 to 9.
S ′ 0 = (S 0 + S 0 ) + (S 1 + S 1 + S 1 ) + S 2 + S 3 (Formula 6)
S ′ 1 = S 0 + (S 1 + S 1 ) + (S 2 + S 2 + S 2 ) + S 3 (Formula 7)
S ′ 2 = S 0 + S 1 + (S 2 + S 2 ) + (S 3 + S 3 + S 3 ) (Formula 8)
S ′ 3 = (S 0 + S 0 + S 0 ) + S 1 + S 2 + (S 3 + S 3 ) (Formula 9)
Here, since it is a Galois field that is handled in the Mix-Column operation, the addition “+” is an exclusive OR operation. Therefore, Expressions 6 to 9 are expressed as Expressions 10 to 13 using logical operators.
Figure 0005241268

図８−１および図８−２は、実施の形態２におけるＡＥＳのＭｉｘ‐Ｃｏｌｕｍｎ演算の数式１０の回路構成を示す説明図である。
まず、レジスタ６００，６０１，６０２，６０３，６０４，６０６に定数０を設定する。また、入力１０５ｂにはＳ1を、入力１０７ｂにはＳ0を入力する。
続いて、セレクタ７００の一方の入力に１００ｂを入力し、もう一方の入力にレジスタ６００の出力６００ａを入力し、レジスタ出力６００ａを選択するようにセレクト信号ｓｅｌ７００を設定することで、セレクタ７００の出力７００ａからはレジスタ出力６００ａ、すなわち定数０が得られる。同様に、入力１０１ｂとレジスタ出力６０１ａが入力されるセレクタ７０１に、レジスタ出力６０１ａを選択するようにセレクト信号ｓｅｌ７０１を設定することで、出力７０１ａからレジスタ出力６０１ａ、すなわち定数０が得られ、入力１０２ｂとレジスタ出力６０２ａが入力されるセレクタ７０２に、レジスタ出力６０２ａを選択するようにセレクト信号ｓｅｌ７０２を設定することで、出力７０２ａからレジスタ出力６０２ａ、すなわち定数０が得られ、入力１０３ｂとレジスタ出力６０３ａが入力されるセレクタ７０３に、レジスタ出力６０３ａを選択するようにセレクト信号ｓｅｌ７０３を設定することで、出力７０３ａからレジスタ出力６０３ａ、すなわち定数０が得られ、入力１０４ｂとレジスタ出力６０４ａが入力されるセレクタ７０４に、レジスタ出力６０４ａを選択するようにセレクト信号ｓｅｌ７０４を設定することで、出力７０４ａからレジスタ出力６０４ａ、すなわち定数０が得られ、入力１０５ｂとレジスタ出力６０５ａが入力されるセレクタ７０５に、入力１０５ｂを選択するようにセレクト信号ｓｅｌ７０５を設定することで、出力７０５ａから入力１０５ｂ、すなわちＳ1が得られ、入力１０６ｂとレジスタ出力６０６ａが入力されるセレクタ７０６に、レジスタ出力６０６ａを選択するようにセレクト信号ｓｅｌ７０６を設定することで、出力７０６ａからレジスタ出力６０６ａ、すなわち定数０が得られ、入力１０７ｂとレジスタ出力６０７ａが入力されるセレクタ７０７に、入力１０７ｂを選択するようにセレクト信号ｓｅｌ７０７を設定することで、出力７０７ａから入力１０７ｂ、すなわちＳ0が得られる。 FIGS. 8A and 8B are explanatory diagrams illustrating a circuit configuration of Expression 10 of the AES Mix-Column operation according to the second embodiment.
First, a constant 0 is set in the registers 600, 601, 602, 603, 604, and 606. Further, S 1 is input to the input 105b, and S 0 is input to the input 107b.
Subsequently, 100b is input to one input of the selector 700, the output 600a of the register 600 is input to the other input, and the select signal sel700 is set so as to select the register output 600a, whereby the output of the selector 700 is output. From 700a, a register output 600a, that is, a constant 0 is obtained. Similarly, by setting the select signal sel701 so as to select the register output 601a in the selector 701 to which the input 101b and the register output 601a are input, the register output 601a, that is, the constant 0 is obtained from the output 701a, and the input 102b By setting the select signal sel 702 so as to select the register output 602a in the selector 702 to which the register output 602a is input, the register output 602a, that is, the constant 0 is obtained from the output 702a, and the input 103b and the register output 603a are By setting the select signal sel 703 so as to select the register output 603a in the input selector 703, the register output 603a, that is, the constant 0 is obtained from the output 703a, and the input 104b and the register output 604a are input. By setting the select signal sel 704 to the register 704 so as to select the register output 604a, the register output 604a, that is, the constant 0 is obtained from the output 704a, and the input 105b and the register output 605a are input to the selector 705. by setting the select signals sel705 to select 105b, input 105b from the output 705a, i.e. S 1 is obtained, the selector 706 inputs 106b and the register output 606a is input, so as to select the register output 606a By setting the select signal sel 706, the register output 606a, that is, the constant 0 is obtained from the output 706a. The selector 707 to which the input 107b and the register output 607a are input is set to select the input 107b. By constant, inputs 107b from the output 707a, that is, S 0 is obtained.

続いて、論理演算ユニット１００の一方の入力１００ａにはある値を、もう一方の入力にはセレクタ出力７００ａを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１００を設定することにより、論理演算ユニット１００の出力１００ｃとして、ある値と７００ａ、すなわち定数０の論理積演算出力、すなわち定数０が得られる。また、論理演算ユニット１０１の一方の入力１０１ａにはＳ3を、もう一方の入力にはセレクタ出力７０１ａを入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１０１を設定することにより、論理演算ユニット１０１の出力１０１ｃとして、Ｓ3と７０１ａ、すなわち定数０の論理和演算出力、すなわちＳ3が得られる。また、論理演算ユニット１０２の一方の入力１０２ａにはある値を、もう一方の入力にはセレクタ出力７０２ａを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０２を設定することにより、論理演算ユニット１０２の出力１０２ｃとして、ある値と７０２ａ、すなわち定数０の論理積演算出力、すなわち定数０が得られる。論理演算ユニット１０３の一方の入力１０３ａにはＳ2を、もう一方の入力にはセレクタ出力７０３ａを入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１０３を設定することにより、論理演算ユニット１０３の出力１０３ｃとして、Ｓ2と７０３ａ、すなわち定数０の論理和演算出力、すなわちＳ2が得られる。 Subsequently, a certain value is input to one input 100a of the logical operation unit 100, a selector output 700a is input to the other input, and sel100 is set so as to select the output of the AND operator. As an output 100c of the unit 100, a logical product operation output of a certain value and 700a, that is, a constant 0, that is, a constant 0 is obtained. Also, the S 3 to one input 101a of the arithmetic logic unit 101 receives the selector output 701a to the other input, by setting the sel101 to select the output of the OR operator, a logical operation unit as the output 101c of the 101, S 3 and 701a, i.e. the logical OR operation output constant 0, that is, S 3 is obtained. In addition, a certain value is input to one input 102a of the logical operation unit 102, a selector output 702a is input to the other input, and the sel 102 is set so as to select the output of the AND operator. As an output 102c of 102, a logical product operation output of a certain value and 702a, that is, a constant 0, that is, a constant 0 is obtained. S 2 is input to one input 103 a of the logical operation unit 103, the selector output 703 a is input to the other input, and sel 103 is set so as to select the output of the OR operator. as output 103c, S 2 and 703a, i.e. the logical OR operation output of the constant 0, i.e. S 2 is obtained.

また、論理演算ユニット１０４の一方の入力１０４ａにはＳ1を、もう一方の入力にはセレクタ出力７０４ａを入力し、ＯＲ演算子の出力を選択するようにｓｅｌ１０４を設定することにより、論理演算ユニット１０４の出力１０４ｃとして、Ｓ1と７０４ａ、すなわち定数０の論理和演算出力、すなわちＳ1が得られる。論理演算ユニット１０５の一方の入力１０５ａにはＳ1を、もう一方の入力にはセレクタ出力７０５ａを入力し、ＥＸＯＲ演算子の出力を選択するようにｓｅｌ１０５を設定することにより、論理演算ユニット１０５の出力１０５ｃとして、Ｓ1と７０５ａ、すなわちＳ1の排他的論理和演算出力（Ｓ1 ∧ Ｓ1）が得られる。なお、∧は排他的論理和の演算子を示している。また、論理演算ユニット１０６の一方の入力１０６ａにはある値を、もう一方の入力にはセレクタ出力７０６ａを入力し、ＡＮＤ演算子の出力を選択するようにｓｅｌ１０６を設定することにより、論理演算ユニット１０６の出力１０６ｃとして、ある値と７０６ａ、すなわち定数０の論理積演算出力、すなわち定数０が得られる。論理演算ユニット１０７の一方の入力１０７ａにはＳ0を、もう一方の入力にはセレクタ出力７０７ａを入力し、ＥＸＯＲ演算子の出力を選択するようにｓｅｌ１０７を設定することにより、論理演算ユニット１０７の出力１０７ｃとして、Ｓ0と７０７ａ、すなわちＳ0の排他的論理和演算出力（Ｓ0 ∧ Ｓ0）が得られる。 Moreover, the S 1 to one input 104a of the arithmetic logic unit 104 receives the selector output 704a to the other input, by setting the sel104 to select the output of the OR operator, a logical operation unit as the output 104c of the 104, S 1 and 704a, i.e. the logical OR operation output constant 0, that is, S 1 is obtained. The S 1 to one input 105a of the logic unit 105, the other input to the input selector output 705a, to select the output of the EXOR operator by setting the SEL 105, arithmetic logic unit 105 as output 105c, S 1 and 705a, i.e. XOR operation outputs of S 1 (S 1 ∧ S 1 ) is obtained. Note that ∧ indicates an exclusive OR operator. In addition, a certain value is input to one input 106a of the logical operation unit 106, a selector output 706a is input to the other input, and the sel 106 is set so as to select the output of the AND operator. As an output 106c of 106, a logical product operation output of a certain value and 706a, that is, a constant 0, that is, a constant 0 is obtained. The S 0 to one input 107a of the logic unit 107, the other input to the input selector output 707a, to select the output of the EXOR operator by setting the Sel107, arithmetic logic unit 107 as output 107c, S 0 and 707a, i.e. XOR operation outputs of S 0 (S 0 ∧ S 0 ) is obtained.

続いて、論理演算ユニット２００の一方の入力に論理演算ユニット１００の出力１００ｃを入力し、もう一方の入力に論理演算ユニット１０１の出力１０１ｃを入力し、ＥＸＯＲ演算子の出力を選択するようにｓｅｌ２００を設定することにより、論理演算ユニット２００の出力２００ａとして、１００ｃと１０１ｃの排他的論理和演算出力、すなわち、定数０とＳ3の排他的論理和演算出力、すなわちＳ3が得られる。同様に、論理演算ユニット１０２の出力１０２ｃと論理演算ユニット１０３の出力１０３ｃを入力し、ＥＸＯＲ演算子の出力を選択するようにｓｅｌ２０１を設定した論理演算ユニット２０１からは、１０２ｃと１０３ｃの排他的論理和演算出力、すなわち、定数０とＳ2の排他的論理和演算出力２０１ａ、すなわちＳ2が得られ、論理演算ユニット１０４の出力１０４ｃと論理演算ユニット１０５の出力１０５ｃを入力し、ＥＸＯＲ演算子の出力を選択するようにｓｅｌ２０２を設定した論理演算ユニット２０２からは、１０４ｃと１０５ｃの排他的論理和演算出力、すなわち、Ｓ1と（Ｓ1 ∧ Ｓ1）の排他的論理和演算出力２０２ａ、すなわち（Ｓ1 ∧ Ｓ1 ∧ Ｓ1）が得られ、論理演算ユニット１０６の出力１０６ｃと論理演算ユニット１０７の出力１０７ｃを入力し、ＥＸＯＲ演算子の出力を選択するようにｓｅｌ２０３を設定した論理演算ユニット２０３からは、１０６ｃと１０７ｃの排他的論理和演算出力、すなわち、定数０と（Ｓ0 ∧ Ｓ0）の排他的論理和演算出力２０３ａ、すなわち（Ｓ0 ∧ Ｓ0）が得られる。 Subsequently, the output 100c of the logical operation unit 100 is input to one input of the logical operation unit 200, the output 101c of the logical operation unit 101 is input to the other input, and the output of the EXOR operator is selected. by setting, as an output 200a of the logic unit 200, an exclusive OR operation output 100c and 101c, i.e., XOR operation outputs the constant 0 and S 3, that is, S 3 is obtained. Similarly, the logical operation unit 201 that inputs the output 102c of the logical operation unit 102 and the output 103c of the logical operation unit 103 and sets sel 201 so as to select the output of the EXOR operator is used as the exclusive logic of 102c and 103c. sum operation output, i.e., XOR operation outputs 201a constants 0 and S 2, i.e. S 2 is obtained by inputting the output 105c of the output 104c and the logical operation unit 105 of the arithmetic logic unit 104, the EXOR operator the logical operation unit 202 sets the sel202 to select the output, the exclusive OR operation output 104c and 105c, i.e., the exclusive-OR operation output 202a of the S 1 and (S 1 ∧ S 1), namely (S 1 ∧ S 1 ∧ S 1) is obtained, the output 106c and logic unit of the arithmetic logic unit 106 Enter the 07 output 107c, from the logic operation unit 203 to set the sel203 so as to select the output of the EXOR operator of 106c and 107c XOR output, i.e., the constant 0 (S 0 ∧ S 0 ) of the exclusive OR operation output 203a, that is, (S 0 ∧S 0 ).

続いて、論理演算ユニット３００の一方の入力に論理演算ユニット２００の出力２００ａを入力し、もう一方の入力に論理演算ユニット２０１の出力２０１ａを入力し、ＥＸＯＲ演算子の出力を選択するようにｓｅｌ３００を設定することにより、論理演算ユニット３００の出力３００ａとして、２００ａと２０１ａの排他的論理和演算出力、すなわち、Ｓ3とＳ2の排他的論理和演算出力（Ｓ2 ∧ Ｓ3）が得られる。同様に、論理演算ユニット２０２の出力２０２ａと論理演算ユニット２０３の出力２０３ａを入力し、ＥＸＯＲ演算子の出力を選択するようにｓｅｌ３０１を設定した論理演算ユニット３０１からは、２０２ａと２０３ａの排他的論理和演算出力、すなわち、（Ｓ1 ∧ Ｓ1 ∧ Ｓ1）と（Ｓ0 ∧ Ｓ0）の排他的論理和演算出力３０１ａ、すなわち（Ｓ0 ∧ Ｓ0） ∧ （Ｓ1 ∧ Ｓ1 ∧ Ｓ1）が得られる。 Subsequently, the output 200a of the logical operation unit 200 is input to one input of the logical operation unit 300, the output 201a of the logical operation unit 201 is input to the other input, and the output of the EXOR operator is selected. by setting, as an output 300a of the logic unit 300, an exclusive OR operation output 200a and 201a, i.e., XOR operation outputs of S 3 and S 2 (S 2 ∧ S 3 ) is obtained . Similarly, from the logical operation unit 301 that inputs the output 202a of the logical operation unit 202 and the output 203a of the logical operation unit 203 and sets sel 301 so as to select the output of the EXOR operator, the exclusive logic of 202a and 203a is obtained. sum operation output, i.e., (S 1 ∧ S 1 ∧ S 1) and (S 0 ∧ S 0) of the exclusive OR operation output 301a, i.e. (S 0 ∧ S 0) ∧ (S 1 ∧ S 1 ∧ S 1 ) is obtained.

続いて、論理演算ユニット４００の一方の入力に論理演算ユニット３００の出力３００ａを入力し、もう一方の入力に論理演算ユニット３０１の出力３０１ａを入力し、ＥＸＯＲ演算子の出力を選択するようにｓｅｌ４００を設定することにより、論理演算ユニット４００の出力４００ａとして、３００ａと３０１ａ、すなわち、（Ｓ2 ∧ Ｓ3）と（Ｓ0 ∧ Ｓ0） ∧ （Ｓ1 ∧ Ｓ1 ∧ Ｓ1）の排他的論理和演算出力、すなわち、（Ｓ0 ∧ Ｓ0） ∧ （Ｓ1 ∧ Ｓ1 ∧ Ｓ1） ∧ （Ｓ2 ∧ Ｓ3）が得られる。 Subsequently, the output 300a of the logical operation unit 300 is input to one input of the logical operation unit 400, the output 301a of the logical operation unit 301 is input to the other input, and the output of the EXOR operator is selected. by setting, as an output 400a of the logic unit 400, 300a and 301a, i.e., exclusive of (S 2 ∧ S 3) and (S 0 ∧ S 0) ∧ (S 1 ∧ S 1 ∧ S 1) ORed output, i.e., is obtained (S 0 ∧ S 0) ∧ (S 1 ∧ S 1 ∧ S 1) ∧ (S 2 ∧ S 3).

続いて、一つの入力に論理演算ユニット４００の出力４００ａを入力し、一つの入力に論理演算ユニット３０１の出力３０１ａを入力し、一つの入力に論理演算ユニット２０３の出力２０３ａ、一つの入力に論理演算ユニット１０７の出力１０７ｃを入力したセレクタ５０３に、４００ａを選択するようにセレクト信号ｓｅｌ５０３を設定することにより、数式１０の出力Ｓ′0として、（Ｓ0 ∧ Ｓ0） ∧ （Ｓ1 ∧ Ｓ1 ∧ Ｓ1） ∧ （Ｓ2 ∧ Ｓ3）が得られる。
数式１１〜１３についても同様に演算出力を得られる。 Subsequently, the output 400a of the logical operation unit 400 is input to one input, the output 301a of the logical operation unit 301 is input to one input, the output 203a of the logical operation unit 203 is input to one input, and the logic is input to one input. By setting the select signal sel 503 so as to select 400a in the selector 503 to which the output 107c of the arithmetic unit 107 is input, the output S ′ 0 of Equation 10 is (S 0 ∧ S 0 ) ∧ (S 1 ∧ S 1 ∧ S 1) ∧ (S 2 ∧ S 3) is obtained.
The calculation output can be similarly obtained for the mathematical expressions 11 to 13.

以上のように、実施の形態２の動的再構成可能演算装置によれば、任意の値を保持する複数の記憶素子と、複数の記憶素子の出力と所定の入力とを選択する第４接続選択手段を設け、複数の第１論理演算ユニットは第４接続選択手段の選択結果を、２入力のうちの一方の入力とするようにしたので、第１論理演算ユニットへの入力データとして毎回入力しなければならないような場合でもこれを省略することができ、データ入力によるサイクル数の削減やバス幅の削減を図ることができる。   As described above, according to the dynamically reconfigurable computing device of the second embodiment, the plurality of storage elements that hold arbitrary values, and the fourth connection that selects the outputs and the predetermined inputs of the plurality of storage elements Since the selection means is provided, and the plurality of first logical operation units are set so that the selection result of the fourth connection selection means is one of the two inputs, it is input every time as input data to the first logical operation unit. This can be omitted even if it must be done, and the number of cycles and the bus width can be reduced by data input.

実施の形態３．
図９は、実施の形態３における半導体装置を示すものである。
図９において、半導体装置７は、実施の形態１または実施の形態２の動的再構成可能演算装置８と、動的再構成可能演算装置８に入力される演算前のデータあるいは演算後のデータのうち少なくとも一方のデータを格納する入出力データバッファ９を備える。このような半導体装置７は、所定の演算処理を指定するプロセッサであるＣＰＵ１０と、半導体装置７が処理するデータを格納するメモリ１１とバスライン１２を介して接続されている。 Embodiment 3 FIG.
FIG. 9 shows a semiconductor device according to the third embodiment.
In FIG. 9, the semiconductor device 7 includes a dynamic reconfigurable arithmetic device 8 according to the first embodiment or the second embodiment, and data before operation or data input to the dynamic reconfigurable arithmetic device 8 Are provided with an input / output data buffer 9 for storing at least one of the data. Such a semiconductor device 7 is connected via a bus line 12 to a CPU 10 that is a processor that designates predetermined arithmetic processing, and a memory 11 that stores data processed by the semiconductor device 7.

ＣＰＵ１０は、動的再構成可能演算装置８において処理する入力データを、ある単位分、メモリ１１からバスライン１２を介して入出力データバッファ９に格納する。動的再構成可能演算装置８は、ＣＰＵ１０からの指示により、入出力データバッファ９から入力データを読み込み、演算を開始する。演算が終了すると、動的再構成可能演算装置８から入出力データバッファ９へ演算後のデータが書き込まれる。ある単位分の演算が終了すると、ＣＰＵ１０は入出力データバッファ９に格納されている演算後のデータを、バスライン１２を介してメモリ１１に書き込む。   The CPU 10 stores input data to be processed in the dynamically reconfigurable arithmetic unit 8 from the memory 11 to the input / output data buffer 9 via the bus line 12 for a certain unit. The dynamically reconfigurable computing device 8 reads input data from the input / output data buffer 9 according to an instruction from the CPU 10 and starts computation. When the computation is completed, the data after computation is written from the dynamically reconfigurable computing device 8 to the input / output data buffer 9. When the calculation for a certain unit is completed, the CPU 10 writes the post-calculation data stored in the input / output data buffer 9 into the memory 11 via the bus line 12.

以上のように、実施の形態３の半導体装置によれば、動的再構成可能演算装置は、所定の演算処理を指定するプロセッサからの指示に基づいて、その指示に対応した演算処理を行うと共に、動的再構成可能演算装置に入力される演算前のデータまたは演算後のデータのうち、少なくとも一方のデータを格納するバッファを設けたので、プロセッサとの接続が容易な半導体装置を実現することができる。   As described above, according to the semiconductor device of the third embodiment, the dynamically reconfigurable arithmetic device performs arithmetic processing corresponding to the instruction based on the instruction from the processor specifying the predetermined arithmetic processing. Since a buffer for storing at least one of pre-computed data and post-computed data input to the dynamically reconfigurable computing device is provided, a semiconductor device that can be easily connected to the processor is realized. Can do.

この発明の実施の形態１による動的再構成可能演算装置を示す構成図である。BRIEF DESCRIPTION OF THE DRAWINGS It is a block diagram which shows the dynamic reconfigurable arithmetic unit by Embodiment 1 of this invention. この発明の実施の形態１の動的再構成可能演算装置における論理演算ユニットの内部構成図である。It is an internal block diagram of the logical operation unit in the dynamically reconfigurable operation device according to the first embodiment of the present invention. この発明の実施の形態１の動的再構成可能演算装置を用いた８並列排他的論理和演算時の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure at the time of 8 parallel exclusive OR calculation using the dynamic reconfigurable arithmetic unit of Embodiment 1 of this invention. この発明の実施の形態１の動的再構成可能演算装置を用いた８並列排他的論理和演算時の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure at the time of 8 parallel exclusive OR calculation using the dynamic reconfigurable arithmetic unit of Embodiment 1 of this invention. この発明の実施の形態１の動的再構成可能演算装置を用いた４並列の４入力論理和演算の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure of 4 parallel 4 input OR operation using the dynamic reconfigurable arithmetic unit of Embodiment 1 of this invention. この発明の実施の形態１の動的再構成可能演算装置を用いた４並列の４入力論理和演算の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure of 4 parallel 4 input OR operation using the dynamic reconfigurable arithmetic unit of Embodiment 1 of this invention. この発明の実施の形態１の動的再構成可能演算装置を用いた８入力論理積演算を２並列で動作させる場合の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure in the case of operating 8 input AND operation using the dynamic reconfigurable arithmetic unit of Embodiment 1 of this invention in parallel. この発明の実施の形態１の動的再構成可能演算装置を用いた８入力論理積演算を２並列で動作させる場合の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure in the case of operating 8 input AND operation using the dynamic reconfigurable arithmetic unit of Embodiment 1 of this invention in parallel. この発明の実施の形態１の動的再構成可能演算装置を用いた１６入力論理積演算の場合の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure in the case of 16 input AND operation using the dynamic reconfigurable arithmetic unit of Embodiment 1 of this invention. この発明の実施の形態１の動的再構成可能演算装置を用いた１６入力論理積演算の場合の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure in the case of 16 input AND operation using the dynamic reconfigurable arithmetic unit of Embodiment 1 of this invention. この発明の実施の形態２による動的再構成可能演算装置を示す構成図である。It is a block diagram which shows the dynamic reconfigurable arithmetic unit by Embodiment 2 of this invention. この発明の実施の形態２による動的再構成可能演算装置を示す構成図である。It is a block diagram which shows the dynamic reconfigurable arithmetic unit by Embodiment 2 of this invention. この発明の実施の形態２による動的再構成可能演算装置を用いたＡＥＳのＭｉｘ‐Ｃｏｌｕｍｎ演算の数式１０の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure of Formula 10 of the Mix-Column calculation of AES using the dynamic reconfigurable arithmetic unit by Embodiment 2 of this invention. この発明の実施の形態２による動的再構成可能演算装置を用いたＡＥＳのＭｉｘ‐Ｃｏｌｕｍｎ演算の数式１０の回路構成を示す説明図である。It is explanatory drawing which shows the circuit structure of Formula 10 of the Mix-Column calculation of AES using the dynamic reconfigurable arithmetic unit by Embodiment 2 of this invention. この発明の実施の形態３による半導体装置を示す構成図である。It is a block diagram which shows the semiconductor device by Embodiment 3 of this invention.

符号の説明Explanation of symbols

１，１００〜１０７，２００〜２０３，３００，３０１，４００ 論理演算ユニット、２ ＮＯＴ演算子、３ ＥＸＯＲ演算子、４ ＯＲ演算子、５ ＡＮＤ演算子、６ セレクタ、７ 半導体装置、８ 動的再構成可能演算装置、９ 入出力データバッファ、１０ ＣＰＵ、１１ メモリ、１２ バスライン、１００ａ〜１０７ａ，１００ｂ〜１０７ｂ 論理演算ユニットの入力、１００ｃ〜１０７ｃ，２００ａ〜２０３ａ，３００ａ，３０１ａ，４００ａ 論理演算ユニットの出力、５００〜５０３，７００〜７０７ セレクタ、６００〜６０７ レジスタ、６００ａ〜６０７ａ レジスタ出力、７００ａ〜７０７ａ セレクタ出力。   1, 100 to 107, 200 to 203, 300, 301, 400 Logical operation unit, 2 NOT operator, 3 EXOR operator, 4 OR operator, 5 AND operator, 6 selector, 7 semiconductor device, 8 dynamic re Configurable arithmetic unit, 9 input / output data buffer, 10 CPU, 11 memory, 12 bus lines, 100a to 107a, 100b to 107b, logical operation unit input, 100c to 107c, 200a to 203a, 300a, 301a, 400a logical operation unit Output, 500-503, 700-707 selector, 600-607 register, 600a-607a register output, 700a-707a selector output.

Claims (4)

それぞれが、２入力の値の論理演算を行う複数の第１論理演算ユニットと、
前記複数の第１論理演算ユニットの出力のうち二つの出力を入力として論理演算を行う複数の第２論理演算ユニットと、
前記複数の第２論理演算ユニットの出力のうち二つの出力を入力として論理演算を行う複数の第３論理演算ユニットと、
前記複数の第３論理演算ユニットの二つの出力を入力として論理演算を行う第４論理演算ユニットと、
前記複数の第１論理演算ユニットの出力のうち一つの出力と前記複数の第２論理演算ユニットの出力のうち一つの出力とを選択する複数の第１接続選択手段と、
前記複数の第１論理演算ユニットの出力のうち一つの出力と前記複数の第２論理演算ユニットの出力のうち一つの出力と前記複数の第３論理演算ユニットの出力のうち一つの出力とを選択する第２接続選択手段と、
前記複数の第１論理演算ユニットの出力のうち一つの出力と前記複数の第２論理演算ユニットの出力のうち一つの出力と前記複数の第３論理演算ユニットの出力のうち一つの出力と前記第４論理演算ユニットの出力とを選択する第３接続選択手段とを備え、
前記論理演算ユニットは、複数種類の論理演算素子と、当該複数種類の論理演算素子の出力のうち一つの出力を論理演算ユニットの出力として選択する接続選択手段とを備えたことを特徴とする動的再構成可能演算装置。 A plurality of first logical operation units each performing a logical operation of two-input values;
A plurality of second logic operation units that perform a logic operation using two outputs of the outputs of the plurality of first logic operation units as inputs;
A plurality of third logic operation units that perform a logic operation using two outputs of the outputs of the plurality of second logic operation units as inputs;
A fourth logical operation unit that performs a logical operation using two outputs of the plurality of third logical operation units as inputs;
A plurality of first connection selecting means for selecting one output among the outputs of the plurality of first logic operation units and one output among the outputs of the plurality of second logic operation units;
One output among the outputs of the plurality of first logic operation units, one output among the outputs of the plurality of second logic operation units, and one output among the outputs of the plurality of third logic operation units are selected. Second connection selection means for
One output of the outputs of the plurality of first logic operation units, one output of the outputs of the plurality of second logic operation units, one output of the outputs of the plurality of third logic operation units, and the first A third connection selection means for selecting the output of the four logic operation units ;
The logic operation unit includes a plurality of types of logic operation elements and connection selection means for selecting one of the outputs of the plurality of types of logic operation elements as an output of the logic operation unit. Reconfigurable computing device. 論理演算ユニットが備える複数種類の論演算素子が、ＡＮＤ、ＯＲ、ＮＯＴ、ＥＸＯＲであることを特徴とする請求項１記載の動的再構成可能装置。 A plurality of types of logical operation elements included in the logic operation unit, AND, OR, NOT, dynamically reconfigurable device of claim 1 Symbol mounting characterized in that it is a EXOR. 任意の値を保持する複数の記憶素子と、前記複数の記憶素子の出力と所定の入力とを選択する第４接続選択手段を設け、前記複数の第１論理演算ユニットは前記第４接続選択手段の選択結果を、２入力のうちの一方の入力とすることを特徴とする請求項１または請求項２記載の動的再構成可能演算装置。 A plurality of storage elements that hold arbitrary values, and a fourth connection selection unit that selects an output and a predetermined input of the plurality of storage elements are provided, and the plurality of first logical operation units are the fourth connection selection unit. selection results, dynamically reconfigurable operation apparatus according to claim 1 or claim 2 wherein, characterized in that one input of the two inputs. 請求項１から請求項３のうちのいずれか１項記載の動的再構成可能演算装置を備え、当該動的再構成可能演算装置は、所定の演算処理を指定するプロセッサからの指示に基づいて、当該指示に対応した演算処理を行うと共に、前記動的再構成可能演算装置に入力される演算前のデータまたは演算後のデータのうち、少なくとも一方のデータを格納するバッファを設けたことを特徴とする半導体装置。 A dynamic reconfigurable arithmetic device according to any one of claims 1 to 3 , comprising the dynamic reconfigurable arithmetic device based on an instruction from a processor that designates predetermined arithmetic processing. In addition to performing arithmetic processing corresponding to the instruction, a buffer is provided for storing at least one of the pre-computation data and post-computation data input to the dynamically reconfigurable computing device. A semiconductor device.
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Publication number Priority date Publication date Assignee Title
CN114731157A (en) * 2020-01-14 2022-07-08 Ｙｏｄａ－Ｓ株式会社 Arithmetic device

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3170599B2 (en) * 1996-03-01 2001-05-28 経済産業省産業技術総合研究所長 Programmable LSI and its operation method
JP4502662B2 (en) * 2004-02-20 2010-07-14 アルテラ コーポレイション Multiplier-accumulator block mode split
JP4409526B2 (en) * 2006-04-14 2010-02-03 株式会社半導体理工学研究センター Optical flow processor
JP5196905B2 (en) * 2007-08-03 2013-05-15 三菱電機株式会社 Dynamically reconfigurable computing device and semiconductor device

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