JP5241222B2 - Memory device adopting dual clocking method for systematic code generation - Google Patents

Memory device adopting dual clocking method for systematic code generation Download PDF

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Description

本発明は、半導体メモリ装置に係り、特に、システマチックコードの出力のためのデュアルクロッキング方法を採用したメモリ装置に関する。   The present invention relates to a semiconductor memory device, and more particularly to a memory device employing a dual clocking method for outputting systematic codes.

デジタルデータ伝送システムで、エラーデータの再伝送を要求せずとも、伝送中に引き起こされたビットエラーを検出して訂正することが望ましい。公知のエラー訂正システムは、伝送されるオリジナルデータに一種のリダンダントチェックビットを追加したコードを伝送部で発生する。   In a digital data transmission system, it is desirable to detect and correct bit errors caused during transmission without requiring retransmission of error data. In a known error correction system, a code in which a kind of redundant check bit is added to original data to be transmitted is generated in a transmission unit.

チャネルコーディング理論で、システマチックコードは、オリジナルデータと該オリジナルデータと関連したリダンダントパリティビットを含むと定義される。   In channel coding theory, a systematic code is defined as including original data and redundant parity bits associated with the original data.

半導体メモリ装置の動作速度が高速化されるにつれて、チャネルビットエラー率（Ｃｈａｎｎｅｌ ｂｉｔ Ｅｒｒｏｒ Ｒａｔｅ：ＢＥＲ）が上昇している。チャネルエラーを検出して訂正する技術が要求される。これにより、半導体メモリ装置は、内部でシステマチックコードを発生させて外部コントローラに伝送する方式を採用する。システマチックコードは、メモリセルアレイから出力されるデータがオリジナルデータとなり、メモリセルアレイの出力データをコーディングし、かつ計算したビットがリダンダントパリティビットとなる。   As the operation speed of the semiconductor memory device increases, a channel bit error rate (BER) increases. A technique for detecting and correcting a channel error is required. Accordingly, the semiconductor memory device employs a system that internally generates a systematic code and transmits it to an external controller. In the systematic code, the data output from the memory cell array is original data, the output data of the memory cell array is coded, and the calculated bits are redundant parity bits.

しかし、リダンダントパリティビットは、主にオリジナルデータを排他的論理和するロジック回路を通じて発生させるにつれて相当なレーテンシが要求される。これにより、システマチックコードを出力する半導体メモリ装置の読出データレーテンシが増加するという問題点がある。   However, as the redundant parity bit is generated mainly through a logic circuit that exclusively ORs original data, a considerable latency is required. This increases the read data latency of the semiconductor memory device that outputs the systematic code.

したがって、システマチックコードの出力時にオリジナルデータ用クロック信号とリダンダントパリティビット用クロック信号とを二元化して読出データレーテンシを最小化する方案が要求される。   Therefore, there is a need for a scheme for minimizing the read data latency by binarizing the original data clock signal and the redundant parity bit clock signal when the systematic code is output.

本発明の目的は、システマチックコードの出力のためのデュアルクロックキング方法を採用するメモリ装置を提供することである。   An object of the present invention is to provide a memory device that employs a dual clocking method for outputting systematic codes.

本発明の他の目的は、前記メモリ装置のシステマチックコードの発生方法を提供することである。   Another object of the present invention is to provide a systematic code generation method of the memory device.

前記目的を達成するために、本発明の一面によるシステマチックコードを発生させるメモリ装置は、第１読出パルスに応答してメモリコアブロックから読出される並列データをパッチするデータパッチ部、第１読出パルスから読出データに該当するＣＲＣコードの発生にかかる時間ほど遅延された第２読出パルスを発生させるレプリカ遅延部、第２読出パルスに応答して読出データを計算してＣＲＣコードを発生させるＣＲＣ発生部、及び第１読出パルスに応答して並列データを直列データに変換し、直列データの所定ビットごとにＣＲＣコードを順次に配列してシステマチックコードを出力するシリアライザを備える。   To achieve the above object, a memory device for generating a systematic code according to an aspect of the present invention includes a data patch unit for patching parallel data read from a memory core block in response to a first read pulse, a first read A replica delay unit that generates a second read pulse delayed by a time required to generate a CRC code corresponding to read data from the pulse, and CRC generation that generates read data in response to the second read pulse and generates a CRC code And a serializer that converts parallel data into serial data in response to the first read pulse, sequentially arranges CRC codes for each predetermined bit of the serial data, and outputs a systematic code.

本発明の実施例によって、システマチックコードは、メモリ装置のデータ入出力パッドを通じて出力されるように設定される。   According to an embodiment of the present invention, the systematic code is set to be output through the data input / output pad of the memory device.

前記目的を達成するために、本発明の他の面によるシステマチックコードを発生させるメモリ装置は、少なくとも２個以上のメモリセルアレイブロックに分割配置された少なくとも１個以上のバンク、第１データパッチパルスに応答して第１メモリセルアレイブロックから読出された第１並列データをパッチして第１パッチデータとして出力する第１データパッチ部、第１パッチデータと第２ ＣＲＣ発生部で発生した第２ ＣＲＣ値とを計算して第１ ＣＲＣ値を発生させる第１ ＣＲＣ発生部、第２データパッチパルスに応答して第２メモリセルアレイブロックから読出された第２並列データをパッチして第２パッチデータとして出力する第２データパッチ部、第２パッチデータと第１ ＣＲＣ発生部で発生した第１ ＣＲＣ値とを計算して第２ ＣＲＣ値を発生させる第２ ＣＲＣ発生部、第１データパッチパルスに応答して第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して第１ ＣＲＣ値を第１ ＣＲＣビットに変換し、第１直列データの所定ビットごとに第１ ＣＲＣビットを順次に配列して第１システマチックコードを発生させる第１シリアライザ、及び第２データパッチパルスに応答して第２パッチデータを第２直列データに変換し、遅延された第１データパッチパルスに応答して第２ ＣＲＣ値を第２ ＣＲＣビットに変換し、第２直列データの所定ビットごとに第２ ＣＲＣビットを順次に配列して第２システマチックコードを発生させる第２シリアライザを備える。   In order to achieve the above object, a memory device for generating a systematic code according to another aspect of the present invention includes at least one bank divided into at least two memory cell array blocks, a first data patch pulse. In response to the first data patch unit that patches the first parallel data read from the first memory cell array block and outputs the first patch data as the first patch data, the second CRC generated in the first patch data and the second CRC generation unit A first CRC generator for calculating a value and generating a first CRC value, and patching the second parallel data read from the second memory cell array block in response to the second data patch pulse to generate second patch data The second data patch section to be output, the second patch data, and the first CRC value generated by the first CRC generator section are calculated and the second data patch section is calculated. A second CRC generator for generating a CRC value; converts the first patch data to first serial data in response to the first data patch pulse; and determines the first CRC value in response to the delayed second data patch pulse. A first serializer that converts the first CRC bits and sequentially arranges the first CRC bits for each predetermined bit of the first serial data to generate a first systematic code; and a second data patch pulse in response to the second data patch pulse. 2 patch data is converted into second serial data, a second CRC value is converted into a second CRC bit in response to the delayed first data patch pulse, and a second CRC bit for each predetermined bit of the second serial data. Are sequentially arranged to generate a second systematic code.

本発明の実施例によって、遅延された第２データパッチパルスは、第２データパッチパルスを第２ ＣＲＣ発生部の信号経路を通過させて遅延させた信号でありうる。   According to an embodiment of the present invention, the delayed second data patch pulse may be a signal obtained by delaying the second data patch pulse through the signal path of the second CRC generator.

本発明の実施例によって、遅延された第１データパッチパルスは、第１データパッチパルスを第１ ＣＲＣ発生部の信号経路を通過させて遅延させた信号でありうる。   According to an embodiment of the present invention, the delayed first data patch pulse may be a signal obtained by delaying the first data patch pulse through the signal path of the first CRC generator.

本発明の実施例によって、メモリ装置は、ＯＤＩＣ（Ｏｕｔｅｒ Ｄａｔａ Ｉｎｎｅｒ Ｃｏｍｍａｎｄ）構造を有しうる。   According to an embodiment of the present invention, the memory device may have an ODIC (Outer Data Inner Command) structure.

本発明の実施例によって、第１及び第２シリアライザは、メモリ装置のデータ入出力パッドとそれぞれ連結されて第１及び第２システマチックコードを出力しうる。   According to an embodiment of the present invention, the first and second serializers may be connected to the data input / output pads of the memory device, respectively, to output the first and second systematic codes.

前記目的を達成するために、本発明のさらに他の面によるシステマチックコードを発生させるメモリ装置は、分割配置された少なくとも２個以上のバンクを備える少なくとも２個以上のメモリコアブロック、第１メモリコアブロックから第１読出クロック信号に応答して第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されたデータを選択する第１選択部、第２メモリコアブロックから第１読出クロック信号に応答して第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されるデータを選択する第２選択部、第１メモリコアブロックから第１読出クロック信号と第２読出クロック信号とに応答して第１データパッチパルスを発生させる第１データパッチ発生部、第２メモリコアブロックから第１読出クロック信号と第２読出クロック信号とに応答して第２データパッチパルスを発生させる第２データパッチ発生部、第１データパッチパルスに応答して第１メモリセルアレイブロックから読出された第１並列データをパッチして第１パッチデータとして出力する第１データパッチ部、第２データパッチパルスに応答して第２メモリセルアレイブロックから読出された第２並列データをパッチして第２パッチデータとして出力する第２データパッチ部、第１パッチデータと第２ ＣＲＣ発生部で発生した第２ ＣＲＣ値とを計算して第１ ＣＲＣ値を発生させる第１ ＣＲＣ発生部、第２パッチデータと第１ ＣＲＣ発生部で発生した第１ ＣＲＣ値とを計算して第２ ＣＲＣ値を発生させる第２ ＣＲＣ発生部、第１データパッチパルスに応答して第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して前記第１ ＣＲＣ値を第１ ＣＲＣビットに変換し、第１直列データの所定ビットごとに第１ ＣＲＣビットを順次に配列して第１システマチックコードを発生させる第１シリアライザ、そして第２データパッチパルスに応答して第２パッチデータを第２直列データに変換し、遅延された第１データパッチパルスに応答して第２ ＣＲＣ値を第２ ＣＲＣビットに変換し、第２直列データの所定ビットごとに第２ ＣＲＣビットを順次に配列して第２システマチックコードを発生させる第２シリアライザを備える。   In order to achieve the above object, a memory device for generating a systematic code according to still another aspect of the present invention includes at least two memory core blocks including at least two banks arranged in a divided manner, a first memory. A first selection unit for selecting data read from the first bank in response to the first read clock signal from the core block, and for selecting data read from the second bank in response to the second read clock signal; A second selection unit that selects data read from the first bank in response to the first read clock signal from the two memory core blocks and selects data read from the second bank in response to the second read clock signal First data for generating a first data patch pulse in response to the first read clock signal and the second read clock signal from the first memory core block A second data patch generator for generating a second data patch pulse in response to the first read clock signal and the second read clock signal from the second memory core block, and in response to the first data patch pulse A first data patch unit for patching the first parallel data read from the first memory cell array block and outputting it as first patch data; a second data patch read from the second memory cell array block in response to the second data patch pulse; A second data patch unit that patches the two parallel data and outputs the second patch data, calculates the first patch data and the second CRC value generated by the second CRC generation unit, and generates the first CRC value. 1 CRC generating unit, a second CR for generating a second CRC value by calculating the second patch data and the first CRC value generated by the first CRC generating unit A C generator for converting first patch data to first serial data in response to a first data patch pulse, and converting the first CRC value to first CRC bits in response to a delayed second data patch pulse; A first serializer for sequentially generating a first systematic code by sequentially arranging first CRC bits for each predetermined bit of the first serial data; and second patch data in response to a second data patch pulse. Convert to serial data, convert the second CRC value to the second CRC bit in response to the delayed first data patch pulse, and sequentially arrange the second CRC bit for every predetermined bit of the second serial data A second serializer for generating a second systematic code;

前記他の目的を達成するために、本発明のさらに他の面によるメモリ装置でシステマチックコードを発生させる方法は、第１読出パルスに応答してメモリコアブロックから読出される並列データをパッチするステップ、第１読出パルスから前記読出データに該当するＣＲＣコードの発生にかかる時間ほど遅延された第２読出パルスを発生させるステップ、第２読出パルスに応答して読出データを計算してＣＲＣコードを発生させるステップ、そして第１読出パルスに応答して並列データを直列データに変換し、直列データの所定ビットごとにＣＲＣコードを順次に配列してシステマチックコードを出力するステップを含む。   According to another aspect of the present invention, a method for generating systematic code in a memory device patches parallel data read from a memory core block in response to a first read pulse. A step of generating a second read pulse delayed by a time required for generating a CRC code corresponding to the read data from the first read pulse; calculating read data in response to the second read pulse; Generating parallel data to serial data in response to the first read pulse, sequentially arranging CRC codes for each predetermined bit of the serial data, and outputting a systematic code.

前記他の目的を達成するために、本発明のさらに他の面による少なくとも２個以上のメモリセルアレイブロックに分割配置された少なくとも１個以上のバンクを有するメモリ装置のシステマチックコードを発生させる方法は、第１データパッチパルスに応答して第１メモリセルアレイブロックから読出された第１並列データをパッチして第１パッチデータとして出力するステップ、第２データパッチパルスに応答して第２メモリセルアレイブロックから読出された第２並列データをパッチして第２パッチデータとして出力するステップ、第１パッチデータと第２ ＣＲＣ値とを計算して第１ ＣＲＣ値を発生させるステップ、第２パッチデータと第１ ＣＲＣ値とを計算して第２ ＣＲＣ値を発生させるステップ、第１データパッチパルスに応答して第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して第１ ＣＲＣ値を第１ ＣＲＣビットに変換して第１直列データの所定ビットごとに第１ ＣＲＣビットを順次に配列して第１システマチックコードを発生させるステップ、そして第２データパッチパルスに応答して第２パッチデータを第２直列データに変換し、遅延された第１データパッチパルスに応答して第２ ＣＲＣ値を第２ ＣＲＣビットに変換し、第２直列データの所定ビットごとに第２ ＣＲＣビットを順次に配列して第２システマチックコードを発生させるステップを含む。   According to another aspect of the present invention, there is provided a method for generating a systematic code of a memory device having at least one bank divided into at least two memory cell array blocks according to another aspect of the present invention. Patching the first parallel data read from the first memory cell array block in response to the first data patch pulse and outputting it as the first patch data; and second memory cell array block in response to the second data patch pulse Patching and outputting the second parallel data read from the second patch data, calculating the first patch data and the second CRC value to generate the first CRC value, the second patch data and the second patch data Calculating a CRC value to generate a second CRC value, in response to the first data patch pulse The first patch data is converted into first serial data, the first CRC value is converted into first CRC bits in response to the delayed second data patch pulse, and a first bit is generated for each predetermined bit of the first serial data. The CRC bits are sequentially arranged to generate a first systematic code, and in response to the second data patch pulse, the second patch data is converted to second serial data, and the delayed first data patch pulse In response, converting the second CRC value to the second CRC bit and sequentially arranging the second CRC bit for each predetermined bit of the second serial data to generate a second systematic code.

前記他の目的を達成するために、本発明のさらに他の面による分割配置された少なくとも２個以上のバンクを備える少なくとも２個以上のメモリコアブロックを有するメモリ装置のシステマチックコードを発生させる方法は、第１メモリコアブロックから第１読出クロック信号に応答して第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されたデータを選択するステップ、第２メモリコアブロックから第１読出クロック信号に応答して第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されるデータを選択するステップ、第１メモリコアブロックから第１読出クロック信号と第２読出クロック信号とに応答して第１データパッチパルスを発生させるステップ、第２メモリコアブロックから第１読出クロック信号と第２読出クロック信号とに応答して第２データパッチパルスを発生させるステップ、第１データパッチパルスに応答して第１メモリセルアレイブロックから読出された第１並列データをパッチして第１パッチデータとして出力するステップ、第２データパッチパルスに応答して第２メモリセルアレイブロックから読出された第２並列データをパッチして第２パッチデータとして出力するステップ、第１パッチデータと第２ ＣＲＣ値とを計算して第１ ＣＲＣ値を発生させるステップ、第２パッチデータと第１ ＣＲＣ値とを計算して第２ ＣＲＣ値を発生させるステップ、第１データパッチパルスに応答して第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して第１ ＣＲＣ値を第１ ＣＲＣビットに変換し、第１直列データの所定ビットごとに第１ ＣＲＣビットを順次に配列して第１システマチックコードを発生させるステップ、そして第２データパッチパルスに応答して第２パッチデータを第２直列データに変換し、第１データパッチパルスに応答して第２ ＣＲＣ値を第２ ＣＲＣビットに変換し、第２直列データの所定ビットごとに第２ ＣＲＣビットを順次に配列して第２システマチックコードを発生させるステップを含む。   According to another aspect of the present invention, there is provided a method for generating systematic code for a memory device having at least two or more memory core blocks each including at least two or more banks arranged separately. Selecting data read from the first bank in response to the first read clock signal from the first memory core block and selecting data read from the second bank in response to the second read clock signal Selecting data read from the first bank in response to the first read clock signal from the second memory core block, and selecting data read from the second bank in response to the second read clock signal; A first data patch pulse is generated in response to the first read clock signal and the second read clock signal from the first memory core block. Generating a second data patch pulse in response to the first read clock signal and the second read clock signal from the second memory core block; reading from the first memory cell array block in response to the first data patch pulse Patching the output first parallel data and outputting it as the first patch data; patching the second parallel data read from the second memory cell array block in response to the second data patch pulse to produce the second patch data Outputting, calculating a first patch data and a second CRC value and generating a first CRC value, calculating a second patch data and a first CRC value and generating a second CRC value; In response to the first data patch pulse, the first patch data is converted into first serial data, and the delayed second data packet is converted. A first CRC value is converted into a first CRC bit in response to the multi-pulse, and a first systematic code is generated by sequentially arranging the first CRC bit for each predetermined bit of the first serial data; The second patch data is converted into second serial data in response to the data patch pulse, the second CRC value is converted into second CRC bits in response to the first data patch pulse, and every predetermined bit of the second serial data The second CRC bits are sequentially arranged to generate a second systematic code.

本発明のメモリ装置によれば、システマチックコードの出力時にオリジナルデータ用クロック信号とリダンダントパリティビット用クロック信号とを二元化する。リダンダントパリティビット用クロック信号は、第２データパッチパルスを第２ ＣＲＣ発生部の信号経路を通過させて遅延された第２データパッチパルスと、第１データパッチパルスを第１ ＣＲＣ発生部の信号経路を通過させて遅延された第１データパッチパルスとを使用する。これにより、第１データパッチパルスに応答してオリジナルデータを直列出力し、遅延された第２データパッチパルスに応答してＣＲＣビットを出力して第１システマチックコードを発生させる。第２データパッチパルスに応答してオリジナルデータを直列出力し、遅延された第１データパッチパルスに応答してＣＲＣビットを出力して第２システマチックコードを発生させる。これにより、読出データレーテンシを最小化する。   According to the memory device of the present invention, the original data clock signal and the redundant parity bit clock signal are binarized when the systematic code is output. The redundant parity bit clock signal includes a second data patch pulse that is delayed by passing the second data patch pulse through the signal path of the second CRC generator, and the first data patch pulse that is the signal path of the first CRC generator. And the first data patch pulse delayed through. Accordingly, the original data is serially output in response to the first data patch pulse, and the CRC bit is output in response to the delayed second data patch pulse to generate the first systematic code. The original data is serially output in response to the second data patch pulse, and the CRC bit is output in response to the delayed first data patch pulse to generate the second systematic code. This minimizes read data latency.

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び添付図面に記載された内容を参照せねばならない。   For a full understanding of the invention and the operational advantages thereof and the objects achieved by the practice of the invention, reference should be made to the accompanying drawings illustrating the preferred embodiments of the invention and the contents described in the accompanying drawings. I have to do it.

以下、添付した図面を参照して本発明の望ましい実施形態を説明することにより、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。   Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The same reference numerals provided in each drawing represent the same member.

図１は、本発明の一実施形態によるメモリ装置を説明するブロックダイアグラムである。図１のメモリ装置１０は、オリジナルデータ８ビットごとにＣＲＣ（Ｃｙｃｌｉｃ Ｒｅｄｕｎｄａｎｃｙ Ｃｈｅｃｋ）１ビットを出力するシステマチックコードの発生方法について説明する。これに限定されず、オリジナルデータｍビットごとにＣＲＣ ｎビットを出力するシステマチックコードの発生方法で拡大適用される。   FIG. 1 is a block diagram illustrating a memory device according to an embodiment of the present invention. The memory device 10 of FIG. 1 will be described with respect to a method of generating a systematic code that outputs 1 bit of CRC (Cyclic Redundancy Check) for every 8 bits of original data. However, the present invention is not limited to this, but can be expanded by a systematic code generation method that outputs CRC n bits for every m bits of original data.

メモリ装置１０は、分割配置された第１バンク１００Ａ〜１００Ｄと第２バンク２００Ａ〜２００Ｄとを備える。第１バンク１００Ａ〜１００Ｄは、内部クロック信号ＩＣＬＫに同期される第１読出命令ＲＤ＿ＢＧ０に応答して第１バンクデータＲＤｇｒｐ０を出力する。第２バンク２００Ａ〜２００Ｄは、内部クロック信号ＩＣＬＫに同期される第２読出命令ＲＤ＿ＢＧ１に応答して第２バンクデータＲＤｇｒｐ１を出力する。４個の第１バンク１００Ａ〜１００Ｄは、例えば、３２個のデータラインを通じてデータを読出する。同様に、４個の第２バンク２００Ａ〜２００Ｄも３２個のデータラインを通じてデータを読出する。これにより、全体的な第１バンクデータＲＤｇｒｐ０と第２バンクデータＲＤｇｒｐ１とのそれぞれは、１２８ビットとなる。   The memory device 10 includes first banks 100A to 100D and second banks 200A to 200D that are separately arranged. First banks 100A to 100D output first bank data RDgrp0 in response to a first read command RD_BG0 synchronized with internal clock signal ICLK. Second banks 200A-200D output second bank data RDgrp1 in response to a second read command RD_BG1 synchronized with internal clock signal ICLK. The four first banks 100A to 100D read data through, for example, 32 data lines. Similarly, the four second banks 200A to 200D also read data through 32 data lines. As a result, the overall first bank data RDgrp0 and second bank data RDgrp1 are each 128 bits.

内部クロック信号ＩＣＬＫは、クロック信号入力端子に印加される外部クロック信号ＣＫ,／ＣＫを受信する遅延同期回路ＤＬＬによって発生する。遅延同期回路は、外部クロック信号ＣＬ,／ＣＫと内部クロック信号ＩＣＬＫとの位相を同期させる。第１及び第２バンク読出命令ＲＤ＿ＢＧ０,ＲＤ＿ＢＧ１は、外部制御信号入力端子ＣＫＥ,／ＣＳ,／ＲＡＳ,／ＣＡＳ，／ＷＥで印加される制御信号とアドレス信号入力端子ＢＡ０，ＢＡ１，Ａ０−Ａｉで受信されるアドレス信号との結合ロジックによって発生する。   The internal clock signal ICLK is generated by the delay synchronization circuit DLL that receives the external clock signals CK and / CK applied to the clock signal input terminal. The delay synchronization circuit synchronizes the phases of the external clock signal CL, / CK and the internal clock signal ICLK. The first and second bank read commands RD_BG0 and RD_BG1 are applied to the control signal applied at the external control signal input terminals CKE, / CS, / RAS, / CAS, / WE and the address signal input terminals BA0, BA1, A0-Ai. Generated by the combined logic with the received address signal.

メモリ装置１０は、チップ中央部にクロック信号入力端子ＣＫ，／ＣＫ、外部制御信号入力端子ＣＫＥ，／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥとアドレス信号入力端子ＢＡ０，ＢＡ１，Ａ０−Ａｉとが配置される領域２０の外側にデータ入出力端子ＤＱ０,１，ＤＱ６,７，ＤＱ２,３，ＤＱ４,５が配置される領域３０,４０で構成されるＯＤＩＣ構造を有する。   The memory device 10 has clock signal input terminals CK, / CK, external control signal input terminals CKE, / CS, / RAS, / CAS, / WE and address signal input terminals BA0, BA1, A0-Ai at the center of the chip. It has an ODIC structure composed of areas 30 and 40 in which data input / output terminals DQ0,1, DQ6,7, DQ2,3, DQ4,5 are arranged outside the area 20 arranged.

説明の便宜上、ＯＤＩＣ構造を基準として上端部に配置される第１バンク１００Ａ,１００Ｂと第２バンク２００Ａ,２００Ｂとから読出されるデータと関連したシステマチックコードを発生させる方法について記述される。そして、第１バンク１００Ａと第２バンク２００Ａとが配置される領域を第１メモリコアブロックと称し、第１バンク１００Ｂと第２バンク２００Ｂとが配置される領域を第２メモリコアブロックと称す。   For convenience of description, a method for generating a systematic code associated with data read from the first banks 100A and 100B and the second banks 200A and 200B arranged at the upper end with respect to the ODIC structure will be described. An area where the first bank 100A and the second bank 200A are arranged is referred to as a first memory core block, and an area where the first bank 100B and the second bank 200B are arranged is referred to as a second memory core block.

第１メモリコアブロックで、第１バンク１００ＡのデータＲＤｇｒｐ０は、第１読出クロック信号ＲＤｓｙｎｃ０に応答する第１選択部５２を通じて第１データパッチ部５４に伝えられる。第２バンク２００ＡのデータＲＤｇｒｐ１は、第２読出クロック信号ＲＤｓｙｎｃ１に応答する第１選択部５２を通じて第１データパッチ部５４に伝えられる。第１データパッチパルス発生部５６は、第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを受信して第１データパッチパルスＲＤｓｙｎｃ＿Ａを発生させる。第１データパッチパルス発生部５６は、第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを論理和するＯＲゲートロジックで構成される。   In the first memory core block, the data RDgrp0 of the first bank 100A is transmitted to the first data patch unit 54 through the first selection unit 52 that responds to the first read clock signal RDsync0. The data RDgrp1 of the second bank 200A is transmitted to the first data patch unit 54 through the first selection unit 52 that responds to the second read clock signal RDsync1. The first data patch pulse generator 56 receives the first read clock signal RDsync0 and the second read clock signal RDsync1, and generates a first data patch pulse RDsync_A. The first data patch pulse generator 56 is configured by an OR gate logic that logically sums the first read clock signal RDsync0 and the second read clock signal RDsync1.

第１データパッチ部５４は、第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して選択部５２を通じて伝えられる第１及び第２バンクデータＲＤｇｒｐ０,ＲＤｇｒｐ１をパッチして第１パッチデータＲＤｍｕｘ＿Ａを出力する。第１パッチデータＲＤｍｕｘ＿Ａは、第１シリアライザ５８と第１ ＣＲＣ発生部５９とに伝送される。   The first data patch unit 54 patches the first and second bank data RDgrp0 and RDgrp1 transmitted through the selection unit 52 in response to the first data patch pulse RDsync_A, and outputs first patch data RDmux_A. The first patch data RDmux_A is transmitted to the first serializer 58 and the first CRC generator 59.

第１シリアライザ５８は、第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して第１パッチデータＲＤｍｕｘ＿Ａを順次に並べて第１及び第２伝送ラインＴｘＰ０,１に出力する。第１ ＣＲＣ発生部５９は、第１パッチデータＲＤｍｕｘ＿Ａと第２ ＣＲＣ発生部６９で発生した第２ ＣＲＣ値とを計算して第１ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＡを発生させる。第１シリアライザ５８は、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して第１ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＡを順次に並べて第１及び第２ ＣＲＣビットＣＲＣ０,１で出力する。   The first serializer 58 sequentially arranges the first patch data RDmux_A in response to the first data patch pulse RDsync_A and outputs the first patch data RDmux_A to the first and second transmission lines TxP0,1. The first CRC generator 59 calculates the first patch data RDmux_A and the second CRC value generated by the second CRC generator 69 to generate the first CRC value RDmux_CRCA. The first serializer 58 sequentially arranges the first CRC value RDmux_CRCA in response to the second data patch pulse RDsync_B, and outputs the first CRC value RDmux_CRCA with the first and second CRC bits CRC0,1.

第１伝送ラインＴｘＰ０の直列データと第１ ＣＲＣビットＣＲＣ０とは、第１データ入出力パッドＤＱ０を通じて出力され、第２伝送ラインＴｘＰ１の直列データと第２ ＣＲＣビットＣＲＣ１とは、第２データ入出力パッドＤＱ１を通じて出力される。   The serial data of the first transmission line TxP0 and the first CRC bit CRC0 are output through the first data input / output pad DQ0, and the serial data of the second transmission line TxP1 and the second CRC bit CRC1 are the second data input / output. It is output through the pad DQ1.

このように、第２メモリコアブロックで、第１バンク１００Ｂのデータは、第１読出クロック信号ＲＤｓｙｎｃ０に応答する第２選択部６２を通じて第２データパッチ部６４に伝えられる。第２バンク２００Ｂのデータは、第２読出クロック信号ＲＤｓｙｎｃ１に応答する第２選択部６２を通じて第２データパッチ部６４に伝えられる。第２データパッチパルス発生部６６は、第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを受信して第２データパッチパルスＲＤｓｙｎｃ＿Ｂを発生させる。第２データパッチパルス発生部６６は、第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを論理和するＯＲゲートロジックで構成される。   As described above, in the second memory core block, the data of the first bank 100B is transmitted to the second data patch unit 64 through the second selection unit 62 responding to the first read clock signal RDsync0. The data in the second bank 200B is transmitted to the second data patch unit 64 through the second selection unit 62 that responds to the second read clock signal RDsync1. The second data patch pulse generator 66 receives the first read clock signal RDsync0 and the second read clock signal RDsync1, and generates a second data patch pulse RDsync_B. The second data patch pulse generator 66 is configured by an OR gate logic that logically sums the first read clock signal RDsync0 and the second read clock signal RDsync1.

第２データパッチ部６４は、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して第２選択部６２を通じて伝えられる第１及び第２バンク１００Ｂ,２００Ｂのデータをパッチして第２パッチデータＲＤｍｕｘ＿Ｂを出力する。第２パッチデータＲＤｍｕｘ＿Ｂは、第２シリアライザ６８と第２ ＣＲＣ発生部６９とに伝送される。   The second data patch unit 64 patches the data of the first and second banks 100B and 200B transmitted through the second selection unit 62 in response to the second data patch pulse RDsync_B, and outputs second patch data RDmux_B. The second patch data RDmux_B is transmitted to the second serializer 68 and the second CRC generator 69.

第２シリアライザ６８は、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して第２パッチデータＲＤｍｕｘ＿Ｂを順次に並べて第３及び第４伝送ラインＴｘＰ２,３に出力する。第２ ＣＲＣ発生部６９は、第２パッチデータＲＤｍｕｘ＿Ｂと第１ ＣＲＣ発生部５９で発生した第１ ＣＲＣ値とを計算して第２ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＢを発生させる。第２シリアライザ６８は、第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して第２ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＢを順次に並べて第３及び第４ ＣＲＣビットＣＲＣ２,３で出力する。   The second serializer 68 sequentially arranges the second patch data RDmux_B in response to the second data patch pulse RDsync_B and outputs the second patch data RDmux_B to the third and fourth transmission lines TxP2,3. The second CRC generating unit 69 calculates the second CRC data RDmux_B and the first CRC value generated by the first CRC generating unit 59 to generate a second CRC value RDmux_CRCB. The second serializer 68 sequentially arranges the second CRC value RDmux_CRCB in response to the first data patch pulse RDsync_A, and outputs the second CRC value RDmux_CRCB with the third and fourth CRC bits CRC2,3.

第３伝送ラインＴｘＰ２の直列データと第３ ＣＲＣビットＣＲＣ２とは、第３データ入出力パッドＤＱ２を通じて出力され、第４伝送ラインＴｘＰ３の直列データと第４ ＣＲＣビットＣＲＣ３とは、第４データ入出力パッドＤＱ３を通じて出力される。   The serial data of the third transmission line TxP2 and the third CRC bit CRC2 are output through the third data input / output pad DQ2, and the serial data of the fourth transmission line TxP3 and the fourth CRC bit CRC3 are the fourth data input / output. It is output through the pad DQ3.

図２は、メモリ装置１０の動作を説明するタイミングダイアグラムである。図２を参照すれば、内部クロック信号ＩＣＬＫに応答して第１読出命令ＲＤ＿ＢＧ０と第２読出命令ＲＤ＿ＢＧ１とが順次に入力される。第１読出命令ＲＤ＿ＢＧ０に応答して第１バンク１００Ａ〜１００Ｄから１２８ビットの第１バンクデータＲＤｇｒｐ０が出力され、第２読出命令ＲＤ＿ＢＧ１に応答して第２バンク２００Ａ〜２００Ｄから１２８ビットの第２バンクデータＲＤｇｒｐ１が出力される。   FIG. 2 is a timing diagram illustrating the operation of the memory device 10. Referring to FIG. 2, a first read command RD_BG0 and a second read command RD_BG1 are sequentially input in response to the internal clock signal ICLK. 128-bit first bank data RDgrp0 is output from the first banks 100A to 100D in response to the first read command RD_BG0, and a 128-bit second bank from the second banks 200A to 200D in response to the second read command RD_BG1. Data RDgrp1 is output.

第１バンクデータＲＤｇｒｐ０に対応する第１読出クロック信号ＲＤｓｙｎｃ０が発生し、第２バンクデータＲＤｇｒｐ１に対応する第２読出クロック信号ＲＤｓｙｎｃ１が発生する。第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを論理和して第１データパッチパルスＲＤｓｙｎｃ＿Ａが発生する。第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して第１バンクデータＲＤｇｒｐ０と第２バンクデータＲＤｇｒｐ１とをパッチして第１パッチデータＲＤｍｕｘ＿Ａを発生させる。このように、第１読出クロック信号ＲＤｓｙｎｃ０と第２読出クロック信号ＲＤｓｙｎｃ１とを論理和して第２データパッチパルスＲＤｓｙｎｃ＿Ｂが発生し、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して第２パッチデータＲＤｍｕｘ＿Ｂを発生させる。   A first read clock signal RDsync0 corresponding to the first bank data RDgrp0 is generated, and a second read clock signal RDsync1 corresponding to the second bank data RDgrp1 is generated. The first read clock signal RDsync0 and the second read clock signal RDsync1 are ORed to generate a first data patch pulse RDsync_A. In response to the first data patch pulse RDsync_A, the first bank data RDgrp0 and the second bank data RDgrp1 are patched to generate the first patch data RDmux_A. In this way, the first read clock signal RDsync0 and the second read clock signal RDsync1 are logically ORed to generate the second data patch pulse RDsync_B, and in response to the second data patch pulse RDsync_B, the second patch data RDmux_B is generated. Let

この後、第１パッチデータＲＤｍｕｘ＿Ａと第２ ＣＲＣ発生部６９（図１）で発生した第２ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＢとを計算して第１ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＡを発生させ、第２パッチデータＲＤｍｕｘ＿Ｂと第１ ＣＲＣ発生部５９（図１）で発生した第１ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＡとを計算して第２ ＣＲＣ値ＲＤｍｕｘ＿ＣＲＣＢを発生させる。   Thereafter, the first patch data RDmux_A and the second CRC value RDmux_CRCB generated by the second CRC generator 69 (FIG. 1) are calculated to generate the first CRC value RDmux_CRCA, and the second patch data RDmux_B and the first CRC are generated. The first CRC value RDmux_CRCA generated by the generation unit 59 (FIG. 1) is calculated to generate the second CRC value RDmux_CRCB.

第２データパッチパルスＲＤｓｙｎｃ＿Ｂを第２ ＣＲＣ発生部６９の信号経路を通過させて遅延された第２データパッチパルスＲＤｓｙｎｃ＿Ｂｔｒｖｓが発生し、第１データパッチパルスＲＤｓｙｎｃ＿Ａを第１ ＣＲＣ発生部５９の信号経路を通過させて遅延された第１データパッチパルスＲｄｓｙｎｃ＿Ａｔｒｖｓが発生する。   A second data patch pulse RDsync_Btrvs is generated by passing the second data patch pulse RDsync_B through the signal path of the second CRC generator 69, and the first data patch pulse RDsync_A is transmitted through the signal path of the first CRC generator 59. A first data patch pulse Rdsync_Atrvs delayed by passing is generated.

第１シリアライザ５８（図１）は、第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して第１パッチデータＲＤｍｕｘ＿Ａを順次に並べ、遅延された第２データパッチパルスＲＤｓｙｎｃ＿Ｂｔｒｖｓに応答して第１ ＣＲＣ値を順次に並べ、第１及び第２データ入出力パッドＤＱ０,ＤＱ１に第１パッチデータＲＤｍｕｘ＿Ａ８ビットごとに第１ ＣＲＣビットＣＲＣ０,１を出力する。第２シリアライザ６８（図１）は、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して第２パッチデータＲＤｍｕｘ＿Ｂを順次に並べ、遅延された第１データパッチパルスＲＤｓｙｎｃ＿Ａｔｒｖｓに応答して第２ ＣＲＣ値を順次に並べ、第３及び第４データ入出力パッドＤＱ２,ＤＱ３に第２パッチデータＲＤｍｕｘ＿Ｂ８ビットごとに第２ ＣＲＣビットＣＲＣ２,３を出力する。このように、第５ないし第８データ入出力パッドＤＱ４〜ＤＱ７にも８ビットパッチデータごとにＣＲＣビットＣＲＣ４〜ＣＲＣ７が出力される。   The first serializer 58 (FIG. 1) sequentially arranges the first patch data RDmux_A in response to the first data patch pulse RDsync_A, and sequentially sets the first CRC value in response to the delayed second data patch pulse RDsync_Btrvs. The first CRC bits CRC0, 1 are output to the first and second data input / output pads DQ0, DQ1 for each 8 bits of the first patch data RDmux_A. The second serializer 68 (FIG. 1) sequentially arranges the second patch data RDmux_B in response to the second data patch pulse RDsync_B, and sequentially sets the second CRC value in response to the delayed first data patch pulse RDsync_Atrvs. The second CRC bits CRC2 and 3 are output to the third and fourth data input / output pads DQ2 and DQ3 for each second patch data RDmux_B8 bits. In this way, the CRC bits CRC4 to CRC7 are output to the fifth to eighth data input / output pads DQ4 to DQ7 for each 8-bit patch data.

これにより、１２８ビットの第１バンクデータＲＤｇｒｐ０は、第１ないし第８データ入出力パッドＤＱ０〜７のそれぞれを通じて８ビットデータごとに１ビットのＣＲＣビットで構成されたシステマチックコードとして発生する。すなわち、１２８ビットの第１バンクデータＲＤｇｒｐ０は、１６ビットのＣＲＣビットを有する。   As a result, the 128-bit first bank data RDgrp0 is generated as a systematic code composed of one CRC bit for every 8-bit data through each of the first to eighth data input / output pads DQ0-7. That is, the 128-bit first bank data RDgrp0 has 16 CRC bits.

メモリ装置１０は、第１データパッチパルスＲＤｓｙｎｃ＿Ａに応答して８ビットオリジナルデータを直列出力し、遅延された第２データパッチパルスＲＤｓｙｎｃ＿Ｂｔｒｖｓに応答して１ビットＣＲＣビットを出力して第１システマチックコードを発生させる。また、メモリ装置１０は、第２データパッチパルスＲＤｓｙｎｃ＿Ｂに応答して８ビットオリジナルデータを直列出力し、遅延された第１データパッチパルスＲＤｓｙｎｃ＿Ａｔｒｖｓに応答して１ビットＣＲＣビットを出力して第２システマチックコードを発生させる。したがって、メモリ装置１０は、システマチックコード出力時にオリジナルデータ用クロック信号とリダンダントパリティビット用クロック信号とを二元化し、読出データレーテンシを最小化する。   The memory device 10 outputs 8-bit original data in series in response to the first data patch pulse RDsync_A, and outputs 1-bit CRC bits in response to the delayed second data patch pulse RDsync_Btrvs. Is generated. The memory device 10 outputs 8-bit original data in series in response to the second data patch pulse RDsync_B, and outputs 1-bit CRC bit in response to the delayed first data patch pulse RDsync_Atrvs. Generate a matic code. Therefore, the memory device 10 binarizes the original data clock signal and the redundant parity bit clock signal when outputting the systematic code, thereby minimizing the read data latency.

本発明は、図面に示した実施形態を参照して説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。   Although the present invention has been described with reference to the embodiments shown in the drawings, it is intended to be exemplary only and that various modifications and equivalent other embodiments will occur to those skilled in the art. You will understand. Therefore, the true technical protection scope of the present invention must be determined by the technical idea of the claims.

本発明は、半導体メモリ関連の技術分野に適用可能である。   The present invention can be applied to a technical field related to a semiconductor memory.

本発明の一実施形態によるメモリ装置を説明する図面である。1 is a diagram illustrating a memory device according to an embodiment of the present invention. 図１のメモリ装置の動作を説明するタイミングダイアグラムである。2 is a timing diagram illustrating the operation of the memory device of FIG. 1.

符号の説明Explanation of symbols

１０ メモリ装置
２０ アドレス信号入力端子が配置される領域
３０，４０ データ入出力端子が配置される領域
５２ 第１選択部
５４ 第１データパッチ部
５６ 第１データパッチパルス発生部
５８ 第１シリアライザ
５９ 第１ ＣＲＣ発生部
６２ 第２選択部
６４ 第２データパッチ部
６６ 第２データパッチパルス発生部
６８ 第２シリアライザ
６９ 第２ ＣＲＣ発生部
１００Ａ〜１００Ｄ 第１バンク
２００Ａ〜２００Ｄ 第２バンク DESCRIPTION OF SYMBOLS 10 Memory device 20 Area | region where address signal input terminal is arrange | positioned 30,40 Area | region where data input / output terminal is arrange | positioned 52 1st selection part 54 1st data patch part 56 1st data patch pulse generation part 58 1st serializer 59 1st DESCRIPTION OF SYMBOLS 1 CRC generation part 62 2nd selection part 64 2nd data patch part 66 2nd data patch pulse generation part 68 2nd serializer 69 2nd CRC generation part 100A-100D 1st bank 200A-200D 2nd bank

Claims (18)

システマチックコードを発生させるメモリ装置において、
第１及び第２メモリセルアレイブロックに分割配置された第１バンクと、
第３及び第４メモリセルアレイブロックに分割配置された第２バンクと、
前記分割配置された第１及び第２バンクを含む少なくとも２個以上のメモリコアブロックと、
第１データパッチパルスに応答して第１メモリセルアレイブロックから読出された第１並列データをパッチして第１パッチデータとして出力する第１データパッチ部と、
前記第１パッチデータと第２ＣＲＣ発生部で発生した第２ＣＲＣ値とを計算して第１ＣＲＣ値を発生させる第１ＣＲＣ発生部と、
第２データパッチパルスに応答して第２メモリセルアレイブロックから読出された第２並列データをパッチして第２パッチデータとして出力する第２データパッチ部と、
前記第２パッチデータと前記第１ＣＲＣ発生部で発生した前記第１ＣＲＣ値とを計算して前記第２ＣＲＣ値を発生させる第２ＣＲＣ発生部と、
前記第１データパッチパルスに応答して前記第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して前記第１ＣＲＣ値を第１ＣＲＣビットに変換し、前記第１直列データの所定ビットごとに前記第１ＣＲＣビットを順次に配列して第１システマチックコードを発生させる第１シリアライザと、
前記第２データパッチパルスに応答して前記第２パッチデータを第２直列データに変換し、遅延された第１データパッチパルスに応答して前記第２ＣＲＣ値を第２ＣＲＣビットに変換し、前記第２直列データの所定ビットごとに前記第２ＣＲＣビットを順次に配列して第２システマチックコードを発生させる第２シリアライザと、を備える
ことを特徴とするメモリ装置。 In a memory device that generates a systematic code,
A first bank divided and arranged in first and second memory cell array blocks;
A second bank divided and arranged in third and fourth memory cell array blocks;
At least two or more memory core blocks including the first and second banks arranged in a divided manner;
A first data patch unit that patches the first parallel data read from the first memory cell array block in response to the first data patch pulse and outputs the first data as first patch data;
A first CRC generator for generating a first CRC value by calculating the first patch data and a second CRC value generated by the second CRC generator;
A second data patch unit for patching the second parallel data read from the second memory cell array block in response to the second data patch pulse and outputting the patch as second patch data;
A second CRC generator for generating the second CRC value by calculating the second patch data and the first CRC value generated by the first CRC generator;
In response to the first data patch pulse, the first patch data is converted to first serial data, and in response to the delayed second data patch pulse, the first CRC value is converted to first CRC bits, and A first serializer for sequentially generating the first systematic code by sequentially arranging the first CRC bits for each predetermined bit of serial data;
In response to the second data patch pulse, the second patch data is converted into second serial data, and in response to the delayed first data patch pulse, the second CRC value is converted into second CRC bits, and A memory device comprising: a second serializer configured to generate a second systematic code by sequentially arranging the second CRC bits for every two predetermined bits of serial data. 前記遅延された第２データパッチパルスは、
前記第２データパッチパルスを前記第２ＣＲＣ発生部の信号経路を通過させて遅延させた
ことを特徴とする請求項１に記載のメモリ装置。 The delayed second data patch pulse is:
The memory device according to claim 1 , wherein the second data patch pulse is delayed by passing through a signal path of the second CRC generation unit. 前記遅延された第１データパッチパルスは、
前記第１データパッチパルスを前記第１ＣＲＣ発生部の信号経路を通過させて遅延させた
ことを特徴とする請求項１に記載のメモリ装置。 The delayed first data patch pulse is:
The memory device according to claim 1 , wherein the first data patch pulse is delayed by passing through a signal path of the first CRC generation unit. 前記メモリ装置は、
ＯＤＩＣ（Ｏｕｔｅｒ Ｄａｔａ Ｉｎｎｅｒ Ｃｏｍｍａｎｄ）構造を有する
ことを特徴とする請求項１に記載のメモリ装置。 The memory device includes:
The memory device according to claim 1 , wherein the memory device has an ODIC (Outer Data Inner Command) structure. 前記第１及び第２シリアライザは、
前記メモリ装置のデータ入出力パッドとそれぞれ連結され、前記第１及び第２システマチックコードを出力する
ことを特徴とする請求項１に記載のメモリ装置。 The first and second serializers are:
The memory device according to claim 1 , wherein the memory device is connected to a data input / output pad of the memory device and outputs the first and second systematic codes. 前記メモリ装置は、
第１メモリコアブロックにおいて、第１読出クロック信号に応答して第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されたデータを選択する第１選択部と、
第２メモリコアブロックにおいて、前記第１読出クロック信号に応答して前記第１バンクから読出されたデータを選択し、前記第２読出クロック信号に応答して前記第２バンクから読出されるデータを選択する第２選択部と、
前記第１メモリコアブロックにおいて、前記第１読出クロック信号と前記第２読出クロック信号とに応答して第１データパッチパルスを発生させる第１データパッチパルス発生部と、
前記第２メモリコアブロックにおいて、前記第１読出クロック信号と前記第２読出クロック信号とに応答して第２データパッチパルスを発生させる第２データパッチパルス発生部と、をさらに備える
ことを特徴とする請求項１に記載のメモリ装置。 The memory device includes:
In the first memory core block, data read from the first bank is selected in response to the first read clock signal, and data read from the second bank is selected in response to the second read clock signal. A selection section;
In the second memory core block, data read from the first bank is selected in response to the first read clock signal, and data read from the second bank in response to the second read clock signal is selected. A second selection unit to select;
A first data patch pulse generator for generating a first data patch pulse in response to the first read clock signal and the second read clock signal in the first memory core block;
The second memory core block further includes a second data patch pulse generator that generates a second data patch pulse in response to the first read clock signal and the second read clock signal. The memory device according to claim 1 . 前記遅延された第２データパッチパルスは、
前記第２データパッチパルスを前記第２ＣＲＣ発生部の信号経路を通過させて遅延させた
ことを特徴とする請求項６に記載のメモリ装置。 The delayed second data patch pulse is:
The memory device according to claim 6 , wherein the second data patch pulse is delayed by passing through a signal path of the second CRC generation unit. 前記遅延された第１データパッチパルスは、
前記第１データパッチパルスを前記第１ＣＲＣ発生部の信号経路を通過させて遅延させた
ことを特徴とする請求項６に記載のメモリ装置。 The delayed first data patch pulse is:
The memory device according to claim 6 , wherein the first data patch pulse is delayed by passing through a signal path of the first CRC generation unit. 前記メモリ装置は、
ＯＤＩＣ（Ｏｕｔｅｒ Ｄａｔａ Ｉｎｎｅｒ Ｃｏｍｍａｎｄ）構造を有する
ことを特徴とする請求項６に記載のメモリ装置。 The memory device includes:
The memory device according to claim 6 , wherein the memory device has an ODIC (Outer Data Inner Command) structure. 前記第１及び第２シリアライザは、
前記メモリ装置のデータ入出力パッドとそれぞれ連結され、前記第１及び第２システマチックコードを出力する
ことを特徴とする請求項６に記載のメモリ装置。 The first and second serializers are:
The memory device according to claim 6 , wherein the memory device is connected to a data input / output pad of the memory device and outputs the first and second systematic codes. 第１メモリセルアレイブロックと第２メモリセルアレイブロックとに分割配置された第１バンクと、第３及び第４メモリセルアレイブロックに分割配置された第２バンクとを備え、前記第１及び第３メモリセルアレイブロックを備える第１メモリコアブロックと、前記第２及び第４メモリセルアレイブロックを備える第２メモリコアブロックとを備えるメモリ装置のシステマチックコードの発生方法において、
第１メモリセルアレイブロックと第２メモリセルアレイブロックとに分割配置された第１バンクの前記第１メモリセルアレイブロックを備える第１メモリコアブロックと、前記第２メモリセルアレイブロックを備える第２メモリコアブロックとを備えるメモリ装置において、
第１データパッチパルスに応答して前記第１メモリコアブロックから読出された第１並列データをパッチして第１パッチデータとして出力するステップと、
第２データパッチパルスに応答して前記第２メモリコアブロックから読出された第２並列データをパッチして第２パッチデータとして出力するステップと、
前記第１パッチデータと第２ＣＲＣ値とを計算して第１ＣＲＣ値を発生させるステップと、
前記第２パッチデータと前記第１ＣＲＣ値とを計算して前記第２ＣＲＣ値を発生させるステップと、
前記第１データパッチパルスに応答して前記第１パッチデータを第１直列データに変換し、遅延された第２データパッチパルスに応答して前記第１ＣＲＣ値を第１ＣＲＣビットに変換し、前記第１直列データの所定ビットごとに前記第１ＣＲＣビットを順次に配列して第１システマチックコードを発生させるステップと、
前記第２データパッチパルスに応答して前記第２パッチデータを第２直列データに変換し、遅延された第１データパッチパルスに応答して前記第２ＣＲＣ値を第２ＣＲＣビットに変換し、前記第２直列データの所定ビットごとに前記第２ＣＲＣビットを順次に配列して第２システマチックコードを発生させるステップと、を含む
ことを特徴とするシステマチックコードの発生方法。 A first bank divided into a first memory cell array block and a second memory cell array block; and a second bank divided into a third and a fourth memory cell array block; In a systematic code generation method for a memory device, comprising: a first memory core block including a block; and a second memory core block including the second and fourth memory cell array blocks.
A first memory core block including the first memory cell array block of the first bank divided and arranged in a first memory cell array block and a second memory cell array block; and a second memory core block including the second memory cell array block; In a memory device comprising:
Patching first parallel data read from the first memory core block in response to a first data patch pulse and outputting the patch as first patch data;
Patching the second parallel data read from the second memory core block in response to a second data patch pulse and outputting it as second patch data;
Calculating the first patch data and a second CRC value to generate a first CRC value;
Calculating the second patch data and the first CRC value to generate the second CRC value;
In response to the first data patch pulse, the first patch data is converted to first serial data, and in response to the delayed second data patch pulse, the first CRC value is converted to first CRC bits, and Sequentially arranging the first CRC bits for each predetermined bit of serial data to generate a first systematic code;
In response to the second data patch pulse, the second patch data is converted into second serial data, and in response to the delayed first data patch pulse, the second CRC value is converted into second CRC bits, and A method of generating a second systematic code by sequentially arranging the second CRC bits for every predetermined bit of two serial data. 前記遅延された第２データパッチパルスは、
前記第２データパッチパルスを前記第２ＣＲＣ値を発生させる信号経路を通過して遅延された
ことを特徴とする請求項１１に記載のシステマチックコードの発生方法。 The delayed second data patch pulse is:
The method of generating a systematic code according to claim 11 , wherein the second data patch pulse is delayed through a signal path for generating the second CRC value. 前記遅延された第１データパッチパルスは、
前記第１データパッチパルスを前記第１ＣＲＣ値を発生させる信号経路を通過して遅延された
ことを特徴とする請求項１１に記載のシステマチックコードの発生方法。 The delayed first data patch pulse is:
The systematic code generation method according to claim 11 , wherein the first data patch pulse is delayed through a signal path for generating the first CRC value. 前記第１及び第２システマチックコードは、
前記メモリ装置のデータ入出力パッドに出力する
ことを特徴とする請求項１１に記載のシステマチックコードの発生方法。 The first and second systematic codes are
The systematic code generation method according to claim 11 , wherein the data is output to a data input / output pad of the memory device. 前記システマチックコードの発生方法は、
前記第１メモリコアブロックで第１読出クロック信号に応答して前記第１バンクから読出されたデータを選択し、第２読出クロック信号に応答して第２バンクから読出されたデータを選択するステップと、
第２メモリコアブロックで、前記第１読出クロック信号に応答して前記第１バンクから読出されたデータを選択し、前記第２読出クロック信号に応答して前記第２バンクから読出されるデータを選択するステップと、
前記第１メモリコアブロックで、前記第１読出クロック信号と前記第２読出クロック信号とに応答して第１データパッチパルスを発生させるステップと、
前記第２メモリコアブロックで、前記第１読出クロック信号と前記第２読出クロック信号とに応答して第２データパッチパルスを発生させるステップと、をさらに含む
ことを特徴とする請求項１１に記載のシステマチックコードの発生方法。 The method of generating the systematic code is as follows:
Selecting data read from the first bank in response to a first read clock signal in the first memory core block and selecting data read from the second bank in response to a second read clock signal; When,
The second memory core block selects data read from the first bank in response to the first read clock signal, and selects data read from the second bank in response to the second read clock signal. A step to choose;
Generating a first data patch pulse in response to the first read clock signal and the second read clock signal in the first memory core block;
The method according to claim 11 , further comprising: generating a second data patch pulse in response to the first read clock signal and the second read clock signal in the second memory core block. How to generate systematic code. 前記遅延された第２データパッチパルスは、
前記第２データパッチパルスを前記第２ＣＲＣ値を発生させる信号経路を通過して遅延された
ことを特徴とする請求項１５に記載のシステマチックコードの発生方法。 The delayed second data patch pulse is:
The method of generating a systematic code according to claim 15 , wherein the second data patch pulse is delayed through a signal path for generating the second CRC value. 前記遅延された第１データパッチパルスは、
前記第１データパッチパルスを前記第１ＣＲＣ値を発生させる信号経路を通過して遅延された
ことを特徴とする請求項１５に記載のシステマチックコードの発生方法。 The delayed first data patch pulse is:
The systematic code generation method according to claim 15 , wherein the first data patch pulse is delayed through a signal path for generating the first CRC value. 前記第１及び第２システマチックコードは、
前記メモリ装置のデータ入出力パッドに出力する
ことを特徴とする請求項１５に記載のシステマチックコードの発生方法。 The first and second systematic codes are
The systematic code generation method according to claim 15 , wherein the systematic code is output to a data input / output pad of the memory device.
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