JP5241218B2 - Semiconductor integrated circuit design support system and semiconductor integrated circuit design support program - Google Patents
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Description
この発明は、消費電力の低減化を図るようにした動的再構成デバイスを用いた半導体集積回路設計支援システム並びに半導体集積回路設計支援プログラムに関するものである。 The present invention relates to semi-conductor integrated circuit design support system and a semiconductor integrated circuit design support program using dynamic reconfiguration device which is adapted reduce the power consumption.
ＰＥ（Ｐｒｏｃｅｓｓｏｒ Ｅｌｅｍｅｎｔ）の入出力にクロック駆動のフリップフロップを配置してタイミングの管理を行っている従来のコンテキスト型動的再構成デバイスでは、ＰＥを８ｂｉｔ、３２ｂｉｔ等の固定ビット長で構成し、格子状に配置している。このため、動作中の信号状態に関係なく、入出力レジスタ駆動用のクロック配線による消費電力を削減出来ない問題があった。この問題に対して、例えば、特許文献１では、回路の動作状態に応じて状態管理部が、接続しているエレメント領域の動作を動作状態の発生しない動作サイクルのときに一時停止させる技術が記載されている。また、例えば特許文献２では、待機状態の電力消費を抑える技術が記載されている。
In a conventional context-type dynamic reconfiguration device in which a clock-driven flip-flop is arranged at the input / output of a PE (Processor Element) to manage timing, the PE is configured with a fixed bit length such as 8 bits or 32 bits, They are arranged in a grid. For this reason, there is a problem that power consumption by the clock wiring for driving the input / output register cannot be reduced regardless of the signal state during operation. To deal with this problem, for example,
しかしながら、従来の特許文献１に記載されているようなアレイ型プロセッサでは、エレメント単位での停止技術であることおよび状態管理部が大規模回路であるが故の電力消費により電力低減とならない恐れがあった。また、特許文献２に記載されているような待機状態での電力消費を抑える技術では、動作中の電力消費を抑える場合には、適用できないといった問題があった。
また、クロックゲーティング回路は、信号の遅延時間を管理しない場合にクロックハザードやクロックのハイ幅やロウ幅の細りが発生し、回路が誤動作するという問題もあった。
However, in the conventional array type processor described in
In addition, the clock gating circuit has a problem that when the signal delay time is not managed, a clock hazard, a high width or a low width of the clock occurs, and the circuit malfunctions.
この発明は上記のような課題を解決するためになされたもので、大規模な制御回路による集中管理を必要とせず、クロック配線による消費電力を抑えることが可能となり、低消費電力でより多くの処理を行える動的再構成デバイス及び半導体集積回路設計支援システム並びにプログラムを得ることを目的とする。 The present invention has been made to solve the above-described problems, and does not require centralized management by a large-scale control circuit, and can reduce power consumption due to clock wiring. An object of the present invention is to obtain a dynamic reconfigurable device, a semiconductor integrated circuit design support system, and a program that can perform processing.
この発明に係る半導体集積回路設計支援システムは、フリップフロップの入力値と出力値に応じてクロックの固定制御を行うクロック制御回路を備え、クロック制御回路は、クロック制御の有無を示すクロック強制有効コンテキストと、フリップフロップの入力値と、フリップフロップの出力値との３信号とクロックを入力とし、３信号の状態に応じてクロックの固定制御を決定し、この結果を前記フリップフロップへのクロックとして出力し、かつ、クロック強制有効コンテキストの値をコンテキストデータとして保持し設定するコンテキストデータ設定手段を備えた動的再構成デバイスに対して、動的再構成デバイス内の隣接するフリップフロップを出力してからコンテキスト値によって構成される回路を通過し終わるまでの最大遅延時間を算出し、当該算出した最大遅延時間値からクロック停止可能なフリップフロップを検出し、このフリップフロップへのクロックを制御するクロック制御回路の制御値を決定し、クロック強制有効コンテキストデータとして生成するクロック停止ＦＦ検出手段を備えたものである。 A semiconductor integrated circuit design support system according to the present invention includes a clock control circuit that performs fixed control of a clock in accordance with an input value and an output value of a flip-flop, and the clock control circuit includes a clock forced effective context that indicates the presence or absence of clock control. The input signal of the flip-flop and the output value of the flip-flop and the clock are input, the fixed control of the clock is determined according to the state of the three signals, and the result is output as the clock to the flip-flop And outputting a neighboring flip-flop in the dynamic reconfiguration device to a dynamic reconfiguration device having a context data setting means for holding and setting the value of the forced clock valid context as context data At the maximum delay before passing through the circuit configured by the context value Is detected from the calculated maximum delay time value, the control value of the clock control circuit that controls the clock to this flip-flop is determined, and the clock is generated as the clock forced valid context data A stop FF detection means is provided.
この発明の半導体集積回路設計支援システムによれば、大規模な制御回路による集中管理を必要とせず、クロック配線による消費電力を抑えることが可能な動的再構成デバイスを用いた半導体集積回路の設計支援を行うことができる。
According to the semiconductor integrated circuit design support system of the present invention, design of a semiconductor integrated circuit using a dynamic reconfigurable device that does not require centralized management by a large-scale control circuit and can suppress power consumption due to clock wiring. Can provide support.
実施の形態１．
図１は、この発明の実施の形態１による動的再構成デバイスを示す構成図である。
図において、動的再構成デバイスは、プロセッサエレメント（ＰＥ）１００とコンテキストデータ設定手段２００を備えている。プロセッサエレメント（ＰＥ）１００はコンテキスト型動的再構成デバイスの回路部であり、コンテキストデータ設定手段２００は、データパス部のコンテキストデータ（コンテキスト番号１）２０１−１〜（コンテキスト番号ｎ）２０１−ｎと、クロック強制有効コンテキストデータ（コンテキスト番号１）２０２−１〜（コンテキスト番号ｎ）２０２−ｎをプロセッサエレメント（ＰＥ）１００に適用して所望の回路を得るための手段である。ここで、コンテキストデータとはコンテキストの集合体での意味で用いる。
FIG. 1 is a block diagram showing a dynamic reconfiguration device according to
In the figure, the dynamic reconfiguration device includes a processor element (PE) 100 and context data setting means 200. The processor element (PE) 100 is a circuit unit of the context type dynamic reconfiguration device, and the context
プロセッサエレメント（ＰＥ）１００は、外部からのクロック入力ポートＣＬＫ、外部からのリセット入力ポートＲＳＴ＿Ｎ、外部からの信号入力ポートＩＮ１〜ＩＮ６、外部への信号出力ポートＯＵＴ１、リセット信号でリセット可能な端子が付いたフリップフロップであるフリップフロップ（ＦＦ１）１−１〜（ＦＦ４）１−４、クロック制御回路２−１〜２−４、クロック強制有効コンテキスト値を保持したクロック強制有効コンテキスト回路（Ｐ１）３−１〜（Ｐ４）３−４、フリップフロップやラッチを包含しない組合せ回路（Ｃ１）４−１〜（Ｃ５）４−５、組合せ回路（Ｃ１）４−１〜（Ｃ５）４−５のコンテキスト値を保持したデータパス部のコンテキスト回路（Ｑ１）５−１〜（Ｑ５）５−５、ＦＦ出力選択回路（Ｍ１）６−１〜（Ｍ４）６−４、データパス部の未使用ＦＦ設定情報を保持したデータパス部の未使用ＦＦ設定コンテキスト回路（Ｓ１）７−１〜（Ｓ４）７−４を備える。尚、以下、プロセッサエレメント（ＰＥ）１００はＰＥ１００として説明する。 The processor element (PE) 100 has an external clock input port CLK, an external reset input port RST_N, an external signal input port IN1 to IN6, an external signal output port OUT1, and a terminal that can be reset by a reset signal. Flip-flops (FF1) 1-1 to (FF4) 1-4, which are attached flip-flops, clock control circuits 2-1 to 2-4, a clock forced effective context circuit (P1) 3 holding a clock forced effective context value -1 to (P4) 3-4, contexts of combinational circuits (C1) 4-1 to (C5) 4-5 and combinational circuits (C1) 4-1 to (C5) 4-5 not including flip-flops and latches Context circuit (Q1) 5-1 to (Q5) 5-5 of the data path unit holding the value, FF output selection circuit (M1) -1~ (M4) 6-4, unused FF configuration context circuit (S1) of the data path unit holding unused FF setting information of the data path unit comprises 7-1~ (S4) 7-4. Hereinafter, the processor element (PE) 100 will be described as PE100.
フリップフロップ（ＦＦ１）１−１〜（ＦＦ４）１−４は、組合せ回路（Ｃ１）４−１〜（Ｃ４）４−４の出力を入力し、ＦＦ出力選択回路（Ｍ１）６−１〜（Ｍ４）６−４に対して出力ｄ１〜ｄ４を送出すると共に、クロック制御回路２−１〜２−４からのクロック出力ＧＣＬＫをクロック入力とするフリップフロップである。尚、以下、フリップフロップ（ＦＦ１）１−１〜（ＦＦ４）１−４はＦＦ１〜ＦＦ４として説明する。また、クロック制御回路２−１〜２−４は、全て同じクロック制御回路であるため、以下、クロック制御回路２として説明する。
図２はクロック制御回路２の構成図である。
図示のように、クロック制御回路２は、クロック入力ポートＩＣＬＫ、クロック強制有効コンテキスト入力ポートｐ、ＦＦの入力値の入力ポートｃ、ＦＦ出力選択値の入力ポートｒ、クロック出力ポートＧＣＬＫを備えた組合せ回路で、ｐ、ｃ、ｒの各入力信号値に応じて、入力ＩＣＬＫからＧＣＬＫの出力制御を行う機能を有している。
The flip-flops (FF1) 1-1 to (FF4) 1-4 receive the outputs of the combinational circuits (C1) 4-1 to (C4) 4-4, and the FF output selection circuits (M1) 6-1 to ( M4) A flip-flop which sends outputs d1 to d4 to 6-4 and receives clock outputs GCLK from clock control circuits 2-1 to 2-4 as clock inputs. Hereinafter, the flip-flops (FF1) 1-1 to (FF4) 1-4 will be described as FF1 to FF4. Since the clock control circuits 2-1 to 2-4 are all the same clock control circuit, the
FIG. 2 is a configuration diagram of the
As shown in the figure, the
図３は、クロック制御回路２の動作真理値を示す説明図である。
図４は、クロック強制有効コンテキスト入力ポートｐの入力状態を示す説明図である。
クロック制御回路２は動的再構成回路であり、図４に示すように、クロック強制有効コンテキスト入力ポートｐの値が０の時に、クロック制御が行われるよう設定されている。そして、図３に示すように、クロック強制有効コンテキスト入力ポートｐの値が０の時に、ＦＦの入力値の入力ポートｃとＦＦ出力選択値の入力ポートｒの値が共に１または０で同じ信号状態の時に出力クロックＧＣＬＫを固定する機能を有している。このような機能を有したクロック制御回路２を用いることで、ＦＦの入力値と出力値に応じてクロックの固定制御を行うことが可能となる。
FIG. 3 is an explanatory diagram showing operation truth values of the
FIG. 4 is an explanatory diagram showing the input state of the clock forced valid context input port p.
The
クロック強制有効コンテキスト回路（Ｐ１）３−１〜（Ｐ４）３−４は、全て同じクロック強制有効コンテキスト回路Ｐであるため、以下、クロック強制有効コンテキスト回路Ｐとして説明する。また、クロック強制有効コンテキスト回路Ｐのブロック図を図５に示す。クロック強制有効コンテキスト回路Ｐはコンテキストデータによって、クロック制御回路２のクロック強制有効コンテキストｐを出力する。
Since the clock forced valid context circuits (P1) 3-1 to (P4) 3-4 are all the same clock forced valid context circuit P, the clock forced valid context circuit P will be described below. A block diagram of the clock forced effective context circuit P is shown in FIG. The clock forced valid context circuit P outputs the clock forced valid context p of the
組合せ回路（Ｃ１）４−１〜（Ｃ５）４−５は、その演算内容をデータパス部のコンテキスト（コンテキスト番号１〜ｎ）によって変化することを特徴とする動的再構成回路である。本実施の形態では動的再構成回路の一例として組合せ回路Ｃを定義し、組合せ回路（Ｃ１）４−１〜（Ｃ５）４−５が全て組合せ回路Ｃであるとして以下の説明を行う。また、組合せ回路Ｃの構成を図６に示す。
組合せ回路Ｃは、信号入力ポートｘ、信号入力ポートｙ、データパス部のコンテキスト入力ポートｑ、信号出力ポートｚを備え、コンテキスト入力ポートｑの状態により、異なる演算結果を出力することが可能な動的再構成回路である。
The combinational circuits (C1) 4-1 to (C5) 4-5 are dynamic reconfiguration circuits characterized in that their calculation contents vary depending on the context (
The combinational circuit C includes a signal input port x, a signal input port y, a context input port q of the data path unit, and a signal output port z, and can output different calculation results depending on the state of the context input port q. Reconfiguration circuit.
図７は組合せ回路Ｃの動作真理値を示す説明図である。
図７に示すように、組合せ回路Ｃは、
データパス部のコンテキスト入力ポートｑの値が１の時に、入力ｘと同じ信号状態を出力し、
データパス部のコンテキスト入力ポートｑの値が２の時に、入力ｙと同じ信号状態を出力し、
データパス部のコンテキスト入力ポートｑの値が３の時に、入力ｘの論理反転した信号状態を出力し、
データパス部のコンテキスト入力ポートｑの値が４の時に、入力ｙの論理反転した信号状態を出力し、
データパス部のコンテキスト入力ポートｑの値が５の時に、入力ｘと入力ｙの論理積を出力し、
データパス部のコンテキスト入力ポートｑの値が６の時に、入力ｘと入力ｙの論理積反転を出力し、
データパス部のコンテキスト入力ポートｑの値が７の時に、入力ｘと入力ｙの論理和を出力し、
データパス部のコンテキスト入力ポートｑの値が８の時に、入力ｘと入力ｙの論理和反転を出力する機能を特徴として備えた動的再構成回路である。
FIG. 7 is an explanatory diagram showing operation truth values of the combinational circuit C.
As shown in FIG.
When the value of the context input port q in the data path part is 1, the same signal state as the input x is output,
When the value of the context input port q in the data path part is 2, the same signal state as the input y is output,
When the value of the context input port q of the data path unit is 3, the signal state obtained by inverting the logic of the input x is output.
When the value of the context input port q in the data path part is 4, the signal state obtained by inverting the logic of the input y is output.
When the value of the context input port q in the data path part is 5, the logical product of the input x and the input y is output,
When the value of the context input port q in the data path part is 6, the logical product inversion of the input x and the input y is output.
When the value of the context input port q in the data path part is 7, the logical sum of the input x and the input y is output,
This is a dynamic reconfiguration circuit characterized by the function of outputting a logical sum inversion of input x and input y when the value of the context input port q of the data path unit is 8.
データパス部のコンテキスト回路（Ｑ１）５−１〜（Ｑ５）５−５は、全て同じデータパス部のコンテキスト回路Ｑであるため、以下、データパス部のコンテキスト回路Ｑとして説明を行う。データパス部のコンテキスト回路Ｑのブロック図を図８に示す。データパス部のコンテキスト回路Ｑは、コンテキストデータによって、組合せ回路Ｃのデータパス部のコンテキストｑを出力する。 Since the context circuits (Q1) 5-1 to (Q5) 5-5 of the data path unit are all the same context circuit Q of the data path unit, the description will be made below as the context circuit Q of the data path unit. A block diagram of the context circuit Q in the data path unit is shown in FIG. The context circuit Q of the data path unit outputs the context q of the data path unit of the combinational circuit C according to the context data.
ＦＦ出力選択回路（Ｍ１）６−１〜（Ｍ４）６−４は、全て同じＦＦ出力選択回路Ｍであるため、以下、ＦＦ出力選択回路Ｍとして説明する。ＦＦ出力選択回路Ｍのブロック図を図９に示す。ＦＦ出力選択回路Ｍは、データパス部の未使用ＦＦ設定コンテキスト入力ポートｓ、ＦＦをスルーしたＦＦの入力信号の入力ポートｕ、ＦＦ出力の入力ポートｖ、データ出力ポートｗを備えた動作再構成回路で、ｓ、ｕ、ｖの各入力信号値に応じて、入力ｕ、ｖから出力ｗの出力制御を行う機能を有している。 Since the FF output selection circuits (M1) 6-1 to (M4) 6-4 are all the same FF output selection circuit M, they will be described below as the FF output selection circuit M. A block diagram of the FF output selection circuit M is shown in FIG. The FF output selection circuit M includes an unused FF setting context input port s of the data path unit, an input port u of the FF input signal that has passed through the FF, an input port v of the FF output, and a data output port w. The circuit has a function of performing output control from the input u, v to the output w according to the input signal values of s, u, v.
図１０は、ＦＦ出力選択回路Ｍの動作真理値を示す説明図である。
図示のように、ＦＦ出力選択回路Ｍは、
データパス部の未使用ＦＦ設定コンテキスト入力ポートｓの値が１の時に、ＦＦをスルーしたＦＦの入力信号の入力ｕを出力し、
データパス部の未使用ＦＦ設定コンテキスト入力ポートｓの値が２の時に、ＦＦ出力の入力ポートｖを出力する機能を有している。
FIG. 10 is an explanatory diagram showing operation truth values of the FF output selection circuit M.
As shown, the FF output selection circuit M is
When the value of the unused FF setting context input port s in the data path part is 1, the input u of the FF input signal that has passed through the FF is output,
When the value of the unused FF setting context input port s in the data path portion is 2, it has a function of outputting the FF output input port v.
上記のＦＦ出力選択回路Ｍとクロック制御回路２を組み合わせることにより、未使用ＦＦの場合にもクロックを固定し消費電力を低減することが可能になるという利点もある。具体的には、あるＦＦを使用しない回路構成を実現する場合、該当するＦＦに接続するＦＦ出力選択回路Ｍのデータパス部の未使用ＦＦ設定コンテキストの値を２とし、該当するＦＦに接続するクロック制御回路２のクロック強制有効コンテキストの値を０とする。これにより、ＦＦ出力選択回路ＭはＦＦをスルーしたＦＦの入力信号を出力すると共に、クロック制御回路２の入力ポートｃと入力ポートｒが同じ状態になる。前述したクロック制御回路２の機能によりクロックを固定し消費電力を低減する。
By combining the FF output selection circuit M and the
データパス部の未使用ＦＦ設定コンテキスト回路（Ｓ１）７−１〜（Ｓ４）７−４は、全て同じデータパス部の未使用ＦＦ設定コンテキスト回路であるため、以下、データパス部の未使用ＦＦ設定コンテキスト回路Ｓとして説明する。データパス部の未使用ＦＦ設定コンテキスト回路Ｓのブロック図を図１１に示す。図１１に示すように、データパス部の未使用ＦＦ設定コンテキスト回路Ｓはコンテキストデータによって、ＦＦ出力選択回路Ｍのコンテキストｓを出力する。 Since the unused FF setting context circuits (S1) 7-1 to (S4) 7-4 of the data path unit are all unused FF setting context circuits of the same data path unit, hereinafter, the unused FFs of the data path unit The configuration context circuit S will be described. A block diagram of the unused FF setting context circuit S in the data path unit is shown in FIG. As shown in FIG. 11, the unused FF setting context circuit S in the data path unit outputs the context s of the FF output selection circuit M by the context data.
コンテキストデータ設定手段２００は、クロック強制有効コンテキスト回路Ｐ１〜Ｐ４、データパス部のコンテキスト回路Ｑ１〜Ｑ５、データパス部の未使用ＦＦ設定コンテキスト回路Ｓ１〜Ｓ４のコンテキストデータを保持し、かつ、これら回路に設定する手段である。即ち、コンテキストデータ設定手段２００は、データパス部のコンテキストデータ（コンテキスト番号１）２０１−１〜データパス部のコンテキストデータ（コンテキスト番号ｎ）２０１−ｎと、クロック強制有効コンテキストデータ（コンテキスト番号１）２０２−１〜クロック強制有効コンテキストデータ（コンテキスト番号ｎ）２０２−ｎとを保持しており、これらコンテキストデータを対応するコンテキスト番号の回路に設定する。
The context data setting means 200 holds the context data of the clock forced effective context circuits P1 to P4, the context circuits Q1 to Q5 of the data path unit, and the unused FF setting context circuits S1 to S4 of the data path unit, and these circuits It is a means to set to. That is, the context
図１において、ＰＥ１００におけるＦＦ１〜ＦＦ４の信号の入出力状態は次の通りである。
ＦＦ１には信号ｃ１とクロックｇｃｌｋ１が入力され、ＦＦ１からは信号ｄ１が出力される。
ＦＦ２には信号ｃ２とクロックｇｃｌｋ２が入力され、ＦＦ２からは信号ｄ２が出力される。
ＦＦ３には信号ｃ３とクロックｇｃｌｋ３が入力され、ＦＦ３からは信号ｄ３が出力される。
ＦＦ４には信号ｃ４とクロックｇｃｌｋ４が入力され、ＦＦ４からは信号ｄ４が出力される。
In FIG. 1, the input / output states of the signals of FF1 to FF4 in the
The signal c1 and the clock gclk1 are input to FF1, and the signal d1 is output from FF1.
A signal c2 and a clock gclk2 are input to FF2, and a signal d2 is output from FF2.
The signal c3 and the clock gclk3 are input to the FF3, and the signal d3 is output from the FF3.
The signal c4 and the clock gclk4 are input to the FF4, and the signal d4 is output from the FF4.
尚、図示例では、ＰＥ１００内のＦＦ１〜ＦＦ４をリセット信号でリセット可能な端子が付いたＦＦとしているが、リセット信号でセット可能な端子が付いたＦＦでも、リセット信号で制御できないリセット端子無しＦＦでも良い。またクロックエッジの極性にも制限は無い。
In the illustrated example, the FF1 to FF4 in the
また、クロック制御回路２−１〜２−４における信号の入出力状態は次の通りである。
クロック制御回路２−１には信号ｑ１と信号ｒ１と信号ｃ１、ならびにクロックＣＬＫが入力しており、クロック制御回路２−１からはクロックｇｃｌｋ１が出力される。
クロック制御回路２−２には信号ｑ２と信号ｒ２と信号ｃ２、ならびにクロックＣＬＫが入力しており、クロック制御回路２−２からはクロックｇｃｌｋ２が出力される。
クロック制御回路２−３には信号ｑ３と信号ｒ３と信号ｃ３、ならびにクロックＣＬＫが入力しており、クロック制御回路２−３からはクロックｇｃｌｋ３が出力される。
クロック制御回路２−４には信号ｑ４と信号ｒ４と信号ｃ４、ならびにクロックＣＬＫが入力しており、クロック制御回路２−４からはクロックｇｃｌｋ４が出力される。
The input / output states of signals in the clock control circuits 2-1 to 2-4 are as follows.
A signal q1, a signal r1, a signal c1, and a clock CLK are input to the clock control circuit 2-1, and a clock gclk1 is output from the clock control circuit 2-1.
The clock control circuit 2-2 receives the signal q2, the signal r2, the signal c2, and the clock CLK, and the clock control circuit 2-2 outputs the clock gclk2.
The clock control circuit 2-3 receives the signal q3, the signal r3, the signal c3, and the clock CLK, and the clock control circuit 2-3 outputs the clock gclk3.
The clock control circuit 2-4 receives the signal q4, the signal r4, the signal c4, and the clock CLK, and the clock control circuit 2-4 outputs the clock gclk4.
更に、クロック強制有効コンテキスト回路Ｐ１〜Ｐ４における信号の入出力状態は次の通りである。
クロック強制有効コンテキスト回路Ｐ１からは信号ｐ１が出力される。
クロック強制有効コンテキスト回路Ｐ２からは信号ｐ２が出力される。
クロック強制有効コンテキスト回路Ｐ３からは信号ｐ３が出力される。
クロック強制有効コンテキスト回路Ｐ４からは信号ｐ４が出力される。
Further, the input / output states of signals in the clock forced effective context circuits P1 to P4 are as follows.
A signal p1 is output from the clock forced effective context circuit P1.
A signal p2 is output from the clock forced effective context circuit P2.
A signal p3 is output from the clock forced effective context circuit P3.
A signal p4 is output from the clock forced effective context circuit P4.
また、組合せ回路Ｃ１〜Ｃ５における信号の入出力状態は次の通りである。
組合せ回路Ｃ１には信号ｐ１と信号ｘ１と信号ｙ１が入力しており、組合せ回路Ｃ１からは信号ｃ１が出力される。
組合せ回路Ｃ２には信号ｐ２と信号ｘ２と信号ｙ２が入力しており、組合せ回路Ｃ２からは信号ｃ２が出力される。
組合せ回路Ｃ３には信号ｐ３と信号ｘ３と信号ｙ３が入力しており、組合せ回路Ｃ３からは信号ｃ３が出力される。
組合せ回路Ｃ４には信号ｐ４と信号ｘ４と信号ｙ４が入力しており、組合せ回路Ｃ４からは信号ｃ４が出力される。
組合せ回路Ｃ５には信号ｐ５と信号ｘ５と信号ｙ５が入力しており、組合せ回路Ｃ５からは信号ｃ５が出力される。
The signal input / output states in the combinational circuits C1 to C5 are as follows.
A signal p1, a signal x1, and a signal y1 are input to the combinational circuit C1, and a signal c1 is output from the combinational circuit C1.
A signal p2, a signal x2, and a signal y2 are input to the combinational circuit C2, and a signal c2 is output from the combinational circuit C2.
A signal p3, a signal x3, and a signal y3 are input to the combinational circuit C3, and a signal c3 is output from the combinational circuit C3.
A signal p4, a signal x4, and a signal y4 are input to the combinational circuit C4, and a signal c4 is output from the combinational circuit C4.
A signal p5, a signal x5, and a signal y5 are input to the combinational circuit C5, and a signal c5 is output from the combinational circuit C5.
また、データパス部のコンテキスト回路Ｑ１〜Ｑ５における信号の入出力状態は次の通りである。
データパス部のコンテキスト回路Ｑ１からは信号ｑ１が出力される。
データパス部のコンテキスト回路Ｑ２からは信号ｑ２が出力される。
データパス部のコンテキスト回路Ｑ３からは信号ｑ３が出力される。
データパス部のコンテキスト回路Ｑ４からは信号ｑ４が出力される。
The signal input / output states in the context circuits Q1 to Q5 of the data path unit are as follows.
A signal q1 is output from the context circuit Q1 of the data path unit.
A signal q2 is output from the context circuit Q2 of the data path unit.
A signal q3 is output from the context circuit Q3 of the data path unit.
A signal q4 is output from the context circuit Q4 of the data path unit.
また、ＦＦ出力選択回路Ｍ１〜Ｍ４における信号の入出力状態は次の通りである。
ＦＦ出力選択回路Ｍ１には信号ｓ１と信号ｃ１と信号ｄ１が入力しており、ＦＦ出力選択回路Ｍ１からは信号ｘ２が出力される。
ＦＦ出力選択回路Ｍ２には信号ｓ２と信号ｃ２と信号ｄ２が入力しており、ＦＦ出力選択回路Ｍ２からは信号ｘ４が出力される。
ＦＦ出力選択回路Ｍ３には信号ｓ３と信号ｃ３と信号ｄ３が入力しており、ＦＦ出力選択回路Ｍ３からは信号ｙ４が出力される。
ＦＦ出力選択回路Ｍ４には信号ｓ４と信号ｃ４と信号ｄ４が入力しており、ＦＦ出力選択回路Ｍ４からは信号ｘ５が出力される。
The input / output states of signals in the FF output selection circuits M1 to M4 are as follows.
A signal s1, a signal c1, and a signal d1 are input to the FF output selection circuit M1, and a signal x2 is output from the FF output selection circuit M1.
The signal s2, the signal c2, and the signal d2 are input to the FF output selection circuit M2, and the signal x4 is output from the FF output selection circuit M2.
A signal s3, a signal c3, and a signal d3 are input to the FF output selection circuit M3, and a signal y4 is output from the FF output selection circuit M3.
A signal s4, a signal c4, and a signal d4 are input to the FF output selection circuit M4, and a signal x5 is output from the FF output selection circuit M4.
また、データパス部の未使用ＦＦ設定コンテキスト回路Ｓ１〜Ｓ４における信号の入出力状態は次の通りである。
データパス部の未使用ＦＦ設定コンテキスト回路Ｓ１からは信号ｓ１が出力される。
データパス部の未使用ＦＦ設定コンテキスト回路Ｓ２からは信号ｓ２が出力される。
データパス部の未使用ＦＦ設定コンテキスト回路Ｓ３からは信号ｓ３が出力される。
データパス部の未使用ＦＦ設定コンテキスト回路Ｓ４からは信号ｓ４が出力される。
The input / output states of signals in the unused FF setting context circuits S1 to S4 in the data path unit are as follows.
A signal s1 is output from the unused FF setting context circuit S1 of the data path unit.
A signal s2 is output from the unused FF setting context circuit S2 of the data path unit.
A signal s3 is output from the unused FF setting context circuit S3 of the data path unit.
A signal s4 is output from the unused FF setting context circuit S4 of the data path unit.
図１２は、ＰＥ１００内の各動的再構成回路に回路番号１〜１３を割当て、各コンテキスト入力ポートに繋ぐ信号の一覧を示す説明図である。また、図１３は、ＰＥ１００内のデータパス部のコンテキストデータを例示する説明図であり、図１４は、クロック強制有効コンテキストデータ例を示す説明図である。
これらの図に示すように、ＰＥ１００内の各動的再構成回路の各コンテキスト入力ポートに適切な値を設定することにより、各動的再構成回路を任意の回路として実現することができる。
FIG. 12 is an explanatory diagram showing a list of signals that are assigned
As shown in these figures, each dynamic reconfigurable circuit can be realized as an arbitrary circuit by setting an appropriate value to each context input port of each dynamic reconfigurable circuit in the
尚、ＰＥ１００の回路構成は図１に示した内容に限定されるものではない。ＦＦ毎にクロック制御回路２があれば良いため、回路内部の信号接続を動的に再構成する組合せ回路の有無や、ＦＦの初期値、ＦＦ数、動的に再構成可能な組合せ回路個数、各組合せ回路への信号入力本数、信号入力ポート数、信号出力ポート数、クロック入力ポート数、リセット入力ポート数、内部生成クロック数に制限はなく、正論理、負論理を限定するものでもない。
The circuit configuration of the
以上のように、この実施の形態１の動的再構成デバイスによれば、フリップフロップを有するコンテキスト型の動的再構成デバイスにおいて、フリップフロップの入力値と出力値に応じてクロックの固定制御を行うクロック制御回路を備えたので、不要時のクロック供給を停止して消費電力を削減する機能を有した動的再構成デバイスを実現することが可能となる。 As described above, according to the dynamic reconfigurable device of the first embodiment, in the context-type dynamic reconfigurable device having flip-flops, the clock fixed control is performed according to the input values and output values of the flip-flops. Since the clock control circuit is provided, a dynamic reconfigurable device having a function of reducing power consumption by stopping clock supply when not needed can be realized.
また、この実施の形態１の動的再構成デバイスによれば、クロック制御回路は、クロック制御の有無を示すクロック強制有効コンテキストと、フリップフロップの入力値と、フリップフロップの出力値との３信号とクロックを入力とし、３信号の状態に応じてクロックの固定制御を決定し、この結果をフリップフロップへのクロックとして出力し、かつ、クロック強制有効コンテキストの値をコンテキストデータとして保持し設定するコンテキストデータ設定手段を備えたので、不要時のクロック供給を停止して消費電力を削減する機能を有した動的再構成デバイスを実現することが可能となる。 In addition, according to the dynamic reconfigurable device of the first embodiment, the clock control circuit has three signals including the clock forced valid context indicating the presence / absence of clock control, the input value of the flip-flop, and the output value of the flip-flop. , The clock fixed control is determined according to the state of the three signals, the result is output as a clock to the flip-flop, and the value of the clock forced valid context is held and set as context data Since the data setting means is provided, it is possible to realize a dynamic reconfigurable device having a function of reducing power consumption by stopping clock supply when not required.
実施の形態２．
図１５および図１６は、実施の形態２による動的再構成デバイスと半導体集積回路設計支援システムの構成を示すブロック図であり、図１５は、動的再構成デバイスで実現する対象回路である半導体集積回路内の回路Ｔ１と回路Ｔ２と示し、図１６は、動的再構成デバイスと半導体集積回路設計支援システムとを示している。尚、動的再構成デバイスの回路部であるプロセッサエレメント（ＰＥ）１００については、図１で示した構成と同様であるため、内部の構成に対する図示は省略している。
FIGS. 15 and 16 are block diagrams showing configurations of a dynamic reconfigurable device and a semiconductor integrated circuit design support system according to the second embodiment, and FIG. 15 is a semiconductor that is a target circuit realized by the dynamic reconfigurable device. Circuits T1 and T2 in the integrated circuit are shown, and FIG. 16 shows a dynamic reconfigurable device and a semiconductor integrated circuit design support system. Note that the processor element (PE) 100 that is the circuit unit of the dynamic reconfiguration device is the same as the configuration shown in FIG.
対象回路Ｔ１（コンテキスト番号１）１０１は、外部からの信号入力ポートＤＴＩ１〜２と外部への信号出力ポートＤＴＯ１、外部からのクロック入力ポートＣＬＫ８０Ｍ、外部からのリセット入力ポートＲＳＴ＿Ｎ、フリップフロップ（ＦＦ５）１−５〜（ＦＦ８）１−８、論理反転回路（ＩＶ１）８−１〜（ＩＶ２）８−２、論理和回路（ＯＲ１）９を備える。即ち、フリップフロップ（ＦＦ５）１−５の入力には外部からの信号入力ポートＤＴＩ１が接続され、出力は論理反転回路（ＩＶ１）８−１を介してフリップフロップ（ＦＦ６）１−６の入力に接続されている。また、フリップフロップ（ＦＦ６）１−６の出力は論理和回路（ＯＲ１）９の入力に接続されている。更に、フリップフロップ（ＦＦ７）１−７の入力には外部からの信号入力ポートＤＴＩ２が論理反転回路（ＩＶ２）８−２を介して接続され、出力は論理和回路（ＯＲ１）９の入力に接続されている。論理和回路（ＯＲ１）９の出力は、フリップフロップ（ＦＦ８）１−８の入力に接続され、フリップフロップ（ＦＦ８）１−８の出力は、外部への信号出力ポートＤＴＯ１に接続されている。尚、以下、対象回路Ｔ１（コンテキスト番号１）１０１は回路Ｔ１、フリップフロップ（ＦＦ５）１−５〜（ＦＦ８）１−８はＦＦ５〜ＦＦ８、論理反転回路（ＩＶ１）８−１〜（ＩＶ２）８−２は論理反転回路ＩＶ１〜ＩＶ２、論理和回路（ＯＲ１）９は論理和回路ＯＲ１として説明する。 The target circuit T1 (context number 1) 101 includes an external signal input port DTI1-2, an external signal output port DTO1, an external clock input port CLK80M, an external reset input port RST_N, and a flip-flop (FF5). 1-5 to (FF8) 1-8, logic inversion circuits (IV1) 8-1 to (IV2) 8-2, and an OR circuit (OR1) 9 are provided. That is, an external signal input port DTI1 is connected to the input of the flip-flop (FF5) 1-5, and the output is input to the input of the flip-flop (FF6) 1-6 via the logic inversion circuit (IV1) 8-1. It is connected. The output of the flip-flop (FF6) 1-6 is connected to the input of the OR circuit (OR1) 9. Further, an external signal input port DTI2 is connected to the input of the flip-flop (FF7) 1-7 via the logic inversion circuit (IV2) 8-2, and the output is connected to the input of the OR circuit (OR1) 9. Has been. The output of the OR circuit (OR1) 9 is connected to the input of the flip-flop (FF8) 1-8, and the output of the flip-flop (FF8) 1-8 is connected to the signal output port DTO1 to the outside. Hereinafter, the target circuit T1 (context number 1) 101 is the circuit T1, the flip-flops (FF5) 1-5 to (FF8) 1-8 are FF5 to FF8, and the logic inversion circuits (IV1) 8-1 to (IV2). 8-2 will be described as the logic inversion circuits IV1 to IV2, and the OR circuit (OR1) 9 will be described as the OR circuit OR1.
対象回路Ｔ２（コンテキスト番号２）１０２は、外部からの信号入力ポートＤＴＩ３〜４と外部への信号出力ポートＤＴＯ２、外部からのクロック入力ポートＣＬＫ１Ｍ、外部からのリセット入力ポートＲＳＴ＿Ｎ、フリップフロップ（ＦＦ９）１−９〜（ＦＦ１１）１−１１、論理反転回路（ＩＶ３）８−３〜（ＩＶ４）８−４、論理積反転回路（ＮＡ１）１０を備える。即ち、フリップフロップ（ＦＦ９）１−９の入力には、論理反転回路（ＩＶ３）８−３を介して外部からの信号入力ポートＤＴＩ３が接続され、出力は論理積反転回路（ＮＡ１）１０の入力に接続されている。また、フリップフロップ（ＦＦ１０）１−１０の入力には外部からの信号入力ポートＤＴＩ４が接続され、出力は論理積反転回路（ＮＡ１）１０の入力に接続されている。論理積反転回路（ＮＡ１）１０の出力は、フリップフロップ（ＦＦ１１）１−１１の入力に接続され、フリップフロップ（ＦＦ１１）１−１１の出力は、論理反転回路（ＩＶ４）８−４を介して外部への信号出力ポートＤＴＯ２に接続されている。尚、以下、対象回路Ｔ２（コンテキスト番号２）１０２は回路Ｔ２、フリップフロップ（ＦＦ９）１−９〜（ＦＦ１１）１−１１はＦＦ９〜ＦＦ１１、論理反転回路（ＩＶ３）８−３〜（ＩＶ４）８−４はＩＶ３〜ＩＶ４、論理積反転回路（ＮＡ１）１０は論理積反転回路ＮＡ１として説明する。 The target circuit T2 (context number 2) 102 includes an external signal input port DTI3 to 4 and an external signal output port DTO2, an external clock input port CLK1M, an external reset input port RST_N, and a flip-flop (FF9). 1-9 to (FF11) 1-11, logical inversion circuits (IV3) 8-3 to (IV4) 8-4, and a logical product inversion circuit (NA1) 10. That is, an external signal input port DTI3 is connected to the input of the flip-flop (FF9) 1-9 via the logic inversion circuit (IV3) 8-3, and the output is input to the AND inversion circuit (NA1) 10. It is connected to the. Further, an external signal input port DTI4 is connected to the input of the flip-flop (FF10) 1-10, and the output is connected to the input of the logical product inversion circuit (NA1) 10. The output of the logical product inverting circuit (NA1) 10 is connected to the input of the flip-flop (FF11) 1-11, and the output of the flip-flop (FF11) 1-11 is passed through the logical inverting circuit (IV4) 8-4. It is connected to an external signal output port DTO2. Hereinafter, the target circuit T2 (context number 2) 102 is the circuit T2, flip-flops (FF9) 1-9 to (FF11) 1-11 are FF9 to FF11, and logic inversion circuits (IV3) 8-3 to (IV4). 8-4 is described as IV3 to IV4, and the logical product inverting circuit (NA1) 10 is described as the logical product inverting circuit NA1.
ここで、論理反転回路ＩＶ１〜４は入力論理を反転出力する反転回路、ＯＲ１は入力２信号に値１がある場合に値１を出力する論理和回路、ＮＡ１は入力２信号が共に１の場合に値０を出力する論理積反転回路である。
Here, the logic inverting circuits IV1 to IV4 are inverting circuits that invert the input logic, OR1 is a logical sum circuit that outputs a
実施の形態２による半導体集積回路設計支援システムは、回路情報記憶手段３００、データパス部のコンテキストデータ生成手段４００、クロック停止ＦＦ検出手段５００を備えている。
回路情報記憶手段３００は、動的再構成デバイス内の回路構成情報３０１と、動的再構成デバイス内の遅延時間情報３０２を記憶する。動的再構成デバイス内の回路構成情報３０１とは、プロセッサエレメント（ＰＥ）１００における回路内容と回路間の接続情報である。回路には動的再構成回路とＦＦ、組合せ回路、外部入力ポート、外部出力ポートを含む。また、動的再構成デバイス内の遅延時間情報３０２とは、コンテキストによって変化する出力遅延時間とクロック配線の到達遅延時間の情報である。尚、これらの情報は動的再構成デバイスの設計結果から容易に得られる情報である。
コンテキストによって変化する出力遅延時間は、動的再構成回路の各入力ポートに対して、前段回路の出力ポートまたは外部入力ポートを起点に、選択した入力ポートを通過して動的再構成回路を出力するまでの時間として定義する。回路間の配線遅延と動的再構成回路内の通過遅延を合わせた値として算出し、動的再構成回路毎の全コンテキストに対して、全入力ポートに対して定義する。
クロック配線の到達遅延時間は、基準点から各ＦＦまでに経由する回路名と経由回路まで到達遅延時間をＦＦ毎に保持している。ただし、以下の手続きで必要な値は動的に再構成した結果得られる回路で接続関係のあるＦＦ間のクロック到達遅延時間差であるので、記憶しておくデータ量を減らす方法としては最大値と最小値の差だけを計算して保持しておいてもよい。
The semiconductor integrated circuit design support system according to the second embodiment includes circuit information storage means 300, data path section context data generation means 400, and clock stop FF detection means 500.
The circuit
The output delay time that changes depending on the context is output from the output port of the previous circuit or external input port to the input port of the dynamic reconfiguration circuit, and the dynamic reconfiguration circuit is output through the selected input port. It is defined as the time until. A wiring delay between circuits and a passing delay in the dynamic reconfiguration circuit are calculated as a combined value, and are defined for all input ports for all contexts of each dynamic reconfiguration circuit.
The arrival delay time of the clock wiring holds the name of the circuit passing from the reference point to each FF and the arrival delay time from the reference point to each passing circuit. However, since the required value in the following procedure is the clock arrival delay time difference between the FFs connected in the circuit obtained as a result of the dynamic reconfiguration, the maximum value is used as a method for reducing the amount of data to be stored. Only the difference between the minimum values may be calculated and held.
データパス部のコンテキストデータ生成手段４００は、ネットリストやハードウェア記述言語等で記述された対象回路の構成要素及びその接続関係に関する情報、目標動作周波数とクロック特性を入力し、回路情報記憶手段３００が保持した動的再構成デバイス内の回路構成情報３０１と動的再構成デバイス内の遅延時間情報３０２を用いて、対象回路と論理的に等価な回路を構成する動的再構成デバイスのデータパス部のコンテキストデータ４０１，４０２を生成する機能を有する。
尚、実施の形態２で必要な情報は動的再構成デバイスのデータパス部のコンテキストデータのみであるので、論理的に等価な回路を生成する技術の詳細については言及しない。
The context
Note that since the information required in the second embodiment is only the context data of the data path unit of the dynamic reconfiguration device, details of the technology for generating a logically equivalent circuit will not be mentioned.
クロック停止ＦＦ検出手段５００は、データパス部のコンテキストデータ生成手段４００が生成したコンテキストデータを適用することで構成される動的再構成デバイスであるプロセッサエレメント（ＰＥ）１００（以下、ＰＥ１００という）上の回路に対してクロックを停止しても不具合が発生することのないＦＦを検出する機能を有する。その構成としては、最大許容遅延算出手段５０１、繋続ＦＦ検出手段５０２、検出ＦＦ記憶手段５０３、最大遅延時間算出・追記手段５０４、最大値検出・追記手段５０５、クロック停止ＦＦ判定手段５０６、クロック強制有効コンテキストデータ生成手段５０７を有する。
The clock stop FF detection means 500 is on a processor element (PE) 100 (hereinafter referred to as PE 100) which is a dynamic reconfiguration device configured by applying the context data generated by the context data generation means 400 of the data path unit. This circuit has a function of detecting FFs that do not cause a problem even when the clock is stopped. As its configuration, a maximum allowable
最大許容遅延算出手段５０１は、動作周波数およびクロック特性からクロックゲーティングパスの最大許容遅延値Ｔｍを算出する機能を有する。
繋続ＦＦ検出手段５０２は、コンテキストデータにより動的に再構成される回路上でＦＦ毎にＦＦのデータ入力端子に繋がる全てのＦＦと入力ポートを検出し、各ＦＦと入力ポートに到達するまでの経由回路名とクロック位相情報を検出する機能を有する。
検出ＦＦ記憶手段５０３は、繋続ＦＦ検出手段５０２が検出した結果を記憶し、最大遅延時間算出・追記手段５０４と最大値検出・追記手段５０５との情報授受を行う機能を有する。
最大遅延時間算出・追記手段５０４は、繋続ＦＦ検出手段５０２が検出した結果を保持した検出ＦＦ記憶手段５０３の情報と、データパス部のコンテキストデータ４０１，４０２と、動的再構成デバイス内の回路構成情報３０１と動的再構成デバイス内の遅延時間情報３０２とに基づいて、終点ＦＦの入力に繋がるＦＦ毎にＦＦの出力端子からクロック制御回路２内のゲーティング回路までの最大遅延時間と、ＦＦ出力選択回路からのクロック制御回路２内のゲーティング回路までの最大遅延時間を算出し、結果を検出して検出ＦＦ記憶手段５０３に追記する機能を備える。
The maximum allowable
The connected
The detection
The maximum delay time calculating / adding
最大値検出・追記手段５０５は、最大遅延時間算出・追記手段５０４が算出し追記した結果を保持した検出ＦＦ記憶手段５０３の情報から、終点ＦＦ毎の最大値を検出し、結果を検出ＦＦ記憶手段５０３に追記する機能を備える。
クロック停止ＦＦ判定手段５０６は、最大値検出・追記手段５０５が算出し追記した結果を保持した検出ＦＦ記憶手段５０３の情報から終点ＦＦを選択し、接続先に外部入力ポートとクロック位相が同期関係にないＦＦを含む場合はクロック停止不可と判定し、全ての接続先がＦＦでクロック位相が同期の場合に、その終点ＦＦの最大値Ｔｐと、最大許容遅延算出手段５０１が算出した値Ｔｍとの比較を行い、Ｔｐ＜Ｔｍの場合はクロック停止可と判定し、Ｔｐ≧Ｔｍの場合は停止不可と判定する機能を有する。
The maximum value detection / addition means 505 detects the maximum value for each end FF from the information in the detection FF storage means 503 that holds the result calculated and added by the maximum delay time calculation / addition means 504, and stores the result as a detection FF. A function for adding to the
The clock stop
クロック強制有効コンテキストデータ生成手段５０７は、回路情報記憶手段３００が保持した動的再構成デバイス内の回路構成情報３０１から、ＦＦ毎にＦＦにクロックを供給するクロック制御回路２のクロック強制有効コンテキスト入力ポートｐの初期値を値１に設定後、クロック停止ＦＦ判定手段５０６の検出結果からクロック停止可能なＦＦにクロックを供給するクロック制御回路２のクロック強制有効コンテキスト入力ポートに繋がるクロック強制有効コンテキストｐを値０に再設定し、動的再構成デバイス全体のクロック強制有効コンテキストデータを生成する機能を有する。クロック停止ＦＦ検出手段５００におけるクロック強制有効コンテキストデータ（コンテキスト番号１）５０８−１，（コンテキスト番号２）５０８−２がクロック強制有効コンテキストデータ生成手段５０７によって生成されたクロック強制有効コンテキストデータを示している。
The clock forced effective context
また、コンテキストデータ設定手段２００におけるデータパス部のコンテキストデータ（コンテキスト番号１）２０１−１，（コンテキスト番号２）２０１−２は、データパス部のコンテキストデータ生成手段４００で生成されたデータパス部のコンテキストデータ（コンテキスト番号１）４０１，（コンテキスト番号２）４０２が設定されたものであり、クロック強制有効コンテキストデータ（コンテキスト番号１）２０２−１，（コンテキスト番号２）２０２−２は、クロック強制有効コンテキストデータ（コンテキスト番号１）５０８−１，（コンテキスト番号２）５０８−２が設定されたものである。 Further, the context data (context number 1) 201-1 and (context number 2) 201-2 in the data path part in the context data setting means 200 are the data path part generated by the context data generating means 400 in the data path part. Context data (context number 1) 401 and (context number 2) 402 are set, and clock forced valid context data (context number 1) 202-1 and (context number 2) 202-2 are clock forced valid. Context data (context number 1) 508-1 and (context number 2) 508-2 are set.
実施の形態２による半導体集積回路設計支援システムを構成するデータパス部のクロック停止ＦＦ検出手段５０６、クロック強制有効コンテキストデータ生成手段５０７、データパス部のコンテキストデータ生成手段４００は、コンピュータを用いて実現することができる。つまり、最大許容遅延算出手段５０１、繋続ＦＦ検出手段５０２、最大遅延時間算出・追記手段５０４、最大値検出・追記手段５０５、クロック停止ＦＦ判定手段５０６は、本発明に従う半導体集積回路設計支援プログラムを上記コンピュータのＣＰＵに実行させてその動作を制御することにより、ハードウェアとソフトウェアが協働した具体的手段として当該コンピュータ上に実現することができる。
また、回路情報記憶手段３００、検出ＦＦ記憶手段５０３は、コンピュータのメモリや外部記憶装置等に構築される。対象回路の構成要素間の接続関係に関する情報は、例えば上記コンピュータに装備された記憶装置に格納され、上記手段に適宜読み出されて利用される。
尚、以下の説明において、本発明の半導体集積回路設計支援システムを具現化するコンピュータ自体の構成及びその基本的な機能については、当業者が当該技術分野の技術常識に基づいて容易に認識できるものであり、本発明の本質に直接関わるものでないので詳細な記載を省略する。
The data path unit clock stop
The circuit
In the following description, the configuration and basic functions of the computer that embodies the semiconductor integrated circuit design support system of the present invention can be easily recognized by those skilled in the art based on the common general technical knowledge in the technical field. Since it is not directly related to the essence of the present invention, detailed description is omitted.
次に実施の形態２の動作を説明する。
図１７および図１８は、実施の形態２の動作を示すフローチャートであり、この図に沿って動作の詳細を説明する。
以下、図１５に例示しているように動的再構成デバイスの回路部であるＰＥ１００で説明を行う。回路構成情報は実施の形態１に記載した内容であり、遅延情報はコンテキストによって変化する出力遅延時間定義の数値例を図１９〜２１に示し、クロック入力ポートＣＬＫからの各ＦＦまでのクロック配線の到達遅延時間を図２２に示す。尚、図２２から分かるようにクロック配線の到達遅延時間の最大値と最小値の差は１［ｎｓ］である。
Next, the operation of the second embodiment will be described.
17 and 18 are flowcharts showing the operation of the second embodiment, and the details of the operation will be described with reference to this figure.
Hereinafter, as illustrated in FIG. 15, description will be made on the
先ず、データパス部のコンテキストデータ生成手段４００に、対象回路情報とコンテキスト番号と目標動作周波数とクロック特性ならびに外部入出力タイミング制約を入力する（ステップＳＴ１）。
対象回路は回路Ｔ１、コンテキスト番号は１、目標動作周波数は８０［ＭＨｚ］、クロック特性としてクロックデューティを４５［％］、クロックジッタは２［％］、外部入出力タイミング制約としては制約無しに相当する０［ｎｓ］を入力する。ここで［］は単位表記であり、％は周期に対する割合で使用しているが、時間単位にするなどの単位の変更も可能である。尚、対象回路内に複数のクロックがある場合はクロック名と各数値をクロックの本数分入力し、外部入出力タイミング制約指定が必要な外部入力ポートや外部出力ポート、外部入出力ポートが有る場合は、ポート名とタイミング制約を必要な数だけ入力する。
次に、データパス部のコンテキストデータ生成手段４００は、コンテキスト番号１に対するデータパス部のコンテキストデータ４０１を生成する（ステップＳＴ２）。以下、データパス部のコンテキストデータ生成手段４００で行うステップＳＴ２の処理について説明を行う。
First, the target circuit information, context number, target operating frequency, clock characteristics, and external input / output timing constraints are input to the context data generating means 400 of the data path unit (step ST1).
The target circuit is the circuit T1, the context number is 1, the target operating frequency is 80 [MHz], the clock duty is 45 [%] as the clock characteristics, the clock jitter is 2 [%], and the external input / output timing constraint corresponds to no restriction Enter 0 [ns]. Here, [] is a unit notation and% is used as a ratio to the period, but the unit can be changed such as a time unit. If there are multiple clocks in the target circuit, input the clock name and each number for the number of clocks, and there are external input ports, external output ports, and external input / output ports that need to specify external input / output timing constraints. Enter as many port names and timing constraints as you need.
Next, the context
タイミング制約値を決定し、対象回路からクロック抽出、リセット抽出、ＦＦ抽出、出力ポート抽出の順に処理を行い、出力ポートから接続を遡りながら、ＰＥ１００で構成するコンテキストデータが決定するまで各コンテキストの選択とタイミング判定とコンテキストの決定を繰り返す。
先ず、ステップＳＴ１で入力された情報と回路情報記憶手段３００の内容を元に、動的再構成デバイスのタイミング制約を決定する。外部入出力タイミング制約は入力情報をそのまま使用し、ＦＦ間のデータパス遅延の最大許容遅延時間Ｔｆは、目標動作周波数の周期からクロックジッタとクロック配線の到達遅延時間差を減算して決定する。
コンテキスト番号１の場合は、外部入出力タイミング制約が０のため制約無し、Ｔｆ＝１２．５０×（１−２／１００）−１＝１１．２５となる。
回路Ｔ１に対する外部入出力タイミング制約は無いので、入力ポートＤＴＩ１〜２、および出力ポートＤＴＯ１に対するタイミング判定はスキップされる。また、ＦＦ間のタイミング判定は、データパス遅延Ｔｄが、Ｔｄ≦１１．２５であるかを判定する。タイミング判定で違反した場合は別の回路構成の探索とそのタイミング判定を違反が無くなるまで繰り返し、違反が残った場合は違反値が最小になるＦＦ間の回路構成情報と違反値を記憶することになるが、この処理は本発明の本質に関わるものではないので省略する。
The timing constraint value is determined, processing is performed in the order of clock extraction, reset extraction, FF extraction, and output port extraction from the target circuit, and selection of each context is performed until the context data configured by the
First, based on the information input in step ST1 and the contents of the circuit information storage means 300, the timing constraints of the dynamically reconfigurable device are determined. The input / output timing constraint uses the input information as it is, and the maximum allowable delay time Tf of the data path delay between FFs is determined by subtracting the clock jitter and the arrival delay time difference of the clock wiring from the period of the target operating frequency.
In the case of
Since there is no external input / output timing restriction for the circuit T1, timing determination for the input ports DTI1-2 and the output port DTO1 is skipped. Further, the timing determination between the FFs determines whether the data path delay Td is Td ≦ 11.25. If the timing judgment is violated, the search for another circuit configuration and the timing judgment are repeated until the violation disappears. If the violation remains, the circuit configuration information between the FFs that minimizes the violation value and the violation value are stored. However, since this process is not related to the essence of the present invention, it is omitted.
回路Ｔ１のクロック信号数とクロック接続情報を抽出する。回路Ｔ１の抽出結果は、クロック信号数は１、この接続数は４、全てポジエッジトリガのＦＦ。次にリセット信号数とリセット接続情報を抽出する。回路Ｔ１の抽出結果は、リセット信号数は１、この接続数は４、全てリセット信号で制御可能な端子が付いた初期値０のリセット端子付きリセットＦＦ。
クロックとリセットに関して抽出した情報からＰＥ１００内のクロック信号接続とリセット信号接続を決定する。回路Ｔ１のＦＦ数４個に対して、ＰＥ１００から同じクロックに繋がる４個のリセット端子付きリセットＦＦ１〜ＦＦ４から選択する。
次に、回路Ｔ１の出力ポート数と接続情報を確認する。回路Ｔ１の抽出結果は、出力ポート数が１、１個のＦＦから回路経由無し接続。
抽出結果に対して、回路Ｔ１の出力ポートＤＴＯ１とＦＦ８をＰＥ１００の出力ポートＯＵＴ１とＦＦ４に割当てる。この時、ＰＥ１００の組合せ回路Ｃ５の出力はＦＦ４出力から入力ポートｘのスルー出力である必要があるためコンテキストｑ５は値１に、Ｍ４の出力もＦＦ経由出力である必要があるためコンテキストｓ４は値１に決定される。前述した理由によりタイミング判定はスキップされる。
The number of clock signals of the circuit T1 and clock connection information are extracted. The extraction result of the circuit T1 is that the number of clock signals is 1, the number of connections is 4, and all are positive edge trigger FFs. Next, the number of reset signals and reset connection information are extracted. The extraction result of the circuit T1 is a reset FF with a reset terminal having an initial value of 0, with the number of reset signals being 1, the number of connections being 4, and all terminals being controllable by reset signals.
The clock signal connection and reset signal connection in the
Next, the number of output ports and connection information of the circuit T1 are confirmed. The extraction result of the circuit T1 indicates that the number of output ports is one and one FF without connection via the circuit.
For the extraction result, the output ports DTO1 and FF8 of the circuit T1 are assigned to the output ports OUT1 and FF4 of the PE100. At this time, since the output of the combination circuit C5 of the
次に、回路Ｔ１内の４個のＦＦに対して、ＦＦの入力に繋がる接続情報を抽出する。出力ポートに繋がるＦＦから順に選び、ＦＦ８はＦＦ６とＦＦ７から論理和回路ＯＲ１を経由して接続、ＦＦ６はＦＦ５から論理反転回路ＩＶ１を経由して接続、ＦＦ７は入力ポートＤＴＩ２から論理反転回路ＩＶ２を経由して接続、ＦＦ５は入力ポートＤＴＩ１から回路経由無く接続している。
抽出結果に対して、回路Ｔ１の論理和回路ＯＲ１とＦＦ６とＦＦ７を回路ＰＥ１００の組合せ回路Ｃ４とＦＦ２とＦＦ３に割当てる。この時、ＰＥ１００の組合せ回路Ｃ４は論理和である必要があるためコンテキストｑ４は値７に、ＦＦ出力選択回路Ｍ２とＦＦ出力選択回路Ｍ３の出力もＦＦ経由である必要があるためコンテキストｓ２とｓ３は共に値１が選ばれる。
ここで、ＦＦ間のデータパス遅延Ｔｄのタイミング判定が行われる。ＦＦ２からＦＦ４までの間にはＦＦ出力選択回路Ｍ２の入力ポートｖと組合せ回路Ｃ４の入力ポートｘを経由している。図２０、図２１からＴｄ＝３＋６＝９≦Ｔｆとなりタイミング判定を満たす。ＦＦ３からＦＦ４までの間にはＦＦ出力選択回路Ｍ３の入力ポートｖと組合せ回路Ｃ４の入力ポートｙを経由しており、同様に、Ｔｄ＝３＋５＝８≦Ｔｆでタイミング判定を満たす。以上により、ＦＦ４に繋がる全てのＦＦのタイミング判定に違反が無かったので選ばれたコンテキスト値が決定される。
Next, connection information connected to the input of the FF is extracted from the four FFs in the circuit T1. FF8 is connected in order from the FF connected to the output port, FF8 is connected from FF6 and FF7 via the OR circuit OR1, FF6 is connected from FF5 via the logic inversion circuit IV1, and FF7 is connected from the input port DTI2 to the logic inversion circuit IV2. FF5 is connected from the input port DTI1 without a circuit.
For the extraction result, the OR circuit OR1, FF6, and FF7 of the circuit T1 are assigned to the combinational circuit C4, FF2, and FF3 of the circuit PE100. At this time, since the combinational circuit C4 of the
Here, the timing of the data path delay Td between FFs is determined. Between FF2 and FF4, the input port v of the FF output selection circuit M2 and the input port x of the combinational circuit C4 are routed. 20 and 21, Td = 3 + 6 = 9 ≦ Tf, which satisfies the timing determination. Between FF3 and FF4, the input port v of the FF output selection circuit M3 and the input port y of the combinational circuit C4 are routed. Similarly, the timing determination is satisfied with Td = 3 + 5 = 8 ≦ Tf. As described above, since there is no violation in the timing determination of all the FFs connected to FF4, the selected context value is determined.
同様に、回路Ｔ１のＦＦ５と論理反転回路ＩＶ１を回路ＰＥ１００のＦＦ１と組合せ回路Ｃ２に、回路Ｔ１のＤＴＩ２と論理反転回路ＩＶ２を回路ＰＥ１００のＩＮ６と組合せ回路Ｃ３の入力ポートｘに、回路Ｔ１のＤＴＩ１をＰＥ１００のＩＮ４と組合せ回路Ｃ１の入力ポートｘに割当てる。
この時、ＰＥ１００の組合せ回路Ｃ２のコンテキストｑ２と組合せ回路Ｃ３のコンテキストｑ３は共に入力ポートｘの論理反転の値３に、組合せ回路Ｃ１のコンテキストｑ１は入力ポートｘのスルー出力の値１に、ＦＦ出力選択回路Ｍ１の出力もＦＦ経由である必要があるため、コンテキストｓ１は値１が選ばれる。ここでＦＦ間のデータパス遅延のタイミング判定が行われ、入力ポートのタイミング判定は前述した理由によりスキップされる。ＦＦ１からＦＦ２までの間には、ＦＦ出力選択回路Ｍ１の入力ポートｖと組合せ回路Ｃ２の入力ポートｘを経由している。Ｔｄ＝３＋１＝４≦Ｔｆを満たす。
以上により、ＦＦ２に繋がる全てのＦＦのタイミング判定に違反が無く、ＦＦ１とＦＦ３は入力ポートのみに繋がっているのでタイミング判定に違反が無かったので選ばれたコンテキスト値が決定される。
このような処理により、回路Ｔ１に対する全ての回路と入力ポートと出力ポートの割当が終了し、データパス部のコンテキストデータ生成手段４００は、回路Ｔ１に対するＰＥ１００のデータパス部のコンテキストデータとして、図２３に示すような結果を得る。尚、ＰＥ１００の入力ポートＩＮ１〜３、ＩＮ５は使用されない。
Similarly, FF5 and logic inversion circuit IV1 of circuit T1 are connected to FF1 and combination circuit C2 of circuit PE100, DTI2 of circuit T1 and logic inversion circuit IV2 are connected to IN6 of circuit PE100 and input port x of combination circuit C3, and circuit T1 DTI1 is assigned to IN4 of PE100 and input port x of combinational circuit C1.
At this time, the context q2 of the combination circuit C2 and the context q3 of the combination circuit C3 of the
As described above, there is no violation in the timing determination of all the FFs connected to FF2, and since FF1 and FF3 are connected only to the input ports, there is no violation in the timing determination, so the selected context value is determined.
By such processing, assignment of all circuits, input ports, and output ports to the circuit T1 is completed, and the context
データパス部のコンテキストデータ生成手段４００は、次のコンテキスト番号入力が無いかを判定する（ステップＳＴ３）。ステップＳＴ３において、次のコンテキストデータ生成が必要なため、ステップＳＴ１に戻る。
対象回路は回路Ｔ２、コンテキスト番号は２、目標動作周波数は１［ＭＨｚ］、クロック特性としてクロックデューティを２５［％］、クロックジッタは２０［％］、外部入出力タイミング制約としては制約無しに相当する０［ｎｓ］を入力する。
次に、データパス部のコンテキストデータ生成手段４００は、コンテキスト番号２に対するデータパス部のコンテキストデータを生成する（ステップＳＴ２）。前述の回路Ｔ１の場合のステップＳＴ２と同様に、先ず、ステップＳＴ１で入力された情報と回路情報記憶手段３００の内容を元に、動的再構成デバイスのタイミング制約を決定する。コンテキスト番号２の場合は、外部入出力タイミング制約が０のため制約無し、Ｔｆ＝１０００×（１−２０／１００）−１＝７９９となる。
回路Ｔ２のクロック信号数とクロック接続情報を抽出する。回路Ｔ２の抽出結果は、クロック信号数は１、この接続数は３、全てポジエッジトリガのＦＦ。次にリセット信号数とリセット接続情報を抽出する。回路Ｔ２の抽出結果は、リセット信号数は１、この接続数は３、全てリセット信号で制御可能な端子が付いた初期値０のリセット端子付きリセットＦＦ。
The context data generation means 400 of the data path unit determines whether there is no next context number input (step ST3). In step ST3, the next context data needs to be generated, so the process returns to step ST1.
The target circuit is the circuit T2, the context number is 2, the target operating frequency is 1 [MHz], the clock duty is 25 [%] as the clock characteristics, the clock jitter is 20 [%], and the external input / output timing constraint corresponds to no restriction Enter 0 [ns].
Next, the context
The number of clock signals of the circuit T2 and clock connection information are extracted. The extraction result of the circuit T2 is that the number of clock signals is 1, the number of connections is 3, and all are positive edge triggered FFs. Next, the number of reset signals and reset connection information are extracted. The extraction result of the circuit T2 is a reset FF with a reset terminal having an initial value of 0, with the number of reset signals being 1 and the number of connections being 3, all having terminals that can be controlled by reset signals.
クロックとリセットに関して抽出した情報からＰＥ１００内のクロック信号接続とリセット信号接続を決定する。回路Ｔ２のＦＦ数３個に対して、ＰＥ１００から同じクロックに繋がる４個のリセット端子付きリセットＦＦ１〜ＦＦ４から選択する。
次に、回路Ｔ２の出力ポート数と接続情報を確認する。回路Ｔ２の抽出結果は、出力ポート数が１、１個のＦＦから論理反転して接続。
抽出結果に対して、回路Ｔ２の出力ポートＤＴＯ２と論理反転回路ＩＶ４とＦＦ１１をＰＥ１００の出力ポートＯＵＴ１と組合せ回路Ｃ５とＦＦ４に割当てる。この時、ＰＥ１００の組合せ回路Ｃ５の出力はＦＦ４出力の入力ポートｘの論理反転のためコンテキストｑ５は値３に、ＦＦ出力選択回路Ｍ４の出力もＦＦ経由のためコンテキストｓ４は値１に決定される。前述した理由によりタイミング判定はスキップされる。
次に、回路Ｔ２内の３個のＦＦに対して、ＦＦの入力に繋がる接続情報を抽出する。出力ポートに繋がるＦＦから順に選び、ＦＦ１１はＦＦ９とＦＦ１０から論理積反転ＮＡ１を経由して接続、ＦＦ１０は入力ポートＤＴＩ４から直接接続、ＦＦ９は入力ポートＤＴＩ３の論理反転回路ＩＶ３を経由して接続している。
The clock signal connection and reset signal connection in the
Next, the number of output ports and connection information of the circuit T2 are confirmed. The extraction result of the circuit T2 is obtained by logically inverting the output port number from one and one FF.
For the extraction result, the output port DTO2 of the circuit T2, the logic inversion circuit IV4, and the FF11 are assigned to the output port OUT1 of the PE100, the combinational circuit C5, and the FF4. At this time, the output of the combination circuit C5 of the
Next, connection information connected to the input of the FF is extracted for the three FFs in the circuit T2. FF11 is selected in order from the FF connected to the output port, FF11 is connected from FF9 and FF10 via AND inversion NA1, FF10 is directly connected from input port DTI4, and FF9 is connected via logic inversion circuit IV3 of input port DTI3. ing.
抽出結果に対して、回路Ｔ２の論理積反転回路ＮＡ１とＦＦ９とＦＦ１０をＰＥ１００の組合せ回路Ｃ４とＦＦ２とＦＦ３に割当てる。この時、ＰＥ１００の組合せ回路Ｃ４は論理積反転のためｑ４は値６に、ＦＦ出力選択回路Ｍ３とＦＦ出力選択回路Ｍ２の出力はＦＦ経由のためコンテキストｓ３とｓ２は共に値１が選ばれる。
ここで、ＦＦ間のデータパス遅延Ｔｄのタイミング判定が行われる。ＦＦ２からＦＦ４までの間にはＦＦ出力選択回路Ｍ２の入力ポートｖと組合せ回路Ｃ４の入力ポートｘを経由している。図２０、図２１からＴｄ＝３＋２＝５≦Ｔｆとなりタイミング判定を満たす。ＦＦ３からＦＦ４までの間にはＦＦ出力選択回路Ｍ３の入力ポートｖと組合せ回路Ｃ４の入力ポートｙを経由しており、同様に、Ｔｄ＝３＋１＝４≦Ｔｆでタイミング判定を満たす。以上により、ＦＦ４に繋がる全てのＦＦのタイミング判定に違反が無かったので選ばれたコンテキスト値が決定される。
For the extraction result, the logical product inverting circuits NA1, FF9, and FF10 of the circuit T2 are assigned to the combinational circuits C4, FF2, and FF3 of the PE100. At this time, the combination circuit C4 of the
Here, the timing of the data path delay Td between FFs is determined. Between FF2 and FF4, the input port v of the FF output selection circuit M2 and the input port x of the combinational circuit C4 are routed. From FIG. 20 and FIG. 21, Td = 3 + 2 = 5 ≦ Tf, which satisfies the timing determination. Between FF3 and FF4, the input port v of the FF output selection circuit M3 and the input port y of the combinational circuit C4 are routed. Similarly, the timing determination is satisfied with Td = 3 + 1 = 4 ≦ Tf. As described above, since there is no violation in the timing determination of all the FFs connected to FF4, the selected context value is determined.
同様に、回路Ｔ２の論理反転回路ＩＶ３とＤＴＩ３を回路ＰＥ１００の組合せ回路Ｃ２とＩＮ２に、回路Ｔ２のＤＴＩ４をＰＥ１００のＩＮ６に割当てる。この時、ＰＥ１００の組合せ回路Ｃ２のコンテキストｑ２は入力ポートｙの論理反転の値４に、組合せ回路Ｃ３のコンテキストｑ３は入力ポートｘのスルー出力の値１が選ばれる。
ここで入力ポートのタイミング判定は前述した理由によりスキップされる。
以上により、回路Ｔ２に対する全ての回路と入力ポートと出力ポートの割当が終了し、データパス部のコンテキストデータ生成手段４００は回路Ｔ２に対するＰＥ１００のデータパス部のコンテキストデータとして、図２９を得る。尚、ＰＥ１００の入力ポートＩＮ１、ＩＮ３〜５、ＦＦ１、組合せ回路Ｃ１、ＦＦ出力選択回路Ｍ１は使用されない。
以上が、ステップＳＴ１〜ステップＳＴ２の詳細である。
Similarly, the logic inversion circuits IV3 and DTI3 of the circuit T2 are assigned to the combinational circuits C2 and IN2 of the circuit PE100, and the DTI4 of the circuit T2 is assigned to IN6 of the PE100. At this time, the context q2 of the combination circuit C2 of the
Here, the timing determination of the input port is skipped for the reason described above.
Thus, the assignment of all circuits, input ports, and output ports to the circuit T2 is completed, and the context
The above is the details of Step ST1 to Step ST2.
次に、データパス部のコンテキストデータ生成手段４００は、次のコンテキスト番号の入力が無いかを判定する（ステップＳＴ３）。このステップＳＴ３において、次のコンテキストデータ生成は不要なため、ステップＳＴ４に移る。次に、クロック停止ＦＦ検出手段５００は、任意のコンテキスト番号を選ぶ（ステップＳＴ４）。ここでは、コンテキスト番号１を選ぶ。
次に、クロック強制有効コンテキストデータ生成手段５０７は、データパス部のコンテキストデータ生成手段４００がステップＳＴ２で生成したデータパス部のコンテキストデータ４０１から未使用ＦＦを検出し、クロック強制有効コンテキストデータの初期値を作成する（ステップＳＴ５）。未使用ＦＦ情報は、データパス部のコンテキストデータ４０１のうち、ＦＦ出力選択回路Ｍのコンテキスト入力ポートｓの値により判定することが出来る。ｓの値が１の時は未使用ＦＦで、ｓの値が２の時は動作ＦＦである。
Next, the context
Next, the clock forced valid context
ここで、図２３に示すようにコンテキスト番号１のＦＦ出力選択回路Ｍ１〜４のコンテキスト入力ポートｓの値は全て２であるため、クロック強制有効コンテキストｐ１〜４の全ての初期値を１に設定する。クロック強制有効コンテキストデータ生成手段５０７が作成したコンテキスト番号１のクロック強制有効コンテキストデータの初期値を図２４に示す。
次に、最大許容遅延算出手段５０１は、クロックゲーティングパスの最大許容遅延値Ｔｍを算出する（ステップＳＴ６）。Ｔｍの算出方法は、周期からジッタを減算した値にデューティを乗じ、クロック配線の遅延時間差を減算する。
コンテキスト番号１のＴｍ＝１２．５０×（１−２／１００）×４５／１００−１＝４．５１。
Here, as shown in FIG. 23, since the values of the context input ports s of the FF output selection circuits M1 to M4 having the
Next, the maximum allowable
Tm of
次に、繋続ＦＦ検出手段５０２は、データパス部のコンテキストデータ４０１から、対象回路内の回路構成を復元する（ステップＳＴ７）。図２３に示すコンテキスト番号１のデータパス部のコンテキストデータ４０１から、回路Ｔ１内の回路構成をＰＥ１００に復元する。
次に、繋続ＦＦ検出手段５０２は、対象回路内の動作ＦＦを検出し、番号付けする（ステップＳＴ８）。図２３に示すコンテキスト番号１のデータパス部のコンテキストデータ４０１から、ＰＥ１００内の動作ＦＦである、ＦＦ１、ＦＦ２、ＦＦ３、ＦＦ４を検出し、１、２、３、４と番号付けする。
Next, the connected
Next, the connected FF detection means 502 detects the operation FFs in the target circuit and numbers them (step ST8). FF1, FF2, FF3, and FF4, which are operation FFs in the
次に、繋続ＦＦ検出手段５０２は、ステップＳＴ８で番号付けしたＦＦ毎にＦＦのデータ入力端子に繋がる全てのＦＦと入力ポートと経由回路を検出する（ステップＳＴ９）。ここで、番号１から４まで順番にＦＦ毎にＦＦのデータ入力端子に繋がる全てのＦＦと入力ポートと経由回路を検出する。
終点ＦＦ１のデータ入力端子に繋がるＦＦは無く、入力ポートＩＮ４が検出される。
終点ＦＦ２のデータ入力端子に繋がるＦＦはＦＦ１が検出され、入力ポートは検出されない。
終点ＦＦ３のデータ入力端子に繋がるＦＦは無く、入力ポートＩＮ６が検出される。
終点ＦＦ４のデータ入力端子に繋がるＦＦはＦＦ２とＦＦ３が検出され、入力ポートは検出されない。
Next, the connected FF detection means 502 detects all FFs, input ports, and transit circuits connected to the data input terminals of the FFs for each FF numbered in step ST8 (step ST9). Here, all FFs, input ports, and transit circuits connected to the data input terminals of the FFs are detected for each FF in order from
There is no FF connected to the data input terminal of the end point FF1, and the input port IN4 is detected.
The FF connected to the data input terminal of the end point FF2 is detected as FF1, and the input port is not detected.
There is no FF connected to the data input terminal of the end point FF3, and the input port IN6 is detected.
The FFs connected to the data input terminal of the end point FF4 are detected as FF2 and FF3, and the input port is not detected.
次に、繋続ＦＦ検出手段５０２は、ステップＳＴ９の検出結果から終点ＦＦの駆動クロックとＦＦの駆動クロックの間に、クロック位相が同期関係にあるかどうかを判定する（ステップＳＴ１０）。終点ＦＦ２の駆動クロックとＦＦ１の駆動クロックは同一のクロックＣＬＫであるため同期関係にあると判定する。終点ＦＦ４の駆動クロックとＦＦ２とＦＦ３の駆動クロックは同一のクロックＣＬＫであるため同期関係にあると判定する。
次に、検出ＦＦ記憶手段５０３は、ステップＳＴ９とステップＳＴ１０の結果からＦＦ毎にＦＦのデータ入力端子に繋がる全てのＦＦと入力ポートと経由回路の情報を記憶する（ステップＳＴ１１）。ステップＳＴ１１で記憶したステップＳＴ８の検出結果とステップＳＴ９の判定結果を図２５に示す。
Next, the
Next, the detected
次に、クロック停止ＦＦ検出手段５００は、ステップＳＴ１１の結果から接続種別がＦＦでクロック位相が同期の終点ＦＦを選ぶ（ステップＳＴ１２）。ここでは、ＦＦ２を選択する。
次に、最大遅延時間算出・追記手段５０４は、ＳＴ１２で選んだＦＦのデータ入力端子に繋がるＦＦ毎にＦＦの出力端子からクロック制御回路２内のゲーティング回路までの最大遅延時間とＦＦ出力選択回路からのクロック制御回路２内のゲーティング回路までの最大遅延時間を算出し追記する（ステップＳＴ１３）。ＦＦ２に繋がるＦＦはＦＦ１のみであり、ＦＦ１からクロック制御回路２−２内のゲーティング回路までの経路遅延計算式は、Ｔｃ＝Ｍ１ｖ＋Ｃ２ｘ＋ＣＫ２ｃ＝２＋１＋１＝４
ＦＦ２の出力選択回路からクロック制御回路２−２内のゲーティング回路までの経路遅延計算式は、Ｔｒ＝Ｍ２ｖ＋ＣＫ２ｒ＝２＋１＝３
Next, the clock stop FF detection means 500 selects an end point FF whose connection type is FF and whose clock phase is synchronous from the result of step ST11 (step ST12). Here, FF2 is selected.
Next, the maximum delay time calculating / adding
The path delay calculation formula from the output selection circuit of FF2 to the gating circuit in the clock control circuit 2-2 is Tr = M2v + CK2r = 2 + 1 = 3
次に、最大値検出・追記手段５０５は、ＳＴ１３の結果から最大遅延時間Ｔｐを検出し、追記する（ステップＳＴ１４）。ＦＦ２に繋がるＦＦはＦＦ１のみであるので、Ｔｃ＞ＴｒとなりＴｐ＝Ｔｃ＝４となる。
次に、クロック停止ＦＦ判定手段５０６は、Ｔｐ＜Ｔｍが成立するかどうかを判定し、成立の場合はステップＳＴ１６、不成立の場合はステップＳＴ１８へ移る（ステップＳＴ１５）。Ｔｐ＝４、Ｔｍ＝４．５１であるのでＴｐ＜Ｔｍが成立し、ステップＳＴ１６へ移る。
次に、クロック停止ＦＦ判定手段５０６は、クロック停止可能なＦＦとして検出ＦＦ記憶手段５０３に追記する（ステップＳＴ１６）。ＦＦ２がクロック停止可能と追記する。
次に、クロック強制有効コンテキストデータ生成手段５０７は、クロック強制有効コンテキスト値を値０に書き換える（ステップＳＴ１７）。クロック制御回路２−２のクロック強制有効コンテキストｐ２の値を０に書き換える。
次に、クロック停止ＦＦ判定手段５０６は、接続種別がＦＦでクロック位相が同期である全ての終点ＦＦに対する処理が終了しているか判定し、終了していればステップＳＴ１９に移り、終了していなければステップＳＴ１２に移る（ステップＳＴ１８）。ここでは、ＦＦ４に対する処理が終了していないので、ステップＳＴ１２に移る。
Next, the maximum value detecting / adding
Next, the clock stop FF determination means 506 determines whether or not Tp <Tm is satisfied, and if it is satisfied, the process proceeds to step ST16, and if not, the process proceeds to step ST18 (step ST15). Since Tp = 4 and Tm = 4.51, Tp <Tm is established, and the process proceeds to step ST16.
Next, the clock stop FF determination means 506 additionally writes the detected FF storage means 503 as an FF that can stop the clock (step ST16). It is added that FF2 can stop the clock.
Next, the clock forced valid context
Next, the clock stop FF determination means 506 determines whether or not the processing for all end FFs whose connection type is FF and the clock phase is synchronous is completed, and if completed, the process proceeds to step ST19 and must be completed. Then, the process proceeds to step ST12 (step ST18). Here, since the process for FF4 has not ended, the process proceeds to step ST12.
クロック停止ＦＦ検出手段５００は、ステップＳＴ１１の結果から接続種別がＦＦでクロック位相が同期の終点ＦＦを選ぶ（ステップＳＴ１２）。ここでは、ＦＦ４を選択する。
次に、最大遅延時間算出・追記手段５０４は、ＳＴ１２で選んだＦＦのデータ入力端子に繋がるＦＦ毎にＦＦの出力端子からクロック制御回路２内のゲーティング回路までの最大遅延時間とＦＦ出力選択回路からのクロック制御回路２内のゲーティング回路までの最大遅延時間を算出し追記する（ステップＳＴ１３）。ＦＦ４に繋がるＦＦはＦＦ２とＦＦ３があり、ＦＦ２からクロック制御回路２−４内のゲーティング回路までの経路遅延計算式は、Ｔｃ２＝Ｍ２ｖ＋Ｃ４ｘ＋ＣＫ４ｃ＝２＋６＋１＝９
ＦＦ３からクロック制御回路２−４内のゲーティング回路までの経路遅延計算式は、Ｔｃ３＝Ｍ３ｖ＋Ｃ４ｙ＋ＣＫ４ｃ＝２＋５＋１＝８
ＦＦ４の出力選択回路からクロック制御回路２−４内のゲーティング回路までの経路遅延計算式は、Ｔｒ＝Ｍ４ｖ＋ＣＫ４ｒ＝２＋１＝３
次に、最大値検出・追記手段５０５は、ＳＴ１３の結果から最大遅延時間Ｔｐを検出し、追記する（ステップＳＴ１４）。ＦＦ４に繋がるＦＦはＦＦ２とＦＦ３であるので、Ｔｃ２＞Ｔｃ３＞ＴｒとなりＴｐ＝Ｔｃ２＝９となる。
The clock stop FF detection means 500 selects an end point FF whose connection type is FF and whose clock phase is synchronous from the result of step ST11 (step ST12). Here, FF4 is selected.
Next, the maximum delay time calculating / adding
The path delay calculation formula from FF3 to the gating circuit in the clock control circuit 2-4 is Tc3 = M3v + C4y + CK4c = 2 + 5 + 1 = 8
The path delay calculation formula from the output selection circuit of the
Next, the maximum value detecting / adding
次に、クロック停止ＦＦ判定手段５０６は、Ｔｐ＜Ｔｍが成立するかどうかを判定し、成立の場合はステップＳＴ１６、不成立の場合はステップＳＴ１８へ移る（ステップＳＴ１５）。Ｔｐ＝９、Ｔｍ＝４．５１であるのでＴｐ＜Ｔｍが成立せず、ステップＳＴ１８へ移る。
次に、クロック停止ＦＦ判定手段５０６は、接続種別がＦＦでクロック位相が同期である全ての終点ＦＦに対する処理が終了しているか判定し、終了していればステップＳＴ１９に移り、終了していなければステップＳＴ１２に移る（ステップＳＴ１８）。全てのＦＦに対する処理が終了したので、ステップＳＴ１９に移る。
Next, the clock stop FF determination means 506 determines whether or not Tp <Tm is satisfied, and if it is satisfied, the process proceeds to step ST16, and if not, the process proceeds to step ST18 (step ST15). Since Tp = 9 and Tm = 4.51, Tp <Tm is not satisfied, and the routine goes to Step ST18.
Next, the clock stop FF determination means 506 determines whether or not the processing for all end FFs whose connection type is FF and the clock phase is synchronous is completed, and if completed, the process proceeds to step ST19 and must be completed. Then, the process proceeds to step ST12 (step ST18). Since the processing for all FFs has been completed, the process proceeds to step ST19.
ここまでの手続きにより、コンテキスト番号１に対する処理が完了する。
最大遅延時間算出・追記手段５０４が算出したコンテキスト番号１に関するクロック制御回路２内のクロックゲーティング回路までの遅延計算式と最大遅延時間を図２６に示す。
また、検出ＦＦ記憶手段５０３上のコンテキスト番号１に関する最終情報を図２７に示す。
また、コンテキスト番号１のクロック強制有効コンテキストデータを図２８に示す。
次に、クロック停止ＦＦ判定手段５０６は、全てのコンテキスト番号に対する処理が終了したか判定し、終了していればステップＳＴ２０に移り、終了していなければステップＳＴ４に移る（ステップＳＴ１９）。コンテキスト番号２に対する処理が終了していないので、ステップＳＴ４に移る。
With the procedure so far, the processing for the
FIG. 26 shows the delay calculation formula up to the clock gating circuit in the
FIG. 27 shows the final information regarding the
Further, FIG. 28 shows the clock forced valid context data of
Next, the clock stop FF determination means 506 determines whether or not the processing for all the context numbers has been completed. If completed, the process proceeds to step ST20. If not completed, the process proceeds to step ST4 (step ST19). Since the process for the
次に、クロック停止ＦＦ検出手段５００は、任意のコンテキスト番号を選ぶ（ステップＳＴ４）。ここでは、コンテキスト番号２を選ぶ。次に、クロック強制有効コンテキストデータ生成手段５０７は、データパス部のコンテキストデータ生成手段４００がステップＳＴ２で生成したデータパス部のコンテキストデータ４０２から未使用ＦＦを検出し、クロック強制有効コンテキストデータの初期値を作成する（ステップＳＴ５）。ここで、図２９に示すようにコンテキスト番号２のＦＦ出力選択回路Ｍ１〜４のコンテキスト入力ポートｓの値はｓ１が１で、ｓ２〜ｓ４は２であるため、クロック強制有効コンテキストｐ１の初期値を０、ｐ２〜４の初期値を１に設定する。
クロック強制有効コンテキストデータ生成手段５０７が作成したコンテキスト番号２のクロック強制有効コンテキストデータの初期値を図３０に示す。
Next, the clock stop FF detection means 500 selects an arbitrary context number (step ST4). Here,
FIG. 30 shows an initial value of the clock forced valid context data of the
次に、最大許容遅延算出手段５０１は、クロックゲーティングパスの最大許容遅延値Ｔｍを算出する（ステップＳＴ６）。Ｔｍの算出方法は、周期からジッタを減算した値にデューティを乗じ、クロック配線の遅延時間差を減算する。
コンテキスト番号２のＴｍ＝１０００×（１−２０／１００）×２５／１００−１＝１９９。
次に、繋続ＦＦ検出手段５０２は、データパス部のコンテキストデータ４０２から、対象回路内の回路構成を復元する（ステップＳＴ７）。図２９に示すコンテキスト番号２のデータパス部のコンテキストデータ４０２から、回路Ｔ２内の回路構成をＰＥ１００に復元する。次に、繋続ＦＦ検出手段５０２は、対象回路内の動作ＦＦを検出し、番号付けする。（ステップＳＴ８）。図２９に示すコンテキスト番号２のデータパス部のコンテキストデータ４０２から、ＰＥ１００内の動作ＦＦである、ＦＦ２、ＦＦ３、ＦＦ４を検出し、１、２、３と番号付けする。次に、繋続ＦＦ検出手段５０２は、ステップＳＴ８で番号付けしたＦＦ毎にＦＦのデータ入力端子に繋がる全てのＦＦと入力ポートと経由回路を検出する（ステップＳＴ９）。ここで、番号１から３まで順番にＦＦ毎にＦＦのデータ入力端子に繋がる全てのＦＦと入力ポート名を検出する。
終点ＦＦ２のデータ入力端子に繋がるＦＦは無く、入力ポートＩＮ２が検出される。
終点ＦＦ３のデータ入力端子に繋がるＦＦは無く、入力ポートＩＮ６が検出される。
終点ＦＦ４のデータ入力端子に繋がるＦＦはＦＦ２とＦＦ３が検出され、入力ポートは検出されない。
Next, the maximum allowable
Tm of
Next, the connected
There is no FF connected to the data input terminal of the end point FF2, and the input port IN2 is detected.
There is no FF connected to the data input terminal of the end point FF3, and the input port IN6 is detected.
The FFs connected to the data input terminal of the end point FF4 are detected as FF2 and FF3, and the input port is not detected.
次に、繋続ＦＦ検出手段５０２は、ステップＳＴ９の検出結果から終点ＦＦの駆動クロックとＦＦの駆動クロックの間に、クロック位相が同期関係にあるかどうかを判定する（ステップＳＴ１０）。終点ＦＦ４の駆動クロックとＦＦ２とＦＦ３の駆動クロックは同一のクロックＣＬＫであるため同期関係にあると判定する。
次に、検出ＦＦ記憶手段５０３は、ステップＳＴ９とステップＳＴ１０の結果からＦＦ毎にＦＦのデータ入力端子に繋がる全てのＦＦと入力ポートと経由回路の情報を記憶する（ステップＳＴ１１）。ステップＳＴ１１で記憶したステップＳＴ８の検出結果とステップＳＴ９の判定結果を図３１に示す。
Next, the
Next, the detected
次に、クロック停止ＦＦ検出手段５００は、ステップＳＴ１１の結果から接続種別がＦＦでクロック位相が同期の終点ＦＦを選ぶ（ステップＳＴ１２）。ここでは、ＦＦ４を選択する。
次に、最大遅延時間算出・追記手段５０４は、ＳＴ１２で選んだＦＦのデータ入力端子に繋がるＦＦ毎にＦＦの出力端子からクロック制御回路２内のゲーティング回路までの最大遅延時間とＦＦ出力選択回路からのクロック制御回路２内のゲーティング回路までの最大遅延時間を算出し追記する（ステップＳＴ１３）。ＦＦ４に繋がるＦＦはＦＦ２とＦＦ３があり、ＦＦ２からクロック制御回路２−４内のゲーティング回路までの経路遅延計算式は、Ｔｃ２＝Ｍ２ｖ＋Ｃ４ｘ＋ＣＫ４ｃ＝２＋３＋１＝６
ＦＦ３からクロック制御回路２−４内のゲーティング回路までの経路遅延計算式は、Ｔｃ３＝Ｍ３ｖ＋Ｃ４ｙ＋ＣＫ４ｃ＝２＋２＋１＝５
ＦＦ４の出力選択回路からクロック制御回路２−４内のゲーティング回路までの経路遅延計算式は、Ｔｒ＝Ｍ４ｖ＋ＣＫ４ｒ＝２＋１＝３
Next, the clock stop FF detection means 500 selects an end point FF whose connection type is FF and whose clock phase is synchronous from the result of step ST11 (step ST12). Here, FF4 is selected.
Next, the maximum delay time calculating / adding
The path delay calculation formula from FF3 to the gating circuit in the clock control circuit 2-4 is Tc3 = M3v + C4y + CK4c = 2 + 2 + 1 = 5
The path delay calculation formula from the output selection circuit of the
次に、最大値検出・追記手段５０５は、ＳＴ１３の結果から最大遅延時間Ｔｐを検出し、追記する（ステップＳＴ１４）。ＦＦ４に繋がるＦＦはＦＦ２とＦＦ３であるので、Ｔｃ２＞Ｔｃ３＞ＴｒとなりＴｐ＝Ｔｃ２＝６となる。
次に、クロック停止ＦＦ判定手段５０６は、Ｔｐ＜Ｔｍが成立するかどうかを判定し、成立の場合はステップＳＴ１６、不成立の場合はステップＳＴ１８へ移る（ステップＳＴ１５）。Ｔｐ＝６、Ｔｍ＝１９９であるのでＴｐ＜Ｔｍが成立し、ステップＳＴ１６へ移る。次に、クロック停止ＦＦ判定手段５０６は、クロック停止可能なＦＦとして検出ＦＦ記憶手段５０３に追記する（ステップＳＴ１６）。ＦＦ４がクロック停止可能と追記する。
次に、クロック強制有効コンテキストデータ生成手段５０７は、クロック強制有効コンテキスト値を値０に書き換える（ステップＳＴ１７）。クロック制御回路２−４のクロック強制有効コンテキストｐ４の値を０に書き換える。
Next, the maximum value detecting / adding
Next, the clock stop FF determination means 506 determines whether or not Tp <Tm is satisfied, and if it is satisfied, the process proceeds to step ST16, and if not, the process proceeds to step ST18 (step ST15). Since Tp = 6 and Tm = 199, Tp <Tm is established, and the process proceeds to step ST16. Next, the clock stop FF determination means 506 additionally writes the detected FF storage means 503 as an FF that can stop the clock (step ST16). It is added that FF4 can stop the clock.
Next, the clock forced valid context
次に、クロック停止ＦＦ判定手段５０６は、接続種別がＦＦでクロック位相が同期である全ての終点ＦＦに対する処理が終了しているか判定し、終了していればステップＳＴ１９に移り、終了していなければステップＳＴ１２に移る（ステップＳＴ１８）。全てのＦＦに対する処理が終了したので、ステップＳＴ１９に移る。
ここまでの手続きにより、コンテキスト番号２に対する処理が完了する。
最大遅延時間算出・追記手段５０４が算出したコンテキスト番号２に関するクロック制御回路２内のクロックゲーティング回路までの遅延計算式と最大遅延時間を図３２に示す。
検出ＦＦ記憶手段５０３上のコンテキスト番号２に関する最終情報を図３３に示す。
コンテキスト番号２のクロック強制有効コンテキストデータを図３４に示す。
Next, the clock stop FF determination means 506 determines whether or not the processing for all end FFs whose connection type is FF and the clock phase is synchronous is completed, and if completed, the process proceeds to step ST19 and must be completed. Then, the process proceeds to step ST12 (step ST18). Since the processing for all FFs has been completed, the process proceeds to step ST19.
With the procedure so far, the processing for the
FIG. 32 shows the delay calculation formula up to the clock gating circuit in the
FIG. 33 shows final information regarding the
FIG. 34 shows the clock forced valid context data of
次に、クロック停止ＦＦ判定手段５０６は、全てのコンテキスト番号に対する処理が終了したか判定し、終了していればステップＳＴ２０に移り、終了していなければステップＳＴ４に移る（ステップＳＴ１９）。全てのコンテキスト番号に対する処理が終了したのでステップＳＴ２０に移る。最後に、クロック停止ＦＦ検出手段５００は、クロック停止ＦＦ検出を完了する（ステップＳＴ２０）。
ＰＥ１００のコンテキストデータの説明を図３５に、また、ＰＥ１００のビット割当て例を図３６に示す。
Next, the clock stop FF determination means 506 determines whether or not the processing for all the context numbers has been completed. If completed, the process proceeds to step ST20. If not completed, the process proceeds to step ST4 (step ST19). Since the processing for all context numbers has been completed, the process proceeds to step ST20. Finally, the clock stop FF detection means 500 completes the clock stop FF detection (step ST20).
The description of the context data of the
なお、実施の形態２ではＰＥ１００を例に述べたが、例えば図３７のように複数プロセッサエレメントが搭載された動的再構成デバイス（ＰＰ１）１０３でも同様に、ＰＥ２とＰＥ３の間のＦＦ間のデータパス遅延を算出し、クロック停止ＦＦを検出することが出来る。尚、ＰＥ２〜ＰＥ５内のフリップフロップ（ＦＦ１）１−１〜（ＦＦ４）１−４やクロック制御回路２−１〜２−４の各構成は、図１に示した構成と同等であるため、対応する部分に同一符号を付してその説明を省略する。
In the second embodiment, the
以上のように、この実施の形態２の半導体集積回路設計支援システムによれば、実施の形態１の動的再構成デバイスに対して、動的再構成デバイス内の隣接するフリップフロップを出力してからコンテキスト値によって構成される回路を通過し終わるまでの最大遅延時間を算出し、算出した最大遅延時間値からクロック停止可能なフリップフロップを検出し、このフリップフロップへのクロックを制御するクロック制御回路の制御値を決定し、クロック強制有効コンテキストデータとして生成するクロック停止ＦＦ検出手段を備えたので、大規模な制御回路による集中管理を必要とせず、クロック配線による消費電力を抑えることが可能な動的再構成デバイスを用いた半導体集積回路の設計支援を行うことができる。 As described above, according to the semiconductor integrated circuit design support system of the second embodiment, the adjacent flip-flops in the dynamic reconfiguration device are output to the dynamic reconfiguration device of the first embodiment. A clock control circuit that calculates the maximum delay time from the start to the end of the circuit configured by the context value, detects a flip-flop that can stop the clock from the calculated maximum delay time value, and controls the clock to this flip-flop The clock stop FF detection means that determines the control value for the clock and generates it as the forced clock valid context data is provided, so that centralized management by a large-scale control circuit is not required and power consumption by the clock wiring can be suppressed. It is possible to support the design of a semiconductor integrated circuit using a static reconfigurable device.
また、この実施の形態２の半導体集積回路設計支援システムによれば、クロック停止ＦＦ検出手段は、動作周波数およびクロック特性からクロックゲーティングパスの最大許容遅延を算出する最大許容遅延算出手段と、コンテキストデータにより動的に再構成される回路上でフリップフロップ毎にフリップフロップのデータ入力端子に繋がる全てのフリップフロップを検出する繋続ＦＦ検出手段と、繋続ＦＦ検出手段の検出結果に基づいて、フリップフロップ間の最大遅延時間であるＦＦ間最大遅延時間を算出する最大遅延時間算出・追記手段と、最大遅延時間算出・追記手段の算出結果に基づいて、フリップフロップ毎の遅延時間の最大値を検出する最大値検出・追記手段と、最大値検出・追記手段が検出した最大値と、最大許容遅延の値からクロック停止可能なフリップフロップを判定するクロック停止ＦＦ判定手段と、クロック停止ＦＦ判定手段が判定した結果からクロック強制有効コンテキストデータを生成するクロック強制有効コンテキストデータ生成手段とを備えたので、更に、クロックゲーティングパスの最大許容遅延値を閾値としてデータパス遅延値からクロックゲーティングの可否を判定することで、クロック停止するフリップフロップに繋がるクロック制御回路による誤動作を回避することが可能となる。 In addition, according to the semiconductor integrated circuit design support system of the second embodiment, the clock stop FF detection means includes the maximum allowable delay calculation means for calculating the maximum allowable delay of the clock gating path from the operating frequency and the clock characteristics, and the context. On the basis of the detection result of the connected FF detection means, which detects all flip-flops connected to the data input terminal of the flip-flop for each flip-flop on the circuit dynamically reconfigured by data, The maximum delay time calculation / addition means for calculating the maximum delay time between FFs, which is the maximum delay time between flip-flops, and the maximum delay time for each flip-flop based on the calculation result of the maximum delay time calculation / addition means Maximum value detection / addition means to be detected, maximum value detected by maximum value detection / addition means, and maximum allowable delay value A clock stop FF determination means for determining a flip-flop capable of stopping the clock, and a clock forced valid context data generation means for generating clock forced valid context data from the result determined by the clock stop FF determination means. By determining whether or not clock gating is possible from the data path delay value using the maximum allowable delay value of the clock gating path as a threshold value, it is possible to avoid a malfunction by the clock control circuit connected to the flip-flop that stops the clock.
また、この実施の形態２の半導体集積回路設計支援プログラムによれば、半導体集積回路設計支援を行うコンピュータを、実施の形態１の動的再構成デバイスに対して、動的再構成デバイス内の隣接するフリップフロップを出力してからコンテキスト値によって構成される回路を通過し終わるまでの最大遅延時間を算出し、算出した最大遅延時間値からクロック停止可能なフリップフロップを検出し、このフリップフロップへのクロックを制御するクロック制御回路の制御値を決定し、クロック強制有効コンテキストデータとして生成するクロック停止ＦＦ検出手段として機能させるようにしたので、大規模な制御回路による集中管理を必要とせず、クロック配線による消費電力を抑えることが可能な動的再構成デバイスを用いた半導体集積回路の設計支援を行うことができる半導体集積回路設計支援システムをコンピュータ上に実現することができる。 In addition, according to the semiconductor integrated circuit design support program of the second embodiment, the computer that supports the semiconductor integrated circuit design is arranged adjacent to the dynamic reconfigurable device of the first embodiment in the dynamic reconfigurable device. The maximum delay time from the output of the flip-flop to the end of passing through the circuit configured by the context value is calculated, and the flip-flop capable of stopping the clock is detected from the calculated maximum delay time value. The control value of the clock control circuit that controls the clock is determined, and it is made to function as a clock stop FF detection means that generates clock forced valid context data, so centralized management by a large-scale control circuit is not required, and clock wiring Integration using dynamic reconfigurable devices that can reduce power consumption It is possible to realize a semiconductor integrated circuit design support system can be designed support road on the computer.
また、この実施の形態２の半導体集積回路設計支援プログラムによれば、クロック停止ＦＦ検出手段は、動作周波数およびクロック特性からクロックゲーティングパスの最大許容遅延を算出する最大許容遅延算出手段と、コンテキストデータにより動的に再構成される回路上でフリップフロップ毎にフリップフロップのデータ入力端子に繋がる全てのフリップフロップを検出する繋続ＦＦ検出手段と、繋続ＦＦ検出手段の検出結果に基づいて、フリップフロップ間の最大遅延時間であるＦＦ間最大遅延時間を算出する最大遅延時間算出・追記手段と、最大遅延時間算出・追記手段の算出結果に基づいて、フリップフロップ毎の遅延時間の最大値を検出する最大値検出・追記手段と、最大値検出・追記手段が検出した最大値と、最大許容遅延の値からクロック停止可能なフリップフロップを判定するクロック停止ＦＦ判定手段と、クロック停止ＦＦ判定手段が判定した結果からクロック強制有効コンテキストデータを生成するクロック強制有効コンテキストデータ生成手段とを備えたので、更に、クロックゲーティングパスの最大許容遅延値を閾値としてデータパス遅延値からクロックゲーティングの可否を判定することで、クロック停止するフリップフロップに繋がるクロック制御回路による誤動作を回避することが可能な半導体集積回路設計支援システムをコンピュータ上に実現することができる。 Also, according to the semiconductor integrated circuit design support program of the second embodiment, the clock stop FF detection means includes a maximum allowable delay calculation means for calculating the maximum allowable delay of the clock gating path from the operating frequency and the clock characteristics, and a context. On the basis of the detection result of the connected FF detection means, which detects all flip-flops connected to the data input terminal of the flip-flop for each flip-flop on the circuit dynamically reconfigured by data, The maximum delay time calculation / addition means for calculating the maximum delay time between FFs, which is the maximum delay time between flip-flops, and the maximum delay time for each flip-flop based on the calculation result of the maximum delay time calculation / addition means Maximum value detection / addition means to be detected, maximum value detected by maximum value detection / addition means, and maximum allowable delay The clock stop FF determination means for determining a flip-flop capable of stopping the clock from, and the clock forced valid context data generation means for generating the clock forced valid context data from the result determined by the clock stop FF determination means. Semiconductor integrated circuit capable of avoiding malfunction due to clock control circuit connected to flip-flop that stops clock by determining whether clock gating is possible or not from data path delay value with the maximum allowable delay value of clock gating path as a threshold The design support system can be realized on a computer.
１−１〜１−１１ フリップフロップ（ＦＦ１〜ＦＦ１１）、２−１〜２−４ クロック制御回路、３−１〜３−４ クロック強制有効コンテキスト回路（Ｐ１〜Ｐ４）、４−１〜４−５ 組合せ回路（Ｃ１〜Ｃ５）、５−１〜５−５ データパス部のコンテキスト回路（Ｑ１〜Ｑ５）、６−１〜６−４ ＦＦ出力選択回路（Ｍ１〜Ｍ４）、７−１〜７−４ データパス部の未使用ＦＦ設定コンテキスト回路（Ｓ１〜Ｓ４）、８−１〜８−４ 論理反転回路（ＩＶ１〜ＩＶ４）、９ 論理和回路（ＯＲ１）、１０ 論理積反転回路（ＮＡ１）、１００ プロセッサエレメント（ＰＥ）、１０１ 対象回路Ｔ１、１０２ 対象回路Ｔ２、１０３ 動的再構成デバイス（ＰＰ１）、２００ コンテキストデータ設定手段、２０１−１〜２０１−ｎ データパス部のコンテキストデータ（コンテキスト番号１〜コンテキスト番号ｎ）、２０２−１〜２０２−ｎ クロック強制有効コンテキストデータ（コンテキスト番号１〜コンテキスト番号ｎ）、３００ 回路情報記憶手段、３０１ 動的再構成デバイス内の回路構成情報、３０２ 動的再構成デバイス内の遅延時間情報、４００ データパス部のコンテキストデータ生成手段、４０１ データパス部のコンテキストデータ（コンテキスト番号１）、４０２ データパス部のコンテキストデータ（コンテキスト番号２）、５００ クロック停止ＦＦ検出手段、５０１ 最大許容遅延算出手段、５０２ 繋続ＦＦ検出手段、５０３ 検出ＦＦ記憶手段、５０４ 最大遅延時間算出・追記手段、５０５ 最大値検出・追記手段、５０６ クロック停止ＦＦ判定手段、５０７ クロック強制有効コンテキストデータ生成手段、５０８−１，５０８−２ クロック強制有効コンテキストデータ（コンテキスト番号１，コンテキスト番号２）。 1-1 to 1-11 flip-flops (FF1 to FF11), 2-1 to 2-4 clock control circuits, 3-1 to 3-4 clock forced effective context circuits (P1 to P4), 4-1 to 4- 5 Combination circuit (C1 to C5), 5-1 to 5-5 Context circuit (Q1 to Q5) of data path unit, 6-1 to 6-4 FF output selection circuit (M1 to M4), 7-1 to 7 -4 Unused FF setting context circuit (S1 to S4), 8-1 to 8-4 logic inversion circuit (IV1 to IV4), 9 OR circuit (OR1), 10 AND product inversion circuit (NA1) , 100 Processor element (PE), 101 Target circuit T1, 102 Target circuit T2, 103 Dynamic reconfiguration device (PP1), 200 Context data setting means, 201-1 to 201-n Data path Context data (context number 1 to context number n), 202-1 to 202-n clock forced valid context data (context number 1 to context number n), 300 circuit information storage means, 301 in the dynamic reconfiguration device Circuit configuration information, 302 delay time information in the dynamically reconfigurable device, 400 data path section context data generating means, 401 data path section context data (context number 1), 402 data path section context data (context number 2) ), 500 clock stop FF detection means, 501 maximum allowable delay calculation means, 502 continuous FF detection means, 503 detection FF storage means, 504 maximum delay time calculation / addition means, 505 maximum value detection / addition means, 506 clock stop FF Judgment means 507 clock forced valid context data generating means, 508-1,508-2 clock forced valid context data (context number 1, context number 2).
Claims (4)
かつ、
前記クロック強制有効コンテキストの値をコンテキストデータとして保持し設定するコンテキストデータ設定手段を備えた動的再構成デバイスに対して、
前記動的再構成デバイス内の隣接するフリップフロップを出力してからコンテキスト値によって構成される回路を通過し終わるまでの最大遅延時間を算出し、当該算出した最大遅延時間値からクロック停止可能なフリップフロップを検出し、このフリップフロップへのクロックを制御するクロック制御回路の制御値を決定し、クロック強制有効コンテキストデータとして生成するクロック停止ＦＦ検出手段を備えた半導体集積回路設計支援システム。 With the input value of the flip-flop and a clock control circuit for fixed control clock in response to the output value, said clock control circuit includes a clock forced valid context indicating the presence or absence of a clock control, the input value of the flip-flop, flip 3 signals and a clock with the output value of the group are input, the fixed control of the clock is determined according to the state of the three signals, and the result is output as a clock to the flip-flop,
And,
For a dynamic reconfiguration device having a context data setting means for holding and setting the value of the clock forced effective context as context data,
A flip-flop capable of calculating a maximum delay time from output of an adjacent flip-flop in the dynamic reconfigurable device to completion of passing through a circuit configured by a context value, and stopping the clock from the calculated maximum delay time value A semiconductor integrated circuit design support system comprising clock stop FF detection means for detecting a clock, determining a control value of a clock control circuit for controlling a clock to the flip-flop, and generating as a clock forced effective context data.
フリップフロップの入力値と出力値に応じてクロックの固定制御を行うクロック制御回路を備え、前記クロック制御回路は、クロック制御の有無を示すクロック強制有効コンテキストと、フリップフロップの入力値と、フリップフロップの出力値との３信号とクロックを入力とし、前記３信号の状態に応じてクロックの固定制御を決定し、この結果を前記フリップフロップへのクロックとして出力し、
かつ、
前記クロック強制有効コンテキストの値をコンテキストデータとして保持し設定するコンテキストデータ設定手段を備えた動的再構成デバイスに対して、
前記動的再構成デバイス内の隣接するフリップフロップを出力してからコンテキスト値によって構成される回路を通過し終わるまでの最大遅延時間を算出し、当該算出した最大遅延時間値からクロック停止可能なフリップフロップを検出し、このフリップフロップへのクロックを制御するクロック制御回路の制御値を決定し、クロック強制有効コンテキストデータとして生成するクロック停止ＦＦ検出手段として機能させるための半導体集積回路設計支援プログラム。 A computer that supports semiconductor integrated circuit design
A clock control circuit that performs fixed control of a clock according to an input value and an output value of the flip-flop, and the clock control circuit includes a clock forced effective context indicating presence / absence of clock control, an input value of the flip-flop, and a flip-flop; The three values of the output signal and the clock are input, the fixed control of the clock is determined according to the state of the three signals, and the result is output as the clock to the flip-flop.
And,
For a dynamic reconfiguration device having a context data setting means for holding and setting the value of the clock forced effective context as context data ,
A flip-flop capable of calculating a maximum delay time from output of an adjacent flip-flop in the dynamic reconfigurable device to completion of passing through a circuit configured by a context value, and stopping the clock from the calculated maximum delay time value A semiconductor integrated circuit design support program for detecting a clock, determining a control value of a clock control circuit for controlling a clock to the flip-flop, and functioning as a clock stop FF detection means for generating clock forced effective context data.
動作周波数およびクロック特性からクロックゲーティングパスの最大許容遅延を算出する最大許容遅延算出手段と、
コンテキストデータにより動的に再構成される回路上でフリップフロップ毎にフリップフロップのデータ入力端子に繋がる全てのフリップフロップを検出する繋続ＦＦ検出手段と、
繋続ＦＦ検出手段の検出結果に基づいて、フリップフロップ間の最大遅延時間であるＦＦ間最大遅延時間を算出する最大遅延時間算出・追記手段と、
前記最大遅延時間算出・追記手段の算出結果に基づいて、フリップフロップ毎の遅延時間の最大値を検出する最大値検出・追記手段と、
前記最大値検出・追記手段が検出した最大値と、前記最大許容遅延の値からクロック停止可能なフリップフロップを判定するクロック停止ＦＦ判定手段と、
前記クロック停止ＦＦ判定手段が判定した結果からクロック強制有効コンテキストデータを生成するクロック強制有効コンテキストデータ生成手段とを備えたことを特徴とする請求項１記載の半導体集積回路設計支援システム。 The clock stop FF detection means is
A maximum allowable delay calculating means for calculating the maximum allowable delay of the clock gating path from the operating frequency and the clock characteristics;
Connected FF detection means for detecting all flip-flops connected to the data input terminal of the flip-flop for each flip-flop on the circuit dynamically reconfigured by the context data;
Based on the detection result of the connected FF detection means, the maximum delay time calculation / addition means for calculating the maximum delay time between FFs, which is the maximum delay time between flip-flops,
Based on the calculation result of the maximum delay time calculation and additional recording means, maximum value detection and additional recording means for detecting the maximum value of the delay time for each flip-flop,
A clock stop FF determination means for determining a maximum value detected by the maximum value detection / addition means and a flip-flop capable of stopping the clock from the maximum allowable delay value;
The semiconductor integrated circuit design support system according to claim 1, characterized in that a clock forced valid context data generating means for generating a clock forced valid contextual data from the result the clock stop FF judging means judges.
動作周波数およびクロック特性からクロックゲーティングパスの最大許容遅延を算出する最大許容遅延算出手段と、
コンテキストデータにより動的に再構成される回路上でフリップフロップ毎にフリップフロップのデータ入力端子に繋がる全てのフリップフロップを検出する繋続ＦＦ検出手段と、
繋続ＦＦ検出手段の検出結果に基づいて、フリップフロップ間の最大遅延時間であるＦＦ間最大遅延時間を算出する最大遅延時間算出・追記手段と、
前記最大遅延時間算出・追記手段の算出結果に基づいて、フリップフロップ毎の遅延時間の最大値を検出する最大値検出・追記手段と、
前記最大値検出・追記手段が検出した最大値と、前記最大許容遅延の値からクロック停止可能なフリップフロップを判定するクロック停止ＦＦ判定手段と、
前記クロック停止ＦＦ判定手段が判定した結果からクロック強制有効コンテキストデータを生成するクロック強制有効コンテキストデータ生成手段とを備えたことを特徴とする請求項２記載の半導体集積回路設計支援プログラム。 The clock stop FF detection means is
A maximum allowable delay calculating means for calculating the maximum allowable delay of the clock gating path from the operating frequency and the clock characteristics;
Connected FF detection means for detecting all flip-flops connected to the data input terminal of the flip-flop for each flip-flop on the circuit dynamically reconfigured by the context data;
Based on the detection result of the connected FF detection means, the maximum delay time calculation / addition means for calculating the maximum delay time between FFs, which is the maximum delay time between flip-flops,
Based on the calculation result of the maximum delay time calculation and additional recording means, maximum value detection and additional recording means for detecting the maximum value of the delay time for each flip-flop,
A clock stop FF determination means for determining a maximum value detected by the maximum value detection / addition means and a flip-flop capable of stopping the clock from the maximum allowable delay value;
3. The semiconductor integrated circuit design support program according to claim 2, further comprising: clock forced effective context data generating means for generating clock forced effective context data from the result determined by the clock stop FF determining means.
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