JP5240028B2

JP5240028B2 - 画像処理装置および画像処理部の制御方法

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Inventors: 省三印藤
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Description

この発明は、画像処理装置および画像処理部の制御方法に関し、特に、複数の入出力と複数の信号処理ブロックをマトリクススイッチャを介して接続してなる画像処理装置等に関する。

従来、エフェクトスイッチャと称される画像処理装置が知られている（例えば、特許文献１参照）。この画像処理装置は、番組制作時、あるいは放送時に、画像を切り換えること、キーイングにより画像に字幕を重畳すること、あるいは画面の一部に別の子画面を配置すること等の特殊効果処理を行う。

図１８は、従来の画像処理装置２００の構成例を示している。この画像処理装置２００は、画像処理部２０１と、制御部２０２と、ユーザ操作部２０３と、表示部２０４を有している。

制御部２０２は、画像処理部２０１の動作を制御する。ユーザ操作部２０３および表示部２０４は、ユーザインタフェースを構成し、制御部２０２に接続されている。そして、画像処理部２０１は、入力端子２１１-1〜２１１-6と、マトリクススイッチャ２１２と、信号処理ブロック（Ｍ／Ｅ：ミクサー・キーヤー）２１３-1〜２１３-3と、出力ブロック２１４と、出力端子２１５-1〜２１５-3を有している。

入力端子２１１-1〜２１１-6は、外部機器からの画像信号（映像素材）を入力するための端子である。ここで、外部機器は、素材再生用の再生機、文字発生器、ＣＧ装置などである。出力端子２１５-1〜２１５-3は、外部機器への画像信号を出力するための端子である。信号処理ブロック２１３-1〜２１３-3は、キー合成、ワイプなどの信号処理を行う。出力ブロック２１４は、位相合わせ（１ライン遅れ）と信号規格への適合化を行うと共に、出力用の信号処理も行う。

マトリクススイッチャ２１２は、外部入力および内部信号処理ブロックからのリエントリ入力の中から、内部信号処理ブロックおよび出力ブロックへ選択した信号を供給する。このマトリクススイッチャ２１２は、図示は省略するが、以下のような構成となっている。すなわち、マトリクススイッチャ２１２は、一方向に配列された複数の入力線と、この入力線と交差して他方向に配列された複数の出力線と、入力線および出力線が交差する各クロスポイントで入力線と出力線の接続を行う複数のクロスポイントスイッチとにより構成されている。

入力端子２１１-1〜２１１-6は、マトリクススイッチャ２１２の入力線の一部に接続されている。また、信号処理ブロック２１３-1〜２１３-3の入力側はマトリクススイッチャ２１２の出力線の一部に接続され、その出力側はリエントリ経路により、マトリクススイッチャ２１２の入力線の一部に接続されている。また、出力ブロック２１４の入力側はマトリクススイッチャ２１２の出力線の一部に接続され、その出力側から出力端子２１５-1〜２１５-3が導出されている。

特開２００７−３２５１１２号公報

図１８に示す画像処理装置２００の画像処理部２０１では、信号処理ブロック２１３-1〜２１３-3の出力信号をマトリクススイッチャ２１２へのリエントリ入力とするためのリエントリ経路が設けられている。

出力ブロック２１４の特定機能部の出力信号を、信号処理ブロック２１３-1〜２１３-3の出力信号と同様に、内部信号処理経路の上流側で使用したい場合がある。しかし、図１８の画像処理装置２０１の画像処理部２０１では、出力ブロック２１４の出力信号に関しては、リエントリ経路が設けられておらず、出力ブロック２１４の特定機能部を、内部信号処理経路の上流あるいは途中で使用することはできない。

そこで、出力端子２１５-1〜２１５-3のうち、出力ブロック２１４の特定機能部からの出力信号が出力される出力端子を、外部ケーブルで、入力端子２１１-1〜２１１-6のいずれかに接続することが考えられる。画像処理部２０１では画像処理に時間を要し、また、システムを簡便にしたいことから、一般に、出力端子２１５-1〜２１５-3に出力される画像信号は、リファレンス信号に対して、１ライン遅れに設定されている。そのため、上述したように、出力ブロック２１４の特定機能部の出力信号を出力端子から外部ケーブルを介して入力端子に入力する場合には、当該出力信号の総和が１ラインを越え、システムが成り立たなくなる。

そこで、図１９に示す画像処理装置２００Ａが考えられる。この図１９において、図１８と対応する部分には同一符号を付して示している。この画像処理装置２００Ａの画像処理部２０１Ａにおいては、出力ブロック２１４の特定機能部の１ライン遅れにする前の出力信号をリエントリ入力とするためのリエントリ経路２１６が設けられている。この図１９に示す画像処理装置２００Ａにおいては、画像処理部２０１Ａにリエントリ経路２１６のための内部配線が新たに必要となり、また、マトリクスイッチャ２１２の外部入力への割り当てが減ってしまうという不都合がある。

また、図２０に示す画像処理装置２００Ｂが考えられる。この図２０において、図１９と対応する部分には同一符号を付して示している。この画像処理装置２００Ｂの画像処理部２０１Ｂにおいては、出力ブロック２１４の特定機能部の１ライン遅れにする前の出力信号をリエントリ入力とするためのリエントリ経路２１６と、このリエントリ入力と外部入力とを切り換えるためのスイッチ回路２１７が設けられている。この図２０に示す画像処理装置２００Ｂにおいては、マトリクスイッチャ２１２の外部入力への割り当てが減ることはないが、画像処理部２０１Ｂにリエントリ経路２１６のための内部配線の他に、さらに、スイッチ回路２１７が新たに必要となる。

この発明の目的は、ハードウェア構成を変更することなく、出力ブロックの所定機能部を内部信号処理経路の上流側で使用可能とすることにある。

この発明の概念は、
一方向に配列された複数の入力線と、該入力線と交差して他方向に配列された複数の出力線と、入力線と出力線が交差する各クロスポイントで該入力線と該出力線の接続を行う複数のクロスポイントスイッチとよりなるマトリクススイッチャ、
上記マトリックススイッチャの上記入力線の一部に接続された複数の入力端子、
入力側に上記マトリックススイッチャの上記出力線の一部が接続され、出力側がリエントリ経路により上記マトリックススイッチャの上記入力線の一部に接続された信号処理ブロック、
入力側に上記マトリックススイッチャの上記出力線の一部が接続された出力ブロック、および
上記出力ブロックの出力側に接続された複数の出力端子を有する画像処理部と、
上記複数の出力端子から選択された第１の端子および上記複数の入力端子から選択された第２の端子の外部ケーブルによる接続に対応して、上記第１の端子を外部リエントリ出力端子として設定し、上記第２の端子を外部リエントリ入力端子として設定する外部リエントリ設定部と、
上記マトリクススイッチャの各クロスポイントの接続設定情報および上記外部リエントリ設定部の設定情報に基づいて、上記信号処理ブロックおよび上記出力ブロックの上記外部リエントリ出力端子に対応する特定機能部が、内部信号処理経路の何段目にあるかを示すリエントリ段数情報を生成するリエントリ段数情報生成部と、
上記リエントリ段数情報生成部で生成されたリエントリ段数情報に基づいて、上記信号処理ブロックおよび上記出力ブロックの特定機能部の信号処理と出力の位相を設定する位相制御部と
を備える画像処理装置にある。

この発明においては、画像処理部において、出力ブロックの特定機能部に対応した出力端子（第１の端子）が外部ケーブルを介して所定の入力端子（第２の端子）に接続されることで、この特定機能部を内部信号処理経路の上流側で使用することが可能とされる。この特定機能部としては、例えば、ダウンストリームキーヤーの処理部などがある。

この特定機能部を内部信号処理経路の上流側で使用するために、外部リエントリ設定部により、第１の端子は外部リエントリ出力端子として設定され、第２の端子は外部リエントリ入力端子として設定される。この設定により、出力ブロックの特定機能部は、信号処理ブロックと同様の取り扱いがなされる。

すなわち、エントリ情報生成部により、マトリクススイッチャの各クロスポイントの接続設定情報および外部リエントリ設定部の設定情報に基づいて、信号処理ブロックおよび出力ブロックの特定機能部が、内部信号処理経路の何段目にあるかを示すリエントリ段数情報が生成される。この場合、例えば、信号処理ブロックおよび出力ブロックの特定機能部が信号処理経路の何段目にあるかは、信号処理ブロックまたは特定機能部で使用する全ての信号のリエントリ段数の最大値に基づいて確定される。そして、このエントリ設定情報に基づいて、位相制御部により、信号処理ブロックおよび出力ブロックの特定機能部の信号処理と出力の位相が制御される。

上述したように、この発明においては、出力ブロックの特定機能部に対応した出力端子（第１の端子）が外部ケーブルを介して所定の入力端子（第２の端子）に接続されるとき、対応した外部リエントリの入出力端子の設定に基づいて、出力ブロックの特定機能部は、信号処理ブロックと同様の取り扱いがなされる。したがって、画像処理部のハードウェア構成を変更することなく、出力ブロックの特定機能部を、内部信号処理経路の上流側で使用することが可能となる。

この発明によれば、出力ブロックの特定機能部を内部信号処理経路の上流側で使用するために、この特定機能部に対応した出力端子（第１の端子）が外部ケーブルを介して所定の入力端子（第２の端子）に接続されるとき、その接続に対応して外部リエントリの入出力端子の設定が行われ、出力ブロックの特定機能部が信号処理ブロックと同様の取り扱いがなされる。したがって、画像処理部のハードウェア構成を変更することなく、出力ブロックの特定機能部を内部信号処理経路の上流側で使用可能となる。

実施の形態としての画像処理装置の構造例を示すブロック図である。出力ブロックの特定機能部の一例を示す図である。表示部に表示される外部リエントリの設定画面の一例を示す図である。信号処理ブロックおよび出力ブロック１１４の構成例を示すブロック図である。制御部（ＣＰＵ）における位相制御の処理手順を説明するためのフローチャートである。制御部のリエントリ段数情報の生成処理を説明するためのフローチャートである。制御部の位相制御処理を説明するためのフローチャートである。外部ケーブルによる入出力端子の接続による外部リエントリがない場合の位相制御例を示す図である。外部ケーブルによる入出力端子の接続による外部リエントリがある場合の位相制御例を示す図である。画像処理部における具体的な画像合成の一例を示す図である。合成画像を作る場合の全体構成を示す図である。出力ブロックを最終段で使用する場合の画像合成例（例１）を示す図である。出力ブロックを最終段で使用する場合の画像合成例を実現する場合におけるマトリクススイッチャの各クロスポイントの接続設定を示す図である。出力ブロックを最終段で使用する場合の画像合成例を実現する場合における各ブロックの位相制御（ＴＢＣの遅延量設定）の例を示す図である。出力ブロックを経路途中で使用する場合の画像合成例（例２）を示す図である。出力ブロックを経路途中で使用する場合の画像合成例を実現する場合におけるマトリクススイッチャの各クロスポイントの接続設定を示す図である。出力ブロックを経路途中で使用する場合の画像合成例を実現する場合における各ブロックの位相制御（ＴＢＣの遅延量設定）の例を示す図である。従来の画像処理装置の構成例を示すブロック図である。画像処理装置の他の構成例を示すブロック図である。画像処理装置の他の構成例を示すブロック図である。

以下、発明を実施するための形態（以下、「実施の形態」とする）について説明する。なお、説明は以下の順序で行う。
１．実施の形態
２．変形例

＜１．実施の形態＞
［画像処理装置の構成］
図１は、実施の形態としての画像処理装置１００の構成例を示している。この画像処理装置１００は、画像処理部１０１と、制御部１０２と、ユーザ操作部１０３と、表示部１０４を有している。

制御部１０２は、画像処理部１０１の動作を制御する。ユーザ操作部１０３および表示部１０４は、ユーザインタフェースを構成し、制御部１０２に接続されている。そして、画像処理部１０１は、入力端子１１１-1〜１１１-6と、マトリクススイッチャ１１２と、信号処理ブロック（Ｍ／Ｅ：ミクサー・キーヤー）１１３-1〜１１３-3と、出力ブロック１１４と、出力端子１１５-1〜１１５-8を有している。

入力端子１１１-1〜１１１-6は、外部機器からの画像信号（映像素材）を入力するための端子である。ここで、外部機器は、例えば、素材再生用の再生機、文字発生器、ＣＧ装置などである。出力端子１１５-1〜１１５-3は、外部機器への画像信号を出力するための端子である。信号処理ブロック１１３-1〜１１３-3は、キー合成、ワイプなどの信号処理を行う。出力ブロック１１４は、位相合わせ（１ライン遅れ）と信号規格への適合化を行うと共に、出力用の信号処理も行う。

マトリクススイッチャ１１２は、外部入力および内部信号処理ブロックからのリエントリ入力の中から、内部信号処理ブロックおよび出力ブロックへ選択した信号を供給する。このマトリクススイッチャ１１２は、図示は省略するが、以下のような構成となっている。すなわち、マトリクススイッチャ１１２は、一方向に配列された複数の入力線と、この入力線と交差して他方向に配列された複数の出力線と、入力線および出力線が交差する各クロスポイントで入力線と出力線の接続を行う複数のクロスポイントスイッチとにより構成されている。

入力端子１１１-1〜１１１-6は、マトリクススイッチャ１１２の入力線の一部に接続されている。また、信号処理ブロック１１３-1〜１１３-3の入力側はマトリクススイッチャ１１２の出力線の一部に接続され、その出力側はリエントリ経路により、マトリクススイッチャ１１２の入力線の一部に接続されている。また、出力ブロック１１４の入力側はマトリクススイッチャ１１２の出力線の一部に接続され、その出力側から出力端子１１５-1〜１１５-8が導出されている。

［外部接続による出力信号リエントリ］
図１に示す画像処理装置１００における外部接続による出力信号リエントリについて説明する。この画像処理装置１００において、画像処理部１０１の出力ブロック１１４の特定機能部を、内部信号処理経路の上流側で使用する場合、ユーザは、第１の端子および第２の端子を外部ケーブル１１６により接続する。

ここで、第１の端子は、出力端子１１５-1〜１１５-8のうち、出力ブロック１１４の特定機能部の出力信号が出力される出力端子である。また、第２の端子は、この第１の端子に出力される特定機能部の出力信号をリエントリ入力として入力すべきマトリクススイッチャ１１２の入力線に接続されている入力端子である。

図示のケーブル接続例では、第１の端子は出力端子１１５-1であり、第２の端子は入力端子１１１-6である。出力ブロック１１４の特定機能部としては、例えば、図２に示すように、ダウンストリームキーヤーの処理部（ＤＳＫ）１１４ａ等が考えられる。この処理部１１４ａは、入力画像に文字をキーイングして出力する。なお、図示のケーブル接続例では、ケーブル接続される第１の端子および第２の端子の組み合わせが一個である。しかし、出力ブロック１１４に内部信号処理経路の上流側で使用したい特定機能部が複数個ある場合、その組み合わせは複数個となる。

図１に示す画像処理装置１００において、上述のケーブル接続に対応して、ユーザは、ユーザ操作部１０３を操作して、外部リエントリの設定が可能とされている。この外部リエントリの設定においては、組み合わせ毎に、第１の端子が外部リエントリ出力端子として設定され、第２の端子が外部リエントリ入力端子として設定される。これにより、どの出力をどの入力に戻すかが明確に定義される。ここで、ユーザ操作部１０３は、外部リエントリ設定部を構成している。

図３は、例えば、表示部１０４に表示される外部リエントリの設定画面の一例を示している。ユーザは、各出力について、戻さない場合には、Ｎ／Ａ（Not Available）を設定し、戻す場合には、戻し先の入力を設定する。図示の例は、図１の接続状態に対応して外部リエントリが設定された状態を示しており、出力１(OUT-1)に戻し先として入力６（IN-6）が設定され、出力２〜出力８（OUT-2〜OUT-8）にはＮ／Ａが設定されている。

なお、上述の外部リエントリの設定が、自動的に行われるようにしてもよい。その場合、出力端子１１５-1〜１１５-8のいずれかと入力端子１１１-1〜１１１-6のいずれかが外部ケーブル１１６により接続されるとき、その接続を機械的あるいは電気的に検出し得る手段を備えていればよい。

［信号処理ブロック、出力ブロックの特定機能部の位相制御］
制御部１０２は、信号処理ブロック１１３-1〜１１３-3、出力ブロック１１４の特定機能部の信号処理および出力の位相制御を行うために、それぞれが内部信号処理経路の何段目にあるかを示すリエントリ段数情報を生成する。制御部１０２は、このリエントリ段数情報の生成を、マトリクススイッチャ１１２の各クロスポイントの接続設定情報、上述の外部リエントリの設定情報、および内部リエントリの情報に基づいて行う。

なお、各クロスポイントの接続設定は、複数の素材からどのような合成画をどのような合成順で作るかにより決まる。マトリクススイッチャ１１２における各クロスポイントスイッチの接続、非接続は、その接続設定情報に基づき、制御部１０２により制御される。

そして、制御部１０２は、生成されたリエントリ段数情報に基づいて、信号処理ブロック１１３-1〜１１３-3、出力ブロック１１４の特定機能部の信号処理および出力の位相を設定する。つまり、信号処理ブロック１１３-1〜１１３-3、出力ブロック１１４の特定機能部の信号処理および出力の位相は、それぞれが内部信号処理経路の何段目にあるかにより、異なった位相とされる。ここで、制御部１０２は、リエントリ情報生成部および位相制御部を構成している。

図４は、信号処理ブロック１２０（信号処理ブロック１１３-1〜１１３-3、出力ブロック１１４）の構成例を示している。信号処理ブロック１２０は、信号処理部１２３と、ＴＢＣ（Time=Based Corrector）群１２１，１２２，１２４により構成されている。各ＴＢＣ群は、各入力に対応したＴＢＣからなっている。信号処理ブロック１２０は、入力側２段のＴＢＣと、出力側１段のＴＢＣによって位相制御を行う。入力側２段のＴＢＣとしているのは、外部入力信号とリエントリ信号の位相を揃えるためである。なお、各ＴＢＣは、ラインメモリ（ＦＩＦＯ）を用いた位相合わせ回路である。

ＴＢＣ群１２１は、信号処理部１２３の入力側に配置された１段目のＴＢＣ群である。この１段目のＴＢＣ群１２１の各ＴＢＣに関しては、クロスポイントで選ばれている信号が何かによって、読み出し位置がそれぞれ異なるように設定される。クロスポイントで選ばれている外部入力信号は、この１段目のＴＢＣ群１２１により、外部入力信号の位相が揃えられると共に、リエントリ信号の位相が揃えられる。

ＴＢＣ群１２２は、信号処理部１２３の入力側に配置された２段目のＴＢＣ群である。１段目のＴＢＣ群１２１の各ＴＢＣの出力位相は、外部入力信号かリエントリ信号かにより異なる。信号処理部１２３で合成等の信号処理を行うためには、全ての信号の位相を合わせる必要がある。この２段目のＴＢＣ群１２２により、１段目のＴＢＣ群１２１から出力される外部入力信号およびリエントリ信号の位相が揃えられる。この２段目のＴＢＣ群１２２の各ＴＢＣに関しては、信号処理ブロック１２０が内部信号処理経路の何段目にあるかによって、読み出し位置、つまり遅延量が設定される。

ＴＢＣ群１２４は、信号処理部１２３の出力側に配置されたＴＢＣ群である。このＴＢＣ群１２４の各ＴＢＣの出力信号のうちリエントリされる信号の出力位相は、２段目のＴＢＣ群１２２の出力位相に連動した位相とされる。また、このＴＢＣ群１２４の各ＴＢＣの出力信号のうち外部出力とされる信号の出力位相は、１ライン遅れに固定される。なお、このＴＢＣ群１２４は、信号処理ブロック１１３-1〜１１３-3に関しては省略可能である。

図５のフローチャートに基づいて、制御部（ＣＰＵ）１０２における位相制御の処理手順を説明する。制御部１０２は、例えば垂直同期信号（トリガ信号）が入力される毎に、ステップＳＴ１において、位相制御処理を開始する。つまり、制御部１０２は、フィールド、あるいはフレーム毎に、信号処理ブロック１１３-1〜１１３-3および出力ブロック１１４の特定機能部に対し、信号処理および出力の位相制御を行う。

制御部１０２は、ステップＳＴ２において、マトリクススイッチャ１１２における各クロスポイントの接続設定情報を、当該設定情報が保持されているレジスタ、あるいはメモリ等から取り込む。そして、制御部１０２は、ステップＳＴ３において、ループ等の禁止処理を行う。この禁止処理は、各クロスポイントの接続設定情報の他に、外部リエントリの設定情報、および内部リエントリの情報に基づいて行う。例えば、各クロスポイントの接続設定がある状態において、ユーザが所定のクロスポイントの接続操作を行った結果、内部信号処理経路にループが形成される場合、制御部１０２は、その接続操作を無効として、以降の処理を行う。

次に、制御部１０２は、ステップＳＴ４において、信号処理ブロック１１３-1〜１１３-3および出力ブロック１１４の特定機能部が内部信号処理経路の何段目にあるかを示すリエントリ段数情報を生成する。この場合、制御部１０２は、上述したように、リエントリ段数情報の生成を、マトリクススイッチャ１１２の各クロスポイントの接続設定情報、上述の外部リエントリの設定情報、および内部リエントリの情報に基づいて行う。

ここで、制御部１０２は、信号処理ブロック１１３-1〜１１３-3および出力ブロック１１４の特定機能部に対し、そこで使用する全ての信号のリエントリ段数の最大値によって、何段目にあるかを確定する。

次に、制御部１０２は、ステップＳＴ５において、ステップＳＴ４で生成したリエントリ段数情報に基づいて、信号処理ブロック１１３-1〜１１３-3および出力ブロック１１４の特定機能部の位相制御を行う。この場合、信号処理ブロック１１３-1〜１１３-3、出力ブロック１１４の特定機能部の信号処理および出力の位相は、それぞれが内部信号処理経路の何段目にあるかに応じて異なるようにされる。

制御部１０２は、ステップＳＴ５の処理の後、ステップＳＴ６において、一連の位相制御処理を終了する。

図６のフローチャートは、制御部１０２のリエントリ段数情報の生成処理（図５のステップＳＴ４の処理）を示している。

制御部１０２は、ステップＳＴ１１において、リエントリ段数情報の生成処理を開始し、その後に、ステップＳＴ１２の処理に移る。このステップＳＴ１２において、制御部１０２は、ｉ＝１に設定し、その後にステップＳＴ１３の処理に移る。

このステップＳＴ１３において、制御部１０２は、reent（ｉ）＝−１に設定する。そして、制御部１０２は、ステップＳＴ１４において、ｉをインクリメントし、その後に、ステップＳＴ１５の処理に移る。このステップＳＴ１５において、制御部１０２は、ｉ＞Ｎであるか否か、つまり、Ｎ個ある信号処理ブロック（外部リエントリがある場合には、出力ブロックの特定機能部も含まれる）に対する前処理が終了したか否かを判断する。

ｉ＞Ｎでないとき、制御部１０２は、全ての信号処理ブロックの処理が未だ終了していないと判断し、ステップＳＴ１３に戻り、次の信号処理ブロックの処理に移る。一方、ｉ＞Ｎであるとき、制御部１０２は、全ての信号処理ブロックの処理が終了したと判断し、ステップＳＴ１６の処理に移る。

制御部１０２は、ステップＳＴ１２〜ステップＳＴ１５の前処理により、Ｎ個ある信号処理ブロックの各リエントリ段数情報reent（ｉ）（ｉ＝１，２，・・・，Ｎ）を、未確定状態を示す−１にしておく。

次に、制御部１０２は、ステップＳＴ１６において、ｉ＝１に設定する。そして、制御部１０２は、内部信号処理経路のｉ段目の確定処理に移る。制御部１０２は、ステップＳＴ１７において、ｋ＝１に設定し、その後に、ステップＳＴ１８の処理に移る。

このステップＳＴ１８において、制御部１０２は、reent（ｋ）＝−１であるか否か、つまりｋ番目の信号処理ブロックのリエントリ段数が未確定状態にあるか否かを判断する。reent（ｋ）＝−１で、ｋ番目の信号処理ブロックのリエントリ段数が未確定状態にあるとき、制御部１０２は、ステップＳＴ１９において、使用している信号にリエントリ段数が未確定状態のものがあるか否かを判断する。なお、外部入力は、リエントリ段数を“０”として扱う。

未確定状態のものがないとき、制御部１０２は、ステップＳＴ２０において、使用している信号のリエントリ段数の最大値をＭとする。そして、制御部１０２は、ステップＳＴ２１において、reent（ｋ）＝Ｍ＋１に設定し、その後に、ステップＳＴ２２の処理に移る。なお、ステップＳＴ１８でreent（ｋ）＝−１でないとき、およびステップＳＴ１９で未確定状態のものがあるとき、制御部１０２は、直ちに、ステップＳＴ２２の処理に移る。

このステップＳＴ２２において、制御部１０２は、ｋをインクリメントし、その後に、ステップＳＴ２３の処理に移る。このステップＳＴ２３の処理において、制御部１０２は、ｋ＞Ｎであるか否か、つまり、Ｎ個ある信号処理ブロック（外部リエントリがある場合には、出力ブロックの特定機能部も含まれる）に対する処理が終了したか否かを判断する。

ｋ＞Ｎでないとき、制御部１０２は、全ての信号処理ブロックの処理が終了していないと判断し、ステップＳＴ１８に戻り、次の信号処理ブロックの処理に移る。一方、ｋ＞Ｎであるとき、制御部１０２は、全ての信号処理ブロックの処理が終了したと判断し、ステップＳＴ２４の処理に移る。

このステップＳＴ２４において、制御部１０２は、ｉをインクリメントし、その後に、ステップＳＴ２５の処理に移る。このステップＳＴ２５において、制御部１０２は、ｉ＞Ｎであるか否か、つまり、Ｎ段目までの全ての段の確定処理が終了したか否かを判断する。

ｉ＞Ｎでないとき、制御部１０２は、全ての段の確定処理が終了していないと判断し、ステップＳＴ１７に戻り、次の段の確定処理に移る。一方、ｉ＞Ｎであるとき、制御部１０２は、全ての段の確定処理が終了したと判断し、ステップＳＴ２６において、処理を終了する。

図６のフローチャートによるエントリ段数情報の生成処理においては、Ｎ個ある信号処理ブロックのリエントリ段数は、そこで使用する全ての信号のリエントリ段数の最大値Ｍにより確定される。また、Ｎ個ある信号処理ブロックのリエントリ段数は、未確定状態のリエントリ信号を使用していない１段目から順次確定されていく。

図７のフローチャートは、制御部１０２の位相制御処理（図５のステップＳＴ５の処理）を示している。

制御部１０２は、ステップＳＴ３１において、処理を開始し、その後に、ステップＳＴ３２の処理に移る。このステップＳＴ３２において、制御部１０２は、ｉをインクリメントし、その後に、ステップＳＴ３３の処理に移る。

このステップＳＴ３３において、制御部１０２は、ｉ＞Ｎであるか否か、つまり、Ｎ個ある信号処理ブロック（外部リエントリがある場合には、出力ブロックの特定機能部も含まれる）への遅延量の設定が終了したか否かを判断する。

ｉ＞Ｎでないとき、制御部１０２は、全ての信号処理ブロックへの遅延量の設定が終了していないと判断し、ステップＳＴ３４の処理に移る。このステップＳＴ３４において、制御部１０２は、ブロック（ｉ）のリエントリ段数情報の取り込みを行う。このリエントリ段数情報は、例えば、制御部１０２の内蔵メモリに保持されている。

次に、制御部１０２は、ステップＳＴ３５において、ステップＳＴ３４で取り込んだリエントリ段数情報に基づいて、ブロック（ｉ）への遅延量の設定、具体的には、各ＴＢＣにおける遅延量の設定を、当該ブロック（ｉ）が内部信号処理経路の何段目にあるかに応じて一意に設定する。

次に、制御部１０２は、ステップＳＴ３６において、ｉをインクリメントし、その後にステップＳＴ３３に戻り、次のブロックへの遅延量の設定処理に移る。ステップＳＴ３３でｉ＞Ｎであるとき、制御部１０２は、全てのブロックへの遅延量の設定が終了したと判断し、ステップＳＴ３７において、処理を終了する。

［外部リエントリがない場合の位相制御例］
図８は、外部ケーブル１１６による入出力端子の接続による外部リエントリがない場合の位相制御例を示している。この位相制御例は、例えば、信号処理ブロック１１３-1，１１３-2，１１３-3が内部信号処理経路の１段目、２段目、３段目に配置され、出力ブロック１１４が内部信号処理経路の４段目に配置された場合の例である。

この場合、１段目の信号処理ブロック１１３-1において、入力１段目のＴＢＣに外部入力信号ウインドウ（Window）内に入力された外部入力信号は位相が揃えられた後に、入力２段目のＴＢＣを介して信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣを介して、２段目の信号処理ブロック１１３-2で使用するリエントリ入力信号となる。

２段目の信号処理ブロック１１３-2において、入力１段目のＴＢＣに外部入力信号ウインドウ内に入力された外部入力信号は位相が揃えられた後に、入力２段目のＴＢＣに入力される。また、この２段目の信号処理ブロック１１３-2において、入力１段目のＴＢＣにリエントリ入力信号ウインドウ内に入力されたリエントリ入力信号は位相が揃えられた後に、入力２段目のＴＢＣに入力される。

この場合、１段目の信号処理ブロック１１３-1からのリエントリ入力信号を利用するため、２段目の信号処理ブロック１１３-2において、入力１段目のＴＢＣのリエントリ入力信号ウインドウは、入力１段目のＴＢＣの外部入力信号ウインドウより遅延されている。そのため、この２段目の信号処理ブロック１１３-2において、入力１段目のＴＢＣの出力位相は、外部入力信号であるかリエントリ入力信号であるかにより異なる。

このように入力１段目のＴＢＣの出力で位相が異なっている外部入力信号およびリエントリ入力信号の位相は、入力２段目のＴＢＣにより揃えられた後に、信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣを介して、３段目の信号処理ブロック１１３-3で使用するリエントリ入力信号となる。

３段目の信号処理ブロック１１３-3において、入力１段目のＴＢＣに外部入力信号ウインドウ内に入力された外部入力信号は位相が揃えられた後に、入力２段目のＴＢＣに入力される。また、この３段目の信号処理ブロック１１３-3において、入力１段目のＴＢＣにリエントリ入力信号ウインドウ内に入力されたリエントリ入力信号は位相が揃えられた後に、入力２段目のＴＢＣに入力される。

この場合、２段目の信号処理ブロック１１３-2からのリエントリ入力信号を利用するため、３段目の信号処理ブロック１１３-3において、入力１段目のＴＢＣのリエントリ入力信号ウインドウは、入力１段目のＴＢＣの外部入力信号ウインドウより遅延されている。そのため、この３段目の信号処理ブロック１１３-3において、入力１段目のＴＢＣの出力位相は、外部入力信号であるかリエントリ入力信号であるかにより異なる。

このように入力１段目のＴＢＣの出力で位相が異なっている外部入力信号およびリエントリ入力信号の位相は、入力２段目のＴＢＣにより揃えられた後に、信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣを介して、４段目の出力ブロック１１４で使用するリエントリ入力信号となる。

４段目の出力ブロック１１４において、入力１段目のＴＢＣに外部入力信号ウインドウ内に入力された外部入力信号は位相が揃えられた後に、入力２段目のＴＢＣに入力される。また、この４段目の出力ブロック１１４において、入力１段目のＴＢＣにリエントリ入力信号ウインドウ内に入力されたリエントリ入力信号は位相が揃えられた後に、入力２段目のＴＢＣに入力される。

この場合、３段目の信号処理ブロック１１３-3からのリエントリ入力信号を利用するため、４段目の出力ブロック１１４において、入力１段目のＴＢＣのリエントリ入力信号ウインドウは、入力１段目のＴＢＣの外部入力信号ウインドウより遅延されている。そのため、この４段目の出力ブロック１１４において、入力１段目のＴＢＣの出力位相は、外部入力信号であるかリエントリ入力信号であるかにより異なる。

このように入力１段目のＴＢＣの出力で位相が異なっている外部入力信号およびリエントリ入力信号の位相は、入力２段目のＴＢＣにより揃えられた後に、信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣによりその出力位相が１ライン遅れとされて出力される。

［外部リエントリがある場合の位相制御例］
図９は、外部ケーブル１１６による入出力端子の接続による外部リエントリがある場合の位相制御例を示している。この位相制御例では、例えば、信号処理ブロック１１３-1，出力ブロック１１４の特定機能部，１１３-3が内部信号処理経路の１段目、２段目、３段目に配置された場合の例である。

この場合、１段目の信号処理ブロック１１３-1において、入力１段目のＴＢＣに外部入力信号ウインドウ（Window）内に入力された外部入力信号は位相が揃えられた後に、入力２段目のＴＢＣを介して信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣを介して、２段目の特定機能部で使用するリエントリ入力信号となる。

２段目の特定機能部において、入力１段目のＴＢＣに外部入力信号ウインドウ内に入力された外部入力信号は位相が揃えられた後に、入力２段目のＴＢＣに入力される。また、この２段目の特定機能部において、入力１段目のＴＢＣにリエントリ入力信号ウインドウ内に入力されたリエントリ入力信号は位相が揃えられた後に、入力２段目のＴＢＣに入力される。

この場合、１段目の信号処理ブロック１１３-1からのリエントリ入力信号を利用するため、２段目の特定機能部において、入力１段目のＴＢＣのリエントリ入力信号ウインドウは、入力１段目のＴＢＣの外部入力信号ウインドウより遅延されている。そのため、この２段目の特定機能部において、入力１段目のＴＢＣの出力位相は、外部入力信号であるかリエントリ入力信号であるかにより異なる。

このように入力１段目のＴＢＣの出力で位相が異なっている外部入力信号およびリエントリ入力信号の位相は、入力２段目のＴＢＣにより揃えられた後に、信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣを介して、４段目の出力ブロック（上述の特定機能部を除く）１１４で使用するリエントリ入力信号となる。

この場合、３段目の信号処理ブロック１１３-3からのリエントリ入力信号を利用するため、４段目の出力ブロック１１４において、入力１段目のＴＢＣのリエントリ入力信号ウインドウは、入力１段目のＴＢＣの外部入力信号ウインドウより遅延されている。そのため、この３段目の信号処理ブロック１１３-3において、入力１段目のＴＢＣの出力位相は、外部入力信号であるかリエントリ入力信号であるかにより異なる。

上述したように、外部ケーブル１１６による入出力端子の接続による外部リエントリがある場合、出力ブロック１１４の特定機能部については、信号処理ブロック１１３-1〜１１３-3と同様の位相制御が行われる。つまり、この特定機能部が内部信号処理経路の何段目にあるかによって、信号処理と出力の位相が動的に制御され、処理後の信号は、出力ＴＢＣで１ライン遅れとされることなく、次段で取り込めるように、早めて出力される。

［画像処理の具体例］
次に、図１に示す画像処理装置１００の画像処理部１０１における具体的な処理例について説明する。ここでは、説明を簡単にするため、各信号処理ブロック（出力ブロックも含む）では、一つの背景に一つのキー信号を合成するものとする。また、ここでは、外部リエントリを使用する場合と、使用しない場合の例を示す。なお、外部リエントリを使用する場合として、信号処理ブロックと出力ブロックの機能差があり、信号処理ブロックだけでは機能が足りず、出力ブロックの特定機能部を信号処理経路の上流側で使用する必要がある場合が考えられる。

図１０は、画像合成の一例を示している。この例では、素材１（カメラ）、素材２（ＶＴＲ）、素材３（テロップ）、素材４（ＣＧ：天気図）、素材５（時計）から出力画像を得る例である。複数の素材から１枚の合成画像を作る場合、合成の順番はある程度自由に設定可能である。

図１１は、合成画像を作る場合の全体構成を示している。この図１１において、図１と対応する部分には同一符号を付して示している。信号処理ブロック＃１（信号処理ブロック１１３-1）は、背景１に、キー１をクロマキー合成する。信号処理ブロック＃２（信号処理ブロック１１３-2）は、背景２に、キー２を縮小してＰinＰ（ピクチャーインピクチャー）で合成する。信号処理ブロック＃３（信号処理ブロック１１３-3）は、背景３に、キー３を合成する。出力ブロック（出力ブロック１１４）は、背景４に、キー４を合成する。

次に、画像合成の２つの例を示す。図１２は、出力ブロックを最終段で使用する場合の画像合成例（例１）を示している。信号処理ブロック＃１は、素材１（カメラ）をキー１とし、素材２（ＶＴＲ）を背景１として、背景１にキー１をクロマキー合成する。信号処理ブロック＃２は、信号処理ブロック＃１の出力を背景２とし、素材４（ＣＧ：天気図）をキー２として、背景２にキー２を縮小してＰinＰで合成する。信号処理ブロック＃３は、信号処理ブロック＃２の出力を背景３とし、素材３（テロップ）をキー３として、背景３にキー３を合成する。出力ブロックは、信号処理ブロック＃３の出力を背景４とし、素材５（時計）をキー４として、背景４にキー４を合成する。

図１３は、図１２の画像合成例を実現する際のマトリクススイッチャ１１２の各クロスポイントの接続設定を示している。この例は、外部リエントリを使用しない場合の例である。このクロスポイントの接続設定から、以下のリエントリ段数情報が生成される。

信号処理ブロック＃１は、キー１が外部入力（素材１）で、背景１が外部入力（素材２）であることから、そのリエントリ段数は１段目となる。信号処理ブロック＃２は、キー２が外部入力（素材４）で、背景２が内部リエントリ（信号処理ブロック＃１）であることから、そのリエントリ段数は２段目となる。信号処理ブロック＃３は、キー３が外部入力（素材３）で、背景３が内部リエントリ（信号処理ブロック＃２）であるので、そのリエントリ段数は、３段目となる。出力ブロックは、キー４が外部入力（素材５）で、背景４が内部リエントリ（信号処理ブロック＃３）であることから、そのリエントリ段数は４段目となる。なお、この場合、出力ブロックの出力が最終的な画像合成出力となる。

上述のように生成されたリエントリ情報に基づいて、各ブロックの位相制御、つまり各ブロックのＴＢＣの遅延量の設定が行われる。図１４は、各ブロックの位相制御（ＴＢＣの遅延量設定）の例を示している。

１段目の信号処理ブロック＃１において、入力１段目のＴＢＣに外部入力信号ウインドウ（Window）内に入力された素材１（カメラ）および素材２（ＶＴＲ）は位相が揃えられた後に、入力２段目のＴＢＣを介して信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣを介して、２段目の信号処理ブロック＃２で使用するリエントリ入力信号となる。

２段目の信号処理ブロック＃２において、入力１段目のＴＢＣに外部入力信号ウインドウ内に入力された素材４（ＣＧ：天気図）は一定の出力位相とされた後に、入力２段目のＴＢＣに入力される。また、この２段目の信号処理ブロック＃２において、入力１段目のＴＢＣにリエントリ入力信号ウインドウ内に入力された信号処理ブロック＃１からのリエントリ入力信号は一定の出力位相とされた後に、入力２段目のＴＢＣに入力される。

この場合、１段目の信号処理ブロック＃１からのリエントリ入力信号を利用するため、２段目の信号処理ブロック＃２において、入力１段目のＴＢＣのリエントリ入力信号ウインドウは、入力１段目のＴＢＣの外部入力信号ウインドウより遅延されている。そのため、この２段目の信号処理ブロック＃２において、入力１段目のＴＢＣの出力位相は、外部入力信号であるかリエントリ入力信号であるかにより異なっている。

このように入力１段目のＴＢＣの出力で位相が異なっている外部入力信号およびリエントリ入力信号の位相は、入力２段目のＴＢＣにより揃えられた後に、信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣを介して、３段目の信号処理ブロック＃３で使用するリエントリ入力信号となる。

３段目の信号処理ブロック＃３において、入力１段目のＴＢＣに外部入力信号ウインドウ内に入力された素材３（テロップ）は一定の出力位相とされた後に、入力２段目のＴＢＣに入力される。また、この３段目の信号処理ブロック＃３において、入力１段目のＴＢＣにリエントリ入力信号ウインドウ内に入力された信号処理ブロック＃２からのリエントリ入力信号は出力位相が一定とされた後に、入力２段目のＴＢＣに入力される。

この場合、２段目の信号処理ブロック＃２からのリエントリ入力信号を利用するため、３段目の信号処理ブロック＃３において、入力１段目のＴＢＣのリエントリ入力信号ウインドウは、入力１段目のＴＢＣの外部入力信号ウインドウより遅延されている。そのため、この３段目の信号処理ブロック＃３において、入力１段目のＴＢＣの出力位相は、外部入力信号であるかリエントリ入力信号であるかにより異なる。

このように入力１段目のＴＢＣの出力で位相が異なっている外部入力信号およびリエントリ入力信号の位相は、入力２段目のＴＢＣにより揃えられた後に、信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣを介して、４段目の出力ブロックで使用するリエントリ入力信号となる。

４段目の出力ブロックにおいて、入力１段目のＴＢＣに外部入力信号ウインドウ内に入力された素材５（時計）は一定の出力位相とされた後に、入力２段目のＴＢＣに入力される。また、この４段目の出力ブロックにおいて、入力１段目のＴＢＣにリエントリ入力信号ウインドウ内に入力されたリエントリ入力信号は一定の出力位相とされた後に、入力２段目のＴＢＣに入力される。

この場合、３段目の信号処理ブロック＃３からのリエントリ入力信号を利用するため、４段目の出力ブロックにおいて、入力１段目のＴＢＣのリエントリ入力信号ウインドウは、入力１段目のＴＢＣの外部入力信号ウインドウより遅延されている。そのため、この４段目の出力ブロックにおいて、入力１段目のＴＢＣの出力位相は、外部入力信号であるかリエントリ入力信号であるかにより異なる。

このように入力１段目のＴＢＣの出力で位相が異なっている外部入力信号およびリエントリ入力信号の位相は、入力２段目のＴＢＣにより揃えられた後に、信号処理部１２３に入力される。そして、処理後の信号は、出力ＴＢＣによりその出力位相が１ライン遅れとされて出力される。

図１５は、出力ブロックを経路途中で使用する場合の画像合成例（例２）を示している。信号処理ブロック＃１は、素材１（カメラ）をキー１とし、素材２（ＶＴＲ）を背景１として、背景１にキー１をクロマキー合成する。信号処理ブロック＃２は、信号処理ブロック＃１の出力を背景２とし、素材４（ＣＧ：天気図）をキー２として、背景２にキー２を縮小してＰinＰで合成する。出力ブロックは、信号処理ブロック＃２の出力を背景４とし、素材３（テロップ）をキー４として、背景４にキー４を合成する。信号処理ブロック＃３は、出力ブロックの出力を背景３とし、素材５（時計）をキー３として、背景３にキー３を合成する。

図１６は、図１５の画像合成例を実現する際のマトリクススイッチャ１１２の各クロスポイントの接続設定を示している。この例は、外部リエントリを使用する場合の例である。このクロスポイントの接続設定から、以下のリエントリ段数情報が生成される。

信号処理ブロック＃１は、キー１が外部入力（素材１）で、背景１が外部入力（素材２）であることから、そのリエントリ段数は１段目となる。信号処理ブロック＃２は、キー２が外部入力（素材４）で、背景２が内部リエントリ（信号処理ブロック＃１）であることから、そのリエントリ段数は２段目となる。信号処理ブロック＃３は、キー３が外部入力（素材３）で、背景３が外部リエントリ（出力ブロック）であるので、そのリエントリ段数は、４段目となる。出力ブロック（外部リエントリに使用する部分）は、キー４が外部入力（素材５）で、背景４が内部リエントリ（信号処理ブロック＃３）であることから、そのリエントリ段数は３段目となる。なお、この場合、内部リエントリ（信号処理ブロック＃３）が最終的な画像合成出力となる。

上述のように生成されたリエントリ情報に基づいて、各ブロックの位相制御、つまり各ブロックのＴＢＣの遅延量の設定が行われる。図１７は、各ブロックの位相制御（ＴＢＣの遅延量設定）の例を示している。

このように入力１段目のＴＢＣの出力で位相が異なっている外部入力信号およびリエントリ入力信号の位相は、入力２段目のＴＢＣにより揃えられた後に、信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣを介して、３段目の出力ブロックで使用するリエントリ入力信号となる。

３段目の出力ブロックにおいて、入力１段目のＴＢＣに外部入力信号ウインドウ内に入力された素材３（テロップ）は一定の出力位相とされた後に、入力２段目のＴＢＣに入力される。また、この３段目の出力ブロックにおいて、入力１段目のＴＢＣにリエントリ入力信号ウインドウ内に入力された信号処理ブロック＃２からのリエントリ入力信号は出力位相が一定とされた後に、入力２段目のＴＢＣに入力される。

この場合、２段目の信号処理ブロック＃２からのリエントリ入力信号を利用するため、３段目の出力ブロックにおいて、入力１段目のＴＢＣのリエントリ入力信号ウインドウは、入力１段目のＴＢＣの外部入力信号ウインドウより遅延されている。そのため、この出力ブロックにおいて、入力１段目のＴＢＣの出力位相は、外部入力信号であるかリエントリ入力信号であるかにより異なる。

このように入力１段目のＴＢＣの出力で位相が異なっている外部入力信号およびリエントリ入力信号の位相は、入力２段目のＴＢＣにより揃えられた後に、信号処理部１２３に入力される。そして、処理後の各信号は、出力ＴＢＣを介して、４段目の信号処理ブロック＃３で使用するリエントリ入力信号となる。

４段目の信号処理ブロック＃３において、入力１段目のＴＢＣに外部入力信号ウインドウ内に入力された素材５（時計）は一定の出力位相とされた後に、入力２段目のＴＢＣに入力される。また、この４段目の信号処理ブロック＃３において、入力１段目のＴＢＣにリエントリ入力信号ウインドウ内に入力されたリエントリ入力信号は一定の出力位相とされた後に、入力２段目のＴＢＣに入力される。

この場合、３段目の出力ブロックからのリエントリ入力信号を利用するため、４段目の信号処理ブロック＃３において、入力１段目のＴＢＣのリエントリ入力信号ウインドウは、入力１段目のＴＢＣの外部入力信号ウインドウより遅延されている。そのため、この４段目の信号処理ブロック＃３において、入力１段目のＴＢＣの出力位相は、外部入力信号であるかリエントリ入力信号であるかにより異なる。

このように入力１段目のＴＢＣの出力で位相が異なっている外部入力信号およびリエントリ入力信号の位相は、入力２段目のＴＢＣにより揃えられた後に、信号処理部１２３に入力される。そして、処理後の信号は、出力ＴＢＣを介して、最終段の出力ブロックで使用するリエントリに信号となる。

最終段の出力ブロックにおいて、入力１段目のＴＢＣにリエントリ入力信号ウインドウ内に入力されたリエントリ入力信号は、一定の出力位相とされた後に、入力２段目のＴＢＣ、信号処理部１２３、出力ＴＢＣを介して、出力位相が１ライン遅れとされて出力される。

図１に示す画像処理装置１００においては、出力ブロック１１４の特定機能部を内部信号処理経路の上流側で使用するために、この特定機能部に対応した出力端子（第１の端子）が外部ケーブル１１６を介して所定の入力端子（第２の端子）に接続される。このとき、その接続に対応して外部リエントリの入出力端子の設定が行われるが、この設定に基づいて、出力ブロックの特定機能部は信号処理ブロックと同様の取り扱いがなされる。したがって、画像処理部のハードウェア構成を変更することなく、出力ブロックの特定機能部を内部信号処理経路の上流側で使用可能となる。

＜２．変形例＞
なお、上述実施の形態においては、画像処理部１０１として、６個の入力端子１１１-1〜１１１-6および８個の出力端子１１５-1〜１１５-8を有し、また、３個の信号処理ブロック（Ｍ／Ｅ）１１３-1〜１１３-3を有するものを示した。しかし、これらの個数は、この実施の形態における個数に限定されない。

この発明は、画像処理部のハードウェア構成を変更することなく、出力ブロックの特定機能部を内部信号処理経路の上流側で使用できるものであり、例えば、番組制作時、あるいは放送時に使用するエフェクトスイッチャ（画像処理装置）等に適用できる。

１００・・・画像処理装置
１０１・・・画像処理部
１０２・・・制御部
１０３・・・ユーザ操作部
１０４・・・表示部
１１１-1〜１１１-6・・・入力端子
１１２・・・マトリクススイッチャ
１１３-1〜１１３-3・・・信号処理ブロック
１１４・・・出力ブロック
１１５-1〜１１５-8・・・出力部
１１６・・・外部ケーブル
１２０・・・信号処理ブロック
１２１，１２２，１２４・・・ＴＢＣ群
１２３・・・信号処理部

Claims

一方向に配列された複数の入力線と、該入力線と交差して他方向に配列された複数の出力線と、入力線と出力線が交差する各クロスポイントで該入力線と該出力線の接続を行う複数のクロスポイントスイッチとよりなるマトリクススイッチャ、
上記マトリックススイッチャの上記入力線の一部に接続された複数の入力端子、
入力側に上記マトリックススイッチャの上記出力線の一部が接続され、出力側がリエントリ経路により上記マトリックススイッチャの上記入力線の一部に接続された信号処理ブロック、
入力側に上記マトリックススイッチャの上記出力線の一部が接続された出力ブロック、および
上記出力ブロックの出力側に接続された複数の出力端子を有する画像処理部と、
上記複数の出力端子から選択された第１の端子および上記複数の入力端子から選択された第２の端子の外部ケーブルによる接続に対応して、上記第１の端子を外部リエントリ出力端子として設定し、上記第２の端子を外部リエントリ入力端子として設定する外部リエントリ設定部と、
上記マトリクススイッチャの各クロスポイントの接続設定情報および上記外部リエントリ設定部の設定情報に基づいて、上記信号処理ブロックおよび上記出力ブロックの上記外部リエントリ出力端子に対応する特定機能部が、内部信号処理経路の何段目にあるかを示すリエントリ段数情報を生成するリエントリ段数情報生成部と、
上記リエントリ段数情報生成部で生成されたリエントリ段数情報に基づいて、上記信号処理ブロックおよび上記出力ブロックの特定機能部の信号処理と出力の位相を制御する位相制御部と
を備える画像処理装置。
上記リエントリ段数情報生成部は、
上記信号処理ブロックおよび上記出力ブロックの特定機能部が内部信号処理経路の何段目にあるかを、該信号処理ブロックまたは該特定機能部で使用する全ての信号のリエントリ段数の最大値に基づいて確定する
請求項１に記載の画像処理装置。
上記出力ブロックの特定機能部は、ダウンストリームキーヤーの処理部である
請求項１に記載の画像処理装置。
一方向に配列された複数の入力線と、該入力線と交差して他方向に配列された複数の出力線と、入力線と出力線が交差する各クロスポイントで該入力線と該出力線の接続を行う複数のクロスポイントスイッチとよりなるマトリクススイッチャ、
上記マトリックススイッチャの上記入力線の一部に接続された複数の入力端子、
入力側に上記マトリックススイッチャの上記出力線の一部が接続され、出力側がリエントリ経路により上記マトリックススイッチャの上記入力線の一部に接続された信号処理ブロック、
入力側に上記マトリックススイッチャの上記出力線の一部が接続された出力ブロック、および
上記出力ブロックの出力側に接続された複数の出力端子を有する画像処理部の制御方法法であって、
上記複数の出力端子から選択された第１の端子および上記複数の入力端子から選択された第２の端子の外部ケーブルによる接続に対応して、上記第１の端子を外部リエントリ出力端子として設定し、上記第２の端子を外部リエントリ入力端子として設定する外部リエントリ設定ステップと、
上記マトリクススイッチャの各クロスポイントの接続設定情報および上記外部リエントリ設定ステップの設定情報に基づいて、上記信号処理ブロックおよび上記出力ブロックの上記外部リエントリ出力端子に対応する特定機能部が、内部信号処理経路の何段目にあるかを示すリエントリ段数情報を生成するリエントリ段数情報生成ステップと、
上記リエントリ段数情報生成ステップで生成されたリエントリ段数情報に基づいて、上記信号処理ブロックおよび上記出力ブロックの特定機能部の信号処理と出力の位相を制御する位相制御ステップと
を備える画像処理部の制御方法。