JP5234957B2 - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit Download PDF

Info

Publication number
JP5234957B2
JP5234957B2 JP2008319877A JP2008319877A JP5234957B2 JP 5234957 B2 JP5234957 B2 JP 5234957B2 JP 2008319877 A JP2008319877 A JP 2008319877A JP 2008319877 A JP2008319877 A JP 2008319877A JP 5234957 B2 JP5234957 B2 JP 5234957B2
Authority
JP
Japan
Prior art keywords
logic
logic element
circuit
error
phase side
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2008319877A
Other languages
Japanese (ja)
Other versions
JP2010147580A (en
Inventor
誠 池田
邦博 浅田
明奎 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
University of Tokyo NUC
Original Assignee
University of Tokyo NUC
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by University of Tokyo NUC filed Critical University of Tokyo NUC
Priority to JP2008319877A priority Critical patent/JP5234957B2/en
Priority to PCT/JP2009/070601 priority patent/WO2010071063A1/en
Publication of JP2010147580A publication Critical patent/JP2010147580A/en
Application granted granted Critical
Publication of JP5234957B2 publication Critical patent/JP5234957B2/en
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/007—Fail-safe circuits

Landscapes

  • Logic Circuits (AREA)
  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Manipulation Of Pulses (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

本発明は、論理素子毎にエラー検出を可能とする半導体集積回路に関する。   The present invention relates to a semiconductor integrated circuit that enables error detection for each logic element.

従来、信頼性向上のために回路の二重化（例えば、特許文献１を参照。）やエラー検出符号化（例えば、特許文献２を参照。）によるエラー検出方式が検討されている。また、半導体集積回路の高速化のためにダイナミック回路を用いることが知られている（例えば、特許文献３を参照。）。
特開平０６−２３７１５１号公報 特開２００７−２６７３９２号公報 特開２００３−０６０４９７号公報 Conventionally, in order to improve reliability, an error detection method using circuit duplication (for example, see Patent Document 1) or error detection coding (for example, see Patent Document 2) has been studied. In addition, it is known to use a dynamic circuit for increasing the speed of a semiconductor integrated circuit (see, for example, Patent Document 3).
Japanese Patent Laid-Open No. 06-237151 JP 2007-267392 A Japanese Patent Laid-Open No. 2003-060497

しかし、回路の二重化やエラー検出符号化によるエラー検出方式は、別途エラー検出用のハードウエア上のオーバーヘッドが存在し、エラー検出実行のための時間的オーバーヘッドも存在するという課題があった。さらに、動作時のエラーを検出してもエラーが発生した論理回路を特定できず、エラー回避のための具体的な対策を施すのが困難という課題があった。また、ダイナミック回路を用いた場合、動作は高速になるが、リセット動作が時間的オーバーヘッドとなるという課題もあった。   However, the error detection method based on circuit duplication and error detection coding has a problem in that there is a separate overhead for hardware for error detection, and there is also a time overhead for performing error detection. Furthermore, there is a problem that even if an error during operation is detected, the logic circuit in which the error has occurred cannot be specified, and it is difficult to take specific measures for avoiding the error. Further, when a dynamic circuit is used, the operation becomes fast, but there is a problem that the reset operation becomes a time overhead.

本発明は、上記課題を解決するためになされたもので、エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる半導体集積回路を提供することを第１目的とする。また、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させる半導体集積回路を提供することを第２目的とする。   The present invention has been made to solve the above problems, and provides a semiconductor integrated circuit capable of reducing hardware overhead and time overhead for error detection and identifying a logic element in which an error has occurred. This is the first purpose. It is a second object of the present invention to provide a semiconductor integrated circuit that can conceal the time overhead due to the reset time of the dynamic circuit and improves the effective calculation throughput.

第１目的を達成するために、本発明に係る半導体集積回路は、論理素子単位でのハンドシェークを実施し、論理素子単位でのエラー発生の検出を行うことで後段の論理素子にエラー伝搬を行わないこととした。   In order to achieve the first object, the semiconductor integrated circuit according to the present invention performs handshaking in units of logic elements and performs error propagation to subsequent logic elements by detecting occurrence of errors in units of logic elements. It was decided not to.

具体的には、本発明に係る半導体集積回路は、ダイナミック回路の論理回路を持つ複数の論理素子が連結された論理ブロックと、ハンドシェーク方式で前段の前記論理素子から後段の前記論理素子へ信号を伝送させ、前記論理素子単位で自己同期的なパイプライン動作をさせる信号伝送手段と、前記論理素子毎の出力信号を確認し、エラーを検知したときにエラーの信号を出力した前記論理素子の動作を停止させるディテクタと、前記論理素子へ入力する信号数又は前記論理素子が出力する信号数を計測するカウンタと、前記ディテクタがエラーを検知したときに、前記カウンタを通過した信号数からエラーを発生した前記論理素子を特定するエラー特定手段と、を備える。   Specifically, a semiconductor integrated circuit according to the present invention includes a logic block in which a plurality of logic elements having a logic circuit of a dynamic circuit are connected, and a signal from the preceding logic element to the succeeding logic element by a handshake method. A signal transmission means for transmitting and performing a self-synchronous pipeline operation in units of the logic elements, and an operation of the logic element that outputs an error signal when an error is detected by checking an output signal for each logic element An error is generated from the number of signals that have passed through the counter when the detector detects an error, and a counter that measures the number of signals that are input to or output from the logic element. Error specifying means for specifying the logic element.

ディテクタは、論理素子からの出力にエラーを発見した場合、その論理素子を停止させることができる。また、カウンタはその論理素子停止後からカウンタを通過した信号数を計測することができる。さらに、半導体集積回路内の論理素子の接続経路及びカウンタの配置場所は既知である。論理素子はハンドシェーク方式で信号を伝搬するため、論理素子の１つが停止すれば、後続の信号は停止中の論理素子より前段の各論理素子で出力待ち状態となる。このため、カウンタの後段の論理素子が停止すれば、カウンタから停止中の論理素子間にある論理素子数分の信号がカウンタを通過することになり、停止中、すなわちエラーが発生した論理素子の位置が判明する。また、カウンタの前段の論理素子が停止しても、停止中の論理素子からカウンタ間にある論理素子数分の信号がカウンタを通過することになり、停止中、すなわちエラーが発生した論理素子の位置が判明する。   If the detector finds an error in the output from a logic element, the detector can stop the logic element. Further, the counter can measure the number of signals that have passed through the counter after the logic element is stopped. Further, the connection path of the logic element in the semiconductor integrated circuit and the arrangement location of the counter are known. Since the logic element propagates the signal by the handshake method, if one of the logic elements is stopped, the subsequent signal is in an output waiting state in each logic element preceding the stopped logic element. For this reason, if the logic element in the subsequent stage of the counter stops, the signals corresponding to the number of logic elements existing between the stopped logic elements from the counter pass through the counter. The position is revealed. Even if the logic element in the previous stage of the counter is stopped, signals corresponding to the number of logic elements existing between the counter and the stopped logic element pass through the counter, and the logic element of the logic element that has stopped, that is, the error occurred. The position is revealed.

従って、本発明に係る半導体集積回路は、外部にエラー検知用の回路が不要であり後段の論理素子へエラー伝搬を行わないため、エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる。   Therefore, the semiconductor integrated circuit according to the present invention does not require an external error detection circuit and does not propagate an error to a subsequent logic element, thereby reducing hardware overhead and time overhead for error detection. It is possible to identify a logic element that is capable of generating an error.

本発明に係る半導体集積回路の前記カウンタは、前記論理ブロックの入力端と出力端に配置されていることが好ましい。信号の入力数と出力数をカウントすることでエラーが発生した論理素子の特定精度が向上する。   It is preferable that the counter of the semiconductor integrated circuit according to the present invention is disposed at an input end and an output end of the logic block. By counting the number of signal inputs and the number of outputs, the accuracy of identifying the logic element in which an error has occurred is improved.

第２目的を達成するために、本発明に係る半導体集積回路は、各論理素子内で同一の論理回路を並列に接続し、２相で動作させることとした。   In order to achieve the second object, in the semiconductor integrated circuit according to the present invention, the same logic circuit is connected in parallel in each logic element and is operated in two phases.

具体的には、本発明に係る半導体集積回路の前記論理素子のそれぞれは、第一相側と第二相側で交互に動作する並列関係にある同一の前記論理回路を持ち、非動作時に前記論理回路をリセットし、前記信号伝送手段は、前記論理素子の第一相側の前記論理回路から出力された信号を後段の前記論理素子の第一相側の前記論理回路に結合し、前記論理素子の第二相側の前記論理回路から出力された信号を後段の前記論理素子の第二相側の前記論理回路に結合することを特徴とする。   Specifically, each of the logic elements of the semiconductor integrated circuit according to the present invention has the same logic circuit in a parallel relationship that operates alternately on the first phase side and the second phase side, and when not operating, The logic circuit is reset, and the signal transmission means couples the signal output from the logic circuit on the first phase side of the logic element to the logic circuit on the first phase side of the logic element in the subsequent stage, and A signal output from the logic circuit on the second phase side of the element is coupled to the logic circuit on the second phase side of the logic element in the subsequent stage.

第一相と第二相側を交互に動作させることでダイナミック回路のリセット動作中も他方の論理回路で処理することができる。本発明に係る半導体集積回路は、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させることができる。   By alternately operating the first phase and the second phase, the other logic circuit can perform processing even during the reset operation of the dynamic circuit. The semiconductor integrated circuit according to the present invention can conceal the time overhead due to the reset time of the dynamic circuit, and can improve the effective calculation throughput.

本発明に係る半導体集積回路の前記論理素子が持つ第一相側と第二相側の前記論理回路は、一方が信号処理中に他方がリセット動作を行うことを特徴とする。演算スループットを最大とすることができる。   One of the logic circuits on the first phase side and the second phase side of the logic element of the semiconductor integrated circuit according to the present invention is characterized in that one performs a reset operation during signal processing. The computation throughput can be maximized.

本発明は、エラー検出のためのハードウエア上のオーバーヘッド及び時間的オーバーヘッドを小さくでき、且つエラーを発生した論理素子を特定できる半導体集積回路を提供すること、並びに、ダイナミック回路のリセット時間による時間的オーバーヘッドを隠蔽でき、実効的な演算スループットを向上させる半導体集積回路を提供することができる。   The present invention provides a semiconductor integrated circuit capable of reducing a hardware overhead and a time overhead for error detection and identifying a logic element in which an error has occurred, and a time due to a reset time of a dynamic circuit. It is possible to provide a semiconductor integrated circuit that can conceal overhead and improve effective calculation throughput.

添付の図面を参照して本発明の実施の形態を説明する。以下に説明する実施の形態は本発明の構成の例であり、本発明は、以下の実施の形態に制限されるものではない。なお、本明細書及び図面において符号が同じ構成要素は、相互に同一のものを示すものとする。また、枝番号を付さずに説明している場合は、同一符号全てに共通する説明である。   Embodiments of the present invention will be described with reference to the accompanying drawings. The embodiment described below is an example of the configuration of the present invention, and the present invention is not limited to the following embodiment. In the present specification and drawings, the same reference numerals denote the same components. Moreover, when it demonstrates without attaching a branch number, it is description common to all the same codes | symbols.

図１は、本実施形態の半導体集積回路を説明する概念図である。本実施形態の半導体集積回路は、ダイナミック回路の論理回路を持つ複数の論理素子２１が連結された論理ブロック３１と、ハンドシェーク方式で前段の論理素子２１から後段の論理素子２１へ信号を伝送させ、論理素子２１単位で自己同期的なパイプライン動作をさせる信号伝送手段（図示せず）と、論理素子２１毎の出力信号を確認し、エラーを検知したときにエラーの信号を出力した論理素子２１の動作を停止させるディテクタ２２と、論理素子２１へ入力する信号数又は論理素子２１が出力する信号数を計測するカウンタ２３と、ディテクタ２２がエラーを検知したときに、カウンタ２３を通過した信号数からエラーを発生した論理素子２１を特定するエラー特定手段（図示せず）と、を備える。   FIG. 1 is a conceptual diagram illustrating a semiconductor integrated circuit according to this embodiment. In the semiconductor integrated circuit of the present embodiment, a signal is transmitted from the logic element 21 in the preceding stage to the logic element 21 in the succeeding stage by a handshake method with the logic block 31 in which a plurality of logic elements 21 having the logic circuit of the dynamic circuit are connected. A signal transmission means (not shown) for performing a self-synchronous pipeline operation in units of logic elements 21 and an output signal for each logic element 21 are confirmed, and an error signal is output when an error is detected. Detector 22 for stopping the operation of the counter, a counter 23 for measuring the number of signals input to or output from the logic element 21, and the number of signals that have passed through the counter 23 when the detector 22 detects an error. Error specifying means (not shown) for specifying the logic element 21 in which an error has occurred.

論理ブロック３１は論理素子２１−１から論理素子２１−５を順に連結している。論理素子２１はそれぞれダイナミック回路の論理回路をもつ。ダイナミック回路の論理回路の例を図２から図４に示す。図２は否定的論理積（ＮＡＮＤ）又は否定論理和（ＮＯＲ）である。入力端子（Ａ１、Ａ２、Ｂ１、Ｂ２）は４つ、出力端子（Ｘ１、Ｘ２）は２つである。図３は排他的論理和（ＸＯＲ）又は排他的論理和の否定（ＸＮＯＲ）である。入力端子（Ａ１、Ａ２、Ｂ１、Ｂ２）は４つ、出力端子（Ｘ１、Ｘ２）は２つである。図４はインバータ（ＮＯＴ）である。入力端子（Ａ１、Ａ２）は２つ、出力端子（Ｘ１、Ｘ２）は２つである。   The logic block 31 connects the logic elements 21-1 to 21-5 in order. Each logic element 21 has a logic circuit of a dynamic circuit. Examples of the logic circuit of the dynamic circuit are shown in FIGS. FIG. 2 shows a negative logical product (NAND) or a negative logical sum (NOR). There are four input terminals (A1, A2, B1, B2) and two output terminals (X1, X2). FIG. 3 shows exclusive OR (XOR) or exclusive OR (XNOR). There are four input terminals (A1, A2, B1, B2) and two output terminals (X1, X2). FIG. 4 shows an inverter (NOT). There are two input terminals (A1, A2) and two output terminals (X1, X2).

信号伝送手段は、ハンドシェーク方式で前段の論理素子２１から後段の論理素子２１へ信号を伝送させ、論理素子２１単位でパイプライン動作をさせる。例えば、信号伝送手段は自己同期転送制御装置（Ｃエレメント）である。   The signal transmission means transmits a signal from the preceding logic element 21 to the succeeding logic element 21 by a handshake method, and performs a pipeline operation in units of the logic elements 21. For example, the signal transmission means is a self-synchronous transfer control device (C element).

それぞれの論理素子２１の出力には論理素子２１の出力を監視するディテクタ２２が配置される。例えば、ディテクタ２２−３は、論理素子２１−３からエラーが出力された場合、論理素子２１−３を停止させる。例えば、論理素子２１の出力がＡとＢの２つある場合、（Ａ，Ｂ）＝（０，１）、（１，０）を正常出力、（Ａ，Ｂ）＝（０，０）をリセット状態、（Ａ，Ｂ）＝（１，１）をエラー出力と判断することができる。ディテクタ２２がエラー出力した論理素子２１を停止させることで後段の論理素子２１へのエラー伝搬を抑制することができる。   A detector 22 for monitoring the output of the logic element 21 is arranged at the output of each logic element 21. For example, the detector 22-3 stops the logic element 21-3 when an error is output from the logic element 21-3. For example, when there are two outputs of the logic element 21, A and B, (A, B) = (0, 1), (1, 0) is normal output, (A, B) = (0, 0) The reset state (A, B) = (1, 1) can be determined as an error output. By stopping the logic element 21 from which the detector 22 has output an error, error propagation to the subsequent logic element 21 can be suppressed.

カウンタ２３は、通過する信号数を計測し、少なくとも１ついずれかの論理素子２１間に配置される。エラー特定手段は、カウンタ２３の信号計測数でエラーを発生した論理素子２１を特定することができる。エラー特定手段がエラーを発生した論理素子２１を特定する方法を図５及び図６を用いて説明する。   The counter 23 measures the number of signals passing therethrough and is disposed between at least one of the logic elements 21. The error specifying means can specify the logic element 21 that has generated an error based on the number of signal measurements of the counter 23. A method for specifying the logic element 21 in which the error specifying means has generated an error will be described with reference to FIGS.

図５はカウンタ２３の後段の論理素子２１がエラー出力した場合を説明した図である。図１で説明したように論理素子２１−１から論理素子２１−５が連続して接続されている。カウンタ２３は論理素子２１−１と論理素子２１−２との間に配置されている。図５ではディテクタ２２の記載を省略している。信号Ｓ１は図５（１）から図５（５）に示すように論理素子２１−１から論理素子２１−５へハンドシェークされ、パイプライン動作で処理されていく。次の信号Ｓ２は図５（４）から図５（７）にかけて同様にハンドシェークされ、パイプライン動作で処理されていく。図５（７）で論理素子２１−４がエラー出力したとする。この時点で論理素子２１−４は停止する。次の信号Ｓ３は図５（７）から図５（９）にかけて同様にハンドシェークされ、パイプライン動作で処理されていくが、論理素子２１−４が停止しているため、論理素子２１−３で出力待ち状態で止まることになる。同様に信号Ｓ４及び信号Ｓ５もそれぞれ論理素子２１−２及び論理素子２１−１で止まることになる。   FIG. 5 is a diagram illustrating a case where the logic element 21 at the subsequent stage of the counter 23 outputs an error. As described with reference to FIG. 1, the logic elements 21-1 to 21-5 are connected in series. The counter 23 is disposed between the logic element 21-1 and the logic element 21-2. In FIG. 5, the detector 22 is not shown. The signal S1 is handshaked from the logic element 21-1 to the logic element 21-5 as shown in FIGS. 5 (1) to 5 (5), and is processed by a pipeline operation. The next signal S2 is handshaked in the same manner from FIG. 5 (4) to FIG. 5 (7), and is processed by pipeline operation. Assume that the logic element 21-4 outputs an error in FIG. At this time, the logic element 21-4 stops. The next signal S3 is similarly handshaked from FIG. 5 (7) to FIG. 5 (9) and processed by pipeline operation. However, since the logic element 21-4 is stopped, the logic element 21-3 It will stop while waiting for output. Similarly, the signal S4 and the signal S5 are stopped at the logic element 21-2 and the logic element 21-1, respectively.

ここで、カウンタ２３は論理素子２１−４が停止した後に通過した信号数を計測する。すなわち、カウンタ２３は信号Ｓ３と信号Ｓ４の２つが通過したことを計測する。２つの信号がカウンタ２３を通過したことから、エラー検出手段はカウンタ２３の後段の論理素子２１の２つ、すなわち論理素子２１−２、論理素子２１−３が正常に動作していると判断でき、論理素子２１−４がエラーを発生したと判断できる。   Here, the counter 23 measures the number of signals that have passed after the logic element 21-4 has stopped. That is, the counter 23 measures that two signals S3 and S4 have passed. Since the two signals have passed through the counter 23, the error detection means can determine that two of the logic elements 21 subsequent to the counter 23, that is, the logic elements 21-2 and 21-3 are operating normally. Therefore, it can be determined that the logic element 21-4 has generated an error.

図６はカウンタ２３の前段の論理素子２１がエラー出力した場合を説明した図である。論理素子２１の接続は図５と同様であるが、カウンタ２３は論理素子２１−３と論理素子２１−４との間に配置されている。図６（１）から図６（７）にかけて信号Ｓ１、信号Ｓ２及び信号Ｓ３がハンドシェークされ、パイプライン動作で処理されていく。図６（５）のように論理素子Ｓ２１−２が信号Ｓ４についてエラー出力したとする。この時点で論理素子２１−２は停止する。次の信号Ｓ５は論理素子２１−２が停止しているため、論理素子２１−１で出力待ち状態で止まることになる。   FIG. 6 is a diagram for explaining a case where the logic element 21 in the previous stage of the counter 23 outputs an error. The connection of the logic element 21 is the same as in FIG. 5, but the counter 23 is arranged between the logic element 21-3 and the logic element 21-4. The signal S1, the signal S2, and the signal S3 are handshaked from FIG. 6A to FIG. 6B and processed by a pipeline operation. Assume that the logic element S21-2 outputs an error for the signal S4 as shown in FIG. At this time, the logic element 21-2 stops. Since the logic element 21-2 is stopped, the next signal S5 is stopped in the output waiting state in the logic element 21-1.

ここで、カウンタ２３は論理素子２１−２が停止した後に通過した信号数を計測する。すなわち、カウンタ２３は信号Ｓ３が通過したことを計測する。１つの信号がカウンタ２３を通過したことから、エラー検出手段はカウンタ２３の前段の論理素子２１−３が正常に動作していると判断でき、論理素子２１−２がエラーを発生したと判断できる。例えば、信号Ｓ１，信号Ｓ２間が空いていた場合でも、エラーにより信号Ｓ１が止まると、信号Ｓ２は必ず信号Ｓ１に追いつくため、結果的にエラー位置を特定することが可能となる。   Here, the counter 23 measures the number of signals that have passed after the logic element 21-2 has stopped. That is, the counter 23 measures that the signal S3 has passed. Since one signal has passed through the counter 23, the error detection means can determine that the logic element 21-3 in the previous stage of the counter 23 is operating normally, and can determine that the logic element 21-2 has generated an error. . For example, even when the signal S1 and the signal S2 are vacant, if the signal S1 stops due to an error, the signal S2 always catches up with the signal S1, and as a result, the error position can be specified.

図５及び図６で説明したように、本実施形態の半導体集積回路は、カウンタとエラー検出回路を備えることでエラーを発生した論理回路２１を特定できる。また、エラーを発生した論理回路２１を停止するため、エラー伝搬することがなく時間的オーバーヘッドを小さくでき、外部でエラーを検出する回路が不要のためハードウエア上のオーバーヘッドも小さくできる。   As described with reference to FIGS. 5 and 6, the semiconductor integrated circuit according to the present embodiment includes the counter and the error detection circuit, so that the logic circuit 21 in which the error has occurred can be specified. In addition, since the logic circuit 21 in which an error has occurred is stopped, the time overhead can be reduced without error propagation, and the hardware overhead can be reduced because no circuit for detecting the error is required.

本実施形態の半導体集積回路は、カウンタ２３は、論理ブロック３１の入力端３２と出力端３３に配置されていてもよい。図１、図５、図６では論理素子２１が直線的に接続されている半導体集積回路を説明したが、入力端３２と出力端３３にもカウンタ２３を配置することで論理素子２１が複雑に接続される半導体集積回路における論理素子２１のエラーも検出できるようになる。   In the semiconductor integrated circuit of this embodiment, the counters 23 may be arranged at the input end 32 and the output end 33 of the logic block 31. 1, 5, and 6, the semiconductor integrated circuit in which the logic elements 21 are linearly connected has been described. However, the logic elements 21 are complicated by arranging the counters 23 at the input terminal 32 and the output terminal 33. An error of the logic element 21 in the connected semiconductor integrated circuit can also be detected.

図１の半導体集積回路の論理素子２１のそれぞれは、第一相側と第二相側で交互に動作する並列関係にある同一の論理回路を持つ。図１の論理回路（１１−１、１１−２、１２−１、１２−２、１３−１、１３−２、１４−１、１４−２、１５−１、１５−２）は、ダイナミック回路である。論理素子２１−１は第一相側に論理回路１１−１を持ち、第二相側に論理回路１１−１と同じ論理回路１１−２を持つ。論理素子２１−２から論理素子２１−５も同様である。   Each of the logic elements 21 of the semiconductor integrated circuit of FIG. 1 has the same logic circuit in a parallel relationship that operates alternately on the first phase side and the second phase side. The logic circuit (11-1, 11-2, 12-1, 12-2, 13-1, 13-2, 14-1, 14-2, 15-1, 15-2) in FIG. 1 is a dynamic circuit. It is. The logic element 21-1 has the logic circuit 11-1 on the first phase side, and has the same logic circuit 11-2 as the logic circuit 11-1 on the second phase side. The same applies to the logic elements 21-2 to 21-5.

図１の半導体集積回路の信号伝送手段は、論理素子２１の第一相側の論理回路から出力された信号を後段の論理素子２１の第一相側の論理回路に結合し、論理素子２１の第二相側の論理回路から出力された信号を後段の論理素子２１の第二相側の論理回路に結合する。例えば、論理回路１１−１で処理された信号は後段の論理素子２１の全てにおいて第一相側の論理回路（１２−１、１３−１、１４−１、１５−１）で処理される。一方、論理回路１１−２で処理された信号は後段の論理素子２１の全てにおいて第二相側の論理回路（１２−２、１３−２、１４−２、１５−２）で処理される。   The signal transmission means of the semiconductor integrated circuit of FIG. 1 couples the signal output from the logic circuit on the first phase side of the logic element 21 to the logic circuit on the first phase side of the logic element 21 in the subsequent stage. The signal output from the logic circuit on the second phase side is coupled to the logic circuit on the second phase side of the logic element 21 in the subsequent stage. For example, the signals processed by the logic circuit 11-1 are processed by the first-phase logic circuits (12-1, 13-1, 14-1, 15-1) in all the logic elements 21 in the subsequent stage. On the other hand, the signals processed by the logic circuit 11-2 are processed by the second-phase logic circuits (12-2, 13-2, 14-2, 15-2) in all the logic elements 21 in the subsequent stage.

論理素子２１は順に入力される信号を第一相側の論理回路と第二相側の論理回路で交互に処理し、非動作時に論理回路をリセットする。この動作を図７を利用して詳細に説明する。論理素子２１の接続は図５と同様であるが、それぞれの論理素子２１は第一相と第二相があるため、図７ではこれらを上段と下段に分けて記載している。すなわち、論理素子２１−１の上段は論理回路１１−１であり、下段は論理回路１１−２である。同様に、論理素子（２１−２、２１−３、２１−４、２１−５）の上段はそれぞれ論理回路（１２−１、１３−１、１４−１、１５−１）であり、下段はそれぞれ論理回路（１２−２、１３−２、１４−２、１５−２）である。なお、図７においてカウンタ２３及びディテクタ２２の記載を省略している。   The logic element 21 sequentially processes the input signals in the first phase side logic circuit and the second phase side logic circuit, and resets the logic circuit when not in operation. This operation will be described in detail with reference to FIG. The connection of the logic elements 21 is the same as that in FIG. 5, but each logic element 21 has a first phase and a second phase, and therefore, in FIG. 7, these are divided into an upper stage and a lower stage. That is, the upper stage of the logic element 21-1 is the logic circuit 11-1, and the lower stage is the logic circuit 11-2. Similarly, the upper stages of the logic elements (21-2, 21-3, 21-4, 21-5) are the logic circuits (12-1, 13-1, 14-1, 15-1), respectively. Each is a logic circuit (12-2, 13-2, 14-2, 15-2). In FIG. 7, the counter 23 and the detector 22 are not shown.

信号Ｓ１は図７（１）から図７（５）に示すように論理素子２１−１から論理素子２１−５へハンドシェークされ、第一相側の論理回路でパイプライン動作で処理されていく。第一相側の論理回路１１−１から論理回路１５−１それぞれは、信号Ｓ１の処理の後、リセット動作を行う。次の信号Ｓ２は図７（４）から図７（８）にかけて同様にハンドシェークされ、第二相側の論理回路でパイプライン動作で処理されていく。第二相側の論理回路１１−２から論理回路１５−２それぞれは、信号Ｓ２の処理の後、リセット動作を行う。次の信号Ｓ３は再び第一相側の論理回路でパイプライン動作で処理されていく（図７（６）から図７（１０））。   The signal S1 is handshaked from the logic element 21-1 to the logic element 21-5 as shown in FIGS. 7 (1) to 7 (5), and is processed by the pipeline operation in the logic circuit on the first phase side. Each of the logic circuits 11-1 to 15-1 on the first phase side performs a reset operation after processing the signal S1. The next signal S2 is handshaked in the same manner from FIG. 7 (4) to FIG. 7 (8), and is processed in a pipeline operation by the logic circuit on the second phase side. Each of the logic circuits 11-2 to 15-2 on the second phase side performs a reset operation after processing the signal S2. The next signal S3 is again processed by the pipeline operation in the logic circuit on the first phase side (FIG. 7 (6) to FIG. 7 (10)).

このように、第一相側の論理回路と第二相側の論理回路とで交互に信号を処理することで、リセット時間中に他の相の論理回路で信号を処理することができ、ダイナミック回路に必要なリセット動作の時間を隠蔽することができる。第一相側の論理回路と第二相側の論理回路とで交互に信号を処理することを図７を用いて詳細に説明する。   In this way, by alternately processing the signal in the logic circuit on the first phase side and the logic circuit on the second phase side, the signal can be processed in the logic circuit of the other phase during the reset time, and dynamic The reset operation time required for the circuit can be hidden. Processing of signals alternately between the logic circuit on the first phase side and the logic circuit on the second phase side will be described in detail with reference to FIG.

第一相側の論理回路（１１−１、１２−１、１３−１、１４−１、１５−１）は信号Ｓ３を処理した後にリセット動作に入る。この時間に第二相側の論理回路（１１−２、１２−２、１３−２、１４−２、１５−２）は次の信号Ｓ４を処理することができる。さらに、第二相側の論理回路が信号４の処理後のリセット動作中に第一相側の論理回路は次の信号Ｓ５を処理することができる。すなわち、本実施形態の半導体集積回路はダイナミック回路に必要なリセット動作の時間を隠蔽し、信号処理のスループットを向上することができる。   The logic circuits (11-1, 12-1, 13-1, 14-1, 15-1) on the first phase side enter the reset operation after processing the signal S3. At this time, the logic circuit (11-2, 12-2, 13-2, 14-2, 15-2) on the second phase side can process the next signal S4. Furthermore, the logic circuit on the first phase side can process the next signal S5 while the logic circuit on the second phase side is performing the reset operation after processing of the signal 4. That is, the semiconductor integrated circuit of the present embodiment can conceal the reset operation time required for the dynamic circuit and improve the signal processing throughput.

（具体例）
図８は、本発明に係る半導体集積回路の具体的な回路図の一例である。図８の半導体集積回路の論理ブロック３５は、並列に配置された論理素子（２１−１１、２１−１２、２１−１３）とこれらの論理素子の出力が入力される論理素子（２１−１４、２１−１５）を備える。これらの論理素子の第一相側論理回路と第二相側論理回路は２入力２出力である。論理素子（２１−１１、２１−１２、２１−１３）の第一相側論理回路と第二相側論理回路にはそれぞれ入力端子３２が２つ接続される。論理素子（２１−１１、２１−１２、２１−１３）の第一相側論理回路の一方の出力及び第二相側論理回路の一方の出力がそれぞれディテクタ（２２−４、２２−５、２２−６）に結合される。 (Concrete example)
FIG. 8 is an example of a specific circuit diagram of the semiconductor integrated circuit according to the present invention. The logic block 35 of the semiconductor integrated circuit shown in FIG. 8 includes logic elements (21-11, 21-12, 21-13) arranged in parallel and logic elements (21-14, 21-13) to which outputs of these logic elements are input. 21-15). The first phase side logic circuit and the second phase side logic circuit of these logic elements have two inputs and two outputs. Two input terminals 32 are connected to the first-phase logic circuit and the second-phase logic circuit of the logic elements (21-11, 21-12, 21-13), respectively. One output of the first phase side logic circuit and one output of the second phase side logic circuit of the logic elements (21-11, 21-12, 21-13) are respectively detected by detectors (22-4, 22-5, 22). -6).

論理ブロック３５は、３組の入力端子３２それぞれに対応する出力端子３２’を有する。ディテクタ（２２−４，２２−５，２２−６）の出力はカウンタ２３に結合され、論理素子（２１−１１，２１−１２，２１−１３）を通過した信号数をカウントし、その結果を出力端子３２’に出力する。   The logic block 35 has an output terminal 32 ′ corresponding to each of the three sets of input terminals 32. The outputs of the detectors (22-4, 22-5, 22-6) are coupled to the counter 23 to count the number of signals that have passed through the logic elements (21-11, 21-12, 21-13) and Output to the output terminal 32 '.

論理素子（２１−１１、２１−１２、２１−１３）の第一相側論理回路の他方の出力と第二相側論理回路の他方の出力は、それぞれ論理素子（２１−１４、２１−１５）の第一相側論理回路と第二相側論理回路に結合される。具体的には、論理素子２１−１１の出力は論理素子２１−１４へ結合され、論理素子２１−１３の出力は論理素子２１−１５へ結合され、論理素子２１−１２の出力は論理素子２１−１４及び論理素子２１−１５の双方へ結合される。   The other output of the first phase side logic circuit and the other output of the second phase side logic circuit of the logic element (21-11, 21-12, 21-13) are respectively the logic element (21-14, 21-15). ) Of the first phase side logic circuit and the second phase side logic circuit. Specifically, the output of logic element 21-11 is coupled to logic element 21-14, the output of logic element 21-13 is coupled to logic element 21-15, and the output of logic element 21-12 is coupled to logic element 21. To both -14 and logic element 21-15.

論理素子（２１−１４、２１−１５）の出力が出力端子３３から出力される。また、ディテクタ２２−７は、論理素子（２１−１４、２１−１５）の出力を監視している。ディテクタ２２−７にはカウンタ２３’が結合され、論理素子（２１−１４，２１−１５）から出力される信号数をカウントする。ディテクタ（２２−１〜２２−６）の回路の具体例を図９に示す。端子Ｔ１１及び端子Ｔ１２に第一相側の信号が入力され、端子Ｔ２１及び端子Ｔ２２に第二相側の信号が入力される。同時に第一相側と第二相側とに信号が入力されることはないので、端子Ｔ１１及び端子Ｔ１２に接続するトランジスタと端子Ｔ２１及び端子Ｔ２２に接続するトランジスタとはいずれか一方のみが動作することになる。   The output of the logic element (21-14, 21-15) is output from the output terminal 33. The detector 22-7 monitors the output of the logic element (21-14, 21-15). A counter 23 'is coupled to the detector 22-7 and counts the number of signals output from the logic elements (21-14, 21-15). A specific example of the circuit of the detectors (22-1 to 22-6) is shown in FIG. Signals on the first phase side are input to the terminals T11 and T12, and signals on the second phase side are input to the terminals T21 and T22. Since no signal is input to the first phase side and the second phase side at the same time, only one of the transistor connected to the terminal T11 and the terminal T12 and the transistor connected to the terminal T21 and the terminal T22 operates. It will be.

ディテクタ２２−７の回路の具体例を図１０に示す。ディテクタ２２−７と図９のディテクタ（２２−１〜２２−６）との違いは、信号が入力される端子の数である。ディテクタ２２−７は、第一相側の信号が入力される端子（Ｔ１１ａ、Ｔ１２ａ、Ｔ１１ｂ、Ｔ１２ｂ）及び第二相側の信号が入力される端子（Ｔ２１ａ、Ｔ２２ａ、Ｔ２１ｂ、Ｔ２２ｂ）を持つ。例えば、端子Ｔ１１ａ及び端子Ｔ１２ａには論理素子２１−１４の第一相側論理回路の出力が結合され、端子Ｔ２１ａ及び端子Ｔ２２ａには論理素子２１−１４の第二相側論理回路の出力が結合され、端子Ｔ１１ｂ及び端子Ｔ１２ｂには論理素子２１−１５の第一相側論理回路の出力が結合され、端子Ｔ２１ｂ及び端子Ｔ２２ｂには論理素子２１−１５の第二相側論理回路の出力が結合される。   A specific example of the circuit of the detector 22-7 is shown in FIG. The difference between the detector 22-7 and the detectors (22-1 to 22-6) in FIG. 9 is the number of terminals to which signals are input. The detector 22-7 has terminals (T11a, T12a, T11b, T12b) to which signals on the first phase side are input and terminals (T21a, T22a, T21b, T22b) to which signals on the second phase side are input. For example, the output of the first phase side logic circuit of the logic element 21-14 is coupled to the terminal T11a and the terminal T12a, and the output of the second phase side logic circuit of the logic element 21-14 is coupled to the terminal T21a and the terminal T22a. The output of the first phase side logic circuit of the logic element 21-15 is coupled to the terminal T11b and the terminal T12b, and the output of the second phase side logic circuit of the logic element 21-15 is coupled to the terminal T21b and the terminal T22b. Is done.

図８の半導体集積回路は、次のように動作してエラーを発生した論理素子を特定する。例えば、論理素子２１−１４の出力がエラーであった場合について説明する。論理素子２１−１４は第一相側論理回路においてエラーを発生すると、その出力が（１，１）となる。この状態をディテクタ（２２−１，２２−２）が検出し、２１−１４を停止させると共に論理素子（２１−１１，２１−１２）の出力も停止させる。そのため、カウンタ２３の信号通過数の増加が停止するため、エラーの発生が検出される。この時、カウンタ２３とカウンタ２３’の差が論理ブロック３５内に存在する信号数となり、入力端子３２側から存在する信号数に相当する数の論理素子を通過した論理素子においてエラーが生じたことを特定できる。   The semiconductor integrated circuit of FIG. 8 operates as follows to identify a logic element that has generated an error. For example, a case where the output of the logic element 21-14 is an error will be described. When an error occurs in the logic circuit 21-14 in the first phase side logic circuit, the output becomes (1, 1). This state is detected by the detectors (22-1 and 22-2), and 21-14 is stopped and the output of the logic elements (21-11, 21-12) is also stopped. For this reason, the increase in the number of signal passing through the counter 23 is stopped, and the occurrence of an error is detected. At this time, the difference between the counter 23 and the counter 23 ′ is the number of signals existing in the logic block 35, and an error has occurred in the logic element that has passed the number of logic elements corresponding to the number of signals existing from the input terminal 32 side. Can be identified.

本発明に係る半導体集積回路における論理素子ごとのパイプライン化およびダイナミック回路のリセット時間の隠蔽技術は、高速動作が要求される半導体集積回路全般に適用可能である。   The technology of pipelining each logic element and concealing the reset time of the dynamic circuit in the semiconductor integrated circuit according to the present invention is applicable to all semiconductor integrated circuits requiring high-speed operation.

本発明に係る半導体集積回路を説明する概念図である。It is a conceptual diagram explaining the semiconductor integrated circuit which concerns on this invention. ダイナミック回路の論理回路の例を説明する図である。It is a figure explaining the example of the logic circuit of a dynamic circuit. ダイナミック回路の論理回路の例を説明する図である。It is a figure explaining the example of the logic circuit of a dynamic circuit. ダイナミック回路の論理回路の例を説明する図である。It is a figure explaining the example of the logic circuit of a dynamic circuit. 本発明に係る半導体集積回路がエラーを発生した論理素子を特定するエラー特定手段を説明する概念図である。It is a conceptual diagram explaining an error specifying means for specifying a logic element in which an error has occurred in a semiconductor integrated circuit according to the present invention. 本発明に係る半導体集積回路がエラーを発生した論理素子を特定するエラー特定手段を説明する概念図である。It is a conceptual diagram explaining an error specifying means for specifying a logic element in which an error has occurred in a semiconductor integrated circuit according to the present invention. 本発明に係る半導体集積回路の動作を説明する概念図である。It is a conceptual diagram explaining operation | movement of the semiconductor integrated circuit which concerns on this invention. 本発明に係る半導体集積回路の具体的な回路図の一例である。1 is an example of a specific circuit diagram of a semiconductor integrated circuit according to the present invention. 本発明に係る半導体集積回路のディテクタの回路の具体例である。It is a specific example of the circuit of the detector of the semiconductor integrated circuit which concerns on this invention. 本発明に係る半導体集積回路のディテクタの回路の具体例である。It is a specific example of the circuit of the detector of the semiconductor integrated circuit which concerns on this invention.

符号の説明Explanation of symbols

図面において使用されている符号は、以下の通りである。
１１、１１−１〜１１−５：論理回路
２１、２１−１〜２１−５、２１−１１〜２１−１５：論理素子
２２、２２−１〜２２−７：ディテクタ
２３、２３’：カウンタ
３１、３５：論理ブロック
３２：入力端子
３２’、３３，３３’：出力端子
Ａ１、Ａ２、Ｂ１、Ｂ２：入力端子
Ｘ１、Ｘ２：出力端子
Ｒ：リセット端子
Ｔ１１、Ｔ１２、Ｔ２１、Ｔ２２、Ｔ１１ａ、Ｔ１２ａ、Ｔ１１ｂ、Ｔ１２ｂ、Ｔ２１ａ、Ｔ２２ａ、Ｔ２１ｂ、Ｔ２２ｂ、Ｄ１、Ｄ２：端子 The symbols used in the drawings are as follows.
11, 11-1 to 11-5: logic circuits 21, 21-1 to 21-5, 21-11 to 21-15: logic element 22, 22-1 to 22-7: detector 23, 23 ′: counter 31 35: Logic block 32: Input terminals 32 ′, 33, 33 ′: Output terminals A1, A2, B1, B2: Input terminals X1, X2: Output terminals R: Reset terminals T11, T12, T21, T22, T11a, T12a T11b, T12b, T21a, T22a, T21b, T22b, D1, D2: terminals

Claims (4)

ダイナミック回路の論理回路を持つ複数の論理素子が連結された論理ブロックと、
ハンドシェーク方式で前段の前記論理素子から後段の前記論理素子へ信号を伝送させ、前記論理素子単位で自己同期的なパイプライン動作をさせる信号伝送手段と、
前記論理素子毎の出力信号を確認し、エラーを検知したときにエラーの信号を出力した前記論理素子の動作を停止させるディテクタと、
前記論理素子へ入力する信号数又は前記論理素子が出力する信号数を計測するカウンタと、
前記ディテクタがエラーを検知したときに、前記カウンタを通過した信号数からエラーを発生した前記論理素子を特定するエラー特定手段と、
を備える半導体集積回路。 A logic block in which a plurality of logic elements having a logic circuit of a dynamic circuit are connected;
A signal transmission means for transmitting a signal from the logic element in the previous stage to the logic element in the subsequent stage by a handshake method, and performing a self-synchronous pipeline operation in units of the logic elements;
A detector for checking an output signal for each logic element and stopping an operation of the logic element that has output an error signal when an error is detected;
A counter for measuring the number of signals input to the logic element or the number of signals output by the logic element;
When the detector detects an error, error specifying means for specifying the logic element that has generated an error from the number of signals that have passed through the counter; and
A semiconductor integrated circuit comprising: 前記カウンタは、前記論理ブロックの入力端と出力端に配置されていることを特徴とする請求項１に記載の半導体集積回路。   The semiconductor integrated circuit according to claim 1, wherein the counter is arranged at an input end and an output end of the logic block. 前記論理素子のそれぞれは、第一相側と第二相側で交互に動作する並列関係にある同一の前記論理回路を持ち、非動作時に前記論理回路をリセットし、
前記信号伝送手段は、前記論理素子の第一相側の前記論理回路から出力された信号を後段の前記論理素子の第一相側の前記論理回路に結合し、前記論理素子の第二相側の前記論理回路から出力された信号を後段の前記論理素子の第二相側の前記論理回路に結合することを特徴とする請求項１又は２に記載の半導体集積回路。 Each of the logic elements has the same logic circuit in a parallel relationship that operates alternately on the first phase side and the second phase side, and resets the logic circuit when not operating,
The signal transmission means couples the signal output from the logic circuit on the first phase side of the logic element to the logic circuit on the first phase side of the logic element in the subsequent stage, and outputs the second phase side of the logic element. 3. The semiconductor integrated circuit according to claim 1, wherein a signal output from the logic circuit is coupled to the logic circuit on the second phase side of the logic element in the subsequent stage. 前記論理素子が持つ第一相側と第二相側の前記論理回路は、一方が信号処理中に他方がリセット動作を行うことを特徴とする請求項３に記載の半導体集積回路。   4. The semiconductor integrated circuit according to claim 3, wherein one of the logic circuits on the first phase side and the second phase side of the logic element performs a reset operation while one of the logic circuits performs signal processing.
JP2008319877A 2008-12-16 2008-12-16 Semiconductor integrated circuit Expired - Fee Related JP5234957B2 (en)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008319877A JP5234957B2 (en) 2008-12-16 2008-12-16 Semiconductor integrated circuit
PCT/JP2009/070601 WO2010071063A1 (en) 2008-12-16 2009-12-09 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008319877A JP5234957B2 (en) 2008-12-16 2008-12-16 Semiconductor integrated circuit

Publications (2)

Publication Number Publication Date
JP2010147580A JP2010147580A (en) 2010-07-01
JP5234957B2 true JP5234957B2 (en) 2013-07-10

Family

ID=42268734

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008319877A Expired - Fee Related JP5234957B2 (en) 2008-12-16 2008-12-16 Semiconductor integrated circuit

Country Status (2)

Country Link
JP (1) JP5234957B2 (en)
WO (1) WO2010071063A1 (en)

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6095643A (en) * 1983-10-28 1985-05-29 Fujitsu Ltd Multistage operating pipeline diagnosing system
JPS6429927A (en) * 1987-07-24 1989-01-31 Advantest Corp Pipeline system arithmetic circuit
JP3076044B2 (en) * 1988-07-27 2000-08-14 日本電気株式会社 Error information storage method for pipeline

Also Published As

Publication number Publication date
WO2010071063A1 (en) 2010-06-24
JP2010147580A (en) 2010-07-01

Similar Documents

Publication Publication Date Title
US5784383A (en) Apparatus for identifying SMP bus transfer errors
JP5234957B2 (en) Semiconductor integrated circuit
JPH0375834A (en) Apparatus and method of sequentially correcting parity
US10401419B2 (en) Failure detection circuit, failure detection system and failure detection method
JP3217993B2 (en) Parity check circuit
JPS62293441A (en) Data outputting system
WO2008026283A1 (en) Clock monitoring circuit, information processing apparatus and clock monitoring method
Chen et al. Incorporating signature-monitoring technique in VLIW processors
JP5104690B2 (en) Fault detection circuit
JP2606160B2 (en) Failure detection method for parity check circuit
SU959086A1 (en) Device for two-computer complex diagnostics
JP3179367B2 (en) Failure detection method for asynchronous data transfer equipment
RU2524854C1 (en) Device for detecting and correcting errors in parallel highway
US7996701B2 (en) Automated clock relationship detection
JPS588351A (en) Operation test circuit
JP2000261416A (en) Duplex data transfer circuit
JPS63281539A (en) Error data generating circuit
JPH08105940A (en) Diagnostic device, diagnosed device, and electronic device including these
JPH11284605A (en) Information processing system and its serial communication method
JP2003344491A (en) Test circuit and test method for semiconductor device
Stroud Merging BIST and Concurrent Fault Detection
JPH05127933A (en) Fault detection circuit
JPS62133534A (en) Lsi for data processor
JPH0198033A (en) Detecting circuit for data error
JPS60112155A (en) Discrimination system of trouble

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20111012

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20130312

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20130322

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20160405

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees