JP5231931B2 - PLL circuit - Google Patents
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Description
本発明は、PLL回路に関する。 The present invention relates to a PLL circuit.
近年、光ディスクなどの記録媒体(例えばCD−R、DVD−R/RW)に対してデータの書き込み及び読み出しを行う情報記録装置は、記録媒体の回転同期信号を得て、それを基に同期クロックを抽出し、これをデータ記録処理時の記録クロックとしている。一般に、このような周期クロックの抽出のためにはPLL(Phase Locked Loop)回路が用いられている。 2. Description of the Related Art In recent years, information recording apparatuses that write and read data to and from a recording medium such as an optical disk (for example, CD-R, DVD-R / RW) obtain a rotation synchronization signal of the recording medium and use the synchronization clock as a basis Is used as a recording clock during data recording processing. In general, a PLL (Phase Locked Loop) circuit is used to extract such a periodic clock.
特許文献1には、特許文献1の図1に示すように、VCO特性自動可変PLL回路が記載されている。そのPLL回路では、位相比較器2が、入力端子1から入力された基準入力と分周器6から帰還された出力クロックとの位相を比較し、その誤差信号を直流増幅器3へ供給する。直流増幅器3は、供給された誤差信号を増幅して低域濾波器4へ供給する。低域濾波器4は、供給された誤差信号から不要周波数成分を濾波して電圧制御発振器11へ供給する。電圧制御発振器11は、供給された誤差信号に応じて、選択されたVCO特性に基づいた周波数の出力クロックを発振して分周器6へ供給する。分周器6は、供給された出力クロックを分周して出力端子7より出力するとともに位相比較器2へ帰還する。
Patent Document 1 describes a VCO characteristic automatic variable PLL circuit as shown in FIG. In the PLL circuit, the
ここで、特許文献1における電圧制御発振器11は、特許文献1の図2に示すように、所望の周波数範囲を満たすように、異なる複数のVCO特性を有する。特許文献1には、この複数のVCO特性のうちのいずれかを選択することが記載されている。 Here, as shown in FIG. 2 of Patent Document 1, the voltage controlled oscillator 11 in Patent Document 1 has a plurality of different VCO characteristics so as to satisfy a desired frequency range. Patent Document 1 describes selecting one of the plurality of VCO characteristics.
具体的には、特許文献1の図1に示すPLL回路では、上限電圧比較器15及び下限電圧比較器16が、低域濾波器4により濾波された誤差信号が特許文献1の図2に示す上限電圧から下限電圧の範囲内であるか比較判定する。上限電圧比較器15及び下限電圧比較器16は、その判定信号をVCO特性切替器17へ供給する。VCO特性切替器17は、誤差信号が特許文献1の図2に示す上限電圧から下限電圧の範囲内の点Aである場合、VCO特性を切り替えない。VCO特性切替器17は、誤差信号が特許文献1の図2に示す上限電圧以上の点Bである場合、選択されていたVCO特性より制御電圧に対する発振周波数の高いVCO特性へ切り替える。VCO特性切替器17は、誤差信号が特許文献1の図2に示す下限電圧以下の点Dである場合、選択されていたVCO特性より制御電圧に対する発振周波数の低いVCO特性へ切り替える。
Specifically, in the PLL circuit shown in FIG. 1 of Patent Document 1, the upper limit voltage comparator 15 and the lower limit voltage comparator 16 show that the error signal filtered by the low-
これにより、特許文献1によれば、誤差信号に応じて、自動的に最適なVCO特性に切り替えて制御することができるとされている。 Thus, according to Patent Document 1, it is possible to automatically switch to the optimum VCO characteristic according to the error signal.
また、特許文献2には、特許文献2の図3に示すように、荷電ポンプフェーズロックループ300が記載されている。この荷電ポンプフェーズロックループ300では、通常のPLL動作時に、位相/周波数検出器(PFD)302が、入力信号FINの位相を帰還信号FFBの位相と比較する。PFD302は、比較した結果に応じて、アップ信号Uとダウン信号Dとのいずれかのエラー信号を生成して荷電ポンプ304へ供給する。荷電ポンプ304は、エラー信号がアップ信号及びダウン信号のいずれであったかによって、ループフィルタ306のキャパシタに荷電を与えるかキャパシタから荷電を奪い、ループフィルタ電圧VLFを発生させる。ループフィルタ306は、ループフィルタ電圧VLFを、オンしたスイッチSW1経由で電圧制御発振器308へ供給する。電圧制御発振器308は、供給されたループフィルタ電圧VLFに対して、選択されたVCO動作曲線により決められる内部信号FOSCを生成して出力する。
Further, in
ここで、特許文献2の図3に示す電圧制御発振器308は、特許文献2の図1に示す電圧制御発振器108と同様に、特許文献2の図2の図2に示すような多くのVCO動作曲線を有している。特許文献2には、特殊なデジタル制御入力値Nを用いて、多くのVCO動作曲線における1つのVCO動作曲線を選択(トリミング)することが記載されている。
Here, the voltage controlled oscillator 308 shown in FIG. 3 of
具体的には、特許文献2の図3に示す荷電ポンプフェーズロックループ300では、自動トリミング時に、スイッチSW1が開であり、スイッチSW2が閉である。電圧制御発振器308には、ループフィルタ電圧VLFの代わりに基準電圧VREFが供給される。荷電ポンプ304は、ループフィルタ電圧VLFを状態マシン316へ供給する。状態マシン316は、デジタル制御入力値Nを逐次選択して電圧制御発振器308へ供給することにより、異なるVCO動作曲線を逐次選択する。状態マシン316は、ループフィルタ電圧VLFが適切な静止電圧(接地あるいはVDDのいずれか)に収束したことを検出する。これにより、状態マシン316は、入力信号FINの周波数のすぐ上及びすぐ下の中央周波数を有する2つのVCO動作曲線を特定し、特定した2つのVCO動作曲線の1つを、通常のPLL動作時に用いるために選択する。
Specifically, in the charge pump phase-locked
これにより、特許文献2によれば、適切なVCO動作曲線を自動的に選択することができるとされている。
ここで、位相比較器、チャージポンプ回路、ローパスフィルタ、電圧制御発振器(VCO回路)及び分周回路を備えたPLL回路を考える。このPLL回路のループ特性は、構成する回路のゲイン特性及び周波数特性により決まり、これらを適切に設計することにより、位相がロックするまでのロックイン時間やジッタなどの特性を所望のものとする。このPLL特性におけるゲイン特性に関しては、特にVCO回路のゲイン特性が支配的となる。 Here, a PLL circuit including a phase comparator, a charge pump circuit, a low-pass filter, a voltage controlled oscillator (VCO circuit), and a frequency divider circuit is considered. The loop characteristics of the PLL circuit are determined by the gain characteristics and frequency characteristics of the circuit to be configured, and by appropriately designing them, characteristics such as a lock-in time and a jitter until the phase is locked are made desirable. Regarding the gain characteristic in the PLL characteristic, the gain characteristic of the VCO circuit is particularly dominant.
VCO回路のゲイン特性(制御電圧−発振周波数特性)は、電源電圧、製造プロセスのばらつきにより変動する。VCO回路が高いゲインを有するときには、VCO回路に入力される制御電圧に外来ノイズが重畳することによる発振周波数の変動が大きくなり、ジッタが増大してしまう。また、VCO回路が低いゲインを有するときには、電源電圧や回路構成によって決まる制御電圧の設定可能範囲の上限値でも、VCO回路から出力される信号の発振周波数が所望の周波数に達しない場合がある。このように、設計値に対してVCO回路のゲインがばらつくと、ジッタが増大したり、ロックイン時間が増加したりして、PLL特性が所望のものにならないことがある。 The gain characteristic (control voltage-oscillation frequency characteristic) of the VCO circuit varies due to variations in power supply voltage and manufacturing process. When the VCO circuit has a high gain, the fluctuation of the oscillation frequency due to the external noise superimposed on the control voltage input to the VCO circuit increases, and the jitter increases. Further, when the VCO circuit has a low gain, the oscillation frequency of the signal output from the VCO circuit may not reach a desired frequency even with the upper limit value of the control voltage setting range determined by the power supply voltage and the circuit configuration. As described above, if the gain of the VCO circuit varies with respect to the design value, the jitter may increase or the lock-in time may increase, and the PLL characteristics may not be desired.
特許文献1には、特許文献1の図8及び図9に示すように、ロック時のVCO回路への制御電圧に対して、所望の周波数範囲の上限電圧と下限電圧との範囲におけるゲインのばらつきが許容される。これにより、補正したVCO回路のゲインがある程度のばらつきを有したままとなり、PLL特性が所望の特性にならない可能性がある。 In Patent Document 1, as shown in FIGS. 8 and 9 of Patent Document 1, gain variation in a range between an upper limit voltage and a lower limit voltage in a desired frequency range with respect to a control voltage to the VCO circuit at the time of locking. Is acceptable. As a result, there is a possibility that the gain of the corrected VCO circuit remains with some variation and the PLL characteristic does not become a desired characteristic.
また、特許文献2には、上記のように、多くのVCO動作曲線における1つのVCO動作曲線を選択することが記載されている。この予め用意された多くのVCO動作曲線のうちに、ゲイン特性がばらつくことなどにより、所望のPLL特性に対応したVCO動作曲線が存在しない場合がある。この場合、多くのVCO動作曲線における1つのVCO動作曲線を選択しても、PLL特性が所望の特性にならない可能性がある。
また、特許文献2には、多くの動作曲線のうち、ループフィルタ電圧VLFが静止電圧(接地あるいはVDDのいずれか)に収束するような1つの動作曲線を選択することが記載されている。この場合、特許文献2の電圧制御発振器308には、自動トリミングが行われた後における通常のPLL動作時に、自動トリミング時と異なる電圧が入力されるので、PLL回路が所望の特性で動作しない可能性がある。
本発明の目的は、PLL回路におけるPLL応答特性を、参照電圧に応じた所望の特性にすることにある。 An object of the present invention is to make a PLL response characteristic in a PLL circuit a desired characteristic according to a reference voltage.
本発明の1つの側面に係るPLL回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するPLL回路であって、前記生成部から出力された前記制御電圧が前記発振部へ入力される第1の状態と、参照電圧が前記発振部へ入力される第2の状態とを切り替える切り替え部と、前記第2の状態において、前記生成部から出力された前記制御電圧と前記参照電圧とを比較し、前記生成部から出力される制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部とを備えたことを特徴とする。 A PLL circuit according to one aspect of the present invention includes an oscillation unit that generates an internal signal by oscillating at a frequency according to an input voltage, and a frequency divider that generates a divided signal by dividing the internal signal. A phase comparison unit that compares the phase of the reference signal input from the outside with the phase of the frequency division signal received from the frequency division unit, and outputs a phase error signal according to the comparison result; A PLL circuit having a generation unit that generates a control voltage based on an error signal, wherein the control voltage output from the generation unit is input to the oscillation unit, and a reference voltage is A switching unit that switches between a second state input to the oscillation unit, and the control voltage output from the generation unit in the second state is compared with the reference voltage and output from the generation unit The control voltage is equal to the reference voltage So as to, characterized in that a correcting unit for correcting the frequency oscillated in the oscillation portion with respect to the voltage input to the oscillating unit.
本発明によれば、PLL回路におけるPLL応答特性を、参照電圧に応じた所望の特性にすることができる。 According to the present invention, the PLL response characteristic in the PLL circuit can be set to a desired characteristic according to the reference voltage.
本発明の第1実施形態に係るPLL(Phase Locked Loop)回路100を、図1を用いて説明する。図1は、本発明の第1実施形態に係るPLL回路100の構成を示す図である。
A PLL (Phase Locked Loop)
PLL回路100は、外部から入力される基準信号rclkに対して特定の位相関係にある内部信号oclkを生成する。PLL回路100は、分周部60、位相比較部10、生成部20、切り替え部40、発振部30、及び補正部50を備える。
The
分周部60は、内部信号oclkを分周して分周信号iclkを生成する。分周部60は、分周回路107を含む。分周回路107は、内部信号oclkに対して、予め指定された分周数により分周を行い、分周信号iclkを生成して位相比較部10へ帰還する。
The
位相比較部10は、外部から受けた基準信号rclkの位相と分周部60から受けた分周信号iclkの位相とを比較し、比較結果に応じた位相誤差信号を出力する。位相比較部10は、位相比較器(PC)101を含む。位相比較器101は、基準信号rclkと分周信号iclkとの位相差に応じた位相誤差信号を生成部20へ出力する。
The
生成部20は、位相誤差信号に基づいて、制御電圧を生成する。生成部20は、チャージポンプ回路(CP)102及びローパスフィルタ(LPF)103を含む。
The
チャージポンプ回路102は、位相比較器101から出力された位相誤差信号を受ける。チャージポンプ回路102は、容量を含み、位相誤差信号に基づいて、その容量を充電又は放電することによりチャージポンプ電流を生成する。チャージポンプ回路102は、生成したチャージポンプ電流をローパスフィルタ103へ出力する。
The
ローパスフィルタ103は、チャージポンプ回路102から出力されたチャージポンプ電流を受ける。ローパスフィルタ103は、受けたチャージポンプ電流を平滑化することにより、制御電圧Vcntを生成する。ローパスフィルタ103は、生成した制御電圧Vcntを切り替え部40及び補正部50へ出力する。
The
切り替え部40は、生成部20から出力された制御電圧Vcntが発振部30へ入力される第1の状態と、参照電圧Vrefが発振部30へ入力される第2の状態とを切り替える。切り替え部40は、第1の制御スイッチ104及び第2の制御スイッチ105を含む。
The switching
第1の制御スイッチ104は、生成部20と発振部30との導通をオンオフする。第2の制御スイッチ105は、参照電圧Vrefと発振部30との導通をオンオフする。これにより、切り替え部40は、第1の制御スイッチ104をオン(導通状態に)させ第2の制御スイッチ105をオフ(非導通状態に)させることにより第1の状態に切り替える。切り替え部40は、第1の制御スイッチ104をオフ(非導通状態に)させ第2の制御スイッチ105をオン(導通状態に)させることにより第2の状態に切り替える。
The
発振部30は、入力された電圧に応じた周波数foで発振することにより、内部信号oclkを生成する。発振部30は、電圧制御発振器106を含む。
The
電圧制御発振器106は、切り替え部40により第2の状態に切り替えられた際に、参照電圧Vrefを受ける。電圧制御発振器106は、受けた参照電圧Vrefに応じた周波数fo(図2参照)で発振することにより、内部信号oclkを生成する。電圧制御発振器106は、内部信号oclkを分周部60へ出力する。
The voltage controlled
補正部50は、切り替え部40により第2の状態に切り替えられた際に、生成部20から出力される制御電圧Vcntが参照電圧Vrefに等しくなるように、発振部30のゲインを補正する。ここで、ゲインは、発振部30に入力された電圧に対する発振部30における発振する周波数の特性である。補正部50は、ゲイン補正回路110を含む。
The
ゲイン補正回路110は、生成部20から出力された制御電圧Vcntと参照電圧Vrefとを比較することにより、発振部30のゲインを連続的に補正する。
The
具体的には、ゲイン補正回路110は、制御電圧Vcntが参照電圧Vrefより低い場合、発振部30のゲインが下がるように、発振部30のゲインを補正する。すなわち、ゲイン補正回路110は、発振部30の発振周波数foが基準値より高い(例えば、図2に示すfh>ft)場合、発振部30のゲインが下がるように、発振部30のゲインを補正する。
Specifically, the
ゲイン補正回路110は、制御電圧Vcntが参照電圧Vrefより高い場合、発振部30のゲインが上がるように、発振部30のゲインを補正する。すなわち、ゲイン補正回路110は、発振部30の発振周波数foが基準値より低い(例えば、図2に示すfl<ft)場合、発振部30のゲインが上がるように、発振部30のゲインを補正する。
The
また、電圧制御発振器106は、切り替え部40により第1の状態に切り替えられた際に、生成部20から出力された制御電圧Vcntを受ける。電圧制御発振器106は、そのゲインが補正された状態で、受けた制御電圧Vcntに応じた周波数foで発振することにより、内部信号oclkを生成する。電圧制御発振器106は、内部信号oclkを外部へ出力するとともに分周部60へ出力する。
The voltage controlled
このように、電圧制御発振器106のゲインは、生成部20から出力される制御電圧Vcntが参照電圧Vrefに等しくなるように連続的に補正される。これにより、第2の状態において、電圧制御発振器106のゲイン特性を、参照電圧Vrefに応じた所望の特性にすることができる。
In this way, the gain of the voltage controlled
また、電圧制御発振器106は、第2の状態において参照電圧Vrefが入力された状態で生成部20から参照電圧Vrefに等しい値の制御電圧Vcntが出力されるための内部信号oclkを生成するように、そのゲインが補正される。これにより、第2の状態における電圧制御発振器106のゲイン補正が行われた後の第1の状態において、第2の状態と同じ電圧が電圧制御発振器106へ入力されるようにすることができる。これにより、補正された後の状態において、PLL回路が参照電圧Vrefに応じた所望の特性で動作するようになる。
Further, the voltage controlled
すなわち、PLL回路におけるPLL特性を、参照電圧に応じた所望の特性にすることができる。なお、PLL動作とは、分周部60で生成される分周信号iclkの周波数および位相が、基準信号rclkの周波数及び位相と一致するようにフィードバック制御されることを指す。
That is, the PLL characteristic in the PLL circuit can be set to a desired characteristic corresponding to the reference voltage. Note that the PLL operation means that feedback control is performed so that the frequency and phase of the frequency-divided signal iclk generated by the
次に、ゲイン補正回路110によるゲイン補正動作を、図2を用いて説明する。図2は、電圧制御発振器106の制御電圧Vcntに対する内部信号oclkの周波数foのゲイン特性の一例を示す図である。ここで、ゲインは、図2における周波数特性を示す直線の傾きで表される。
Next, the gain correction operation by the
図2は、電圧制御発振器106のゲインがTYP(標準)条件である場合に、制御電圧Vcntが参照電圧Vrefに等しいときに、発振周波数が基準値ftとなることを示している。ここで、TYP条件とは、電源電圧が標準値であり、製造プロセスのばらつきにより変動する電圧制御発振器106の構成素子の特性が標準的な場合である。また、この基準値ftは、理想的な基準信号rclkの周波数を、分周回路107の分周数で逓倍した周波数である。ここで、電源電圧変動や製造プロセスのばらつきにより、電圧制御発振器106のゲインが高い場合には、電圧制御発振器106に参照電圧Vrefが入力されると、発振周波数が基準値ftより高いfhとなる。同様に、ゲインが低い場合には、電圧制御発振器106に参照電圧Vrefが入力されると、発振周波数が基準値ftより低いflとなる。
FIG. 2 shows that the oscillation frequency becomes the reference value ft when the control voltage Vcnt is equal to the reference voltage Vref when the gain of the voltage controlled
本実施形態のPLL回路は、電圧制御発振器106のゲインばらつきに対して、TYP条件におけるゲイン特性からずれた分を、ゲイン補正回路110からのゲイン補正信号によって、TYP条件のゲイン特性になるように補正するものである。
The PLL circuit according to the present embodiment causes the gain variation of the voltage controlled
このゲイン補正動作を行うときには、第1の制御スイッチ104はオフ状態、第2の制御スイッチ105はオン状態となる。したがって、電圧制御発振器106には参照電圧Vrefが入力され、電圧制御発振器106の有するゲイン特性によって決まる発振周波数を出力する。
When this gain correction operation is performed, the
ここで、ゲイン特性がTYP条件より高い場合、発振周波数が基準値ftより高いfhとなる。このため、ローパスフィルタ103の制御電圧Vcntは、ゲイン補正回路110により発振周波数を下げようとする動作が行われることにより、参照電圧Vrefより低い値から参照電圧Vrefに近づくように上げられる。
Here, when the gain characteristic is higher than the TYP condition, the oscillation frequency becomes fh higher than the reference value ft. Therefore, the control voltage Vcnt of the low-
一方、ゲイン特性がTYP条件より低い場合、発振周波数が基準値ftより低いflとなる。このため、ローパスフィルタ103の制御電圧Vcntは、ゲイン補正回路110により発振周波数を上げようとする動作が行われることにより、参照電圧Vrefより高い値から参照電圧Vrefに近づくように下げられる。
On the other hand, when the gain characteristic is lower than the TYP condition, the oscillation frequency becomes fl lower than the reference value ft. For this reason, the control voltage Vcnt of the low-
このように、ゲイン補正回路110は、ローパスフィルタ103から出力された制御電圧Vcntと参照電圧Vrefとを比較して、両者の差分に応じて電圧制御発振器106のゲイン補正を行う。このゲイン補正動作を、制御電圧Vcntと参照電圧Vrefとの差が無くなるまでゲイン補正回路110が行うことで、電圧制御発振器106のゲインをTYP時のものに合わせ込めることとなる。
As described above, the
このゲイン補正動作を行った後、第1の制御スイッチ104をオン状態、第2の制御スイッチ105をオフ状態として、TYP時のゲインを有する電圧制御発振器106にて通常のPLL回路動作を行うことが可能となる。
After performing this gain correction operation, the
また、本実施形態のPLL回路では、ゲイン補正期間を設けても、ロックイン時間を短くすることができる。ここで、回路を起動して、ゲイン補正動作を開始する前に、第1の制御スイッチ104及び第2の制御スイッチ105をオン状態とする。これにより、ゲイン補正動作を開始する前に、ローパスフィルタ103の制御電圧Vcntに、初期電圧として参照電圧Vrefを与えることができる。
In the PLL circuit of this embodiment, the lock-in time can be shortened even if a gain correction period is provided. Here, before starting the gain correction operation by starting the circuit, the
仮に、この初期電圧が与えられていない場合、制御電圧Vcntは、例えばGND電位から、ローパスフィルタ103で設定している時定数でゆっくりと立ち上がってくるため、この電圧がVref電圧近傍となるまでに多くの時間を要する。
If this initial voltage is not given, the control voltage Vcnt rises slowly, for example, from the GND potential with the time constant set by the low-
それに対して、本実施形態では、初期電圧としてVref電圧が与えられることにより、GND電位からVref電圧まで立ち上がるための時間を短縮できる。 On the other hand, in this embodiment, the Vref voltage is given as the initial voltage, so that the time required for rising from the GND potential to the Vref voltage can be shortened.
したがって、本実施形態においては、電圧制御発振器のゲインが、電源電圧、製造プロセスのばらつきにより変動した場合でも、ゲイン補正を行うことで所望のPLL応答特性を得られるとともに、安定なPLLループ特性を得ることができる。また、ゲイン補正期間を設けても、ロックイン時間を短くすることができる。 Therefore, in this embodiment, even when the gain of the voltage controlled oscillator fluctuates due to variations in the power supply voltage and the manufacturing process, a desired PLL response characteristic can be obtained by performing gain correction, and a stable PLL loop characteristic can be obtained. Can be obtained. Even if a gain correction period is provided, the lock-in time can be shortened.
本発明の第2実施形態に係るPLL回路100iを、図3を用いて説明する。図3は、本発明の第2実施形態に係るPLL回路100iの構成を示す図である。以下では、第1実施形態と異なる部分を中心に説明する。 A PLL circuit 100i according to a second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a diagram showing a configuration of a PLL circuit 100i according to the second embodiment of the present invention. Below, it demonstrates centering on a different part from 1st Embodiment.
PLL回路100iは、発振部30i及び補正部50iを備える。
The PLL circuit 100i includes an oscillation unit 30i and a
発振部30iは、電圧制御発振器106iを含む。電圧制御発振器106iは、NMOSトランジスタ1065i、負荷素子1066i、リングオシレータ1062i、カレントミラー回路1063i、及びカレントミラー回路1064iを含む。
The oscillation unit 30i includes a voltage controlled oscillator 106i. The voltage controlled oscillator 106i includes an NMOS transistor 1065i, a
NMOSトランジスタ1065i(入力トランジスタ)は、第1の状態において生成部20から出力された制御電圧Vcntがゲートに入力され、第2の状態において参照電圧Vrefがゲートに入力される。NMOSトランジスタ1065iは、負荷素子1066i及び後述のMOSトランジスタ115とともにソースフォロワ動作を行うことにより、ゲートに入力された電圧に対する所定のゲインを決めるためのドレイン電流をソース・ドレイン間に流す。
In the NMOS transistor 1065i (input transistor), the control voltage Vcnt output from the
このドレイン電流は、PMOSトランジスタで構成されたカレントミラー回路1063iと、NMOSトランジスタで構成されたカレントミラー回路1064iとにより、折り返されてリングオシレータ1062iへ供給される。すなわち、カレントミラー回路1063iとカレントミラー回路1064iとは、それぞれ、NMOSトランジスタ1065iのドレインを流れる電流に応じた電流を流す。
This drain current is turned back and supplied to the
リングオシレータ1062iは、奇数段のインバータを縦列接続(図示は3段の場合)したものである。リングオシレータ1062iは、カレントミラー回路1063iとカレントミラー回路1064iとにより流された電流を受けて、受けた電流の大きさに応じた周波数で発振する。リングオシレータ1062iは、その各インバータへ供給される駆動電流の大きさにより、発振周波数が制御されるものである。
The
すなわち、NMOSトランジスタ1065iのソース1061iは、流されるドレイン電流の電流の大きさにより、NMOSトランジスタ1065iのゲートに入力される制御電圧Vcntに対するリングオシレータ1062iの発振周波数の割合を決定する。すなわち、NMOSトランジスタ1065iのソース1061iは、流されるドレイン電流の電流の大きさにより、発振部30iのゲインを決定する。具体的には、NMOSトランジスタ1065iのソース1061iは、負荷素子1066iに接続されている。発振部30iのゲインは、NMOSトランジスタ1065iのソース1061iに流される電流の大きさが減少することにより下がり、NMOSトランジスタ1065iのソース1061iに流される電流の大きさが増加することにより上がる。
That is, the source 1061i of the NMOS transistor 1065i determines the ratio of the oscillation frequency of the
補正部50iは、ゲイン補正回路110iを含む。ゲイン補正回路110iは、比較器(電圧比較部)111、フリップフロップ(保持部)112、アップダウンカウンタ(制御値保持部)113、D/A変換器(DAC、D/A変換部)114、及び、MOSトランジスタ115を含む。
The
比較器111には、ローパスフィルタ103の制御電圧Vcntと参照電圧Vrefとが入力される。比較器111は、参照電圧Vrefに対して制御電圧Vcntが高い場合にハイレベルを出力して、制御電圧Vcntが低い場合にローレベルを出力する。すなわち、比較器111は、生成部20から受けた制御電圧Vcntと参照電圧Vrefとを比較し、比較結果に応じた電圧誤差信号を出力する。
The
フリップフロップ112は、比較器111から出力された電圧誤差信号が入力され、基準クロックclockに同期して電圧誤差信号を一時的に保持(記憶)する。
The flip-
アップダウンカウンタ113は、フリップフロップ112から出力された電圧誤差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する。なお、初期状態において、アップダウンカウンタ113は、初期のデジタル制御値を保持している。
The up / down counter 113 changes the held digital control value in accordance with the voltage error signal output from the flip-
具体的には、アップダウンカウンタ113は、制御電圧Vcntが参照電圧Vrefより高いことが電圧誤差信号により示されている場合、すなわち、電圧誤差信号がハイレベルである場合、保持しているデジタル制御値をカウントアップする。アップダウンカウンタ113は、カウントアップされたデジタル制御値を保持する。 Specifically, the up / down counter 113 holds digital control when the voltage error signal indicates that the control voltage Vcnt is higher than the reference voltage Vref, that is, when the voltage error signal is at a high level. Count up the value. The up / down counter 113 holds the counted digital control value.
また、アップダウンカウンタ113は、制御電圧Vcntが参照電圧Vrefより低いことが電圧誤差信号により示されている場合、すなわち、電圧誤差信号がローレベルである場合、保持しているデジタル制御値をカウントダウンする。アップダウンカウンタ113は、カウントダウンされたデジタル制御値を保持する。 The up / down counter 113 counts down the held digital control value when the voltage error signal indicates that the control voltage Vcnt is lower than the reference voltage Vref, that is, when the voltage error signal is at a low level. To do. The up / down counter 113 holds the digital control value counted down.
D/A変換器114は、変更されたデジタル制御値をアップダウンカウンタ113から受ける。D/A変換器114は、受けたデジタル制御値をD/A変換することにより、アナログ制御値を生成する。
The D /
MOSトランジスタ115は、D/A変換器114から出力されたアナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインがNMOSトランジスタ1065iのソース1061iに接続されている。
In the
具体的には、MOSトランジスタ115は、カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が低くなる、すなわちその相互コンダクタンスgmが高くなる(増大する)。これにより、MOSトランジスタ115は、NMOSトランジスタ1065iのソース1061iに流される電流の大きさを増加させる。
Specifically, when an analog control value corresponding to the counted-up digital control value is input to the gate of the
また、MOSトランジスタ115は、カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が高くなる、すなわちその相互コンダクタンスgmが低くなる(減少する)。これにより、MOSトランジスタ115は、NMOSトランジスタ1065iのソース1061iに流される電流の大きさを減少させる。
In addition, when an analog control value corresponding to the counted-down digital control value is input to the gate of the
ところで、NMOSトランジスタ1065iの相互コンダクタンスgmは、そのゲート端子に入力されるアナログ電圧により連続的に制御できるが、D/A変換器114から出力されるアナログ制御値は離散値となる。したがって、D/A変換器114の分解能を十分に高くすることによって、実用上問題にならない程度に、電圧制御発振器106iのゲインを連続的に制御することが可能となる。
Meanwhile, the mutual conductance gm of the NMOS transistor 1065i can be continuously controlled by an analog voltage input to the gate terminal thereof, but the analog control value output from the D /
次に、ゲイン補正動作における電圧制御発振器106iのゲインがTYPである場合(図2に示すゲイン:TYPの場合)の動作を説明する。 Next, the operation in the case where the gain of the voltage controlled oscillator 106i in the gain correction operation is TYP (gain: TYP shown in FIG. 2) will be described.
このゲイン補正動作を行うときには、第1の制御スイッチ104がオフした状態、第2の制御スイッチ105がオンした状態とする。ここで、アップダウンカウンタ113は、初期のデジタル制御値をD/A変換器114へ出力する。D/A変換器114は、初期のデジタル制御値をD/A変換することにより、初期のアナログ制御値を生成する。その結果、ゲイン補正用のMOSトランジスタ115のゲートには、初期のアナログ制御値に応じた電圧が入力されている。これにより、ゲイン補正用のMOSトランジスタ115のgm値が固定値(初期値)となり、このgm値と負荷素子1066iの抵抗値とにより電圧制御発振器106iの初期ゲインが設定される。この初期ゲインは、TYP条件において、電圧制御発振器106iへ参照電圧Vrefが入力されたときに、発振周波数がftとなるように設定される。ゲインがTYP条件において、ローパスフィルタ103の制御電圧Vcntは参照電圧Vrefとほぼ一致するため、比較器111の出力は、ハイレベルとローレベルとを同じ割合で繰り返す。したがって、アップダウンカウンタ113は、初期値をセンタ値としてカウントアップとカウントダウンとを繰り返し、平均すると初期値と同じ値となる。このため、電圧制御発振器106iのゲインは初期ゲインから変化しない。
When this gain correction operation is performed, the
次に、ゲイン補正動作における電圧制御発振器106iのゲインがTYP時より高い場合(図2に示すゲイン:HIGHの場合)の動作を説明する。 Next, an operation when the gain of the voltage controlled oscillator 106i in the gain correction operation is higher than that at the time of TYP (gain shown in FIG. 2: HIGH) will be described.
ここで、電圧制御発振器106iに参照電圧Vrefが入力されているため、発振周波数は基準値ftより高いfhとなる(図2参照)。このとき、ローパスフィルタ103から出力される制御電圧Vcntは、参照電圧Vrefよりも低い電圧となる。これにより、比較器111はローレベルをフリップフロップ112へ出力する。フリップフロップ112は、基準クロックclockに同期してローレベルをアップダウンカウンタ113へ出力する。したがって、アップダウンカウンタ113は、保持しているデジタル制御値(例えば、初期のデジタル制御値)をカウントダウンする。その後、適当なタイミングで、そのアップダウンカウンタ113のカウント値を、D/A変換器114によりD/A変換する。このとき、ゲイン補正用のMOSトランジスタ115は、ゲート電圧が初期電圧値に対して低くなるため、gm値が小さくなる。ここで、電圧制御発振器106iのゲインは、バイアス電流設定抵抗値とgm値との並列抵抗値で設定される。この並列抵抗値が大きくなり、結果として、電圧制御発振器106iのゲインが下がる。したがって、電圧制御発振器106iの発振周波数が下げられ、制御電圧Vcntは参照電圧Vrefに近づく。この動作を繰り返すことにより、制御電圧Vcntを参照電圧Vrefと一致させ、ゲインをTYP時のものに合わせ込めることとなる。
Here, since the reference voltage Vref is input to the voltage controlled oscillator 106i, the oscillation frequency becomes fh higher than the reference value ft (see FIG. 2). At this time, the control voltage Vcnt output from the
次に、ゲイン補正動作における電圧制御発振器106iのゲインがTYP時より低い場合(図2に示すゲイン:LOWの場合)の動作を説明する。 Next, the operation when the gain of the voltage controlled oscillator 106i in the gain correction operation is lower than that at the time of TYP (the gain shown in FIG. 2 is LOW) will be described.
ここで、発振周波数は基準値ftより低いflとなる。このとき、制御電圧Vcntは参照電圧Vrefよりも高い電圧となる。これにより、比較器111はハイレベルを出力し、フリップフロップ112は基準クロックclockに同期してハイレベルを出力する。したがって、アップダウンカウンタ113は、保持しているデジタル制御値(例えば、初期のデジタル制御値)をカウントアップする。D/A変換後のゲイン補正用のMOSトランジスタ115のゲート電圧は初期電圧値に対して高くなる。その結果、MOSトランジスタ115のgm値が大きくなり、電圧制御発振器106iのゲインが上がる。この動作を繰り返すことにより、ゲインをTYP時のものに合わせ込めることとなる。
Here, the oscillation frequency is fl lower than the reference value ft. At this time, the control voltage Vcnt is higher than the reference voltage Vref. As a result, the
次に、本発明の第3実施形態に係るPLL回路100jを、図4を用いて説明する。図4は、本発明の第3実施形態に係るPLL回路100jの構成を示す図である。以下では、第2実施形態と異なる部分を中心に説明する。 Next, a PLL circuit 100j according to a third embodiment of the present invention will be described with reference to FIG. FIG. 4 is a diagram showing a configuration of a PLL circuit 100j according to the third embodiment of the present invention. Below, it demonstrates centering on a different part from 2nd Embodiment.
PLL回路100jは、補正部50jを備える。
The PLL circuit 100j includes a
補正部50jは、ゲイン補正回路110jを含む。ゲイン補正回路110jは、オペアンプ(差動増幅部)121、保持容量(保持部)122、A/D変換器(A/D変換部)123、D/A変換器124、及びMOSトランジスタ125を含む。
The
オペアンプ121は、ローパスフィルタ103から出力された制御電圧Vcntが正側入力端子に入力され、参照電圧Vrefが負側入力端子に入力される。ここで、オペアンプ121は入力差電圧に対し、電流を出力するトランスコンダクタンスアンプである。オペアンプ121の出力端子には、保持容量122が接続される。これにより、オペアンプ121は、生成部20から受けた制御電圧Vcntと参照電圧Vrefとの差動信号を生成して保持容量122へ出力する。
In the
具体的には、オペアンプ121は、制御電圧Vcntが参照電圧Vrefより高いことを示す差動信号を出力した場合に電流を吐き出し、保持容量122により保持されていた差動電圧を増加させて、増加された差動電圧を保持容量122に保持させる。
Specifically, the
また、オペアンプ121は、制御電圧Vcntが参照電圧Vrefより低いことを示す差動信号を出力した場合に電流を吸い込み、保持容量122により保持されていた差動電圧を減少させて、減少された差動電圧を保持容量122に保持させる。
Further, the
保持容量122は、オペアンプ121から出力された差動信号に応じた差動電圧を一時的に保持する。保持容量122は、容量値Coを有しており、受けた差動信号に対して容量値Coから決まる差動電圧を発生させて保持する。
The holding
A/D変換器123は、保持容量122により保持された差動電圧をA/D変換することにより、デジタル制御値を生成する。
The A / D converter 123 A / D converts the differential voltage held by the holding
D/A変換器124は、A/D変換器123により生成されたデジタル制御値をD/A変換することにより、アナログ制御値を生成する。
The D /
MOSトランジスタ125は、D/A変換器124から出力されたアナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインがNMOSトランジスタ1065iのソース1061iに接続されている。
In the
具体的には、MOSトランジスタ125は、増加された差動電圧に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が低くなる、すなわちその相互コンダクタンスgmが高くなる。これにより、MOSトランジスタ115は、NMOSトランジスタ1065iのソース1061iに流される電流の大きさを増加させる。
Specifically, when an analog control value corresponding to the increased differential voltage is input to the gate of the
また、MOSトランジスタ115は、減少された差動電圧に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が高くなる、すなわちその相互コンダクタンスgmが低くなる。これにより、MOSトランジスタ115は、NMOSトランジスタ1065iのソース1061iに流される電流の大きさを減少させる。
In addition, when an analog control value corresponding to the reduced differential voltage is input to the gate of the
また、ゲイン補正動作が次の点で、第2実施形態とことなる。 Further, the gain correction operation is different from the second embodiment in the following points.
補正動作における電圧制御発振器106のゲインがTYP時である場合の動作において、オペアンプ121は、次のような動作を行う。オペアンプ121は、制御電圧Vcntと参照電圧Vrefとが等しい電圧値である場合は電流を出力しない。これにより、保持容量122の電圧値が初期値Vcoとなる。この電圧値に基づいて、TYP条件における電圧制御発振器106のゲインが設定される。
In the operation when the gain of the voltage controlled
補正動作における電圧制御発振器106のゲインがTYP時より高い場合の動作において、電圧制御発振器106には、参照電圧Vrefが入力されている。このため、発振周波数は基準値ftより高いfhとなる。このとき、制御電圧Vcntは参照電圧Vrefよりも低い電圧となる。これにより、オペアンプ121は電流を吸い込み、保持容量122の電圧値は初期値Vcoから下がる。その後、適当なタイミングで、保持容量122の電圧値をA/D変換器123によりA/D変換し、この出力信号をD/A変換器124によりD/A変換する。このとき、ゲイン補正用のMOSトランジスタ125は、ゲート電圧が初期電圧値に対して低くなるため、gm値が小さくなる。これにより、電圧制御発振器106のゲインが下がる。したがって、電圧制御発振器106の発振周波数が低くなり、制御電圧Vcntは参照電圧Vrefに近づく。この動作を繰り返すことにより、制御電圧Vcntを参照電圧Vrefと一致させ、ゲインをTYP時のものに合わせ込めることとなる。
In the operation when the gain of the voltage controlled
補正動作における電圧制御発振器106のゲインがTYP時より低い場合の動作において、発振周波数は基準値ftより低いflとなる。このとき、制御電圧Vcntは参照電圧Vrefよりも高い電圧となる。これにより、オペアンプ121は電流を吐き出し、保持容量122の電圧値はVco電圧から上がり、D/A変換後のゲイン補正用NMOSトランジスタのゲート電圧は初期電圧値に対して高くなる。その結果、gm値が大きくなり、電圧制御発振器106のゲインが上がる。この動作を繰り返すことにより、ゲインをTYP時のものに合わせ込めることとなる。
In the operation when the gain of the voltage controlled
なお、上記実施形態の説明においては、起動時にゲイン補正動作を1回のみ行い、その後、通常のPLL回路動作を行う場合の説明を行っている。しかしながら、ゲイン補正動作は1回のみではなく、例えば、スタンバイ状態からの動作開始毎に補正期間を設けたり、PLL回路の位相ロックが不要な期間に補正期間を設けたりしてもよい。 In the description of the above embodiment, a description is given of a case where the gain correction operation is performed only once at the start-up, and then the normal PLL circuit operation is performed thereafter. However, the gain correction operation is not limited to one time. For example, a correction period may be provided every time the operation from the standby state is started, or a correction period may be provided in a period in which the phase lock of the PLL circuit is unnecessary.
また、上記実施形態の説明においては、電圧制御発振器を構成するリングオシレータのインバータ駆動電流を制御することによりゲイン補正を行っている。しかしながら、ローパスフィルタからの出力電圧と参照電圧との差分に基づいて、例えば、リングオシレータ回路の電源電圧を制御することによりゲイン補正を行うなど、いかなるゲイン補正方法であってもよい。 In the description of the above embodiment, the gain correction is performed by controlling the inverter drive current of the ring oscillator constituting the voltage controlled oscillator. However, any gain correction method may be used, such as performing gain correction by controlling the power supply voltage of the ring oscillator circuit based on the difference between the output voltage from the low-pass filter and the reference voltage.
また、上記実施形態の説明においては、電圧制御発振器はリングオシレータにて構成しているが、電圧制御発振器はどのような回路構成であってもよい。 In the description of the above embodiment, the voltage controlled oscillator is configured by a ring oscillator, but the voltage controlled oscillator may have any circuit configuration.
また、上記実施形態の説明においては、ゲイン補正動作時と通常のPLL回路動作時では、基準信号rclkは同一の信号としている。しかしながら、ゲイン補正動作時には、基準信号が変動しないように、例えば、水晶振動子の発振周波数を入力して補正を行い、通常のPLL回路動作時には、ロックすべき基準信号を入力するなど、基準信号rclkを動作状態に合わせて切り替えてもよい。 In the description of the above embodiment, the reference signal rclk is the same signal during gain correction operation and normal PLL circuit operation. However, in order to prevent the reference signal from fluctuating during the gain correction operation, for example, the correction is performed by inputting the oscillation frequency of the crystal resonator, and the reference signal to be locked is input during the normal PLL circuit operation. rclk may be switched according to the operating state.
100、100i、100j PLL回路 100, 100i, 100j PLL circuit
Claims (7)
前記制御電圧が前記発振部へ入力される第1の状態と、参照電圧が前記発振部へ入力される第2の状態とを切り替える切り替え部と、
前記第2の状態において、前記制御電圧と前記参照電圧とを比較し、前記制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数を補正する補正部と、を備え、
前記補正部は、前記制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数の特性である前記発振部のゲインを補正し、
前記発振部は、
前記制御電圧または前記参照電圧がゲートに入力される入力トランジスタと、
前記入力トランジスタのソース−ドレイン間を流れる電流に応じた電流を流すカレントミラー回路と、
前記カレントミラー回路により流された電流を受けて、受けた電流の大きさに応じた周波数で発振するリングオシレータと、を含み、
前記補正部は、前記制御電圧と前記参照電圧との比較結果に基づいて相互コンダクタンスが制御されるMOSトランジスタを含み、
前記制御電圧が前記参照電圧より高い場合、前記MOSトランジスタの相互コンダクタンスが減少し、前記制御電圧が前記参照電圧より低い場合、前記MOSトランジスタの相互コンダクタンスが増大し、
前記補正部は、
前記制御電圧と前記参照電圧とを比較し、比較結果に応じた電圧誤差信号を出力する電圧比較部と、
前記電圧誤差信号を一時的に保持する保持部と、
前記保持部に一時的に保持され前記保持部から出力された前記電圧誤差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する制御値保持部と、
前記制御値保持部に保持され前記制御値保持部から出力された前記変更されたデジタル制御値をD/A変換することにより、アナログ制御値を生成するD/A変換部と、
前記アナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインが前記入力トランジスタのソースに接続された前記MOSトランジスタと、を含む
ことを特徴とするPLL回路。 An oscillation unit that generates an internal signal by oscillating at a frequency according to the input voltage, a frequency dividing unit that divides the internal signal to generate a divided signal, and a reference signal input from the outside A PLL circuit having a phase comparison unit that compares a phase with the phase of the frequency-divided signal and outputs a phase error signal according to a comparison result, and a generation unit that generates a control voltage based on the phase error signal. There,
A switching unit that switches between a first state in which the control voltage is input to the oscillation unit and a second state in which a reference voltage is input to the oscillation unit;
In the second state, the control voltage is compared with the reference voltage, and the oscillation frequency in the oscillation unit is corrected with respect to the voltage input to the oscillation unit so that the control voltage becomes equal to the reference voltage. And a correction unit that
The correction unit corrects a gain of the oscillation unit that is a characteristic of an oscillation frequency in the oscillation unit with respect to a voltage input to the oscillation unit, so that the control voltage becomes equal to the reference voltage,
The oscillation unit is
An input transistor to which the control voltage or the reference voltage is input to a gate;
A current mirror circuit for passing a current according to a current flowing between the source and drain of the input transistor;
A ring oscillator that receives a current passed by the current mirror circuit and oscillates at a frequency according to the magnitude of the received current,
The correction unit includes a MOS transistor whose mutual conductance is controlled based on a comparison result between the control voltage and the reference voltage,
When the control voltage is higher than the reference voltage, the transconductance of the MOS transistor decreases, and when the control voltage is lower than the reference voltage, the transconductance of the MOS transistor increases.
The correction unit is
Comparing the reference voltage with the previous SL control voltage, a voltage comparison unit for outputting a voltage error signal corresponding to the comparison result,
A holding unit that temporarily holds the previous SL voltage error signal,
A control value holding unit that changes the held digital control value according to the voltage error signal temporarily held in the holding unit and output from the holding unit, and holds the changed digital control value; ,
A D / A converter that generates an analog control value by D / A converting the changed digital control value held in the control value holding unit and output from the control value holding unit;
The analog control value is input to a gate, a source connected to a ground voltage, a drain PLL circuit you comprising the, said MOS transistor connected to the source of the input transistor.
前記MOSトランジスタは、前記カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを増加させ、前記カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを減少させ、
前記発振部のゲインは、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが増加することにより上がり、前記入力トランジスタのソース−ドレイン間に流される電流の大きさが減少することにより下がる
ことを特徴とする請求項1に記載のPLL回路。 When the voltage error signal indicates that the control voltage is higher than the reference voltage, the control value holding unit counts up the held digital control value and outputs the counted up digital control value. If the voltage error signal indicates that the control voltage is lower than the reference voltage, count down the held digital control value, hold the counted down digital control value,
When the analog control value corresponding to the counted-up digital control value is input to the gate, the MOS transistor increases the magnitude of the current flowing between the source and drain of the input transistor, and the counted-down digital control value When an analog control value corresponding to the control value is input to the gate, the magnitude of the current flowing between the source and drain of the input transistor is reduced,
The gain of the oscillating unit increases as the current flowing between the source and drain of the input transistor increases, and decreases as the current flowing between the source and drain of the input transistor decreases. The PLL circuit according to claim 1 .
前記制御電圧と前記参照電圧との差動信号を生成して出力する差動増幅部と、
前記差動信号に応じた差動電圧を一時的に保持する保持部と、
前記保持部により保持された前記差動電圧をA/D変換してデジタル制御値を生成するA/D変換部と、
前記デジタル制御値をD/A変換することにより、アナログ制御値を生成するD/A変換部と、
前記アナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインが前記入力トランジスタのソースに接続された前記MOSトランジスタと、を含む
ことを特徴とする請求項1に記載のPLL回路。 The correction unit is
A differential amplifier for generating and outputting a differential signal of the previous SL control voltage and the reference voltage,
A holding unit for temporarily holding the differential voltage corresponding to the prior SL differential signal,
An A / D converter that A / D converts the differential voltage held by the holding unit to generate a digital control value;
A D / A converter that generates an analog control value by D / A converting the digital control value;
Is input before Symbol analog control value to the gate, a source connected to a ground voltage, a drain PLL circuit according to claim 1, characterized in that it comprises, said MOS transistor connected to the source of the input transistor .
前記MOSトランジスタは、前記増加された差動電圧に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを増加させ、前記減少された差動電圧に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを減少させ、
前記発振部のゲインは、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが増加することにより上がり、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが減少することにより下がる
ことを特徴とする請求項3に記載のPLL回路。 When the differential amplification unit outputs the differential signal indicating that the control voltage is higher than the reference voltage, the differential amplification unit increases the differential voltage held by the holding unit and increases the differential voltage. Is held by the holding unit, and the differential signal indicating that the control voltage is lower than the reference voltage is output, the differential voltage held by the holding unit is decreased, and the reduced differential Holding the voltage in the holding unit,
When the analog control value corresponding to the increased differential voltage is input to the gate, the MOS transistor increases the amount of current flowing between the source and the drain of the input transistor, and reduces the decreased differential. When an analog control value corresponding to the voltage is input to the gate, the magnitude of the current flowing between the source and drain of the input transistor is reduced,
The gain of the oscillating unit increases as the current flowing between the source and drain of the input transistor increases, and decreases as the current flowing between the source and drain of the input transistor decreases. The PLL circuit according to claim 3 .
容量を含み、前記位相誤差信号に基づいて前記容量を充電又は放電することによりチャージポンプ電流を生成するチャージポンプ回路と、
前記チャージポンプ回路から出力された前記チャージポンプ電流を平滑化することにより、前記制御電圧を生成するローパスフィルタと、
を含む
ことを特徴とする請求項1から4のいずれか1項に記載のPLL回路。 The generator is
A charge pump circuit including a capacitor and generating a charge pump current by charging or discharging the capacitor based on the phase error signal;
A low-pass filter that generates the control voltage by smoothing the charge pump current output from the charge pump circuit;
PLL circuit according to claim 1, any one of 4, which comprises a.
前記生成部と前記発振部との間の導通を切り替える第1の制御スイッチと、
前記参照電圧と前記発振部との間の導通を切り替える第2の制御スイッチと、
を含み、
前記第1の状態においては前記第1の制御スイッチが導通状態になるとともに前記第2の制御スイッチが非導通状態になり、
前記第2の状態においては前記第1の制御スイッチが非導通状態になるとともに前記第2の制御スイッチが導通状態になる
ことを特徴とする請求項1から5のいずれか1項に記載のPLL回路。 The switching unit is
A first control switch for switching conduction between the generation unit and the oscillation unit;
A second control switch for switching conduction between the reference voltage and the oscillation unit;
Including
In the first state, the first control switch is turned on and the second control switch is turned off.
The PLL according to any one of claims 1 to 5 , wherein, in the second state, the first control switch is turned off and the second control switch is turned on. circuit.
ことを特徴とする請求項1から6のいずれか1項に記載のPLL回路。 PLL circuit according to any one of claims 1 6, characterized in that the said second state upon activation of the PLL circuit.
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
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US11660075B2 (en) | 2016-12-16 | 2023-05-30 | Canon Medical Systems Corporation | Ultrasound diagnosis apparatus and ultrasound probe |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0823266A (en) * | 1994-07-11 | 1996-01-23 | Mitsubishi Electric Corp | Voltage controlled oscillator |
JP2944530B2 (en) * | 1996-08-29 | 1999-09-06 | 山形日本電気株式会社 | Phase locked oscillator |
US5942949A (en) * | 1997-10-14 | 1999-08-24 | Lucent Technologies Inc. | Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve |
JP3254427B2 (en) * | 1998-10-09 | 2002-02-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | VCO characteristic calibration method |
JP2002111492A (en) * | 2000-09-06 | 2002-04-12 | Internatl Business Mach Corp <Ibm> | Automatic calibration system for phase locked loop |
JP2002111450A (en) * | 2000-09-29 | 2002-04-12 | Seiko Epson Corp | Voltage controlled oscillating circuit |
JP3808338B2 (en) * | 2001-08-30 | 2006-08-09 | 株式会社ルネサステクノロジ | Phase synchronization circuit |
JP4866707B2 (en) * | 2006-11-10 | 2012-02-01 | パナソニック株式会社 | PLL circuit and signal transmission / reception system |
-
2008
- 2008-10-10 JP JP2008264634A patent/JP5231931B2/en not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11660075B2 (en) | 2016-12-16 | 2023-05-30 | Canon Medical Systems Corporation | Ultrasound diagnosis apparatus and ultrasound probe |
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