JP5231931B2

JP5231931B2 - PLL circuit

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Publication number: JP5231931B2
Application number: JP2008264634A
Authority: JP
Inventors: 善一山崎
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2008-10-10
Filing date: 2008-10-10
Publication date: 2013-07-10
Anticipated expiration: 2028-10-10
Also published as: JP2010093761A

Description

本発明は、ＰＬＬ回路に関する。 The present invention relates to a PLL circuit.

近年、光ディスクなどの記録媒体（例えばＣＤ−Ｒ、ＤＶＤ−Ｒ／ＲＷ）に対してデータの書き込み及び読み出しを行う情報記録装置は、記録媒体の回転同期信号を得て、それを基に同期クロックを抽出し、これをデータ記録処理時の記録クロックとしている。一般に、このような周期クロックの抽出のためにはＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路が用いられている。 2. Description of the Related Art In recent years, information recording apparatuses that write and read data to and from a recording medium such as an optical disk (for example, CD-R, DVD-R / RW) obtain a rotation synchronization signal of the recording medium and use the synchronization clock as a basis Is used as a recording clock during data recording processing. In general, a PLL (Phase Locked Loop) circuit is used to extract such a periodic clock.

特許文献１には、特許文献１の図１に示すように、ＶＣＯ特性自動可変ＰＬＬ回路が記載されている。そのＰＬＬ回路では、位相比較器２が、入力端子１から入力された基準入力と分周器６から帰還された出力クロックとの位相を比較し、その誤差信号を直流増幅器３へ供給する。直流増幅器３は、供給された誤差信号を増幅して低域濾波器４へ供給する。低域濾波器４は、供給された誤差信号から不要周波数成分を濾波して電圧制御発振器１１へ供給する。電圧制御発振器１１は、供給された誤差信号に応じて、選択されたＶＣＯ特性に基づいた周波数の出力クロックを発振して分周器６へ供給する。分周器６は、供給された出力クロックを分周して出力端子７より出力するとともに位相比較器２へ帰還する。 Patent Document 1 describes a VCO characteristic automatic variable PLL circuit as shown in FIG. In the PLL circuit, the phase comparator 2 compares the phases of the reference input inputted from the input terminal 1 and the output clock fed back from the frequency divider 6, and supplies the error signal to the DC amplifier 3. The DC amplifier 3 amplifies the supplied error signal and supplies it to the low-pass filter 4. The low-pass filter 4 filters an unnecessary frequency component from the supplied error signal and supplies it to the voltage controlled oscillator 11. The voltage controlled oscillator 11 oscillates an output clock having a frequency based on the selected VCO characteristic according to the supplied error signal, and supplies the output clock to the frequency divider 6. The frequency divider 6 divides the supplied output clock and outputs it from the output terminal 7 and feeds it back to the phase comparator 2.

ここで、特許文献１における電圧制御発振器１１は、特許文献１の図２に示すように、所望の周波数範囲を満たすように、異なる複数のＶＣＯ特性を有する。特許文献１には、この複数のＶＣＯ特性のうちのいずれかを選択することが記載されている。 Here, as shown in FIG. 2 of Patent Document 1, the voltage controlled oscillator 11 in Patent Document 1 has a plurality of different VCO characteristics so as to satisfy a desired frequency range. Patent Document 1 describes selecting one of the plurality of VCO characteristics.

具体的には、特許文献１の図１に示すＰＬＬ回路では、上限電圧比較器１５及び下限電圧比較器１６が、低域濾波器４により濾波された誤差信号が特許文献１の図２に示す上限電圧から下限電圧の範囲内であるか比較判定する。上限電圧比較器１５及び下限電圧比較器１６は、その判定信号をＶＣＯ特性切替器１７へ供給する。ＶＣＯ特性切替器１７は、誤差信号が特許文献１の図２に示す上限電圧から下限電圧の範囲内の点Ａである場合、ＶＣＯ特性を切り替えない。ＶＣＯ特性切替器１７は、誤差信号が特許文献１の図２に示す上限電圧以上の点Ｂである場合、選択されていたＶＣＯ特性より制御電圧に対する発振周波数の高いＶＣＯ特性へ切り替える。ＶＣＯ特性切替器１７は、誤差信号が特許文献１の図２に示す下限電圧以下の点Ｄである場合、選択されていたＶＣＯ特性より制御電圧に対する発振周波数の低いＶＣＯ特性へ切り替える。 Specifically, in the PLL circuit shown in FIG. 1 of Patent Document 1, the upper limit voltage comparator 15 and the lower limit voltage comparator 16 show that the error signal filtered by the low-pass filter 4 is shown in FIG. A comparison is made to determine whether the voltage is within the range from the upper limit voltage to the lower limit voltage. The upper limit voltage comparator 15 and the lower limit voltage comparator 16 supply the determination signal to the VCO characteristic switch 17. The VCO characteristic switching unit 17 does not switch the VCO characteristic when the error signal is a point A within the range from the upper limit voltage to the lower limit voltage shown in FIG. When the error signal is a point B equal to or higher than the upper limit voltage shown in FIG. 2 of Patent Document 1, the VCO characteristic switcher 17 switches to the VCO characteristic having a higher oscillation frequency with respect to the control voltage than the selected VCO characteristic. When the error signal is a point D that is equal to or lower than the lower limit voltage shown in FIG. 2 of Patent Document 1, the VCO characteristic switcher 17 switches to a VCO characteristic having a lower oscillation frequency with respect to the control voltage than the selected VCO characteristic.

これにより、特許文献１によれば、誤差信号に応じて、自動的に最適なＶＣＯ特性に切り替えて制御することができるとされている。 Thus, according to Patent Document 1, it is possible to automatically switch to the optimum VCO characteristic according to the error signal.

また、特許文献２には、特許文献２の図３に示すように、荷電ポンプフェーズロックループ３００が記載されている。この荷電ポンプフェーズロックループ３００では、通常のＰＬＬ動作時に、位相／周波数検出器（ＰＦＤ）３０２が、入力信号Ｆ_ＩＮの位相を帰還信号Ｆ_ＦＢの位相と比較する。ＰＦＤ３０２は、比較した結果に応じて、アップ信号Ｕとダウン信号Ｄとのいずれかのエラー信号を生成して荷電ポンプ３０４へ供給する。荷電ポンプ３０４は、エラー信号がアップ信号及びダウン信号のいずれであったかによって、ループフィルタ３０６のキャパシタに荷電を与えるかキャパシタから荷電を奪い、ループフィルタ電圧Ｖ_ＬＦを発生させる。ループフィルタ３０６は、ループフィルタ電圧Ｖ_ＬＦを、オンしたスイッチＳＷ１経由で電圧制御発振器３０８へ供給する。電圧制御発振器３０８は、供給されたループフィルタ電圧Ｖ_ＬＦに対して、選択されたＶＣＯ動作曲線により決められる内部信号Ｆ_ＯＳＣを生成して出力する。 Further, in Patent Document 2, as shown in FIG. 3 of Patent Document 2, a charge pump phase lock loop 300 is described. In this charge pump phase-locked loop 300, during a normal PLL operation, the phase / frequency detector (PFD) 302 compares the phase of the input signal _{FIN with} the phase of the feedback signal _FFB . The PFD 302 generates an error signal of either the up signal U or the down signal D according to the comparison result and supplies the error signal to the charge pump 304. The charge pump 304 charges the capacitor of the loop filter 306 or removes the charge from the capacitor depending on whether the error signal is an up signal or a down signal, and generates a loop filter voltage V _LF . The loop filter 306 supplies the loop filter voltage V _LF to the voltage controlled oscillator 308 via the turned-on switch SW1. The voltage controlled oscillator 308 generates and outputs an internal signal F _OSC determined by the selected VCO operation curve for the supplied loop filter voltage V _LF .

ここで、特許文献２の図３に示す電圧制御発振器３０８は、特許文献２の図１に示す電圧制御発振器１０８と同様に、特許文献２の図２の図２に示すような多くのＶＣＯ動作曲線を有している。特許文献２には、特殊なデジタル制御入力値Ｎを用いて、多くのＶＣＯ動作曲線における１つのＶＣＯ動作曲線を選択（トリミング）することが記載されている。 Here, the voltage controlled oscillator 308 shown in FIG. 3 of Patent Document 2 has many VCO operations as shown in FIG. 2 of FIG. 2 of Patent Document 2, like the voltage controlled oscillator 108 shown in FIG. It has a curve. Patent Document 2 describes that one VCO operation curve among many VCO operation curves is selected (trimmed) using a special digital control input value N.

具体的には、特許文献２の図３に示す荷電ポンプフェーズロックループ３００では、自動トリミング時に、スイッチＳＷ１が開であり、スイッチＳＷ２が閉である。電圧制御発振器３０８には、ループフィルタ電圧Ｖ_ＬＦの代わりに基準電圧Ｖ_ＲＥＦが供給される。荷電ポンプ３０４は、ループフィルタ電圧Ｖ_ＬＦを状態マシン３１６へ供給する。状態マシン３１６は、デジタル制御入力値Ｎを逐次選択して電圧制御発振器３０８へ供給することにより、異なるＶＣＯ動作曲線を逐次選択する。状態マシン３１６は、ループフィルタ電圧Ｖ_ＬＦが適切な静止電圧（接地あるいはＶ_ＤＤのいずれか）に収束したことを検出する。これにより、状態マシン３１６は、入力信号Ｆ_ＩＮの周波数のすぐ上及びすぐ下の中央周波数を有する２つのＶＣＯ動作曲線を特定し、特定した２つのＶＣＯ動作曲線の１つを、通常のＰＬＬ動作時に用いるために選択する。 Specifically, in the charge pump phase-locked loop 300 shown in FIG. 3 of Patent Document 2, the switch SW1 is open and the switch SW2 is closed during automatic trimming. A reference voltage V _REF is supplied to the voltage controlled oscillator 308 instead of the loop filter voltage V _LF . Charge pump 304 provides loop filter voltage V _LF to state machine 316. The state machine 316 sequentially selects different VCO operating curves by sequentially selecting the digital control input value N and supplying it to the voltage controlled oscillator 308. The state machine 316 detects that the loop filter voltage V _LF has converged to an appropriate quiescent voltage (either ground or V _DD ). This causes the state machine 316 to identify two VCO operating curves having a center frequency just above and below the frequency of the input signal _FIN , and one of the two identified VCO operating curves to be used for normal PLL operation. Select for use sometimes.

これにより、特許文献２によれば、適切なＶＣＯ動作曲線を自動的に選択することができるとされている。
特開２０００−４１５６号公報特開平１１−１９５９８３号公報 Thus, according to Patent Document 2, an appropriate VCO operation curve can be automatically selected.
JP 2000-4156 A Japanese Patent Laid-Open No. 11-195983

ここで、位相比較器、チャージポンプ回路、ローパスフィルタ、電圧制御発振器（ＶＣＯ回路）及び分周回路を備えたＰＬＬ回路を考える。このＰＬＬ回路のループ特性は、構成する回路のゲイン特性及び周波数特性により決まり、これらを適切に設計することにより、位相がロックするまでのロックイン時間やジッタなどの特性を所望のものとする。このＰＬＬ特性におけるゲイン特性に関しては、特にＶＣＯ回路のゲイン特性が支配的となる。 Here, a PLL circuit including a phase comparator, a charge pump circuit, a low-pass filter, a voltage controlled oscillator (VCO circuit), and a frequency divider circuit is considered. The loop characteristics of the PLL circuit are determined by the gain characteristics and frequency characteristics of the circuit to be configured, and by appropriately designing them, characteristics such as a lock-in time and a jitter until the phase is locked are made desirable. Regarding the gain characteristic in the PLL characteristic, the gain characteristic of the VCO circuit is particularly dominant.

ＶＣＯ回路のゲイン特性（制御電圧−発振周波数特性）は、電源電圧、製造プロセスのばらつきにより変動する。ＶＣＯ回路が高いゲインを有するときには、ＶＣＯ回路に入力される制御電圧に外来ノイズが重畳することによる発振周波数の変動が大きくなり、ジッタが増大してしまう。また、ＶＣＯ回路が低いゲインを有するときには、電源電圧や回路構成によって決まる制御電圧の設定可能範囲の上限値でも、ＶＣＯ回路から出力される信号の発振周波数が所望の周波数に達しない場合がある。このように、設計値に対してＶＣＯ回路のゲインがばらつくと、ジッタが増大したり、ロックイン時間が増加したりして、ＰＬＬ特性が所望のものにならないことがある。 The gain characteristic (control voltage-oscillation frequency characteristic) of the VCO circuit varies due to variations in power supply voltage and manufacturing process. When the VCO circuit has a high gain, the fluctuation of the oscillation frequency due to the external noise superimposed on the control voltage input to the VCO circuit increases, and the jitter increases. Further, when the VCO circuit has a low gain, the oscillation frequency of the signal output from the VCO circuit may not reach a desired frequency even with the upper limit value of the control voltage setting range determined by the power supply voltage and the circuit configuration. As described above, if the gain of the VCO circuit varies with respect to the design value, the jitter may increase or the lock-in time may increase, and the PLL characteristics may not be desired.

特許文献１には、特許文献１の図８及び図９に示すように、ロック時のＶＣＯ回路への制御電圧に対して、所望の周波数範囲の上限電圧と下限電圧との範囲におけるゲインのばらつきが許容される。これにより、補正したＶＣＯ回路のゲインがある程度のばらつきを有したままとなり、ＰＬＬ特性が所望の特性にならない可能性がある。 In Patent Document 1, as shown in FIGS. 8 and 9 of Patent Document 1, gain variation in a range between an upper limit voltage and a lower limit voltage in a desired frequency range with respect to a control voltage to the VCO circuit at the time of locking. Is acceptable. As a result, there is a possibility that the gain of the corrected VCO circuit remains with some variation and the PLL characteristic does not become a desired characteristic.

また、特許文献２には、上記のように、多くのＶＣＯ動作曲線における１つのＶＣＯ動作曲線を選択することが記載されている。この予め用意された多くのＶＣＯ動作曲線のうちに、ゲイン特性がばらつくことなどにより、所望のＰＬＬ特性に対応したＶＣＯ動作曲線が存在しない場合がある。この場合、多くのＶＣＯ動作曲線における１つのＶＣＯ動作曲線を選択しても、ＰＬＬ特性が所望の特性にならない可能性がある。 Patent Document 2 describes selecting one VCO operation curve among many VCO operation curves as described above. Of the many VCO operation curves prepared in advance, there may be no VCO operation curve corresponding to a desired PLL characteristic due to variations in gain characteristics. In this case, even if one VCO operation curve among many VCO operation curves is selected, the PLL characteristic may not be a desired characteristic.

また、特許文献２には、多くの動作曲線のうち、ループフィルタ電圧Ｖ_ＬＦが静止電圧（接地あるいはＶ_ＤＤのいずれか）に収束するような１つの動作曲線を選択することが記載されている。この場合、特許文献２の電圧制御発振器３０８には、自動トリミングが行われた後における通常のＰＬＬ動作時に、自動トリミング時と異なる電圧が入力されるので、ＰＬＬ回路が所望の特性で動作しない可能性がある。 Patent Document 2 describes that, among many operation curves, one operation curve is selected such that the loop filter voltage V _LF converges to a static voltage (either ground or V _DD ). . In this case, the voltage controlled oscillator 308 of Patent Document 2 is supplied with a voltage different from that at the time of automatic trimming during normal PLL operation after the automatic trimming is performed, so that the PLL circuit may not operate with desired characteristics. There is sex.

本発明の目的は、ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にすることにある。 An object of the present invention is to make a PLL response characteristic in a PLL circuit a desired characteristic according to a reference voltage.

本発明の１つの側面に係るＰＬＬ回路は、入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周部から受けた前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、前記生成部から出力された前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、前記第２の状態において、前記生成部から出力された前記制御電圧と前記参照電圧とを比較し、前記生成部から出力される制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振する周波数を補正する補正部とを備えたことを特徴とする。 A PLL circuit according to one aspect of the present invention includes an oscillation unit that generates an internal signal by oscillating at a frequency according to an input voltage, and a frequency divider that generates a divided signal by dividing the internal signal. A phase comparison unit that compares the phase of the reference signal input from the outside with the phase of the frequency division signal received from the frequency division unit, and outputs a phase error signal according to the comparison result; A PLL circuit having a generation unit that generates a control voltage based on an error signal, wherein the control voltage output from the generation unit is input to the oscillation unit, and a reference voltage is A switching unit that switches between a second state input to the oscillation unit, and the control voltage output from the generation unit in the second state is compared with the reference voltage and output from the generation unit The control voltage is equal to the reference voltage So as to, characterized in that a correcting unit for correcting the frequency oscillated in the oscillation portion with respect to the voltage input to the oscillating unit.

本発明によれば、ＰＬＬ回路におけるＰＬＬ応答特性を、参照電圧に応じた所望の特性にすることができる。 According to the present invention, the PLL response characteristic in the PLL circuit can be set to a desired characteristic according to the reference voltage.

本発明の第１実施形態に係るＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路１００を、図１を用いて説明する。図１は、本発明の第１実施形態に係るＰＬＬ回路１００の構成を示す図である。 A PLL (Phase Locked Loop) circuit 100 according to a first embodiment of the present invention will be described with reference to FIG. FIG. 1 is a diagram showing a configuration of a PLL circuit 100 according to the first embodiment of the present invention.

ＰＬＬ回路１００は、外部から入力される基準信号ｒｃｌｋに対して特定の位相関係にある内部信号ｏｃｌｋを生成する。ＰＬＬ回路１００は、分周部６０、位相比較部１０、生成部２０、切り替え部４０、発振部３０、及び補正部５０を備える。 The PLL circuit 100 generates an internal signal oclk having a specific phase relationship with respect to a reference signal rclk input from the outside. The PLL circuit 100 includes a frequency dividing unit 60, a phase comparison unit 10, a generation unit 20, a switching unit 40, an oscillation unit 30, and a correction unit 50.

分周部６０は、内部信号ｏｃｌｋを分周して分周信号ｉｃｌｋを生成する。分周部６０は、分周回路１０７を含む。分周回路１０７は、内部信号ｏｃｌｋに対して、予め指定された分周数により分周を行い、分周信号ｉｃｌｋを生成して位相比較部１０へ帰還する。 The frequency divider 60 divides the internal signal oclk to generate a frequency-divided signal iclk. The frequency dividing unit 60 includes a frequency dividing circuit 107. The frequency dividing circuit 107 divides the internal signal oclk by a predetermined number of divisions, generates a divided signal iclk, and feeds it back to the phase comparison unit 10.

位相比較部１０は、外部から受けた基準信号ｒｃｌｋの位相と分周部６０から受けた分周信号ｉｃｌｋの位相とを比較し、比較結果に応じた位相誤差信号を出力する。位相比較部１０は、位相比較器（ＰＣ）１０１を含む。位相比較器１０１は、基準信号ｒｃｌｋと分周信号ｉｃｌｋとの位相差に応じた位相誤差信号を生成部２０へ出力する。 The phase comparator 10 compares the phase of the reference signal rclk received from the outside with the phase of the divided signal iclk received from the divider 60 and outputs a phase error signal corresponding to the comparison result. The phase comparison unit 10 includes a phase comparator (PC) 101. The phase comparator 101 outputs a phase error signal corresponding to the phase difference between the reference signal rclk and the divided signal iclk to the generation unit 20.

生成部２０は、位相誤差信号に基づいて、制御電圧を生成する。生成部２０は、チャージポンプ回路（ＣＰ）１０２及びローパスフィルタ（ＬＰＦ）１０３を含む。 The generation unit 20 generates a control voltage based on the phase error signal. The generation unit 20 includes a charge pump circuit (CP) 102 and a low pass filter (LPF) 103.

チャージポンプ回路１０２は、位相比較器１０１から出力された位相誤差信号を受ける。チャージポンプ回路１０２は、容量を含み、位相誤差信号に基づいて、その容量を充電又は放電することによりチャージポンプ電流を生成する。チャージポンプ回路１０２は、生成したチャージポンプ電流をローパスフィルタ１０３へ出力する。 The charge pump circuit 102 receives the phase error signal output from the phase comparator 101. The charge pump circuit 102 includes a capacitor, and generates a charge pump current by charging or discharging the capacitor based on the phase error signal. The charge pump circuit 102 outputs the generated charge pump current to the low pass filter 103.

ローパスフィルタ１０３は、チャージポンプ回路１０２から出力されたチャージポンプ電流を受ける。ローパスフィルタ１０３は、受けたチャージポンプ電流を平滑化することにより、制御電圧Ｖｃｎｔを生成する。ローパスフィルタ１０３は、生成した制御電圧Ｖｃｎｔを切り替え部４０及び補正部５０へ出力する。 The low pass filter 103 receives the charge pump current output from the charge pump circuit 102. The low-pass filter 103 generates the control voltage Vcnt by smoothing the received charge pump current. The low-pass filter 103 outputs the generated control voltage Vcnt to the switching unit 40 and the correction unit 50.

切り替え部４０は、生成部２０から出力された制御電圧Ｖｃｎｔが発振部３０へ入力される第１の状態と、参照電圧Ｖｒｅｆが発振部３０へ入力される第２の状態とを切り替える。切り替え部４０は、第１の制御スイッチ１０４及び第２の制御スイッチ１０５を含む。 The switching unit 40 switches between a first state in which the control voltage Vcnt output from the generation unit 20 is input to the oscillation unit 30 and a second state in which the reference voltage Vref is input to the oscillation unit 30. The switching unit 40 includes a first control switch 104 and a second control switch 105.

第１の制御スイッチ１０４は、生成部２０と発振部３０との導通をオンオフする。第２の制御スイッチ１０５は、参照電圧Ｖｒｅｆと発振部３０との導通をオンオフする。これにより、切り替え部４０は、第１の制御スイッチ１０４をオン（導通状態に）させ第２の制御スイッチ１０５をオフ（非導通状態に）させることにより第１の状態に切り替える。切り替え部４０は、第１の制御スイッチ１０４をオフ（非導通状態に）させ第２の制御スイッチ１０５をオン（導通状態に）させることにより第２の状態に切り替える。 The first control switch 104 turns on and off the conduction between the generation unit 20 and the oscillation unit 30. The second control switch 105 turns on / off the conduction between the reference voltage Vref and the oscillation unit 30. Accordingly, the switching unit 40 switches to the first state by turning on the first control switch 104 (into a conductive state) and turning off the second control switch 105 (into a non-conductive state). The switching unit 40 switches to the second state by turning off the first control switch 104 (in a non-conducting state) and turning on the second control switch 105 (in a conducting state).

発振部３０は、入力された電圧に応じた周波数ｆｏで発振することにより、内部信号ｏｃｌｋを生成する。発振部３０は、電圧制御発振器１０６を含む。 The oscillation unit 30 generates an internal signal oclk by oscillating at a frequency fo corresponding to the input voltage. The oscillation unit 30 includes a voltage controlled oscillator 106.

電圧制御発振器１０６は、切り替え部４０により第２の状態に切り替えられた際に、参照電圧Ｖｒｅｆを受ける。電圧制御発振器１０６は、受けた参照電圧Ｖｒｅｆに応じた周波数ｆｏ（図２参照）で発振することにより、内部信号ｏｃｌｋを生成する。電圧制御発振器１０６は、内部信号ｏｃｌｋを分周部６０へ出力する。 The voltage controlled oscillator 106 receives the reference voltage Vref when switched to the second state by the switching unit 40. The voltage controlled oscillator 106 generates an internal signal oclk by oscillating at a frequency fo (see FIG. 2) corresponding to the received reference voltage Vref. Voltage controlled oscillator 106 outputs internal signal oclk to frequency divider 60.

補正部５０は、切り替え部４０により第２の状態に切り替えられた際に、生成部２０から出力される制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆに等しくなるように、発振部３０のゲインを補正する。ここで、ゲインは、発振部３０に入力された電圧に対する発振部３０における発振する周波数の特性である。補正部５０は、ゲイン補正回路１１０を含む。 The correction unit 50 corrects the gain of the oscillation unit 30 so that the control voltage Vcnt output from the generation unit 20 becomes equal to the reference voltage Vref when the switching unit 40 switches to the second state. Here, the gain is a characteristic of the frequency at which the oscillation unit 30 oscillates with respect to the voltage input to the oscillation unit 30. The correction unit 50 includes a gain correction circuit 110.

ゲイン補正回路１１０は、生成部２０から出力された制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとを比較することにより、発振部３０のゲインを連続的に補正する。 The gain correction circuit 110 continuously corrects the gain of the oscillating unit 30 by comparing the control voltage Vcnt output from the generation unit 20 with the reference voltage Vref.

具体的には、ゲイン補正回路１１０は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより低い場合、発振部３０のゲインが下がるように、発振部３０のゲインを補正する。すなわち、ゲイン補正回路１１０は、発振部３０の発振周波数ｆｏが基準値より高い（例えば、図２に示すｆｈ＞ｆｔ）場合、発振部３０のゲインが下がるように、発振部３０のゲインを補正する。 Specifically, the gain correction circuit 110 corrects the gain of the oscillating unit 30 so that the gain of the oscillating unit 30 decreases when the control voltage Vcnt is lower than the reference voltage Vref. That is, the gain correction circuit 110 corrects the gain of the oscillating unit 30 so that the gain of the oscillating unit 30 decreases when the oscillation frequency fo of the oscillating unit 30 is higher than a reference value (for example, fh> ft shown in FIG. 2). To do.

ゲイン補正回路１１０は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより高い場合、発振部３０のゲインが上がるように、発振部３０のゲインを補正する。すなわち、ゲイン補正回路１１０は、発振部３０の発振周波数ｆｏが基準値より低い（例えば、図２に示すｆｌ＜ｆｔ）場合、発振部３０のゲインが上がるように、発振部３０のゲインを補正する。 The gain correction circuit 110 corrects the gain of the oscillating unit 30 so that the gain of the oscillating unit 30 increases when the control voltage Vcnt is higher than the reference voltage Vref. That is, the gain correction circuit 110 corrects the gain of the oscillating unit 30 so that the gain of the oscillating unit 30 increases when the oscillation frequency fo of the oscillating unit 30 is lower than the reference value (for example, fl <ft shown in FIG. 2). To do.

また、電圧制御発振器１０６は、切り替え部４０により第１の状態に切り替えられた際に、生成部２０から出力された制御電圧Ｖｃｎｔを受ける。電圧制御発振器１０６は、そのゲインが補正された状態で、受けた制御電圧Ｖｃｎｔに応じた周波数ｆｏで発振することにより、内部信号ｏｃｌｋを生成する。電圧制御発振器１０６は、内部信号ｏｃｌｋを外部へ出力するとともに分周部６０へ出力する。 The voltage controlled oscillator 106 receives the control voltage Vcnt output from the generation unit 20 when the switching unit 40 switches to the first state. The voltage controlled oscillator 106 generates an internal signal oclk by oscillating at a frequency fo corresponding to the received control voltage Vcnt in a state where the gain is corrected. The voltage controlled oscillator 106 outputs the internal signal oclk to the outside and outputs it to the frequency dividing unit 60.

このように、電圧制御発振器１０６のゲインは、生成部２０から出力される制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆに等しくなるように連続的に補正される。これにより、第２の状態において、電圧制御発振器１０６のゲイン特性を、参照電圧Ｖｒｅｆに応じた所望の特性にすることができる。 In this way, the gain of the voltage controlled oscillator 106 is continuously corrected so that the control voltage Vcnt output from the generation unit 20 becomes equal to the reference voltage Vref. Thereby, in the second state, the gain characteristic of the voltage controlled oscillator 106 can be set to a desired characteristic corresponding to the reference voltage Vref.

また、電圧制御発振器１０６は、第２の状態において参照電圧Ｖｒｅｆが入力された状態で生成部２０から参照電圧Ｖｒｅｆに等しい値の制御電圧Ｖｃｎｔが出力されるための内部信号ｏｃｌｋを生成するように、そのゲインが補正される。これにより、第２の状態における電圧制御発振器１０６のゲイン補正が行われた後の第１の状態において、第２の状態と同じ電圧が電圧制御発振器１０６へ入力されるようにすることができる。これにより、補正された後の状態において、ＰＬＬ回路が参照電圧Ｖｒｅｆに応じた所望の特性で動作するようになる。 Further, the voltage controlled oscillator 106 generates the internal signal oclk for outputting the control voltage Vcnt having a value equal to the reference voltage Vref from the generation unit 20 in a state where the reference voltage Vref is input in the second state. The gain is corrected. Thereby, in the first state after the gain correction of the voltage controlled oscillator 106 in the second state is performed, the same voltage as that in the second state can be input to the voltage controlled oscillator 106. As a result, in the state after correction, the PLL circuit operates with desired characteristics corresponding to the reference voltage Vref.

すなわち、ＰＬＬ回路におけるＰＬＬ特性を、参照電圧に応じた所望の特性にすることができる。なお、ＰＬＬ動作とは、分周部６０で生成される分周信号ｉｃｌｋの周波数および位相が、基準信号ｒｃｌｋの周波数及び位相と一致するようにフィードバック制御されることを指す。 That is, the PLL characteristic in the PLL circuit can be set to a desired characteristic corresponding to the reference voltage. Note that the PLL operation means that feedback control is performed so that the frequency and phase of the frequency-divided signal iclk generated by the frequency division unit 60 match the frequency and phase of the reference signal rclk.

次に、ゲイン補正回路１１０によるゲイン補正動作を、図２を用いて説明する。図２は、電圧制御発振器１０６の制御電圧Ｖｃｎｔに対する内部信号ｏｃｌｋの周波数ｆｏのゲイン特性の一例を示す図である。ここで、ゲインは、図２における周波数特性を示す直線の傾きで表される。 Next, the gain correction operation by the gain correction circuit 110 will be described with reference to FIG. FIG. 2 is a diagram illustrating an example of the gain characteristic of the frequency fo of the internal signal oclk with respect to the control voltage Vcnt of the voltage controlled oscillator 106. Here, the gain is represented by the slope of a straight line indicating the frequency characteristic in FIG.

図２は、電圧制御発振器１０６のゲインがＴＹＰ（標準）条件である場合に、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆに等しいときに、発振周波数が基準値ｆｔとなることを示している。ここで、ＴＹＰ条件とは、電源電圧が標準値であり、製造プロセスのばらつきにより変動する電圧制御発振器１０６の構成素子の特性が標準的な場合である。また、この基準値ｆｔは、理想的な基準信号ｒｃｌｋの周波数を、分周回路１０７の分周数で逓倍した周波数である。ここで、電源電圧変動や製造プロセスのばらつきにより、電圧制御発振器１０６のゲインが高い場合には、電圧制御発振器１０６に参照電圧Ｖｒｅｆが入力されると、発振周波数が基準値ｆｔより高いｆｈとなる。同様に、ゲインが低い場合には、電圧制御発振器１０６に参照電圧Ｖｒｅｆが入力されると、発振周波数が基準値ｆｔより低いｆｌとなる。 FIG. 2 shows that the oscillation frequency becomes the reference value ft when the control voltage Vcnt is equal to the reference voltage Vref when the gain of the voltage controlled oscillator 106 is a TYP (standard) condition. Here, the TYP condition is a case where the power supply voltage is a standard value and the characteristics of the constituent elements of the voltage controlled oscillator 106 that vary due to variations in the manufacturing process are standard. The reference value ft is a frequency obtained by multiplying the frequency of the ideal reference signal rclk by the frequency dividing number of the frequency dividing circuit 107. Here, when the gain of the voltage controlled oscillator 106 is high due to power supply voltage fluctuation or manufacturing process variation, when the reference voltage Vref is input to the voltage controlled oscillator 106, the oscillation frequency becomes fh higher than the reference value ft. . Similarly, when the gain is low, when the reference voltage Vref is input to the voltage controlled oscillator 106, the oscillation frequency becomes fl lower than the reference value ft.

本実施形態のＰＬＬ回路は、電圧制御発振器１０６のゲインばらつきに対して、ＴＹＰ条件におけるゲイン特性からずれた分を、ゲイン補正回路１１０からのゲイン補正信号によって、ＴＹＰ条件のゲイン特性になるように補正するものである。 The PLL circuit according to the present embodiment causes the gain variation of the voltage controlled oscillator 106 to deviate from the gain characteristic under the TYP condition so that the gain characteristic under the TYP condition is obtained by the gain correction signal from the gain correction circuit 110. It is to correct.

このゲイン補正動作を行うときには、第１の制御スイッチ１０４はオフ状態、第２の制御スイッチ１０５はオン状態となる。したがって、電圧制御発振器１０６には参照電圧Ｖｒｅｆが入力され、電圧制御発振器１０６の有するゲイン特性によって決まる発振周波数を出力する。 When this gain correction operation is performed, the first control switch 104 is turned off and the second control switch 105 is turned on. Therefore, the reference voltage Vref is input to the voltage controlled oscillator 106 and an oscillation frequency determined by the gain characteristic of the voltage controlled oscillator 106 is output.

ここで、ゲイン特性がＴＹＰ条件より高い場合、発振周波数が基準値ｆｔより高いｆｈとなる。このため、ローパスフィルタ１０３の制御電圧Ｖｃｎｔは、ゲイン補正回路１１０により発振周波数を下げようとする動作が行われることにより、参照電圧Ｖｒｅｆより低い値から参照電圧Ｖｒｅｆに近づくように上げられる。 Here, when the gain characteristic is higher than the TYP condition, the oscillation frequency becomes fh higher than the reference value ft. Therefore, the control voltage Vcnt of the low-pass filter 103 is raised so as to approach the reference voltage Vref from a value lower than the reference voltage Vref by performing an operation to lower the oscillation frequency by the gain correction circuit 110.

一方、ゲイン特性がＴＹＰ条件より低い場合、発振周波数が基準値ｆｔより低いｆｌとなる。このため、ローパスフィルタ１０３の制御電圧Ｖｃｎｔは、ゲイン補正回路１１０により発振周波数を上げようとする動作が行われることにより、参照電圧Ｖｒｅｆより高い値から参照電圧Ｖｒｅｆに近づくように下げられる。 On the other hand, when the gain characteristic is lower than the TYP condition, the oscillation frequency becomes fl lower than the reference value ft. For this reason, the control voltage Vcnt of the low-pass filter 103 is lowered so as to approach the reference voltage Vref from a value higher than the reference voltage Vref by performing an operation to increase the oscillation frequency by the gain correction circuit 110.

このように、ゲイン補正回路１１０は、ローパスフィルタ１０３から出力された制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとを比較して、両者の差分に応じて電圧制御発振器１０６のゲイン補正を行う。このゲイン補正動作を、制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとの差が無くなるまでゲイン補正回路１１０が行うことで、電圧制御発振器１０６のゲインをＴＹＰ時のものに合わせ込めることとなる。 As described above, the gain correction circuit 110 compares the control voltage Vcnt output from the low-pass filter 103 with the reference voltage Vref and performs gain correction of the voltage controlled oscillator 106 according to the difference between the two. This gain correction operation is performed by the gain correction circuit 110 until the difference between the control voltage Vcnt and the reference voltage Vref disappears, so that the gain of the voltage controlled oscillator 106 can be matched with that at the time of TYP.

このゲイン補正動作を行った後、第１の制御スイッチ１０４をオン状態、第２の制御スイッチ１０５をオフ状態として、ＴＹＰ時のゲインを有する電圧制御発振器１０６にて通常のＰＬＬ回路動作を行うことが可能となる。 After performing this gain correction operation, the first control switch 104 is turned on, the second control switch 105 is turned off, and the normal PLL circuit operation is performed by the voltage controlled oscillator 106 having a gain at the time of TYP. Is possible.

また、本実施形態のＰＬＬ回路では、ゲイン補正期間を設けても、ロックイン時間を短くすることができる。ここで、回路を起動して、ゲイン補正動作を開始する前に、第１の制御スイッチ１０４及び第２の制御スイッチ１０５をオン状態とする。これにより、ゲイン補正動作を開始する前に、ローパスフィルタ１０３の制御電圧Ｖｃｎｔに、初期電圧として参照電圧Ｖｒｅｆを与えることができる。 In the PLL circuit of this embodiment, the lock-in time can be shortened even if a gain correction period is provided. Here, before starting the gain correction operation by starting the circuit, the first control switch 104 and the second control switch 105 are turned on. Thereby, the reference voltage Vref can be applied as the initial voltage to the control voltage Vcnt of the low-pass filter 103 before the gain correction operation is started.

仮に、この初期電圧が与えられていない場合、制御電圧Ｖｃｎｔは、例えばＧＮＤ電位から、ローパスフィルタ１０３で設定している時定数でゆっくりと立ち上がってくるため、この電圧がＶｒｅｆ電圧近傍となるまでに多くの時間を要する。 If this initial voltage is not given, the control voltage Vcnt rises slowly, for example, from the GND potential with the time constant set by the low-pass filter 103, so that this voltage becomes close to the Vref voltage. It takes a lot of time.

それに対して、本実施形態では、初期電圧としてＶｒｅｆ電圧が与えられることにより、ＧＮＤ電位からＶｒｅｆ電圧まで立ち上がるための時間を短縮できる。 On the other hand, in this embodiment, the Vref voltage is given as the initial voltage, so that the time required for rising from the GND potential to the Vref voltage can be shortened.

したがって、本実施形態においては、電圧制御発振器のゲインが、電源電圧、製造プロセスのばらつきにより変動した場合でも、ゲイン補正を行うことで所望のＰＬＬ応答特性を得られるとともに、安定なＰＬＬループ特性を得ることができる。また、ゲイン補正期間を設けても、ロックイン時間を短くすることができる。 Therefore, in this embodiment, even when the gain of the voltage controlled oscillator fluctuates due to variations in the power supply voltage and the manufacturing process, a desired PLL response characteristic can be obtained by performing gain correction, and a stable PLL loop characteristic can be obtained. Can be obtained. Even if a gain correction period is provided, the lock-in time can be shortened.

本発明の第２実施形態に係るＰＬＬ回路１００ｉを、図３を用いて説明する。図３は、本発明の第２実施形態に係るＰＬＬ回路１００ｉの構成を示す図である。以下では、第１実施形態と異なる部分を中心に説明する。 A PLL circuit 100i according to a second embodiment of the present invention will be described with reference to FIG. FIG. 3 is a diagram showing a configuration of a PLL circuit 100i according to the second embodiment of the present invention. Below, it demonstrates centering on a different part from 1st Embodiment.

ＰＬＬ回路１００ｉは、発振部３０ｉ及び補正部５０ｉを備える。 The PLL circuit 100i includes an oscillation unit 30i and a correction unit 50i.

発振部３０ｉは、電圧制御発振器１０６ｉを含む。電圧制御発振器１０６ｉは、ＮＭＯＳトランジスタ１０６５ｉ、負荷素子１０６６ｉ、リングオシレータ１０６２ｉ、カレントミラー回路１０６３ｉ、及びカレントミラー回路１０６４ｉを含む。 The oscillation unit 30i includes a voltage controlled oscillator 106i. The voltage controlled oscillator 106i includes an NMOS transistor 1065i, a load element 1066i, a ring oscillator 1062i, a current mirror circuit 1063i, and a current mirror circuit 1064i.

ＮＭＯＳトランジスタ１０６５ｉ（入力トランジスタ）は、第１の状態において生成部２０から出力された制御電圧Ｖｃｎｔがゲートに入力され、第２の状態において参照電圧Ｖｒｅｆがゲートに入力される。ＮＭＯＳトランジスタ１０６５ｉは、負荷素子１０６６ｉ及び後述のＭＯＳトランジスタ１１５とともにソースフォロワ動作を行うことにより、ゲートに入力された電圧に対する所定のゲインを決めるためのドレイン電流をソース・ドレイン間に流す。 In the NMOS transistor 1065i (input transistor), the control voltage Vcnt output from the generation unit 20 in the first state is input to the gate, and the reference voltage Vref is input to the gate in the second state. The NMOS transistor 1065i performs a source follower operation together with the load element 1066i and a MOS transistor 115 described later, thereby causing a drain current for determining a predetermined gain with respect to the voltage input to the gate to flow between the source and the drain.

このドレイン電流は、ＰＭＯＳトランジスタで構成されたカレントミラー回路１０６３ｉと、ＮＭＯＳトランジスタで構成されたカレントミラー回路１０６４ｉとにより、折り返されてリングオシレータ１０６２ｉへ供給される。すなわち、カレントミラー回路１０６３ｉとカレントミラー回路１０６４ｉとは、それぞれ、ＮＭＯＳトランジスタ１０６５ｉのドレインを流れる電流に応じた電流を流す。 This drain current is turned back and supplied to the ring oscillator 1062i by a current mirror circuit 1063i formed of a PMOS transistor and a current mirror circuit 1064i formed of an NMOS transistor. That is, each of the current mirror circuit 1063i and the current mirror circuit 1064i passes a current corresponding to the current flowing through the drain of the NMOS transistor 1065i.

リングオシレータ１０６２ｉは、奇数段のインバータを縦列接続（図示は３段の場合）したものである。リングオシレータ１０６２ｉは、カレントミラー回路１０６３ｉとカレントミラー回路１０６４ｉとにより流された電流を受けて、受けた電流の大きさに応じた周波数で発振する。リングオシレータ１０６２ｉは、その各インバータへ供給される駆動電流の大きさにより、発振周波数が制御されるものである。 The ring oscillator 1062i is formed by connecting inverters in odd stages in cascade (in the case of three stages in the drawing). The ring oscillator 1062i receives the current passed by the current mirror circuit 1063i and the current mirror circuit 1064i, and oscillates at a frequency corresponding to the magnitude of the received current. In the ring oscillator 1062i, the oscillation frequency is controlled by the magnitude of the drive current supplied to each inverter.

すなわち、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉは、流されるドレイン電流の電流の大きさにより、ＮＭＯＳトランジスタ１０６５ｉのゲートに入力される制御電圧Ｖｃｎｔに対するリングオシレータ１０６２ｉの発振周波数の割合を決定する。すなわち、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉは、流されるドレイン電流の電流の大きさにより、発振部３０ｉのゲインを決定する。具体的には、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉは、負荷素子１０６６ｉに接続されている。発振部３０ｉのゲインは、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさが減少することにより下がり、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさが増加することにより上がる。 That is, the source 1061i of the NMOS transistor 1065i determines the ratio of the oscillation frequency of the ring oscillator 1062i to the control voltage Vcnt input to the gate of the NMOS transistor 1065i, depending on the magnitude of the drain current that flows. That is, the source 1061i of the NMOS transistor 1065i determines the gain of the oscillation unit 30i according to the magnitude of the drain current that flows. Specifically, the source 1061i of the NMOS transistor 1065i is connected to the load element 1066i. The gain of the oscillating unit 30i decreases as the magnitude of current flowing through the source 1061i of the NMOS transistor 1065i decreases, and increases as the magnitude of current flowing through the source 1061i of the NMOS transistor 1065i increases.

補正部５０ｉは、ゲイン補正回路１１０ｉを含む。ゲイン補正回路１１０ｉは、比較器（電圧比較部）１１１、フリップフロップ（保持部）１１２、アップダウンカウンタ（制御値保持部）１１３、Ｄ／Ａ変換器（ＤＡＣ、Ｄ／Ａ変換部）１１４、及び、ＭＯＳトランジスタ１１５を含む。 The correction unit 50i includes a gain correction circuit 110i. The gain correction circuit 110i includes a comparator (voltage comparison unit) 111, a flip-flop (holding unit) 112, an up / down counter (control value holding unit) 113, a D / A converter (DAC, D / A conversion unit) 114, In addition, a MOS transistor 115 is included.

比較器１１１には、ローパスフィルタ１０３の制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとが入力される。比較器１１１は、参照電圧Ｖｒｅｆに対して制御電圧Ｖｃｎｔが高い場合にハイレベルを出力して、制御電圧Ｖｃｎｔが低い場合にローレベルを出力する。すなわち、比較器１１１は、生成部２０から受けた制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとを比較し、比較結果に応じた電圧誤差信号を出力する。 The comparator 111 receives the control voltage Vcnt of the low-pass filter 103 and the reference voltage Vref. The comparator 111 outputs a high level when the control voltage Vcnt is higher than the reference voltage Vref, and outputs a low level when the control voltage Vcnt is low. That is, the comparator 111 compares the control voltage Vcnt received from the generation unit 20 with the reference voltage Vref and outputs a voltage error signal according to the comparison result.

フリップフロップ１１２は、比較器１１１から出力された電圧誤差信号が入力され、基準クロックｃｌｏｃｋに同期して電圧誤差信号を一時的に保持（記憶）する。 The flip-flop 112 receives the voltage error signal output from the comparator 111 and temporarily holds (stores) the voltage error signal in synchronization with the reference clock clock.

アップダウンカウンタ１１３は、フリップフロップ１１２から出力された電圧誤差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する。なお、初期状態において、アップダウンカウンタ１１３は、初期のデジタル制御値を保持している。 The up / down counter 113 changes the held digital control value in accordance with the voltage error signal output from the flip-flop 112 and holds the changed digital control value. In the initial state, the up / down counter 113 holds an initial digital control value.

具体的には、アップダウンカウンタ１１３は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより高いことが電圧誤差信号により示されている場合、すなわち、電圧誤差信号がハイレベルである場合、保持しているデジタル制御値をカウントアップする。アップダウンカウンタ１１３は、カウントアップされたデジタル制御値を保持する。 Specifically, the up / down counter 113 holds digital control when the voltage error signal indicates that the control voltage Vcnt is higher than the reference voltage Vref, that is, when the voltage error signal is at a high level. Count up the value. The up / down counter 113 holds the counted digital control value.

また、アップダウンカウンタ１１３は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより低いことが電圧誤差信号により示されている場合、すなわち、電圧誤差信号がローレベルである場合、保持しているデジタル制御値をカウントダウンする。アップダウンカウンタ１１３は、カウントダウンされたデジタル制御値を保持する。 The up / down counter 113 counts down the held digital control value when the voltage error signal indicates that the control voltage Vcnt is lower than the reference voltage Vref, that is, when the voltage error signal is at a low level. To do. The up / down counter 113 holds the digital control value counted down.

Ｄ／Ａ変換器１１４は、変更されたデジタル制御値をアップダウンカウンタ１１３から受ける。Ｄ／Ａ変換器１１４は、受けたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成する。 The D / A converter 114 receives the changed digital control value from the up / down counter 113. The D / A converter 114 D / A converts the received digital control value to generate an analog control value.

ＭＯＳトランジスタ１１５は、Ｄ／Ａ変換器１１４から出力されたアナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインがＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに接続されている。 In the MOS transistor 115, the analog control value output from the D / A converter 114 is input to the gate, the source is connected to the ground voltage, and the drain is connected to the source 1061i of the NMOS transistor 1065i.

具体的には、ＭＯＳトランジスタ１１５は、カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が低くなる、すなわちその相互コンダクタンスｇｍが高くなる（増大する）。これにより、ＭＯＳトランジスタ１１５は、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさを増加させる。 Specifically, when an analog control value corresponding to the counted-up digital control value is input to the gate of the MOS transistor 115, its equivalent resistance value is lowered, that is, its mutual conductance gm is increased ( Increase). Thereby, the MOS transistor 115 increases the magnitude of the current flowing through the source 1061i of the NMOS transistor 1065i.

また、ＭＯＳトランジスタ１１５は、カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が高くなる、すなわちその相互コンダクタンスｇｍが低くなる（減少する）。これにより、ＭＯＳトランジスタ１１５は、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさを減少させる。 In addition, when an analog control value corresponding to the counted-down digital control value is input to the gate of the MOS transistor 115, its equivalent resistance value increases, that is, its mutual conductance gm decreases (decreases). As a result, the MOS transistor 115 reduces the magnitude of the current flowing through the source 1061i of the NMOS transistor 1065i.

ところで、ＮＭＯＳトランジスタ１０６５ｉの相互コンダクタンスｇｍは、そのゲート端子に入力されるアナログ電圧により連続的に制御できるが、Ｄ／Ａ変換器１１４から出力されるアナログ制御値は離散値となる。したがって、Ｄ／Ａ変換器１１４の分解能を十分に高くすることによって、実用上問題にならない程度に、電圧制御発振器１０６ｉのゲインを連続的に制御することが可能となる。 Meanwhile, the mutual conductance gm of the NMOS transistor 1065i can be continuously controlled by an analog voltage input to the gate terminal thereof, but the analog control value output from the D / A converter 114 is a discrete value. Therefore, by sufficiently increasing the resolution of the D / A converter 114, the gain of the voltage controlled oscillator 106i can be continuously controlled to such an extent that it does not cause a practical problem.

次に、ゲイン補正動作における電圧制御発振器１０６ｉのゲインがＴＹＰである場合（図２に示すゲイン：ＴＹＰの場合）の動作を説明する。 Next, the operation in the case where the gain of the voltage controlled oscillator 106i in the gain correction operation is TYP (gain: TYP shown in FIG. 2) will be described.

このゲイン補正動作を行うときには、第１の制御スイッチ１０４がオフした状態、第２の制御スイッチ１０５がオンした状態とする。ここで、アップダウンカウンタ１１３は、初期のデジタル制御値をＤ／Ａ変換器１１４へ出力する。Ｄ／Ａ変換器１１４は、初期のデジタル制御値をＤ／Ａ変換することにより、初期のアナログ制御値を生成する。その結果、ゲイン補正用のＭＯＳトランジスタ１１５のゲートには、初期のアナログ制御値に応じた電圧が入力されている。これにより、ゲイン補正用のＭＯＳトランジスタ１１５のｇｍ値が固定値（初期値）となり、このｇｍ値と負荷素子１０６６ｉの抵抗値とにより電圧制御発振器１０６ｉの初期ゲインが設定される。この初期ゲインは、ＴＹＰ条件において、電圧制御発振器１０６ｉへ参照電圧Ｖｒｅｆが入力されたときに、発振周波数がｆｔとなるように設定される。ゲインがＴＹＰ条件において、ローパスフィルタ１０３の制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆとほぼ一致するため、比較器１１１の出力は、ハイレベルとローレベルとを同じ割合で繰り返す。したがって、アップダウンカウンタ１１３は、初期値をセンタ値としてカウントアップとカウントダウンとを繰り返し、平均すると初期値と同じ値となる。このため、電圧制御発振器１０６ｉのゲインは初期ゲインから変化しない。 When this gain correction operation is performed, the first control switch 104 is turned off and the second control switch 105 is turned on. Here, the up / down counter 113 outputs an initial digital control value to the D / A converter 114. The D / A converter 114 generates an initial analog control value by performing D / A conversion on the initial digital control value. As a result, a voltage corresponding to the initial analog control value is input to the gate of the MOS transistor 115 for gain correction. As a result, the gm value of the MOS transistor 115 for gain correction becomes a fixed value (initial value), and the initial gain of the voltage controlled oscillator 106i is set by this gm value and the resistance value of the load element 1066i. This initial gain is set so that the oscillation frequency becomes ft when the reference voltage Vref is input to the voltage controlled oscillator 106i under the TYP condition. Since the control voltage Vcnt of the low-pass filter 103 substantially matches the reference voltage Vref when the gain is TYP, the output of the comparator 111 repeats the high level and the low level at the same rate. Therefore, the up / down counter 113 repeats count-up and count-down using the initial value as the center value, and when averaged, it becomes the same value as the initial value. For this reason, the gain of the voltage controlled oscillator 106i does not change from the initial gain.

次に、ゲイン補正動作における電圧制御発振器１０６ｉのゲインがＴＹＰ時より高い場合（図２に示すゲイン：ＨＩＧＨの場合）の動作を説明する。 Next, an operation when the gain of the voltage controlled oscillator 106i in the gain correction operation is higher than that at the time of TYP (gain shown in FIG. 2: HIGH) will be described.

ここで、電圧制御発振器１０６ｉに参照電圧Ｖｒｅｆが入力されているため、発振周波数は基準値ｆｔより高いｆｈとなる（図２参照）。このとき、ローパスフィルタ１０３から出力される制御電圧Ｖｃｎｔは、参照電圧Ｖｒｅｆよりも低い電圧となる。これにより、比較器１１１はローレベルをフリップフロップ１１２へ出力する。フリップフロップ１１２は、基準クロックｃｌｏｃｋに同期してローレベルをアップダウンカウンタ１１３へ出力する。したがって、アップダウンカウンタ１１３は、保持しているデジタル制御値（例えば、初期のデジタル制御値）をカウントダウンする。その後、適当なタイミングで、そのアップダウンカウンタ１１３のカウント値を、Ｄ／Ａ変換器１１４によりＤ／Ａ変換する。このとき、ゲイン補正用のＭＯＳトランジスタ１１５は、ゲート電圧が初期電圧値に対して低くなるため、ｇｍ値が小さくなる。ここで、電圧制御発振器１０６ｉのゲインは、バイアス電流設定抵抗値とｇｍ値との並列抵抗値で設定される。この並列抵抗値が大きくなり、結果として、電圧制御発振器１０６ｉのゲインが下がる。したがって、電圧制御発振器１０６ｉの発振周波数が下げられ、制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆに近づく。この動作を繰り返すことにより、制御電圧Ｖｃｎｔを参照電圧Ｖｒｅｆと一致させ、ゲインをＴＹＰ時のものに合わせ込めることとなる。 Here, since the reference voltage Vref is input to the voltage controlled oscillator 106i, the oscillation frequency becomes fh higher than the reference value ft (see FIG. 2). At this time, the control voltage Vcnt output from the low pass filter 103 is lower than the reference voltage Vref. As a result, the comparator 111 outputs a low level to the flip-flop 112. The flip-flop 112 outputs a low level to the up / down counter 113 in synchronization with the reference clock clock. Therefore, the up / down counter 113 counts down the held digital control value (for example, the initial digital control value). Thereafter, the D / A converter 114 converts the count value of the up / down counter 113 at an appropriate timing. At this time, since the gate voltage of the MOS transistor 115 for gain correction becomes lower than the initial voltage value, the gm value becomes smaller. Here, the gain of the voltage controlled oscillator 106i is set by a parallel resistance value of the bias current setting resistance value and the gm value. This parallel resistance value increases, and as a result, the gain of the voltage controlled oscillator 106i decreases. Therefore, the oscillation frequency of the voltage controlled oscillator 106i is lowered, and the control voltage Vcnt approaches the reference voltage Vref. By repeating this operation, the control voltage Vcnt is matched with the reference voltage Vref, and the gain can be matched with that at the time of TYP.

次に、ゲイン補正動作における電圧制御発振器１０６ｉのゲインがＴＹＰ時より低い場合（図２に示すゲイン：ＬＯＷの場合）の動作を説明する。 Next, the operation when the gain of the voltage controlled oscillator 106i in the gain correction operation is lower than that at the time of TYP (the gain shown in FIG. 2 is LOW) will be described.

ここで、発振周波数は基準値ｆｔより低いｆｌとなる。このとき、制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆよりも高い電圧となる。これにより、比較器１１１はハイレベルを出力し、フリップフロップ１１２は基準クロックｃｌｏｃｋに同期してハイレベルを出力する。したがって、アップダウンカウンタ１１３は、保持しているデジタル制御値（例えば、初期のデジタル制御値）をカウントアップする。Ｄ／Ａ変換後のゲイン補正用のＭＯＳトランジスタ１１５のゲート電圧は初期電圧値に対して高くなる。その結果、ＭＯＳトランジスタ１１５のｇｍ値が大きくなり、電圧制御発振器１０６ｉのゲインが上がる。この動作を繰り返すことにより、ゲインをＴＹＰ時のものに合わせ込めることとなる。 Here, the oscillation frequency is fl lower than the reference value ft. At this time, the control voltage Vcnt is higher than the reference voltage Vref. As a result, the comparator 111 outputs a high level, and the flip-flop 112 outputs a high level in synchronization with the reference clock clock. Therefore, the up / down counter 113 counts up the held digital control value (for example, the initial digital control value). The gate voltage of the MOS transistor 115 for gain correction after D / A conversion becomes higher than the initial voltage value. As a result, the gm value of the MOS transistor 115 is increased, and the gain of the voltage controlled oscillator 106i is increased. By repeating this operation, the gain can be adjusted to that at the time of TYP.

次に、本発明の第３実施形態に係るＰＬＬ回路１００ｊを、図４を用いて説明する。図４は、本発明の第３実施形態に係るＰＬＬ回路１００ｊの構成を示す図である。以下では、第２実施形態と異なる部分を中心に説明する。 Next, a PLL circuit 100j according to a third embodiment of the present invention will be described with reference to FIG. FIG. 4 is a diagram showing a configuration of a PLL circuit 100j according to the third embodiment of the present invention. Below, it demonstrates centering on a different part from 2nd Embodiment.

ＰＬＬ回路１００ｊは、補正部５０ｊを備える。 The PLL circuit 100j includes a correction unit 50j.

補正部５０ｊは、ゲイン補正回路１１０ｊを含む。ゲイン補正回路１１０ｊは、オペアンプ（差動増幅部）１２１、保持容量（保持部）１２２、Ａ／Ｄ変換器（Ａ／Ｄ変換部）１２３、Ｄ／Ａ変換器１２４、及びＭＯＳトランジスタ１２５を含む。 The correction unit 50j includes a gain correction circuit 110j. The gain correction circuit 110j includes an operational amplifier (differential amplification unit) 121, a storage capacitor (holding unit) 122, an A / D converter (A / D conversion unit) 123, a D / A converter 124, and a MOS transistor 125. .

オペアンプ１２１は、ローパスフィルタ１０３から出力された制御電圧Ｖｃｎｔが正側入力端子に入力され、参照電圧Ｖｒｅｆが負側入力端子に入力される。ここで、オペアンプ１２１は入力差電圧に対し、電流を出力するトランスコンダクタンスアンプである。オペアンプ１２１の出力端子には、保持容量１２２が接続される。これにより、オペアンプ１２１は、生成部２０から受けた制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとの差動信号を生成して保持容量１２２へ出力する。 In the operational amplifier 121, the control voltage Vcnt output from the low-pass filter 103 is input to the positive input terminal, and the reference voltage Vref is input to the negative input terminal. Here, the operational amplifier 121 is a transconductance amplifier that outputs a current with respect to an input differential voltage. A storage capacitor 122 is connected to the output terminal of the operational amplifier 121. Accordingly, the operational amplifier 121 generates a differential signal between the control voltage Vcnt received from the generation unit 20 and the reference voltage Vref and outputs the differential signal to the storage capacitor 122.

具体的には、オペアンプ１２１は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより高いことを示す差動信号を出力した場合に電流を吐き出し、保持容量１２２により保持されていた差動電圧を増加させて、増加された差動電圧を保持容量１２２に保持させる。 Specifically, the operational amplifier 121 discharges current when a differential signal indicating that the control voltage Vcnt is higher than the reference voltage Vref, and increases the differential voltage held by the storage capacitor 122 to increase the differential voltage. The held differential voltage is held in the holding capacitor 122.

また、オペアンプ１２１は、制御電圧Ｖｃｎｔが参照電圧Ｖｒｅｆより低いことを示す差動信号を出力した場合に電流を吸い込み、保持容量１２２により保持されていた差動電圧を減少させて、減少された差動電圧を保持容量１２２に保持させる。 Further, the operational amplifier 121 absorbs current when a differential signal indicating that the control voltage Vcnt is lower than the reference voltage Vref is output, and reduces the differential voltage held by the holding capacitor 122 to reduce the difference. The dynamic voltage is held in the holding capacitor 122.

保持容量１２２は、オペアンプ１２１から出力された差動信号に応じた差動電圧を一時的に保持する。保持容量１２２は、容量値Ｃｏを有しており、受けた差動信号に対して容量値Ｃｏから決まる差動電圧を発生させて保持する。 The holding capacitor 122 temporarily holds a differential voltage corresponding to the differential signal output from the operational amplifier 121. The holding capacitor 122 has a capacitance value Co, and generates and holds a differential voltage determined from the capacitance value Co for the received differential signal.

Ａ／Ｄ変換器１２３は、保持容量１２２により保持された差動電圧をＡ／Ｄ変換することにより、デジタル制御値を生成する。 The A / D converter 123 A / D converts the differential voltage held by the holding capacitor 122 to generate a digital control value.

Ｄ／Ａ変換器１２４は、Ａ／Ｄ変換器１２３により生成されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成する。 The D / A converter 124 generates an analog control value by D / A converting the digital control value generated by the A / D converter 123.

ＭＯＳトランジスタ１２５は、Ｄ／Ａ変換器１２４から出力されたアナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインがＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに接続されている。 In the MOS transistor 125, the analog control value output from the D / A converter 124 is input to the gate, the source is connected to the ground voltage, and the drain is connected to the source 1061i of the NMOS transistor 1065i.

具体的には、ＭＯＳトランジスタ１２５は、増加された差動電圧に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が低くなる、すなわちその相互コンダクタンスｇｍが高くなる。これにより、ＭＯＳトランジスタ１１５は、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさを増加させる。 Specifically, when an analog control value corresponding to the increased differential voltage is input to the gate of the MOS transistor 125, its equivalent resistance value is lowered, that is, its mutual conductance gm is increased. Thereby, the MOS transistor 115 increases the magnitude of the current flowing through the source 1061i of the NMOS transistor 1065i.

また、ＭＯＳトランジスタ１１５は、減少された差動電圧に対応したアナログ制御値がゲートに入力された場合、その等価的な抵抗値が高くなる、すなわちその相互コンダクタンスｇｍが低くなる。これにより、ＭＯＳトランジスタ１１５は、ＮＭＯＳトランジスタ１０６５ｉのソース１０６１ｉに流される電流の大きさを減少させる。 In addition, when an analog control value corresponding to the reduced differential voltage is input to the gate of the MOS transistor 115, its equivalent resistance value increases, that is, its mutual conductance gm decreases. As a result, the MOS transistor 115 reduces the magnitude of the current flowing through the source 1061i of the NMOS transistor 1065i.

また、ゲイン補正動作が次の点で、第２実施形態とことなる。 Further, the gain correction operation is different from the second embodiment in the following points.

補正動作における電圧制御発振器１０６のゲインがＴＹＰ時である場合の動作において、オペアンプ１２１は、次のような動作を行う。オペアンプ１２１は、制御電圧Ｖｃｎｔと参照電圧Ｖｒｅｆとが等しい電圧値である場合は電流を出力しない。これにより、保持容量１２２の電圧値が初期値Ｖｃｏとなる。この電圧値に基づいて、ＴＹＰ条件における電圧制御発振器１０６のゲインが設定される。 In the operation when the gain of the voltage controlled oscillator 106 in the correction operation is TYP, the operational amplifier 121 performs the following operation. The operational amplifier 121 does not output current when the control voltage Vcnt and the reference voltage Vref have the same voltage value. As a result, the voltage value of the storage capacitor 122 becomes the initial value Vco. Based on this voltage value, the gain of the voltage controlled oscillator 106 under the TYP condition is set.

補正動作における電圧制御発振器１０６のゲインがＴＹＰ時より高い場合の動作において、電圧制御発振器１０６には、参照電圧Ｖｒｅｆが入力されている。このため、発振周波数は基準値ｆｔより高いｆｈとなる。このとき、制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆよりも低い電圧となる。これにより、オペアンプ１２１は電流を吸い込み、保持容量１２２の電圧値は初期値Ｖｃｏから下がる。その後、適当なタイミングで、保持容量１２２の電圧値をＡ／Ｄ変換器１２３によりＡ／Ｄ変換し、この出力信号をＤ／Ａ変換器１２４によりＤ／Ａ変換する。このとき、ゲイン補正用のＭＯＳトランジスタ１２５は、ゲート電圧が初期電圧値に対して低くなるため、ｇｍ値が小さくなる。これにより、電圧制御発振器１０６のゲインが下がる。したがって、電圧制御発振器１０６の発振周波数が低くなり、制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆに近づく。この動作を繰り返すことにより、制御電圧Ｖｃｎｔを参照電圧Ｖｒｅｆと一致させ、ゲインをＴＹＰ時のものに合わせ込めることとなる。 In the operation when the gain of the voltage controlled oscillator 106 in the correction operation is higher than that in TYP, the reference voltage Vref is input to the voltage controlled oscillator 106. For this reason, the oscillation frequency is fh higher than the reference value ft. At this time, the control voltage Vcnt is lower than the reference voltage Vref. As a result, the operational amplifier 121 sinks current, and the voltage value of the storage capacitor 122 decreases from the initial value Vco. Thereafter, at an appropriate timing, the voltage value of the storage capacitor 122 is A / D converted by the A / D converter 123, and this output signal is D / A converted by the D / A converter 124. At this time, since the gate voltage of the MOS transistor 125 for gain correction becomes lower than the initial voltage value, the gm value becomes smaller. As a result, the gain of the voltage controlled oscillator 106 decreases. Therefore, the oscillation frequency of the voltage controlled oscillator 106 is lowered, and the control voltage Vcnt approaches the reference voltage Vref. By repeating this operation, the control voltage Vcnt is matched with the reference voltage Vref, and the gain can be matched with that at the time of TYP.

補正動作における電圧制御発振器１０６のゲインがＴＹＰ時より低い場合の動作において、発振周波数は基準値ｆｔより低いｆｌとなる。このとき、制御電圧Ｖｃｎｔは参照電圧Ｖｒｅｆよりも高い電圧となる。これにより、オペアンプ１２１は電流を吐き出し、保持容量１２２の電圧値はＶｃｏ電圧から上がり、Ｄ／Ａ変換後のゲイン補正用ＮＭＯＳトランジスタのゲート電圧は初期電圧値に対して高くなる。その結果、ｇｍ値が大きくなり、電圧制御発振器１０６のゲインが上がる。この動作を繰り返すことにより、ゲインをＴＹＰ時のものに合わせ込めることとなる。 In the operation when the gain of the voltage controlled oscillator 106 in the correction operation is lower than that in TYP, the oscillation frequency becomes fl lower than the reference value ft. At this time, the control voltage Vcnt is higher than the reference voltage Vref. As a result, the operational amplifier 121 discharges current, the voltage value of the storage capacitor 122 rises from the Vco voltage, and the gate voltage of the gain correcting NMOS transistor after D / A conversion becomes higher than the initial voltage value. As a result, the gm value increases and the gain of the voltage controlled oscillator 106 increases. By repeating this operation, the gain can be adjusted to that at the time of TYP.

なお、上記実施形態の説明においては、起動時にゲイン補正動作を１回のみ行い、その後、通常のＰＬＬ回路動作を行う場合の説明を行っている。しかしながら、ゲイン補正動作は１回のみではなく、例えば、スタンバイ状態からの動作開始毎に補正期間を設けたり、ＰＬＬ回路の位相ロックが不要な期間に補正期間を設けたりしてもよい。 In the description of the above embodiment, a description is given of a case where the gain correction operation is performed only once at the start-up, and then the normal PLL circuit operation is performed thereafter. However, the gain correction operation is not limited to one time. For example, a correction period may be provided every time the operation from the standby state is started, or a correction period may be provided in a period in which the phase lock of the PLL circuit is unnecessary.

また、上記実施形態の説明においては、電圧制御発振器を構成するリングオシレータのインバータ駆動電流を制御することによりゲイン補正を行っている。しかしながら、ローパスフィルタからの出力電圧と参照電圧との差分に基づいて、例えば、リングオシレータ回路の電源電圧を制御することによりゲイン補正を行うなど、いかなるゲイン補正方法であってもよい。 In the description of the above embodiment, the gain correction is performed by controlling the inverter drive current of the ring oscillator constituting the voltage controlled oscillator. However, any gain correction method may be used, such as performing gain correction by controlling the power supply voltage of the ring oscillator circuit based on the difference between the output voltage from the low-pass filter and the reference voltage.

また、上記実施形態の説明においては、電圧制御発振器はリングオシレータにて構成しているが、電圧制御発振器はどのような回路構成であってもよい。 In the description of the above embodiment, the voltage controlled oscillator is configured by a ring oscillator, but the voltage controlled oscillator may have any circuit configuration.

また、上記実施形態の説明においては、ゲイン補正動作時と通常のＰＬＬ回路動作時では、基準信号ｒｃｌｋは同一の信号としている。しかしながら、ゲイン補正動作時には、基準信号が変動しないように、例えば、水晶振動子の発振周波数を入力して補正を行い、通常のＰＬＬ回路動作時には、ロックすべき基準信号を入力するなど、基準信号ｒｃｌｋを動作状態に合わせて切り替えてもよい。 In the description of the above embodiment, the reference signal rclk is the same signal during gain correction operation and normal PLL circuit operation. However, in order to prevent the reference signal from fluctuating during the gain correction operation, for example, the correction is performed by inputting the oscillation frequency of the crystal resonator, and the reference signal to be locked is input during the normal PLL circuit operation. rclk may be switched according to the operating state.

本発明の第１実施形態に係るＰＬＬ回路１００の構成を示す図。1 is a diagram showing a configuration of a PLL circuit 100 according to a first embodiment of the present invention. 本発明の第１実施形態における電圧制御発振器のゲイン特性を示す図。The figure which shows the gain characteristic of the voltage controlled oscillator in 1st Embodiment of this invention. 本発明の第２実施形態に係るＰＬＬ回路１００ｉの構成を示す図。The figure which shows the structure of the PLL circuit 100i which concerns on 2nd Embodiment of this invention. 本発明の第３実施形態に係るＰＬＬ回路１００ｊの構成を示す図。The figure which shows the structure of PLL circuit 100j which concerns on 3rd Embodiment of this invention.

符号の説明Explanation of symbols

１００、１００ｉ、１００ｊＰＬＬ回路 100, 100i, 100j PLL circuit

Claims

入力された電圧に応じた周波数で発振することにより、内部信号を生成する発振部と、前記内部信号を分周して分周信号を生成する分周部と、外部から入力された基準信号の位相と前記分周信号の位相とを比較し、比較結果に応じた位相誤差信号を出力する位相比較部と、前記位相誤差信号に基づいて制御電圧を生成する生成部と、を有するＰＬＬ回路であって、
前記制御電圧が前記発振部へ入力される第１の状態と、参照電圧が前記発振部へ入力される第２の状態とを切り替える切り替え部と、
前記第２の状態において、前記制御電圧と前記参照電圧とを比較し、前記制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数を補正する補正部と、を備え、
前記補正部は、前記制御電圧が前記参照電圧に等しくなるように、前記発振部に入力された電圧に対する前記発振部における発振の周波数の特性である前記発振部のゲインを補正し、
前記発振部は、
前記制御電圧または前記参照電圧がゲートに入力される入力トランジスタと、
前記入力トランジスタのソース−ドレイン間を流れる電流に応じた電流を流すカレントミラー回路と、
前記カレントミラー回路により流された電流を受けて、受けた電流の大きさに応じた周波数で発振するリングオシレータと、を含み、
前記補正部は、前記制御電圧と前記参照電圧との比較結果に基づいて相互コンダクタンスが制御されるＭＯＳトランジスタを含み、
前記制御電圧が前記参照電圧より高い場合、前記ＭＯＳトランジスタの相互コンダクタンスが減少し、前記制御電圧が前記参照電圧より低い場合、前記ＭＯＳトランジスタの相互コンダクタンスが増大し、
前記補正部は、
前記制御電圧と前記参照電圧とを比較し、比較結果に応じた電圧誤差信号を出力する電圧比較部と、
前記電圧誤差信号を一時的に保持する保持部と、
前記保持部に一時的に保持され前記保持部から出力された前記電圧誤差信号に応じて、保持しているデジタル制御値を変更して、変更されたデジタル制御値を保持する制御値保持部と、
前記制御値保持部に保持され前記制御値保持部から出力された前記変更されたデジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、
前記アナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインが前記入力トランジスタのソースに接続された前記ＭＯＳトランジスタと、を含む
ことを特徴とするＰＬＬ回路。 An oscillation unit that generates an internal signal by oscillating at a frequency according to the input voltage, a frequency dividing unit that divides the internal signal to generate a divided signal, and a reference signal input from the outside A PLL circuit having a phase comparison unit that compares a phase with the phase of the frequency-divided signal and outputs a phase error signal according to a comparison result, and a generation unit that generates a control voltage based on the phase error signal. There,
A switching unit that switches between a first state in which the control voltage is input to the oscillation unit and a second state in which a reference voltage is input to the oscillation unit;
In the second state, the control voltage is compared with the reference voltage, and the oscillation frequency in the oscillation unit is corrected with respect to the voltage input to the oscillation unit so that the control voltage becomes equal to the reference voltage. And a correction unit that
The correction unit corrects a gain of the oscillation unit that is a characteristic of an oscillation frequency in the oscillation unit with respect to a voltage input to the oscillation unit, so that the control voltage becomes equal to the reference voltage,
The oscillation unit is
An input transistor to which the control voltage or the reference voltage is input to a gate;
A current mirror circuit for passing a current according to a current flowing between the source and drain of the input transistor;
A ring oscillator that receives a current passed by the current mirror circuit and oscillates at a frequency according to the magnitude of the received current,
The correction unit includes a MOS transistor whose mutual conductance is controlled based on a comparison result between the control voltage and the reference voltage,
When the control voltage is higher than the reference voltage, the transconductance of the MOS transistor decreases, and when the control voltage is lower than the reference voltage, the transconductance of the MOS transistor increases.
The correction unit is
Comparing the reference voltage with the previous SL control voltage, a voltage comparison unit for outputting a voltage error signal corresponding to the comparison result,
A holding unit that temporarily holds the previous SL voltage error signal,
A control value holding unit that changes the held digital control value according to the voltage error signal temporarily held in the holding unit and output from the holding unit, and holds the changed digital control value; ,
A D / A converter that generates an analog control value by D / A converting the changed digital control value held in the control value holding unit and output from the control value holding unit;
The analog control value is input to a gate, a source connected to a ground voltage, a drain PLL circuit you comprising the, said MOS transistor connected to the source of the input transistor.

前記制御値保持部は、前記制御電圧が前記参照電圧より高いことが前記電圧誤差信号により示されている場合、保持しているデジタル制御値をカウントアップして、カウントアップされたデジタル制御値を保持し、前記制御電圧が前記参照電圧より低いことが前記電圧誤差信号により示されている場合、保持しているデジタル制御値をカウントダウンして、カウントダウンされたデジタル制御値を保持し、
前記ＭＯＳトランジスタは、前記カウントアップされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを増加させ、前記カウントダウンされたデジタル制御値に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを減少させ、
前記発振部のゲインは、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが増加することにより上がり、前記入力トランジスタのソース−ドレイン間に流される電流の大きさが減少することにより下がる
ことを特徴とする請求項１に記載のＰＬＬ回路。 When the voltage error signal indicates that the control voltage is higher than the reference voltage, the control value holding unit counts up the held digital control value and outputs the counted up digital control value. If the voltage error signal indicates that the control voltage is lower than the reference voltage, count down the held digital control value, hold the counted down digital control value,
When the analog control value corresponding to the counted-up digital control value is input to the gate, the MOS transistor increases the magnitude of the current flowing between the source and drain of the input transistor, and the counted-down digital control value When an analog control value corresponding to the control value is input to the gate, the magnitude of the current flowing between the source and drain of the input transistor is reduced,
The gain of the oscillating unit increases as the current flowing between the source and drain of the input transistor increases, and decreases as the current flowing between the source and drain of the input transistor decreases. The PLL circuit according to claim 1 .

前記補正部は、
前記制御電圧と前記参照電圧との差動信号を生成して出力する差動増幅部と、
前記差動信号に応じた差動電圧を一時的に保持する保持部と、
前記保持部により保持された前記差動電圧をＡ／Ｄ変換してデジタル制御値を生成するＡ／Ｄ変換部と、
前記デジタル制御値をＤ／Ａ変換することにより、アナログ制御値を生成するＤ／Ａ変換部と、
前記アナログ制御値がゲートに入力され、ソースがグランド電圧に接続され、ドレインが前記入力トランジスタのソースに接続された前記ＭＯＳトランジスタと、を含む
ことを特徴とする請求項１に記載のＰＬＬ回路。 The correction unit is
A differential amplifier for generating and outputting a differential signal of the previous SL control voltage and the reference voltage,
A holding unit for temporarily holding the differential voltage corresponding to the prior SL differential signal,
An A / D converter that A / D converts the differential voltage held by the holding unit to generate a digital control value;
A D / A converter that generates an analog control value by D / A converting the digital control value;
Is input before Symbol analog control value to the gate, a source connected to a ground voltage, a drain PLL circuit according to claim 1, characterized in that it comprises, said MOS transistor connected to the source of the input transistor .

前記差動増幅部は、前記制御電圧が前記参照電圧より高いことを示す前記差動信号を出力した場合、前記保持部により保持されていた差動電圧を増加させて、増加された差動電圧を前記保持部に保持させ、前記制御電圧が前記参照電圧より低いことを示す前記差動信号を出力した場合、前記保持部により保持されていた差動電圧を減少させて、減少された差動電圧を前記保持部に保持させ、
前記ＭＯＳトランジスタは、前記増加された差動電圧に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを増加させ、前記減少された差動電圧に対応したアナログ制御値がゲートに入力された場合、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさを減少させ、
前記発振部のゲインは、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが増加することにより上がり、前記入力トランジスタのソース−ドレイン間に流れる電流の大きさが減少することにより下がる
ことを特徴とする請求項３に記載のＰＬＬ回路。 When the differential amplification unit outputs the differential signal indicating that the control voltage is higher than the reference voltage, the differential amplification unit increases the differential voltage held by the holding unit and increases the differential voltage. Is held by the holding unit, and the differential signal indicating that the control voltage is lower than the reference voltage is output, the differential voltage held by the holding unit is decreased, and the reduced differential Holding the voltage in the holding unit,
When the analog control value corresponding to the increased differential voltage is input to the gate, the MOS transistor increases the amount of current flowing between the source and the drain of the input transistor, and reduces the decreased differential. When an analog control value corresponding to the voltage is input to the gate, the magnitude of the current flowing between the source and drain of the input transistor is reduced,
The gain of the oscillating unit increases as the current flowing between the source and drain of the input transistor increases, and decreases as the current flowing between the source and drain of the input transistor decreases. The PLL circuit according to claim 3 .

前記生成部は、
容量を含み、前記位相誤差信号に基づいて前記容量を充電又は放電することによりチャージポンプ電流を生成するチャージポンプ回路と、
前記チャージポンプ回路から出力された前記チャージポンプ電流を平滑化することにより、前記制御電圧を生成するローパスフィルタと、
を含む
ことを特徴とする請求項１から４のいずれか１項に記載のＰＬＬ回路。 The generator is
A charge pump circuit including a capacitor and generating a charge pump current by charging or discharging the capacitor based on the phase error signal;
A low-pass filter that generates the control voltage by smoothing the charge pump current output from the charge pump circuit;
PLL circuit according to claim 1, any one of 4, which comprises a.

前記切り替え部は、
前記生成部と前記発振部との間の導通を切り替える第１の制御スイッチと、
前記参照電圧と前記発振部との間の導通を切り替える第２の制御スイッチと、
を含み、
前記第１の状態においては前記第１の制御スイッチが導通状態になるとともに前記第２の制御スイッチが非導通状態になり、
前記第２の状態においては前記第１の制御スイッチが非導通状態になるとともに前記第２の制御スイッチが導通状態になる
ことを特徴とする請求項１から５のいずれか１項に記載のＰＬＬ回路。 The switching unit is
A first control switch for switching conduction between the generation unit and the oscillation unit;
A second control switch for switching conduction between the reference voltage and the oscillation unit;
Including
In the first state, the first control switch is turned on and the second control switch is turned off.
The PLL according to any one of claims 1 to 5 , wherein, in the second state, the first control switch is turned off and the second control switch is turned on. circuit.

前記ＰＬＬ回路の起動時に前記第２の状態となる
ことを特徴とする請求項１から６のいずれか１項に記載のＰＬＬ回路。 PLL circuit according to any one of claims 1 6, characterized in that the said second state upon activation of the PLL circuit.