JP5231524B2 - Ｒｆ通信用線形トランスコンダクタ - Google Patents

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本願は、「Linear Transconductor for a RF Mixer」と題する２００７年３月１９日に出願された米国仮出願番号６０／８９５，６５９の利益を要求する。この出願の開示内容の全体は本開示の一部とみなされる。
本願は、線形トランスコンダクタ（すなわち線形の電圧電流変換）が必要な適用形態に関する、そして具体的には、改善された相互変調積が抑制された無線周波数（ＲＦ）ミキサに関する。
ミキサは、ベースバンド（あるいは低周波）信号のアップコンバーションおよびＲＦ信号のダウンコンバージョンに使用される。相互変調抑制は、ミキサがＲＦ信号をベースバンドへダウンコンバートする役目をするＲＦ受信機にとって有用である。ミキサ段は電圧電流変換を行なう。
この変換は非線形であり、その結果、相互変調歪を生成し得る。間に小さな周波数オフセットを有するある２つの擬似信号によって相互変調歪が引き起こされて、（デバイス特性の非線形性が原因で）それらが混合する。トーン１がｆ１と称され、トーン２がｆ２と称される場合、相互変調積２ｆ２−ｆ１または２ｆ１−ｆ２は、求められるＲＦ信号の近くに位置し、受信器の性能を悪化させ得る。このトーンは３次相互変調積と呼ばれる。
受信器または受信器の要素は、「３次入力インターセプト・ポイント」（ＩＩＰ３）と称された３次歪み有能指数によって特徴付けられ得る。３次入力インターセプト・ポイントは、３次相互変調（あるいは歪み）積中の電力および基本周波数（あるいはトーン）が交差する点として定義され得る。（図１Ａを参照）。相互変調積中の電力は入力信号振幅の電力の３乗に比例する。理想的な増幅器（歪みのない）については、ＩＩＰ３点は無限大にあり得る。ＩＩＰ３点が高いほど、受信器についての線形性または歪み性能は良い。
ミキサの線形性および雑音指数（ＮＦ）は、電圧入力を電流に変換するトランスコンダクタ段によって支配され得る。ミキサ・トランスコンダクタは、（トランスコンダクタ装置のソースに抵抗器を加える）ソース・デジェネレーションによって線形化され得る。しかし、このことは、ミキサのノイズの増加および利得の減少（雑音指数の劣化）を犠牲にして生じ得る。
本発明は、先行技術の限界を克服し改善された相互変調が抑制されたトランスコンダクタをもたらすことに向けられている。線形化は、利得と雑音指数に関する妥協を最小化するフィード・フォワード手法によって達成される。
上記を考慮して、本発明に記述される特徴は、概して１つ以上の改善されたシステム、方法および（または）改善された線形トランスコンダクタ用装置に関する。
一実施形態では、本願は、少なくとも１つの入力および少なくとも１つの出力を有する線形トランスコンダクタであって、複数のトランジスタおよび複数の入力を有する差動増幅器であって入力信号の差分が増幅される差動増幅器と、複数のトランジスタを有するカスコード回路であって前記複数のトランジスタは前記差動増幅器に動作可能に接続されており、前記線形トランスコンダクタの入力と出力との間の逆方向アイソレーション（reverse isolation）が、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の少なくとも１つのトランジスタの上に設けられた共通ゲートトランジスタとして設けることによって前記線形トランスコンダクタの入力と出力とを切り離すことによって改善されるカスコード回路と、前記カスコード回路と電源電圧との間に動作可能に接続されている複数のトランジスタを有する能動負荷と、前記能動負荷と前記カスコード回路とグランドとの間の接続に動作可能に接続されている補助デバイスと、を具備するトランスコンダクタを具備する。
別の実施形態では、本願は、トランスコンダクタ中の相互変調積を減じる方法であって、複数の入力信号を受け取り、複数の入力信号の差分を増幅し、入力電圧を電流に変換し、主電流中の非線形性をセンスし、前記非線形性をフィード・フォワードし、前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらし、前記非線形性に応じて補助電流を生成し、前記補助電流を前記主電流と加えることによって主電流中の非線形成分を打ち消し、前記線形トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらし、能動負荷をバイアスする、ことを具備する方法を具備する。
本方法および装置の適用可能性のさらなる範囲は、次の詳細な記述、請求項および図面から明らかになるだろう。しかしながら、発明の趣旨および範囲内の様々な変更および修正が当業者に明らかになるので、詳細な記述および具体的な例が発明の好ましい実施例を示しはするが、実例のみとして与えられることが理解されるべきである。
現在開示されている方法および装置の特徴、目的および利点は、図面と共に用いられると以下に記述された詳細な記述から一層明らかになるだろう。図面において、同様の参照文字は、相応して全図にわたって識別を行なう。
（理論的な）受信器歪み対入力電源インターセプト・ポイント補外を図示するグラフ。 共通ソース・トランスコンダクタへ入力される低ノイズ増幅器（ＬＮＡ）からの干渉体を伴ったＲＦ出力が受信器の信号対雑音比をどのように悪化させ得るかを例証する。 共通ソース・トランスコンダクタの図。 共通ソース・トランスコンダクタの図。 主トランジスタと補助トランジスタの３次導関数およびこれらの２つの導関数の実効的な和を示す。 本願のトランスコンダクタ装置および方法によってＩＭ３（相互変調積）が抑えられることを例証する。 本願の線形トランスコンダクタ内の相互変調積を減じる方法によって実行されるステップを含んでいるフローチャート。 図５はセルラ通信方式の図。 本願によるユーザ装置の実施形態を図示する。 基地局コントローラと基地局を含む通信システムの一部。 本願の線形トランスコンダクタ内の、相互変調積を減じる場合に実行されるステップを図示する機能ブロック図。
「典型的である」という文言は「例、事例、または実例として役立つ」ことを意味するために本明細書において使用されている。「典型的である」と本明細書において記述されているあらゆる実施形態は、必ずしも、好ましいものまたは他の実施形態よりも有利なものとして解釈されるべきではない。
添付図面との関連で下に記述されている詳細な記述は、本発明の典型的な実施形態の記述であることを意図されており、本発明を実行されることが可能な唯一の実施形態を表わすことを意図されない。この記述の全体にわたって使用されている「典型的な」という用語は、「例、事例、または実例として役立つ」ことを意味し、必ずしも、好ましいものまたは他の実施形態より有利なものとして解釈されるべきでない。詳細な記述は、本発明についての完全な理解をもたらす目的で詳細事項を含んでいる。しかしながら、本発明がこれらの詳細事項なしで実行され得ることは当業者にとって明らかだろう。いくつかの事例では、よく知られている構造および装置は本発明の概念を不明瞭にしないようにするためにブロック図の形態で示される。
該問題はフィード・フォワード線形化を備えたトランスコンダクタを使用することによって解決される。そこでは共通ソース装置として接続されているｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタの差動対は、入力電圧を電流に変換する。（小信号仮定を仮定することは、信号電流ｉｄは、トランスコンダクタンスと呼ばれ且つｇｍと表示される比例定数ｖｇｓに比例する（ｉｄ＝ｇｍ＊ｖｇｓ））。トランスコンダクタは変化する線形度を有する。１つのデザインでは、トランスコンダクタは線形トランスコンダクタとも称され得る。
図１Ｂは、共通ソース・トランスコンダクタが受信器の信号対雑音比（Ｃ／Ｎ）をどのように悪化させ得るかを例証する。必要とされるのは、相互変調積を希望信号よりも十分小さく最小化する線形トランスコンダクタである。
図２は、受動型ミキサと共に使用され得る共通ソース・トランスコンダクタ１０５を含んでいる。それは、さらに２つの副回路（subcircuit）を具備している。図２の底部にあるのは、差動増幅器１１０である。差動対増幅器１１０は、信号ＶＲＦ＋およびＶＲＦ−をそれぞれ受け取る２つの入力、正端子および負端子を有する。この、入力信号ＶＲＦ＋およびＶＲＦ−をそれぞれ受け取る入力トランジスタは、１１５および１２０である。ＶＲＦ＋の小さな値については、ｉＲＦ＋＝ｇｍｎ１＊ＶＲＦ＋である。差動対増幅器は比例増幅器として小信号に対して使用され得る。差動対は差分モードまたは差分信号に応答する。実際、比較的小さな差電圧では、全バイアス電流はペアの一方の側から他方の側へ導かれ得る。
回路１１０は差動型と呼ばれる。それが入力信号の差分を増幅するからである。また、２つの入力ＮＭＯＳ増幅器１１５、１２０がそれらのソースをともに接続され（図２においてグランドに接続されている）、入力がそれらのゲートであるので、回路１１０は共通ソース差動増幅器として知られている。差動型のアーキテクチャを使用する１つの利点は、理想的には共通モード信号が排斥されるであろうということである。共通モード信号が両方のゲートで現われるので、それらの差分は０であり、また、それらは排斥されるだろう。最後、２つのキャパシタ１１７、１１９が、トランジスタ１１５、１２０の入力にそれぞれ位置している。
図２の一番上にあるのは、２つのｐ型の金属酸化膜半導体（ＰＭＯＳ）トランジスタ１２５と１３０を含んでいる回路１２２である。トランジスタ１２５および１３０は「ダイオード接続されている」トランジスタで、能動負荷と記述され得る。トランジスタ１２５および１３０は、飽和領域においてＮＭＯＳ装置１１５、１２０をバイアスする役目をする。トランジスタ１２５および１３０のソースは電源電圧ＶＤＤに接続されている。トランジスタ１２５のドレインはトランジスタ１３０のドレインに接続されている。同様に、トランジスタ１３０のドレインはトランジスタ１２０のドレインに接続されている。また、トランジスタ１２５のドレインは、受動型ミキサ・スイッチに動作可能に接続されている第１の出力１３５に接続されている。同様に、トランジスタ１３０のドレインは、受動型ミキサ・スイッチに動作可能に接続されている第２出力１４０に接続されている。
２つの抵抗器１４５、１５０が、ＰＭＯＳトランジスタ１２５、１３０のドレイン同士の間に直列に接続されている。これらの抵抗器は値が等しく、ＰＭＯＳトランジスタ１２５、１３０を自己バイアスする役目をする。共通ソース段１１０の非線形の振る舞いは相互変調歪という結果になるだろう。入力のブロッカー信号または擬似信号は、共通ソース・トランスコンダクタ１１０からミキサ・スイッチまで希望信号出力に悪影響を及ぼす望まれない相互変調積を混合および生成する。これは、受信器の信号対雑音比（Ｃ／Ｎ）のようなメトリックを悪化させるだろう。必要とされるのは、相互変調積を最小化する線形トランスコンダクタである。
図３Ａにあるのは、上に述べられている問題への解決策をもたらす本願の線形トランスコンダクタ２００の一例である。図３Ａの底部には、差動増幅器２１０がある。差動対増幅器２１０は、信号ＶＲＦ＋およびＶＲＦ−をそれぞれ受け取る２つの入力、正端子および負端子を有している。入力信号ＶＲＦ＋およびＶＲＦ−をそれぞれ受け取る入力ＮＭＯＳトランジスタは２１５と２２０である、前記入力信号の差分を増幅し、入力電圧を電流に変換する。２つの入力ＮＭＯＳ増幅器２１５および２２０は、それらのソースをともに接続されている（図３Ａにおいてグランドに接続されている）。また、入力はそれらのゲートである。２つの入力ＮＭＯＳ増幅器２１５および２２０は良好な線形性性能のために、強い反転領域でバイアスされている。
最後に、２つの抵抗器２１７、２１９が、トランジスタ２１５、２２０の入力と、Ｖｇｍと、の間にそれぞれ接続されている。これらの２つのトランジスタへの直流バイアスは、この抵抗器によってもたらされている。抵抗器はバイアス回路から主なＲＦ信号経路を分離する。
トランジスタ２３０、２３５は共通ゲート構成で接続され、「カスコード型」装置として役立ち、トランジスタ２１５、２２０に低インピーダンスをもたらす。
ＩＭＡＩＮ電流中の非線形性はカスコード型ＮＭＯＳトランジスタ回路２２５によってセンスされる。より具体的には、カスコード型ＮＭＯＳトランジスタ２３０、２３５は、主トランジスタ２１５、２２０が原因のＩＭＡＩＮの中の非線形性をセンスする。この非線形性はフィード・フォワード（または補助的）トランジスタ２４５、２５０へ入力される。これらの補助トランジスタは、非線形の入力に応答して電流ＩＡＵＸを生成する。実効電流ＩＳＵＭはＩＡＵＸとＩＭＡＩＮの和である。電流ＩＡＵＸは、ＩＭＡＩＮの中の非線形成分を打ち消し、それによって、全体的な回路の相互変調性能を改善する。ＩＭＡＩＮの中の非線形性の最適な打ち消しをもたらすために、補助トランジスタペア（補助デバイス）２４５、２５０は弱い反転領域でバイアスされている。
トランジスタ２３０のソースの電圧（Ｖｃａｓ−Ｖｇｓ）はトランジスタ２１５からの非線形電流に応答する。非線形電流が原因の電圧のこの変化は、補助トランジスタ２４５によってセンスされ、出力ノードで付加される誤差電流をフィード・フォワードする。主差動対デバイス２１５および２２０、補助デバイス２４５、２５０は、最適の相互変調性能のための適切な領域でバイアスされている。図３Ｂは、主トランジスタ２１５、２２０および補助トランジスタ２４５、２５０の３次導関数、およびこれらの２つの導関数の実効的な和を示している。
さらに、２つの抵抗器２４７、２５２は、トランジスタ２４５および２５０の入力とＶＡＵＸの間にそれぞれ接続されている。これらの抵抗器は、バイアス回路と主信号経路との分離をもたらす。最後に、２つのキャパシタ２４８、２５３が、トランジスタ２４５および２５０の入力においてそれぞれ位置している。これらの２つのキャパシタは、補助デバイス２４０（これはトランジスタ２４５、２５０を具備している）バイアスがトランジスタ２１５および２２０のドレイン上のバイアスに依存しないことを可能にする。キャパシタ２４８は、ＮＭＯＳトランジスタ２４５のゲートとＮＭＯＳトランジスタ２３０のソースの間に接続されている。ＮＭＯＳトランジスタ２３０のソースはＮＭＯＳトランジスタ２１５のドレインに接続されている。同様に、キャパシタ２５３は、ＮＭＯＳトランジスタ２５０のゲートとＮＭＯＳトランジスタ２３５のソースの間に接続されている。ＮＭＯＳトランジスタ２３５のソースはＮＭＯＳトランジスタ２２０のドレインに接続されている。
ＩＭＡＩＮの中の非線形性はフィード・フォワード電流ＩＡＵＸによって減じられる。主トランジスタ２１５および２２０からの出力電流（ＩＭＡＩＮ）は、補助デバイス２４５、２５０からのフィード・フォワード電流ＩＡＵＸと加えられる。電流を加えることはＩＭ３要素を打ち消す結果になる。
カスコード構成回路２２５（これはＮＭＯＳトランジスタ２３０、２３５を具備している）は、入力と線形トランスコンダクタ２００の出力の間の逆方向アイソレーションを改善するために使用される。入出力を分離する１つの方法は共通ソース入力トランジスタ２１５（図３Ａ）上に設けられた共通ゲート（ＣＧ）として第２トランジスタ２３０を取り付けることである。上側の金属酸化膜半導体（ＭＯＳ）２３０は、出力ノード（あるいはトランジスタ２６７のドレイン）と入力トランジスタ２１５のドレインの間の電流バッファとして働き、それにより、それらを分離する。同様に、トランジスタ２３５が共通ソース入力トランジスタ２２０上に設けられている。
図３Ａの一番上にあるのは、２つのＰＭＯＳトランジスタ２６７、２６０を含んだ能動負荷回路２５５である。これらのトランジスタ２６７、２６０は能動負荷として役立ち、カスコード・トランジスタ２３０、２３５のドレインをバイアスする。これらのＰＭＯＳトランジスタ２６７、２６０のドレインを見たインピーダンスは高い。その結果、回路２００の相互変調性能が改善される。トランスコンダクタ２００は、低インピーダンスである受動型ミキサを駆動する。ＰＭＯＳ能動負荷２６７、２６０についての高インピーダンスは、相互変調歪を最小化するのを支援する。
また、トランジスタ２６７のドレインは、受動型ミキサ・スイッチに動作可能に接続されている第１の出力２３６に接続されている。同様に、トランジスタ２６０のドレインは、受動型ミキサ・スイッチに動作可能に接続されている第２出力２３７に接続されている。
演算増幅器２７５は、抵抗器２６５、２７０とともに同相モード帰還ループを形成してＰＭＯＳ装置２６７、２６０をバイアスする。これは、ＰＭＯＳ装置２６７、２６０の出力インピーダンスを改善する。同相モード帰還ループの別の利点は、温度とプロセス変動に対して、ＰＭＯＳ装置（および補助トランジスタ）のドレイン電圧が固定されるということである。これは、ＩＭＡＩＮとＩＡＵＸにおける非線形成分の打ち消しを安定させる。
非線形のドレイン電流は以下の等式によって記述され得る
ｉｄ＝ａ０ｖｉｎ＋ａ１ｖｉｎ２＋ａ２ｖｉｎ３＋… 等式１
ここで、ａ０、ａ１、およびａ２は、トランジスタの振る舞いを記述する係数で、ａ０は装置のｇｍまたはトランスコンダクタンスである。ａ２＝０の場合、３次相互変調が除去される。これは、以下の場合に生じる。
ｇ３＝ａ２ｖｉｎ３＝０
完全に打ち消すには、
Figure 0005231524
図４Ａは、本願のトランスコンダクタ装置および方法によってＩＭ３（相互変調積）が抑えられることを例証する。
図４Ｂは、本願の線形トランスコンダクタ２００中の相互変調積を減じる方法４００によって実行されるステップを含んでいる。差動増幅器２１０は、信号ＶＲＦ＋およびＶＲＦ−をそれぞれ受け取り（ステップ４０３）、前記入力信号の差分を増幅し（ステップ４０５）、入力電圧を電流に変換する（ステップ４０７）。主電流ＩＭＡＩＮ中の非線形性はカスコード型ＮＭＯＳトランジスタ回路２２５によってセンスされる。より具体的には、カスコード型ＮＭＯＳトランジスタ２３０、２３５は、主トランジスタ２１５、２２０が原因のＩＭＡＩＮ の中の非線形性を検出する（ステップ４１０）。この非線形性は、フィード・フォワード（または補助）トランジスタ２４５、２５０へ入力される（ステップ４１５）。これらの補助トランジスタは、非線形の入力に応答して補助電流ＩＡＵＸを生成する（ステップ４２０）。実効電流ＩＳＵＭはＩＡＵＸとＩＭＡＩＮの和である。電流ＩＡＵＸは、ＩＭＡＩＮ中の非線形成分を打ち消し、それによって全体的な回路の相互変調性能を改善する（ステップ４３０）。
別の言い方をすれば、ＩＭＡＩＮの中の非線形性は、主トランジスタ２１５、２２０からの出力電流ＩＭＡＩＮが補助デバイス２４５、２５０からのフィード・フォワード電流ＩＡＵＸと加えられると、フィード・フォワード電流ＩＡＵＸだけ減じられる。電流を加えることは、２つの経路からのＩＭ３成分を打ち消す結果になる（ステップ４３０）。
カスコード構成回路２２５（これはＮＭＯＳトランジスタ２３０、２３５を含んでいる）が使用されて、線形トランスコンダクタ２００の入力と出力との間の逆方向アイソレーションを改善する（ステップ４４０）。図３Ａの一番上にあるのは、２つのＰＭＯＳトランジスタ２６７、２６０を含んでいる能動負荷回路２５５である。これらのトランジスタ２６７、２６０は能動負荷として役立つ。演算増幅器２７５は、抵抗器２６５、２７０とともに同相モード帰還ループを形成してＰＭＯＳ装置２６７、２６０をバイアスする（ステップ４５０）。これは、ＰＭＯＳ装置２６７、２６０の出力インピーダンスを改善する。
通信システムは１つのキャリア周波数または複数のキャリア周波数を使用し得る。各リンクは、異なる数の搬送周波数を含んでいるかもしれない。さらに、アクセス端末１０は、例えば光ファイバーまたは同軸ケーブルを使用して、無線チャネル、または有線チャネルを通じて通信するあらゆるデータ装置であり得る。アクセス端末１０は、ＰＣカード、コンパクト・フラッシュ、外付けモデムまたは内蔵モデム、無線電話または有線電話を含む（しかしこれらに限定されない）装置の多くの種類のいずれであり得る。アクセス端末１０は、ユーザ装置（ＵＥ）、遠隔局、移動局または加入者局としても知られている。また、ＵＥ１０はモバイル型でも、固定型でもあり得る。セルラ通信システム１００の一例が図５に示されている。参照数字１０２Ａ乃至１０２Ｇはセルを指し、参照数字１６０Ａ乃至１６０ＧはノードＢまたは基地局を指し、参照数字１０Ａ乃至１０ＧはＵＥを指す。
アクセス・ネットワーク４０は、複数のアクセス端末１０またはユーザ装置１０相互間でデータ・パケットを運ぶ。（一例では、アクセス・ネットワーク４０は、基地局コントローラおよび１つ以上の基地局１６０で構成され得る。図５を参照されたい）。アクセス・ネットワーク４０は、企業イントラネットまたはインターネットのようなアクセス・ネットワーク４０の外側の付加ネットワークにさらに接続され得、また、各ユーザ装置１０とそのような外部のネットワーク１２２との間でデータ・パケットを運び得る。１つ以上のｅＮｏｄｅ Ｂ１６０と活性なトラフィック・チャネル接続を確立したユーザ装置１０は、使用中ユーザ装置１０と呼ばれ、トラフィック状況にあると言われる。１つ以上のｅＮｏｄｅ Ｂ１６０との活性なトラフィック・チャネル接続を確立する過程にあるユーザ設備１０は接続セットアップ状態であると言われる。ユーザ設備１０は、例えば光ファイバーまたは同軸ケーブルを使用して、無線チャネルまたは有線チャネルを通じて通信するあらゆるデータ装置であり得る。ユーザ設備１０がｅＮｏｄｅ Ｂ１６０に信号を送る通信リンクは、逆方向リンクと呼ばれる。Ｎｏｄｅ Ｂ１６０がユーザ設備１０へ信号を送る通信リンクは、順方向リンクと呼ばれる。
図７が、以下に詳述される。図７において、詳しくは、ｅＮｏｄｅ Ｂ１６０および無線ネットワーク・コントローラ６５はパケット・ネットワーク・インターフェース１４６とインターフェースしている。無線ネットワーク・コントローラ６５はシステム１００内の送信内容のためのスケジューリング・アルゴリズムを実現するためのチャネル・スケジューラ１３２を含んでいる。チャネル・スケジューラ１３２は、（最も近い過去に受信されたＤＲＣ信号において示されている）遠隔局１０のデータ受信に関連する瞬間レートに基づいて、任意の特定の遠隔局１０へデータが送信される期間であるサービス間隔の長さを決定する。サービス間隔は時間に関して連続的でないかもしれないが、ｎスロットごとに発生する。一実施形態によれば、パケットの第１の部分は第１の時刻に第１のスロット中で送信され、第２の部分は４スロット後の後続の時刻に送信される。また、パケットのあらゆる後続の部分も、４スロットの広がりを持つ（すなわち互いに４スロット離れた）複数スロットにおいて送信される。実施形態によれば、データＲｉを受け取る瞬間レートは、Ｌｉが具体的なデータキューと関連付けられたサービス間隔長さを決定する。
また、チャネル・スケジューラ１３２は送信内容のための具体的なデータ待ち行列を選択する。関連する送信データ量は、データ待ち行列１７２から検索され、データ待ち行列１７２と関連付けられている遠隔局１０への送信のためのチャネル要素１６８に提供される。以下に詳細に述べられるように、チャネル・スケジューラ１３２はデータを提供するための待ち行列を選択する。それは、各待ち行列に関連付けられている重みを含む情報を使用して次のサービス間隔において送信される。次に、送信された待ち行列と関連付けられている重みが更新される。
無線ネットワーク・コントローラ６５は、パケット・ネットワーク・インターフェース１４６、公衆スイッチ電話ネットワーク（ＰＳＴＮ）１４８、および通信システム１００内の全てのｅＮｏｄｅ Ｂ１６０（１つのｅＮｏｄｅＢ １６０だけが簡略化のための図７に示されている）とインターフェースしている。無線ネットワーク・コントローラ６５は、通信システム内の遠隔局１０と、パケット・ネットワーク１４６およびＰＳＴＮ１４８に接続されている他のユーザとの間の通信を調整する。ＰＳＴＮ１４８は標準電話機ネットワーク（図７に示されていない）を通じてユーザとインターフェースしている。
無線ネットワーク・コントローラ６５は多くのセレクタ要素１３６を含んでいる。ただし、簡略化のために図７では１つだけ示されている。各セレクタ要素１３６は、１つ以上の基地局１６０と１つの遠隔局１０（図示せず）との間の制御通信に割り当てられている。セレクタ要素１３６が所与のユーザ装置１０に割り当てられていない場合、呼制御プロセッサ１４１に遠隔局を呼び出す必要性が通知される。次に、呼制御プロセッサ１４１は、遠隔局１０を呼び出すようにｅＮｏｄｅ Ｂ２０に命令する。
データ・ソース１２２は、所与の遠隔局１０へ送信されることになっているある量のデータを含んでいる。データ・ソース１２２はパケット・ネットワーク・インターフェース１４６にデータを提供する。パケット・ネットワーク・インターフェース１４６はデータを受け取り、セレクタ要素１３６へのデータを送る。次に、セレクタ要素１３６は、目標の遠隔局１０と通信中のｅＮｏｄｅ Ｂ１６０にデータを送る。典型的な実施形態では、各ｅＮｏｄｅ Ｂ１６０はデータ待ち行列１７２を保持している。データ待ち行列１７２は、遠隔局１０へ送信されるデータを格納している。
データはデータ・パケット内でデータ待ち行列１７２からチャネル要素１６８に送られる。一例では、順方向リンクにおいては、「データ・パケット」は、最大１０２４ビットの量のデータ、および所定の「タイムスロット」（例えば、≫１．６６７ミリセカンド）内の宛先遠隔局へ送信される量のデータを指す。各データ・パケットについて、チャネル要素１６８は必要な制御フィールドを挿入する。典型的な実施形態では、チャネル要素１６８は、データ・パケットと制御フィールドの巡回冗長検査（ＣＲＣ）符号化を行ない、１組のコード・テールビットを挿入する。データ・パケット、制御フィールド、ＣＲＣパリティー・ビットおよびコード・テールビットは、フォーマットされたパケットを具備している。典型的な実施形態では、次に、チャネル要素１６８はフォーマットされたパケットを符号化し、符号化されたパケット内のシンボルをインターリーブする（または並べ替える）。典型的な実施形態では、インターリーブされたパケットは、ウォルシュ符号でカバーされ、ショート疑似雑音Ｉ（ＰＮＩ）符号および疑似雑音Ｑ（ＰＮＱ）符号で拡散される。拡散されたデータはＲＦユニット１７０に提供され、ＲＦユニット１７０は、その信号を濾波し、直交変調し、増幅する。順方向リンク信号は、アンテナ１７１を通して無線で順方向リンクに送信される。ＲＦユニット１７０は、また１つ以上の例において、本願のトランスコンダクタ２００を含み得る。
ユーザ装置１０では、順方向リンク信号はアンテナによって受け取られ、受信器にルーティングされる。受信器は、この信号を濾波し、増幅し、直交復調し、量子化する。ディジタル化された信号は、復調器（ＤＥＭＯＤ）に提供され、そこで、ショートＰＮＩ符号およびＰＮＱ符号で逆拡散され、ウォルシュ・カバーで逆カバーされる。復調されたデータは、ｅＮｏｄｅ Ｂ１６０で行われた信号処理機能の反対、具体的にはデインターリービング、復号およびＣＲＣチェック機能を行なう復号器に提供される。復号されたデータは受信データ端末装置へ提供される。
各遠隔局１０によって送信されたデータ・レート制御（ＤＲＣ）信号は、逆方向チャネル・リンクの中を移動し、ＲＦユニット１７０に接続された送受信アンテナ１７１によって基地局１６０で受け取られる。一例では、ＤＲＣ情報はチャネル要素１６８において復調され、無線ネットワーク・コントローラ６５内のチャネル・スケジューラ１３２またはｅＮｏｄｅ Ｂ１６０内のチャネル・スケジューラ１７４に提供される。第１の典型的な実施形態では、チャネル・スケジューラ１３２はｅＮｏｄｅ Ｂ２０内に位置する。別の実施形態では、チャネル・スケジューラ１３２は無線ネットワーク・コントローラ６５内に位置し、無線ネットワーク・コントローラ６５内の全てのセレクタ要素１３６に接続している。
図６は、本願によるＵＥ１０の実施形態を図示している。図６において、ＵＥ１０は送信回路２６４（ＰＡ３０８を含んでいる）、受信回路４０８、スロットル・コントロール３０６、復号処理ユニット２５８、演算処理装置３０２、マルチキャリア制御装置４１２、およびメモリ４１６を含んでいる。送信回路２６４および受信回路４０８も、それぞれ本願のトランスコンダクタ２００が１つ以上の例において存在し得るＲＦユニット２６５および４０３を含み得る。
演算処理装置３０２は、ＵＥ１０の動作を制御する。演算処理装置３０２は、ＣＰＵとも称され得る。メモリ４１６（読み取り専用メモリ（ＲＯＭ）およびランダム・アクセス・メモリ（ＲＡＭ）の両方を含み得る）は、演算処理装置３０２に命令およびデータを提供する。メモリ４１６の一部は不揮発性ＲＡＭ（ＮＶＲＡＭ）も含み得る。
ＵＥ１０（これは携帯電話のような無線通信装置内で具現され得る）はＵＥ１０と遠隔地との間で、オーディオ通信のようなデータの送信内容および受信を可能にするための送信回路２６４および受信回路４０８を含んでいるハウジングも含み得る。送信回路２６４および受信回路４０８はアンテナ３１８に接続され得る。
ＵＥ１０の様々な要素は、データ・バスに加えて電力バス、制御信号バスおよび表示信号バスを含み得るバス・システム６３０によって相互に接続されている。しかしながら、明確化のために、様々なバスはバス・システム６３０として図６で示されている。ＡＴ１０は信号処理で使用される演算処理装置３０２も含み得る。また、電力コントローラ３０６、復号プロセッサ２５８、電力増幅器３０８、およびマルチキャリア制御装置４１２が示されている。
上に例示されているステップは、図６に示されているユーザ装置１０中のメモリ４１６にあるソフトウェアまたはファームウェアの４２の形態の命令として格納され得る。これらの命令は、図６に示されているユーザ装置１０の演算処理装置回路３０２によって実行され得る。上に例示されているステップは、また、ｅＮｏｄｅ Ｂ１６０の中のメモリ１６３にあるソフトウェアまたはファームウェアの４３の形態の命令として格納され得る。これらの命令は、図７中のｅＮｏｄｅＢ１６０の制御装置１６２によって実行され得る。
図８は、本願の線形トランスコンダクタ中の相互変調積を減じる際に実行されるステップを図示する機能ブロック図である。上に記述されている図４Ｂの方法および装置は、図８で示されている機能ブロックと対応する手段によって行なわれる。換言すると、図４Ｂ内のステップ４０３乃至４５０は図８内のステップ１４０３乃至１４５０に相当する。
当業者は、情報と信号が様々な異なる技術および手法のうちのあらゆるものを使用して表わされる得ることを理解するだろう。例えば、上記の記述の全体にわたって参照され得るデータ、命令、コマンド、情報、信号、ビット、シンボルおよびチップは、電圧、電流、電磁波、磁場または磁性粒子、光電場または光粒子、またはそれらのあらゆる組合せによって表わされ得る。
当業者は、さらに、本明細書において開示されている実施形態との関連で記述されている様々な説明用の論理ブロック、モジュール、回路、およびアルゴリズム・ステップが、電子回路ハードウェア、コンピュータ・ソフトウェアまたは両方の組合せとして実現され得ることを認識するであろう。このハードウェアとソフトウェアの互換性を図示するために、概して、様々な説明用の要素、ブロック、モジュール、回路、およびステップは、それらの機能の観点で上に説明された。そのような機能がハードウェアとしてまたはソフトウェアとして実現されるかは、システム全体に課されている具体的な適用形態と設計制約に依存する。当業者は、記述されている機能を個々の具体的な適用形態向けの様々な形で実現し得、そのような実現形態を決定することは本発明の範囲からの逸脱を引き起こすものと解釈されるべきでない。
本明細書において開示されている実施形態との関連で記述されている様々な説明用の論理ブロック、モジュール、回路は、メインプロセッサ、ディジタル信号プロセッサ（ＤＳＰ）、特定用途向けＩＣ（ＡＳＩＣ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、または本明細書において記述されている機能を行なうように設計されている他のプログラム可能論理回路、ディスクリート型ゲートまたはトランジスタ・ロジック、ディスクリート型ハードウェア構成機器またはそのあらゆる組合せによって実現または実行され得る。メインプロセッサはマイクロプロセッサであり得、または、メインプロセッサはあらゆる従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであり得る。プロセッサは、コンピュータ装置、例えばＤＳＰとマイクロプロセッサの組合せ、複数のマイクロプロセッサ、ＤＳＰコアと協働する１つ以上のマイクロプロセッサ、またはあらゆる他のそのような構成、の組合せとして実現され得る。
本明細書において開示されている実施形態との関連で記述されている方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェア・モジュール、またはこれら２つの組合せで直接具現さ得る。ソフトウェア・モジュールは、ランダム・アクセス・メモリ（ＲＡＭ）、フラッシュ・メモリ、読み取り専用メモリ（ＲＯＭ）、電気的プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、レジスタ、ハード・ディスク、取外し可能ディスク、ＣＤ−ＲＯＭ、あるいは当技術において既知の記憶媒体のあらゆる他の形態内に存在し得る。典型的な記憶媒体は、プロセッサがこの記録媒体から情報を読み出し、この記録媒体に情報を書き込めるように、該プロセッサに接続されている。または、記憶媒体はプロセッサと一体化されていてもよい。プロセッサと記憶媒体はＡＳＩＣ内に存在していてもよい。ＡＳＩＣはユーザ端末内に存在し得る。または、プロセッサと記憶媒体はユーザ端末のディスクリート部品として存在し得る。
１つ以上の典型的な実施形態において、記述されている機能は、ハードウェア、ソフトウェア、ファームウェア、またはそのあらゆる組合せにおいて実現され得る。ソフトウェアにおいて実現される場合、該機能は１つ以上の命令またはコンピュータ読取可能媒体上のコードとして格納または送信され得る。コンピュータ読取可能媒体は、コンピュータ記憶装置媒体、およびコンピュータ・プログラムのある位置から別の位置への移動を容易にするあらゆる媒体を含む通信媒体、の両方を含んでいる。記憶媒体は、コンピュータによってアクセスされることが可能なあらゆる利用可能な物理的媒体であり得る。限定ではなく例として、そのようなコンピュータ読取可能媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭまたは他の光学ディスク記憶装置、磁気ディスク記憶装置または他の磁気記憶装置、または命令またはデータ構造の形態の所望のプログラム・コードを運ぶか格納するために使用されることが可能で且つコンピュータによってアクセスされることが可能な他のあらゆる媒体を具備し得る。また、あらゆる接続も当然、コンピュータ読取可能媒体と名付けられる。例えば、ソフトウェアが、同軸ケーブル、光ファイバーケーブル、撚線対、ディジタル加入者線（ＤＳＬ）、または赤外線、無線およびマイクロ波のような無線技術を使用して、ウェブサイト、サーバまたは他の遠隔ソースから送信される場合、この同軸ケーブル、光ファイバーケーブル、撚線対、ＤＳＬ、または赤外線、無線およびマイクロ波のような無線技術は、媒体の定義に含まれている。本明細書において使用されているディスク（disk）とディスク（disc）は、コンパクト・ディスク（ＣＤ）、レーザー・ディスク、光ディスク、ディジタル多用途ディスク（ＤＶＤ）、フロッピー（登録商標）・ディスクおよびブルーレイ・ディスクを含んでいる。ここで、ディスク（disk）は通常磁気的にデータを再生し、他方、ディスク（disc）はレーザーでデータを光学的に再生する。上記のものの組合せもコンピュータ読取可能媒体の範囲に含まれているべきである。
上に開示されている実施形態の記述は、あらゆる当業者が本発明を実行または使用することを可能にするために提供されている。これらの実施形態への様々な修正は当業者に容易に明らかになり、また、本明細書において定義されている包括的な原理は、発明の思想または範囲から逸脱することなく他の実施形態に適用され得る。したがって、本発明は、本明細書において示されている実施形態に制限されることを意図されておらず、本明細書において開示されている原理および新規な特徴と一貫している最も広い範囲と一致するべきである。
したがって、本発明は次の請求項と一致することを除いて制限されてはならない。
以下に、本願出願時の特許請求の範囲に記載された発明を付記する。
［１］少なくとも１つの入力および少なくとも１つの出力を有するトランスコンダクタであって、
複数のトランジスタおよび複数の入力を有する差動増幅器であって、入力信号の差分が増幅される差動増幅器と、
複数のトランジスタを有するカスコード回路であって、前記カスコード回路の前記複数のトランジスタが前記差動増幅器の前記複数のトランジスタに動作可能に接続されているカスコード回路と、
前記カスコード回路と電源電圧との間に動作可能に接続されている複数のトランジスタを有する能動負荷と、
を具備するトランスコンダクタ。
［２］前記差動増幅器および前記カスコード回路に動作可能に接続されている補助デバイスをさらに具備する、［１］の少なくとも１つの入力および少なくとも１つの出力を有するトランスコンダクタ。
［３］前記差動増幅器が、ソース同士を接続されている複数のトランジスタを具備する、
［２］のトランスコンダクタ。
［４］前記カスコード回路が共通ゲート構成で接続されている複数のトランジスタを具備する、
［２］のトランスコンダクタ。
［５］前記能動負荷が、
複数のトランジスタと、
前記複数のトランジスタに動作可能に接続されている帰還ループと、
を具備する、［２］のトランスコンダクタ。
［６］前記補助デバイスが複数のトランジスタを有し、前記補助デバイスの前記複数のトランジスタの少なくとも２つが、前記差動増幅器と前記カスコード回路との間に動作可能に接続されているゲートを有し、前記補助デバイスの前記複数のトランジスタの前記２つが、前記能動負荷とグランドとの間に動作可能に接続されている、
［２］のトランスコンダクタ。
［７］前記差動増幅器の前記複数のトランジスタが強い反転領域でバイアスされる、
［３］のトランスコンダクタ。
［８］前記差動増幅器の前記複数のトランジスタが、ソース同士を接続されている２つの入力ＮＭＯＳ増幅器を具備する、
［３］のトランスコンダクタ。
［９］前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続されている、
［４］のトランスコンダクタ。
［１０］前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けられた共通ゲートトランジスタとして取り付けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、前記トランスコンダクタの入力と出力との間の逆方向アイソレーションは、前記トランスコンダクタの前記入力と前記出力とを分離することによって改善される、
［４］のトランスコンダクタ。
［１１］前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続されており、それによって、前記カスコード回路が、前記差動増幅器の前記トランジスタが原因の主電流中の非線形性をセンスし、前記非線形性を前記補助デバイスへフィード・フォワードする、
［４］のトランスコンダクタ。
［１２］前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けられた共通ゲートトランジスタとして取り付けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、前記線形トランスコンダクタの入力と出力との間の逆方向アイソレーションは前記線形トランスコンダクタの前記入力と前記出力との間の電流をバッファすることによって改善される、［４］のトランスコンダクタ。
［１３］前記能動負荷の前記複数のトランジスタの各々がゲート、ドレイン、およびソースを具備し、
前記帰還ループが、
前記複数のトランジスタの前記ドレイン同士の間に動作可能に直列に接続されている複数の抵抗器と、
出力と複数の入力を有する演算増幅器であって、前記出力が前記複数のトランジスタの前記ゲートに動作可能に接続されており、前記入力のうちの少なくとも１つが前記複数の抵抗器のうちの２つの間に動作可能に接続されている演算増幅器と、
を具備する同相モード帰還ループである、
［５］のトランスコンダクタ。
［１４］前記補助デバイスが前記非線形性を打ち消すために弱い反転領域でバイアスされる１対のトランジスタを具備し、前記補助デバイスが非線形性に応じて補助電流を生成し、前記補助電流を主電流と加えることによって前記主電流中の非線形性を打ち消し、それによって前記相互変調生成物が減じられる、
［６］のトランスコンダクタ。
［１５］前記差動増幅器が、ソース同士を接続された強い反転領域でバイアスされる複数のトランジスタを具備し、
前記カスコード回路が、共通ゲート構成で接続されている複数のトランジスタを具備し、前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、
前記能動負荷が、複数のトランジスタと、前記複数のトランジスタに動作可能に接続されている帰還ループとを具備し、前記能動負荷の前記複数のトランジスタの各々がゲート、ドレイン、およびソースを具備し、前記帰還ループが、前記複数のトランジスタの前記ドレイン同士の間に動作可能に直列に接続されている複数の抵抗器と、出力と複数の入力を有する演算増幅器であって前記出力が前記複数のトランジスタの前記ゲートに動作可能に接続されており且つ前記入力のうちの少なくとも１つが前記複数の抵抗器のうちの２つの間に動作可能に接続されている演算増幅器と、を具備する同相モード帰還ループであり、
前記補助デバイスが前記非線形性を打ち消すために弱い反転領域でバイアスされる１対のトランジスタを具備する、
［６］のトランスコンダクタ。
［１６］トランスコンダクタ中の相互変調生成物を減じる方法であって、
複数の入力信号を受け取り、
複数の入力信号の差分を増幅し、
入力電圧を電流に変換し、
主電流中の非線形性をセンスし、
前記非線形性をフィード・フォワードし、
前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらし、
高出力インピーダンスをもたらす、
ことを具備する方法。
［１７］前記非線形性に応じて補助電流を生成するステップと、
主電流中の非線形成分を打ち消すステップと、
をさらに具備する、［１６］のトランスコンダクタ中の相互変調生成物を減じる方法。
［１８］前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらすステップが、前記トランスコンダクタの前記入力と前記出力とを分離することを具備する、
［１７］のトランスコンダクタ中の相互変調生成物を減じる方法。
［１９］前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらすステップが、前記トランスコンダクタの前記入力と前記出力との間の電流をバッファすることを具備する、
［１７］のトランスコンダクタ中の相互変調生成物を減じる方法。
［２０］前記非線形成分を打ち消すために弱い反転領域でバイアスするステップをさらに具備する、
［１７］のトランスコンダクタ中の相互変調生成物を減じる方法。
［２１］前記高出力インピーダンスをもたらすステップが、能動負荷をバイアスすることを具備する、
［１７］のトランスコンダクタ中の相互変調生成物を減じる方法。
［２２］前記主電流中の非線形成分を打ち消すステップが、前記補助電流を前記主電流と加えることを具備し、それによって前記相互変調生成物が減じられる、
［１７］のトランスコンダクタ中の相互変調生成物を減じる方法。
［２３］前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらすステップが、前記トランスコンダクタの前記入力と前記出力との間の電流をバッファすることによって、前記トランスコンダクタの前記入力と前記出力とを分離することを具備し、
前記高出力インピーダンスをもたらすステップが能動負荷をバイアスすることを具備し、
非線形成分打ち消すために弱い反転領域でバイアスするステップをさらに具備する、
［２２］のトランスコンダクタ中の相互変調生成物を減じる方法。
［２４］複数の入力信号を受け取る手段と、
複数の入力信号の差分を増幅する手段と、
入力電圧を電流に変換する手段と、
主電流中の非線形性をセンスする手段と、
前記非線形性をフィード・フォワードする手段と、
前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらす手段と、
高出力インピーダンスをもたらす手段と、
を具備するトランスコンダクタ中の相互変調生成物を減じる手段。
［２５］前記非線形性に応じて補助電流を生成する手段と、
主電流中の非線形成分を打ち消す手段と、
をさらに具備する、［２４］のトランスコンダクタ中の相互変調生成物を減じる手段。
［２６］前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらす手段が、前記トランスコンダクタの前記入力と前記出力とを分離する手段を具備する、
［２５］のトランスコンダクタ中の相互変調生成物を減じる手段。
［２７］前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらす手段が、前記トランスコンダクタの前記入力と前記出力との間の電流をバッファする手段を具備する、
［２５］のトランスコンダクタ中の相互変調生成物を減じる手段。
［２８］非線形成分を打ち消すために弱い反転領域でバイアスする手段をさらに具備する、
［２５］のトランスコンダクタ中の相互変調生成物を減じる手段。
［２９］前記高出力インピーダンスをもたらす手段が、能動負荷をバイアスする手段を具備する、
［２５］のトランスコンダクタ中の相互変調生成物を減じる手段。
［３０］前記主電流中の非線形成分を打ち消す手段が、前記補助電流を前記主電流と加える手段を具備し、それによって前記相互変調生成物が減じられる、
［２５］のトランスコンダクタ中の相互変調生成物を減じる手段。
［３１］前記トランスコンダクタの入力と出と力の間に逆方向アイソレーションをもたらす手段が、前記トランスコンダクタの前記入力と前記出力との間の電流をバッファすることによって、前記トランスコンダクタの前記入力と前記出力とを分離する手段を具備し、
前記高出力インピーダンスをもたらす手段が能動負荷をバイアス手段を具備し、
非線形成分打ち消すために弱い反転領域でバイアスする手段をさらに具備する、
［３０］のトランスコンダクタ中の相互変調生成物を減じる手段。
［３２］コンピュータ読み取り可能媒体を具備し、
前記コンピュータ読み取り可能媒体が、コンピュータに相互変調性生物を減じさせるコードを具備し、
複数の入力信号を受け取り、
複数の入力信号の差分を増幅し、
入力電圧を電流に変換し、
主電流中の非線形性をセンスし、
前記非線形性をフィード・フォワードし、
前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらし、
高出力インピーダンスをもたらす、
命令を具備する
コンピュータ・プログラム・プロダクト。
［３３］前記コンピュータに相互変調性生物を減じさせるコードが、
前記非線形性に応じて補助電流を生成し、
主電流中の非線形成分を打ち消す、
命令をさらに具備する、［３２］のコンピュータ・プログラム・プロダクト。
［３４］前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらす命令が、前記トランスコンダクタの前記入力と前記出力とを分離する命令を具備する、
［３３］のコンピュータ・プログラム・プロダクト。
［３５］前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらす命令が、前記トランスコンダクタの前記入力と前記出力との間の電流をバッファする命令を具備する、
［３３］のコンピュータ・プログラム・プロダクト。
［３６］非線形成分を打ち消すために弱い反転領域でバイアスする命令をさらに具備する、
［３３］のコンピュータ・プログラム・プロダクト。
［３７］前記高出力インピーダンスをもたらす命令が、能動負荷をバイアスする命令を具備する、
［３３］のコンピュータ・プログラム・プロダクト。
［３８］前記主電流中の非線形成分を打ち消す命令が、前記補助電流を前記主電流と加える命令を具備し、それによって前記相互変調生成物が減じられる、
［３３］のコンピュータ・プログラム・プロダクト。
［３９］前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらす命令が、前記トランスコンダクタの前記入力と前記出力との間の電流をバッファすることによって、前記トランスコンダクタの前記入力と前記出力とを分離する命令を具備し、
前記高出力インピーダンスをもたらす命令が能動負荷をバイアス命令を具備し、
非線形成分打ち消すために弱い反転領域でバイアスする命令をさらに具備する、
［３８］のコンピュータ・プログラム・プロダクト。
［４０］電力コントローラと、
前記電力コントローラに動作可能に接続された送信回路と、
前記送信回路に動作可能に接続された演算処理装置と、
前記演算処理装置に動作可能に接続されたメモリと、
前記演算処理装置に動作可能に接続された受信回路と、
を具備し、
前記受信回路はＲＦユニットを具備し、
前記ＲＦユニットは、少なくとも１つの入力および少なくとも１つの出力を有するトランスコンダクタを具備し、
前記トランスコンダクタは、
複数のトランジスタおよび複数の入力を有する差動増幅器であって、入力信号の差分が増幅される差動増幅器と、
複数のトランジスタを有するカスコード回路であって、前記カスコード回路の前記複数のトランジスタは前記差動増幅器の前記複数のトランジスタに動作可能に接続されているカスコード回路と、
前記カスコード回路と電源電圧との間に動作可能に接続されている複数のトランジスタを有する能動負荷と、
を具備するアクセス端末。
［４１］前記差動増幅器および前記カスコード回路に動作可能に接続されている補助デバイスをさらに具備する、［４０］の少なくとも１つの入力および少なくとも１つの出力を有するアクセス端末。
［４２］前記差動増幅器が、ソース同士を接続されている複数のトランジスタを具備する、
［４１］のアクセス端末。
［４３］前記カスコード回路が共通ゲート構成で接続されている複数のトランジスタを具備する、
［４１］のアクセス端末。
［４４］前記能動負荷が、
複数のトランジスタと、
前記複数のトランジスタに動作可能に接続されている帰還ループと、
を具備する、［４１］のアクセス端末。
［４５］前記補助デバイスが複数のトランジスタを有し、前記補助デバイスの前記複数のトランジスタの少なくとも２つが、前記差動増幅器と前記カスコード回路との間に動作可能に接続されているゲートを有し、前記補助デバイスの前記複数のトランジスタの前記２つが、前記能動負荷とグランドとの間に動作可能に接続されている、
［４１］のアクセス端末。
［４６］前記差動増幅器の前記複数のトランジスタが強い反転領域でバイアスされる、
［４２］のアクセス端末。
［４７］前記差動増幅器の前記複数のトランジスタが、ソース同士を接続されている２つの入力ＮＭＯＳ増幅器を具備する、
［４２］のアクセス端末。
［４８］前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続されている、
［４３］のアクセス端末。
［４９］前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けられた共通ゲートトランジスタとして取り付けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、前記トランスコンダクタの入力と出力との間の逆方向アイソレーションは、前記トランスコンダクタの前記入力と前記出力とを分離することによって改善される、
［４３］のアクセス端末。
［５０］前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続されており、それによって、前記カスコード回路が、前記差動増幅器の前記トランジスタが原因の主電流中の非線形性をセンスし、前記非線形性を前記補助デバイスへフィード・フォワードする、
［４３］のアクセス端末。
［５１］前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けられた共通ゲートトランジスタとして取り付けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、前記線形トランスコンダクタの入力と出力との間の逆方向アイソレーションは前記線形トランスコンダクタの前記入力と前記出力との間の電流をバッファすることによって改善される、［４３］のアクセス端末。
［５２］前記能動負荷の前記複数のトランジスタの各々がゲート、ドレイン、およびソースを具備し、
前記帰還ループが、
前記複数のトランジスタの前記ドレイン同士の間に動作可能に直列に接続されている複数の抵抗器と、
出力と複数の入力を有し、前記出力が前記複数のトランジスタの前記ゲートに動作可能に接続されており、前記入力のうちの少なくとも１つは、前記複数の抵抗器のうちの２つの間に動作可能に接続されている演算増幅器と、
を具備する同相モード帰還ループである、
［４４］のアクセス端末。
［５３］前記補助デバイスが前記非線形性を打ち消すために弱い反転領域でバイアスされる１対のトランジスタを具備し、前記補助デバイスが非線形性に応じて補助電流を生成し、前記補助電流を主電流と加えることによって前記主電流中の非線形成分を打ち消し、それによって前記相互変調生成物が減じられる、
［４５］のアクセス端末。
［５４］前記差動増幅器が、ソース同士を接続された強い反転領域でバイアスされる複数のトランジスタを具備し、
前記カスコード回路が、共通ゲート構成で接続されている複数のトランジスタを具備し、前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、
前記能動負荷が、複数のトランジスタと、前記複数のトランジスタに動作可能に接続されている帰還ループとを具備し、前記能動負荷の前記複数のトランジスタの各々がゲート、ドレイン、およびソースを具備し、前記帰還ループが、前記複数のトランジスタの前記ドレイン同士の間に動作可能に直列に接続されている複数の抵抗器と、出力と複数の入力を有する演算増幅器であって前記出力が前記複数のトランジスタの前記ゲートに動作可能に接続されており且つ前記入力のうちの少なくとも１つが前記複数の抵抗器のうちの２つの間に動作可能に接続されている演算増幅器と、を具備する同相モード帰還ループであり、
前記補助デバイスが前記非線形性を打ち消すために弱い反転領域でバイアスされる１対のトランジスタを具備する、
［４５］のアクセス端末。

Claims (33)

  1. 少なくとも１つの入力および少なくとも１つの出力を有するトランスコンダクタであって、
    複数のトランジスタおよび複数の入力を有する差動増幅器であって、前記差動増幅器の前記複数のトランジスタの各々がゲート、ソース、およびドレインを具備し、入力信号の差分が増幅される差動増幅器と、
    複数のトランジスタを具備するカスコード回路であって、前記カスコード回路の前記複数のトランジスタの各々がゲート、ソース、およびドレインを具備し、前記カスコード回路の前記複数のトランジスタの各々の前記ソースが前記差動増幅器の前記複数のトランジスタの対応する１つのドレインに接続されているカスコード回路と、
    前記カスコード回路と電源電圧との間に動作可能に接続されている複数のトランジスタを有する能動負荷と、
    複数のトランジスタを具備する補助デバイスであって、前記補助デバイスの前記複数のトランジスタの少なくとも２つが前記差動増幅器と前記カスコード回路との間にそれぞれ分離キャパシタを介して接続されかつそれぞれ分離抵抗器と接続されているゲートを具備し、前記補助デバイスの前記複数のトランジスタの前記２つが前記能動負荷とグランドとの間に動作可能に接続されている、補助デバイスと、
    を具備し、
    前記カスコード回路は、前記差動増幅器の前記複数のトランジスタが原因の主電流内の非線形性をセンスし且つ前記非線形性を前記補助デバイスにフィード・フォワードするように構成され、前記補助デバイスは、前記非線形性に応じて補助電流を生成するように構成され、前記補助デバイスは前記主電流内の前記非線形性を減じる、
    トランスコンダクタ。
  2. 前記差動増幅器が、ソース同士を接続されている複数のトランジスタを具備する、
    請求項１のトランスコンダクタ。
  3. 前記カスコード回路が共通ゲート構成で接続されている複数のトランジスタを具備する、
    請求項１のトランスコンダクタ。
  4. 前記能動負荷が、
    複数のトランジスタと、
    前記能動負荷の前記複数のトランジスタに動作可能に接続されている帰還ループと、
    を具備する、請求項１のトランスコンダクタ。
  5. 前記差動増幅器の前記複数のトランジスタが強い反転領域でバイアスされる、
    請求項２のトランスコンダクタ。
  6. 前記差動増幅器の前記複数のトランジスタが、ソース同士を接続されている２つの入力ＮＭＯＳ増幅器を具備する、
    請求項２のトランスコンダクタ。
  7. 前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続されている、
    請求項３のトランスコンダクタ。
  8. 前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けられた共通ゲートトランジスタとして取り付けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、前記トランスコンダクタの前記少なくとも１つの入力と前記トランスコンダクタの前記少なくとも１つの出力との間の逆方向アイソレーションは、前記トランスコンダクタの前記少なくとも１つの入力と前記トランスコンダクタの前記少なくとも１つの出力とを分離することによって改善される、
    請求項３のトランスコンダクタ。
  9. 前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続されている、
    請求項３のトランスコンダクタ。
  10. 前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けられた共通ゲートトランジスタとして取り付けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、前記トランスコンダクタの前記少なくとも１つの入力と前記トランスコンダクタの前記少なくとも１つの出力との間の逆方向アイソレーションは、前記トランスコンダクタの前記少なくとも１つの入力と前記トランスコンダクタの前記少なくとも１つの出力との間の電流をバッファすることによって改善される、請求項３のトランスコンダクタ。
  11. 前記能動負荷の前記複数のトランジスタの各々がゲート、ドレイン、およびソースを具備し、
    前記帰還ループが、
    前記能動負荷の前記複数のトランジスタの前記ドレイン同士の間に動作可能に直列に接続されている複数の抵抗器と、
    出力と複数の入力を有する演算増幅器であって、前記演算増幅器の前記出力が前記能動負荷の前記複数のトランジスタの前記ゲートに動作可能に接続されており、前記演算増幅器の前記入力のうちの少なくとも１つが前記複数の抵抗器のうちの２つの間に動作可能に接続されている演算増幅器と、
    を具備する同相モード帰還ループである、
    請求項４のトランスコンダクタ。
  12. 前記補助デバイスの前記複数のトランジスタのうちの１対のトランジスタが前記非線形性を打ち消すために弱い反転領域でバイアスされ、それによって相互変調積が減じられる、
    請求項１のトランスコンダクタ。
  13. 前記差動増幅器の前記複数のトランジスタのうちのトランジスタが、強い反転領域でバイアスされ、ソース同士を接続され、
    前記カスコード回路の前記複数のトランジスタのうちのトランジスタが、共通ゲート構成で接続されており、前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、
    前記能動負荷が、前記能動負荷の前記複数のトランジスタに動作可能に接続されている帰還ループをさらに具備し、前記能動負荷の前記複数のトランジスタの各々がゲート、ドレイン、およびソースを具備し、前記帰還ループが、前記能動負荷の前記複数のトランジスタの前記ドレイン同士の間に動作可能に直列に接続されている複数の抵抗器と、出力と複数の入力を有する演算増幅器であって前記演算増幅器の出力が前記能動負荷の前記複数のトランジスタの前記ゲートに動作可能に接続されており且つ前記演算増幅器の前記入力のうちの少なくとも１つが前記複数の抵抗器のうちの２つの間に動作可能に接続されている演算増幅器と、を具備する同相モード帰還ループであり、
    前記補助デバイスの前記複数のトランジスタのうちの１対のトランジスタが前記非線形性を打ち消すために弱い反転領域でバイアスされる、
    請求項１のトランスコンダクタ。
  14. トランスコンダクタ中の相互変調積を減じる方法であって、前記トランスコンダクタが差増増幅器と複数のトランジスタを具備するカスコード回路とを具備し、前記カスコード回路の前記複数のトランジスタの各々がゲート、ソース、およびドレインを具備し、前記方法は、
    複数の入力電圧信号を受け取ることと、
    前記複数の入力電圧信号の差分を増幅することと、
    入力電圧を主電流に変換することと、
    前記主電流中の非線形性をセンスすることと、
    前記非線形性を前記トランスコンダクタの補助デバイスにフィード・フォワードすることであって、前記補助デバイスが複数のトランジスタを具備し、前記補助デバイスの前記複数のトランジスタの少なくとも２つが前記差動増幅器と前記カスコード回路との間にそれぞれ分離キャパシタを介して接続されかつそれぞれ分離抵抗器と接続されているゲートを具備し、前記補助デバイスの前記複数のトランジスタの前記２つが前記能動負荷とグランドとの間に動作可能に接続されている、フィード・フォワードすることと、
    前記補助デバイスによって前記非線形性に応じて前記主電流中の前記非線形性を減じる補助電流を生成することと、
    前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらすことと、
    高出力インピーダンスをもたらすことと、
    を具備する方法。
  15. 前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらすステップが、前記トランスコンダクタの前記入力と前記出力とを分離することを具備する、
    請求項１４のトランスコンダクタ中の相互変調積を減じる方法。
  16. 前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらすステップが、前記トランスコンダクタの前記入力と前記出力との間の電流をバッファすることを具備する、
    請求項１４のトランスコンダクタ中の相互変調積を減じる方法。
  17. 前記補助デバイスの１対のトランジスタを弱い反転領域でバイアスするステップをさらに具備する、
    請求項１４のトランスコンダクタ中の相互変調積を減じる方法。
  18. 前記高出力インピーダンスをもたらすステップが、能動負荷をバイアスすることを具備する、
    請求項１４のトランスコンダクタ中の相互変調積を減じる方法。
  19. 前記補助電流を前記主電流と加えることを具備し、それによって前記相互変調積が減じられる、
    請求項１４のトランスコンダクタ中の相互変調積を減じる方法。
  20. 前記トランスコンダクタの入力と出力との間に逆方向アイソレーションをもたらすステップが、前記トランスコンダクタの前記入力と前記出力との間の電流をバッファすることによって、前記トランスコンダクタの前記入力と前記出力とを分離することを具備し、
    前記高出力インピーダンスをもたらすステップが能動負荷をバイアスすることを具備し、
    前記主電流の非線形成分打ち消すために前記補助デバイスの１対のトランジスタを弱い反転領域でバイアスするステップをさらに具備する、
    請求項１９のトランスコンダクタ中の相互変調積を減じる方法。
  21. 電力コントローラと、
    前記電力コントローラに動作可能に接続された送信回路と、
    前記送信回路に動作可能に接続された演算処理装置と、
    前記演算処理装置に動作可能に接続されたメモリと、
    前記演算処理装置に動作可能に接続された受信回路と、
    請求項１のトランスコンダクタと、
    を具備するアクセス端末。
  22. 前記差動増幅器が、ソース同士を接続されている複数のトランジスタを具備する、
    請求項２１のアクセス端末。
  23. 前記カスコード回路が共通ゲート構成で接続されている複数のトランジスタを具備する、
    請求項２１のアクセス端末。
  24. 前記能動負荷が、
    複数のトランジスタと、
    前記能動負荷の前記複数のトランジスタに動作可能に接続されている帰還ループと、
    を具備する、請求項２１のアクセス端末。
  25. 前記差動増幅器の前記複数のトランジスタが強い反転領域でバイアスされる、
    請求項２２のアクセス端末。
  26. 前記差動増幅器の前記複数のトランジスタが、ソース同士を接続されている２つの入力ＮＭＯＳ増幅器を具備する、
    請求項２２のアクセス端末。
  27. 前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続されている、
    請求項２３のアクセス端末。
  28. 前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けられた共通ゲートトランジスタとして取り付けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、前記トランスコンダクタの前記少なくとも１つの入力と前記トランスコンダクタの前記少なくとも１つの出力との間の逆方向アイソレーションは、前記トランスコンダクタの前記少なくとも１つの入力と前記トランスコンダクタの前記少なくとも１つの出力とを分離することによって改善される、
    請求項２３のアクセス端末。
  29. 前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続される、
    請求項２３のアクセス端末。
  30. 前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けられた共通ゲートトランジスタとして取り付けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、前記トランスコンダクタの前記少なくとも１つの入力と前記トランスコンダクタの前記少なくとも１つの出力との間の逆方向アイソレーションは前記トランスコンダクタの前記少なくとも１つの入力と前記トランスコンダクタの前記少なくとも１つの出力との間の電流をバッファすることによって改善される、請求項２３のアクセス端末。
  31. 前記能動負荷の前記複数のトランジスタの各々がゲート、ドレイン、およびソースを具備し、
    前記帰還ループが、
    前記能動負荷の前記複数のトランジスタの前記ドレイン同士の間に動作可能に直列に接続されている複数の抵抗器と、
    出力と複数の入力を有し、前記出力が前記能動負荷の前記複数のトランジスタの前記ゲートに動作可能に接続されており、前記入力のうちの少なくとも１つが前記複数の抵抗器のうちの２つの間に動作可能に接続されている演算増幅器と、
    を具備する同相モード帰還ループである、
    請求項２４のアクセス端末。
  32. 前記補助デバイスの前記複数のトランジスタのうちの１対のトランジスタが前記非線形性を打ち消すために弱い反転領域でバイアスされ、それによって相互変調積が減じられる、
    請求項２１のアクセス端末。
  33. 前記差動増幅器の前記複数のトランジスタのうちのトランジスタが、強い反転領域でバイアスされ、ソース同士を接続され、
    前記カスコード回路の前記複数のトランジスタのうちのトランジスタが、共通ゲート構成で接続されており、前記カスコード回路の前記複数のトランジスタが、前記カスコード回路の前記複数のトランジスタの少なくとも１つのトランジスタを前記差動増幅器の前記複数のトランジスタの少なくとも１つのトランジスタの上に設けることによって前記差動増幅器の前記複数のトランジスタに動作可能に接続され、
    前記能動負荷が、前記能動負荷の前記複数のトランジスタに動作可能に接続されている帰還ループをさらに具備し、前記能動負荷の前記複数のトランジスタの各々がゲート、ドレイン、およびソースを具備し、前記帰還ループが、前記能動負荷の前記複数のトランジスタの前記ドレイン同士の間に動作可能に直列に接続されている複数の抵抗器と、出力と複数の入力を有する演算増幅器であって前記演算増幅器の出力が前記能動負荷の前記複数のトランジスタの前記ゲートに動作可能に接続されており且つ前記演算増幅器の前記入力のうちの少なくとも１つが前記複数の抵抗器のうちの２つの間に動作可能に接続されている演算増幅器と、を具備する同相モード帰還ループであり、
    前記補助デバイスの前記複数のトランジスタのうちの１対のトランジスタが前記非線形性を打ち消すために弱い反転領域でバイアスされる、
    請求項２１のアクセス端末。
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