JP5225299B2 - Spread spectrum clock generator - Google Patents
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Description
本発明は、1クロック毎に、入力クロックを遅延する時間を変化させることにより、出力クロックの周波数を変調するスペクトラム拡散クロックジェネレータ(以下、SSCG(Spread Spectrum Clock Generator)ともいう)に関するものである。 The present invention relates to a spread spectrum clock generator (hereinafter also referred to as SSCG (Spread Spectrum Clock Generator)) that modulates the frequency of an output clock by changing the delay time of an input clock for each clock.
デジタルSSCGは、複数の遅延セルを備えており、入力クロックの1クロック毎に、入出力クロック間の遅延値を変化させることにより、出力クロックの周波数(すなわち、周期)を周期的に変調するものである。出力クロックの周波数を周期的に変調することにより、電磁干渉(EMI(Electro-Magnetic Interference))を低減させることができるという効果がある。 The digital SSCG is provided with a plurality of delay cells, and periodically modulates the frequency (that is, the cycle) of the output clock by changing the delay value between the input and output clocks for each clock of the input clock. It is. By periodically modulating the frequency of the output clock, there is an effect that electromagnetic interference (EMI (Electro-Magnetic Interference)) can be reduced.
図4は、SSCGの出力クロック周期の変化を表す一例のグラフである。グラフの縦軸はSSCGの出力クロックの周期、横軸は時間の経過を表す。このグラフに示すように、SSCGの出力クロックの周期は、入力クロックの周期をT、1クロック毎の出力クロック周期の変調ステップ幅(周期の変化量)をΔTとすると、一定の変調パターンに従って、T−x・ΔTからT+x・ΔTの範囲で1クロックサイクル毎に変化(増減)する。 FIG. 4 is a graph showing an example of changes in the SSCG output clock period. The vertical axis of the graph represents the SSCG output clock period, and the horizontal axis represents the passage of time. As shown in this graph, the SSCG output clock period is determined according to a certain modulation pattern, where T is the period of the input clock, and ΔT is the modulation step width (period variation) of the output clock period for each clock. It changes (increases / decreases) every clock cycle in the range from T−x · ΔT to T + x · ΔT.
例えば、1クロックサイクル目の遅延値を0とすると、そのサイクルの出力クロックの周期はTとなる。また、2クロックサイクル目の遅延値をΔTとすると、出力クロックの周期はT+ΔTとなり、3クロックサイクル目の遅延値を3ΔTとすると、出力クロックの周期はT+2・ΔTとなる。つまり、SSCGでは、1クロックサイクル毎に、前のサイクルの出力クロックの遅延値とそのサイクルの出力クロックの遅延値との差分が、出力クロックの周期の変化分となる。 For example, if the delay value in the first clock cycle is 0, the cycle of the output clock in that cycle is T. If the delay value of the second clock cycle is ΔT, the output clock period is T + ΔT, and if the delay value of the third clock cycle is 3ΔT, the output clock period is T + 2 · ΔT. In other words, in SSCG, for each clock cycle, the difference between the delay value of the output clock of the previous cycle and the delay value of the output clock of that cycle becomes the change in the cycle of the output clock.
SSCGの変調プロファイル、つまり、出力クロックの周期がどのように変調されるかは、変調周期と変調度によって決定される。変調周期は変調パターンの周期を表し、SSCG内部では、1変調周期に含まれる出力クロックのサイクル数Nで規定されている。また、変調度は入力クロックの周期に対する出力クロックの周期の変化分の割合を表し、SSCG内部では、1クロックサイクル当たりの変調ステップ幅Dで規定されている。 The modulation profile of SSCG, that is, how the period of the output clock is modulated is determined by the modulation period and the modulation factor. The modulation period represents the period of the modulation pattern, and is defined by the number N of output clock cycles included in one modulation period in the SSCG. The degree of modulation represents the ratio of the change of the output clock period to the input clock period, and is defined by the modulation step width D per clock cycle in the SSCG.
ところで、一般的に、変調周波数(変調周期)は、クロックサイクル数Nではなく、例えば、100kHzのように周波数で表される。この場合、変調周波数は、(1/T)・(1/N)[kHz]で表される。また、変調度は、変調ステップ幅Dではなく、例えば、10%のように、入力クロックの周期に対する出力クロックの周期の変化分の割合で表される。この場合、変調度は、D/T[%]で表される。 By the way, in general, the modulation frequency (modulation period) is expressed not by the number N of clock cycles but by a frequency such as 100 kHz, for example. In this case, the modulation frequency is represented by (1 / T) · (1 / N) [kHz]. Further, the modulation degree is not represented by the modulation step width D, but is represented by a ratio of a change in the period of the output clock to the period of the input clock, such as 10%. In this case, the modulation degree is represented by D / T [%].
前述のように、従来のSSCGでは、変調周期として1変調周期のクロックサイクル数N、および、変調度として1クロックサイクル毎の変調ステップ幅Dが固定されている。そのため、入力クロックの周期Tが変化しない場合には、変調周期および変調度も変化せず問題は生じないが、入力クロックの周期Tが変化する場合には、入力クロックの周期Tに依存して、変調周期および変調度が変化するという問題が発生する。 As described above, in the conventional SSCG, the number N of clock cycles in one modulation period is fixed as the modulation period, and the modulation step width D for each clock cycle is fixed as the modulation degree. Therefore, when the period T of the input clock does not change, the modulation period and the modulation degree do not change and no problem occurs. However, when the period T of the input clock changes, it depends on the period T of the input clock. There arises a problem that the modulation period and the modulation degree change.
図5は、従来のSSCGの出力クロック周期の変調プロファイルの入力クロック周期依存性を表す一例のグラフである。同図の縦軸は出力クロックの周期[ns]、横軸は経過時間[ns]を表す。このグラフは、SSCGにより変調される出力クロックの周期変化を表したものであり、図中、上側の折れ線は、入力クロックの周期が10nsの場合、同下側の折れ線は、入力クロックの周期が5nsの場合である。 FIG. 5 is a graph showing an example of the dependence of the modulation profile of the output clock period of the conventional SSCG on the input clock period. In the figure, the vertical axis represents the output clock period [ns], and the horizontal axis represents the elapsed time [ns]. This graph shows the change in the period of the output clock modulated by SSCG. In the figure, the upper broken line indicates the input clock period when the input clock period is 10 ns, and the lower bent line indicates the input clock period. This is the case for 5 ns.
この例では、変調ステップ幅が1ns固定、かつ、1変調周期が16クロックサイクル固定の変調プロファイルとなっている。つまり、入力クロック周期が10nsの場合も5nsの場合も、変調ステップ幅は1nsであり、1変調周期は16クロックである。 In this example, the modulation profile has a modulation step width of 1 ns fixed and one modulation period is fixed to 16 clock cycles. That is, regardless of whether the input clock period is 10 ns or 5 ns, the modulation step width is 1 ns, and one modulation period is 16 clocks.
この場合、入力クロックの周期が10nsの場合と5nsの場合とでは、以下の(A)および(B)のように変調プロファイルが変化する。
(A)入力クロック周期が10nsの場合、変調度=40%、変調周波数=6.25MHz(変調周期=160ns)
(B)入力クロック周期が5nsの場合、変調度=80%、変調周波数=12.5MHz(変調周期=80ns)
In this case, the modulation profile changes as shown in (A) and (B) below when the period of the input clock is 10 ns and when it is 5 ns.
(A) When the input clock period is 10 ns, the modulation factor = 40%, the modulation frequency = 6.25 MHz (modulation period = 160 ns)
(B) When the input clock period is 5 ns, the modulation factor = 80%, the modulation frequency = 12.5 MHz (modulation period = 80 ns)
このようなSSCGの変調プロファイルの入力周波数依存特性は、例えば、以下のような点で好ましくない。すなわち、SSCGの後段回路(例:PLL、DLLなど)において、周波数が高くなった場合に変調追従性が悪くなる、SSCGの後段回路(例:ロジック回路など)において、周波数が高くなった場合に論理動作が難しくなる、周波数が低くなった場合にEMI低減効果が小さくなる等の問題が生じる。 Such an input frequency dependent characteristic of the SSCG modulation profile is not preferable in the following points, for example. That is, when the frequency increases in the post-stage circuit of the SSCG (eg, PLL, DLL, etc.), the modulation followability deteriorates. In the post-stage circuit of the SSCG (eg, the logic circuit, etc.), the frequency increases. Problems arise such that the logic operation becomes difficult and the EMI reduction effect is reduced when the frequency is lowered.
ここで、本発明に関連する技術としては、本発明者の提案する特許文献1がある。同文献は、入力クロックと出力クロックの位相を比較して、入力クロック1周期分の遅延値を有する遅延セル段数を算出し、これに応じて新たな遅延パターンを算出して変調を行うことにより、PVT(P:プロセス、V:電源電圧、T:温度)変動に起因する変調プロファイルの変化を防止するものである。
Here, as a technique related to the present invention, there is
本発明の目的は、前記従来技術の問題点を解消し、入力クロックの周波数変化に依存して変調プロファイルが変化しないスペクトラム拡散クロックジェネレータを提供することにある。 An object of the present invention is to provide a spread spectrum clock generator that eliminates the problems of the prior art and does not change the modulation profile depending on the frequency change of the input clock.
上記目的を達成するために、本発明は、クロックサイクル毎に、入力クロックを遅延する時間を変化させることにより、出力クロックの周波数を変調するスペクトラム拡散クロックジェネレータであって、
切替信号に応じて前記入力クロックを遅延し、前記出力クロックとして出力する遅延ラインと、
前記入力クロックの周期を計測する入力クロック周期計測部と、
前記入力クロック周期計測部の計測結果に応じて、1変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する前記入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、該算出されたクロックサイクル数および変調ステップ幅に基づいて前記切替信号を生成する遅延ライン制御部とを備えていることを特徴とするスペクトラム拡散クロックジェネレータを提供するものである。
In order to achieve the above object, the present invention provides a spread spectrum clock generator that modulates the frequency of an output clock by changing the delay time of the input clock every clock cycle,
A delay line that delays the input clock according to a switching signal and outputs the delayed input clock;
An input clock period measuring unit for measuring the period of the input clock;
A step of modulating the number of output clock cycles per modulation period and the period of the output clock per predetermined cycle of the input clock corresponding to a preset modulation degree according to the measurement result of the input clock period measurement unit The present invention provides a spread spectrum clock generator comprising a delay line control unit that calculates a width and generates the switching signal based on the calculated number of clock cycles and a modulation step width.
ここで、前記遅延ライン制御部は、前記1変調周期当たりのデフォルトの出力クロックのサイクル数、デフォルトの入力クロック周期、および、前記入力クロック周期計測部の計測結果に基づいて、前記1変調周期当たりの出力クロックのサイクル数を算出し、前記所定サイクル当たりの出力クロック周期のデフォルトの変調ステップ幅、前記デフォルトの入力クロック周期、および、前記入力クロック周期計測部の計測結果に基づいて、前記あらかじめ設定された変調度に対応する前記所定サイクル当たりの出力クロック周期の変調ステップ幅を算出するものであることが好ましい。 Here, the delay line control unit is configured to determine the number of cycles of the default output clock per modulation period, the default input clock period, and the measurement result of the input clock period measurement unit, per the modulation period. The number of output clock cycles is calculated, and the preset value is set based on the default modulation step width of the output clock cycle per predetermined cycle, the default input clock cycle, and the measurement result of the input clock cycle measuring unit. It is preferable to calculate a modulation step width of the output clock period per predetermined cycle corresponding to the modulated degree.
また、前記遅延ライン制御部は、前記入力クロック周期計測部の計測結果に応じて、前記所定サイクル毎に、前記入力クロックを遅延する遅延ラインの遅延セルの段数差分を設定する段数差分設定回路と、前記所定サイクル毎に、前記段数差分を累積加算して、前記入力クロックを遅延する遅延ラインの遅延セルの遅延段数を決定する前記切替信号を出力する累積加算回路とを備えていることが好ましい。 The delay line control unit includes a stage number difference setting circuit that sets a stage number difference of delay cells of a delay line that delays the input clock for each predetermined cycle according to a measurement result of the input clock period measurement unit. And a cumulative addition circuit that cumulatively adds the stage number difference for each predetermined cycle and outputs the switching signal for determining the number of delay stages of delay cells of the delay line that delays the input clock. .
本発明によれば、入力クロックの周波数変化に依存して、変調プロファイルを決定する変調周期および変調度が変化しない。そのため、SSCGの後段回路の変調追従性を改善することが可能となり、また、SSCGの後段回路の論理動作が容易になり、また、EMI低減効果を一定に維持できる等の効果を得ることができる。 According to the present invention, the modulation period and the modulation degree for determining the modulation profile do not change depending on the frequency change of the input clock. Therefore, it is possible to improve the modulation follow-up performance of the SSCG subsequent circuit, the logical operation of the SSCG subsequent circuit is facilitated, and the effect of maintaining the EMI reduction effect constant can be obtained. .
以下に、添付の図面に示す好適実施形態に基づいて、本発明のスペクトラム拡散クロックジェネレータを詳細に説明する。 In the following, the spread spectrum clock generator of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.
図1は、本発明のスペクトラム拡散クロックジェネレータの構成を表す一実施形態の概略回路図である。同図に示すスペクトラム拡散クロックジェネレータ(以下、SSCGという)10は、入力クロックCLKINの1クロックサイクル毎に、入力クロックCLKINを遅延する時間を変化(増減)させることにより、出力クロックCLKOUTの周波数(すなわち、周期)を変調するものである。SSCG10は、遅延ライン12と、入力クロック周期カウント部14と、遅延ライン制御部16とによって構成されている。
FIG. 1 is a schematic circuit diagram of an embodiment showing a configuration of a spread spectrum clock generator of the present invention. The spread spectrum clock generator (hereinafter referred to as SSCG) 10 shown in FIG. 1 changes (increases or decreases) the delay time of the input clock CLKIN for each clock cycle of the input clock CLKIN, so that the frequency of the output clock CLKOUT (that is, , Period). The
遅延ライン12は、切替信号S[N:0]に応じて入力クロックCLKINを遅延し、出力クロックCLKOUTとして出力するものである。遅延ライン12は、直列に接続された複数((N+1)個)の遅延セル18[N:0]と、遅延セル18[N:0]の各々に対応して設けられた同数((N+1)個)のAND回路20[N:0]とによって構成されている。
The
初段の遅延セル18[N]の入力端子は電源に接続され、最終段の遅延セル18[0]の出力端子から、出力クロックCLKOUTが出力される。 The input terminal of the first stage delay cell 18 [N] is connected to the power supply, and the output clock CLKOUT is output from the output terminal of the last stage delay cell 18 [0].
また、AND回路20[N:0]の一方の入力端子には、入力クロックCLKINが入力され、その他方の入力端子には、それぞれ、切替信号S[N]、S[N−1]、S[N−2]、…、S[2]、S[1]、S[0]が入力されている。また、AND回路20[N:0]の出力端子は、それぞれ対応する遅延セル18[N:0]の制御入力端子に接続されている。 The input clock CLKIN is input to one input terminal of the AND circuit 20 [N: 0], and the switching signals S [N], S [N−1], and S are respectively input to the other input terminal. [N-2],..., S [2], S [1], S [0] are input. The output terminal of the AND circuit 20 [N: 0] is connected to the control input terminal of the corresponding delay cell 18 [N: 0].
ここで、切替信号S[N:0]は、例えば、1クロックサイクル毎に、1つだけがハイレベル(アクティブ状態)となる信号である。遅延ライン12では、切替信号S[i](i=0〜N)がハイレベルになると、入力クロックCLKINが、AND回路20[i]を介して遅延セル18[i]に入力され、i段の遅延セル[i:0]により遅延され、出力クロックCLKOUTとして出力される。
Here, the switching signal S [N: 0] is, for example, a signal in which only one becomes a high level (active state) every clock cycle. In the
続いて、入力クロック周期カウント部14は、入力クロックCLKINの1周期をカウントするものである。入力クロック周期カウント部14は、1/2分周回路22と、リングオシレータ24と、カウンタ26とによって構成されている。
Subsequently, the input clock
1/2分周回路22は、入力クロックCLKINの周波数を1/2(2倍の周期)に分周する。つまり、1/2分周回路22からは、入力クロックCLKINの1周期の時間、ハイレベル(アクティブ状態)となる分周クロックが出力される。
The ½
リングオシレータ24は、1/2分周回路22から入力される分周クロックがアクティブ状態であるハイレベルの期間、つまり、入力クロックCLKINの1周期の時間、入力クロックCLKINよりも高周波数の発振クロックを出力する。リングオシレータ24は、1つのNAND回路と偶数個のインバータとがリング状に接続された一般的な構成のものであるから、その説明は省略する。
The
カウンタ26は、入力クロックCLKINの1周期の時間、リングオシレータ24から入力される発振クロックのサイクル数をカウントして、そのカウント数を出力する。
The counter 26 counts the number of cycles of the oscillation clock input from the
つまり、入力クロック周期カウント部14では、1/2分周回路22から、入力クロックCLKINの1周期の時間、アクティブ状態のハイレベルとなる分周クロックが出力され、その期間、リングオシレータ24から発振クロックが出力される。発振クロックはカウンタ26によってカウントされ、入力クロックCLKINの1周期の時間に含まれる発振クロックのサイクル数が出力される。
That is, in the input clock
なお、1/2分周回路22およびリングオシレータ24は必須の構成要素ではなく、例えば、入力クロックCLKINの1周期の間、SSCG10の外部から発振クロックに相当する所定周波数のカウントクロックを入力してもよい。
The 1/2
最後に、遅延ライン制御部16は、基本的には、特許文献1の制御回路と同様に、入力クロックCLKINが入力されて動作するものであり、入力クロックCLKINのサイクル毎に、遅延ライン12のどのAND回路20の入力端子から入力クロックCLKINを入力するかを決定する切替信号S[N:0]を、あらかじめ設定された時系列パターンに従って生成する。時系列パターンは、1変調周期に含まれるデフォルトの出力クロックCLKOUTのサイクル数、および、ターゲットの変調度に対応するものである。ただし、本発明のSSCG10の遅延ライン制御部16には、さらに、入力クロック周期カウント部14からカウント数が入力される。このカウント数に応じて、1変調周期に含まれる出力クロックCLKOUTのサイクル数、および、1クロックサイクルあたりの出力クロックCLKOUTの周期の変調ステップ幅を算出し、これらを用いて補正した時系列パターンに従って切替信号S[N:0]を生成する。
Finally, the delay
ここで、図2は、遅延ライン制御部の構成を表す一実施形態の概念図である。同図に示す遅延ライン制御部16は、段数差分設定回路28と、累積加算回路30とによって構成されている。
Here, FIG. 2 is a conceptual diagram of an embodiment showing the configuration of the delay line control unit. The delay
段数差分設定回路28は、入力クロック周期カウント部14のカウント数に応じて、1クロックサイクル毎に、入力クロックCLKINを遅延する遅延ライン12の遅延セル18の段数差分を設定する。段数差分は、前のサイクルの入力クロックCLKINを遅延する遅延ライン12の遅延セル18の段数と、その次のサイクルの入力クロックCLKINを遅延する遅延ライン12の遅延セル18の段数との差分を表す。
The stage number
累積加算回路30は、1クロックサイクル毎に、段数差分設定回路28から入力される段数差分を累積加算して、入力クロックCLKINを遅延する遅延ライン12の遅延セル18の遅延段数を設定する切替信号S[N:0]を出力する。累積加算回路30は、加算器32の出力信号をラッチするフリップフロップ34の出力信号を加算器32にフィードバックする一般的な構成のものであるから、その説明は省略する。
The
遅延ライン制御部16では、段数差分設定回路28により、入力クロック周期カウント部14のカウント数に応じて、1クロックサイクル毎に、入力クロックCLKINを遅延する遅延ライン12の遅延セル18の段数差分が設定され、累積加算回路30により、1クロック毎に、段数差分が累積加算され、入力クロックCLKINを遅延する遅延ライン12の遅延セル18の遅延段数を設定する切替信号S[N:0]が出力される。
In the delay
なお、遅延ライン制御部16は、例えば、論理合成ツールなどによって自動生成することができる。
The delay
また、遅延ライン12、入力クロック周期カウント部14および遅延ライン制御部16の構成は何ら限定されず、同様の機能を果たすことができる各種構成のものを使用することができる。
The configurations of the
次に、遅延ライン制御部16における、1変調周期に含まれる出力クロックCLKOUTのサイクル数、および、1クロックサイクル当たりの出力クロックCLKOUTの周期の変調ステップ幅の算出方法について説明する。
Next, a method of calculating the number of cycles of the output clock CLKOUT included in one modulation cycle and the modulation step width of the cycle of the output clock CLKOUT per one clock cycle in the delay
まず、以下の説明で使用される変数について説明する。 First, variables used in the following description will be described.
Tin:入力クロック周期[ns]
Tin0:デフォルトの入力クロック周期[ns]
Tmod:ターゲットの変調周期[ns]
Tring:リングオシレータの発振周期[ns]
Dmod:ターゲットの変調度(%)
ΔDmod:1クロックサイクル当たりの変調ステップ幅[ns]
ΔDmod0:1クロックサイクル当たりのデフォルトの変調ステップ幅[ns]
Nclk:1変調周期当たりのクロックサイクル数
Nclk0:1変調周期当たりのデフォルトのクロックサイクル数
T in : Input clock period [ns]
T in0 : Default input clock period [ns]
T mod : target modulation period [ns]
T ring : Ring oscillator oscillation period [ns]
D mod : Target modulation degree (%)
ΔD mod : modulation step width per clock cycle [ns]
ΔD mod0 : default modulation step width per clock cycle [ns]
N clk : Number of clock cycles per modulation period N clk0 : Default number of clock cycles per modulation period
ここで、遅延ライン制御部16によって算出される変数は、1変調周期当たりのクロックサイクル数Nclkおよび1クロックサイクル当たりの変調ステップ幅ΔDmodである。これ以外の変数の値は既知であり、あらかじめ設定ないし測定されている。
Here, the variables calculated by the delay
1変調周期当たりのクロックサイクル数Nclkは、例えば、1変調周期当たりのデフォルトの出力クロックCLKOUTのサイクル数Nclk0、デフォルトの入力クロックの入力クロック周期カウント部14によるカウント数(Tin0/Tring)、および、現在の入力クロックの入力クロック周期カウント部14によるカウント数(Tin/Tring)に応じて、式(1)により算出される。
Nclk=Nclk0×(Tin0/Tring)/(Tin/Tring)
=Nclk0×(Tin0/Tin) … (1)
1 clock cycle number N clk per modulation period is, for example, the default number of cycles of the output clock CLKOUT per modulation period N clk0, the default number of counts by the input clock
N clk = N clk0 × (T in0 / T ring) / (T in / T ring)
= N clk0 × (T in0 / T in) ... (1)
一方、ターゲットとする変調周期Tmodは、式(2)で表される。
Tmod=Nclk0×Tin0 … (2)
On the other hand, the target modulation period T mod is expressed by Equation (2).
T mod = N clk0 × T in0 ... (2)
ここで、1変調周期当たりのクロックサイクル数Nclkの算出式(1)を変形すると、変調周期は式(3)で表され、ターゲットの変調周期Tmodと等しくなる。つまり、変調周期は入力クロックCLKINの周期の変化に依存せず、一定であることが分かる。
Nclk×Tin=(Nclk0×(Tin0/Tin))×Tin
=Nclk0×Tin0
=Tmod … (3)
Here, when the calculation formula (1) of the number of clock cycles N clk per modulation period is modified, the modulation period is expressed by the formula (3) and becomes equal to the target modulation period T mod . That is, it can be seen that the modulation period is constant without depending on the change in the period of the input clock CLKIN.
N clk × T in = (N clk0 × (T in0 / T in)) × T in
= N clk0 × T in0
= T mod (3)
続いて、1クロックサイクル当たりの変調ステップ幅ΔDmodは、例えば、1クロックサイクル当たりのデフォルトの変調ステップ幅ΔDmod0、デフォルトの入力クロックの入力クロック周期カウント部14によるカウント数(Tin0/Tring)、および、現在の入力クロックの入力クロック周期カウント部14によるカウント数(Tin/Tring)に基づいて、式(4)により算出される。
ΔDmod=ΔDmod0×((Tin/Tring)/(Tin0/Tring))2
=ΔDmod0×(Tin/Tin0)2 … (4)
Subsequently, one modulation step width [Delta] D mod per clock cycle, for example, 1 default modulation step width per clock cycle [Delta] D mod0, the default number of counts by the input clock
ΔD mod = ΔD mod0 × ((T in / T ring ) / (T in0 / T ring )) 2
= ΔD mod0 × (T in / T in0) 2 ... (4)
一方、ターゲットとする変調度Dmodは式(5)で表される。
Dmod=ΔDmod0×(Nclk0/4)/Tin0 … (5)
On the other hand, the target modulation degree D mod is expressed by Equation (5).
D mod = ΔD mod0 × (N clk0 / 4) / T in0 ... (5)
ここで、1クロックサイクル当たりの変調ステップ幅ΔDmodの算出式(4)を変形すると、変調度は式(6)で表され、ターゲットの変調度Dmodと等しくなる。つまり、変調度は入力クロックCLKINの周期の変化に依存せず、一定であることが分かる。
ΔDmod×(Nclk/4)×(1/Tin)
=(ΔDmod0×(Tin/Tin0)2)×(Nclk/4)×(1/Tin)
=(ΔDmod0×(Tin/Tin0)2)×(Nclk0×(Tin0/Tin)/4)×(1/Tin)
=ΔDmod0×(Nclk0/4)×(1/Tin0)
=Dmod … (6)
Here, when the calculation formula (4) of the modulation step width ΔD mod per clock cycle is modified, the modulation degree is expressed by the expression (6) and becomes equal to the modulation degree D mod of the target. That is, it can be seen that the degree of modulation does not depend on the change in the period of the input clock CLKIN and is constant.
ΔD mod × (N clk / 4) × (1 / T in )
= (ΔD mod0 × (T in / T in0) 2) × (N clk / 4) × (1 / T in)
= (ΔD mod0 × (T in / T in0) 2) × (N clk0 × (T in0 / T in) / 4) × (1 / T in)
= ΔD mod0 × (N clk0 / 4) × (1 / T in0)
= D mod (6)
次に、SSCG10の動作を説明する。
Next, the operation of the
SSCG10には、2つの動作モードがある。一方は、入力クロック周期カウントモードであり、他方は、周波数変調モードである。
The
SSCG10は、まず、入力クロック周期カウントモードになる。このモードでは、入力クロック周期カウント部14により、入力クロックCLKINの周期がカウントされ、そのカウント数が出力される。
First, the
その後、SSCG10は、周波数変調モードになる。このモードでは、遅延ライン制御部16により、入力クロック周期カウントモードで取得されたカウント数に応じて、1クロックサイクル毎に、1変調周期当たりのクロックサイクル数Nclk、および、ターゲットの変調度に対応する1クロックサイクル当たりの変調ステップ幅ΔDmodが算出され、算出されたクロックサイクル数Nclkおよび変調ステップ幅ΔDmodに基づいて切替信号S[N:0]が生成される。
Thereafter, the
図3は、本発明のSSCGの出力クロック周期変調プロファイルの入力クロック周期依存性を表す一実施形態のグラフである。同図は図5に対応するものであり、上側の折れ線は、入力クロック周期が10nsの場合、同下側の折れ線は、入力クロック周期が5nsの場合である。この例では、ターゲットの変調度が40%固定、かつ、ターゲットの1変調周期が160ns固定の変調プロファイルとなっている。 FIG. 3 is a graph of an embodiment showing the input clock period dependency of the output clock period modulation profile of the SSCG of the present invention. This figure corresponds to FIG. 5. The upper broken line indicates the case where the input clock period is 10 ns, and the lower bent line indicates the case where the input clock period is 5 ns. In this example, the modulation profile is such that the modulation degree of the target is fixed at 40% and one modulation period of the target is fixed at 160 ns.
この場合、入力クロックの周期が10nsの場合と5nsの場合とでは以下の(A)および(B)ように、1クロックサイクル当たりの変調ステップ幅および1変調周期当たりの出力クロックのサイクル数が変化する。
(A)入力クロック周期が10nsの場合、変調ステップ幅=1ns、クロックサイクル数=16
(B)入力クロック周期が5nsの場合、変調ステップ幅=1/4ns、クロックサイクル数=32
In this case, the modulation step width per clock cycle and the number of output clock cycles per modulation period change between the case where the input clock period is 10 ns and the case where the period is 5 ns, as shown in (A) and (B) below. To do.
(A) When the input clock cycle is 10 ns, the modulation step width = 1 ns and the number of clock cycles = 16
(B) When the input clock period is 5 ns, the modulation step width = 1/4 ns and the number of clock cycles = 32
下記表1および表2は、それぞれ、図3のグラフに示す、入力クロック周期が10nsの場合と5nsの場合における、1変調周期のクロックサイクル数、遅延値、変調度および遅延段数(S[N:0]相当)を表したものである。なお、表1および表2では、変調ステップ幅を1/4・ΔTとしている。 Tables 1 and 2 below show the number of clock cycles, the delay value, the degree of modulation, and the number of delay stages (S [N] when the input clock period is 10 ns and 5 ns, respectively, shown in the graph of FIG. : 0]). In Tables 1 and 2, the modulation step width is 1/4 · ΔT.
表1に示すように、入力クロック周期が10ns(=Tと表す)の場合、変調周期および変調度は以下のように表される。
変調周期(kHz)=(1/T)・(1/Nclk)=1/(T・Nclk)
変調度(%)=Dmod/T
As shown in Table 1, when the input clock period is 10 ns (represented as T), the modulation period and the modulation degree are expressed as follows.
Modulation period (kHz) = (1 / T) · (1 / N clk ) = 1 / (T · N clk )
Modulation degree (%) = D mod / T
これに対し、表2に示すように、入力クロック周期が5ns(=T/2と表す)の場合、変調周期および変調度は以下のように表される。
変調周期(kHz)=(1/(T/2))・(1/2Nclk)=1/(T・Nclk)
変調度(%)=1/2・Dmod/(T/2)=Dmod/T
On the other hand, as shown in Table 2, when the input clock period is 5 ns (represented as T / 2), the modulation period and the modulation degree are expressed as follows.
Modulation period (kHz) = (1 / (T / 2)) · (1 / 2N clk ) = 1 / (T · N clk )
Modulation (%) = 1/2 · D mod / (T / 2) = D mod / T
すなわち、SSCG10では、入力クロック周期が10nsの場合も5nsの場合も、変調周期および変調度は変化しないことが分かる。
That is, in the
表1,2には、図3に示されたように、入力クロックの周期を中心に、上下に均等に、直線的に、出力クロック周期を変化させた例を示した。しかし、遅延ライン制御部16に設定する時系列パターンを異なったものとすることにより、上下不均等に変化させる、非直線的に変化させる、等の、様々な変調パターンを実現することが可能である。
Tables 1 and 2 show examples in which the output clock cycle is changed linearly, vertically, centering on the cycle of the input clock, as shown in FIG. However, by making the time-series pattern set in the delay
また、表1,2には、1クロックサイクルごとに遅延段数を変化させた例を示したが、複数のクロックサイクルごとに遅延段数を変化させることも可能である。例えば、入力クロックCLKINをそのまま遅延ライン制御部16に入力するのではなく、適当な分周比で分周した分周入力クロックを入力し、この分周入力クロックで遅延ライン制御部16を動作させることにより、分周比のクロックサイクルごとに遅延段数を変化させる動作が可能である。
Tables 1 and 2 show examples in which the number of delay stages is changed for each clock cycle, but the number of delay stages can be changed for each of a plurality of clock cycles. For example, the input clock CLKIN is not input to the delay
図1に示すSSCG10では、入力クロックCLKINの1周期の時間内の発振クロックのサイクル数をカウントすることによって、入力クロックCLKINの周期を計測する入力クロック周期カウント部14を設け、このカウント部14によるカウント結果を利用して、遅延ライン制御部16が遅延ライン12を制御する切替信号を生成した。しかし、入力クロックCLKINの周期の計測は、これ以外の様々な方法で実施することが可能である。例えば、特許文献1で示したように、入力クロックCLKINの位相と出力クロックCLKOUTの位相とを比較することにより、入力クロックCLKINの1周期分の遅延段数を算出する回路を、入力クロックCLKINの周期を計測する入力クロック周期計測部として設けることが可能である。遅延ライン制御部16も、入力クロックCLKINの1周期の時間内のカウント数だけではなく、その他の形式の入力クロックCLKINの周期を示す計測結果に基づいて、変調周期および変調度が一定になるように切替信号を生成するよう、変形することが可能である。
The
以上のように、SSCG10では、入力クロックの周波数変化に依存して、変調プロファイルを決定する変調周期および変調度が変化しない。そのため、SSCG10を使用することにより、SSCG10の後段回路の変調追従性を改善することができる、SSCG10の後段回路の論理動作が容易になる、EMI低減効果を一定に維持できる等の効果を得ることができる。
As described above, in the
本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。
The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.
10 スペクトラム拡散クロックジェネレータ(SSCG)
12 遅延ライン
14 入力クロック周期カウント部
16 遅延ライン制御部
18 遅延セル
20 AND回路
22 1/2分周回路
24 リングオシレータ
26 カウンタ
28 段数差分設定回路
30 累積加算回路
32 加算器
34 フリップフロップ
10 Spread Spectrum Clock Generator (SSCG)
DESCRIPTION OF
Claims (3)
切替信号に応じて前記入力クロックを遅延し、前記出力クロックとして出力する遅延ラインと、
前記入力クロックの周期を計測する入力クロック周期計測部と、
前記入力クロック周期計測部の計測結果に応じて、1変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する前記入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、該算出されたクロックサイクル数および変調ステップ幅に基づいて前記切替信号を生成する遅延ライン制御部とを備えていることを特徴とするスペクトラム拡散クロックジェネレータ。 A spread spectrum clock generator that modulates the frequency of the output clock by changing the time to delay the input clock every clock cycle,
A delay line that delays the input clock according to a switching signal and outputs the delayed input clock;
An input clock period measuring unit for measuring the period of the input clock;
A step of modulating the number of output clock cycles per modulation period and the period of the output clock per predetermined cycle of the input clock corresponding to a preset modulation degree according to the measurement result of the input clock period measurement unit A spread spectrum clock generator comprising: a delay line control unit that calculates a width and generates the switching signal based on the calculated clock cycle number and modulation step width.
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