JP5225299B2

JP5225299B2 - Spread spectrum clock generator

Info

Publication number: JP5225299B2
Application number: JP2010003702A
Authority: JP
Inventors: 知広藤田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2010-01-12
Filing date: 2010-01-12
Publication date: 2013-07-03
Anticipated expiration: 2030-01-12
Also published as: JP2011146763A

Description

本発明は、１クロック毎に、入力クロックを遅延する時間を変化させることにより、出力クロックの周波数を変調するスペクトラム拡散クロックジェネレータ（以下、ＳＳＣＧ（Spread Spectrum Clock Generator）ともいう）に関するものである。 The present invention relates to a spread spectrum clock generator (hereinafter also referred to as SSCG (Spread Spectrum Clock Generator)) that modulates the frequency of an output clock by changing the delay time of an input clock for each clock.

デジタルＳＳＣＧは、複数の遅延セルを備えており、入力クロックの１クロック毎に、入出力クロック間の遅延値を変化させることにより、出力クロックの周波数（すなわち、周期）を周期的に変調するものである。出力クロックの周波数を周期的に変調することにより、電磁干渉（ＥＭＩ（Electro-Magnetic Interference））を低減させることができるという効果がある。 The digital SSCG is provided with a plurality of delay cells, and periodically modulates the frequency (that is, the cycle) of the output clock by changing the delay value between the input and output clocks for each clock of the input clock. It is. By periodically modulating the frequency of the output clock, there is an effect that electromagnetic interference (EMI (Electro-Magnetic Interference)) can be reduced.

図４は、ＳＳＣＧの出力クロック周期の変化を表す一例のグラフである。グラフの縦軸はＳＳＣＧの出力クロックの周期、横軸は時間の経過を表す。このグラフに示すように、ＳＳＣＧの出力クロックの周期は、入力クロックの周期をＴ、１クロック毎の出力クロック周期の変調ステップ幅（周期の変化量）をΔＴとすると、一定の変調パターンに従って、Ｔ−ｘ・ΔＴからＴ＋ｘ・ΔＴの範囲で１クロックサイクル毎に変化（増減）する。 FIG. 4 is a graph showing an example of changes in the SSCG output clock period. The vertical axis of the graph represents the SSCG output clock period, and the horizontal axis represents the passage of time. As shown in this graph, the SSCG output clock period is determined according to a certain modulation pattern, where T is the period of the input clock, and ΔT is the modulation step width (period variation) of the output clock period for each clock. It changes (increases / decreases) every clock cycle in the range from T−x · ΔT to T + x · ΔT.

例えば、１クロックサイクル目の遅延値を０とすると、そのサイクルの出力クロックの周期はＴとなる。また、２クロックサイクル目の遅延値をΔＴとすると、出力クロックの周期はＴ＋ΔＴとなり、３クロックサイクル目の遅延値を３ΔＴとすると、出力クロックの周期はＴ＋２・ΔＴとなる。つまり、ＳＳＣＧでは、１クロックサイクル毎に、前のサイクルの出力クロックの遅延値とそのサイクルの出力クロックの遅延値との差分が、出力クロックの周期の変化分となる。 For example, if the delay value in the first clock cycle is 0, the cycle of the output clock in that cycle is T. If the delay value of the second clock cycle is ΔT, the output clock period is T + ΔT, and if the delay value of the third clock cycle is 3ΔT, the output clock period is T + 2 · ΔT. In other words, in SSCG, for each clock cycle, the difference between the delay value of the output clock of the previous cycle and the delay value of the output clock of that cycle becomes the change in the cycle of the output clock.

ＳＳＣＧの変調プロファイル、つまり、出力クロックの周期がどのように変調されるかは、変調周期と変調度によって決定される。変調周期は変調パターンの周期を表し、ＳＳＣＧ内部では、１変調周期に含まれる出力クロックのサイクル数Ｎで規定されている。また、変調度は入力クロックの周期に対する出力クロックの周期の変化分の割合を表し、ＳＳＣＧ内部では、１クロックサイクル当たりの変調ステップ幅Ｄで規定されている。 The modulation profile of SSCG, that is, how the period of the output clock is modulated is determined by the modulation period and the modulation factor. The modulation period represents the period of the modulation pattern, and is defined by the number N of output clock cycles included in one modulation period in the SSCG. The degree of modulation represents the ratio of the change of the output clock period to the input clock period, and is defined by the modulation step width D per clock cycle in the SSCG.

ところで、一般的に、変調周波数（変調周期）は、クロックサイクル数Ｎではなく、例えば、１００ｋＨｚのように周波数で表される。この場合、変調周波数は、（１／Ｔ）・（１／Ｎ）［ｋＨｚ］で表される。また、変調度は、変調ステップ幅Ｄではなく、例えば、１０％のように、入力クロックの周期に対する出力クロックの周期の変化分の割合で表される。この場合、変調度は、Ｄ／Ｔ［％］で表される。 By the way, in general, the modulation frequency (modulation period) is expressed not by the number N of clock cycles but by a frequency such as 100 kHz, for example. In this case, the modulation frequency is represented by (1 / T) · (1 / N) [kHz]. Further, the modulation degree is not represented by the modulation step width D, but is represented by a ratio of a change in the period of the output clock to the period of the input clock, such as 10%. In this case, the modulation degree is represented by D / T [%].

前述のように、従来のＳＳＣＧでは、変調周期として１変調周期のクロックサイクル数Ｎ、および、変調度として１クロックサイクル毎の変調ステップ幅Ｄが固定されている。そのため、入力クロックの周期Ｔが変化しない場合には、変調周期および変調度も変化せず問題は生じないが、入力クロックの周期Ｔが変化する場合には、入力クロックの周期Ｔに依存して、変調周期および変調度が変化するという問題が発生する。 As described above, in the conventional SSCG, the number N of clock cycles in one modulation period is fixed as the modulation period, and the modulation step width D for each clock cycle is fixed as the modulation degree. Therefore, when the period T of the input clock does not change, the modulation period and the modulation degree do not change and no problem occurs. However, when the period T of the input clock changes, it depends on the period T of the input clock. There arises a problem that the modulation period and the modulation degree change.

図５は、従来のＳＳＣＧの出力クロック周期の変調プロファイルの入力クロック周期依存性を表す一例のグラフである。同図の縦軸は出力クロックの周期［ｎｓ］、横軸は経過時間［ｎｓ］を表す。このグラフは、ＳＳＣＧにより変調される出力クロックの周期変化を表したものであり、図中、上側の折れ線は、入力クロックの周期が１０ｎｓの場合、同下側の折れ線は、入力クロックの周期が５ｎｓの場合である。 FIG. 5 is a graph showing an example of the dependence of the modulation profile of the output clock period of the conventional SSCG on the input clock period. In the figure, the vertical axis represents the output clock period [ns], and the horizontal axis represents the elapsed time [ns]. This graph shows the change in the period of the output clock modulated by SSCG. In the figure, the upper broken line indicates the input clock period when the input clock period is 10 ns, and the lower bent line indicates the input clock period. This is the case for 5 ns.

この例では、変調ステップ幅が１ｎｓ固定、かつ、１変調周期が１６クロックサイクル固定の変調プロファイルとなっている。つまり、入力クロック周期が１０ｎｓの場合も５ｎｓの場合も、変調ステップ幅は１ｎｓであり、１変調周期は１６クロックである。 In this example, the modulation profile has a modulation step width of 1 ns fixed and one modulation period is fixed to 16 clock cycles. That is, regardless of whether the input clock period is 10 ns or 5 ns, the modulation step width is 1 ns, and one modulation period is 16 clocks.

この場合、入力クロックの周期が１０ｎｓの場合と５ｎｓの場合とでは、以下の（Ａ）および（Ｂ）のように変調プロファイルが変化する。
（Ａ）入力クロック周期が１０ｎｓの場合、変調度＝４０％、変調周波数＝６．２５ＭＨｚ（変調周期＝１６０ｎｓ）
（Ｂ）入力クロック周期が５ｎｓの場合、変調度＝８０％、変調周波数＝１２．５ＭＨｚ（変調周期＝８０ｎｓ） In this case, the modulation profile changes as shown in (A) and (B) below when the period of the input clock is 10 ns and when it is 5 ns.
(A) When the input clock period is 10 ns, the modulation factor = 40%, the modulation frequency = 6.25 MHz (modulation period = 160 ns)
(B) When the input clock period is 5 ns, the modulation factor = 80%, the modulation frequency = 12.5 MHz (modulation period = 80 ns)

このようなＳＳＣＧの変調プロファイルの入力周波数依存特性は、例えば、以下のような点で好ましくない。すなわち、ＳＳＣＧの後段回路（例：ＰＬＬ、ＤＬＬなど）において、周波数が高くなった場合に変調追従性が悪くなる、ＳＳＣＧの後段回路（例：ロジック回路など）において、周波数が高くなった場合に論理動作が難しくなる、周波数が低くなった場合にＥＭＩ低減効果が小さくなる等の問題が生じる。 Such an input frequency dependent characteristic of the SSCG modulation profile is not preferable in the following points, for example. That is, when the frequency increases in the post-stage circuit of the SSCG (eg, PLL, DLL, etc.), the modulation followability deteriorates. In the post-stage circuit of the SSCG (eg, the logic circuit, etc.), the frequency increases. Problems arise such that the logic operation becomes difficult and the EMI reduction effect is reduced when the frequency is lowered.

ここで、本発明に関連する技術としては、本発明者の提案する特許文献１がある。同文献は、入力クロックと出力クロックの位相を比較して、入力クロック１周期分の遅延値を有する遅延セル段数を算出し、これに応じて新たな遅延パターンを算出して変調を行うことにより、ＰＶＴ（Ｐ：プロセス、Ｖ：電源電圧、Ｔ：温度）変動に起因する変調プロファイルの変化を防止するものである。 Here, as a technique related to the present invention, there is Patent Document 1 proposed by the present inventor. This document compares the phase of the input clock and the output clock, calculates the number of delay cell stages having a delay value for one cycle of the input clock, calculates a new delay pattern accordingly, and performs modulation. , PVT (P: process, V: power supply voltage, T: temperature) changes in modulation profile due to fluctuations are prevented.

特開２００８−２２７６１３号公報JP 2008-227613 A

本発明の目的は、前記従来技術の問題点を解消し、入力クロックの周波数変化に依存して変調プロファイルが変化しないスペクトラム拡散クロックジェネレータを提供することにある。 An object of the present invention is to provide a spread spectrum clock generator that eliminates the problems of the prior art and does not change the modulation profile depending on the frequency change of the input clock.

上記目的を達成するために、本発明は、クロックサイクル毎に、入力クロックを遅延する時間を変化させることにより、出力クロックの周波数を変調するスペクトラム拡散クロックジェネレータであって、
切替信号に応じて前記入力クロックを遅延し、前記出力クロックとして出力する遅延ラインと、
前記入力クロックの周期を計測する入力クロック周期計測部と、
前記入力クロック周期計測部の計測結果に応じて、１変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する前記入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、該算出されたクロックサイクル数および変調ステップ幅に基づいて前記切替信号を生成する遅延ライン制御部とを備えていることを特徴とするスペクトラム拡散クロックジェネレータを提供するものである。 In order to achieve the above object, the present invention provides a spread spectrum clock generator that modulates the frequency of an output clock by changing the delay time of the input clock every clock cycle,
A delay line that delays the input clock according to a switching signal and outputs the delayed input clock;
An input clock period measuring unit for measuring the period of the input clock;
A step of modulating the number of output clock cycles per modulation period and the period of the output clock per predetermined cycle of the input clock corresponding to a preset modulation degree according to the measurement result of the input clock period measurement unit The present invention provides a spread spectrum clock generator comprising a delay line control unit that calculates a width and generates the switching signal based on the calculated number of clock cycles and a modulation step width.

ここで、前記遅延ライン制御部は、前記１変調周期当たりのデフォルトの出力クロックのサイクル数、デフォルトの入力クロック周期、および、前記入力クロック周期計測部の計測結果に基づいて、前記１変調周期当たりの出力クロックのサイクル数を算出し、前記所定サイクル当たりの出力クロック周期のデフォルトの変調ステップ幅、前記デフォルトの入力クロック周期、および、前記入力クロック周期計測部の計測結果に基づいて、前記あらかじめ設定された変調度に対応する前記所定サイクル当たりの出力クロック周期の変調ステップ幅を算出するものであることが好ましい。 Here, the delay line control unit is configured to determine the number of cycles of the default output clock per modulation period, the default input clock period, and the measurement result of the input clock period measurement unit, per the modulation period. The number of output clock cycles is calculated, and the preset value is set based on the default modulation step width of the output clock cycle per predetermined cycle, the default input clock cycle, and the measurement result of the input clock cycle measuring unit. It is preferable to calculate a modulation step width of the output clock period per predetermined cycle corresponding to the modulated degree.

また、前記遅延ライン制御部は、前記入力クロック周期計測部の計測結果に応じて、前記所定サイクル毎に、前記入力クロックを遅延する遅延ラインの遅延セルの段数差分を設定する段数差分設定回路と、前記所定サイクル毎に、前記段数差分を累積加算して、前記入力クロックを遅延する遅延ラインの遅延セルの遅延段数を決定する前記切替信号を出力する累積加算回路とを備えていることが好ましい。 The delay line control unit includes a stage number difference setting circuit that sets a stage number difference of delay cells of a delay line that delays the input clock for each predetermined cycle according to a measurement result of the input clock period measurement unit. And a cumulative addition circuit that cumulatively adds the stage number difference for each predetermined cycle and outputs the switching signal for determining the number of delay stages of delay cells of the delay line that delays the input clock. .

本発明によれば、入力クロックの周波数変化に依存して、変調プロファイルを決定する変調周期および変調度が変化しない。そのため、ＳＳＣＧの後段回路の変調追従性を改善することが可能となり、また、ＳＳＣＧの後段回路の論理動作が容易になり、また、ＥＭＩ低減効果を一定に維持できる等の効果を得ることができる。 According to the present invention, the modulation period and the modulation degree for determining the modulation profile do not change depending on the frequency change of the input clock. Therefore, it is possible to improve the modulation follow-up performance of the SSCG subsequent circuit, the logical operation of the SSCG subsequent circuit is facilitated, and the effect of maintaining the EMI reduction effect constant can be obtained. .

本発明のスペクトラム拡散クロックジェネレータの構成を表す一実施形態の概略回路図である。It is a schematic circuit diagram of one embodiment showing the configuration of the spread spectrum clock generator of the present invention. 遅延ライン制御部の構成を表す一実施形態の概念図である。It is a conceptual diagram of one Embodiment showing the structure of a delay line control part. 本発明のスペクトラム拡散クロックジェネレータの出力クロック周期変調プロファイルの入力クロック周期依存性を表す一実施形態のグラフである。6 is a graph of an embodiment showing the dependence of the output clock period modulation profile of the spread spectrum clock generator of the present invention on the input clock period. スペクトラム拡散クロックジェネレータの出力クロックの周期の変化を表す一例のグラフである。It is an example of a graph showing the change of the period of the output clock of a spread spectrum clock generator. 従来のスペクトラム拡散クロックジェネレータの出力クロック周期の変調プロファイルの入力クロック周期依存性を表す一例のグラフである。It is a graph of an example showing the input clock period dependence of the modulation profile of the output clock period of the conventional spread spectrum clock generator.

以下に、添付の図面に示す好適実施形態に基づいて、本発明のスペクトラム拡散クロックジェネレータを詳細に説明する。 In the following, the spread spectrum clock generator of the present invention will be described in detail based on preferred embodiments shown in the accompanying drawings.

図１は、本発明のスペクトラム拡散クロックジェネレータの構成を表す一実施形態の概略回路図である。同図に示すスペクトラム拡散クロックジェネレータ（以下、ＳＳＣＧという）１０は、入力クロックＣＬＫＩＮの１クロックサイクル毎に、入力クロックＣＬＫＩＮを遅延する時間を変化（増減）させることにより、出力クロックＣＬＫＯＵＴの周波数（すなわち、周期）を変調するものである。ＳＳＣＧ１０は、遅延ライン１２と、入力クロック周期カウント部１４と、遅延ライン制御部１６とによって構成されている。 FIG. 1 is a schematic circuit diagram of an embodiment showing a configuration of a spread spectrum clock generator of the present invention. The spread spectrum clock generator (hereinafter referred to as SSCG) 10 shown in FIG. 1 changes (increases or decreases) the delay time of the input clock CLKIN for each clock cycle of the input clock CLKIN, so that the frequency of the output clock CLKOUT (that is, , Period). The SSCG 10 includes a delay line 12, an input clock cycle count unit 14, and a delay line control unit 16.

遅延ライン１２は、切替信号Ｓ［Ｎ：０］に応じて入力クロックＣＬＫＩＮを遅延し、出力クロックＣＬＫＯＵＴとして出力するものである。遅延ライン１２は、直列に接続された複数（（Ｎ＋１）個）の遅延セル１８［Ｎ：０］と、遅延セル１８［Ｎ：０］の各々に対応して設けられた同数（（Ｎ＋１）個）のＡＮＤ回路２０［Ｎ：０］とによって構成されている。 The delay line 12 delays the input clock CLKIN according to the switching signal S [N: 0] and outputs it as the output clock CLKOUT. The delay lines 12 have the same number ((N + 1)) provided corresponding to each of a plurality ((N + 1)) delay cells 18 [N: 0] and delay cells 18 [N: 0] connected in series. ) AND circuits 20 [N: 0].

初段の遅延セル１８［Ｎ］の入力端子は電源に接続され、最終段の遅延セル１８［０］の出力端子から、出力クロックＣＬＫＯＵＴが出力される。 The input terminal of the first stage delay cell 18 [N] is connected to the power supply, and the output clock CLKOUT is output from the output terminal of the last stage delay cell 18 [0].

また、ＡＮＤ回路２０［Ｎ：０］の一方の入力端子には、入力クロックＣＬＫＩＮが入力され、その他方の入力端子には、それぞれ、切替信号Ｓ［Ｎ］、Ｓ［Ｎ−１］、Ｓ［Ｎ−２］、…、Ｓ［２］、Ｓ［１］、Ｓ［０］が入力されている。また、ＡＮＤ回路２０［Ｎ：０］の出力端子は、それぞれ対応する遅延セル１８［Ｎ：０］の制御入力端子に接続されている。 The input clock CLKIN is input to one input terminal of the AND circuit 20 [N: 0], and the switching signals S [N], S [N−1], and S are respectively input to the other input terminal. [N-2],..., S [2], S [1], S [0] are input. The output terminal of the AND circuit 20 [N: 0] is connected to the control input terminal of the corresponding delay cell 18 [N: 0].

ここで、切替信号Ｓ［Ｎ：０］は、例えば、１クロックサイクル毎に、１つだけがハイレベル（アクティブ状態）となる信号である。遅延ライン１２では、切替信号Ｓ［ｉ］（ｉ＝０〜Ｎ）がハイレベルになると、入力クロックＣＬＫＩＮが、ＡＮＤ回路２０［ｉ］を介して遅延セル１８［ｉ］に入力され、ｉ段の遅延セル［ｉ：０］により遅延され、出力クロックＣＬＫＯＵＴとして出力される。 Here, the switching signal S [N: 0] is, for example, a signal in which only one becomes a high level (active state) every clock cycle. In the delay line 12, when the switching signal S [i] (i = 0 to N) becomes a high level, the input clock CLKIN is input to the delay cell 18 [i] via the AND circuit 20 [i], and i stages Delayed cell [i: 0] and output as the output clock CLKOUT.

続いて、入力クロック周期カウント部１４は、入力クロックＣＬＫＩＮの１周期をカウントするものである。入力クロック周期カウント部１４は、１／２分周回路２２と、リングオシレータ２４と、カウンタ２６とによって構成されている。 Subsequently, the input clock cycle count unit 14 counts one cycle of the input clock CLKIN. The input clock cycle count unit 14 includes a 1/2 frequency divider 22, a ring oscillator 24, and a counter 26.

１／２分周回路２２は、入力クロックＣＬＫＩＮの周波数を１／２（２倍の周期）に分周する。つまり、１／２分周回路２２からは、入力クロックＣＬＫＩＮの１周期の時間、ハイレベル（アクティブ状態）となる分周クロックが出力される。 The ½ divider circuit 22 divides the frequency of the input clock CLKIN by ½ (twice the period). That is, the ½ divider circuit 22 outputs a divided clock that is at a high level (active state) for one cycle of the input clock CLKIN.

リングオシレータ２４は、１／２分周回路２２から入力される分周クロックがアクティブ状態であるハイレベルの期間、つまり、入力クロックＣＬＫＩＮの１周期の時間、入力クロックＣＬＫＩＮよりも高周波数の発振クロックを出力する。リングオシレータ２４は、１つのＮＡＮＤ回路と偶数個のインバータとがリング状に接続された一般的な構成のものであるから、その説明は省略する。 The ring oscillator 24 is an oscillation clock having a frequency higher than that of the input clock CLKIN during a high level period in which the frequency-divided clock input from the 1/2 frequency divider circuit 22 is in an active state, that is, one period of the input clock CLKIN. Is output. Since the ring oscillator 24 has a general configuration in which one NAND circuit and an even number of inverters are connected in a ring shape, the description thereof is omitted.

カウンタ２６は、入力クロックＣＬＫＩＮの１周期の時間、リングオシレータ２４から入力される発振クロックのサイクル数をカウントして、そのカウント数を出力する。 The counter 26 counts the number of cycles of the oscillation clock input from the ring oscillator 24 for one period of the input clock CLKIN, and outputs the counted number.

つまり、入力クロック周期カウント部１４では、１／２分周回路２２から、入力クロックＣＬＫＩＮの１周期の時間、アクティブ状態のハイレベルとなる分周クロックが出力され、その期間、リングオシレータ２４から発振クロックが出力される。発振クロックはカウンタ２６によってカウントされ、入力クロックＣＬＫＩＮの１周期の時間に含まれる発振クロックのサイクル数が出力される。 That is, in the input clock cycle count unit 14, a frequency-divided clock that is in the active state for a period of one cycle of the input clock CLKIN is output from the ½ divider circuit 22, and during that period, oscillation is performed from the ring oscillator 24. A clock is output. The oscillation clock is counted by the counter 26, and the number of oscillation clock cycles included in one cycle of the input clock CLKIN is output.

なお、１／２分周回路２２およびリングオシレータ２４は必須の構成要素ではなく、例えば、入力クロックＣＬＫＩＮの１周期の間、ＳＳＣＧ１０の外部から発振クロックに相当する所定周波数のカウントクロックを入力してもよい。 The 1/2 divider circuit 22 and the ring oscillator 24 are not essential components. For example, a count clock having a predetermined frequency corresponding to the oscillation clock is input from outside the SSCG 10 for one cycle of the input clock CLKIN. Also good.

最後に、遅延ライン制御部１６は、基本的には、特許文献１の制御回路と同様に、入力クロックＣＬＫＩＮが入力されて動作するものであり、入力クロックＣＬＫＩＮのサイクル毎に、遅延ライン１２のどのＡＮＤ回路２０の入力端子から入力クロックＣＬＫＩＮを入力するかを決定する切替信号Ｓ［Ｎ：０］を、あらかじめ設定された時系列パターンに従って生成する。時系列パターンは、１変調周期に含まれるデフォルトの出力クロックＣＬＫＯＵＴのサイクル数、および、ターゲットの変調度に対応するものである。ただし、本発明のＳＳＣＧ１０の遅延ライン制御部１６には、さらに、入力クロック周期カウント部１４からカウント数が入力される。このカウント数に応じて、１変調周期に含まれる出力クロックＣＬＫＯＵＴのサイクル数、および、１クロックサイクルあたりの出力クロックＣＬＫＯＵＴの周期の変調ステップ幅を算出し、これらを用いて補正した時系列パターンに従って切替信号Ｓ［Ｎ：０］を生成する。 Finally, the delay line control unit 16 is basically operated by inputting the input clock CLKIN, as in the control circuit of Patent Document 1, and the delay line 12 is controlled every cycle of the input clock CLKIN. A switching signal S [N: 0] that determines from which input terminal of the AND circuit 20 the input clock CLKIN is input is generated according to a preset time-series pattern. The time series pattern corresponds to the number of cycles of the default output clock CLKOUT included in one modulation period and the modulation degree of the target. However, the count number is further input from the input clock cycle count unit 14 to the delay line control unit 16 of the SSCG 10 of the present invention. According to this count number, the number of cycles of the output clock CLKOUT included in one modulation cycle and the modulation step width of the cycle of the output clock CLKOUT per one clock cycle are calculated, and these are used to correct the time-series pattern. A switching signal S [N: 0] is generated.

ここで、図２は、遅延ライン制御部の構成を表す一実施形態の概念図である。同図に示す遅延ライン制御部１６は、段数差分設定回路２８と、累積加算回路３０とによって構成されている。 Here, FIG. 2 is a conceptual diagram of an embodiment showing the configuration of the delay line control unit. The delay line control unit 16 shown in FIG. 1 includes a stage number difference setting circuit 28 and a cumulative addition circuit 30.

段数差分設定回路２８は、入力クロック周期カウント部１４のカウント数に応じて、１クロックサイクル毎に、入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の段数差分を設定する。段数差分は、前のサイクルの入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の段数と、その次のサイクルの入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の段数との差分を表す。 The stage number difference setting circuit 28 sets the stage number difference of the delay cell 18 of the delay line 12 that delays the input clock CLKIN every clock cycle according to the count number of the input clock period count unit 14. The stage number difference represents a difference between the number of stages of the delay cell 18 of the delay line 12 that delays the input clock CLKIN of the previous cycle and the number of stages of the delay cell 18 of the delay line 12 that delays the input clock CLKIN of the next cycle. .

累積加算回路３０は、１クロックサイクル毎に、段数差分設定回路２８から入力される段数差分を累積加算して、入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の遅延段数を設定する切替信号Ｓ［Ｎ：０］を出力する。累積加算回路３０は、加算器３２の出力信号をラッチするフリップフロップ３４の出力信号を加算器３２にフィードバックする一般的な構成のものであるから、その説明は省略する。 The cumulative addition circuit 30 cumulatively adds the stage number difference input from the stage number difference setting circuit 28 every clock cycle, and sets the delay stage number of the delay cell 18 of the delay line 12 that delays the input clock CLKIN. S [N: 0] is output. The cumulative addition circuit 30 has a general configuration that feeds back the output signal of the flip-flop 34 that latches the output signal of the adder 32 to the adder 32, and thus the description thereof is omitted.

遅延ライン制御部１６では、段数差分設定回路２８により、入力クロック周期カウント部１４のカウント数に応じて、１クロックサイクル毎に、入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の段数差分が設定され、累積加算回路３０により、１クロック毎に、段数差分が累積加算され、入力クロックＣＬＫＩＮを遅延する遅延ライン１２の遅延セル１８の遅延段数を設定する切替信号Ｓ［Ｎ：０］が出力される。 In the delay line control unit 16, the stage number difference setting circuit 28 changes the stage number difference of the delay cells 18 of the delay line 12 that delays the input clock CLKIN for each clock cycle according to the count number of the input clock period count unit 14. The cumulative addition circuit 30 cumulatively adds the stage number difference every clock and outputs a switching signal S [N: 0] for setting the number of delay stages of the delay cell 18 of the delay line 12 that delays the input clock CLKIN. Is done.

なお、遅延ライン制御部１６は、例えば、論理合成ツールなどによって自動生成することができる。 The delay line control unit 16 can be automatically generated by, for example, a logic synthesis tool.

また、遅延ライン１２、入力クロック周期カウント部１４および遅延ライン制御部１６の構成は何ら限定されず、同様の機能を果たすことができる各種構成のものを使用することができる。 The configurations of the delay line 12, the input clock cycle count unit 14, and the delay line control unit 16 are not limited at all, and various configurations that can perform the same function can be used.

次に、遅延ライン制御部１６における、１変調周期に含まれる出力クロックＣＬＫＯＵＴのサイクル数、および、１クロックサイクル当たりの出力クロックＣＬＫＯＵＴの周期の変調ステップ幅の算出方法について説明する。 Next, a method of calculating the number of cycles of the output clock CLKOUT included in one modulation cycle and the modulation step width of the cycle of the output clock CLKOUT per one clock cycle in the delay line control unit 16 will be described.

まず、以下の説明で使用される変数について説明する。 First, variables used in the following description will be described.

Ｔ_in：入力クロック周期［ｎｓ］
Ｔ_in0：デフォルトの入力クロック周期［ｎｓ］
Ｔ_mod：ターゲットの変調周期［ｎｓ］
Ｔ_ring：リングオシレータの発振周期［ｎｓ］
Ｄ_mod：ターゲットの変調度（％）
ΔＤ_mod：１クロックサイクル当たりの変調ステップ幅［ｎｓ］
ΔＤ_mod0：１クロックサイクル当たりのデフォルトの変調ステップ幅［ｎｓ］
Ｎ_clk：１変調周期当たりのクロックサイクル数
Ｎ_clk0：１変調周期当たりのデフォルトのクロックサイクル数 T _in : Input clock period [ns]
T _in0 : Default input clock period [ns]
T _mod : target modulation period [ns]
T _ring : Ring oscillator oscillation period [ns]
D _mod : Target modulation degree (%)
ΔD _mod : modulation step width per clock cycle [ns]
ΔD _mod0 : default modulation step width per clock cycle [ns]
N _clk : Number of clock cycles per modulation period N _clk0 : Default number of clock cycles per modulation period

ここで、遅延ライン制御部１６によって算出される変数は、１変調周期当たりのクロックサイクル数Ｎ_clkおよび１クロックサイクル当たりの変調ステップ幅ΔＤ_modである。これ以外の変数の値は既知であり、あらかじめ設定ないし測定されている。 Here, the variables calculated by the delay line control unit 16 are the number of clock cycles N _clk per modulation period and the modulation step width ΔD _mod per clock cycle. The values of other variables are known and are set or measured in advance.

１変調周期当たりのクロックサイクル数Ｎ_clkは、例えば、１変調周期当たりのデフォルトの出力クロックＣＬＫＯＵＴのサイクル数Ｎ_clk0、デフォルトの入力クロックの入力クロック周期カウント部１４によるカウント数（Ｔ_in0／Ｔ_ring）、および、現在の入力クロックの入力クロック周期カウント部１４によるカウント数（Ｔ_in／Ｔ_ring）に応じて、式（１）により算出される。
Ｎ_clk＝Ｎ_clk0×（Ｔ_in0／Ｔ_ring）／（Ｔ_in／Ｔ_ring）
＝Ｎ_clk0×（Ｔ_in0／Ｔ_in） … （１） 1 clock cycle number N _clk per modulation period is, for example, the default number of cycles of the output clock CLKOUT per modulation period N _clk0, the default number of counts by the input clock period counting unit 14 of the input clock (T _in0 / T _ring ) And the count number (T _in / T _ring ) of the current input clock by the input clock cycle count unit 14 is calculated by Expression (1).
_{_{N clk = N clk0 × (T}} in0 / T ring) / (T in / T ring)
_{_{= N clk0 × (T in0 /}} T in) ... (1)

一方、ターゲットとする変調周期Ｔ_modは、式（２）で表される。
Ｔ_mod＝Ｎ_clk0×Ｔ_in0 … （２） On the other hand, the target modulation period T _mod is expressed by Equation (2).
_{_{_{T mod = N clk0 × T in0}}} ... (2)

ここで、１変調周期当たりのクロックサイクル数Ｎ_clkの算出式（１）を変形すると、変調周期は式（３）で表され、ターゲットの変調周期Ｔ_modと等しくなる。つまり、変調周期は入力クロックＣＬＫＩＮの周期の変化に依存せず、一定であることが分かる。
Ｎ_clk×Ｔ_in＝（Ｎ_clk0×（Ｔ_in0／Ｔ_in））×Ｔ_in
＝Ｎ_clk0×Ｔ_in0
＝Ｔ_mod … （３） Here, when the calculation formula (1) of the number of clock cycles N _clk per modulation period is modified, the modulation period is expressed by the formula (3) and becomes equal to the target modulation period T _mod . That is, it can be seen that the modulation period is constant without depending on the change in the period of the input clock CLKIN.
_{_{N clk × T in = (N}} clk0 × (T in0 / T in)) × T in
= N _clk0 × T _in0
= T _mod (3)

続いて、１クロックサイクル当たりの変調ステップ幅ΔＤ_modは、例えば、１クロックサイクル当たりのデフォルトの変調ステップ幅ΔＤ_mod0、デフォルトの入力クロックの入力クロック周期カウント部１４によるカウント数（Ｔ_in0／Ｔ_ring）、および、現在の入力クロックの入力クロック周期カウント部１４によるカウント数（Ｔ_in／Ｔ_ring）に基づいて、式（４）により算出される。
ΔＤ_mod＝ΔＤ_mod0×（（Ｔ_in／Ｔ_ring）／（Ｔ_in0／Ｔ_ring））²
＝ΔＤ_mod0×（Ｔ_in／Ｔ_in0）² … （４） Subsequently, one modulation step width [Delta] D _mod per clock cycle, for example, 1 default modulation step width per clock cycle [Delta] D _mod0, the default number of counts by the input clock period counting unit 14 of the input clock (T _in0 / T _ring ) And the count number (T _in / T _ring ) of the current input clock by the input clock cycle count unit 14 is calculated by the equation (4).
ΔD _mod = ΔD _mod0 × ((T _in / T _ring ) / (T _in0 / T _ring )) ²
_{_{= ΔD mod0 × (T in /}} T in0) 2 ... (4)

一方、ターゲットとする変調度Ｄ_modは式（５）で表される。
Ｄ_mod＝ΔＤ_mod0×（Ｎ_clk0／４）／Ｔ_in0 … （５） On the other hand, the target modulation degree D _mod is expressed by Equation (5).
_{_{D mod = ΔD mod0 × (N}} clk0 / 4) / T in0 ... (5)

ここで、１クロックサイクル当たりの変調ステップ幅ΔＤ_modの算出式（４）を変形すると、変調度は式（６）で表され、ターゲットの変調度Ｄ_modと等しくなる。つまり、変調度は入力クロックＣＬＫＩＮの周期の変化に依存せず、一定であることが分かる。
ΔＤ_mod×（Ｎ_clk／４）×（１／Ｔ_in）
＝（ΔＤ_mod0×（Ｔ_in／Ｔ_in0）²）×（Ｎ_clk／４）×（１／Ｔ_in）
＝（ΔＤ_mod0×（Ｔ_in／Ｔ_in0）²）×（Ｎ_clk0×（Ｔ_in0／Ｔ_in）／４）×（１／Ｔ_in）
＝ΔＤ_mod0×（Ｎ_clk0／４）×（１／Ｔ_in0）
＝Ｄ_mod … （６） Here, when the calculation formula (4) of the modulation step width ΔD _mod per clock cycle is modified, the modulation degree is expressed by the expression (6) and becomes equal to the modulation degree D _{mod of the} target. That is, it can be seen that the degree of modulation does not depend on the change in the period of the input clock CLKIN and is constant.
ΔD _mod × (N _clk / 4) × (1 / T _in )
_{_{= (ΔD mod0 × (T in}} / T in0) 2) × (N clk / 4) × (1 / T in)
_{_{= (ΔD mod0 × (T in}} / T in0) 2) × (N clk0 × (T in0 / T in) / 4) × (1 / T in)
_{_{= ΔD mod0 × (N clk0 /}} 4) × (1 / T in0)
= D _mod (6)

次に、ＳＳＣＧ１０の動作を説明する。 Next, the operation of the SSCG 10 will be described.

ＳＳＣＧ１０には、２つの動作モードがある。一方は、入力クロック周期カウントモードであり、他方は、周波数変調モードである。 The SSCG 10 has two operation modes. One is an input clock cycle count mode, and the other is a frequency modulation mode.

ＳＳＣＧ１０は、まず、入力クロック周期カウントモードになる。このモードでは、入力クロック周期カウント部１４により、入力クロックＣＬＫＩＮの周期がカウントされ、そのカウント数が出力される。 First, the SSCG 10 enters the input clock cycle count mode. In this mode, the input clock cycle counting unit 14 counts the cycle of the input clock CLKIN and outputs the count number.

その後、ＳＳＣＧ１０は、周波数変調モードになる。このモードでは、遅延ライン制御部１６により、入力クロック周期カウントモードで取得されたカウント数に応じて、１クロックサイクル毎に、１変調周期当たりのクロックサイクル数Ｎ_clk、および、ターゲットの変調度に対応する１クロックサイクル当たりの変調ステップ幅ΔＤ_modが算出され、算出されたクロックサイクル数Ｎ_clkおよび変調ステップ幅ΔＤ_modに基づいて切替信号Ｓ［Ｎ：０］が生成される。 Thereafter, the SSCG 10 enters the frequency modulation mode. In this mode, the delay line control unit 16 sets the number of clock cycles per modulation cycle N _clk and the modulation _depth of the target for each clock cycle according to the count obtained in the input clock cycle count mode. The corresponding modulation step width ΔD _mod per clock cycle is calculated, and the switching signal S [N: 0] is generated based on the calculated clock cycle number N _clk and the modulation step width ΔD _mod .

図３は、本発明のＳＳＣＧの出力クロック周期変調プロファイルの入力クロック周期依存性を表す一実施形態のグラフである。同図は図５に対応するものであり、上側の折れ線は、入力クロック周期が１０ｎｓの場合、同下側の折れ線は、入力クロック周期が５ｎｓの場合である。この例では、ターゲットの変調度が４０％固定、かつ、ターゲットの１変調周期が１６０ｎｓ固定の変調プロファイルとなっている。 FIG. 3 is a graph of an embodiment showing the input clock period dependency of the output clock period modulation profile of the SSCG of the present invention. This figure corresponds to FIG. 5. The upper broken line indicates the case where the input clock period is 10 ns, and the lower bent line indicates the case where the input clock period is 5 ns. In this example, the modulation profile is such that the modulation degree of the target is fixed at 40% and one modulation period of the target is fixed at 160 ns.

この場合、入力クロックの周期が１０ｎｓの場合と５ｎｓの場合とでは以下の（Ａ）および（Ｂ）ように、１クロックサイクル当たりの変調ステップ幅および１変調周期当たりの出力クロックのサイクル数が変化する。
（Ａ）入力クロック周期が１０ｎｓの場合、変調ステップ幅＝１ｎｓ、クロックサイクル数＝１６
（Ｂ）入力クロック周期が５ｎｓの場合、変調ステップ幅＝１／４ｎｓ、クロックサイクル数＝３２ In this case, the modulation step width per clock cycle and the number of output clock cycles per modulation period change between the case where the input clock period is 10 ns and the case where the period is 5 ns, as shown in (A) and (B) below. To do.
(A) When the input clock cycle is 10 ns, the modulation step width = 1 ns and the number of clock cycles = 16
(B) When the input clock period is 5 ns, the modulation step width = 1/4 ns and the number of clock cycles = 32

下記表１および表２は、それぞれ、図３のグラフに示す、入力クロック周期が１０ｎｓの場合と５ｎｓの場合における、１変調周期のクロックサイクル数、遅延値、変調度および遅延段数（Ｓ［Ｎ：０］相当）を表したものである。なお、表１および表２では、変調ステップ幅を１／４・ΔＴとしている。 Tables 1 and 2 below show the number of clock cycles, the delay value, the degree of modulation, and the number of delay stages (S [N] when the input clock period is 10 ns and 5 ns, respectively, shown in the graph of FIG. : 0]). In Tables 1 and 2, the modulation step width is 1/4 · ΔT.

表１に示すように、入力クロック周期が１０ｎｓ（＝Ｔと表す）の場合、変調周期および変調度は以下のように表される。
変調周期（ｋＨｚ）＝（１／Ｔ）・（１／Ｎ_clk）＝１／（Ｔ・Ｎ_clk）
変調度（％）＝Ｄ_mod／Ｔ As shown in Table 1, when the input clock period is 10 ns (represented as T), the modulation period and the modulation degree are expressed as follows.
Modulation period (kHz) = (1 / T) · (1 / N _clk ) = 1 / (T · N _clk )
Modulation degree (%) = D _mod / T

これに対し、表２に示すように、入力クロック周期が５ｎｓ（＝Ｔ／２と表す）の場合、変調周期および変調度は以下のように表される。
変調周期（ｋＨｚ）＝（１／（Ｔ／２））・（１／２Ｎ_clk）＝１／（Ｔ・Ｎ_clk）
変調度（％）＝１／２・Ｄ_mod／（Ｔ／２）＝Ｄ_mod／Ｔ On the other hand, as shown in Table 2, when the input clock period is 5 ns (represented as T / 2), the modulation period and the modulation degree are expressed as follows.
Modulation period (kHz) = (1 / (T / 2)) · (1 / 2N _clk ) = 1 / (T · N _clk )
Modulation (%) = 1/2 · D _mod / (T / 2) = D _mod / T

すなわち、ＳＳＣＧ１０では、入力クロック周期が１０ｎｓの場合も５ｎｓの場合も、変調周期および変調度は変化しないことが分かる。 That is, in the SSCG 10, it can be seen that the modulation period and the modulation degree do not change regardless of whether the input clock period is 10 ns or 5 ns.

表１，２には、図３に示されたように、入力クロックの周期を中心に、上下に均等に、直線的に、出力クロック周期を変化させた例を示した。しかし、遅延ライン制御部１６に設定する時系列パターンを異なったものとすることにより、上下不均等に変化させる、非直線的に変化させる、等の、様々な変調パターンを実現することが可能である。 Tables 1 and 2 show examples in which the output clock cycle is changed linearly, vertically, centering on the cycle of the input clock, as shown in FIG. However, by making the time-series pattern set in the delay line control unit 16 different, it is possible to realize various modulation patterns such as changing up and down unevenly and changing non-linearly. is there.

また、表１，２には、１クロックサイクルごとに遅延段数を変化させた例を示したが、複数のクロックサイクルごとに遅延段数を変化させることも可能である。例えば、入力クロックＣＬＫＩＮをそのまま遅延ライン制御部１６に入力するのではなく、適当な分周比で分周した分周入力クロックを入力し、この分周入力クロックで遅延ライン制御部１６を動作させることにより、分周比のクロックサイクルごとに遅延段数を変化させる動作が可能である。 Tables 1 and 2 show examples in which the number of delay stages is changed for each clock cycle, but the number of delay stages can be changed for each of a plurality of clock cycles. For example, the input clock CLKIN is not input to the delay line control unit 16 as it is, but a frequency division input clock divided by an appropriate frequency division ratio is input, and the delay line control unit 16 is operated by this frequency division input clock. As a result, it is possible to change the number of delay stages every clock cycle of the division ratio.

図１に示すＳＳＣＧ１０では、入力クロックＣＬＫＩＮの１周期の時間内の発振クロックのサイクル数をカウントすることによって、入力クロックＣＬＫＩＮの周期を計測する入力クロック周期カウント部１４を設け、このカウント部１４によるカウント結果を利用して、遅延ライン制御部１６が遅延ライン１２を制御する切替信号を生成した。しかし、入力クロックＣＬＫＩＮの周期の計測は、これ以外の様々な方法で実施することが可能である。例えば、特許文献１で示したように、入力クロックＣＬＫＩＮの位相と出力クロックＣＬＫＯＵＴの位相とを比較することにより、入力クロックＣＬＫＩＮの１周期分の遅延段数を算出する回路を、入力クロックＣＬＫＩＮの周期を計測する入力クロック周期計測部として設けることが可能である。遅延ライン制御部１６も、入力クロックＣＬＫＩＮの１周期の時間内のカウント数だけではなく、その他の形式の入力クロックＣＬＫＩＮの周期を示す計測結果に基づいて、変調周期および変調度が一定になるように切替信号を生成するよう、変形することが可能である。 The SSCG 10 shown in FIG. 1 includes an input clock cycle count unit 14 that measures the cycle of the input clock CLKIN by counting the number of cycles of the oscillation clock within one cycle of the input clock CLKIN. Using the count result, the delay line control unit 16 generates a switching signal for controlling the delay line 12. However, the measurement of the period of the input clock CLKIN can be performed by various other methods. For example, as shown in Patent Document 1, a circuit that calculates the number of delay stages for one cycle of the input clock CLKIN by comparing the phase of the input clock CLKIN and the phase of the output clock CLKOUT is used as a cycle of the input clock CLKIN. It is possible to provide as an input clock cycle measuring unit that measures The delay line control unit 16 also makes the modulation period and the modulation degree constant based not only on the number of counts within one period of the input clock CLKIN but also on the measurement result indicating the period of the input clock CLKIN in another form. It can be modified to generate a switching signal.

以上のように、ＳＳＣＧ１０では、入力クロックの周波数変化に依存して、変調プロファイルを決定する変調周期および変調度が変化しない。そのため、ＳＳＣＧ１０を使用することにより、ＳＳＣＧ１０の後段回路の変調追従性を改善することができる、ＳＳＣＧ１０の後段回路の論理動作が容易になる、ＥＭＩ低減効果を一定に維持できる等の効果を得ることができる。 As described above, in the SSCG 10, the modulation period and the modulation degree for determining the modulation profile do not change depending on the frequency change of the input clock. Therefore, by using the SSCG 10, it is possible to improve the modulation followability of the subsequent circuit of the SSCG 10, facilitate the logical operation of the subsequent circuit of the SSCG 10, and obtain an effect such as maintaining a constant EMI reduction effect. Can do.

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。 The present invention is basically as described above.
Although the present invention has been described in detail above, the present invention is not limited to the above-described embodiment, and it is needless to say that various improvements and modifications may be made without departing from the gist of the present invention.

１０スペクトラム拡散クロックジェネレータ（ＳＳＣＧ）
１２遅延ライン
１４入力クロック周期カウント部
１６遅延ライン制御部
１８遅延セル
２０ＡＮＤ回路
２２１／２分周回路
２４リングオシレータ
２６カウンタ
２８段数差分設定回路
３０累積加算回路
３２加算器
３４フリップフロップ 10 Spread Spectrum Clock Generator (SSCG)
DESCRIPTION OF SYMBOLS 12 Delay line 14 Input clock period count part 16 Delay line control part 18 Delay cell 20 AND circuit 22 1/2 frequency divider 24 Ring oscillator 26 Counter 28 Stage number difference setting circuit 30 Cumulative addition circuit 32 Adder 34 Flip-flop

Claims

クロックサイクル毎に、入力クロックを遅延する時間を変化させることにより、出力クロックの周波数を変調するスペクトラム拡散クロックジェネレータであって、
切替信号に応じて前記入力クロックを遅延し、前記出力クロックとして出力する遅延ラインと、
前記入力クロックの周期を計測する入力クロック周期計測部と、
前記入力クロック周期計測部の計測結果に応じて、１変調周期当たりの出力クロックのサイクル数、および、あらかじめ設定された変調度に対応する前記入力クロックの所定サイクル当たりの出力クロックの周期の変調ステップ幅を算出し、該算出されたクロックサイクル数および変調ステップ幅に基づいて前記切替信号を生成する遅延ライン制御部とを備えていることを特徴とするスペクトラム拡散クロックジェネレータ。 A spread spectrum clock generator that modulates the frequency of the output clock by changing the time to delay the input clock every clock cycle,
A delay line that delays the input clock according to a switching signal and outputs the delayed input clock;
An input clock period measuring unit for measuring the period of the input clock;
A step of modulating the number of output clock cycles per modulation period and the period of the output clock per predetermined cycle of the input clock corresponding to a preset modulation degree according to the measurement result of the input clock period measurement unit A spread spectrum clock generator comprising: a delay line control unit that calculates a width and generates the switching signal based on the calculated clock cycle number and modulation step width.

前記遅延ライン制御部は、前記１変調周期当たりのデフォルトの出力クロックのサイクル数、デフォルトの入力クロック周期、および、前記入力クロック周期計測部の計測結果に基づいて、前記１変調周期当たりの出力クロックのサイクル数を算出し、前記所定サイクル当たりの出力クロック周期のデフォルトの変調ステップ幅、前記デフォルトの入力クロック周期、および、前記入力クロック周期計測部の計測結果に基づいて、前記あらかじめ設定された変調度に対応する前記所定サイクル当たりの出力クロック周期の変調ステップ幅を算出するものであることを特徴とする請求項１に記載のスペクトラム拡散クロックジェネレータ。 The delay line control unit may output the output clock per modulation period based on the number of cycles of the default output clock per modulation period, the default input clock period, and the measurement result of the input clock period measurement unit. And calculating the preset modulation based on the default modulation step width of the output clock period per predetermined cycle, the default input clock period, and the measurement result of the input clock period measuring unit. 2. The spread spectrum clock generator according to claim 1, wherein a modulation step width of the output clock period per predetermined cycle corresponding to a degree is calculated.

前記遅延ライン制御部は、前記入力クロック周期計測部の計測結果に応じて、前記所定サイクル毎に、前記入力クロックを遅延する遅延ラインの遅延セルの段数差分を設定する段数差分設定回路と、前記所定サイクル毎に、前記段数差分を累積加算して、前記入力クロックを遅延する遅延ラインの遅延セルの遅延段数を決定する前記切替信号を出力する累積加算回路とを備えていることを特徴とする請求項１に記載のスペクトラム拡散クロックジェネレータ。 The delay line control unit sets a stage number difference setting circuit that sets a stage number difference of delay cells of a delay line that delays the input clock for each predetermined cycle according to a measurement result of the input clock period measurement unit; And a cumulative addition circuit that outputs the switching signal for determining the number of delay stages of delay cells of a delay line that delays the input clock by cumulatively adding the stage number difference every predetermined cycle. The spread spectrum clock generator according to claim 1.