JP5223904B2

JP5223904B2 - 液晶表示素子

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Publication number: JP5223904B2
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Authority: JP
Inventors: 伸一下牧
Original assignee: Casio Computer Co Ltd
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Priority date: 2010-10-27
Filing date: 2010-10-27
Publication date: 2013-06-26
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Also published as: JP2011018084A

Description

本発明は、液晶分子の配向方向を基板面と実質的に平行な面において制御する液晶表示素子に関する。

液晶表示素子として横電界モードを用いたものがある。このタイプでは、間隔を設けて対向する一対の基板間に、液晶分子がその分子長軸を一方向に揃えて基板面と実質的に平行に配向させることで液晶層を設け、一対の基板の互いに対向する内面のうちの一方の基板内面に、液晶分子の配向方向を基板面と実質的に平行な面内において制御する電界を生成するように互いに絶縁された画素電極と共通電極とを設けている。例えば、上下の走査ラインと左右のデータラインとで囲まれる領域毎に、薄膜トランジスタが配置され、薄膜トランジスタの制御電極に走査ラインが接続され、薄膜トランジスタの入力電極にデータラインが接続され、薄膜トランジスタの出力電極が画素電極に接続されている。データラインと画素電極とはゲート絶縁膜を含む層間絶縁膜上に並べて形成され、画素電極と層間絶縁膜を介して共通電極が配置されている。共通電極に複数の該共通電極を厚さ方向に貫通する開口であるスリットを設け、共通電極における各スリットの縁部とべた状の画素電極との間に横電界を生成する方式を、ＦＦＳ（Fringe Field Switching）方式ということがあるが、ＦＦＳ方式には、スリットを走査ラインやデータラインと平行に延長した構造（特許文献１の図１）及びほぼ「く」の字形状として走査ラインやデータラインに対して非平行となした構造（特許文献１の図１２および特許文献２）が知られており、後者は、共通電極と画素電極との間に電界が印加されたときに、この電界が初期配向状態で液晶の分子長軸に対して斜めに交差する方向に働くので、液晶の初期状態の配向方向を揃えて輝度を均一にする作用があるほか、１画素内における液晶分子の配向方向を分割するマルチドメインを出現する構造となっており、視野角が一層広く向上するので、近年では、主としてこの構造が採用されている。

特開２００７−２３３３１７号公報（図１および図１２）特開２００５−１０７５３５号公報

このような構造の液晶表示素子では、画素電極とデータラインとは同一面上、即ち、ゲート絶縁膜を含む層間絶縁膜上に配置されている。しかも、透過率の向上のため、上下の走査ラインと左右のデータラインとで囲まれる領域毎に画素電極をできるだけ広く配置している。そのため、画素電極の左の縁部と左のデータラインとの間隔と、画素電極の右の縁部と右のデータラインとの間隔と、が大変短く、作成プロセスにおいて、画素電極の左右の縁部とデータラインとがショートする確率が高くなる。よって、歩留まりが低下するという問題があった。

そこで、本発明は、画素電極とデータラインとの間の短絡が生じにくい液晶表示素子を提供することを目的とする。

上述した目的を達成するため、この発明の液晶表示素子の一様態は、第１の基板と第２の基板との間に配置された液晶層と、前記第１の基板に第１の層として行方向及び列方向に形成された複数の画素電極と、前記第１の基板に前記第１の層とは異なる第２の層として形成された共通電極と、前記画素電極に隣接して前記列方向に直線状に延伸するように形成された第１のデータラインと、を備え、前記画素電極と前記第１のデータラインとが同一面上に形成され、前記共通電極は、前記画素電極と重なる領域に、領域全体が前記画素電極に重なる第１のスリットが設けられ、前記第１のスリットは、前記列方向に対して傾斜した第１の方向に直線状に延伸する第１の領域を有し、前記画素電極は、前記第１のデータラインに隣接するとともに前記第１の領域に隣接するエッジが、前記第１の領域に対して平行に沿うように形成されている、ことを特徴とする。

本発明によれば、画素電極とデータラインとの間の短絡を生じにくくすることができる。

第１の実施形態に関する液晶表示素子の平面図である。図１に示す液晶表示素子において単位領域における、画素電極と共通電極とのパターンを示す図である。図１のIII−III線に沿う断面図である。図１のIV−IV線に沿う断面図である。図４の変形例に係る断面図である。第２の実施形態に関する液晶表示素子の平面図である。（Ａ）、（Ｂ）、（Ｃ）はそれぞれ図６のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿う断面図である。

（第１の実施形態）
図１乃至図４は第１の実施形態を示し、図１は液晶表示素子の平面図、図２は単位領域における画素電極と共通電極との配置関係を示す平面図、図３は、図１のIII−III線に沿う断面図、図４は図１のIV−IV線に沿う断面図である。

第１の実施形態に係る液晶表示素子は、間隔を設けて対向配置される一対の基板１，２と、この一対の基板１、２の間に封入され、液晶分子の分子長軸が既定の一方の方向に揃えて基板面に平行に配向されている液晶層３と、一対の基板のうちの一方の基板側に（図示の場合では第１の基板１側）に行方向に延びて設けられる複数の走査ライン４と、一対の基板のうちの一方の基板側に複数の走査ライン４と交差して列方向に延びて設けられる複数のデータライン５と、それぞれが上下の走査ライン４と左右のデータライン５とで囲まれる領域（「単位領域」と呼ぶ）毎に設けられる複数のスイッチング素子６と、それぞれが領域毎に設けられ対応するスイッチング素子６に接続される複数の画素電極７と、複数の画素電極７、複数のデータライン５及び複数のスイッチング素子６上に設けられる層間絶縁層８と、層間絶縁層８の液晶層３側に設けられる共通電極９と、を含んで構成される。

ここで、各スイッチング素子６は、ゲート電極（制御電極）６ａ、ソース電極（入力電極）６ｂ及びドレイン電極（出力電極）６ｃを有し、上下の走査ライン４と左右のデータライン５で囲まれる領域毎に設けられ、対応する走査ライン４にゲート電極６ａが接続され、対応するデータライン５にソース電極６ｂが接続されている。スイッチング素子６には例えば薄膜トランジスタ（ＴＦＴ）が採用される。

ＴＦＴ６は、一方の基板１上に形成されたゲート電極６ａを覆って基板１全面を覆う絶縁層１０の一部で構成されるゲート絶縁膜６ｄと、ゲート絶縁膜６ｄ上にゲート電極６ａと対向して配置されるｉ型半導体層６ｅと、ｉ型半導体層６ｅのチャネル部を保護するエッチングストッパー層６ｆと、エッチングストッパー層６ｆを部分的に覆って対向するようにｎ型半導体で形成される各オーミックコンタクト層６ｇ、６ｈと、一方のオーミックコンタクト層６ｇ上に形成されるソース電極６ｂと、他方のオーミックコンタクト層６ｈ上に形成されるドレイン電極６cと、からなる。

各走査ライン４は、対応する行に配置される各ＴＦＴ６におけるゲート電極６ａに接続されており、各データライン５は、対応する列に配置される各ＴＦＴにおけるソース電極６ｂに接続されている。

画素電極７は、絶縁層１０上で単位領域毎に、対応するＴＦＴ６のドレイン電極６ｃの一部を覆うように形成されている。ここで、画素電極７は、単位領域毎に、列方向にそれぞれ延びる左の縁部（単に「左縁部」ともいう。）７ａと右の縁部（単に「右縁部」ともいう）７ｂとを有する。その左右の縁部７ａ，７ｂは、それぞれ対応する左右のデータライン５とそれぞれ所定の間隔、即ち、列方向の各位置により異なる間隔を有するように形成されている。左右の縁部７ａ，７ｂは、例えば図１に示すように、その左側又は右側に位置するデータライン５に沿って延びているものの、データライン５のように直線状ではなく、張り出し部分及び引っ込み部分をそれぞれ有している。よって、左右の縁部７ａ，７ｂとデータライン５との間隔が列方向の各部位で異なるため、液晶表示素子の製造工程による洗浄剤などの物質が付着することで、画素電極７とデータライン５とが電気的に短絡する確率が少なくなる。左右の縁部７ａ，７ｂは、例えば後述する共通電極９の形状に対応して設けられる。詳細は後述する。

一方の基板１側ではその全面に亙って複数の画素電極７、ＴＦＴ６及びデータライン５を覆うように層間絶縁層８が形成されている。この層間絶縁層８上に、必要に応じてＴＦＴ６の上方を除いて共通電極９が形成されている。

共通電極９は、層間絶縁層８を介して画素電極７の左右の縁部７ａ，７ｂ及びデータライン５を覆って隣り合う単位領域にはみ出すように設けられる縦縁部９ａと、同じく層間絶縁層８を介してＴＦＴ６上を除いて画素電極７の上下の縁部７ｃ，７ｄ及び走査ライン４を覆って隣り合う単位領域にはみ出すように設けられる横縁部９ｂと、同じく層間絶縁層８を介して画素電極７を覆うように設けられる本体部９ｃと、を有する。本体部９ｃには、列方向に間隔を開けて延びた複数の第１のスリット１７、一対の第２のスリット１８、第３のスリット１９が形成されている。複数の第１のスリット１７、一対の第２のスリット１８、第３のスリット１９、縦縁部９ａ及び横縁部９ｂの各縁部と画素電極７との間に電圧が印加されることで、液晶層３の液晶分子の配向方向を制御するための横電界が生成される。

画素電極７について説明する。
画素電極７は、図３及び図４に示すように、左右のデータライン５，５に挟まれ、かつ左右のデータライン５，５と同一平面上に形成される。画素電極７は、左のデータライン５に沿って配置される左縁部７ａと、右のデータライン５に沿って配置される右縁部７ｂと、を有している。図１及び図２に示すように、画素電極７における右のデータライン５寄りの右縁部７ｂは、右のデータライン５に平行に沿って直線的に延びておらず、右のデータライン５との間隔が狭い部位と広い部位とが存在する。同様に、画素電極７における左のデータライン５寄りの左縁部７ａは、左のデータライン５に沿って直線的に延びておらず、左のデータライン５との間隔が狭い部位と広い部位とが存在する。

共通電極９における本体部９ｃの左縁部には、隣り合う一方及び他方の走査ライン４，４のほぼ中間領域で、右寄りの第１のスリット１７における屈曲部１７ａが形成され、一方及び他方の走査ライン４の各側の領域で、最も右寄りの第１のスリット１７よりさらに右側に位置する一対の第２のスリット１８が分離して形成されている。よって、画素電極７における右縁部７ｂは、隣り合う一方及び他方の走査ライン４の側の領域で、各第２のスリット１８に対応する部分が最も右寄りの第１のスリット１７における屈曲部１７ａに対応する部分よりもさらに右側に張り出して形成されている。図３において、点線で図示されている画素電極７の右縁部７ｂは、同じく点線で図示されている第２のスリット１８が最も右側のデータライン５に近接する部位に対応する部分であり、図示の如く、第１のスリット１７の屈曲部１７ａおよび第２のスリット１８よりも右側のデータライン５側に張り出している。換言すれば、画素電極７の右縁部７ｂは、第２のスリット１８が右側のデータライン５に最も近接する部位に対応する部分以外の部分では、右側のデータライン５から十分な寸法だけ離間している。
また、共通電極９における本体部９ｃの左縁部には、隣り合う一方及び他方の走査ライン４から等距離離れた中間領域で、第３のスリット１９における屈曲部１９ａが左のデータライン５から離れて形成されている。よって、画素電極７における左縁部７ａは、隣り合う一方及び他方の走査ライン４から等距離離れている中間領域で、第３のスリット１９における屈曲部１９ａに対応する部位が左のデータライン５から離れて形成されている。図３において、点線で図示されている画素電極７の左縁部７ａは、第３のスリット１９の先端側の部位に対応する部分であり、この部分の近辺が左側のデータライン５に最も近接しており、画素電極７の左縁部７ａは中間領域側に向かって、漸次、左側のデータライン５からの離間距離が大きくなるように、形成されている。
このように、画素電極７の右縁部７ｂおよび左縁部７ａは、それぞれ、右側のデータラ
イン５および左側のデータライン５に対し、一部のみが接近し、他の部分はそれよりも離
間するような輪郭形状に形成されている。従って、画素電極の右縁部がデータラインと平
行に形成されている場合に比して、画素電極７における右縁部７ｂと右のデータライン５
とが電気的に短絡する確率は少なくなる。同様に、画素電極の左縁部がデータラインと平
行に形成されている場合に比して、画素電極７における左縁部７ａと左のデータライン５
とが電気的に短絡する確率は少なくなる。

共通電極９についてより詳細に説明する。
共通電極９には、前述のように複数の第１のスリット１７と一対の第２のスリット１８と第３のスリット１９とが形成されている。単位領域毎に第１のスリット１７が行方向に並んで設けられている。単位領域毎で第１のスリット１７が設けられていない領域には、例えば右側のデータライン５と最も右寄りの第１のスリット１７との間で、上下それぞれの走査ライン４で挟まれた領域に、一対の第２のスリット１８が設けられている。さらに、単位領域のうちの第１のスリット１７が設けられていない領域で、例えば左側のデータライン５と左寄りの第１のスリット１７との間に第３のスリット１７が設けられている。

換言すると、複数の第１のスリット１７のそれぞれは相互に平行に形成されている。一対の第２のスリット１８は、複数の第１のスリット１７のうちの最も右側のデータライン５寄りの第１のスリット１７と本体部９ｃの右縁部との間に形成されている。一対の第２のスリット１８のうちの、一方は一方の走査ライン４側に形成され、他方は他方の走査ライン４側に形成されている。複数の第１のスリット１７は、それぞれ、右のデータライン５に寄って一つの屈曲部１７ａを有し、この屈曲部１７ａから上斜めに延びる延長部１７ｂと、この屈曲部１７ａから下斜めに延びる延長部１７ｃと、で構成されている。延長部１７ｂ，１７ｃの各端部は、その延長部１７ｂ、１７ｃの一端、他端側にはさらに傾斜するように折り曲げられてなる折れ曲がり部１７ｄ，１７ｅを有する。延長部１７ｂの一端側が平面視で反時計回りの向きで折れ曲がっているのに対して、延長部１７ｃの他端側が平面視で時計回りの向きで折れ曲がっている。即ち、各第１のスリット１７は、走査ライン４及びデータライン５の何れにも非平行で傾斜している。

一対の第２のスリット１８は、本体部９ｃにおいて複数の第１のスリット１７が形成されていない領域、図示の例では、複数の第１のスリット１７のうちの最も右寄りの第１のスリット１７と右側のデータライン５との間に形成される。一対の第２のスリット１８は、第１のスリット１７の一部の形状、即ち、折れ曲がり部１７ｄ、１７ｅを含む延長部１７ｂ，１７ｃと同一の形状を有する。つまり、一対の第２のスリット１８は何れも第１のスリット１７における屈曲部１７ａを含まない形状を有する。一対の第２のスリット１８のうちの、一方の第２のスリット１８は一方の走査ライン４側（図面では上側の走査ライン４側）に形成され、その端部は、第１のスリット１７における延長部１７ｂの一端側と同様、平面視で反時計回りの向きで折れ曲がっている。他方の第２のスリット１８は他方の走査ライン４側（図面では下側の走査ライン４側）に形成され、その端部は、第１のスリット１７における延長部１７ｃの他端側と同様、平面視で時計回りの向きで折れ曲がっている。

第３のスリット１９は、本体部９ｃにおいて複数の第１のスリット１７が形成されていない領域、図示の例では、複数の第１のスリット１７のうちの最も左寄りの第１のスリット１７と左側のデータライン５との間に形成される。第３のスリット１９は、第１のスリット１７の一部の形状、即ち折れ曲がり部を含まない延長部１９ｂ，１９ｃの一部が屈曲部１９ａで連結されてなる形状と同一の形状を有する。つまり、第３のスリット１９は、第１のスリット１７の形状のうちの折れ曲がり部を含まない形状を有する。

このように、第１の実施形態では、特に、本体部９ｃには、列方向に延びる「ハンガー」形状の第１のスリット１７が行方向に並んで形成され、それぞれが「ハンガー」形状の一部である各端部の形状を有する一対の第２のスリット１８がその右側に形成され、第２のスリット１８の各形状と異なる「ハンガー」形状の一部を有する第３のスリット１９が第１のスリット１７の左側に形成されている。

即ち、共通電極９の本体部９ｃには、「ハンガー」形状を有する複数の第１のスリット１７と、それぞれが第１のスリット１７の上端部１７ｄ、下端部１７ｅの何れかを含んで第１のスリット１７の一部と同一形状を有して湾曲部を含まない一対の第２のスリット１８と、第１のスリット１７の湾曲している部位、即ち湾曲部１７ａと同一形状を部分的に含んで第１のスリット１７の上下端部１７ｂ，１７ｃの長さまで延びていない第３のスリット１９と、がそれぞれ形成されている。

画素電極７と共通電極９との間に電圧が印加されると、共通電極９には複数の第１のスリット１７、第２のスリット１８及び第３のスリット１９が形成されているため、第１のスリット１７、第２のスリット１８及び第３のスリット１９の各隙間には横方向の電界が生じる。この横電界により、液晶層３の液晶分子が平面内で回転する。

画素電極７の左右の縁部７ａ，７ｂについてさらに説明する。
画素電極７は、右のデータライン５に沿って配置される右の縁部７ｂと、左のデータライン５に沿って配置される左の縁部７ａと、を有している。図示した例では、右の縁部７ｂは、隣接する一方及び他方の走査ライン４のほぼ中間領域では、第１のスリット１７における屈曲部１７ａに対応して屈曲しており、隣接する一方及び他方の走査ライン４側の外側領域では、各第２のスリット１８に対応した形状を有し、中間領域よりも外側領域の方が右のデータライン５側に近接している。一方、左の縁部７ａは、隣接する一方及び他方の走査ライン４のほぼ中間領域では、第３のスリット１９における屈曲部１９ａに対応して屈曲してかつ左のデータライン５から遠ざかっており、隣接する一方及び他方の走査ライン４側の外側領域に向かうに従い、左のデータライン５に近づき、最も走査ライン４側では、最も左寄りの第１のスリット１７の端部の形状に倣っている。

このように、画素電極７とデータライン５とがゲート絶縁膜６ｄを含む絶縁層１０上に形成されているところ、画素電極７の左右の縁部７ａ，７ｂは列方向に沿って直線的に延びておらず、層間絶縁層８を介してその上近傍に存在する共通電極９の最も左右寄りの第１のスリット１７と第２のスリット１８と第３のスリット１９の形状に沿って配置されている。よって、画素電極７の左右の縁部７ａ，７ｂとそれぞれ左右に存在するデータライン５との隙間は列方向に一定ではなく、列方向に異なっている。図１及び図２に示すように、左右の縁部７ａ，７ｂは上のデータライン５と下のデータライン５との列方向の中間位置に対して対称な形状である。よって、画素電極７とデータライン５とは列方向の間隔が異なるため、画素電極７とデータライン５とが同一の層間絶縁層８上に配置されても、画素電極７とデータライン５とが短絡する確率が減少する。これにより、液晶表示素子の製造による歩留まりを向上させることができる。

なお、図３及び図４に示すように、一方の基板１側には、共通電極９及び層間絶縁層８上には配向膜２０が形成され、液晶層３の液晶分子を基板面に平行に配置する。また、他方の基板２の液晶層３側に偏光板２１が配置され、偏光板２１の液晶層３側には配向膜２２が形成されている。なお、偏光板２１と基板２との間の所定領域、即ち、スイッチング素子６が形成されている領域を覆うことができるように遮光膜２３が形成され、スイッチング素子の誤作動を防止する。

第１の実施形態において画素電極７と共通電極９とは、図２に示す場合のみならず、画素電極７、共通電極９それぞれが図示した例と左右対称の形状を有していてもよい。また図示した例では、層間絶縁層８の上側に共通電極９を設け、層間絶縁層８の下側に画素電極７を設けているが、画素電極７と共通電極９との層間絶縁層８に対する上下関係を逆にして、層間絶縁層８の上側に第１乃至第３のスリットを有する画素電極７を設け、層間絶縁層８の下側にべた状の共通電極９を設けるようにしてもよい。その場合、図５として図４の変形例に係る断面を示すように、ドレイン電極６ｃと画素電極７とは柱状配線部７ｆにより接続される。

（第２の実施形態）
図６及び図７は第２の実施形態に関し、図６は液晶表示素子の平面図、図７（Ａ）、（Ｂ）、（Ｃ）はそれぞれ図６のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿う断面図である。なお、第１の実施形態と同一の部材には同一の符号を付してある。また、図７（Ｂ）及び（Ｃ）では、液晶層より上は図７（Ａ）と同じであるので図示を省略している。

第２の実施形態では、第１の実施形態と画素電極及び共通電極が異なる。即ち、第２の実施形態では、共通電極９のうち本体部９ｃには、第１のスリットのみを有して第２のスリット及び第３のスリットを有さない点で異なる。即ち、共通電極９にはスリット２７が列方向に延びる「く」の字形状のスリットが形成されている。その他の点は第１の実施形態と同一であるので、以下相違点について説明する。

スリット２７は、それぞれが列方向に延びており、概略「く」の字形状を有している。即ち、スリット２７は、列方向に対して異なる角度で延びた第１の延長部２７ｂと第２の延長部２７ｃとが屈曲部２７ａで連結してなる。換言すれば、共通電極９の本体部９ｃには、列方向のほぼ中央で屈曲して列方向に対してそれぞれ所定角度で傾斜する向きが異なる。よって、単位領域毎にスリット２７が相互に行方向に並んで設けられている。

画素電極３７は、左のデータライン５に沿って配設される左の縁部３７ａと右のデータライン５に沿って配設される右の縁部３７ｂとを備える。
画素電極３７のうちの右側のデータライン５寄りの右縁部３７ｂにおいて、隣り合う一方及び他方の走査ライン４のほぼ中間領域では、スリット２７の屈曲部２７ａの対応する部位と右のデータライン５との間の部分が屈曲している。この屈曲している部位は、画素電極３７における右縁部３７ｂの走査ライン４側の部位より、右のデータライン５側に張り出している。
一方、画素電極３７のうちの左側のデータライン５寄りの左縁部３７ａにおいて、隣り合う一方及び他方の走査ライン４のほぼ中間領域では、最も左寄りのスリット２７における屈曲部２７ａの対応部位と左側のデータライン５との間の部分は、スリット２７における屈曲部２７ａに沿って屈曲しているが、左側のデータライン５から最も離れて引っ込むように形成されている。

図６に示すように、画素電極３７の右縁部３７ｂと画素電極３７の左縁部３７ａとはほぼ平行に形成されている。画素電極３７の右縁部３７ｂは、スリット２７における屈曲部２７ａに対応する部位から右のデータライン５に沿って各走査ライン４側に傾斜する側面を有する。

左縁部３７ａは、図６に示すように平面視において、列方向に延びて配置される最も左のスリット２７の左縁部よりも少なくとも左側に配置される。右縁部３７ｂは、図６に示すように平面視において、列方向に延びて配置される最も右のスリット２７の左縁部より少なくとも右側に配置される。画素電極における左右の縁部３７ａ，３７ｂは、共通電極９における左右の縦縁部９ａよりも内側に配置されていればよい。共通電極９における左右の縦縁部９ａと画素電極３７における左右の縁部３７ａ，３７ｂとの間に電界が生じ、この電界により液晶層３中の液晶分子を制御することができる。

なお、第１の実施形態と同様、共通電極９の開口パターンは左右逆であってもよく、その場合には、画素電極における左右の縁部は逆の形状となる。また、図６及び図７では層間絶縁層８の上側に共通電極９を設け、層間絶縁層８の下側に画素電極３７を設けているが、画素電極３７と共通電極９との層間絶縁層８に対する上下関係を逆にして、層間絶縁層８の上側にスリット２７を有する画素電極３７を設け、層間絶縁層８の下側にべた状の共通電極９を設けるようにしてもよい。

以上幾つかの実施形態について説明したが、例えば図１に示す実施形態において、画素電極７は、下側の走査ライン４上に張り出すように形成されていてもよい。
また、第１の実施形態において、最も右の第１のスリット１７における屈曲部１７ａの右縁が、第２のスリット１８の右縁よりも右側のデータライン５側に張り出す形状にした場合であっても、例えば、第１のスリット１７における屈曲部１７ａの右縁に対応する画素電極の右縁の部分が右のデータライン５に最も近接し、画素電極の右縁のその他の部分が右のデータライン５から離隔するなどして適用することができる。
また、第１の実施形態、第２の実施形態の何れも、画素電極７には、各スリットが列方向に延びて形成され、それらのスリットが行方向に並んで形成されている場合を例に説明しているが、各スリットが行方向に延びて形成され、それらのスリットが列方向に並んで形成されている場合にも適用することができる。

１，２：基板
３：液晶層
４：走査ライン
５：データライン
６：スイッチング素子（ＴＦＴ）
６ａ：ゲート電極（制御電極）
６ｂ：ソース電極（入力電極）
６ｃ：ドレイン電極（出力電極）
６ｄ：ゲート絶縁膜
６ｅ：ｉ型半導体層
６ｆ：エッチングストッパー層
６ｇ，６ｈ：オーミックコンタクト層
７，３７：画素電極
７ａ，３７ａ：画素電極の左の縁部（左縁部）
７ｂ，３７ｂ：画素電極の右の縁部（右縁部）
７ｃ，３７ｃ：画素電極の上の縁部（上縁部）
７ｄ，３７ｄ：画素電極の下の縁部（下縁部）
７ｅ：屈曲部
７ｆ：柱状配線部
８：層間絶縁層
９：共通電極
９ａ：縦縁部
９ｂ：横縁部
９ｃ：本体部
１０：絶縁層
１７：第１のスリット
１７ａ：屈曲部
１７ｂ：延長部
１７ｃ：延長部
１７ｄ，１７ｅ：折れ曲がり部（上端部、下端部）
１８：第２のスリット
１９：第３のスリット
１９ａ：屈曲部
１９ｂ，１９ｃ：延長部
２０，２２：配向膜
２１：偏光板
２３：遮光膜
２７：スリット
２７ａ：屈曲部
２７ｂ：第１の延長部
２７ｃ：第２の延長部

Claims

第１の基板と第２の基板との間に配置された液晶層と、
前記第１の基板に第１の層として行方向及び列方向に形成された複数の画素電極と、
前記第１の基板に前記第１の層とは異なる第２の層として形成された共通電極と、
前記画素電極に隣接して前記列方向に直線状に延伸するように形成された第１のデータラインと、
を備え、
前記画素電極と前記第１のデータラインとが同一面上に形成され、
前記共通電極は、前記画素電極と重なる領域に、領域全体が前記画素電極に重なる第１のスリットが設けられ、
前記第１のスリットは、前記列方向に対して傾斜した第１の方向に直線状に延伸する第１の領域を有し、
前記画素電極は、前記第１のデータラインに隣接するとともに前記第１の領域に隣接するエッジが、前記第１の領域に対して平行に沿うように形成されている、ことを特徴とする液晶表示素子。
前記第１のスリットは、前記行方向を軸として、前記第１の方向に線対称な、第２の方向に延伸する第２の領域と、を有し、前記第１の領域と前記第２の領域とが連通するように形成され、
前記画素電極は、前記第１のデータラインに隣接するとともに前記第２の領域に隣接するエッジが、前記第２の領域に対して平行に沿うように形成されている、ことを特徴とする請求項１に記載の液晶表示素子。
前記共通電極は、前記画素電極と重なる領域に、領域全体が前記画素電極に重なり、前記第１のスリットよりも前記第１のデータラインから遠い側に位置するように、前記第１のスリットと同一の形状で、且つ、前記第１のスリットに対して前記行方向に沿って平行になるように複数形成された他のスリットが設けられている、ことを特徴とする請求項２に記載の液晶表示素子。
前記共通電極は、前記画素電極と重なる領域に、領域全体が前記画素電極に重なり、前記第１のスリット及び前記複数の他のスリットよりも前記第１のデータラインから遠い側に位置するように、第２のスリットが設けられ、
前記第２のスリットは、前記第１の領域に対して前記行方向に沿って平行に形成された第３の領域と、前記第２の領域に対して前記行方向に沿って平行に形成された第４の領域と、を有し、前記第３の領域に対して前記第４の領域が分離されている、ことを特徴とする請求項３に記載の液晶表示素子。
前記第３の領域の長さは、前記第１の領域の長さよりも短く、前記第４の領域の長さは、前記第２の領域の長さよりも短い、ことを特徴とする請求項４に記載の液晶表示素子。
前記共通電極は、前記画素電極と重なる領域に、領域全体が前記画素電極に重なり、前記第１のスリットと前記第１のデータラインとの間に位置するように、第３のスリットが設けられ、
前記第３のスリットは、前記第１の領域に対して前記行方向に沿って平行に形成された第５の領域と、前記第２の領域に対して前記行方向に沿って平行に形成されるとともに前記第５の領域と連通する第６の領域と、を有している、ことを特徴とする請求項２に記載の液晶表示素子。
前記第５の領域の長さは、前記第１の領域の長さよりも短く、前記第６の領域の長さは、前記第２の領域の長さよりも短い、ことを特徴とする請求項６に記載の液晶表示素子。
前記画素電極は、前記第１のデータラインに隣接するとともに前記第５の領域に隣接するエッジが、前記第５の領域に対して平行に沿うように形成されている、ことを特徴とする請求項７に記載の液晶表示素子。
前記画素電極は、前記第１のデータラインに隣接するとともに前記第６の領域に隣接するエッジが、前記第６の領域に対して平行に沿うように形成されている、ことを特徴とする請求項８に記載の液晶表示素子。
前記第１のデータラインとの間に前記画素電極が介在するように配置された第２のデータラインを備え、
前記画素電極は、前記第２のデータラインに隣接するとともに前記第３の領域に隣接するエッジが、前記第３の領域に対して平行に沿うように形成されている、
ことを特徴とする請求項５に記載の液晶表示素子。
前記画素電極は、前記第２のデータラインに隣接するとともに前記第４の領域に隣接するエッジが、前記第４の領域に対して平行に沿うように形成されている、ことを特徴とする請求項１０に記載の液晶表示素子。
前記画素電極は、前記第２のデータラインに隣接するとともに、前記複数の他のスリットのうちの前記第２のデータラインに最も近い特定の他のスリットに隣接するエッジが、当該特定の他のスリットに対して平行に沿うように形成されている、ことを特徴とする請求項１０に記載の液晶表示素子。