JP5223715B2 - レベル判定装置の判定方法 - Google Patents

Description

本発明は、入力信号の電圧レベルを判定するレベル判定装置の判定方法に関する。

アナログ信号をディジタル信号に変換する場合、アナログ信号はまず時間方向において一定間隔の離散値にサンプリングされる。サンプリングしたそれぞれの時間における信号の振幅は複数の基準電圧と比較され、複数の基準電圧のうちのいずれか一つに丸め込まれる。この丸め込みのことを量子化という。

アナログ信号の量子化にはレベル判定装置が用いられる。レベル判定装置は量子化の対象となるアナログ信号の電圧振幅がどの基準電圧に丸め込まれるかを判定する。レベル判定装置は一般にコンパレータを有する。コンパレータは一方の入力を基準電圧とし、他方の入力をアナログ信号電圧とした場合、基準電圧に対するアナログ信号電圧の大小関係に応じたレベルの信号を出力する。

コンパレータは通常複数のトランジスタで構成される。それぞれのトランジスタの特性はコンパレータを実装する半導体装置の製造時にばらつく。コンパレータを構成するトランジスタの特性がばらつくと、コンパレータに入力される基準電圧およびアナログ信号をゲート入力として動作するそれぞれのトランジスタの動作点にばらつきが生じる。トランジスタの動作点がばらつくことにより、基準電圧をゲート入力とするトランジスタの閾値電圧とアナログ信号電圧をゲート入力とするトランジスタの閾値電圧との間に誤差が生じる。この誤差により基準電圧とアナログ信号との大小関係の比較が正しく行えなくなり、量子化の際にアナログ信号の電圧レベルを判定する基準となるコンパレータの判定基準値に誤差が生じる。

レベル判定装置を構成するコンパレータの判定基準値に誤差が生じると、コンパレータを用いたレベル判定装置によるアナログ信号の量子化に誤差が発生する。この量子化誤差によりアナログ信号が正確にディジタル信号に変換できないという問題が発生する。コンパレータを用いたレベル判定装置に関する技術として、以下の先行技術文献が開示されている。

Pedro M. Figueiredo et al., "A 90nm CMOS 1.2V 6b 1GS/s Two-Step SubrangingADC", IEEE International Solid-State Circuits Conference, 2006 Jan Craninckx et al., "A 65fJ/Conversion-Step 0-to-50MS/s 0-to-0.7mW9b Charge-Sharing SAR ADC in 90nm DigitalCMOS", IEEE International Solid-State Circuits Conference, pp.246-248, 2007

本発明の一実施例では、コンパレータの製造ばらつきによるレベル判定誤差を補正するレベル判定装置の判定方法を提供することを目的とする。

上記課題を解決するため、サンプルホールド回路と、基準電圧と該サンプルホールド回路から出力される出力電圧とを比較するコンパレータとを有するレベル判定装置のレベル判定方法は、該サンプルホールド回路の該出力電圧を該基準電圧に向かってあらかじめ決められた変化率で、第一時間変化させる出力ステップと、該第一時間を変化させながら、該第一時間経過後の該出力電圧と該基準電圧との比較結果に応じた論理レベルを有する判定信号を該コンパレータに出力させ該判定信号の該論理レベルを検出する判定ステップと、該論理レベルが変化した場合に該第一時間を固定する調整ステップと、該サンプルホールド回路に入力信号の電圧をサンプルさせ、該入力信号の電圧と該第一時間経過後の該出力電圧に応じたアナログ信号電圧を出力させ、該コンパレータに該基準電圧と該アナログ信号電圧とを比較させる比較ステップとを有する。

実施形態によれば、コンパレータの製造ばらつきによるレベル判定誤差を補正するレベル判定装置の判定方法を提供することができる。

レベル判定装置のブロック図である。 遅延部の回路図である。 制御部の動作フロー図である。 調整部のタイミングチャート図である。 レベル判定装置のブロック図である。 レベル判定装置のブロック図である。 レベル判定装置のブロック図である。 レベル判定装置の入力信号波形図である。 調整部のタイミングチャート図である。

以下、本実施の形態について説明する。なお、以下の実施例は同じ動作を実現する他の回路構成でも代替可能である。また、各実施形態における構成の組み合わせも本発明の実施形態に含まれる。

[レベル判定装置]
図１は本実施の形態に係るレベル判定装置１００の構成の一例を示すブロック図である。レベル判定装置１００はサンプルホールド回路４０、調整部１４、コンパレータ１３を有する。

サンプルホールド回路４０は入力された電圧ＶＩおよびＶＲをサンプル・ホールドし、接点２２にホールドした電圧を出力する。サンプルホールド回路４０はスイッチ１０、１１、１７、１８、容量素子１２、抵抗１５、１６を有する。容量素子１２は接点２２に接続されている。容量素子１２はまたスイッチ１０、１１に接続されている。スイッチ１０の他方の端子には信号電圧ＶＩが印加される。スイッチ１１の他方の端子には電圧ＶＲが印加される。接点２２には抵抗１５、１６が接続されている。抵抗１５にはスイッチ１７が接続されている。スイッチ１７には電圧ＶＤＡを供給する電圧源が接続されている。抵抗１６にはスイッチ１８が接続されている。スイッチ１８にはＧＮＤが接続されている。本実施形態において抵抗１５と抵抗１６の抵抗値は同一である。また電圧ＶＤＡは基準電圧ＶＣＭの２倍の電圧２ＶＣＭに等しい。

コンパレータ１３は基準電圧ＶＣＭと接点２２におけるサンプルホールド回路４０の出力電圧を入力とする。コンパレータ１３は基準電圧ＶＣＭと接点２２における出力電圧との比較結果に応じた論理レベルとなる判定信号３７を出力する。コンパレータ１３は接点２２の出力電圧を非反転入力とし、基準電圧ＶＣＭを反転入力とする。コンパレータ１３の出力する判定信号３７は、ラッチ信号３６がハイレベルの場合はハイレベルとなり、ラッチ信号３６がローレベルの場合はラッチされる。

調整部１４は接点２２におけるサンプルホールド回路４０の出力電圧を基準電圧に向かってあらかじめ決められた変化率で一定時間変化させる。また調整部１４は一定時間経過後の判定信号３７の論理レベルに応じて変化させる時間を固定するか否かを判断する。より具体的には、調整部１４は判定信号３７の論理レベルを検出し、論理レベルが変化した場合の接点２２におけるサンプルホールド回路４０の出力電圧を初期電圧に設定する。

調整部１４は遅延部１９、２０、制御部２１を有する。遅延部１９はスイッチ１７に、クロック３５を一定時間遅延させた遅延クロック３１を出力する。遅延部１９は信号３３に応じて遅延時間を設定する。遅延部２０はスイッチ１８に、クロック３５を一定時間遅延させたクロック３２を出力する。遅延部２０は信号３４に応じて遅延時間を設定する。制御部２１は遅延部１９、２０の遅延時間を設定する信号３３、３４を出力する。制御部２１についての詳細は後述する。

調整部１４が調整動作をしていない場合のサンプルホールド回路４０の動作を以下に説明する。調整部１４が調整動作をしていない場合、スイッチ１７、１８は同時にオン・オフする。抵抗１５、１６の抵抗値は同じなので、スイッチ１７、１８が同時にオンした場合、接点２２の電圧値はＶＤＡの１／２であるＶＣＭとなる。スイッチ１０、１７、１８をオンにし、スイッチ１１をオフとしてＶＩを容量素子１２にサンプリングする。このとき接点２２の電圧はＶＣＭとなっている。次にスイッチ１０、１７、１８をオフにし、スイッチ１１をオンすると、電荷保存則により接点２２の電圧は（−ＶＩ＋ＶＲ）＋ＶＣＭとなる。コンパレータ１３の反転入力端子の電圧はＶＣＭなので、コンパレータ１３の２入力間の電位差は−ＶＩ＋ＶＲとなる。よって、ＶＩとＶＲの大小関係に応じた論理レベルの判定信号３７がコンパレータ１３から出力されることになる。

コンパレータ１３に誤差が無い場合、コンパレータ１３はＶＩとＶＲの大小関係を正確に判定することが出来る。例えばＶＩがＶＲ以下であれば、コンパレータ１３の判定信号３７はローレベルとなる。しかし、コンパレータ１３に＋Ａの検知誤差がある場合、ＶＩがＶＲ以下であっても、Ａが（ＶＲ−ＶＩ）よりも大きければ、コンパレータ１３からはハイレベルの判定信号３７が出力される。すなわち、本来であればローレベルの判定信号３７が出力しなければならない場合に、コンパレータ１３はハイレベルの判定信号３７を出力することとなる。ＶＲ、ＶＩの大小関係に応じた正しい信号レベルをコンパレータ１３が出力しなければ、レベル判定装置は正しいレベル判定動作を行うことが出来ない。

接点２２に−Ａのバイアス電圧を発生させることができれば、コンパレータ１３に内在する＋Ａのレベル判定誤差をキャンセルすることができる。接点２２にバイアス電圧を発生させる調整部１４の調整動作を以下に説明する。なお調整動作時においてＶＩ＝ＶＲ＝ＶＣＭとするか、スイッチ１０、１１をオフにする。前述の通り電圧ＶＤＡは電圧ＶＣＭの２倍であり、抵抗１５と１６は等しい抵抗値を有する。このためスイッチ１７、１８を同時にオフすると、接点２２の電圧値はＶＣＭとなる。スイッチ１７をスイッチ１８よりも遅くオフすると、接点２２の電圧値はＶＤＡに引っ張られて高くなる。接点２２の電圧値がどのくらい高くなるかは、スイッチ１７に対してスイッチ１８をどのくらい遅くオフするかに応じて変わる。一方、スイッチ１８をスイッチ１７よりも遅くオフすると、接点２２の電圧値はＧＮＤに引っ張られて低くなる。接点２２の電圧値がどのくらい低くなるかは、スイッチ１８に対してスイッチ１７をどのくらい遅くオフするかに応じて変わる。

遅延部１９，２０はクロック３５を一定時間遅延させて出力する。制御部２１は調整時において判定信号３７の論理レベルに応じて遅延部１９、２０に設定するクロックの遅延時間を変える。遅延時間を変えることにより、制御部２１はスイッチ１７がオフするタイミングとスイッチ１８がオフするタイミングとの時間差を変える。遅延部１９、２０についての詳細は後述する。制御部２１はまず遅延部１９の遅延時間を設定可能な最大値ＴＭＡＸとし、遅延部２０の遅延時間をゼロとする。この場合スイッチ１７はスイッチ１８よりもＴＭＡＸ遅くオフする。これにより接点２２には調整部１４が設定可能な最大のバイアス電圧Ａ１が設定される。調整時においてＶＩ＝ＶＲ＝ＶＣＭ、あるいはスイッチ１０、１１をオフとしているため、接点２２の電圧値はＶＣＭに、調整部１４によるバイアス電圧Ａ１を加算した値ＶＣＭ＋Ａ１となる。

遅延部１９、２０に設定する遅延時間を変化させ、コンパレータ１３の出力する判定信号３７の論理レベルの変化を検出することにより、制御部２１はバイアス電圧とコンパレータ１３に内在する判定誤差値Ａとの大小関係を検知することができる。判定信号３７の論理レベルが変化したときに制御部２１は遅延部１９、２０に設定した遅延時間を固定し保持する。固定した遅延時間により接点２２に発生する電圧を初期電圧とする。遅延時間を固定した後、サンプルしたサンプルホールド回路４０の入力信号の電圧と初期電圧に応じたアナログ信号電圧と、基準電圧とを比較し入力信号電圧のレベル判定を行う。以上の動作によりコンパレータ１３の製造ばらつきによるレベル判定誤差を補正するレベル判定装置を提供することができる。

コンパレータ１３に入力する接点２２の電圧値は、電圧値の異なる複数の電圧源を用いることにより変化させることも出来る。しかし、コンパレータ１３の正確な補正には精度の高い電圧源が必要となる。電圧源の精度が高くなると回路が複雑になるため大きな実装面積を必要とする。またコンパレータ１３の正確な補正には複数の電圧源が必要となるため、必要となる実装面積は更に大きくなる。本実施例のようにスイッチの開閉時間をずらして接点２２の電圧値を変化させることにより、コンパレータ１３の補正を小さな回路規模で正確に行うことが出来る。

なお、コンパレータ１３の代わりとして、接点２２の電圧と電圧ＶＣＭとの差分に応じた検出電圧を出力するアンプを用いることも出来る。アンプの検出電圧には通常ＶＣＭと入力電圧との差分電圧を増幅した増幅電圧に動作基準電圧が加算されている。調整部１４は接点２２におけるサンプルホールド回路４０の出力電圧を基準電圧に向かってあらかじめ決められた変化率で一定時間変化させ、一定時間経過後の検出電圧に応じて変化させる時間を固定するか否かを判断する。より具体的には制御部２１によって検出電圧と動作基準電圧との大小関係を判定する。制御部２１の判定結果に応じて初期電圧を固定することにより、コンパレータ１３と同様にアンプの製造ばらつきによるオフセットを補正する増幅装置を提供することが出来る。

［遅延部］
図２は遅延部１９の詳細な回路図の一例である。遅延部１９１はインバータ５１、５２、可変容量５３を有する。インバータ５１、５２は遅延部１９１に入力されたクロック３５の電流振幅をスイッチ１７が駆動できるレベルにまで増幅し、クロック３１を出力する。クロック３５は通常オシレータを用いて供給される。オシレータの駆動能力がスイッチ１７を駆動するために必要な駆動能力に対して小さい場合、オシレータの出力を増幅するためにインバータを用いる。なお、インバータの数は２段に限定されるものではなく、３段以上であってもよい。

可変容量５３は信号３３に応じて容量値が変化する容量素子である。可変容量５３はインバータ５１、５２間の配線５７を伝播する信号を遅延させる。本実施例において可変容量５３はＮＭＯＳトランジスタ５３１、５３２、５３３を有する。ＮＭＯＳトランジスタ５３１、５３２、５３３のソース端子はインバータ５１、５２間の配線５７に接続されている。ＮＭＯＳトランジスタ５３１、５３２、５３３は、ゲート端子およびドレイン端子に印加される電圧がローレベルになると容量素子として動作する。容量素子を配線５７に接続すると、配線５７を伝播する信号の振幅変化に要する遷移時間が大きくなる。遷移時間が大きくなることにより、インバータ５１から出力された信号がインバータ５２を駆動するまでの時間が遅延する。

ＮＭＯＳトランジスタ５３１、５３２、５３３が容量素子として動作するか否かは、信号３３のそれぞれのビット信号である信号３３１、３３２、３３３の論理によって決まる。信号３３１、３３２、３３３の論理レベルはそれぞれインバータ５６１、５６２、５６３で反転し、ＮＭＯＳトランジスタ５３１、５３２、５３３に入力される。例えば信号３３１がハイレベルの場合、ＮＭＯＳトランジスタ５３１に入力される信号はローレベルとなり、ＮＭＯＳトランジスタ５３１は容量素子として動作する。信号３３の各ビットの信号の論理をそれぞれ変えることにより、配線５７に接続される容量素子の容量値を変えることが出来る。

また、ＮＭＯＳトランジスタ５３２の容量値をＮＭＯＳトランジスタ５３１の容量値の２倍に設定し、ＮＭＯＳトランジスタ５３３の容量値をＮＭＯＳトランジスタ５３１の容量値の４倍に設定しておくことにより、配線５７に接続される容量値をより細かく設定することが出来る。なお、可変容量５３の構成は本実施例に限定されるものではなく、例えばＮＭＯＳトランジスタを容量素子とスイッチを直列接続したもので置き換え、スイッチがオンオフする数を信号３３で制御しても同様の効果を得ることが出来る。なお、本実施例において信号３３のビット数を３ｂｉｔとしているが、これに限定するものではない。信号３４についても同様である。

［制御部の動作フロー］
図３は、制御部２１がコンパレータ１３の出力する判定信号３７に応じて遅延部１９、２０の遅延時間を設定する制御手順をフローチャートで示したものである。制御部２１は信号ＣＳ、ＣＥ、クロックＣＣ、判定信号３７を入力とし、信号３３、３４を出力とする。信号ＣＳは制御部２１の遅延部１９、２０に対する制御動作の有効・無効を切り替える信号である。信号ＣＳの論理が‘１’の場合に、制御部２１は遅延時間の設定動作をする。信号ＣＳの論理が‘１’の間、制御部２１は、遅延部１９、２０に出力する信号３３、３４の内容を保持する。信号ＣＥは遅延部１９，２０への遅延時間設定動作の開始・終了を制御する信号である。信号ＣＥの論理が‘０’になると、制御部２１は遅延時間判定動作を開始する。信号ＣＥの論理が‘１’になると、制御部２１は遅延時間判定動作を終了し、信号ＣＳの論理が‘１’である限り判定終了時の遅延時間を設定し続ける。制御クロックＣＣは、制御部２１が信号３３、３４の値を加算または減算するタイミングを決定するクロックである。

制御部２１は入力される信号ＣＳが論理‘０’から論理‘１’に立上ると補正動作を開始する（Ｓ１０）。制御部２１は信号ＣＥとして論理‘０’が入力されると、信号３３として論理‘１１１’を出力し、信号３４として論理‘０００’を出力する（Ｓ１１）。

制御部２１はサンプルホールド回路４０の接点２２における出力電圧を基準電圧ＶＣＭに向かってあらかじめ決められた変化率で一定時間変化させる。また制御部２１はコンパレータ１３から出力される判定信号の論理レベルを検出する。クロックＣＣが論理‘０’から論理‘１’に立上った場合に制御部２１はコンパレータ１３の出力する判定信号３７の論理判定を行う。補正動作を開始してから一回目の論理判定において、コンパレータ１３の初期値は不明確なので判定動作を行わず、二回目以降の判定結果を評価する（Ｓ１２、ＹＥＳ）。補正動作を開始して二回目にクロックＣＣが立上ると（Ｓ１３、ＹＥＳ）、制御部２１は判定信号３７の論理判定を行う。判定の結果判定信号３７の論理が‘１’でない場合、すなわち閾値ＶＴＨ以下の場合（Ｓ１４、ＮＯ）、信号ＣＥの論理として‘１’が入力され（Ｓ１５）、制御部２１の補正動作が終了する。制御部２１はＣＣが立上った場合の信号３３、３４の論理値を記憶する。

判定信号３７の論理が‘１’の場合、すなわち閾値ＶＴＨよりも大きい場合（Ｓ１４、ＹＥＳ）、信号３３の論理が‘０００’でなければ（Ｓ１６、ＮＯ）、制御部２１は信号３３から論理‘１’を減算し（Ｓ１７）、ステップＳ１３からの処理を繰り返す。

信号３３の論理が‘０００’になると（Ｓ１６、ＹＥＳ）、制御部２１は信号３３の論理を‘０００’に保持したまま、信号３４の論理に‘１’を加算する（Ｓ１８）。制御部２１はクロックＣＣが立上ると判定信号３７の論理を判定する（Ｓ１９、ＹＥＳ）。制御部２１は判定信号３７が閾値ＶＴＨ以下の場合（Ｓ２０、ＮＯ）、信号ＣＥの論理として‘１’が入力され（Ｓ２１）、補正動作を終了する。制御部２１はＣＣが立上った場合の信号３３、３４の論理値を記憶する。

判定信号３７が閾値ＶＴＨよりも大きい場合（Ｓ２０、ＹＥＳ）、信号３４の論理が‘１１１’でなければ（Ｓ２２、ＮＯ）、制御部２１は信号３４に論理‘１’を加算し（Ｓ２３）、ステップＳ１９からの処理を繰り返す。

制御部２１は判定信号３７の論理レベルが変化した場合のサンプルホールド回路の接点２２における出力電圧を初期電圧とする。信号３４の論理が‘１１１’になった場合（Ｓ２２、ＹＥＳ）、信号ＣＥの論理として‘１’が入力され（Ｓ２１）、制御部２１の補正動作が終了する（Ｓ２４）。この場合、制御部２１は信号３３の論理として‘０００’を記憶し、信号３４の論理として‘１１１’を記憶する。以上の動作により制御部２１は、コンパレータ１３の誤差を補正するのに最適な補正値である初期電圧を遅延部１９、２０の遅延時間という形で保持することが出来る。なお、コンパレータの代わりにアンプを用いた場合、閾値ＶＴＨはグランド電圧となる。

［調整部のタイミングチャート］
図４は調整部１４の調整動作をタイミングチャートで表したものである。信号ＣＳの論理が‘１’になり信号ＣＥの論理が‘０’になると調整部１４は調整動作を開始する。

クロック３１、３２はクロック３５に対する遅延を表している。遅延量は制御部２１から出力される信号３３、３４の論理値により決定する。信号３３の論理が‘１１１’、信号３４の論理が‘０００’の場合、図４のようにクロック３１の立下りのタイミングはクロック３２の立下りのタイミングに対して遅延する。この遅延により接点２２の電圧値はＶＣＭよりもＡ１高い値となる。

接点２２の電圧値が確定した後に、信号ＳＤの論理を‘０’に、信号Ｈの論理を‘１’にする。調整動作において、電圧ＶＩ、ＶＲとして電圧値ＶＣＭの電圧が入力されているため、接点２２の電圧はＶＣＭ＋Ａ１となる。

サンプルホールド回路４０がホールド動作を完了し、コンパレータ１３の入力電圧値が確定すると、ラッチ信号３６の論理が‘０’になり、コンパレータ１３の出力する判定信号３７がラッチされる。コンパレータ１３の製造誤差等に起因する２入力間の判定誤差値をＡとする。接点２２の電圧値ＶＣＭ＋Ａ１が基準電圧ＶＣＭに判定誤差値Ａを加算した値ＶＣＭ＋Ａよりも大きい場合、すなわちＡ１がＡ以上の場合、判定信号３７の論理は‘１’となる。これに対しＡ１がＡよりも小さい場合、判定信号３７の論理は‘０’となる。本実施例の場合Ａ１はＡよりも大きいため判定信号３７の論理は‘１’となり、制御部２１は信号３３として論理‘１１０’を出力し、信号３４として論理‘０００’を出力する。

図４において信号３３の論理が‘０００’、信号３４の論理が‘０１１’の場合、クロックＣＣの論理が‘１’になった場合の判定信号３７の論理が‘０’になる。これによりＶＣＭよりもＡ５低い電圧ＶＣＭ−Ａ５は、ＶＣＭ＋Ａよりも小さいと判定することが出来る。つまり判定誤差値Ａは−Ａ４よりも小さく、−Ａ５よりも大きな値であると判定することが出来る。判定信号３７の論理が‘０’になると信号ＣＥの論理は‘１’になり、遅延時間判定処理が終了する。制御部２１は信号ＣＳの論理が‘１’である限り、接点２２のホールド信号に電圧Ａ５を加算するための信号３３、３４を出力し続ける。遅延部１９、２０に設定する遅延時間をより細かく設定できるようにすれば、判定誤差値Ａをより正確に見つけることが可能となる。

図５はレベル判定装置１００の他の構成例のブロック図である。レベル判定装置１０１はサンプルホールド回路４１、調整部１４、コンパレータ１３を有する。図１のレベル判定装置１００と同一部材には同一番号を付し、その説明を省略する。また、図５の調整部１４は図１の調整部１４と同様に図４の通り動作するため、その説明を省略する。

サンプルホールド回路４１はスイッチ１０、１１、１７、１８、容量素子１２、ＭＯＳトランジスタ７０、７１を有する。サンプルホールド回路４１は、サンプルホールド回路４０に対し抵抗１５、１６をＭＯＳトランジスタ７０、７１に置き換えたものであり、同一番号を付した同一部材の説明は省略する。

ＭＯＳトランジスタ７０、７１にはそれぞれゲート電圧ＶＢＰ、ＶＢＮが印加されている。スイッチ１７、１８がオンすると、ＭＯＳトランジスタ７０、７１のドレイン−ソース間には同じ電流値の電流が流れるようにＭＯＳトランジスタ７０，７１のゲート幅等の物性値およびＭＯＳトランジスタ７０，７１のゲート電圧ＶＢＰ、ＶＢＮを調整する。電流値を同じにすることにより、抵抗１５、１６を用いたサンプルホールド回路４０と同様に、スイッチ１７、１８がオフするタイミングを調整することで接点２２の電圧値を調整することが出来る。

また、ＭＯＳトランジスタの場合、ゲート電圧ＶＢＰ、ＶＢＮに応じてドレイン−ソース間の電流値が変化する。このため半導体回路の実装において、ＭＯＳトランジスタに製造ばらつきが発生しても、製造後にゲート電圧ＶＢＰ、ＶＢＮを調整することによりＭＯＳトランジスタ７０，７１のドレイン−ソース間の電流値を等しくすることが出来る。

図６はレベル判定装置１００の他の構成例であるレベル判定装置１０２の構成をブロック図で表したものである。レベル判定装置１０２はサンプルホールド回路４２、調整部１４、コンパレータ１３を有する。図１のレベル判定装置１００と同一部材には同一番号を付し、その説明を省略する。

サンプルホールド回路４２はスイッチ１０、１１、１７、１８、１７１、１８１、容量素子１２、ＭＯＳトランジスタ７０、７１を有する。サンプルホールド回路４２はサンプルホールド回路４１に対し、スイッチ１７とＭＯＳトランジスタ７０との接続経路およびスイッチ１８とＭＯＳトランジスタ７１との接続経路を変更したものである。さらにサンプルホールド回路４２はスイッチ１７１、１８１を有する。スイッチ１７１は遅延クロック３１の位相反転クロック３１１に応じて動作する。スイッチ１８１はクロック３２の位相反転クロック３２１に応じて動作する。

スイッチ１７がオフの場合、ＭＯＳトランジスタ７０のゲート電圧ＶＢＰによりＭＯＳトランジスタ７０のソース−ドレイン間の電流は遮断されている。またスイッチ１８がオフの場合、ＭＯＳトランジスタ７１のゲート電圧ＶＢＮによりＭＯＳトランジスタ７１のソース−ドレイン間の電流は遮断されている。スイッチ１７がオンすると、スイッチ１７１はオフし、ＭＯＳトランジスタ７０のゲート電圧はＶＤＡになるため、ＭＯＳトランジスタ７０のソース−ドレイン間に電流が流れる。また、スイッチ１８がオンすると、スイッチ１８１はオフし、ＭＯＳトランジスタ７１のゲート電圧はＧＮＤになるため、ＭＯＳトランジスタ７１のソース−ドレイン間に電流が流れる。

ＭＯＳトランジスタ７０のゲート電圧がＶＤＡになった場合にＭＯＳトランジスタ７０のソース−ドレイン間に流れる電流値と、ＭＯＳトランジスタ７１のゲート電圧がＧＮＤになった場合にＭＯＳトランジスタ７１のソース−ドレイン間に流れる電流値が同じになるようにＭＯＳトランジスタ７０、７１の物性値を決定する。電流値を同じにすることにより、抵抗１５、１６を用いたサンプルホールド回路４０と同様に、スイッチ１７、１８がオフするタイミングを調整することで接点２２の電圧値を調整することが出来る。

［差動入力型レベル判定装置］
図７はコンパレータ１３の入力を差動入力とした場合の、コンパレータ１３のレベル判定誤差を補正するレベル判定装置１０３である。レベル判定装置１０３はコンパレータ１３、サンプルホールド回路４３ａ、４３ｂ、調整部１４ａを有する。

コンパレータ１３は２つの端子に入力される接点２２ａ、２２ｂの電圧の大小関係に応じて異なる論理レベルの電圧を出力する。コンパレータ１３は接点２２ａの電圧を非反転入力とし、接点２２ｂの電圧を反転入力とする。

サンプルホールド回路４３ａは入力された電圧ＶＩＰおよびＶＲＰをサンプル・ホールドし、接点２２ａにホールドした電圧を出力する。サンプルホールド回路４３ａはスイッチ１０ａ、１１ａ、１７ａ、１８ａ、容量素子１２ａ、抵抗１５ａ、１６ａを有する。容量素子１２ａは接点２２ａに接続されている。容量素子１２ａはまたスイッチ１０ａ、１１ａに接続されている。スイッチ１０ａの他方の端子には信号電圧ＶＩＰが印加される。スイッチ１１ａの他方の端子には電圧ＶＲＰが印加される。接点２２ａには抵抗１５ａ、１６ａが接続されている。抵抗１５ａにはスイッチ１７ａが接続されている。スイッチ１７ａには電圧ＶＤＡを供給する電圧源が接続されている。抵抗１６ａにはスイッチ１８ａが接続されている。スイッチ１８ａにはＧＮＤが接続されている。本実施形態において抵抗１５ａと抵抗１６ａの抵抗値は同一である。

サンプルホールド回路４３ｂは入力された電圧ＶＩＮおよびＶＲＮをサンプル・ホールドし、接点２２ｂにホールドした電圧を出力する。サンプルホールド回路４３ｂはスイッチ１０ｂ、１１ｂ、１７ｂ、１８ｂ、容量素子１２ｂ、抵抗１５ｂ、１６ｂを有する。容量素子１２ｂは接点２２ｂに接続されている。容量素子１２ｂはまたスイッチ１０ｂ、１１ｂに接続されている。スイッチ１０ｂの他方の端子には信号電圧ＶＩＮが印加される。スイッチ１１ｂの他方の端子には電圧ＶＲＮが印加される。接点２２ｂには抵抗１５ｂ、１６ｂが接続されている。抵抗１５ｂにはスイッチ１７ｂが接続されている。スイッチ１７ｂには電圧ＶＤＡを供給する電圧源が接続されている。抵抗１６ｂにはスイッチ１８ｂが接続されている。スイッチ１８ｂにはＧＮＤが接続されている。本実施形態において抵抗１５ｂと抵抗１６ｂの抵抗値は同一である。

図８はサンプルホールド回路４３ａ、４３ｂに入力される電圧の関係を示したものである。電圧ＶＣＭは電圧ＶＲＰ、ＶＲＮの中間電圧である。また電圧ＶＣＭは電圧ＶＩＰ、ＶＩＮの中間電圧でもある。電圧ＶＲＰは電圧ＶＩＰのレベル判定を行うための基準値となり、電圧ＶＲＮは電圧ＶＩＮのレベル判定を行うための基準値となる。電圧ＶＩＰ、ＶＩＮは差動伝送信号のペアであり、電圧ＶＣＭを基準にして対称の電圧波形となる。

図７の説明に戻る。調整部１４ａが調整動作をしていない場合のサンプルホールド回路４３ａの動作を以下に説明する。調整部１４ａが調整動作をしていない場合、スイッチ１７ａ、１８ａは同時にオンまたはオフする。本実施例において電圧ＶＤＡは電圧ＶＣＭの２倍である。抵抗１５ａ、１６ａの抵抗値は同じなので、スイッチ１７ａ、１８ａが同時にオンした場合、接点２２ａの電圧値はＶＤＡの１／２であるＶＣＭとなる。スイッチ１０ａ、１７ａ、１８ａをオンにし、スイッチ１１ａをオフとしてＶＩＰを容量素子１２ａにサンプリングする。このとき接点２２ａの電圧はＶＣＭとなっている。次にスイッチ１０ａ、１７ａ、１８ａをオフにし、スイッチ１１ａをオンすると、電荷保存則により接点２２ａの電圧は（−ＶＩＰ＋ＶＲＰ）＋ＶＣＭとなる。

調整部１４ｂが調整動作をしていない場合のサンプルホールド回路４３ｂの動作を以下に説明する。調整部１４ｂが調整動作をしていない場合、スイッチ１７ｂ、１８ｂは同時にオンまたはオフする。本実施例において電圧ＶＤＡは電圧ＶＣＭの２倍である。抵抗１５ｂ、１６ｂの抵抗値は同じなので、スイッチ１７ｂ、１８ｂが同時にオンした場合、接点２２ｂの電圧値はＶＤＡの１／２であるＶＣＭとなる。スイッチ１０ｂ、１７ｂ、１８ｂをオンにし、スイッチ１１ｂをオフとしてＶＩＮを容量素子１２ｂにサンプリングする。このとき接点２２ｂの電圧はＶＣＭとなっている。次にスイッチ１０ｂ、１７ｂ、１８ｂをオフにし、スイッチ１１ｂをオンすると、電荷保存則により接点２２ｂの電圧は（−ＶＩＮ＋ＶＲＮ）＋ＶＣＭとなる。

コンパレータ１３の２入力間の電位差は接点２２ａ、２２ｂのそれぞれの電圧の差分値に等しい。接点２２ａ、２２ｂのそれぞれの電圧の差分値は−（ＶＩＰ−ＶＩＮ）＋（ＶＲＰ−ＶＲＮ）である。（ＶＩＰ−ＶＩＮ）は入力差動信号の差動間の電圧値であり、（ＶＲＰ−ＶＲＮ）は入力差動信号をレベル判定するための基準差動信号の差動間の電圧値である。よってコンパレータ１３は、基準差動信号電圧（ＶＲＰ−ＶＲＮ）に対する入力差動信号電圧（ＶＩＰ−ＶＩＮ）の大小関係に応じた論理レベルの判定信号３７を出力する。

調整部１４ａは接点２２ａ、２２ｂに印加される電圧値にオフセットをかける。コンパレータ１３の出力する判定信号３７は、ラッチ信号３６がハイレベルの場合はハイレベルとなり、ラッチ信号３６がローレベルの場合はラッチされる。

調整部１４ａは遅延部１９ａ、２０ａ、１９ｂ、２０ｂ、制御部２１を有する。遅延部１９ａはスイッチ１７ａに、クロック３５を一定時間遅延させた遅延クロック３１ａを出力する。１９ｂはスイッチ１７ｂに、クロック３５を一定時間遅延させた遅延クロック３１ｂを出力する。遅延部１９ａ、１９ｂは信号３３に応じて遅延時間を設定する。遅延部２０ａはスイッチ１８ａに、クロック３５を一定時間遅延させたクロック３２ａを出力する。遅延部２０ｂはスイッチ１８ｂに、クロック３５を一定時間遅延させたクロック３２ｂを出力する。遅延部２０ａ、２０ｂは信号３４に応じて遅延時間を設定する。制御部２１は遅延部１９ａ、２０ａ、１９ｂ、２０ｂの遅延時間を設定する信号３３、３４を出力する。制御部２１についての詳細は後述する。

コンパレータ１３に誤差が無い場合、コンパレータ１３はＶＩＰとＶＲＰの大小関係を正確に判定することが出来る。例えば（ＶＩＰ−ＶＩＮ）が（ＶＲＰ−ＶＲＮ）以下であれば、コンパレータ１３の判定信号３７はローレベルとなる。しかし、コンパレータ１３に＋Ａの検知誤差がある場合、（ＶＩＰ−ＶＩＮ）が（ＶＲＰ−ＶＲＮ）以下であっても、Ａが（ＶＲＰ−ＶＲＮ）−（ＶＩＰ−ＶＩＮ）よりも大きければ、コンパレータ１３からはハイレベルの判定信号３７が出力される。すなわち、本来であればローレベルの判定信号３７を出力しなければならない場合に、コンパレータ１３はハイレベルの判定信号３７を出力する。（ＶＲＰ−ＶＲＮ）、（ＶＩＰ−ＶＩＮ）の大小関係に応じた正しい論理レベルをコンパレータ１３が出力しなければ、レベル判定装置１０３は正しいレベル判定動作を行うことが出来ない。

接点２２ａ、２２ｂ間に−Ａのバイアス電圧を発生させることができれば、コンパレータ１３に内在する＋Ａの検知誤差をキャンセルすることができる。接点２２ａ、２２ｂ間にバイアス電圧を発生させる方法を以下に説明する。なお調整動作時においてＶＩＰ＝ＶＲＰ＝ＶＩＮ＝ＶＲＮ＝ＶＣＭとする。この場合スイッチ１７ａ、１８ａ、１７ｂ、１８ｂを同時にオフすると、接点２２ａ、２２ｂの電圧値はＶＣＭとなる。なお、調整動作時においてスイッチ１０ａ、１１ａ、１０ｂ、１１ｂをすべてオフにしても良い。

スイッチ１７ａをスイッチ１８ａよりも遅くオフすると、接点２２ａの電圧値はＶＤＡに引っ張られてＶＣＭよりも高くなる。接点２２ａの電圧値がＶＣＭに対してどのくらい高くなるかは、スイッチ１７ａに対してスイッチ１８ａをどのくらい遅くオフするかに応じて変わる。同様に、スイッチ１８ｂをスイッチ１７ｂよりも遅くオフすると、接点２２ｂの電圧値はＶＤＡに引っ張られてＶＣＭよりも低くなる。接点２２ｂの電圧値がＶＣＭに対してどのくらい低くなるかは、スイッチ１８ｂに対してスイッチ１７ｂをどのくらい遅くオフするかに応じて変わる。

制御部２１は判定信号３７の論理レベルに応じて遅延部１９ａ、２０ａ、１９ｂ、２０ｂに設定するクロックの遅延時間を変える。制御部２１はまず遅延部１９ａ、２０ｂの遅延時間を設定可能な最大値ＴＭＡＸとし、遅延部２０ａ、１９ｂの遅延時間をゼロとする。この場合スイッチ１７ａ、１８ｂはスイッチ１８ａ、１７ｂよりもＴＭＡＸ遅くオフする。これにより接点２２ａには調整部１４が設定可能な最大のバイアス電圧Ａ１１／２が設定され、接点２２ｂには調整部１４が設定可能な最小のバイアス電圧−Ａ１１／２が設定される。このときコンパレータ１３の２入力間の電位差はＡ１１となる。

遅延部１９ａ、２０ａ、１９ｂ、２０ｂに設定する遅延時間を変化させ、コンパレータ１３の出力する判定信号３７の論理レベル変化を監視することにより、コンパレータ１３の２入力間の電位差とコンパレータ１３に内在する判定誤差値Ａとの大小関係を検知することができる。判定信号３７の論理レベルが変化したときに遅延部１９ａ、２０ａ、１９ｂ、２０ｂに設定した遅延時間を保持することにより、コンパレータ１３の製造ばらつきによるレベル判定誤差を補正するレベル判定装置を提供することができる。

［調整部のタイミングチャート］
図９は調整部１４ａの調整動作をタイミングチャートで表したものである。調停部１４ａの調停動作は調停部１４の調停動作と基本的に同じであり、図４と同一の符号を付した波形についてはその説明を省略する。

図４のタイミングチャートと異なるのは、図４における接点２２の波形を接点２２ａ、２２ｂの波形に置き換えている点である。図９において、クロック３５に対するクロック３１ａとクロック３２ｂの遅延量が同じになり、クロック３５に対するクロック３２ａとクロック３１ｂの遅延量が同じになるため、２つのクロック波形をそれぞれ１つにまとめて図示する。遅延量は制御部２１から出力される信号３３、３４の論理値により決定する。信号３３の論理が‘１１１’、信号３４の論理が‘０００’の場合、クロック３１ａ、３２ｂの立下りのタイミングはクロック３２ａ、３１ｂの立下りのタイミングに対して図９のように遅延する。この遅延により接点２２ａの電圧値はＶＣＭよりもＡ１１／２高い値となり、接点２２ｂの電圧値はＶＣＭよりもＡ１１／２低い値となる。この結果、コンパレータ１３の２入力間の電位差はＡ１１となる。

サンプルホールド回路４０がホールド動作を完了し、コンパレータ１３の入力電圧値が確定すると、ラッチ信号３６の論理が‘０’になり、コンパレータ１３の出力する判定信号３７がラッチされる。コンパレータ１３の製造誤差等に起因する２入力間の判定誤差値をＡとする。Ａ１１がＡ以上の場合、判定信号３７の論理は‘１’となる。これに対しＡ１１がＡよりも小さい場合、判定信号３７の論理は‘０’となる。本実施例の場合Ａ１１はＡ以上の値であるため判定信号３７の論理は‘１’となり、制御部２１は信号３３として論理‘１１０’を出力し、信号３４として論理‘０００’を出力する。

図９において信号３３の論理が‘０００’、信号３４の論理が‘０１１’の場合、クロックＣＣの論理が‘１’になった場合の判定信号３７の論理が‘０’になる。判定誤差値Ａは−Ａ１４よりも小さく、−Ａ１５よりも大きな値であると判定することが出来る。判定信号３７の論理が‘０’になると信号ＣＥの論理は‘１’になり、遅延時間判定処理が終了する。制御部２１は信号ＣＳの論理が‘１’である限り、接点２２のホールド信号に電圧Ａ１５を加算するための信号３３、３４を出力し続ける。遅延部１９、２０に設定する遅延時間をより細かく設定できるようにすれば、判定誤差値Ａをより正確に見つけることが可能となる。

１３ コンパレータ
１４ 調整部
１９、２０、１９１、１９２ 遅延部
２１ 制御部
３５ クロック
４０、４１、４２、４３ａ、４３ｂ サンプルホールド回路
１００、１０１、１０２、１０３ レベル判定装置

Claims (5)

1. サンプルホールド回路と、基準電圧と該サンプルホールド回路から出力される出力電圧とを比較するコンパレータとを有するレベル判定装置のレベル判定方法であって、
   該サンプルホールド回路の該出力電圧を該基準電圧に向かってあらかじめ決められた変化率で、第一時間変化させる出力ステップと、
   該第一時間を変化させながら、該第一時間経過後の該出力電圧と該基準電圧との比較結果に応じた論理レベルを有する判定信号を該コンパレータに出力させ該判定信号の該論理レベルを検出する判定ステップと、
   該論理レベルが変化した場合に該第一時間を固定する調整ステップと、
   該サンプルホールド回路に入力信号の電圧をサンプルさせ、該入力信号の電圧と該第一時間経過後の該出力電圧に応じたアナログ信号電圧を出力させ、該コンパレータに該基準電圧と該アナログ信号電圧とを比較させる比較ステップと
   を有するレベル判定方法。
2. 該サンプルホールド回路は、該入力信号を一方の電極で受ける容量素子と、該容量素子の他方の電極と第一電圧源との間に接続された第一スイッチと、該容量素子の他方の電極と第二電圧源との間に接続された第二スイッチとを有し、該出力ステップにおいて、該サンプルホールド回路は該容量素子の他方の電極の電圧を出力電圧として出力し、該第一スイッチがオフするタイミングと該第二スイッチがオフするタイミングとの時間差によって該第一時間が設定されることを特徴とする、請求項１に記載のレベル判定方法。
3. 基準電圧と第一電圧または第二電圧との比較結果に応じた論理レベルを有する判定信号を出力するコンパレータと、
   調整時には該第一電圧を出力し、入力信号のサンプル時には、該入力信号の電圧と該第一電圧に応じた該第二電圧を出力するサンプルホールド回路と、
   該第一電圧を該基準電圧に向かってあらかじめ決められた変化率で第一時間変化させ、該第一時間を変化させながら該第一時間経過後の該第一電圧と該基準電圧を比較し、該判定信号の該論理レベルが変化した場合に該第一時間を固定する調整部と
   を有するレベル判定装置。
4. 該サンプルホールド回路は、容量素子と、該容量素子の一方の電極と第一電圧源との間に接続された第一スイッチと、該容量素子の一方の電極と第二電圧源との間に接続された第二スイッチと、該入力信号を入力する入力部と該容量素子の他方の電極との間に接続された第三スイッチとを有し、
   該調整部は、第一遅延時間遅延させたクロックを該第一スイッチに送る第一遅延部と、第二遅延時間遅延させた該クロックを該第二スイッチに送る第二遅延部と、差分が該第一時間となるように該第一遅延時間と該第二遅延時間とを設定し、該調整時には該第三スイッチをオフし該サンプル時には該第三スイッチをオンオフする制御部とを有する、請求項３に記載のレベル判定装置。
5. 基準電圧と第一電圧または第二電圧との差分に応じた検出電圧を出力するアンプと、
   調整時には該第一電圧を出力し、入力信号のサンプル時には、該入力信号の電圧と該第一電圧に応じた該第二電圧を出力するサンプルホールド回路と、
   該第一電圧を該基準電圧に向かってあらかじめ決められた変化率で第一時間変化させ、該第一時間を変化させながら該第一時間経過後の該検出電圧に応じて該第一時間を固定するか否かを判断する調整部と
   を有する増幅装置。