JP5222867B2 - 半導体装置の製造方法 - Google Patents
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Description
図1は、本発明の第1の実施形態に係る半導体装置の概略構成を示している。図1は、電子機能素子や、光機能素子及びスピン機能素子を1つのシリコン基板上の1つの層上に、モノリシックに形成する場合を示している。
図3〜図14は、SiGe層を絶縁膜上に形成する方法を示している。図3(a)〜図7(a)、図9(a)〜図12(a)及び図14(a)は上面図であり、図3(b)〜図7(b)、図9(b)〜図12(b)及び図14(b)は図3(a)〜図7(a)、図9(a)〜図12及び図14(a)の第2の方向に沿った断面図であり、図11(c)は図11(a)の第1の方向に沿った断面図である。また、図8は、SiGe層19形成時の熱処理条件とSiGe層19内のSiの濃度との関係を示した図である。そして、図13(a)、(b)及び(c)は、図8(a)の第1の方向に沿った断面図である。
次に、上述の図6で説明した細線構造を用いて、SiGe層19を大面積化する方法を説明する。なお、図3〜図6までの製造方法は、上述した製造方法と同様である。
次に、上述で説明した細線構造を用いて、SiGe層19を大面積化する方法を説明する。なお、図3〜図8までの製造方法は、上述した製造方法と同様である。ただし、その細線の厚さ、幅、間隔をそれぞれ、例えば、200nm、100nm、50nmとする。
11…CMOSトランジスタ
13…絶縁膜
14…ユニバーサルバッファ層
14a、14b、14c…SiGe層
18…半導体層
19…SiGe層
19a、19b、19c…SiGe層
20…半導体層
21…SiGe層
21a、21b、21c…SiGe層
30…キャップ層
Claims (10)
- シリコン基板上に絶縁膜を形成する工程と、
前記絶縁膜に開口部を設け、前記シリコン基板の一部を露出させる工程と、
前記露出したシリコン基板及び前記絶縁膜上にGeを含むアモルファスの第1の半導体層を形成する工程と、
前記第1の半導体層を前記シリコン基板の基板平面に平行な第1の方向に延伸した構造に加工する工程と、
前記第1の方向に延伸した第1の半導体層に熱処理を加えて、前記開口部から離れるにしたがってSiの濃度が減少する第1のSi1-xGex(0≦x≦1)層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1の半導体層を第1の方向に延伸した構造に加工した後、前記第1の半導体層上及び隣接する前記第1の半導体層間にGeを含むアモルファスの第2の半導体層を形成する工程を更に含み、
前記第1のSi1-xGex(0≦x≦1)層を形成する際に前記第2の半導体層に熱処理を加えることで、前記開口部から離れるにしたがってSiの濃度が減少する第2のSi1-xGex(0≦x≦1)層をさらに形成することを特徴とする請求項1記載の半導体装置の製造方法。 - 前記第1のSi1-xGex(0≦x≦1)層に熱処理を行い、前記第1のSi1-xGex(0≦x≦1)層を流動させ、隣接する第1のSi1-xGex(0≦x≦1)層を結合させる工程を更に含むことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1のSi1-xGex(0≦x≦1)層を二つ以上の領域に分離する工程を更に含むことを特徴とする請求項1記載の半導体装置の製造方法。
- 前記第1及び第2のSi1-xGex(0≦x≦1)層を二つ以上の領域に分離する工程を更に含むことを特徴とする請求項2記載の半導体装置の製造方法。
- 前記結合された第1のSi1-xGex(0≦x≦1)層を二つ以上の領域に分離する工程を更に含むことを特徴とする請求項3記載の半導体装置の製造方法。
- 前記半導体層または前記他の半導体層のSi及びGeの混晶率に応じて分離を行うことを特徴とする請求項4乃至6のいずれか一項に記載の半導体装置の製造方法。
- 前記分離された領域上に、前記各領域の格子定数に整合する格子定数を有する材料層を形成することを特徴とする請求項4乃至6のいずれか一項に記載の半導体装置の製造方法。
- 前記材料層は、光機能及びスピン機能の少なくとも一つ含む材料であることを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記材料層は、歪シリコン、SiGe、GaAs、FeSi2及びFe3Siの少なくとも1つを含むことを特徴とする請求項9に記載の半導体装置の製造方法。
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