JP5221166B2 - ＺｎＯ系半導体素子とその製造方法及び光半導体素子 - Google Patents

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Description

本発明は、ＺｎＯ系半導体素子とその製造方法及び光半導体素子に関する。
酸化亜鉛（ＺｎＯ）は、室温で３．３７ｅＶのバンドギャップエネルギーを持つ直接遷移型の半導体で、励起子の束縛エネルギーが６０ｍｅＶと他の半導体に比べて大きく、また原材料が安価であるとともに、環境や人体に悪影響が少ないという特徴を有する。そのため、ＺｎＯを用いた高効率かつ低消費電力である半導体発光素子の実現が期待されている。
ところが、ＺｎＯ系半導体発光素子は、素子表面への水分吸着に起因する電気的特性や発光特性等の悪化が顕著であることが知られている。そこで素子表面への水分吸着を防ぎ、安定した素子特性を得て、素子寿命を向上させる技術は産業上極めて重要なものである。
特許文献１は、ＺｎＯ系半導体発光素子において、水分の吸着による導電性還元物を通じて素子表面に無効電流が流れる問題や、発光に伴う素子温度上昇、高密度光エネルギーの曝露による欠陥増殖の問題を抑制するために、素子表面を、２種以上の異なる絶縁性有機化合物（例えばポリカーボネートとポリイミド）を積層した多層保護膜で覆う技術を開示する。また、このような多層保護膜と素子との間に、無機保護膜（例えばＳｉＯ２膜）を形成し密着性を向上させる技術を開示する。
特許文献２は、特許文献１と同様な問題を抑制するため、還元雰囲気からの保護効果を有する保護膜として、金属酸化物または窒化物を用いる技術を開示する。また、さらに絶縁性の有機保護膜を最表面に配置すると良いとしている。
特開２００４−２４７６５４号公報 特開２００４−２６６０５７号公報
ＺｎＯ系半導体素子の耐湿性を向上させる種々の技術が望まれる。
本発明の一目的は、耐湿性の向上が図られた新規なＺｎＯ系半導体素子、その製造方法、及び光半導体素子を提供することである。
本発明の一観点によれば、第１の導電型を有するＺｎＯ系半導体からなる第１の半導体層、及び、前記第１の半導体層の上方に形成され、該第１の半導体層とｐｎ接合を形成し、前記第１の導電型と反対の第２の導電型を有するＺｎＯ系半導体からなる第２の半導体層を含む積層構造と、前記積層構造の前記ｐｎ接合が露出する表面を覆い、Ｚｎ、Ｓｉ、及びＯの化合物を含むＺｎ−Ｓｉ−Ｏ層とを有し、前記Ｚｎ−Ｓｉ−Ｏ層の厚さは、２ｎｍ〜２０ｎｍの範囲であり、さらに、前記Ｚｎ−Ｓｉ−Ｏ層の上に形成されたＳｉＯ ２ 層を有するＺｎＯ系半導体素子が提供される。
本発明の他の観点によれば、（ａ）第１の導電型を有するＺｎＯ系半導体からなる第１の半導体層、及び、前記第１の半導体層の上方に形成され、該第１の半導体層とｐｎ接合を形成し、前記第１の導電型と反対の第２の導電型を有するＺｎＯ系半導体からなる第２の半導体層を含むＺｎＯ系半導体ウエハを準備する工程と、（ｂ）前記ＺｎＯ系半導体ウエハに、前記ｐｎ接合を横切る深さの溝を形成する工程と、（ｃ）前記溝の側面に露出した前記ｐｎ接合を覆い、Ｚｎ、Ｓｉ、及びＯの化合物を含むＺｎ−Ｓｉ−Ｏ層を形成する工程とを有し、前記工程（ｃ）は、前記溝の側面上にＳｉＯ ２ を、下地のＺｎＯ系半導体と反応して前記Ｚｎ−Ｓｉ−Ｏ層が生成するように堆積させるＺｎＯ系半導体素子の製造方法が提供される。
Ｚｎ−Ｓｉ−Ｏ層の防水性により、ＺｎＯ系半導体素子の耐湿性向上が図られる。
まず、図１を参照して、ＺｎＯ系半導体発光素子を製作するにあたり用いたＺｎＯ系半導体ウエハ（以下単にウエハと呼ぶこともある）について説明する。図１は、ＺｎＯ系半導体ウエハの概略断面図である。
基板１としてｎ型導電性で厚さ４００μｍのＺｎＯ単結晶基板を用意し、基板１上に、基板１側から、厚さ１０ｎｍのＺｎＯ層からなる緩衝層２、厚さ３００ｎｍのＺｎＯ層からなるｎ型コンタクト層３ａ、厚さ５０ｎｍのＭｇＺｎＯ層からなるｎ型クラッド層３ｂ、不純物を添加しないＭｇＺｎＯ／ＺｎＯを厚さ２．５ｎｍ／７ｎｍで３ペア積層した多重量子井戸（ＭＱＷ）構造の発光層４、ｐ型不純物を添加した厚さ１００ｎｍのＭｇＺｎＯ層からなるｐ型クラッド層５ｂ、ｐ型不純物を添加した厚さ１０ｎｍのＺｎＯ層からなるｐ型コンタクト層５ａを積層して、ＺｎＯ系半導体ウエハを形成した。
ｎ型コンタクト層３ａ、ｎ型クラッド層３ｂ、発光層４、ｐ型クラッド層５ｂ、ｐ型コンタクト層５ａのそれぞれは、６００℃〜８５０℃の高温で結晶成長させ、緩衝層２はそれよりも低温（例えば３００℃）で結晶成長させている。なお、緩衝層２、ｎ型コンタクト層３ａ、ｎ型クラッド層３ｂは、特にＧａ等のｎ型不純物をドープせずともｎ型の導電型を得ることができる。ｐ型不純物としてはＮが用いられる。
ｎ型コンタクト層３ａと型クラッド層３ｂとをまとめてｎ型ＺｎＯ系半導体層３と呼び、ｐ型クラッド層５ｂとｐ型コンタクト層５ａとをまとめてｐ型ＺｎＯ系半導体層５と呼ぶこととする。ＺｎＯ系半導体は、少なくともＺｎ及びＯの両方を含む。クラッド層は、発光層からのキャリアの漏れを防ぐために設けられる。なお、クラッド層を省いた構成とすることもできる。
発光素子等の半導体素子に適用可能な半導体ウエハの積層構造は多様に存在するが、最低限必要な機能層は、ｐｎ接合を形成するｐ型層及びｎ型層の２層である。ただし、発光素子として用いられる場合、ｐ型層とｎ型層との間に発光層が挿入された構成が一般的である。ここでは代表的な例として、ｐ型層とｎ型層とが発光層を介して接合する構成を挙げている。また、発光層の例として、ＭＱＷ構造を挙げている。以下、ｎ型ＺｎＯ系半導体層３、発光層４、ｐ型ＺｎＯ系半導体層５の積層構造を、動作層と呼ぶこともある。
今回用意したＺｎＯ系半導体ウエハは、ラジオ周波数（ＲＦ）プラズマガンにより酸素ラジカルを供給できるラジカルソース分子線エピタキシ（ＲＳ−ＭＢＥ）装置にて作製した。なお、ＺｎＯ系半導体ウエハは、他の方法で作製することもでき、例えば、有機金属気相エピタキシ（ＭＯＶＰＥ）や、有機金属分子線エピタキシ（ＭＯ−ＭＢＥ）や、気相エピタキシ（ＶＰＥ）、パルスレーザでポジション（ＰＬＤ）等の方法を用いることができる。
なお、基板１はＺｎＯ基板に限定されない。ＺｎＯ系半導体発光素子に必要な各層を成長でき、導電性を有する単結晶基板であれば、例えば、ＧａＮ基板、ＳｉＣ基板、Ｓｉ基板等を用いることもできる。このような導電性基板であれば、例えばｎ側電極を基板上に形成できる。また、非導電性のサファイア基板や、サファイア基板上にＧａＮ層を配したＧａＮテンプレート基板等であっても、動作層に直接接する電極を持つ素子構造とすれば用いることができる。
次に、図２（Ａ）及び図２（Ｂ）を参照して、本発明の第１の実施例によるＺｎＯ系半導体発光素子について説明する。上述のような積層構造が形成されたＺｎＯ系半導体ウエハを準備する。ウエハ上に多数個の発光素子を同時に形成し、個々の発光素子に分離する。１つの発光素子を代表として図示し作製工程を説明する。図２（Ａ）は第１の実施例の発光素子の概略平面図であり、図２（Ｂ）は図２（Ａ）の１点鎖線ＡＡ’に沿った発光素子の概略断面図である。
まず、フォトリソグラフィーにより、ｐ型ＺｎＯ系半導体層５の上に、正方形のｐ側電極１１の形状で開口したレジストマスクを形成する。次に、電子ビーム（ＥＢ）蒸着にて、Ｎｉを厚さ０．３ｎｍ〜１０ｎｍ積層し、さらにＡｕを厚さ５ｎｍ〜２０ｎｍ積層して、ｐ型ＺｎＯ系半導体層５上にｐ側電極１１を形成する。その後、リフトオフ法によりマスク開口部以外の電極材料を除去する。
なお、複数材料（例えばＮｉ、Ａｕ）がＺｎＯ系半導体ウエハ側から積層された構造を、ＺｎＯ半導体ウエハ側の材料ほど左側に配置して、Ｎｉ／Ａｕ等と記載することとする。
なお、Ｎｉ／Ａｕ積層構造のｐ側電極１１の他の形成方法として、まずｐ型ＺｎＯ系半導体層５の全面上に、ＥＢ蒸着にてＮｉ／Ａｕを厚さ０．３ｎｍ〜１０ｎｍ／５ｎｍ〜２０ｎｍ積層し、次にフォトリソグラフィーでｐ側電極１１上のみにレジストマスクを形成し、ｐ側電極１１となる領域以外の、露出したＮｉ／Ａｕ層を、王水を用いたウエットエッチングで除去し、最後にレジストマスクを除去する方法を用いてもよい。なお、王水によるエッチング時に、下地のｐ型ＺｎＯ系半導体層５が一部エッチングされても問題はない。
形成したｐ側電極１１を、ラピッドサーマルアニーラー（ＲＴＡ）にて、酸素を加えた不活性ガス中で５００℃、３０秒熱処理し、合金化及びＮｉ／Ａｕ層の酸化透明化を行った。合金化の際の不活性ガス（窒素、アルゴン等）に酸素を加えることで、Ｎｉ／Ａｕ層が酸化されて透光性となる（Ａｕ−Ｎｉ−Ｏ透光性電極）。また、ｐ側電極１１とｐ型ＺｎＯ系半導体層５との密着性も向上する。
合金化に際し、Ａｕがｐ側電極１１表面からｐ型ＺｎＯ系半導体層５側に移動し、ｐ側電極１１表面がニッケル酸化物化する（Ａｕの表面存在率が低下する）。この現象により、後の防水性保護層形成工程で、ｐ側電極１１と保護層２２との密着性が向上する。
次に、フォトリソグラフィーにより、ｐ側電極１１の上に、ｐ側電極パッド１２の形状で開口したレジストマスクを形成する。ＥＢ蒸着で、Ｎｉ／Ｐｔ／Ａｕを、１ｎｍ〜１０ｎｍ／１００ｎｍ／１０００ｎｍの厚みで積層して、ｐ側電極１１上にｐ側電極パッド１２を形成する。その後、リフトオフ法にてマスク開口部以外の蒸着材料を除去する。なお、ｐ側電極パッド１２は、その他例えば、Ｎｉ／Ａｕを１００ｎｍ／１０００ｎｍ積層した構造としてもよい。
次に、フォトリソグラフィーにより、ｐ側電極パッド１２及びｐ側電極１１を覆ってｐ型ＺｎＯ系半導体層５の上に、輪郭溝２３の形状で開口したレジストマスクを形成する。輪郭溝２３は、個々の発光素子を分離する境界を定める。
次に、ウエットエッチングにより、開口部のｐ型ＺｎＯ系半導体層５及び発光層４、さらにｎ型ＺｎＯ系半導体層３の一部を取り除き、底面にｎ型ＺｎＯ系半導体層３が露出する深さの（ｐ型ＺｎＯ系半導体層５とｎ型ＺｎＯ系半導体層３との（発光層４を介した）接合を横切る深さの）輪郭溝２３を形成する。なお、エッチャントとしては、例えば硝酸、塩酸、酢酸（濃度は概ね１〜２ｍｏｌ／リットル程度）を用いることができる。次いで、レジストマスクを洗浄除去する。
用意したＺｎＯ系半導体ウエハでは、ｐ型ＺｎＯ系半導体層５及び発光層４の厚みの合計が１４０ｎｍであり、ｎ型ＺｎＯ系半導体層３の厚みが３５０ｎｍ（ｎ型コンタクト層３００ｎｍ、ｎ型クラッド層５０ｎｍ）であったので、底にｎ型ＺｎＯ系半導体層３が露出する輪郭溝２３の深さは２４０ｎｍとした。なお、用いるＺｎＯ系半導体ウエハの積層構造に応じて、輪郭溝の深さは適宜定めればよい。
次に、保護層２２を形成する。保護層２２形成に先立って、ウエハ表面に吸着している水分を除去する脱水処理を行う。例えば１５０℃で１０分のベーキングを行う。ベーキング前に、アセトンやイソプロピルアルコール等の吸水性の高い有機溶剤で洗浄することも効果的である。ベーキング後、表面に水分が再付着しないように、ウエハを素早くスパッタリング装置にセットする。
まず、ｐ側電極パッド１２、ｐ側電極１１、ｐ型ＺｎＯ系半導体層５上面、及び輪郭溝２３の内面を覆って、スパッタリングでＳｉＯ２を例えば厚さ２ｎｍ〜６ｎｍ堆積して、第１層目の保護層２０を形成する。第１層目のスパッタリングの条件は、例えば、出力１５００Ｗ、酸素２０ｓｃｃｍ、圧力０．４Ｐａ、ステージ温度３００℃とする。
第１層目の保護層２０成膜後、ウエハをＲＴＡ装置に移し、例えば、酸素雰囲気にて５００℃で６０秒のアニールを行う。
次に、ウエハを再びスパッタリング装置にセットし、第１層目の保護層２０を覆って、スパッタリングでＳｉＯ２を例えば厚さ１００ｎｍ程度堆積し、第２層目の保護層２１を成膜する。第２層目のスパッタリングの条件は、例えば、出力８００Ｗ、酸素４０ｓｃｃｍ、圧力０．８Ｐａ、ステージ温度２５０℃とする。保護層２２が、第１及び第２の保護層２０、２１の積層で構成される。
なお、酸化ニッケルを含むｐ側電極１１と、保護層２２に含まれる酸化シリコンとはなじみがよく、ｐ側電極１１と保護層２２との良好な接着性が得られる。特に、第１層目の保護層２０形成後のアニールで、若干の焼結により密着性が向上する。
第１層目のＳｉＯ２のスパッタリングは、下地にＺｎＯが露出する部分でＺｎＯとＳｉＯ２とが反応し、Ｚｎ、Ｓｉ、及びＯの化合物、特にＺｎ２ＳｉＯ４を含むＺｎ−Ｓｉ−Ｏ層２０ａが生成することを狙って、第２層目のＳｉＯ２のスパッタリングよりも高出力、高温で行われる。Ｚｎ２ＳｉＯ４は、絶縁性及び防水性が高い。
特に、ｐｎ接合が露出する表面（ここでは輪郭溝２３の側面）が、防水性の高いＺｎ−Ｓｉ−Ｏ層２０ａに覆われることにより、水分付着に伴うｐｎ接合の短絡（ダイオード特性不良）が抑制される。
第１層目のＳｉＯ２層の成膜温度は、３５０℃以下の範囲とすることが好ましい。また、第１層目の保護層２０は、厚すぎないことが好ましく、厚さは２ｎｍ〜２０ｎｍ（より好ましくは２ｎｍ〜６ｎｍ）の範囲とするのが良い。第１層目の保護層２０は、厚すぎると良好な防水性が得られなくなることがわかっている。この原因は不明だが、例えば、厚すぎるとＺｎ−Ｓｉ−Ｏ組成が得られない可能性や、Ｚｎ−Ｓｉ−Ｏ膜に歪みが生じてクラックが入る可能性等が考えられる。
第１層目のＳｉＯ２のスパッタリングに続くアニールは、このスパッタリングで乱された結晶表面の結晶性を回復させる。なお、第１層目の保護層２０が薄いと、アニール時間を短くできる利点もある。アニール時間を短くできると、熱による電極材料拡散が抑えられて電極性能低下が抑制され、動作層内の不純物拡散や結晶材料の相互拡散が抑えられて発光性能低下が抑制される。なお、アニール温度は、電極性能や発光素子性能の低下を抑えるため、５００℃以下とすることが好ましい。また、アニール時間は、例えば６０秒〜１２０秒の範囲とすることが好ましい。
第１層目の保護層は非常に薄いため、後の素子分離工程や発光ダイオード（ＬＥＤ）ランプ化工程で損傷を受けやすい。そこでその上に第２層目のＳｉＯ２保護層を形成する。この保護層の厚みは、Ｚｎ−Ｓｉ−Ｏ層が保護されればよいので特に制限はないが、素子に与える応力を抑え、発光素子から放出される光の透過量を確保するために、３０ｎｍ〜３００ｎｍ程度が適当である。なお、必要に応じてさらに厚くすることもできる。第２層目のＳｉＯ２のスパッタリングは、第１層目のＳｉＯ２のスパッタリングよりも低出力、低温で行うことができる。
なお、用いるスパッタリング装置の性能により、第１層目、第２層目の成膜条件は異なり得る。なお、ロードロック室でステージ温度が５００℃程度まで加熱可能であれば、ＲＴＡ装置の代わりにスパッタリング装置内でアニールを施しても構わない。
なお、特許３４５３８５７号公報は、ＺｎＯを用いたバリスタ素子を開示し、水分及びめっき流れがバリスタセラミックス素子内部に侵入してＺｎＯバリスタ特性を劣化させる問題を、素子表面にＺｎ２ＳｉＯ４層を形成することにより改善している。Ｚｎ２ＳｉＯ４層は、ＺｎＯを用いたバリスタ素子表面をＳｉＯ２で覆い、空気中あるいは酸素雰囲気中７５０℃〜９５０℃で５分〜１０時間の焼成処理を行って生成させている（同公報段落［００１２］参照）。
特許３４５３８５７号公報では、７５０℃〜９５０℃という高温での焼成を行ってＺｎＯとＳｉＯ２とを反応させている。しかし、このような高温での焼成は、発光素子等のＺｎＯ系半導体素子の作製に用いることはできない。
本願発明者らは、上述のように、このような高温での焼成を行わずに、ＳｉＯ２を、下地のＺｎＯと反応してＺｎ−Ｓｉ−Ｏ層が形成するように堆積させる方法を見出した。
次に、フォトリソグラフィーにより、ｐ側電極パッド１２の上面及び輪郭溝２３の底に開口したレジストマスクを形成する。次に、ウエットエッチングにより、開口部の保護層２２をエッチングして取り除き、ｐ側電極パッド１２の上面及び輪郭溝２３の底を露出させる。次いで、レジストマスクを洗浄除去する。輪郭溝２３の底の保護層２２を除いておくことにより、後の素子分離工程でのスクライブ・ブレーキングの際の、保護層２２の剥離やクラック等のダメージを抑えることができる。
次に、ウエハの動作層側を保護基板に貼り付け、それを研削盤にセットし、元の厚さ４００μｍの基板１を厚さ１７０μｍまで研削した。続けて研磨装置にて研削面が鏡面になるまで研磨材の番手を徐々に下げて（粒径を小さくして）磨き、厚さ約１５０μｍに仕上げた。薄くすることにより、基板１の抵抗が低減される。
次に、フォトリソグラフィーにより、ＺｎＯ系半導体ウエハの基板１の裏面上に、ｎ側電極１０の形状で開口したレジストマスクを形成する。ＥＢ蒸着でＴｉ／Ａｕを１０ｎｍ〜１００ｎｍ／３００ｎｍ〜１０００ｎｍの厚みで積層して、基板１の裏面上にｎ側電極１０を形成する。その後、リフトオフ法にてマスク開口部以外の蒸着材料を除去する。
なお、ｎ側電極１０の構造はＴｉ／Ａｕの代わりに、Ｍｏ／Ａｌ、Ｍｏ／Ａｇ、Ｃｒ／Ａｌ、Ｃｒ／Ａｇとしてもよい。なお、２層目のＡｌ、Ａｇの代わりにＲｈ、Ｐｔ等を用いてもよい。
次に、基板１の裏面が露出している領域（隣り合う素子のｎ側電極１０に挟まれた領域）に、スクライブ溝を形成する。スクライブ溝形成後、ブレーキング装置のナイフエッジを、輪郭溝２３の底のｎ型ＺｎＯ系半導体層３が露出した部分に押し当て、個々の発光素子に分離する。
個々に分離した発光素子は、フレーム、ステム、配線基板、ヒートシンク等に銀ペースト、樹脂等による接着、または半田溶着、バンプを用いた超音波接合、共晶接続部材を用いた熱圧着等で接着する。その後、電極パッドとリード電極との間を金ワイヤ等で接続し、蛍光体分散樹脂を充填し、最後に樹脂封止、または缶パッケージを施してＬＥＤランプが作製される。
図３は、ＬＥＤランプの構造の一例を示す概略断面図である。発光素子３２は、ｎ側電極がフレーム３０のホーン（素子側方に出射した光を上方へ反射する傾斜側面を有する）上に例えば銀ペースト３１により接着されてダイボンディングされ、ｐ側電極パッドが、金ワイヤ３４でピン３６へワイヤーボンディングされる。さらに、蛍光体分散樹脂３３が、発光素子３２を覆ってポッティングされ、最後に樹脂モールド３５が形成される。
次に、第１〜第３の比較例のＺｎＯ系半導体発光素子について説明する。第１〜第３の比較例は、保護層の作製工程が第１の実施例と異なる。他の構成は第１の実施例と同様である。
まず、図４（Ａ）及び図４（Ｂ）を参照して、第１の比較例について説明する。第１の比較例は、第１の実施例から第１層目のＳｉＯ２層成膜工程とそれに続くアニール工程とを省き、第２層目の成膜条件で１層のＳｉＯ２層のみを成膜して保護層４１としたものである。
次に、第２及び第３の比較例について説明する。第２の比較例は、ＳｉＯ２の代わりにＡｌ２Ｏ３を、第１の実施例と同様な条件で２層堆積した保護層を形成する。第３の比較例は、ＳｉＯ２の代わりにＡｌ２Ｏ３を、第１の比較例と同様な条件で１層のみ堆積した保護層を形成する。すなわち、第２の比較例は、１層目のＡｌ２Ｏ３を、出力１５００Ｗ、酸素２０ｓｃｃｍ、圧力０．４Ｐａ、ステージ温度３００℃でスパッタリングして形成し、次いで酸素雰囲気５００℃で６０秒〜１２０秒のアニールをし、さらに２層目のＡｌ２Ｏ３を、出力８００Ｗ、酸素４０ｓｃｃｍ、圧力０．８Ｐａ、ステージ温度２５０℃でスパッタリングして形成する。第３の比較例は、１層のＡｌ２Ｏ３のみ第２の比較例の２層目と同様な条件で形成する。Ａｌ２Ｏ３は、ＳｉＯ２と同様に、ＡｌＧａＡｓ、ＩｎＧａＡｌＰ、ＩｎＧａＮ等を用いたＬＥＤの保護層として一般的に用いられている材料である。
次に、第１の実施例及び第１〜第３の比較例のＺｎＯ系半導体発光素子の防水性を耐湿性試験で評価した実験について説明する。
図５は、耐湿性試験に用いたサンプルの構造を示す概略断面図である。第１の実施例及び第１〜第３の比較例の発光素子５１を、缶パッケージ５０（ＴＯ−４６）に、ｎ側電極をＡｇペーストで接着し、ｐ側電極パッドを金ワイヤ５２で接続した構造とした。
耐湿性試験は、初めにこれら４種類のサンプルの電流電圧特性を測定し、次に温度６０℃、湿度８０％の高温高湿環境に４８０時間曝露し、再び４種類のサンプルの電流電圧特性を測定する手順で実施した。
図６（Ａ）、図７（Ａ）、図８（Ａ）、及び図９（Ａ）は、それぞれ、第１の実施例、第１〜第３の比較例の曝露前の電圧電流特性を示すグラフであり、図６（Ｂ）、図７（Ｂ）、図８（Ｂ）、及び図９（Ｂ）は、それぞれ、第１の実施例、第１〜第３の比較例の曝露後の電圧電流特性を示すグラフである。
ＳｉＯ２を保護層に用いた第１の実施例及び第１の比較例共に、曝露前の電流電圧特性は良好なダイオード特性を示した。また素子からの発光も認められた。一方、曝露後の電流電圧特性は、第１の実施例では良好なダイオード特性及び発光が維持されたが、第１の比較例ではダイオード特性が劣化し、発光が微弱になった。
Ａｌ２Ｏ３を保護層に用いた第２及び第３の比較例において、第２の比較例では曝露前の段階でダイオード特性が失われていた。第３の比較例の曝露前は、正常なダイオード特性を示し、発光も確認できた。曝露後は、第２の比較例はダイオード特性が失われたままであり、第３の比較例はダイオード特性が劣化し、発光が微弱になった。
このように、第１の実施例の発光素子のみが、高温高湿環境曝露前後で良好なダイオード特性及び発光を示した。第１の実施例の第１層目の保護層がＺｎ−Ｓｉ−Ｏ層を含み、防水性保護層として良好に機能していると考えられる。
なお、保護層としてＺｎ−Ｓｉ−Ｏ層を含まないＳｉＯ２層のみを形成した第１の比較例で充分な防水性が得られなかった原因は不明だが、例えば、保護層の親水性よりもＺｎＯ系半導体結晶の親水性が高く、アモルファス若しくは多結晶になっている保護層を水分が透過したと推測される。なお、これは、保護層として１層のＡｌ２Ｏ３層を形成した第３の比較例についても同様であると考えられる。
なお、Ａｌ２Ｏ３は、それ単体では非常に優れた絶縁物であり、電子部品や送電線などに絶縁物や絶縁碍子として広く用いられている。また、半導体発光素子の絶縁膜に用いられることもある。ところが、Ａｌ２Ｏ３がＺｎＯと反応することにより、優れた透明導電膜であるＡＺＯが生成される。
第３の比較例では、ＺｎＯ系半導体発光素子上に単にＡｌ２Ｏ３層が形成されたのみだったと考えられる。しかし、第２の比較例では、第３の比較例よりも高出力、高温でＡｌ２Ｏ３層が形成され、これに伴いＡＺＯが生成し短絡が発生し、ダイオード特性が失われたものと考えられる。
次に、図１０（Ａ）〜図１０（Ｃ）を参照して、第２の実施例のＺｎＯ系半導体発光素子について説明する。第１の実施例と同様な工程で、ｐ側電極パッド１２まで形成する。次に、フォトリソグラフィーにより、ｐ側電極パッド１２及びｐ側電極１１を覆ってｐ型ＺｎＯ系半導体層５上に、ｐｎ接合分離溝６１の形状で開口したレジストマスクを形成する。ｐｎ接合分離溝６１は、平面視上、ｐ側電極１１を囲み、各発光素子の端面から内側に離れた位置に配置される。
次に、ウエットエッチングにより、開口部のｐ型ＺｎＯ系半導体層５及び発光層４、さらにｎ型ＺｎＯ系半導体層３の一部を取り除き、底面にｎ型ＺｎＯ系半導体層３が露出する（ｐｎ接合を横切る深さの）ｐｎ接合分離溝６１を形成する。次いで、レジストを洗浄除去する。
ｐｎ接合分離溝６１の幅は例えば１μｍである。溝幅はそれ以上広くても構わないが、素子のダイサイズが大きくなり歩留まりが悪化することを抑えるために、３μｍ程度までが適当である。
用意したＺｎＯ系半導体ウエハでは、ｐ型ＺｎＯ系半導体層５及び発光層４の厚みの合計が１４０ｎｍであり、ｎ型ＺｎＯ系半導体層３の厚みが３５０ｎｍ（ｎ型コンタクト層３００ｎｍ、ｎ型クラッド層５０ｎｍ）であったので、底にｎ型ＺｎＯ系半導体層３が露出するｐｎ接合分離溝６１の深さは２４０ｎｍとした。なお、用いるＺｎＯ系半導体ウエハの積層構造に応じて、ｐｎ接合分離溝の深さは適宜定めればよい。
以後、保護層２２からｎ側電極１０までを、第１の実施例と同様な工程で形成する。ただし、第１の実施例では、輪郭溝２３の底の保護層２２を取り除いたが、第２の実施例では、ｐｎ接合分離溝６１の底の保護層２２を取り除かない。
図１０（Ｃ）は、ｐｎ接合分離溝６１近傍の拡大断面図である。保護層２２がｐｎ接合分離溝６１の内面全面を覆う。第１層目のＳｉＯ２保護層２０の、下地がＺｎＯの部分が、Ｚｎ−Ｓｉ−Ｏ層２０ａとなっている。特に、ｐｎ接合が露出するｐｎ接合分離溝６１の側面が、Ｚｎ−Ｓｉ−Ｏ層２０ａに保護され、ｐｎ接合の短絡が抑制される。
次に、第１の実施例と同様に、基板１の裏面が露出している領域（隣り合う素子のｎ側電極１０に挟まれた領域）に、スクライブ溝を形成する。スクライブ溝形成後、ブレーキング装置のナイフエッジを、スクライブ溝の垂直上方の位置の保護層２２に押し当て、個々の発光素子に分離する。個々に分離した発光素子をＬＥＤランプとする工程は、第１の実施例と同様である。
第２の実施例では、ブレーキングの際に、保護層２２に剥離やクラック等が生じたとしても、ｐｎ接合分離溝６１の外側で止まる。これにより、特にｐｎ接合分離溝６１の内面上の保護層２２の損傷が抑制される。
なお、第２の実施例では、素子の端面よりも内側に離れて、ｐ側電極１１を囲むように、ｐｎ接合分離溝６１が形成されている。ｐｎ接合分離溝６１より外側には、発光時の電流が流れない。従って、素子端面に露出した接合付近に水分等が付着しても、特性悪化は起こらない。
次に、図１１（Ａ）及び図１１（Ｂ）を参照して、第３の実施例のＺｎＯ系半導体発光素子について説明する。第２の実施例と同様な工程でｐ側電極１１まで形成し、次にｐｎ接合分離溝６１を形成し、保護層２２を形成する。保護層２２が、ｐ側電極１１上と、ｐｎ接合分離溝６１内面を覆ってｐ型ＺｎＯ系半導体層５上に形成される。
次に、フォトリソグラフィーにより、保護層２２上に、ｐ側電極パッド１２の形状で開口したレジストマスクを形成する。次に、ウエットエッチングにより、開口部の保護層２２を取り除き、ｐ側電極１１を露出させる。
次に、フォトリソグラフィーにより、保護層２２上に、ｐ側電極パッド１２及び埋め込み保護部材７１の形状で開口したレジストマスクを形成する。埋め込み保護部材７１は、図１１（Ｂ）に示すように、ｐｎ接合分離溝６１を埋め込むように、保護層２２を覆って配置される。
ＥＢ蒸着で、Ｎｉ／Ａｕを１００ｎｍ／１０００ｎｍの厚みで積層して、ｐ側電極パッド１２を形成するとともに、埋め込み保護部材７１を形成する。その後、リフトオフ法にてマスク開口部以外の蒸着材料を除去する。以後、さらにｎ側電極１０を形成し、個々の発光素子を分離し、ＬＥＤランプが作製される。
第３の実施例では、防水性の保護層２２に重ねて、埋め込み保護部材７１を形成することにより、ｐｎ接合分離溝６１の内面を保護する保護層の厚さが大幅に厚くなり、耐湿性の向上が図られる。埋め込み保護部材７１は、ｐ側電極パッド１２と同一工程で形成することができる。
なお、上記実施例ではＺｎＯ系半導体発光素子について説明したが、実施例の技術は、発光素子に限らず他のＺｎＯ系半導体素子についても、ｐｎ接合等の短絡の抑制に有効であろう。
なお、上記実施例ではＬＥＤを作製する例を説明したが、例えば、へき開でキャビティを形成して、レーザダイオード（ＬＤ）を作製することもできる。
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
図１は、ＺｎＯ系半導体ウエハの例の概略断面図である。 図２（Ａ）及び図２（Ｂ）は、それぞれ、本発明の第１の実施例の発光素子の概略平面図及び概略断面図である。 図３は、ＬＥＤランプの構造の一例を示す概略断面図である。 図４（Ａ）及び図４（Ｂ）は、それぞれ、第１の比較例の発光素子の概略平面図及び概略断面図である。 図５は、耐湿性試験に用いたサンプルの構造を示す概略断面図である。 図６（Ａ）及び図６（Ｂ）は、それぞれ、第１の実施例の曝露前及び曝露後の電圧電流特性を示すグラフである。 図７（Ａ）及び図７（Ｂ）は、それぞれ、第１の比較例の曝露前及び曝露後の電圧電流特性を示すグラフである。 図８（Ａ）及び図８（Ｂ）は、それぞれ、第２の比較例の曝露前及び曝露後の電圧電流特性を示すグラフである。 図９（Ａ）及び図９（Ｂ）は、それぞれ、第３の比較例の曝露前及び曝露後の電圧電流特性を示すグラフである。 図１０（Ａ）〜図１０（Ｃ）は、それぞれ、第２の実施例の発光素子の概略平面図、概略断面図、及びｐｎ接合分離溝近傍の拡大断面図である。 図１１（Ａ）及び図１１（Ｂ）は、それぞれ、第３の実施例の発光素子の概略断面図及びｐｎ接合分離溝近傍の拡大断面図である。
符号の説明
１ 基板
２ 緩衝層
３ ｎ型ＺｎＯ系半導体層
４ 発光層
５ ｐ型ＺｎＯ系半導体層
１０ ｎ側電極
１１ ｐ側電極
１２ ｐ側電極パッド
２２ 保護層
２０ 第１層目の保護層
２０ａ Ｚｎ−Ｓｉ−Ｏ層
２１ 第２層目の保護層
２３ 輪郭溝
６１ ｐｎ接合分離溝
７１ 埋め込み保護部材

Claims (9)

  1. 第１の導電型を有するＺｎＯ系半導体からなる第１の半導体層、及び、前記第１の半導体層の上方に形成され、該第１の半導体層とｐｎ接合を形成し、前記第１の導電型と反対の第２の導電型を有するＺｎＯ系半導体からなる第２の半導体層を含む積層構造と、
    前記積層構造の前記ｐｎ接合が露出する表面を覆い、Ｚｎ、Ｓｉ、及びＯの化合物を含むＺｎ−Ｓｉ−Ｏ層と
    を有し、
    前記Ｚｎ−Ｓｉ−Ｏ層の厚さは、２ｎｍ〜２０ｎｍの範囲であり、
    さらに、前記Ｚｎ−Ｓｉ−Ｏ層の上に形成されたＳｉＯ ２ 層を有するＺｎＯ系半導体素子。
  2. 前記ＳｉＯ２層の厚さは、３０ｎｍ〜３００ｎｍの範囲である請求項１に記載のＺｎＯ系半導体素子。
  3. 前記積層構造の表面から前記ｐｎ接合を横切る深さで形成された溝を有し、該溝の内面を前記Ｚｎ−Ｓｉ−Ｏ層が覆う請求項１または２に記載のＺｎＯ系半導体素子。
  4. さらに、前記溝を埋め込み、前記Ｚｎ−Ｓｉ−Ｏ層の上方に形成された保護部材を有する請求項３に記載のＺｎＯ系半導体素子。
  5. （ａ）第１の導電型を有するＺｎＯ系半導体からなる第１の半導体層、及び、前記第１の半導体層の上方に形成され、該第１の半導体層とｐｎ接合を形成し、前記第１の導電型と反対の第２の導電型を有するＺｎＯ系半導体からなる第２の半導体層を含むＺｎＯ系半導体ウエハを準備する工程と、
    （ｂ）前記ＺｎＯ系半導体ウエハに、前記ｐｎ接合を横切る深さの溝を形成する工程と、
    （ｃ）前記溝の側面に露出した前記ｐｎ接合を覆い、Ｚｎ、Ｓｉ、及びＯの化合物を含むＺｎ−Ｓｉ−Ｏ層を形成する工程と
    を有し、
    前記工程（ｃ）は、前記溝の側面上にＳｉＯ ２ を、下地のＺｎＯ系半導体と反応して前記Ｚｎ−Ｓｉ−Ｏ層が生成するように堆積させるＺｎＯ系半導体素子の製造方法。
  6. 前記工程（ｃ）でＳｉＯ２を堆積させた後に、アニールを行う請求項５に記載のＺｎＯ系半導体素子の製造方法。
  7. さらに、（ｄ）前記Ｚｎ−Ｓｉ−Ｏ層上にＳｉＯ２層を形成する工程を有する請求項５または６に記載のＺｎＯ系半導体素子の製造方法。
  8. 第１の導電型を有するＺｎＯ系半導体からなる第１の半導体層及び前記第１の導電型と反対の第２の導電型を有するＺｎＯ系半導体からなる第２の半導体層の形成する接合が表面に露出した半導体部材と、
    前記半導体部材の前記接合が露出した表面を覆い、Ｚｎ、Ｓｉ、及びＯの化合物を含むＺｎ−Ｓｉ−Ｏ層と
    を有し、
    前記Ｚｎ−Ｓｉ−Ｏ層の厚さは、２ｎｍ〜２０ｎｍの範囲であり、
    さらに、前記Ｚｎ−Ｓｉ−Ｏ層の上に形成されたＳｉＯ ２ 層を有するＺｎＯ系半導体素子。
  9. 第１の導電型を有するＺｎＯ系半導体からなる第１の半導体層、及び、前記第１の半導体層の上方に形成され、前記第１の導電型と反対の第２の導電型を有するＺｎＯ系半導体からなる第２の半導体層を含む積層構造と、
    前記積層構造の前記第１の半導体層の側面の少なくとも一部と、前記第２の半導体層の側面の少なくとも一部との間を連続的に覆う、Ｚｎ、Ｓｉ、及びＯの化合物を含むＺｎ−Ｓｉ−Ｏ層と
    を有し、
    前記Ｚｎ−Ｓｉ−Ｏ層の厚さは、２ｎｍ〜２０ｎｍの範囲であり、
    さらに、前記Ｚｎ−Ｓｉ−Ｏ層の上に形成されたＳｉＯ ２ 層を有する光半導体素子。
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