JP5219867B2

JP5219867B2 - BTL circuit

Info

Publication number: JP5219867B2
Application number: JP2009023586A
Authority: JP
Inventors: 智行河野; 剛義久野; 浩司林; 直樹内野
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2009-02-04
Filing date: 2009-02-04
Publication date: 2013-06-26
Anticipated expiration: 2029-02-04
Also published as: JP2010183241A

Description

本発明は、フルブリッジ出力回路によりスピーカ等の負荷をプッシュプル駆動するＢＴＬ（Bridged TransLess）回路に関するものである。 The present invention relates to a BTL (Bridged TransLess) circuit in which a load such as a speaker is push-pull driven by a full bridge output circuit.

スピーカを駆動するオーディオ出力回路に使用されるパワートランジスタは、そのターンオフ時にアンダーシュート、オーバーシュート等のリンギングが発生し、オーディオ性能の雑音や歪を劣化させるばかりでなく、放射ノイズの主要因ともなる。そこで、従来から、パワートランジスタのターンオフ時に発生する逆起電力を吸収するために、スナバ回路が使用されている。 Power transistors used in audio output circuits that drive speakers generate ringing such as undershoot and overshoot when they are turned off, which not only degrades noise and distortion in audio performance, but is also a major cause of radiation noise . Therefore, conventionally, a snubber circuit has been used to absorb the counter electromotive force generated when the power transistor is turned off.

このスナバ回路としては、種々の形態があるが、実際の使用時には、コスト低減や実装面積削減のために、できるだけシンプルな構成が採用される。このため、コスト面や実装面積から不利なダイオードではなく、例えば図５に示すように、ハイサイド側のＮＭＯＳパワートランジスタＭＮ１１のソース・ドレイン間に接続した抵抗Ｒ１１とキャパシタＣ１１の直列回路からなるスナバ回路１１、ロウサイド側のＮＭＯＳパワートランジスタＭＮ１２のソース・ドレイン間に接続した抵抗Ｒ１２とキャパシタＣ１２の直列回路からなるスナバ回路１２等が使用される（例えば、非特許文献１参照）。このスナバ回路１１，１２は、キャパシタＣ１１，Ｃ１２に充電された電荷を抵抗Ｒ１１，Ｒ１２で消費させるものである。コイルＬ１１とキャパシタＣ１３はＬＰＦを構成する。 There are various types of snubber circuits. In actual use, a configuration as simple as possible is adopted in order to reduce cost and mounting area. Therefore, it is not a diode that is disadvantageous in terms of cost and mounting area. For example, as shown in FIG. 5, a snubber composed of a series circuit of a resistor R11 and a capacitor C11 connected between the source and drain of the NMOS power transistor MN11 on the high side. For example, a snubber circuit 12 including a series circuit of a resistor R12 and a capacitor C12 connected between the source and drain of the circuit 11 and the NMOS power transistor MN12 on the low side is used (see, for example, Non-Patent Document 1). In the snubber circuits 11 and 12, the charges charged in the capacitors C11 and C12 are consumed by the resistors R11 and R12. The coil L11 and the capacitor C13 constitute an LPF.

このようなスナバ回路１１，１２をパワートランジスタＭＮ１１，ＭＮ１２に付加することで、スイッチング時のオーバーシュートやアンダーシュート等のリンギングを抑制することができる。図５の右側にノードＮ１１の立上り波形を示した。Ａがオーバーシュート波形であり、これが抑制されて良好な立上り波形Ｂが得られる。以上のようにスナバ回路によって、リンギングがパワートランジスタの耐圧を超えないようにすることができるため、より大きな電力を出力させることができる。 By adding such snubber circuits 11 and 12 to the power transistors MN11 and MN12, ringing such as overshoot and undershoot at the time of switching can be suppressed. The rising waveform of the node N11 is shown on the right side of FIG. A is an overshoot waveform, which is suppressed and a good rising waveform B is obtained. As described above, the snubber circuit can prevent the ringing from exceeding the withstand voltage of the power transistor, so that larger power can be output.

一方、ＢＴＬ回路は、通常の電力出力回路に比べて２倍程度に高い電力を出力するので、回路を構成するパワートランジスタには、低オン抵抗の素子が求められる。そのため、スイッチング時にハイサイド側とロウサイド側のパワートランジスタが同時にオンすると、両パワートランジスタの破壊や劣化が起こる。そこで、その対策として、スイッチング時にハイサイド側とロウサイド側のパワートランジスタが同時にオンしないような対策が施される。 On the other hand, the BTL circuit outputs power about twice as high as that of a normal power output circuit. Therefore, a low on-resistance element is required for the power transistor constituting the circuit. Therefore, if the high-side and low-side power transistors are turned on simultaneously during switching, both power transistors are destroyed or deteriorated. Therefore, as a countermeasure, a countermeasure is taken so that the high-side and low-side power transistors are not simultaneously turned on during switching.

図６はその対策として、ハイサイド側とロウサイド側のパワートランジスタが必ずオフする期間（デッドタイム）ができるようにしたＢＴＬ回路である（例えば、特許文献１参照）。図６において、ＭＮ２１〜ＭＮ２４はフルブリッジ出力回路を構成するＮＭＯＳのパワートランジスタ、ＣＯＰ１〜ＣＯＰ４は比較器、ＤＲ１〜ＤＲ４は駆動回路である。２１はプッシュプル駆動される負荷である。パワートランジスタＭＮ２１，ＭＮ２３がハイサイド側、パワートランジスタＭＮ２２，ＭＮ２４がロウサイド側である。 As a countermeasure, FIG. 6 shows a BTL circuit in which a period (dead time) in which the power transistors on the high side and the low side are always turned off is made (see, for example, Patent Document 1). In FIG. 6, MN21 to MN24 are NMOS power transistors constituting a full bridge output circuit, COP1 to COP4 are comparators, and DR1 to DR4 are drive circuits. A load 21 is push-pull driven. The power transistors MN21 and MN23 are on the high side, and the power transistors MN22 and MN24 are on the low side.

ここでは、パワートランジスタＭＮ２１のゲート電圧が、比較器ＣＯＰ１の基準電圧Ｖｒ１よりも高いときそのトランジスタＭＮ２１がオンしていると判定して、駆動回路ＤＲ２が入力信号Ｓ２に応じて動作しないようにし、基準電圧Ｖｒ１よりも低くなったときそのトランジスタＭＮ２１がオフしていると判定して、駆動回路ＤＲ２が入力信号Ｓ２に応じて動作してトランジスタＭＮ２２がオンできるようにして、トランジスタＭＮ２２がトランジスタＭＮ２１のオン時に同時にオンすることが無いように動作する。他の駆動回路ＤＲ１，ＤＲ３，ＤＲ４も同様に動作する。これにより、確実に短いデッドタイムを作成することができる。 Here, when the gate voltage of the power transistor MN21 is higher than the reference voltage Vr1 of the comparator COP1, it is determined that the transistor MN21 is on, so that the drive circuit DR2 does not operate according to the input signal S2. When the voltage becomes lower than the reference voltage Vr1, it is determined that the transistor MN21 is turned off, and the drive circuit DR2 operates in response to the input signal S2 so that the transistor MN22 can be turned on. It operates so that it does not turn on at the same time when it is turned on. The other drive circuits DR1, DR3, DR4 operate similarly. Thereby, a short dead time can be surely created.

ところが、図５に示したスナバ回路１１，１２は、個々のパワートランジスタに抵抗とキャパシタを接続する構成であるので、図６に示したようなフルブリッジ出力回路を使用するＢＴＬ回路では、抵抗とキャパシタが４個ずつ必要となり、コスト増につながる。また、一方のスナバ回路１２は、片端が接地（ＶＳＳ）に直結されているので、グランドバウンス（スイッチングノイズ）の影響を受けやすいという問題がある。さらに、図６のＢＴＬ回路では、基準電圧Ｖｒ１〜Ｖｒ４が設定された４つの比較器ＣＯＰ１〜ＣＯＰ４が必要となり、回路が大がかりとなる。 However, since the snubber circuits 11 and 12 shown in FIG. 5 have a configuration in which resistors and capacitors are connected to individual power transistors, in the BTL circuit using the full bridge output circuit as shown in FIG. Four capacitors are required, which leads to an increase in cost. Further, one snubber circuit 12 is directly connected to the ground (VSS) at one end, and therefore has a problem that it is easily affected by ground bounce (switching noise). Further, the BTL circuit of FIG. 6 requires four comparators COP1 to COP4 in which the reference voltages Vr1 to Vr4 are set, and the circuit becomes large.

本発明は以上のような点に鑑みてなされたもので、その目的は、素子数が少なくでき、且つグランドバウンスの影響が抑えられるようにしたＢＴＬ回路を提供することである。 The present invention has been made in view of the above points, and an object of the present invention is to provide a BTL circuit in which the number of elements can be reduced and the influence of ground bounce can be suppressed.

上記目的を達成するために、請求項１にかかる発明は、第１および第２のＰＭＯＳトランジスタと該各ＰＭＯＳトランジスタにそれぞれ直列接続された第１および第２のＮＭＯＳトランジスタとを有し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの共通接続点を第１の出力端子とし、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタの共通接続点を第２の出力端子とするＢＴＬ回路において、入力信号と前記第１のＰＭＯＳトランジスタのゲート電位を反転遅延させた信号と前記第２のＮＭＯＳトランジスタのゲート電位の信号とを入力して、出力を、前記第１のＮＭＯＳトランジスタのゲートにそのままの位相で帰還させ、前記第２のＰＭＯＳトランジスタのゲートに反転して帰還させる３入力ノア回路と、前記入力信号と前記第１のＮＭＯＳトランジスタのゲート電位を反転遅延させた信号と前記第２のＰＭＯＳトランジスタのゲート電位の信号とを入力して、出力を、前記第１のＰＭＯＳトランジスタのゲートにそのままの位相で帰還させ、前記第２のＮＭＯＳトランジスタに反転して帰還させる３入力ナンド回路と、を備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載のＢＴＬ回路において、前記ナンド回路の出力と前記第１のＰＭＯＳトランジスタのゲートとの間に第１の正転バッファが接続され、前記ナンド回路の出力と前記第２のＮＭＯＳトランジスタのゲートとの間に第１の反転バッファが接続され、前記ノア回路の出力と前記第１のＮＭＯＳトランジスタのゲートとの間に第２の正転バッファが接続され、前記ノア回路の出力と前記第２のＰＭＯＳトランジスタのゲートとの間に第２の反転バッファが接続されている、ことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のＢＴＬ回路において、前記第１および第２のＰＭＯＳトランジスタを、前記反転遅延に比べて無視できる遅延のインバータをゲートに挿入した第３および第４のＮＭＯＳトランジスタに置換したことを特徴とする。
請求項４にかかる発明は、請求項１、２又は３に記載のＢＴＬ回路において、前記第１の出力端子と前記第２の出力端子の間に、抵抗とキャパシタの直列回路からなるスナバ回路を接続したことを特徴とする。 In order to achieve the above object, an invention according to claim 1 includes first and second PMOS transistors and first and second NMOS transistors connected in series to the PMOS transistors, respectively. A BTL circuit having a common connection point between one PMOS transistor and the first NMOS transistor as a first output terminal, and a common connection point between the second PMOS transistor and the second NMOS transistor as a second output terminal The input signal, the signal obtained by inverting and delaying the gate potential of the first PMOS transistor, and the signal of the gate potential of the second NMOS transistor are input, and the output is input to the gate of the first NMOS transistor. is fed back as it phase, 3 input to inverted and is fed back to the gate of the second PMOS transistor And NOR circuit, and inputs the signal of the gate potential of the signal and the second PMOS transistor gate potential by inverting delay of the input signal and the first NMOS transistor, an output, said first PMOS transistor And a three-input NAND circuit that feeds back to the gate of the second NMOS transistor in the same phase and feeds it back to the second NMOS transistor.
According to a second aspect of the present invention, in the BTL circuit according to the first aspect, a first normal buffer is connected between an output of the NAND circuit and a gate of the first PMOS transistor, and the NAND circuit A first inversion buffer is connected between the output and the gate of the second NMOS transistor, and a second normal buffer is connected between the output of the NOR circuit and the gate of the first NMOS transistor. A second inverting buffer is connected between the output of the NOR circuit and the gate of the second PMOS transistor.
According to a third aspect of the present invention, in the BTL circuit according to the first or second aspect, the first and second PMOS transistors are inserted into a gate having an inverter having a delay that is negligible compared to the inversion delay. The fourth NMOS transistor is replaced.
According to a fourth aspect of the present invention, in the BTL circuit according to the first, second, or third aspect, a snubber circuit including a series circuit of a resistor and a capacitor is provided between the first output terminal and the second output terminal. It is connected.

本発明によれば、比較器等を必要としないので、回路規模が小さくなる。また、フルブリッジ回路を構成するトランジスタの内の負荷に電流を供給する２つのトランジスタのオン／オフのタイミングを一致させることができるので、出力端子間に１個のスナバ回路を接続して、オーバーシュートとアンダーシュートを相殺させることができる。また、スナバ回路は接地には接続されないので、グランドバウンスの影響を受ける恐れもない。 According to the present invention, since a comparator or the like is not required, the circuit scale is reduced. In addition, since the on / off timings of two transistors that supply current to the load of the transistors constituting the full bridge circuit can be matched, one snubber circuit is connected between the output terminals, and the The shoot and undershoot can be offset. Further, since the snubber circuit is not connected to the ground, there is no fear of being affected by the ground bounce.

本発明の第１の実施例のＢＴＬ回路の回路図である。1 is a circuit diagram of a BTL circuit according to a first embodiment of the present invention. 図１のＢＴＬ回路の動作波形図である。FIG. 2 is an operation waveform diagram of the BTL circuit of FIG. 1. 本発明の第２の実施例のＢＴＬ回路の回路図である。It is a circuit diagram of the BTL circuit of the 2nd Example of this invention. 図３の出力端子ＯＵＴＰ，ＯＵＴＮの電圧波形図である。FIG. 4 is a voltage waveform diagram of output terminals OUTP and OUTN in FIG. 3. 従来のスナバ回路の回路図である。It is a circuit diagram of the conventional snubber circuit. 従来のＢＴＬ回路の回路図である。It is a circuit diagram of a conventional BTL circuit.

＜第１の実施例＞
図１に本発明の第１の実施例のＢＴＬ回路を示す。ＭＰ１，ＭＰ２はＰＭＯＳパワートランジスタ、ＭＮ１，ＭＮ２はＮＭＯＳパワートランジスタであり、正転出力端子ＯＵＴＰ、反転出力端子ＯＵＴＮに接続されるフルブリッジ出力回路を構成する。ＢＵＦ１，ＢＵＦ２はトランジスタＭＰ２，ＭＮ２を駆動する反転バッファ、ＢＵＦ３，ＢＵＦ４はトランジスタＭＰ１，ＭＮ１を駆動する正転バッファである。１はデッドタイム生成回路であり、ノア回路ＮＯＲ１、ナンド回路ＮＡＮＤ１、反転遅延回路ＤＬ１，ＤＬ２からなる。ノア回路ＮＯＲ１は、反転バッファＢＵＦ２，反転遅延回路ＤＬ１、および入力端子ＶＩＮの信号を入力し、その出力信号を、反転バッファＢＵＦ１と正転バッファＢＵＦ４に出力する。ナンド回路ＮＡＮＤ１は、反転バッファＢＵＦ１、反転遅延回路ＤＬ２、および入力端子ＶＩＮの信号を入力し、その出力信号を、反転バッファＢＵＦ２と正転バッファＢＵＦ３に出力する。反転遅延回路ＤＬ１はインバータサイズを調整することで遅延時間がＤＴ１に、反転遅延回路ＤＬ２もインバータサイズを調整することで遅延時間がＤＴ２（＝ＤＴ１）に設定され、それぞれ正転バッファＢＵＦ３，ＢＵＦ４の出力信号を反転遅延させる。正転出力端子ＯＵＴＰと反転出力端子ＯＵＴＮには、負荷（図示せず）が接続される。なお、バッファＢＵＦ１〜ＢＵＦ４の遅延時間は、そのインバータサイズを調整することで、同一となり、且つ反転遅延回路ＤＬ１，ＤＬ２の遅延時間ＤＴ１，ＤＴ２に比べて、無視できる程度に小さく設定されている。 <First embodiment>
FIG. 1 shows a BTL circuit according to a first embodiment of the present invention. MP1 and MP2 are PMOS power transistors, and MN1 and MN2 are NMOS power transistors, which constitute a full-bridge output circuit connected to the normal output terminal OUTP and the inverted output terminal OUTN. BUF1 and BUF2 are inverting buffers for driving the transistors MP2 and MN2, and BUF3 and BUF4 are normal buffers for driving the transistors MP1 and MN1. Reference numeral 1 denotes a dead time generation circuit, which includes a NOR circuit NOR1, a NAND circuit NAND1, and inversion delay circuits DL1 and DL2. The NOR circuit NOR1 receives the signals of the inverting buffer BUF2, the inverting delay circuit DL1, and the input terminal VIN, and outputs the output signal to the inverting buffer BUF1 and the normal buffer BUF4. The NAND circuit NAND1 receives signals from the inverting buffer BUF1, the inverting delay circuit DL2, and the input terminal VIN, and outputs the output signals to the inverting buffer BUF2 and the normal buffer BUF3. The delay time of the inverting delay circuit DL1 is set to DT1 by adjusting the inverter size, and the delay time of the inverting delay circuit DL2 is also set to DT2 (= DT1) by adjusting the inverter size, and each of the normal buffers BUF3 and BUF4 is set. The output signal is inverted and delayed. A load (not shown) is connected to the normal output terminal OUTP and the inverted output terminal OUTN. Note that the delay times of the buffers BUF1 to BUF4 become the same by adjusting the inverter size, and are set to be negligible compared to the delay times DT1 and DT2 of the inverting delay circuits DL1 and DL2.

さて、入力端子ＶＩＮの入力信号が“Ｈ”の状態にあるときは、各ノードＮ１〜Ｎ８、パワートランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２および出力端子ＯＵＴＰ，ＯＵＴＮは、次の状態にある。ノードＮ１は“Ｌ”、ノードＮ２は“Ｌ”、ノードＮ３は“Ｈ”、ノードＮ４は“Ｈ”、ノードＮ５は“Ｌ”、ノードＮ６は“Ｌ”、ノードＮ７は“Ｈ”、ノードＮ８は“Ｈ”である。また、トランジスタＭＰ１はオン、トランジスタＭＰ２はオフ、トランジスタＭＮ１はオフ、トランジスタＭＮ２はオンであり、出力端子ＯＵＴＰは“Ｈ”、出力端子ＯＵＴＮは“Ｌ”である。 When the input signal of the input terminal VIN is in the “H” state, the nodes N1 to N8, the power transistors MP1, MP2, MN1, and MN2 and the output terminals OUTP and OUTN are in the following state. Node N1 is "L", node N2 is "L", node N3 is "H", node N4 is "H", node N5 is "L", node N6 is "L", node N7 is "H", node N8 is “H”. The transistor MP1 is on, the transistor MP2 is off, the transistor MN1 is off, and the transistor MN2 is on. The output terminal OUTP is “H” and the output terminal OUTN is “L”.

次に、入力端子ＶＩＮの入力信号が“Ｈ”→“Ｌ”に変化すると、ノア回路ＮＯＲ１は他の入力（ノードＮ４，Ｎ８）がともに“Ｈ”であるため、その出力は“Ｌ”を維持する。しかし、ナンド回路ＮＡＮＤ１は、他の入力（ノードＮ３，Ｎ７）に依存せず、その出力が“Ｌ”→“Ｈ”に変化する。これらによって、ノードＮ１は“Ｌ”→“Ｈ”に変化、ノードＮ２は“Ｌ”を維持、ノードＮ３は“Ｈ”を維持、ノードＮ４は“Ｈ”→“Ｌ”に変化、ノードＮ５は“Ｌ”を維持、ノードＮ６は“Ｌ”→“Ｈ”に変化、ノードＮ７は“Ｈ”を維持、ノードＮ８は“Ｈ”を維持する。また、トランジスタＭＰ１、ＭＰ２，ＭＮ１，ＭＮ２はすべてオフとなり、デッドタイムが生成される。これにより、出力端子ＯＵＴＰ、ＯＵＴＮはハイインピーダンス（ＨｉＺ）となる。 Next, when the input signal at the input terminal VIN changes from “H” to “L”, the NOR circuit NOR1 is at “H” for the other inputs (nodes N4 and N8), so that its output is “L”. maintain. However, the NAND circuit NAND1 does not depend on other inputs (nodes N3 and N7), and its output changes from “L” to “H”. As a result, the node N1 changes from “L” to “H”, the node N2 maintains “L”, the node N3 maintains “H”, the node N4 changes from “H” to “L”, and the node N5 “L” is maintained, the node N6 changes from “L” to “H”, the node N7 maintains “H”, and the node N8 maintains “H”. Further, the transistors MP1, MP2, MN1, and MN2 are all turned off, and a dead time is generated. As a result, the output terminals OUTP and OUTN become high impedance (HiZ).

その後、反転遅延回路ＤＬ１による遅延時間ＤＴ１が経過すると、ノードＮ８が“Ｈ”→“Ｌ”に変化することでノア回路ＮＯＲ１の出力（ノードＮ２）が“Ｌ”→“Ｈ”に変化し、ノードＮ５も“Ｌ”→“Ｈ”に変化する。これらによって、ノードＮ１は“Ｈ”を維持、ノードＮ３は“Ｈ”→“Ｌ”に変化、ノードＮ４は“Ｌ”を維持、ノードＮ５は“Ｌ”→“Ｈ”に変化、ノードＮ６は“Ｈ”を維持する。ノードＮ７はさらに反転遅延回路ＤＬ２の遅延時間ＤＴ２の後に“Ｈ”→“Ｌ”に変化するがナンド回路ＮＡＮＤ１に影響は与えない。また、トランジスタＭＰ１はオフ、トランジスタＭＰ２はオン、トランジスタＭＮ１はオン、トランジスタＭＮ２はオフとなる。これにより、出力端子ＯＵＴＰは“Ｌ”、出力端子ＯＵＴＮは“Ｈ”となる。 Thereafter, when the delay time DT1 by the inverting delay circuit DL1 elapses, the output of the NOR circuit NOR1 (node N2) changes from “L” to “H” because the node N8 changes from “H” to “L”. The node N5 also changes from “L” to “H”. As a result, the node N1 maintains “H”, the node N3 changes from “H” to “L”, the node N4 maintains “L”, the node N5 changes from “L” to “H”, and the node N6 Maintain “H”. The node N7 further changes from “H” to “L” after the delay time DT2 of the inversion delay circuit DL2, but does not affect the NAND circuit NAND1. The transistor MP1 is off, the transistor MP2 is on, the transistor MN1 is on, and the transistor MN2 is off. As a result, the output terminal OUTP becomes “L” and the output terminal OUTN becomes “H”.

次に、入力端子ＶＩＮの入力信号が“Ｌ”→“Ｈ”に変化すると、ナンド回路ＮＡＮＤ１は他の入力（ノードＮ３，Ｎ７）がともに“Ｌ”であるため、その出力（ノードＮ１）は“Ｈ”を維持する。しかし、ノア回路ＮＯＲ１は、他の入力（ノードＮ４，Ｎ８）に依存せず、その出力（ノードＮ２）は“Ｈ”→“Ｌ”に変化する。このため、ノードＮ３は“Ｌ”→“Ｈ”に変化し、ノードＮ５は“Ｈ”→“Ｌ”に変化する。これらによって、ノードＮ１は“Ｈ”を維持、ノードＮ２は“Ｈ”→“Ｌ”に変化、ノードＮ３は“Ｌ”→“Ｈ”に変化、ノードＮ４は“Ｌ”を維持、ノードＮ５は“Ｈ”→“Ｌ”に変化、ノードＮ６は“Ｈ”を維持、ノードＮ７は“Ｌ”を維持、ノードＮ８は“Ｌ”を維持する。また、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２はすべてオフとなり、デッドタイムが生成される。これにより、出力端子ＯＵＴＰ、ＯＵＴＮはハイインピーダンス（ＨｉＺ）となる。 Next, when the input signal at the input terminal VIN changes from “L” to “H”, the NAND circuit NAND1 has both the other inputs (nodes N3 and N7) being “L”, so its output (node N1) is Maintain “H”. However, the NOR circuit NOR1 does not depend on other inputs (nodes N4 and N8), and its output (node N2) changes from “H” to “L”. Therefore, the node N3 changes from “L” to “H”, and the node N5 changes from “H” to “L”. As a result, the node N1 maintains “H”, the node N2 changes from “H” to “L”, the node N3 changes from “L” to “H”, the node N4 maintains “L”, and the node N5 From “H” to “L”, the node N6 maintains “H”, the node N7 maintains “L”, and the node N8 maintains “L”. Further, the transistors MP1, MP2, MN1, and MN2 are all turned off, and a dead time is generated. As a result, the output terminals OUTP and OUTN become high impedance (HiZ).

その後、反転遅延回路ＤＬ２による遅延時間ＤＴ２が経過すると、ノードＮ７が“Ｌ”→“Ｈ”に変化することでナンド回路ＮＡＮＤ１の出力（ノードＮ１）が“Ｈ”→“Ｌ”に変化し、ノードＮ４は“Ｌ”→“Ｈ”に変化する。これらによって、ノードＮ２は“Ｌ”を維持、ノードＮ３は“Ｈ”を維持、ノードＮ４は“Ｌ”→“Ｈ”に変化、ノードＮ５は“Ｌ”を維持、ノードＮ６は“Ｈ”→“Ｌ”に変化する。ノードＮ８はさらに反転遅延回路ＤＬ１の遅延時間ＤＴ１の後に“Ｌ”→“Ｈ”に変化するが、ノア回路ＮＯＲ１に影響は与えない。また、トランジスタＭＰ１はオン、トランジスタＭＰ２はオフ、トランジスタＭＮ１はオフ、トランジスタＭＮ２はオンとなる。これにより、出力端子ＯＵＴＰは“Ｈ”、出力端子ＯＵＴＮは“Ｌ”となる。 Thereafter, when the delay time DT2 by the inverting delay circuit DL2 elapses, the node N7 changes from “L” to “H”, so that the output of the NAND circuit NAND1 (node N1) changes from “H” to “L”. The node N4 changes from “L” to “H”. As a result, the node N2 maintains “L”, the node N3 maintains “H”, the node N4 changes from “L” to “H”, the node N5 maintains “L”, and the node N6 maintains “H” → Changes to “L”. The node N8 further changes from “L” to “H” after the delay time DT1 of the inversion delay circuit DL1, but does not affect the NOR circuit NOR1. The transistor MP1 is on, the transistor MP2 is off, the transistor MN1 is off, and the transistor MN2 is on. As a result, the output terminal OUTP becomes “H” and the output terminal OUTN becomes “L”.

以上のように、図１のＢＴＬ回路では、入力端子ＶＩＮの信号が“Ｈ”→“Ｌ”に変化するときは反転遅延回路ＤＬ１の遅延時間ＤＴ１による時間だけ、また、“Ｌ”→“Ｈ”に変化するときは反転遅延回路ＤＬ２の遅延時間ＤＴ２による時間だけ、それぞれ全てのトランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２がオフするデッドタイムを生成することができる。図２に図１のＢＴＬ回路の動作の波形図を示した。前記した図６による回路構成でも、同様なデッドタイムを生成することができるが、その場合は４個の比較器ＣＯＰ１〜ＣＯＰ４、４個の基準電圧Ｖｒ１〜Ｖｒ４を発生する回路等が必要になり、回路規模が大きくなるのに対し、本実施例では、僅かなゲート回路で小さな回路規模で同様の機能を実現することができる。 As described above, in the BTL circuit of FIG. 1, when the signal at the input terminal VIN changes from “H” to “L”, only the time corresponding to the delay time DT1 of the inverting delay circuit DL1 and “L” → “H” When it changes to "", dead times when all the transistors MP1, MP2, MN1, and MN2 are turned off can be generated for the time corresponding to the delay time DT2 of the inverting delay circuit DL2. FIG. 2 shows a waveform diagram of the operation of the BTL circuit of FIG. The same dead time can be generated even with the circuit configuration shown in FIG. 6, but in that case, a circuit for generating four comparators COP1 to COP4 and four reference voltages Vr1 to Vr4 is required. On the other hand, the circuit scale increases, but in this embodiment, the same function can be realized with a small number of gate circuits and a small circuit scale.

＜第２の実施例＞
図３に本発明の第２に実施例のＢＴＬ回路を示す。ここでは、図１に示したＢＴＬ回路に対して、出力端子ＯＵＴＰ，ＯＵＴＮの間に負荷（スピーカ等）２を接続するとともに、その出力端子ＯＵＴＰ，ＯＵＴＮの間に抵抗Ｒ１とキャパシタＣ１の直列回路からなるスナバ回路３を接続したものである。なお、デッドタイム生成に必要な回路は図１に示した通りであり、ここでは省略している。 <Second embodiment>
FIG. 3 shows a BTL circuit according to a second embodiment of the present invention. Here, with respect to the BTL circuit shown in FIG. 1, a load (speaker or the like) 2 is connected between output terminals OUTP and OUTN, and a series circuit of a resistor R1 and a capacitor C1 between the output terminals OUTP and OUTN. A snubber circuit 3 comprising: The circuit necessary for dead time generation is as shown in FIG. 1, and is omitted here.

出力端子ＯＵＴＰ，ＯＵＴＮの間にスナバ回路３を接続しないときは、図４に示すように、寄生のインダクタンス成分、抵抗成分、容量成分などが要因となり、スイッチング動作時に、出力端子ＯＵＴＰ，ＯＵＴＮに現れる電圧波形に、オーバーシュートＯＳ１，ＯＳ２やアンダーシュートＵＳ１，ＵＳ２が発生する。このため、このオーバーシュートＯＳ１，ＯＳ２やアンダーシュートＵＳ１，ＵＳ２に耐えるように、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２の耐圧を高くする必要がある。たとえば、それらの素子耐圧が２０Ｖの場合は、使用電源電圧ＶＤＤ＝１５Ｖとすると、オーバーシュートが３Ｖであれば問題がないが、６Ｖの場合は素子耐圧を超えることになり、使用することができない。逆に言えば、オーバーシュートを抑えることができれば、より高い電源電圧で使用することができ、同じ耐圧の素子でより大きな出力を得ることができる。 When the snubber circuit 3 is not connected between the output terminals OUTP and OUTN, as shown in FIG. 4, parasitic inductance components, resistance components, capacitance components, and the like are factors, and appear at the output terminals OUTP and OUTN during the switching operation. Overshoots OS1 and OS2 and undershoots US1 and US2 occur in the voltage waveform. Therefore, it is necessary to increase the breakdown voltage of the transistors MP1, MP2, MN1, and MN2 so as to withstand the overshoots OS1 and OS2 and the undershoots US1 and US2. For example, when the device breakdown voltage is 20V, there is no problem if the power supply voltage VDD = 15V and the overshoot is 3V. However, when the voltage is 6V, the device breakdown voltage is exceeded and cannot be used. . In other words, if overshoot can be suppressed, it can be used at a higher power supply voltage, and a larger output can be obtained with elements having the same breakdown voltage.

図４に示すように、オーバーシュートＯＳ１とアンダーシュートＵＳ２のタイミング、アンダーシュートＵＳ１とオーバーシュートＯＳ２のタイミングが合っている場合は、図３に示したように、出力端子ＯＵＴＰ，ＯＵＴＮの間にスナバ回路３を接続すると、オーバーシュートとアンダーシュートが互いに打ち消し合って、オーバーシュートとアンダーシュートが抑制される。 As shown in FIG. 4, when the timings of overshoot OS1 and undershoot US2 and undershoot US1 and overshoot OS2 match, as shown in FIG. 3, a snubber is provided between output terminals OUTP and OUTN. When the circuit 3 is connected, overshoot and undershoot cancel each other, and overshoot and undershoot are suppressed.

この点について、図１で説明したＢＴＬ回路では、図２に示したように、トランジスタＭＰ１とＭＮ２がオン／オフするタイミング、トランジスタＭＰ２とＭＮ１がオン／オフするタイミングは合致しているので、図３に示すようにスナバ回路３を接続することで、オーバーシュートとアンダーシュートを打ち消して抑制させることができる。これによって、同じ耐圧の素子を使用する場合でも、高出力を得ることが可能となる。また、このスナバ回路３は、１つの抵抗Ｒ１と１つのキャパシタＣ１で構成できるので、部品点数が少なく、実装面積およびコストの両面で有利となる。さらに、このスナバ回路３はＢＴＬ回路の出力端子間に接続する、つまりグランド（ＧＮＤ，ＶＳＳ）には接続しないので、グランドバウンスの影響も抑制することができる。 In this regard, in the BTL circuit described in FIG. 1, as shown in FIG. 2, the timings at which the transistors MP1 and MN2 are turned on / off and the timing at which the transistors MP2 and MN1 are turned on / off are the same. By connecting the snubber circuit 3 as shown in FIG. 3, overshoot and undershoot can be canceled and suppressed. This makes it possible to obtain a high output even when elements having the same breakdown voltage are used. Further, since the snubber circuit 3 can be constituted by one resistor R1 and one capacitor C1, the number of parts is small, which is advantageous in terms of both mounting area and cost. Furthermore, since the snubber circuit 3 is connected between the output terminals of the BTL circuit, that is, not connected to the ground (GND, VSS), the influence of the ground bounce can be suppressed.

＜その他の実施例＞
なお、以上の説明ではフルブリッジ回路として、ハイサイド側にＰＭＯＳトランジスタＭＰ１，ＭＰ２を、ロウサイド側にをＮＭＯＳのトランジスタＭＮ１，ＭＮ２を使用したが、ハイサイド側およびロウサイド側にともにＮＭＯＳトランジスタを使用することも可能である。この場合は、ＰＭＯＳトランジスタＭＰ１，ＭＰ２をＮＭＯＳトランジスタに置き換えることになるので、例えば、トランジスタＭＰ１と置き換えたＮＭＯＳトランジスタのゲート側とノードＮ６との間、トランジスタＭＰ２と置き換えたＮＭＯＳトランジスタのゲートとノードＮ３との間に、それぞれ遅延時間が無視できる程度のインバータを挿入すればよいが、これに限られるものではない。 <Other examples>
In the above description, as the full bridge circuit, the PMOS transistors MP1 and MP2 are used on the high side and the NMOS transistors MN1 and MN2 are used on the low side. However, NMOS transistors are used on both the high side and the low side. It is also possible. In this case, the PMOS transistors MP1 and MP2 are replaced with NMOS transistors. Therefore, for example, between the gate side of the NMOS transistor replaced with the transistor MP1 and the node N6, the gate of the NMOS transistor replaced with the transistor MP2 and the node N3 An inverter having a negligible delay time may be inserted between the two, but the present invention is not limited to this.

ＭＰ１，ＭＰ２：ＰＭＯＳトランジスタ
ＭＭ１，ＭＮ２，ＭＮ１１，ＭＮ１２，ＭＮ２１〜ＭＮ２４：ＮＭＯＳトランジスタ
ＮＯＲ１：ノア回路
ＮＡＮＤ１：ナンド回路
ＢＵＦ１，ＢＵＦ２：反転バッファ
ＢＵＦ３、ＢＵＦ４：正転バッファ
ＤＬ１，ＤＬ２：反転遅延回路
ＯＵＴＰ，ＯＵＴＮ：出力端子
ＣＯＰ１〜ＣＯＰ４：比較器
Ｖｒ１〜Ｖｒ４：基準電圧
ＤＲ１〜ＤＲ４：駆動回路
ＯＳ１，ＯＳ２：オーバーシュート
ＵＳ１，ＵＳ２：アンダーシュート
１：デッドタイム生成回路
２，２１：負荷
３，１１，１２：スナバ回路 MP1, MP2: PMOS transistors MM1, MN2, MN11, MN12, MN21 to MN24: NMOS transistors NOR1: NOR circuit NAND1: NAND circuit BUF1, BUF2: Inverting buffer BUF3, BUF4: Forward buffer DL1, DL2: Inverting delay circuit OUTP, OUTN: output terminals COP1 to COP4: comparators Vr1 to Vr4: reference voltages DR1 to DR4: drive circuits OS1, OS2: overshoot US1, US2: undershoot 1: dead time generation circuit 2, 21: load 3, 11, 12 : Snubber circuit

特開２００１−８４９４号公報JP 2001-8494 A

トランジスタ技術編集部編著、「第８章インバータ回路におけるパワー・デバイスの使い方、第９章Ｄ級パワーアンプの動作原理と設計／製作」、パワーＭＯＳＦＥＴの実践活用法、９１〜１１７頁、ＣＱ出版社発行日２００年１２月１日。Edited by Transistor Technology Editorial Department, “Chapter 8 Using Power Devices in Inverter Circuits, Chapter 9 Operating Principles and Design / Production of Class D Power Amplifiers”, Practical Use of Power MOSFETs, pages 91-117, CQ Publishing Co., Ltd. Issue date December 1, 200.

Claims

第１および第２のＰＭＯＳトランジスタと該各ＰＭＯＳトランジスタにそれぞれ直列接続された第１および第２のＮＭＯＳトランジスタとを有し、前記第１のＰＭＯＳトランジスタと前記第１のＮＭＯＳトランジスタの共通接続点を第１の出力端子とし、前記第２のＰＭＯＳトランジスタと前記第２のＮＭＯＳトランジスタの共通接続点を第２の出力端子とするＢＴＬ回路において、
入力信号と前記第１のＰＭＯＳトランジスタのゲート電位を反転遅延させた信号と前記第２のＮＭＯＳトランジスタのゲート電位の信号とを入力して、出力を、前記第１のＮＭＯＳトランジスタのゲートにそのままの位相で帰還させ、前記第２のＰＭＯＳトランジスタのゲートに反転して帰還させる３入力ノア回路と、
前記入力信号と前記第１のＮＭＯＳトランジスタのゲート電位を反転遅延させた信号と前記第２のＰＭＯＳトランジスタのゲート電位の信号とを入力して、出力を、前記第１のＰＭＯＳトランジスタのゲートにそのままの位相で帰還させ、前記第２のＮＭＯＳトランジスタに反転して帰還させる３入力ナンド回路と、
を備えることを特徴とするＢＴＬ回路。 First and second PMOS transistors and first and second NMOS transistors connected in series to each of the PMOS transistors, respectively, and a common connection point of the first PMOS transistor and the first NMOS transistor In a BTL circuit having a first output terminal and a second connection terminal of a common connection point between the second PMOS transistor and the second NMOS transistor,
An input signal, a signal obtained by inverting and delaying the gate potential of the first PMOS transistor, and a signal of the gate potential of the second NMOS transistor are input, and the output is directly applied to the gate of the first NMOS transistor. A three-input NOR circuit that feeds back in phase and inverts and feeds back to the gate of the second PMOS transistor;
The input signal, the signal obtained by inverting and delaying the gate potential of the first NMOS transistor, and the signal of the gate potential of the second PMOS transistor are input, and the output is directly applied to the gate of the first PMOS transistor. A three-input NAND circuit that feeds back in phase and inverts and feeds back to the second NMOS transistor;
A BTL circuit comprising:

請求項１に記載のＢＴＬ回路において、
前記ナンド回路の出力と前記第１のＰＭＯＳトランジスタのゲートとの間に第１の正転バッファが接続され、
前記ナンド回路の出力と前記第２のＮＭＯＳトランジスタのゲートとの間に第１の反転バッファが接続され、
前記ノア回路の出力と前記第１のＮＭＯＳトランジスタのゲートとの間に第２の正転バッファが接続され、
前記ノア回路の出力と前記第２のＰＭＯＳトランジスタのゲートとの間に第２の反転バッファが接続されている、
ことを特徴とするＢＴＬ回路。 The BTL circuit according to claim 1,
A first normal buffer is connected between an output of the NAND circuit and a gate of the first PMOS transistor;
A first inverting buffer is connected between the output of the NAND circuit and the gate of the second NMOS transistor;
A second normal buffer is connected between the output of the NOR circuit and the gate of the first NMOS transistor;
A second inverting buffer is connected between the output of the NOR circuit and the gate of the second PMOS transistor;
A BTL circuit characterized by that.

請求項１又は２に記載のＢＴＬ回路において、
前記第１および第２のＰＭＯＳトランジスタを、前記反転遅延に比べて無視できる遅延のインバータをゲートに挿入した第３および第４のＮＭＯＳトランジスタに置換したことを特徴とするＢＴＬ回路。 The BTL circuit according to claim 1 or 2,
3. A BTL circuit, wherein the first and second PMOS transistors are replaced with third and fourth NMOS transistors having inverters with delays negligible compared to the inversion delays inserted in the gates.

請求項１、２又は３に記載のＢＴＬ回路において、
前記第１の出力端子と前記第２の出力端子の間に、抵抗とキャパシタの直列回路からなるスナバ回路を接続したことを特徴とするＢＴＬ回路。 The BTL circuit according to claim 1, 2, or 3,
A BTL circuit, wherein a snubber circuit comprising a series circuit of a resistor and a capacitor is connected between the first output terminal and the second output terminal.