JP5217570B2 - メモリ装置及びメモリ制御方法 - Google Patents
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Description
1ワードのデータ幅がrバイト(ただし、rはr<pの正整数)、sバイト(ただし、sはs<qの正整数)の冗長コード領域を備えた構成のメモリに格納するにあたり、
前記メモリでの1ワードのデータ幅を(r+s−q)バイトとし、冗長コード幅をqバイトとして扱い、
書き込みデータの先頭アドレスADR_SRCを、(r+s−q)で除算した値{ADR_SRC/(r+s−q)}の整数値ADR_PLUSに(q−s)を乗じた値ADR_PLUS×(q−s)をADR_SRCに加算したアドレスADR_MEMを演算し、
前記pバイトのデータのうち、演算後のアドレスADR_MEMからアドレスADR_SRC+(r+s−q)−1まで[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを格納し、
アドレス{ADR_SRC+(r+s−q)}から前記qバイトの冗長コードのうちの(q−s)バイトの冗長コードを格納し、前記qバイトの冗長コードの残りのsバイトを、前記sバイトの冗長コード領域に格納し、
前記pバイトのデータのうち残りのp−[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを、ADR_SRC+(r+s−q)+(q−s)=ADR_SRC+r、すなわち、次のワードから格納し、データ書き込み先の前記メモリにおいて、前記データに対応する冗長コードと、データの少なくとも一部とが、同一ワード中に配置されるように、書き込みを行う。
1ワードのデータ幅がrバイト(ただし、rはr<pの正整数)、sバイト(ただし、sはs<qの正整数)の冗長コード領域を備えた構成のメモリからデータを読み込み、読み出しデータを応答として返すにあたり、
前記メモリでの1ワードのデータ幅を(r+s−q)バイトとし、冗長コード幅をqバイトとして扱い、
読み出しデータの先頭アドレスADR_SRCを、(r+s−q)で除算した値{ADR_SRC/(r+s−q)}の整数値ADR_PLUSに(q−s)を乗じた値ADR_PLUS×(q−s)をADR_SRCに加算したアドレスADR_MEMを演算し、
前記pバイトのデータのうち、演算後のアドレスADR_MEMからアドレスADR_SRC+(r+s−q)−1まで[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを読み出し、残りのp−[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを、ADR_SRC+(r+s−q)+(q−s)=ADR_SRC+r、すなわち、次のワードから読み出して合成し、1ワードが、pバイトのデータを復元し、
前記qバイトの冗長コードのうち、アドレス{ADR_SRC+(r+s−q)}からの(q−s)バイトの冗長コードを読み出し、前記qバイトの冗長コードの残りのsバイトを、前記sバイトの冗長コード領域から読み出し、qバイトのデータを復元し、
前記復元された1ワードがpバイトのデータとqバイトのデータをリードデータとして要求元へ返す。
ADR_SRCは、転送元のアドレス(実際にメモリに書き込もうとした時のアドレス)、
ADR_PLUSは、実際のメモリアドレスに変換するための差分アドレス、
ADR_MEMは、実際のメモリ上のアクセスアドレス、
である。
ADR_PLUS=10h/14=16/14=1
ADR_MEM=10h+1*(4−2)=12h
2 リプライ出力部
3 訂正能力設定回路
4 アドレス演算回路
5 データ分割合成回路
6 メモリ制御回路
7 メモリ
8 データ復元回路
10 トレーラ生成回路
20 リクエスト要求元からの命令(アドレス及びデータ等)
21 リクエストアドレス
22 訂正能力設定回路からのECCコードのバイト数
23 アドレス演算結果
24 アドレス演算結果
26 ライトデータおよびECCコード
27 リードデータおよびECCコード
28 メモリアクセスアドレスおよびデータ
29 復元されたデータ
30 リクエスト要求元に返却するリプライデータ
31 ライトデータ
101 データフォーマット
102 分割生成処理のライトデータ
103 ECCデータ
104 トレーラ
201 データ部
202 ECC部(ECCコード)
301 データ
302 ECC部(ECCコード)
Claims (7)
- メモリに格納されるデータに対する冗長コードの長さを指定する手段と、
データと該データに対応する冗長コードが1ワード内に存在するようにメモリに配置する手段と、
を備え、
1ワードがpバイト幅のデータと該データに関連するqバイト幅の冗長コード(ただし、p、qは予め定められた所定の正整数)の書き込み要求に対して、
1ワードのデータ幅がrバイト(ただし、rはr<pの正整数)、sバイト(ただし、sはs<qの正整数)の冗長コード領域を備えた構成のメモリに格納するにあたり、
前記メモリでの1ワードのデータ幅を(r+s−q)バイトとし、冗長コード幅をqバイトとして扱い、
書き込みデータの先頭アドレスADR_SRCを、(r+s−q)で除算した値{ADR_SRC/(r+s−q)}の整数値ADR_PLUSに(q−s)を乗じた値ADR_PLUS×(q−s)をADR_SRCに加算したアドレスADR_MEMを演算する手段と、
前記pバイトのデータのうち、演算後のアドレスADR_MEMからアドレスADR_SRC+(r+s−q)−1まで[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを格納し、
アドレス{ADR_SRC+(r+s−q)}から前記qバイトの冗長コードのうちの(q−s)バイトの冗長コードを格納し、前記qバイトの冗長コードの残りのsバイトを、前記sバイトの冗長コード領域に格納し、
前記pバイトのデータのうち残りのp−[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを、ADR_SRC+(r+s−q)+(q−s)=ADR_SRC+r、すなわち、次のワードから格納する手段と、
を備え、データ書き込み先の前記メモリにおいて、前記データに対応する冗長コードと、データの少なくとも一部とが、同一ワード中に配置されるように、書き込みを行う、ことを特徴とするメモリ装置。 - 前記冗長コードが誤り訂正符号(Error Correction Code)を含む、ことを特徴とする請求項1記載のメモリ装置。
- 前記メモリのデータ格納先のアドレスが予め定められた所定値となると、トレーラ情報を格納する手段を備えている、ことを特徴とする請求項1又は2記載のメモリ装置。
- 前記トレーラ情報がCRC(Cyclic Redundancy Code)情報、又はセクタ情報を含む、ことを特徴とする請求項3記載のメモリ装置。
- 1ワードがpバイト幅のデータと該データに関連するqバイト幅の冗長コード(ただし、p、qは予め定められた所定の正整数)の読み込み要求に対して、
1ワードのデータ幅がrバイト(ただし、rはr<pの正整数)、sバイト(ただし、sはs<qの正整数)の冗長コード領域を備えた構成のメモリからデータを読み込み、読み出しデータを応答として返すにあたり、
前記メモリでの1ワードのデータ幅を(r+s−q)バイトとし、冗長コード幅をqバイトとして扱い、
読み出しデータの先頭アドレスADR_SRCを、(r+s−q)で除算した値{ADR_SRC/(r+s−q)}の整数値ADR_PLUSに(q−s)を乗じた値ADR_PLUS×(q−s)をADR_SRCに加算したアドレスADR_MEMを演算する手段と、
前記pバイトのデータのうち、演算後のアドレスADR_MEMからアドレスADR_SRC+(r+s−q)−1まで[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを読み出し、残りのp−[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを、ADR_SRC+(r+s−q)+(q−s)=ADR_SRC+r、すなわち、次のワードから読み出して合成し、1ワードが、pバイトのデータを復元し、
前記qバイトの冗長コードのうち、アドレス{ADR_SRC+(r+s−q)}からの(q−s)バイトの冗長コードを読み出し、前記qバイトの冗長コードの残りのsバイトを、前記sバイトの冗長コード領域から読み出し、qバイトのデータを復元する手段と、を備え、
前記復元された1ワードがpバイトのデータとqバイトのデータをリードデータとして要求元へ返す、請求項1記載のメモリ装置。 - 1ワードがpバイト幅のデータと該データに関連するqバイト幅の冗長コード(ただし、p、qは予め定められた所定の正整数)の書き込み要求に対して、
1ワードのデータ幅がrバイト(ただし、rはr<pの正整数)、sバイト(ただし、sはs<qの正整数)の冗長コード領域を備えた構成のメモリに格納するにあたり、
前記メモリでの1ワードのデータ幅を(r+s−q)バイトとし、冗長コード幅をqバイトとして扱い、
書き込みデータの先頭アドレスADR_SRCを、(r+s−q)で除算した値{ADR_SRC/(r+s−q)}の整数値ADR_PLUSに(q−s)を乗じた値ADR_PLUS×(q−s)をADR_SRCに加算したアドレスADR_MEMを演算し、
前記pバイトのデータのうち、演算後のアドレスADR_MEMからアドレスADR_SRC+(r+s−q)−1まで[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを格納し、
アドレス{ADR_SRC+(r+s−q)}から前記qバイトの冗長コードのうちの(q−s)バイトの冗長コードを格納し、前記qバイトの冗長コードの残りのsバイトを、前記sバイトの冗長コード領域に格納し、
前記pバイトのデータのうち残りのp−[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを、ADR_SRC+(r+s−q)+(q−s)=ADR_SRC+r、すなわち、次のワードから格納し、
データ書き込み先の前記メモリにおいて、前記データに対応する冗長コードと、データの少なくとも一部とが、同一ワード中に配置されるように、書き込みを行う、メモリ制御方法。 - 1ワードがpバイト幅のデータと該データに関連するqバイト幅の冗長コード(ただし、p、qは予め定められた所定の正整数)の読み込み要求に対して、
1ワードのデータ幅がrバイト(ただし、rはr<pの正整数)、sバイト(ただし、sはs<qの正整数)の冗長コード領域を備えた構成のメモリからデータを読み込み、読み出しデータを応答として返すにあたり、
前記メモリでの1ワードのデータ幅を(r+s−q)バイトとし、冗長コード幅をqバイトとして扱い、
読み出しデータの先頭アドレスADR_SRCを、(r+s−q)で除算した値{ADR_SRC/(r+s−q)}の整数値ADR_PLUSに(q−s)を乗じた値ADR_PLUS×(q−s)をADR_SRCに加算したアドレスADR_MEMを演算し、
前記pバイトのデータのうち、演算後のアドレスADR_MEMからアドレスADR_SRC+(r+s−q)−1まで[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを読み出し、残りのp−[{ADR_SRC+(r+s−q)}−ADR_MEM]バイトのデータを、ADR_SRC+(r+s−q)+(q−s)=ADR_SRC+r、すなわち、次のワードから読み出して合成し、1ワードが、pバイトのデータを復元し、
前記qバイトの冗長コードのうち、アドレス{ADR_SRC+(r+s−q)}からの(q−s)バイトの冗長コードを読み出し、前記qバイトの冗長コードの残りのsバイトを、前記sバイトの冗長コード領域から読み出し、qバイトのデータを復元し、
前記復元された1ワードがpバイトのデータとqバイトのデータをリードデータとして要求元へ返す、請求項6記載のメモリ制御方法。
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