JP5212375B2 - 半導体記憶装置及びデータ判別方法 - Google Patents

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Description

本発明は半導体記憶装置に関し、特に、電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセルを含んだ半導体記憶装置及びデータ判別方法に関する。
現在の半導体分野において広く用いられているＤＲＡＭ（Dynamic Random Access Memory）の記憶素子は、一つのＭＯＳ（Metal Oxide Semiconductor）トランジスタと一つの容量素子とによって構成される。この容量素子はＤＲＡＭの面積の大部分を占めるため、微細化が進む近年の製造プロセスにおいて、ＤＲＡＭの小面積化を実現するために様々な容量素子が開発されてきた。
一方、非特許文献１に開示されるように、ＳＯＩ（Silicon Oｎ Insulator）トランジスタを用いることによって容量素子を除去し、面積の効率化を図ったものがＳＯＩ−ＤＲＡＭである。ＳＯＩ−ＤＲＡＭは、ＳＯＩトランジスタの基板に蓄積される電荷によって、データを記憶することを特徴としている。
データ‘１’を書き込む場合には、ＳＯＩトランジスタのソースを接地し、ドレインに高電位を与える。この時、ＳＯＩトランジスタのドレイン近傍ではインパクトイオン化が発生し、基板に電荷が蓄積される。一方、データ‘０’を書き込む場合には、ドレイン電位を基板電位よりも低くし、基板・ドレイン間のｐｎ接合を順バイアスすることによって基板の電荷を除去する。
基板電位は、基板に蓄積された電荷によって変化するため、基板効果によってＳＯＩトランジスタのしきい電圧が変化し、読み出し時のセル電流が変化する。この時のセル電流の大小に基づいてデータ‘１’とデータ‘０’とを判別できる。
ＳＯＩトランジスタの基板電位の変化には制限が存在する。基板電位の上限は、基板・ソース間のｐｎ接合が順バイアスされるときの基板電位で決定される。一方、基板電位の下限は、基板・ドレイン間のｐｎ接合が順バイアスされるときの基板電位で決定される。ｐｎ接合を順バイアスするために必要な電圧をＶＦとおくと、基板電位ＶＢの可変範囲は、ＶＤ＋ＶＦ≦ＶＢ≦ＶＦと表される。ただし、ＶＤは‘０’書き込み時のドレイン電位（ＶＤ＜０）である。
そこで、ＶＢ＝ＶＦにおいてデータ‘１’を記憶し、ＶＢ＝ＶＤ＋ＶＦにおいてデータ‘０’を記憶する。ｐｎ接合を順バイアスするために必要な電圧ＶＦは、シリコン基板に固有の値であり、一般的には約０．７Ｖである。
ＳＯＩ−ＤＲＡＭにおいては、セル電流の大小を判別するために、セル電流を電圧に変換し、参照電圧と比較する。参照電圧を生成するために、従来、データ‘０’を記憶するダミーセルとデータ‘１’を記憶するダミーセルとを一つずつ用意していた。そして、それらを接続することによって得られるデータ‘０’とデータ‘１’との中間値を参照電圧として用いていた。
ＳＯＩ−ＤＲＡＭにおいては、微細化に伴うトランジスタ間のしきい電圧のばらつきが問題となっている。しきい電圧がばらつくと、データ‘０’及びデータ‘１’のそれぞれに対応する電圧がばらつくとともに、データ‘０’及びデータ‘１’を記憶するダミーセルから得られた参照電圧もばらつく。そして、データ‘０’やデータ‘１’のばらつき範囲と参照電圧のばらつき範囲とが重複する場合には、データを判別することが困難となる。
ばらつきの影響を緩和するために、特許文献１に開示される発明では、複数個のダミーセルを用いている。特許文献１では、データ‘１’を記憶するダミーセル及びデータ‘０’を記憶するダミーセルをそれぞれ複数個用意し、それらから読み出されたデータの平均電圧をとることによって参照電圧を生成する。これにより、各メモリセル間のばらつきが平均化され、参照電圧のばらつきが低減されるため、データを判別しやすくなる。
しかし、ばらつきが増大し、データ‘０’とデータ‘１’とでばらつきの範囲が重複するようになると、特許文献１の方式を用いてもデータの判別が不可能となる。
この問題を解決するために、特許文献２に開示されるように、参照電圧を生成するために読み出しを行ったセル自身を用いる方式がある。この方式では、不揮発メモリの一例である強誘電体メモリにおいて、同一のセルに対して２回の読み出し操作を行い、最初に読み出された電荷に相当する電圧をデータとし、２回目に読み出された電荷に相当する電圧にオフセット電圧を加えたものを参照電圧とする。そして、データと参照電圧とをセンスアンプを用いて比較することで、データが‘０’であるか‘１’であるかを判別する。
この方式を用いれば、セルに用いられる強誘電体キャパシタに製造ばらつきや経時変化が生じて、データ‘０’とデータ‘１’とでばらつきの範囲が重複した場合でも、ばらつきの影響を除去することにより、強誘電体キャパシタに記憶されたデータを正確に判別できる。
特開２００６−６５９０１号公報 特開２００５−２５９２９６号公報 大澤,「An 18.5ns 128Mb SOI DRAM with a floating body cell」, ISSCC Dig. Tech. Papers, pp. 458-459, Feb. 2005
〔背景技術の問題点〕
ＳＯＩ−ＤＲＡＭにおいて、トランジスタ間のしきい電圧のばらつきが増大すると、データ‘１’と‘０’とを判別するための電圧マージンが低下する。メモリにおいて考慮すべきしきい電圧のばらつきはメモリ規模に依存し、しきい電圧の標準偏差をσとおくと、数十kbitから数Mbit程度のメモリでは、ばらつきは最悪の場合で４σから５σ程度となる。よって、このような大規模メモリでは、しきい電圧に４σから５σのばらつきが生じたメモリセルに対して動作を保証しなければならない。
非特許文献１において、σは約３０ｍＶである。このとき、４σから５σのばらつきを考慮すると、‘１’と‘０’とを判別するための電圧マージンは、１００ｍＶから１６０ｍＶ程度である。
将来、ＳＯＩ−ＤＲＡＭの微細化が進むと、ばらつきは現世代のＳＯＩ−ＤＲＡＭよりも増大する。そのため、電圧マージンが減少し、読み出し動作においてデータ‘１’と‘０’とを判別することが困難となると予想される。
特許文献１のように、複数のダミーセルを用いて参照電圧を生成する方式では、参照電圧のばらつきは個々のダミーセルのばらつきの平均となるため、データ‘０’を記憶するダミーセルとデータ‘１’を記憶するダミーセルとを一つずつ用いていた方式と比較すれば、データを判別しやすい。しかし、ＳＯＩ−ＤＲＡＭの微細化によってばらつきが増大し、データ‘１’とデータ‘０’とでばらつきの範囲が重複する場合には、特許文献１の方式を用いても、読み出し動作においてデータ‘１’と‘０’とを判別することは不可能である。
特許文献２の方式では、参照電圧を生成するために、読み出し回路の出力部において、予め読み出されたデータ‘１’又はデータ‘０’の電圧値にオフセット電圧を加算する。この際、オフセット電圧を加算することによって得られる参照電圧は、センスアンプの入力範囲に適合させなければデータを判別できない。
ＳＯＩ−ＤＲＡＭでは、セル電流の大小によってデータ‘１’と‘０’とを判別するため、通常はセル電流を参照電流と比較し、電流信号で読み出しを行う。そのため、特許文献２と同様の方法をＳＯＩ−ＤＲＡＭに適用するならば、読み出し回路の出力部において、予め得られたセル電流にオフセット電流を加算したものを参照電流とし、比較回路を用いて予め得られたセル電流と比較することとなる。このときの参照電流は、比較回路の検出可能な入力範囲に適合していなければならない。
しかし、しきい電圧のばらつきが大きいときには、セル電流の変動は数十μＡに及ぶ。ゆえに、セル電流にオフセット電流を加算すると、参照電流が比較回路の入力範囲を超過してしまう可能性がある。この場合、読み出しを行うことができないことから、特許文献２の方式をＳＯＩ−ＤＲＡＭに適用することは困難である。
本発明はかかる問題に鑑みてなされたものであり、ＳＯＩ−ＤＲＡＭにおいてしきい電圧のばらつきが増大した場合にも、読み出し動作においてデータ‘１’と‘０’とを正確に判別できる半導体記憶装置及びデータ判別方法を提供することを目的とする。
上記目的を達成するため、本発明は、第１の態様として、電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセルを有し、通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって通常のデータを判別するための参照電流を生成し、該参照電流に基づいて通常データを判別することを特徴とする半導体記憶装置を提供するものである。
上記目的を達成するため、本発明は、第２の態様として、電荷を蓄積又は除去することによってデータを記憶し電流で読み出しを行うメモリセルを有する半導体記憶装置におけるデータ判別方法であって、メモリセルの通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって通常のデータを判別するための参照電流を生成し、該参照電流に基づいて通常データを判別することを特徴とするデータ判別方法を提供するものである。
本発明によれば、ＳＯＩ−ＤＲＡＭにおいてしきい電圧のばらつきが増大した場合にも、読み出し動作においてデータ‘１’と‘０’とを正確に判別できる半導体記憶装置及びデータ判別方法を提供できる。
〔発明の特徴〕
本発明に係る半導体記憶装置では、ＳＯＩ−ＤＲＡＭにおいて、通常のデータ‘１’と‘０’とを書き込むための手段に加えて、データ‘１’と‘０’とを判別するための中間データを書き込むための手段を設けている。すなわち、図１に示すように、電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセル１を有し、書き込み回路２は、通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって通常のデータを判別するための参照電流を生成し、判別器３は該参照電流に基づいて通常データを判別する。なお、通常データの判別のために、通常の読み出し操作によって得られた電流値を記憶するための手段を設けると良い。さらに、メモリセルにデータを書き込み、読み出すことによって得られた参照電流と、予め記憶されている電流とを比較するための手段を設けると良い。
〔作用〕
読み出し時の参照電流は、読み出しを行ったセル自身によって生成されるため、しきい電圧のばらつきに依存せずデータ‘１’と‘０’とを正確に判別できる。また、セルに中間データを書き込み、読み出すことによって得られた参照電流は、ばらつきが生じた場合にもデータ‘１’とデータ‘０’との電流の中間値付近となるため、比較機構の入力範囲に適合し、安定して読み出すことができる。
〔効果〕
通常の読み出し操作を行ったセル自身に中間データを書き込み、再度読み出し操作を行うことによって、読み出しを行ったセル自身から参照電流を生成する。参照電流と最初に読み出された電流とを比較することによって、セル電流のしきい電圧依存性を除去し、データ‘１’と‘０’とを正確に判別できる。本発明の方式は、読み出しサイクル時間が通常の４倍に増加するが、トランジスタ間のしきい電圧のばらつきによる影響を自身で除去できるため、今後も微細化を継続できる。
〔構成〕
図２に、本発明に係る半導体記憶装置の構成を示す。この半導体記憶装置は、メモリセル１１、書き込み回路１２、電流値記憶回路１３、電流比較器１４、及び電流選択器１５を有する。
メモリセル１１は、データを記憶する。書き込み回路１２は、メモリセル１１に通常のデータ‘０’、‘１’及び中間データを書き込む。電流値記憶回路１３は、通常の読み出し動作で得られた電流を記憶する。電流比較器１４は、中間データを書き込み、読み出すことによって得られた参照電流と電流値記憶回路１３に記憶された電流とを比較する。電流選択器１５は、二つの電流経路のうちの一方を選択することによって、メモリセル１１を通常の読み出し動作において電流値記憶回路１３に接続し、中間データの読み出し動作において電流比較器１４に接続する。なお、メモリセル１１は、図１におけるメモリセル１に相当する。また、書き込み回路１２は、図１における書き込み回路２に相当する。また、電流値記憶回路１３、電流比較器１４及び電流選択器１５は、図１における判別器３に相当する。
最初に、電流選択器１５において、メモリセル１１が電流値記憶回路１３に接続されるように経路を選択する。その後、メモリセル１１からデータを読み出し、得られた電流値を電流値記憶回路１３に記憶する。次に、電流選択器１５を電流値記憶回路１３から遮断し、メモリセル１１にデータ‘１’とデータ‘０’とを判別するための中間データを書き込む。その後、メモリセル１１が電流比較器１４に接続されるように電流選択器１５を切り替え、中間データを読み出す。このとき、電流比較器１４にはメモリセル１１と電流値記憶回路１３とが接続されているため、メモリセル１１から読み出された中間データの読み出し電流を参照電流として、予め記憶された電流を比較判定できる。これにより、予め読み出されたデータを判別する。
図３は、本発明に係る半導体記憶装置の別の構成を示す図である。
図３に示すように、この半導体記憶装置は、メモリセル２１、書き込み回路２２、電流値記憶回路２３、電流比較器２４、スイッチ２５、及びスイッチ２６を有する。メモリセル２１、書き込み回路２２、電流値記憶回路２３、及び電流比較器２４は、図２に示した各構成と同様である。スイッチ２５は、メモリセル２１を中間データの読み出し動作において電流比較器２４に接続する。スイッチ２６は、電流比較器２４の出力を通常の読み出し動作において電流値記憶回路２３に接続する。なお、メモリセル２１は、図１におけるメモリセル１に相当する。また、書き込み回路２２は、図１における書き込み回路２に相当する。また、電流値記憶回路２３、電流比較器２４、スイッチ２５及びスイッチ２６は、図１における判別器３に相当する。
図２に示した半導体記憶装置との相違は、電流比較器２４の出力を、電流値記憶回路２３へスイッチ２６を介して接続する点である。
最初に、スイッチ２５及びスイッチ２６を導通させ、メモリセル２１からデータを読み出すと、電流がスイッチ２５を介して電流比較器２４の一方の入口に流れ、電流比較器２４の出力がスイッチ２６を介して電流値記憶回路２３に記憶される。電流値記憶回路２３に記憶された電流値は、電流比較器２４の他方の入力へ流れ、メモリセル２１からの電流と等しくなるように電流比較器２４によって制御される。次に、スイッチ２５及びスイッチ２６を遮断し、メモリセル２１にデータ‘１’とデータ‘０’とを判別するための中間データを書き込む。その後、スイッチ２５を再度導通させ、メモリセル２１から中間データを読み出す。このとき、スイッチ２６は遮断したままとする。電流比較器２４の一方の入力には、予め読み出され電流値記憶回路２３によって保持されているデータの読み出し電流が、他方の入力にはメモリセル２１から読み出された中間データの読み出し電流が流れる。したがって、電流比較器２４において、中間データの読み出し電流を参照電流として、予め記憶された電流値を比較判定できる。これにより、予め読み出されたデータが‘１’であるか‘０’であるかを判別する。
図４に、本発明に係る半導体記憶装置の構成を回路要素を用いて示す。この構成は、図３に示した半導体記憶装置を回路要素で示したものである。図４に示すように、半導体記憶装置は、メモリセル３１、書き込み回路３２、スイッチ３３、ビット線電位保持回路３４、電流源３５、電流値記憶素子３６、スイッチ３７、及び電流比較器３８を有する。なお、メモリセル３１は、図１におけるメモリセル１に相当する。また、書き込み回路３２は、図１における書き込み回路２に相当する。また、スイッチ３３、ビット線電位保持回路３４、電流源３５、電流値記憶素子３６、スイッチ３７及び電流比較器３８は、図１における判別器３に相当する。
メモリセル３１は、一つのＳＯＩトランジスタからなっておりデータを記憶する。書き込み回路３２は、メモリセル３１に通常のデータ‘０’、‘１’及び中間データを書き込む。スイッチ３３は、読み出し時に導通し、書き込み時に遮断する。ビット線電位保持回路３４は、読み出し時にビット線電位を保持する。電流源３５は、最初の読み出し操作で得られた電流を流す。電流値記憶素子３６は、最初の読み出し操作で得られた電流値を記憶するための素子である。スイッチ３７は、電流値記憶素子３６を導通・遮断する。電流比較器３８は、電流源３５から供給される電流とビット線電位保持回路３４を通じてメモリセル３１に流れる電流とを比較する。
最初に、通常の読み出し操作を行う。スイッチ３３を導通させ、ビット線電位を固定電位に保持する。メモリセル３１からデータを読み出すと、メモリセル３１とビット線電位保持回路３４との間のビット線に電流が流れる。ビット線に流れる電流が、ビット線電位保持回路３４を通じて電流比較器３８の一方の入力へ流れる。同時にスイッチ３７を導通させることにより、電流比較器３８の出力が電圧値として電流値記憶素子３６に記憶される。電流値記憶素子３６に記憶された電圧値により、電流源３５が制御され、制御された電流と等しい電流が電流源３５から流れる。このとき、電流値記憶素子３６に記憶される電流は、ビット線電位保持回路３４を通じてビット線に流れる電流と等しくなるように電流比較器３８によって制御される。したがって、電流源３５には、ビット線に流れる電流と等しい電流が流れる。次に、スイッチ３３及び３７を遮断し、読み出しを行ったセル自身に中間データを書き込む。中間データを書き込んだ後、スイッチ３３を導通させ、再度読み出し操作を行う。このとき、スイッチ３７は遮断したままとする。読み出し操作によって得られた中間データの読み出し電流が、電流比較器３８の一方の入力端子に流れる。電流比較器３８の他方の入力端子には、最初の読み出し操作で得られ、電流源３５によって保持されている電流が流れる。電流比較器３８によって、最初に読み出されたデータに相当する電流を中間データに相当する電流と比較し、データが‘１’であるか‘０’であるかを判別する。
図５に、本発明に係る半導体記憶装置の別の構成を回路要素を用いて示す。この構成は、図３に示した半導体記憶装置を回路要素で示したものである。図５に示すように、半導体記憶装置は、メモリセル４１、書き込み回路４２、スイッチ４３、ビット線電位保持回路４４、カレントミラー回路４５、電流源４６、電流値記憶素子４７、スイッチ４８、及び電流比較器４９を有する。なお、メモリセル４１は、図１におけるメモリセル１に相当する。また、書き込み回路４２は、図１における書き込み回路２に相当する。また、スイッチ４３、ビット線電位保持回路４４、カレントミラー回路４５、電流源４６、電流値記憶素子４７、スイッチ４８、及び電流比較器４９は、図１における判別器３に相当する。
メモリセル４１、書き込み回路４２、スイッチ４３、ビット線電位保持回路４４、電流源４６、電流値記憶素子４７及びスイッチ４８は図４に示した構成でのメモリセル３１、書き込み回路３２、スイッチ３３、ビット線電位保持回路３４、電流源３５、電流値記憶素子３６及びスイッチ３７と同様である。カレントミラー回路４５は、読み出し操作によって得られた電流を複写する。
図５に示す構成の図４に示す構成との相違は、図５の構成においては、カレントミラー回路４５を用いて電流を複写することによって、メモリセル側の電流の経路と、電流比較器側の電流の経路とを分離していることである。図４に示す構成と図５に示す構成とで得られる効果は同様であるが、実際に回路として構成する場合にはカレントミラー回路を用いた図５に示す構成の方が低電圧化に適している。
最初に通常の読み出し操作を行う。スイッチ４３を導通させ、ビット線電位を固定電位に保持する。メモリセル４１からデータを読み出すとメモリセル４１とビット線電位保持回路４４との間のビット線に電流が流れる。ビット線に流れる電流が、ビット線電位保持回路４４を通じてカレントミラー回路４５の入力へ流れ、それと等しい電流が出力に複写される。複写された電流は、電流比較器４９の一方の入力へ流れる。同時にスイッチ４８を導通させることにより、電流比較器４９の出力が電圧値として電流値記憶素子４７に記憶される。電流値記憶素子４７に記憶された電圧値によって電流源４６が制御され、記憶された電流と等しい電流が流れる。このとき、電流値記憶素子４７に記憶される電流は、カレントミラー回路４５によって複写された電流と等しくなるように電流比較器４９によって制御される。したがって、電流源４６には、ビット線に流れる電流と等しい電流が流れる。次に、スイッチ４３及びスイッチ４８を遮断し、読み出しを行ったセル自身に中間データを書き込む。中間データを書き込んだ後、スイッチ４３を導通させ、再度読み出し操作を行う。このとき、スイッチ４８は遮断したままとする。読み出し操作によって得られた電流が、カレントミラー回路４５によって電流比較器４９の一方の入力端子に流れる。電流比較器４９の他方の入力端子には、最初の読み出し操作によって得られ電流源４６によって保持されている電流が流れる。最初に読み出されたデータに相当する電流と中間データに相当する電流とを電流比較器４９によって比較し、データが‘１’であるか‘０’であるかを判別する。
〔中間データの書き込み方式〕
本発明において、中間データの書き込み方式として次の二つの方式が適用可能である。一つが「電源降圧型」であり、もう一つが「パルス幅制御型」である。
〔第１の実施形態〕
まず、第１の実施形態として電源降圧型中間データ書き込み方式を適用した場合について説明する。
図６に、本実施形態に係る半導体記憶装置の構成を示す。この半導体記憶装置は、電源降圧型中間データ書き込み方式の半導体記憶装置であり、メモリセル５０１、書き込み回路５０２、トランスファゲート５０３、カスコードトランジスタ５０４、バイアス電圧源５０５、カレントミラー回路５０６、電流源５０７、保持容量５０８、トランスファゲート５０９、出力インバータ５１０を有する。
メモリセル５０１は、一つのＳＯＩトランジスタからなる。書き込み回路５０２は、メモリセル５０１に通常のデータ‘０’、‘１’及び中間データを書き込む。トランスファゲート５０３は、書き込み時に遮断し、読み出し時に導通する。カスコードトランジスタ５０４は、読み出し時にビット線電位を保持する。バイアス電圧源５０５は、カスコードトランジスタ５０４のゲートにバイアス電圧Ｖbiasを加える。カレントミラー回路５０６は、読み出し操作で得られたビット線に流れる電流を複写する。電流源５０７は、最初の読み出し操作で得られた電流を流す。保持容量５０８は、最初の読み出し操作で得られた電流値を記憶するための電流源５０７のゲート電位を保持する。トランスファゲート５０９は、保持容量５０８の導通・遮断を切り替える。出力インバータ５１０は、入力された信号を反転して出力信号（ＯＵＴ）として出力する。
カレントミラー回路５０６のトランジスタＭｐ２と電流源５０７とが電流比較器としての機能も兼ねており、カレントミラー回路５０６のトランジスタＭｐ２に流れる電流を参照電流として、電流源５０７に流れる電流を比較判定する。メモリセル５０１において、ＳＯＩトランジスタのゲートがワード線に、ドレインがビット線に接続されており、ソースは接地されている。基板電位は浮遊電位であり、ＶＢと表す。書き込み回路５０２にはクロック信号ＣＬＫ、書き込み制御信号ＷＥ、中間データ書き込み制御信号ＨＷＥ、入力データＤＩ、中間データ書き込みタイミング信号ＣＫＨが入力される。
図７に、本実施形態に係る半導体装置の別の構成例を示す。この半導体記憶装置は、電源降圧中間データ書き込み式の半導体記憶装置であり、メモリセル６０１、書き込み回路６０２、トランスファゲート６０３、基準電圧源６０４、演算増幅器６０５、カレントミラー回路６０６、電流源６０７、保持容量６０８、トランスファゲート６０９、出力インバータ６１０を有する。
メモリセル６０１、書き込み回路６０２、トランスファゲート６０３、カレントミラー回路６０６、電流源６０７、保持容量６０８、トランスファゲート６０９及び出力インバータ６１０は、図６に示した構成におけるメモリセル５０１、書き込み回路５０２、トランスファゲート５０３、カレントミラー回路５０６、電流源５０７、保持容量５０８、トランスファゲート５０９及び出力インバータ５１０とそれぞれ同様である。
基準電圧源６０４及び演算増幅器６０５は、読み出し時にビット線電位を保持するための構成要素である。
図６に示した構成と図７に示した構成との相違は、後者はカスコードトランジスタ５０４を用いずに、演算増幅器６０５とカレントミラー回路６０６のトランジスタＭｐ１とによって負帰還を構成することにより、読み出し時にビット線電位が保持されるように制御している点である。これにより、電源・グラウンド間のトランジスタの縦積み段数を減らし、低電圧動作に適した構成としている。したがって、以下の説明においては低電圧動作に適した、図７に示す構成を例として採用する。
図８に、図７に示した構成の半導体記憶装置における各信号の動作波形のシミュレーション結果を示す。図示するように、「通常の読み出し」、「中間データ書き込み」、「中間データ読み出し・比較」、「再書き込み」の順に処理を行う。
まず、通常の読み出し操作においては、書き込み制御信号ＷＥ＝０（＝ＶＳＳ）とし、トランスファゲート６０３を導通させる。このとき、基準電圧源６０４、演算増幅器６０５、及びトランジスタＭｐ１によって負帰還が構成され、ビット線ＢＬの電位は基準電圧Ｖｒｅｆに等しくなるように制御される。また、通常読み出し操作の開始とともにワード線ＷＬが選択されると、ビット線ＢＬにセル電流が流れる。ビット線ＢＬに流れる電流がカレントミラー回路６０６のトランジスタＭｐ２に複写される。ワード線ＷＬ選択と同時に信号φ＝１（＝ＶＤＤ）とし、トランスファゲート６０９を導通させることによって、Ｍｐ２に流れる電流と等しい電流が電流源６０７に流れる。この時、電流源６０７に流れる電流に対応するゲート・ソース間電圧が保持容量６０８に加えられる。すなわち、セル電流が保持容量６０８に電圧値として記憶される。
次に、中間データの書き込み操作を行う。信号φ＝０（＝ＧＮＤ）としてトランスファゲート６０９を遮断する。書き込み制御信号ＷＥ＝１（＝ＶＤＤ）とすることによってトランスファゲート６０３を遮断し、中間データ書き込み制御信号ＨＷＥ＝１（＝ＶＤＤ）として、読み出しを行ったメモリセルに中間データ書き込み回路によって中間データを書き込む。中間データを書き込む場合にもインパクトイオン化を利用する。しかし、そのためには、ビット線ＢＬにデータ‘１’相当の高電位を加える必要があるから、基板電位を中間データ相当の電位に制御しにくい。そこで、まずビット線ＢＬの電位を上昇させてデータ‘１’を書き込んだ後、ビット線ＢＬの電位を降下させて基板に蓄積された電荷を引き抜き、中間データ相当の電位に制御する。このとき、データ‘１’を書き込んでからビット線電位を降下させるまでのタイミングを、中間データ書き込みタイミング信号ＣＫＨによって制御する。
中間データを書き込んだ後、再度読み出し操作を行う。これにより、中間データに対応するセル電流がトランジスタＭｐ２に流れる。一方、電流源６０７には、保持容量６０８に記憶された電圧値によって、予め読み出した電流が流れている。したがって、トランジスタＭｐ２に流れる電流を参照電流とし、電流源６０７に流れる電流が比較判定される。トランジスタＭｐ２に流れる電流が電流源６０７に流れる電流よりも大きいならば、電流源６０７のドレイン電位は上昇し、出力インバータ６１０で反転増幅されてデータ‘０’が出力される。これがデータ‘０’の読み出し操作に相当する。トランジスタＭｐ２に流れる電流が電流源６０７に流れる電流よりも小さいならば、電流源６０７のドレイン電位は降下し、出力インバータ６１０で反転増幅されてデータ‘１’が出力される。これがデータ‘１’の読み出し操作に相当する。読み出しデータが出力されると同時に、メモリセル６０１に対して再書き込み操作を行う。再書き込み操作は、通常のＳＯＩ−ＤＲＡＭにおけるデータ書き込みと同様であるので、説明は省略する。
図９に、書き込み回路６０２の構成例を示す。図示するように、書き込み回路６０２は、三つの電源ＶＤＤ、ＶＤＤ２、ＶＳＳと、それらに接続されるパストランジスタ８１、トランスファゲート８２及びパストランジスタ８３と、パストランジスタ８１、８３及びトランスファゲート８２を駆動する制御回路８４と、ビット線に接続されるトランスファゲート８５とを有する。ただし、ＶＤＤは正電源、ＶＳＳは負電源である。ＶＤＤ２は正電源、負電源のいずれの場合ともにあり得る。
制御回路８４には、クロック信号ＣＬＫ、中間データ書き込み制御信号ＨＷＥ、入力データＤＩ、中間データ書き込みタイミング信号ＣＫＨが入力され、それらに応じて電源選択信号ｓ０、ｓ１、ｓ２が生成される。ＷＥ＝０の時、書き込み回路６０２の出力は浮遊電位となり、信号ＨＷＥ、ＤＩ、ＣＫＨの値によらず読み出しが行われる。ＷＥ＝１のとき、書き込みが行われる。電源選択信号ｓ０、ｓ１、ｓ２によって、電源ＶＤＤ、ＶＤＤ２、ＶＳＳが選択される。ビット線電位を電源ＶＤＤ、ＶＤＤ２、ＶＳＳに等しくすることによって、データ‘１’、中間データ、データ‘０’をそれぞれ書き込む。
図１０に、図９に示す書き込み回路の構成に用いられる制御回路の真理値表を示す。ここで、クロック信号ＣＬＫ＝１であるものとする。中間データ書き込み制御信号ＨＷＥ＝０のとき、通常の書き込みが行われる。ＤＩ＝０の時、ｓ２＝１となり、電源ＶＳＳが選択され、ビット線にデータ‘０’が伝達される。ＤＩ＝１の時、ｓ０＝１となり、電源ＶＤＤが選択され、ビット線にデータ‘１’が伝達される。通常の書き込み動作は、中間データ書き込みタイミング信号ＣＫＨの値によらず行われる。
中間データ書き込み制御信号ＨＷＥ＝１のとき、中間データの書き込みが行われる。ＤＩ＝１かつＣＫＨ＝０のとき、ｓ０＝１となって電源ＶＤＤが選択され、ビット線にデータ‘１’が伝達される。ＤＩ＝１かつＣＫＨ＝１のとき、ｓ１＝１となって電源ＶＤＤ２が選択され、ビット線に中間データが伝達される。
中間データを書き込む場合にも、ＳＯＩトランジスタのインパクトイオン化を利用するため、ビット線を高電位にする必要がある。中間データに相当する電位では、インパクトイオン化を生じさせるのに不十分である可能性がある。そのため、まずビット線にデータ‘１’相当の高電位を与えてから、ビット線を中間電位まで降下させることによって中間データを書き込む。したがって、中間データを書き込む場合には、最初にＤＩ＝１とし、そのままＣＫＨを立ち上げることによってビット線を中間データ相当の電位とする。
データ‘１’を書き込むためには、基板電位ＶＢをＶＦと等しくする必要があるので、電源ＶＤＤを、ＶＤＤ＞ＶＦとなるように定める。データ‘０’を書き込むためには、基板・ドレイン間のｐｎ接合が順バイアスされるまで降下させる必要があるので、電源ＶＳＳをＶＳＳ＜ＶＢ−ＶＦとなるように定める。中間データを書き込むとき、ビット線電位を電源ＶＤＤ２に等しくするから、そのときの基板電位ＶＢはＶＢ＝ＶＤＤ２＋ＶＦと表される。基板電位によりＳＯＩトランジスタのしきい電圧が定められる。しきい電圧が定められることにより、中間データ読出し時のセル電流が定められる。ここで、中間データ読み出し時のセル電流とデータ‘０’読み出し時のセル電流との平均値となるように電源ＶＤＤ２の値を定める。例えば、電源ＶＤＤ＝２Ｖ、ＶＳＳ＝−２Ｖのとき、電源ＶＤＤ２＝−０．８Ｖである。
電源ＶＤＤ２の値は、安定な読み出しを実現するためにデータ‘１’読み出し時のセル電流とデータ‘０’読み出し時のセル電流との平均値となるように定められるのが好ましいが、これに限定されるものではなく、中間データ読み出し時のセル電流が、データ‘１’読み出し時のセル電流とデータ‘０’読み出し時のセル電流とを判別できる電流値であれば、読み出すことが可能である。
本実施形態においては、最初に通常の読み出し操作を行い、得られたセル電流を保持容量に記憶する。次に、読み出しを行ったセル自身に中間データを書き込み、読み出すことによって得られたセル電流を参照電流として、保持容量に記憶済みのセル電流と比較する。すなわち、読み出しを行ったセル自身から参照電流を生成し、データ‘１’と‘０’とを判別する。したがって、ＳＯＩトランジスタセルのしきい電圧に生じたばらつきの影響を除去でき、正確な読み出しを行える。
〔第２の実施形態〕
本発明を好適に実施した第２の実施形態について説明する。本実施形態においては、中間データの書き込み方式としてパルス幅制御型データ書き込み方式を用いる。図１１に、本実施形態に係る半導体記憶装置の構成を示す。図に示すように、この半導体記憶装置は、メモリセル７０１、書き込み回路７０２、トランスファゲート７０３、基準電圧源７０４、演算増幅器７０５、カレントミラー回路７０６、電流源７０７、保持容量７０８、トランスファゲート７０９、出力インバータ７１０を有する。図７に示した第１の実施形態に係る半導体記憶装置とほぼ同様の構成であるが、書き込み回路７０２の構成が異なっている。メモリセル７０１、トランスファゲート７０３、基準電圧源７０４、演算増幅器７０５、カレントミラー回路７０６、電流源７０７、保持容量７０８、トランスファゲート７０９及び出力インバータ７１０は、第１の実施形態の図７に示した構成の半導体記憶装置と同様である。
図１２に、パルス幅制御型中間データ書き込み方式の中間データ書き込みサイクルにおける動作波形を示す。中間データ書き込みサイクルにおいて、クロック信号ＣＬＫを立ち上げ、まずビット線にデータ‘０’相当の低電位を与えると、ＳＯＩトランジスタセルの基板電位が降下する。基板電位が十分降下した時点で中間データ書き込みタイミング信号ＣＫＨを立ち上げ、ビット線にデータ‘１’相当の高電位を与えると、インパクトイオン化によって、ＳＯＩトランジスタの基板電位が上昇する。このとき、基板電位が中間データ相当の電位に達した時点でクロック信号ＣＬＫを立ち下げ、書き込み操作を終了する。これにより、メモリセルに中間データを書き込むことができる。すなわち、中間データの書き込みを、パルス幅の制御で行う。基板電位がデータ‘１’相当の電位からデータ‘０’相当の電位に下降するのに十分な時間をｔ１、データ‘０’相当の電位から中間データ相当の電位に上昇するまでの時間をｔ２とおくと、ＣＬＫが立ち上がってからＣＫＨが立ち上がるまでの時間をｔ１、ＣＫＨが立ち上がってからＣＬＫが立ち下がるまでの時間をｔ２とすることによって、中間データの書き込みを実現できる。なお、図１２においては、データ‘１’相当の電位と‘０’相当の電位との中間の電位を論理しきい値としているが、この基準となる電位は、データ‘１’相当の電位と‘０’相当の電位との間で任意に設定可能である。
中間データの書き込みをパルス幅の制御で行う方式を用いる場合、書き込み回路においては、電源ＶＤＤ２を省略できる。図１３に、パルス幅制御方式で中間データの書き込みを行う場合の書き込み回路の構成例を示す。この書き込み回路は、パストランジスタ１２１、１２２、制御回路１２３、及びトランスファゲート１２４を有する。図に示すように、データ‘１’を書き込む時には電源ＶＤＤを選択する。一方、データ‘０’を書き込む時には電源ＶＳＳを選択する。中間データを書き込む時には、電源ＶＤＤを選択しながら、中間データ書き込みタイミング信号ＣＫＨの立ち上がりタイミングを調整する。
図１４に、図１３に示す書き込み回路の制御回路の真理値表を示す。ここで、クロック信号ＣＬＫ＝１であるものとする。中間データ書き込み制御信号ＨＷＥ＝０のとき、通常の書き込み動作が行われる。ＤＩ＝０の時にはｓ１＝１となって電源ＶＳＳが選択され、ビット線にデータ‘０’が伝達される。ＤＩ＝１のときには、ｓ０＝１となって電源ＶＤＤが選択され、ビット線にデータ‘１’が伝達される。通常の書き込み動作は、中間データ書き込みタイミング信号ＣＫＨの値によらず行われる。
中間データ書き込み制御信号ＨＷＥ＝１のとき、中間データの書き込みが行われる。ＤＩ＝１かつＣＫＨ＝０の時には、ｓ１＝１となって電源ＶＳＳが選択され、ビット線にデータ‘０’が伝達される。ＤＩ＝１かつＣＫＨ＝１の時には、ｓ０＝１となって電源ＶＤＤが選択され、ビット線にデータ‘１’が伝達される。
パルス幅制御中間データ書き込み方式において、中間データ書き込みサイクル以外の動作は、第１の実施形態に示した電源降圧型中間データ書き込み方式と同様であるため、重複する説明は省略する。パルス幅制御中間データ書き込み方式の半導体記憶装置は、電源降圧型中間データ書き込み方式の半導体記憶装置と同様の効果を奏する。
なお、上記各実施形態は本発明の好適な実施の一例であり、本発明はこれに限定されることなく様々な変形が可能である。
この出願は、２００７年９月２５日に出願された日本出願特願２００７−２４７００７を基礎とする優先権を主張し、その開示の全てをここに取り込む。
本発明に係る半導体記憶装置の機能構成を示す図である。 本発明に係る半導体記憶装置の構成を示す図である。 本発明に係る半導体記憶装置の別の構成を示す図である。 本発明に係る半導体記憶装置の構成を回路要素を用いて示す図である。 本発明に係る半導体記憶装置の別の構成を回路要素を用いて示す図である。 本発明を好適に実施した第１の実施形態に係る半導体記憶装置の構成を示す図である。 第１の実施形態に係る半導体記憶装置の別の構成を示す図である。 第１の実施形態に係る半導体記憶装置における各信号の動作波形のシミュレーション結果を示す図である。 書き込み回路の構成例を示す図である。 制御回路の真理値表を示す図である。 本発明を好適に実施した第２の実施形態に係る半導体記憶装置の構成を示す図である。 パルス幅制御型中間データ書き込み方式の中間データ書き込みサイクルにおける動作波形を示す図である。 パルス幅制御方式で中間データの書き込みを行う場合の書き込み回路の構成例を示す図である。 制御回路の真理値表を示す図である。
符号の説明
１、１１、２１、３１、４１ メモリセル
２、１２、２２、３２、４２、５０２、６０２、７０２ 書き込み回路
３、 判別器
１３、２３ 電流値記憶回路
１４、２４、３８、４９ 電流比較器
１５ 電流選択器
２５、２６、３３、３７、４３、４８ スイッチ（ＳＷ）
３４、４４ ビット線電位保持回路
３５、４６、５０７、６０７、７０７ 電流源
３６、４７ 電流値記憶素子
４５、５０６、６０６、７０６ カレントミラー回路
８１、８３、１２１、１２２ パストランジスタ
８２、８５、１２４、５０３、５０９、６０３、６０９、７０３、７０９ トランスファゲート
８４、１２３ 制御回路
５０１、６０１、７０１ ＳＯＩトランジスタセル
５０４ カスコードトランジスタ
５０５ バイアス電圧源
５０８、６０８、７０８ 保持容量
５１０、６１０、７１０ 出力インバータ
６０４、７０４ 基準電圧源
６０５、７０５ 演算増幅器

Claims (10)

  1. 電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセルを有し、通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって前記通常のデータを判別するための参照電流を生成し、該参照電流に基づいて前記通常データを判別することを特徴とする半導体記憶装置であって、
    前記通常のデータと、該通常のデータを判別するための中間データとを前記メモリセルに書き込むための書き込み手段と、
    前記通常のデータの読み出し電流を記憶する電流値記憶手段と、
    前記電流値記憶手段に接続され、前記通常のデータの読み出し電流を前記参照電流である前記中間データの読み出し電流と比較する電流比較手段と、
    前記メモリセルを、前記通常のデータの読み出し時には前記電流値記憶手段と接続し、前記中間データの読み出し時には前記電流比較手段と接続する電流選択手段とを有することを特徴とする半導体記憶装置。
  2. 前記電流選択手段は、３端子のうちの一つが前記メモリセルに、残りの二つが前記電流値記憶手段及び前記電流比較手段にそれぞれ接続されており、データ読み出し時には前記電流値記憶手段及び前記電流比較手段のいずれか一方を前記メモリセルに接続し、データ書き込み時には前記電流値記憶手段及び前記電流比較手段のいずれも前記メモリセルに接続しないことを特徴とする請求項１記載の半導体記憶装置。
  3. 電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセルを有し、通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって前記通常のデータを判別するための参照電流を生成し、該参照電流に基づいて前記通常データを判別することを特徴とする半導体記憶装置であって、
    前記通常のデータと、該通常のデータを判別するための中間データとを前記メモリセルに書き込むための書き込み手段と、
    前記通常のデータの読み出し電流を記憶する電流値記憶手段と、
    一方の入力端子が前記電流値記憶手段に接続され、前記通常のデータの読み出し電流を前記参照電流である前記中間データの読み出し電流と比較する電流比較手段と、
    一端が前記メモリセルに、他端が前記電流比較手段の他方の入力端子に接続され、前記中間データの読み出し時に導通する第１のスイッチと、
    一端が前記電流比較手段の出力端子に、他端が前記電流値記憶手段に接続され、前記通常のデータの読み出し時に導通する第２のスイッチとを有することを特徴とする半導体記憶装置。
  4. 電荷を蓄積又は除去することによってデータを記憶し、電流で読み出しを行うメモリセルを有し、通常のデータの読み出しを行うセル自身に中間データを書き込み、該中間データを読み出すことによって前記通常のデータを判別するための参照電流を生成し、該参照電流に基づいて前記通常データを判別することを特徴とする半導体記憶装置であって、
    前記通常のデータと、該通常のデータを判別するための中間データとを前記メモリセルに書き込むための書き込み手段と、
    読み出し時に前記メモリセルのビット線電位を保持するビット線電位保持手段と、
    一端が前記ビット線電位保持手段に、他端が前記メモリセルに接続され、読み出し時に導通し、書き込み時に遮断する第１のスイッチと、
    前記通常のデータの読み出し電流を記憶する電流値記憶手段と、
    前記電流値記憶手段によって制御される電流源と、
    前記電流源に流れる電流を前記参照電流である前記中間データの読み出し電流と比較する電流比較手段と、
    一端が前記電流比較手段の出力端子に、他端が前記電流値記憶手段に接続され、前記通常のデータの読み出し時に導通する第２のスイッチとを有することを特徴とする半導体記憶装置。
  5. 前記ビット線電位保持手段に接続され、読み出し時に前記ビット線に流れる電流を複写
    する電流複写手段をさらに有し、
    前記電流比較手段は、前記電流源に流れる電流を、前記電流複写手段から供給される前記中間データの読み出し電流と比較することを特徴とする請求項４記載の半導体記憶装置。
  6. 前記ビット線電位保持手段であるカスコードトランジスタのゲートにバイアス電圧を加えるバイアス手段と、前記電流複写手段と前記電流源との間に接続される出力反転手段とを有し、
    前記第１のスイッチは、一端が前記カスコードトランジスタのソースに、他端が前記メモリセルのビット線に接続され、読み出し時に導通し書き込み時に遮断する第１のトランスファゲートであり、
    前記電流値記憶手段は、前記通常のデータの読み出し電流を電圧値として記憶する保持容量であり、
    前記電流源は、前記保持容量に保持された電圧値に応じて駆動され、前記通常のデータの読み出し電流を流し、
    前記第２のスイッチは、一端が前記保持容量に、他端が前記電流源に接続され、前記通常のデータ読み出し時に導通する第２のトランスファゲートであることを特徴とする請求項５記載の半導体記憶装置。
  7. 読み出し時に前記メモリセルのビット線電位を保持するための演算増幅器と、
    前記演算増幅器の一方の入力端子に基準電圧を加える基準電圧源と、
    前記電流複写手段と前記電流源との間に接続される出力反転手段とを有し、
    前記第１のスイッチは、一端が前記電流複写手段の入力端子に、他端が前記メモリセルのビット線に接続され、読み出し時に導通し、書き込み時に遮断する第１のトランスファゲートであり、
    前記電流値記憶手段は、前記通常のデータの読み出し電流を電圧値として保持する保持容量であり、
    前記電流源は、前記保持容量に保持された電圧値に応じて駆動され、前記通常のデータの読み出し電流を流し、
    前記第２のスイッチは、一端が前記保持容量に他端が前記電流源に接続され、前記通常のデータ読み出し時に導通する第２のトランスファゲートであることを特徴とする請求項５記載の半導体記憶装置。
  8. 前記メモリセルとして、ＳＯＩトランジスタが用いられたことを特徴とする請求項１から７のいずれか１項記載の半導体記憶装置。
  9. 前記中間データの書き込み操作において、前記ＳＯＩトランジスタのビット線に高電位を与え、インパクトイオン化を発生させることによりデータ‘１’を書き込んでから、前記ビット線に中間データ相当の電位を与え、前記ＳＯＩトランジスタの基板電位を制御することを特徴とする請求項８記載の半導体記憶装置。
  10. 前記中間データの書き込み操作において、前記ＳＯＩトランジスタのビット線に低電位を与えることによりデータ‘０’を書き込んでから、該ビット線に高電位を与え、インパクトイオン化を発生させることにより前記ＳＯＩトランジスタの基板電位を上昇させ、該基板電位が中間データ相当の電位に到達した時点で書き込み操作を終了することを特徴とする請求項８記載の半導体記憶装置。
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