JP5212202B2 - Method for manufacturing compound semiconductor device - Google Patents

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Description

本発明は、化合物半導体装置の製造方法及び化合物半導体装置に関する。   The present invention relates to a method for manufacturing a compound semiconductor device and a compound semiconductor device.

窒化物半導体であるＧａＮは、青色帯を発光するバンドギャップを有し、ＩｎＮやＡｌＮ等との混晶にすることで、そのバンドギャップを制御することができる。このため、青色発光ダイオードやレーザダイオードなどの発光用デバイスに用いられている。また、ＧａＮは、ＳｉやＧａＡｓよりも高い絶縁破壊電界を有していることから、高電子移動度トランジスタ（ＨＥＭＴ：Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｉｔｏｒ）などの高耐圧用デバイスとしての応用も期待されている。   GaN, which is a nitride semiconductor, has a band gap that emits a blue band, and the band gap can be controlled by using a mixed crystal with InN, AlN, or the like. For this reason, it is used for light emitting devices such as blue light emitting diodes and laser diodes. In addition, since GaN has a higher breakdown electric field than Si and GaAs, application as a high voltage device such as a high electron mobility transistor (HEMT) is also expected.

上述のデバイスには、結晶成長により形成したＧａＮやＡｌＧａＮなどの化合物半導体層が備えられている。結晶成長に用いられる基板の材料としては、Ｓｉ炭化物、特にＳｉＣが好適であると考えられている。これは、Ｓｉ炭化物の格子定数が該化合物半導体層の格子定数に近く、格子欠陥の少ない結晶が成長しやすいからである。   The above-described device includes a compound semiconductor layer such as GaN or AlGaN formed by crystal growth. As a substrate material used for crystal growth, Si carbide, particularly SiC, is considered suitable. This is because the lattice constant of Si carbide is close to the lattice constant of the compound semiconductor layer and a crystal with few lattice defects is likely to grow.

しかし、現状では、Ｓｉ炭化物基板の作製は容易でなく、基板自体が高価である。そのため、化合物半導体装置に用いると製造コストが高くなり、化合物半導体装置の普及を阻害する恐れがある。   However, at present, the production of the Si carbide substrate is not easy, and the substrate itself is expensive. Therefore, when it is used for a compound semiconductor device, the manufacturing cost increases, and there is a possibility that the spread of the compound semiconductor device may be hindered.

特開２００５−１３６００１号公報JP 2005-136001 A 特開２００６−１４７６６３号公報JP 2006-147663 A 特開２００６−１６５２０７号公報JP 2006-165207 A 特開２００８−２５１９６６号公報JP 2008-251966 A

本発明は、化合物半導体装置の製造コストを低減させることができる、化合物半導体装置の製造方法及び化合物半導体装置を提供することを目的とする。   An object of this invention is to provide the manufacturing method of a compound semiconductor device and a compound semiconductor device which can reduce the manufacturing cost of a compound semiconductor device.

発明の一観点によれば、基板上に、Ｓｉ炭化物層を形成する工程と、前記Ｓｉ炭化物層上に、化合物半導体層を形成する工程と、少なくとも前記Ｓｉ炭化物層に、前記Ｓｉ炭化物のバンドギャップよりも高いエネルギーを有する光を照射しながら、前記Ｓｉ炭化物層を選択的に溶解除去し、前記基板と前記化合物半導体層とを分離する工程とを含む化合物半導体装置の製造方法が提供される。   According to one aspect of the invention, a step of forming a Si carbide layer on a substrate, a step of forming a compound semiconductor layer on the Si carbide layer, and a band gap of the Si carbide at least in the Si carbide layer. There is provided a method of manufacturing a compound semiconductor device including a step of selectively dissolving and removing the Si carbide layer while irradiating light having higher energy, and separating the substrate and the compound semiconductor layer.

上述の観点によれば、化合物半導体層の形成に用いた基板を化合物半導体層から分離させて再利用することができる。このため、化合物半導体装置の製造コストを低減させることができる。   According to the above viewpoint, the substrate used for forming the compound semiconductor layer can be separated from the compound semiconductor layer and reused. For this reason, the manufacturing cost of a compound semiconductor device can be reduced.

図１は、第一の実施形態における化合物半導体装置の製造工程を示した工程断面図（その１）である。FIG. 1 is a process cross-sectional view (part 1) illustrating the manufacturing process of the compound semiconductor device according to the first embodiment. 図２は、第一の実施形態における化合物半導体装置の製造工程を示した工程断面図（その２）である。FIG. 2 is a process cross-sectional view (part 2) illustrating the manufacturing process of the compound semiconductor device according to the first embodiment. 図３は、第一の実施形態における化合物半導体装置の製造工程を示した工程断面図（その３）である。FIG. 3 is a process cross-sectional view (part 3) illustrating the manufacturing process of the compound semiconductor device according to the first embodiment. 図４は、第一の実施形態における、製造途中の化合物半導体装置を示した平面図である。FIG. 4 is a plan view showing the compound semiconductor device being manufactured in the first embodiment. 図５は、第一の実施形態における化合物半導体装置の製造工程を示した工程断面図（その４）である。FIG. 5 is a process cross-sectional view (part 4) illustrating the manufacturing process of the compound semiconductor device according to the first embodiment. 図６は、第一の実施形態における、光電気化学エッチング時の断面模式図である。FIG. 6 is a schematic cross-sectional view during photoelectrochemical etching in the first embodiment. 図７は、ｎ型ＳｉＣ層／電解液界面およびｐ型ＳｉＣ基板／電解液界面の、電圧印加時におけるエネルギーバンド図である。FIG. 7 is an energy band diagram of the n-type SiC layer / electrolyte interface and the p-type SiC substrate / electrolyte interface when a voltage is applied. 図８は、第一の実施形態における化合物半導体装置の製造工程を示した工程断面図（その５）である。FIG. 8 is a process cross-sectional view (part 5) illustrating the manufacturing process of the compound semiconductor device according to the first embodiment. 図９は、第一の実施形態における化合物半導体装置の製造工程を示した工程断面図（その６）である。FIG. 9 is a process cross-sectional view (part 6) illustrating the manufacturing process of the compound semiconductor device according to the first embodiment. 図１０は、第一の実施形態における化合物半導体装置の製造工程を示した工程断面図（その７）である。FIG. 10 is a process cross-sectional view (part 7) illustrating the manufacturing process of the compound semiconductor device according to the first embodiment. 図１１は、第二の実施形態における化合物半導体装置の製造工程を示した工程断面図（その１）である。FIG. 11 is a process cross-sectional view (part 1) illustrating the manufacturing process of the compound semiconductor device according to the second embodiment. 図１２は、第二の実施形態における化合物半導体装置の製造工程を示した工程断面図（その２）である。FIG. 12 is a process cross-sectional view (part 2) illustrating the manufacturing process of the compound semiconductor device according to the second embodiment. 図１３は、第二の実施形態における化合物半導体装置の製造工程を示した工程断面図（その３）である。FIG. 13 is a process cross-sectional view (part 3) illustrating the manufacturing process of the compound semiconductor device according to the second embodiment. 図１４は、第二の実施形態における化合物半導体装置の製造工程を示した工程断面図（その４）である。FIG. 14 is a process cross-sectional view (part 4) illustrating the manufacturing process of the compound semiconductor device according to the second embodiment. 図１５は、第二の実施形態における化合物半導体装置の製造工程を示した工程断面図（その５）である。FIG. 15 is a process cross-sectional view (part 5) illustrating the manufacturing process of the compound semiconductor device according to the second embodiment. 図１６は、第二の実施形態における化合物半導体装置の、ＡｌＮ層と支持基板との接合界面の断面模式図である。FIG. 16 is a schematic cross-sectional view of the bonding interface between the AlN layer and the support substrate in the compound semiconductor device according to the second embodiment. 図１６は、第三の実施形態における化合物半導体装置の製造工程を示した工程断面図（その１）である。FIG. 16 is a process cross-sectional view (part 1) illustrating the manufacturing process of the compound semiconductor device according to the third embodiment. 図１８は、第三の実施形態における化合物半導体装置の製造工程を示した工程断面図（その２）である。FIG. 18 is a process cross-sectional view (part 2) illustrating the manufacturing process of the compound semiconductor device according to the third embodiment. 図１９は、第三の実施形態における化合物半導体装置の製造工程を示した工程断面図（その３）である。FIG. 19 is a process cross-sectional view (part 3) illustrating the manufacturing process of the compound semiconductor device according to the third embodiment. 図２０は、第四の実施形態における化合物半導体装置の製造工程を示した工程断面図（その１）である。FIG. 20 is a process cross-sectional view (part 1) illustrating the manufacturing process of the compound semiconductor device according to the fourth embodiment. 図２１は、第四の実施形態における化合物半導体装置の製造工程を示した工程断面図（その２）である。FIG. 21 is a process cross-sectional view (part 2) illustrating the manufacturing process of the compound semiconductor device according to the fourth embodiment. 図２２は、第四の実施形態における化合物半導体装置の製造工程を示した工程断面図（その３）である。FIG. 22 is a process cross-sectional view (part 3) illustrating the manufacturing process of the compound semiconductor device according to the fourth embodiment. 図２３は、第四の実施形態における化合物半導体装置の製造工程を示した工程断面図（その４）である。FIG. 23 is a process cross-sectional view (part 4) illustrating the manufacturing process of the compound semiconductor device according to the fourth embodiment. 図２４は、第五の実施形態における化合物半導体装置の製造工程を示した工程断面図（その１）である。FIG. 24 is a process cross-sectional view (part 1) illustrating the manufacturing process of the compound semiconductor device according to the fifth embodiment. 図２５は、第五の実施形態における化合物半導体装置の製造工程を示した工程断面図（その２）である。FIG. 25 is a process cross-sectional view (part 2) illustrating the manufacturing process of the compound semiconductor device according to the fifth embodiment. 図２６は、第五の実施形態における、光電気化学エッチング時の断面模式図である。FIG. 26 is a schematic cross-sectional view at the time of photoelectrochemical etching in the fifth embodiment. 図２７は、第五の実施形態における化合物半導体装置の製造工程を示した工程断面図（その３）である。FIG. 27 is a process cross-sectional view (part 3) illustrating the manufacturing process of the compound semiconductor device according to the fifth embodiment. 図２８は、第五の実施形態における化合物半導体装置の製造工程を示した工程断面図（その４）である。FIG. 28 is a process cross-sectional view (part 4) illustrating the manufacturing process of the compound semiconductor device according to the fifth embodiment. 図２９は、第五の実施形態における化合物半導体装置の製造工程を示した工程断面図（その５）である。FIG. 29 is a process cross-sectional view (part 5) illustrating the manufacturing process of the compound semiconductor device according to the fifth embodiment. 図３０は、第六の実施形態における化合物半導体装置の製造工程を示した工程断面図である。FIG. 30 is a process cross-sectional view illustrating the manufacturing process of the compound semiconductor device according to the sixth embodiment. 図３１は、第六の実施形態における、光電気化学エッチング時の断面模式図である。FIG. 31 is a schematic sectional view at the time of photoelectrochemical etching in the sixth embodiment. 図３２は、第六の実施形態における、ｎ型ＳｉＣ層とｎ型ＧａＮ層との接合界面におけるエネルギーバンド図である。FIG. 32 is an energy band diagram at the junction interface between the n-type SiC layer and the n-type GaN layer in the sixth embodiment.

以下、本発明の実施形態について、図面を参照して具体的に説明する。   Embodiments of the present invention will be specifically described below with reference to the drawings.

（第一の実施形態）
第一の実施形態における化合物半導体装置の製造方法について、図１乃至図１０を参照して説明する。 (First embodiment)
A method for manufacturing a compound semiconductor device according to the first embodiment will be described with reference to FIGS.

まず、図１（ａ）に示すように、基板として、例えばｐ型ＳｉＣ基板１を用意する。ｐ型ＳｉＣの他には、例えば半絶縁性ＳｉＣやサファイアなどを使用することもできる。   First, as shown in FIG. 1A, for example, a p-type SiC substrate 1 is prepared as a substrate. In addition to p-type SiC, for example, semi-insulating SiC or sapphire can also be used.

次に、図１（ｂ）に示すように、ｐ型ＳｉＣ基板１上にＳｉ炭化物層として、例えばｎ型ＳｉＣ層２を形成する。基板としてサファイアを用いる場合は、Ｓｉ炭化物層として、例えばｐ型ＳｉＣや半絶縁性ＳｉＣを用いることもできる。また、Ｓｉ炭化物層として、ＳｉＣにドーパント以外の第３元素や不可避不純物が含まれている材料や、ＳｉとＣとの組成比が１：１でない材料を使用することもできる。   Next, as shown in FIG. 1B, for example, an n-type SiC layer 2 is formed on the p-type SiC substrate 1 as a Si carbide layer. When sapphire is used as the substrate, for example, p-type SiC or semi-insulating SiC can be used as the Si carbide layer. In addition, as the Si carbide layer, a material containing a third element other than the dopant and inevitable impurities in SiC, or a material having a composition ratio of Si and C that is not 1: 1 can be used.

ｐ型ＳｉＣ基板１上にｎ型ＳｉＣ層２を形成する場合、ｐ型ＳｉＣ基板１にドーパントのイオンを注入してｎ型ＳｉＣ層２を形成する、イオン注入法を用いることができる。イオン注入の条件としては、例えば窒素イオン（Ｎ+）あるいはリンイオン（Ｐ+）を、エネルギー５０ｋｅＶ、ドーズ量１０15ｃｍ-2で注入し、１７００℃で３０ｍｉｎのアニール処理を行う。なお、イオン注入時に８００℃で加熱を行うことにより、より結晶性の良好なｎ型ＳｉＣ層２を得ることができる。 When the n-type SiC layer 2 is formed on the p-type SiC substrate 1, an ion implantation method in which dopant ions are implanted into the p-type SiC substrate 1 to form the n-type SiC layer 2 can be used. As ion implantation conditions, for example, nitrogen ions (N + ) or phosphorus ions (P + ) are implanted with an energy of 50 keV and a dose of 10 15 cm −2 , and an annealing process is performed at 1700 ° C. for 30 minutes. In addition, by heating at 800 ° C. during ion implantation, n-type SiC layer 2 with better crystallinity can be obtained.

ｎ型ＳｉＣ層２の厚さとしては、３０ｎｍ〜１μｍの範囲の値が好ましい。厚さが３０ｎｍを下回ると、後述するように、エッチング中の、ｐ型ＳｉＣ基板１と化合物半導体層３との間隙への電解液の出入りが困難となるため、エッチング速度の低下やエッチング不足の原因となる。他方、厚さが１μｍを上回ると、不純物の注入が困難となるため、ｎ型ＳｉＣ層２の形成が困難となる。   The thickness of the n-type SiC layer 2 is preferably a value in the range of 30 nm to 1 μm. When the thickness is less than 30 nm, as will be described later, it becomes difficult for the electrolytic solution to enter and leave the gap between the p-type SiC substrate 1 and the compound semiconductor layer 3 during etching. Cause. On the other hand, when the thickness exceeds 1 μm, it becomes difficult to implant impurities, and therefore, formation of n-type SiC layer 2 becomes difficult.

ｎ型ＳｉＣ層２の形成方法としては、イオン注入法の他に、エピタキシャル成長法を用いることもできる。この方法によれば、１μｍを超える厚さのｎ型ＳｉＣ層２を容易に形成することができるため、ｎ型ＳｉＣ層２の側面積が増大し、より容易にエッチングを行うことができる。また、イオン注入法を用いる場合に比べて、より大きい面積の基板を使用することができる。   As a method for forming n-type SiC layer 2, an epitaxial growth method can be used in addition to the ion implantation method. According to this method, since the n-type SiC layer 2 having a thickness exceeding 1 μm can be easily formed, the side area of the n-type SiC layer 2 is increased and etching can be performed more easily. In addition, a substrate having a larger area can be used as compared with the case of using the ion implantation method.

ｎ型ＳｉＣ層２のエピタキシャル成長条件としては、例えば
原料ガス：ＳｉＨ4（流量２ｓｃｃｍ〜２０ｓｃｃｍ）
Ｃ3Ｈ8（流量０．５ｓｃｃｍ〜１０ｓｃｃｍ）
Ｈ2（流量１０ｓｌｍ）
Ｎ2（流量０．００１ｓｃｃｍ〜０．５ｓｃｃｍ）
成長温度：１５５０℃〜１６５０℃
圧力：５０Ｔｏｒｒ〜８０Ｔｏｒｒ
の条件を用いることができる。 The epitaxial growth conditions for the n-type SiC layer 2 are, for example, source gas: SiH 4 (flow rate: 2 sccm to 20 sccm)
C 3 H 8 (flow rate 0.5 sccm to 10 sccm)
H 2 (flow rate 10 slm)
N 2 (flow rate 0.001 sccm to 0.5 sccm)
Growth temperature: 1550 ° C-1650 ° C
Pressure: 50 Torr to 80 Torr
The following conditions can be used.

次に、図１（ｃ）に示すように、ｎ型ＳｉＣ層２上に、金属窒化物層として、例えば厚さ２ｎｍのＡｌＮ層４を形成し、ＡｌＮ層４上に、例えば厚さ２μｍのｎ型ＧａＮ層５、厚さ１００ｎｍのＡｌＮ層６を、順次積層させる。積層方法としては、例えば有機金属化学気相成長（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いる。下地のｎ型ＳｉＣ層２をイオン注入法またはエピタキシャル成長法を用いて形成させているため、ＡｌＮ層４、ｎ型ＧａＮ層５およびＡｌＮ層６は、格子欠陥を抑えながら積層させることができる。   Next, as shown in FIG. 1C, an AlN layer 4 having a thickness of, for example, 2 nm is formed on the n-type SiC layer 2 as a metal nitride layer, and the AlN layer 4 having a thickness of, for example, 2 μm. An n-type GaN layer 5 and an AlN layer 6 having a thickness of 100 nm are sequentially stacked. As the lamination method, for example, a metal organic chemical vapor deposition (MOCVD) method is used. Since the underlying n-type SiC layer 2 is formed by ion implantation or epitaxial growth, the AlN layer 4, the n-type GaN layer 5 and the AlN layer 6 can be stacked while suppressing lattice defects.

次に、図２（ａ）に示すように、レジストマスク７ａを用いたドライエッチングにより、ＡｌＮ層６の電子走行部（Ｃｕｒｒｅｎｔ Ａｐｅｒｔｕｒｅ）に相当する領域に、ＡｌＮ開口部９を形成する。このＡｌＮ開口部９を備えたＡｌＮ層６が、電気挟搾部となる。その後、レジストマスク７ａを剥離して除去する。   Next, as shown in FIG. 2A, an AlN opening 9 is formed in a region corresponding to the electron transit portion of the AlN layer 6 by dry etching using the resist mask 7a. The AlN layer 6 provided with this AlN opening 9 becomes an electric pinching part. Thereafter, the resist mask 7a is peeled and removed.

続いて、図２（ｂ）に示すように、例えばＭＯＣＶＤ法により、ＡｌＮ開口部９を含むＡｌＮ層６上に、厚さ２〜３０μｍのｎ型ＧａＮ層１０、厚さ３０ｎｍのｎ型ＡｌＧａＮ層１１を順次積層させる。ｎ型ＡｌＧａＮ層１１は、例えばＳｉが５×１０18ｃｍ-3の濃度でドーピングされた層であり、電子供給層として用いられる。 Subsequently, as shown in FIG. 2B, the n-type GaN layer 10 having a thickness of 2 to 30 μm and the n-type AlGaN layer having a thickness of 30 nm are formed on the AlN layer 6 including the AlN opening 9 by MOCVD, for example. 11 are sequentially laminated. The n-type AlGaN layer 11 is a layer doped with, for example, Si at a concentration of 5 × 10 18 cm −3 and is used as an electron supply layer.

続いて、図２（ｃ）に示すように、レジストマスク７ｂを用いたドライエッチングにより、ＡｌＮ層４および化合物半導体層３の、化合物半導体装置の外周部に相当する領域を除去し、ｎ型ＳｉＣ層２の上面を底面とする溝部１２ａを形成する。なお、本実施形態における化合物半導体層３とは、ｎ型ＧａＮ層５からｎ型ＡｌＧａＮ層１１までの層を示している。   Subsequently, as shown in FIG. 2C, regions corresponding to the outer peripheral portion of the compound semiconductor device of the AlN layer 4 and the compound semiconductor layer 3 are removed by dry etching using the resist mask 7b, and n-type SiC is obtained. A groove portion 12a having the upper surface of the layer 2 as a bottom surface is formed. In addition, the compound semiconductor layer 3 in this embodiment is a layer from the n-type GaN layer 5 to the n-type AlGaN layer 11.

次に、図３（ａ）に示すように、薬液耐性を有する絶縁層１３として、例えばポリイミド樹脂を溝部１２ａに充填し、熱硬化させて形成する。   Next, as shown in FIG. 3A, the insulating layer 13 having chemical resistance is formed by, for example, filling the groove 12a with polyimide resin and thermosetting it.

絶縁層１３の材料としては、ポリイミド樹脂の他に、例えばフェノール樹脂、エポキシ樹脂、シリコーン樹脂等を用いることもできる。ただし、溝部１２ａに充填することを考慮すると、粘度はできるだけ低い方が好ましく、例えば２５℃において１０Ｐａ・s以下の値を有する材料が好ましい。充填方法としては、スプレーコートやスピンコートを用いることができる。   As a material of the insulating layer 13, for example, a phenol resin, an epoxy resin, a silicone resin, or the like can be used in addition to the polyimide resin. However, considering that the grooves 12a are filled, the viscosity is preferably as low as possible. For example, a material having a value of 10 Pa · s or less at 25 ° C. is preferable. As a filling method, spray coating or spin coating can be used.

図４は、図３（ａ）に示した製造途中の化合物半導体装置の平面図である。製造途中の化合物半導体装置上に形成されたｎ型ＡｌＧａＮ層１１が、ｐ型ＳｉＣ基板１上に複数個並んで配置されている。そして、各々のｎ型ＡｌＧａＮ層１１の周囲を囲むように、絶縁層１３が配置されている。   FIG. 4 is a plan view of the compound semiconductor device shown in FIG. A plurality of n-type AlGaN layers 11 formed on the compound semiconductor device being manufactured are arranged side by side on the p-type SiC substrate 1. An insulating layer 13 is arranged so as to surround each n-type AlGaN layer 11.

このように、絶縁層１３を、ｎ型ＡｌＧａＮ層１１の周囲に設けることにより、後述する光電気化学エッチング工程の際に、基板上に形成した化合物半導体層３が側面方向からエッチングされるのを防止することができる。   Thus, by providing the insulating layer 13 around the n-type AlGaN layer 11, the compound semiconductor layer 3 formed on the substrate is etched from the side surface direction in the photoelectrochemical etching process described later. Can be prevented.

続いて、図３（ｂ）に示すように、化合物半導体層３上に、金属被膜１４として、例えば厚さ２００ｎｍのＴｉ膜をスパッタ法により形成する。   Subsequently, as shown in FIG. 3B, a Ti film having a thickness of, for example, 200 nm is formed as the metal film 14 on the compound semiconductor layer 3 by a sputtering method.

その後、図３（ｃ）に示すように、金属被膜１４上に、導電層１５として、例えば１００μｍ〜１ｍｍの範囲の厚さのＴｉ層を、真空蒸着やイオンプレーティングなどの物理蒸着法により形成する。Ｔｉ層以外の材料としては、例えばＮｉ層を使用することもできる。Ｎｉ層を用いれば、めっき法等の適用により厚膜化がより容易となる。   Thereafter, as shown in FIG. 3C, a Ti layer having a thickness in the range of, for example, 100 μm to 1 mm is formed on the metal film 14 as a conductive layer 15 by physical vapor deposition such as vacuum vapor deposition or ion plating. To do. As a material other than the Ti layer, for example, a Ni layer can also be used. If the Ni layer is used, it is easier to increase the thickness by applying a plating method or the like.

次に、図５（ａ）に示すように、光電気化学エッチングによりｎ型ＳｉＣ層２を選択的に溶解除去し、ｐ型ＳｉＣ基板１から化合物半導体層３を分離する。   Next, as shown in FIG. 5A, the n-type SiC layer 2 is selectively dissolved and removed by photoelectrochemical etching to separate the compound semiconductor layer 3 from the p-type SiC substrate 1.

ここで、光電気化学エッチング装置について、図６を参照して説明する。   Here, a photoelectrochemical etching apparatus will be described with reference to FIG.

図６は、第一の実施形態における、光電気化学エッチング時の断面模式図である。槽３５内に電解液３６として、例えばフッ化水素酸溶液（ＨＦ溶液）が注入されており、その中に、製造途中の化合物半導体装置３０が浸漬されている。槽３５の材質としては、例えばテフロン（登録商標）が好ましい。電解液３６の種類としては、Ｓｉ酸化物を溶解できる材料が好ましく、ＨＦ溶液の他に、例えば水酸化カリウム溶液（ＫＯＨ溶液）を用いることができる。   FIG. 6 is a schematic cross-sectional view during photoelectrochemical etching in the first embodiment. As the electrolytic solution 36, for example, a hydrofluoric acid solution (HF solution) is injected into the tank 35, and the compound semiconductor device 30 being manufactured is immersed therein. As a material of the tank 35, for example, Teflon (registered trademark) is preferable. As the kind of the electrolytic solution 36, a material capable of dissolving Si oxide is preferable. For example, a potassium hydroxide solution (KOH solution) can be used in addition to the HF solution.

電解液３６にＨＦ溶液を用いる場合、濃度としては、１％〜２０％の範囲の値が好ましい。濃度が１％を下回ると、エッチング速度が製造工程に適さないレベルまで低下するため、製造コストが上昇する原因となる。他方、濃度が２０％を上回ると、エッチング中の濃度管理が困難となる。   When an HF solution is used as the electrolytic solution 36, the concentration is preferably in the range of 1% to 20%. If the concentration is less than 1%, the etching rate decreases to a level not suitable for the manufacturing process, which causes an increase in manufacturing cost. On the other hand, if the concentration exceeds 20%, it becomes difficult to manage the concentration during etching.

製造途中の化合物半導体装置３０に備えられている導電層１５は、配線３１を介して陽極３２と接続され、陰極３３には白金３４が接続されている。そして、導電層１５及び配線３１の表面には、例えばスプレーコート法により、薬液耐性を有する図示しないレジストが被覆されている。   The conductive layer 15 provided in the compound semiconductor device 30 being manufactured is connected to the anode 32 via the wiring 31, and the platinum 34 is connected to the cathode 33. The surfaces of the conductive layer 15 and the wiring 31 are coated with a resist (not shown) having chemical resistance, for example, by spray coating.

光電気化学エッチングを行う際は、陽極３２と陰極３３との間に必要に応じて電圧を印加するとともに、製造途中の化合物半導体装置３０に光を照射する。使用する光としては、Ｓｉ炭化物のバンドギャップよりも高いエネルギーを有する光が好ましい。例えば波長３６５ｎｍ、照度１００ｍＷ／ｃｍ2の水銀ランプ光源（ｉ線）を使用することができる。 When performing photoelectrochemical etching, a voltage is applied between the anode 32 and the cathode 33 as necessary, and the compound semiconductor device 30 being manufactured is irradiated with light. As light to be used, light having energy higher than the band gap of Si carbide is preferable. For example, a mercury lamp light source (i-line) having a wavelength of 365 nm and an illuminance of 100 mW / cm 2 can be used.

図６によると、製造途中の化合物半導体装置３０のｐ型ＳｉＣ基板１側から光が照射されている。この照射方法では、ｐ型ＳｉＣ基板１からの透過光、または周辺からの反射光がｎ型ＳｉＣ層２に照射されてエッチングが行われる。別の照射方法としては、化合物半導体層３の側面方向から照射させることもできる。化合物半導体層３の側面方向から照射させる方法によると、光を直接ｎ型ＳｉＣ層２に照射することが可能となるため、照射効率が向上し、エッチング反応を促進させることができる。   According to FIG. 6, light is irradiated from the p-type SiC substrate 1 side of the compound semiconductor device 30 being manufactured. In this irradiation method, transmitted light from the p-type SiC substrate 1 or reflected light from the periphery is applied to the n-type SiC layer 2 to perform etching. As another irradiation method, irradiation can be performed from the side surface direction of the compound semiconductor layer 3. According to the method of irradiating from the side surface direction of the compound semiconductor layer 3, it is possible to directly irradiate the n-type SiC layer 2 with light, so that the irradiation efficiency is improved and the etching reaction can be promoted.

ここで、エッチング反応について説明する。   Here, the etching reaction will be described.

ｎ型ＳｉＣ層２に、ｎ型ＳｉＣ層２のバンドギャップよりも高いエネルギーを有する光が照射されると、ｎ型ＳｉＣ層２内で電子が励起し、正孔が生成される。正孔は、電解液３６との界面に移動して蓄積される。その結果、ｎ型ＳｉＣ層２の酸化反応が容易になり、ｎ型ＳｉＣ層２の側面に、Ｓｉ酸化物であるＳｉＯやＳｉＯ2が生成される。 When the n-type SiC layer 2 is irradiated with light having energy higher than the band gap of the n-type SiC layer 2, electrons are excited in the n-type SiC layer 2 to generate holes. The holes move to the interface with the electrolytic solution 36 and are accumulated. As a result, the oxidation reaction of the n-type SiC layer 2 is facilitated, and SiO and SiO 2 that are Si oxides are generated on the side surfaces of the n-type SiC layer 2.

その後、例えば電解液３６としてＨＦ溶液を用いた場合、ＳｉＯやＳｉＯ2はＨＦと反応し、ＳｉＦ6として電解液３６中に溶解する。以上の過程を経て、ｎ型ＳｉＣ層２を溶解させることができる。 Thereafter, for example, when an HF solution is used as the electrolytic solution 36, SiO or SiO 2 reacts with HF and dissolves in the electrolytic solution 36 as SiF 6 . The n-type SiC layer 2 can be dissolved through the above process.

なお、化合物半導体層３の下面は、エッチング耐性を有するＡｌＮ層４で覆われているため、ｎ型ＧａＮ層５の下面から化合物半導体層３がエッチングされるのを防止することができる。また、ＡｌＮ層４の代わりの材料として、例えばＡｌＮ層４と同様のエッチング耐性を有するｐ型ＧａＮを用いることもできる。   Since the lower surface of the compound semiconductor layer 3 is covered with the AlN layer 4 having etching resistance, the compound semiconductor layer 3 can be prevented from being etched from the lower surface of the n-type GaN layer 5. Further, as a material instead of the AlN layer 4, for example, p-type GaN having etching resistance similar to that of the AlN layer 4 can be used.

ここで、ｐ型ＳｉＣ基板１上に形成したｎ型ＳｉＣ層２を選択的に溶解する方法を、図７のエネルギーバンド図を参照して説明する。   Here, a method for selectively dissolving the n-type SiC layer 2 formed on the p-type SiC substrate 1 will be described with reference to the energy band diagram of FIG.

図７（ａ）はｎ型ＳｉＣ層２／電解液３６界面、図７（ｂ）はｐ型ＳｉＣ基板１／電解液３６界面におけるエネルギーバンド図である。   7A is an energy band diagram at the n-type SiC layer 2 / electrolyte 36 interface, and FIG. 7B is an energy band diagram at the p-type SiC substrate 1 / electrolyte 36 interface.

ｎ型ＳｉＣ層２／電解液３６界面では、図７（ａ）に示すように、正の電圧印加時にはｎ型ＳｉＣ層２と電解液３６との界面でバンドが上方向に曲がっている。このため、ｎ型ＳｉＣ層２と電解液３６との界面に正孔が蓄積されやすくなる。その結果、ｎ型ＳｉＣ層２と電解液３６との界面でＳｉＣの酸化反応が起こりやすくなり、Ｓｉ酸化物であるＳｉＯもしくはＳｉＯ2の生成が促進される。 At the n-type SiC layer 2 / electrolytic solution 36 interface, as shown in FIG. 7A, when a positive voltage is applied, the band is bent upward at the interface between the n-type SiC layer 2 and the electrolytic solution 36. For this reason, holes are easily accumulated at the interface between the n-type SiC layer 2 and the electrolytic solution 36. As a result, an oxidation reaction of SiC is likely to occur at the interface between the n-type SiC layer 2 and the electrolytic solution 36, and generation of SiO or SiO 2 that is a Si oxide is promoted.

一方、ｐ型ＳｉＣ基板１／電解液３６界面では、図７（ｂ）に示すように、ある閾値以下の印加電圧では、ｐ型ＳｉＣ基板１と電解液３６との界面で、バンドは下方向に曲がっている。この場合、正孔はバルク方向に移動しやすくなる。正孔がバルク方向に移動すると、ｐ型ＳｉＣ基板１と電解液３６との界面では正孔が欠乏するため、ｐ型ＳｉＣ基板１と電解液３６との界面では、ＳｉＣの酸化反応が起こりにくくなる。   On the other hand, at the interface between the p-type SiC substrate 1 and the electrolytic solution 36, as shown in FIG. 7B, the band is downward at the interface between the p-type SiC substrate 1 and the electrolytic solution 36 when the applied voltage is a certain threshold value or less. It is bent to. In this case, the holes easily move in the bulk direction. When holes move in the bulk direction, holes are deficient at the interface between the p-type SiC substrate 1 and the electrolytic solution 36, so that the SiC oxidation reaction hardly occurs at the interface between the p-type SiC substrate 1 and the electrolytic solution 36. Become.

以上の性質を利用すると、ｐ型ＳｉＣ基板１のエッチングを抑えながら、ｎ型ＳｉＣ層２のみを選択的にエッチングすることができる。   Utilizing the above properties, only the n-type SiC layer 2 can be selectively etched while suppressing the etching of the p-type SiC substrate 1.

正孔の界面での蓄積が起こりやすくなる印加電圧の下限値は、ｎ型ＳｉＣ層２よりもｐ型ＳｉＣ基板１の方が高い。このため、使用する印加電圧としては、ｎ型ＳｉＣ層２では正孔が界面に蓄積されやすく、ｐ型ＳｉＣ基板１では蓄積されにくいような、特定の範囲内の値を用いることが好ましい。例えば、正孔が界面に蓄積されやすい印加電圧の下限値が、ｎ型ＳｉＣ層２の場合０Ｖ、ｐ型ＳｉＣ基板１の場合＋２Ｖである場合、印加電圧としては０Ｖから＋２Ｖの範囲内の値が好適である。印加電圧が０Ｖを下回ると、ｐ型ＳｉＣ基板１だけでなくｎ型ＳｉＣ層２でも界面の正孔が欠乏するため、エッチング反応が起こりにくくなる。他方、＋２Ｖを上回ると、ｎ型ＳｉＣ層２とｐ型ＳｉＣ基板１との両方で、正孔が電解液３６との界面に蓄積されやすくなるため、両材料ともにエッチング反応が起こりやすくなる。   The lower limit value of the applied voltage at which accumulation at the hole interface is likely to occur is higher in the p-type SiC substrate 1 than in the n-type SiC layer 2. For this reason, as the applied voltage to be used, it is preferable to use a value within a specific range such that holes are easily accumulated at the interface in the n-type SiC layer 2 and are difficult to accumulate in the p-type SiC substrate 1. For example, when the lower limit value of the applied voltage at which holes are likely to accumulate at the interface is 0V for the n-type SiC layer 2 and + 2V for the p-type SiC substrate 1, the applied voltage is a value within the range of 0V to + 2V. Is preferred. When the applied voltage is less than 0 V, not only the p-type SiC substrate 1 but also the n-type SiC layer 2 lacks holes at the interface, so that an etching reaction hardly occurs. On the other hand, when the voltage exceeds +2 V, holes are likely to be accumulated at the interface with the electrolytic solution 36 in both the n-type SiC layer 2 and the p-type SiC substrate 1, so that both materials are likely to undergo an etching reaction.

次に、図５（ｂ）に示すように、ＡｌＮ層４を、例えばドライエッチングにより除去する。   Next, as shown in FIG. 5B, the AlN layer 4 is removed by, for example, dry etching.

図５（ｂ）によると、絶縁層１３がｎ型ＧａＮ層５から突出しているが、絶縁層１３およびｎ型ＧａＮ層５を含む表面の平坦性は、製造上許容できるレベルであり、その後の工程において製造歩留まりを低下させるような影響は何ら及ぼさない。しかし、ドライエッチング後の残渣を除去するなどの目的で、化学機械的研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｉｌｉｓｈｉｎｇ）法などにより、化合物半導体層３の下面を研磨することもできる。   According to FIG.5 (b), although the insulating layer 13 protrudes from the n-type GaN layer 5, the flatness of the surface containing the insulating layer 13 and the n-type GaN layer 5 is a level acceptable in manufacture, The process does not have any influence on the production yield. However, the lower surface of the compound semiconductor layer 3 can also be polished by a chemical mechanical polishing (CMP) method or the like for the purpose of removing a residue after dry etching.

次に、図５（ｃ）に示すように、ｐ型ＳｉＣ基板１から分離した化合物半導体層３の下面にドレイン電極１６を形成する。ドレイン電極１６の形成では、分離により露出した絶縁層１３およびｎ型ＧａＮ層５を含む表面に、例えばスパッタ法によりＴｉ，Ａｌを順次積層する。その後、窒素雰囲気中で４００℃〜１０００℃の範囲内の温度、例えば６００℃で熱処理を行い、ドレイン電極１６のオーミックコンタクトを確立する。   Next, as shown in FIG. 5C, the drain electrode 16 is formed on the lower surface of the compound semiconductor layer 3 separated from the p-type SiC substrate 1. In the formation of the drain electrode 16, Ti and Al are sequentially laminated on the surface including the insulating layer 13 and the n-type GaN layer 5 exposed by the separation, for example, by sputtering. Thereafter, a heat treatment is performed in a nitrogen atmosphere at a temperature within a range of 400 ° C. to 1000 ° C., for example, 600 ° C., thereby establishing ohmic contact of the drain electrode 16.

次に、図８（ａ）に示すように、ドレイン電極１６の下面に、金属層１７として、例えば１００μｍ〜１ｍｍの範囲の厚さのＣｕ層を形成する。金属層１７の材料としては、Ｃｕの他に、例えばＡｌ、Ａｇ、Ａｕを用いることができる。ＣｕはＳｉＣ基板と比較して高い放熱性を有しているため、化合物半導体装置の動作時に発生する熱を効果的に放散することができる。金属層１７の形成法としては、例えばめっき法を用いることができる。   Next, as shown in FIG. 8A, a Cu layer having a thickness in the range of, for example, 100 μm to 1 mm is formed as the metal layer 17 on the lower surface of the drain electrode 16. As a material for the metal layer 17, for example, Al, Ag, or Au can be used in addition to Cu. Since Cu has high heat dissipation compared to the SiC substrate, it is possible to effectively dissipate heat generated during the operation of the compound semiconductor device. As a method for forming the metal layer 17, for example, a plating method can be used.

次に、酸素プラズマによるアッシング（Ｏ2アッシング）処理を行って、導電層１５を覆っていた耐ＨＦ性を有するレジストを除去し、導電層１５を露出させる。その後、図８（ｂ）に示すように、導電層１５および金属被膜１４を硫酸と過酸化水素水の混合溶液を用いて除去し、化合物半導体層３の最上層であるｎ型ＡｌＧａＮ層１１を露出させる。 Next, ashing with oxygen plasma (O 2 ashing) is performed to remove the HF-resistant resist that has covered the conductive layer 15, and the conductive layer 15 is exposed. Thereafter, as shown in FIG. 8B, the conductive layer 15 and the metal coating 14 are removed using a mixed solution of sulfuric acid and hydrogen peroxide solution, and the n-type AlGaN layer 11 which is the uppermost layer of the compound semiconductor layer 3 is removed. Expose.

次に、図８（ｃ）に示すように、ｎ型ＡｌＧａＮ層１１および絶縁層１３上にパッシベーション膜１８を形成する。パッシベーション膜１８としては、例えばＳｉＮを使用し、５ｎｍ〜５００ｎｍの範囲内の厚さ、例えば１００ｎｍの厚さで形成する。形成方法としては、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いることができる。   Next, as shown in FIG. 8C, a passivation film 18 is formed on the n-type AlGaN layer 11 and the insulating layer 13. As the passivation film 18, for example, SiN is used, and is formed with a thickness in the range of 5 nm to 500 nm, for example, a thickness of 100 nm. As a formation method, for example, a chemical vapor deposition (CVD) method can be used.

次に、化合物半導体装置の電極を形成する。   Next, an electrode of the compound semiconductor device is formed.

まず、図９（ａ）に示すように、レジストマスク７ｃを用いたドライエッチングにより、パッシベーション膜１８のソース電極に相当する領域を除去し、パッシベーション膜開口部１９を設ける。   First, as shown in FIG. 9A, a region corresponding to the source electrode of the passivation film 18 is removed by dry etching using the resist mask 7c, and a passivation film opening 19 is provided.

次に、図９（ｂ）に示すように、例えば蒸着及びリフトオフの技術を用いて、パッシベーション膜開口部１９の底面からＴｉ，Ａｌを順次積層し、ソース電極２０を形成する。その後、ソース電極２０のオーミック性を得るため、窒素雰囲気中で４００℃〜１０００℃の範囲内の温度、例えば６００℃で熱処理を行う。   Next, as shown in FIG. 9B, Ti and Al are sequentially stacked from the bottom surface of the passivation film opening 19 using, for example, vapor deposition and lift-off techniques to form the source electrode 20. Thereafter, in order to obtain ohmic properties of the source electrode 20, heat treatment is performed in a nitrogen atmosphere at a temperature within a range of 400 ° C. to 1000 ° C., for example, 600 ° C.

次に、図１０（ａ）に示すように、パッシベーション膜１８上に、レジストマスク７ｄを用いたドライエッチングによりパッシベーション膜開口部１９を設ける。   Next, as shown in FIG. 10A, a passivation film opening 19 is provided on the passivation film 18 by dry etching using a resist mask 7d.

次に、図１０（ｂ）に示すように、例えば蒸着及びリフトオフの技術を用いて、開口部１８の底面からＮｉ，Ａｕを順次積層し、ゲート電極２１を形成する。このようにして、本実施形態の化合物半導体装置を製造する。   Next, as illustrated in FIG. 10B, Ni and Au are sequentially stacked from the bottom surface of the opening 18 by using, for example, vapor deposition and lift-off techniques to form the gate electrode 21. In this way, the compound semiconductor device of this embodiment is manufactured.

一方、ＡｌＮ層４から分離した後のｐ型ＳｉＣ基板１については、ｎ型ＳｉＣ基板２と接していた表面をＣＭＰ法などにより研磨し、平坦にする。平坦化後のｐ型ＳｉＣ基板１に対して、図１（ｂ）以降の処理を行うことにより、化合物半導体装置を繰り返し製造することができる。たとえば、厚さ２００μｍのｐ型ＳｉＣ基板１の表面にイオン注入によって厚さ０．１μｍのｎ型ＳｉＣ層２を形成し、分離後に０．４μｍ分研磨すると、１サイクルあたり０．５μｍ分のｐ型ＳｉＣ基板１が消費される。しかし、１００サイクル後も厚さ１５０μｍのｐ型ＳｉＣ基板１が残存するため、製造コストの面で非常に有利となる。   On the other hand, for the p-type SiC substrate 1 after being separated from the AlN layer 4, the surface in contact with the n-type SiC substrate 2 is polished and flattened by a CMP method or the like. The compound semiconductor device can be repeatedly manufactured by performing the processes after FIG. 1B on the p-type SiC substrate 1 after planarization. For example, when an n-type SiC layer 2 having a thickness of 0.1 μm is formed by ion implantation on the surface of a p-type SiC substrate 1 having a thickness of 200 μm and polished for 0.4 μm after separation, a p of 0.5 μm per cycle is obtained. The type SiC substrate 1 is consumed. However, the p-type SiC substrate 1 having a thickness of 150 μm remains even after 100 cycles, which is very advantageous in terms of manufacturing cost.

エピタキシャル成長法によってｎ型ＳｉＣ層２を形成する場合は、新たな層を成長させるため、母材のｐ型ＳｉＣ基板１は消費されない。したがって、再利用が可能なサイクル数がイオン注入法の場合よりも長くなり、製造コストの面で有利となる。   When the n-type SiC layer 2 is formed by the epitaxial growth method, a new layer is grown, so that the base p-type SiC substrate 1 is not consumed. Therefore, the number of cycles that can be reused is longer than in the case of the ion implantation method, which is advantageous in terms of manufacturing cost.

（第二の実施形態）
第二の実施形態における化合物半導体装置の製造方法について、図１、図６、図１１乃至図１６を参照して説明する。 (Second embodiment)
A method for manufacturing a compound semiconductor device according to the second embodiment will be described with reference to FIGS. 1, 6, 11 to 16.

まず、第一の実施形態における図１（ａ）および図１（ｂ）に示すように、ｐ型ＳｉＣ基板１上にｎ型ＳｉＣ層２を形成するまでの処理を行う。   First, as shown in FIG. 1A and FIG. 1B in the first embodiment, processing is performed until an n-type SiC layer 2 is formed on a p-type SiC substrate 1.

次に、ｎ型ＳｉＣ層２上に化合物半導体層３を形成する。図１１（ａ）に示すように、ｎ型ＳｉＣ層２上に、金属窒化物層として、例えば厚さ２〜３０ｎｍのＡｌＮ層４をＭＯＣＶＤ法により形成し、ＡｌＮ層４上に、厚さ３μｍのｎ型ＧａＮ層５、厚さ３０ｎｍのｎ型ＡｌＧａＮ層１１を順次積層させる。ｎ型ＡｌＧａＮ層１１は、例えばＳｉが５×１０18ｃｍ-3の濃度でドーピングされた層であり、電子供給層として用いられる。なお、本実施形態における化合物半導体装置３とは、ｎ型ＧａＮ層５からｎ型ＡｌＧａＮ層１１までの層を示している。 Next, the compound semiconductor layer 3 is formed on the n-type SiC layer 2. As shown in FIG. 11A, an AlN layer 4 having a thickness of 2 to 30 nm, for example, is formed as a metal nitride layer on the n-type SiC layer 2 by MOCVD, and a thickness of 3 μm is formed on the AlN layer 4. The n-type GaN layer 5 and the 30-nm thick n-type AlGaN layer 11 are sequentially stacked. The n-type AlGaN layer 11 is a layer doped with, for example, Si at a concentration of 5 × 10 18 cm −3 and is used as an electron supply layer. In addition, the compound semiconductor device 3 in the present embodiment indicates layers from the n-type GaN layer 5 to the n-type AlGaN layer 11.

続いて、図１１（ｂ）に示すように、例えばレジストマスク７ｂを用いたドライエッチングにより、ｎ型ＧａＮ層５およびｎ型ＡｌＧａＮ層１１の、デバイスの外周に相当する領域を除去し、ＡｌＮ層４の上面を底面とする溝部１２ｂを形成する。   Subsequently, as shown in FIG. 11B, for example, by dry etching using the resist mask 7b, regions of the n-type GaN layer 5 and the n-type AlGaN layer 11 corresponding to the outer periphery of the device are removed, and an AlN layer is obtained. A groove 12b having the upper surface of 4 as a bottom surface is formed.

続いて、図１１（ｃ）に示すように、レジストマスク７ｂを除去した後、溝部１２ｂ内に絶縁層１３を充填する。   Subsequently, as shown in FIG. 11C, after removing the resist mask 7b, the insulating layer 13 is filled in the groove 12b.

続いて、図１２（ａ）に示すように、絶縁層１３の上面およびｎ型ＡｌＧａＮ層１１の上面を含む表面上に、金属被膜１４として、例えば厚さ２００ｎｍのＴｉ膜を形成する。   Subsequently, as illustrated in FIG. 12A, a Ti film having a thickness of, for example, 200 nm is formed as the metal film 14 on the surface including the upper surface of the insulating layer 13 and the upper surface of the n-type AlGaN layer 11.

その後、図１２（ｂ）に示すように、金属被膜１４上に、導電層１５として、例えば１００μｍ〜１ｍｍの範囲の厚さのＴｉ層をめっき法により形成する。   Thereafter, as shown in FIG. 12B, a Ti layer having a thickness in the range of, for example, 100 μm to 1 mm is formed on the metal film 14 as the conductive layer 15 by a plating method.

次に、図１２（ｃ）に示すように、光電気化学エッチングにより、ｎ型ＳｉＣ層２を選択的に溶解除去し、ｐ型ＳｉＣ基板１から化合物半導体層３を分離する。光電気化学エッチングで使用する装置としては、例えば図６に示す装置を用いることができる。化合物半導体層３の最下面はエッチング耐性を有するＡｌＮ層４で覆われているため、ｎ型ＧａＮ層５が下面方向から化合物半導体層３がエッチングされるのを防止することができる。分離した後のｐ型ＳｉＣ基板１は、ＡｌＮ層４と接していた表面をＣＭＰ法などにより研磨し、平坦にすることにより再利用することができる。   Next, as shown in FIG. 12C, the n-type SiC layer 2 is selectively dissolved and removed by photoelectrochemical etching to separate the compound semiconductor layer 3 from the p-type SiC substrate 1. As an apparatus used in photoelectrochemical etching, for example, an apparatus shown in FIG. 6 can be used. Since the lowermost surface of the compound semiconductor layer 3 is covered with the AlN layer 4 having etching resistance, the n-type GaN layer 5 can be prevented from being etched from the lower surface direction. The separated p-type SiC substrate 1 can be reused by polishing and flattening the surface in contact with the AlN layer 4 by CMP or the like.

次に、図１３（ａ）に示すように、分離により露出したＡｌＮ層４の下面に、支持基板２４として、例えば１００μｍ〜１ｍｍの範囲の厚さの多結晶ＳｉＣ層を形成する。   Next, as shown in FIG. 13A, a polycrystalline SiC layer having a thickness in the range of, for example, 100 μm to 1 mm is formed as the support substrate 24 on the lower surface of the AlN layer 4 exposed by the separation.

その後、図１３（ｂ）に示すように、導電層１５および金属被膜１４を、硫酸と過酸化水素水の混合溶液を用いて除去し、化合物半導体層３の最上層であるｎ型ＡｌＧａＮ層１１を露出させる。   Thereafter, as shown in FIG. 13B, the conductive layer 15 and the metal coating 14 are removed using a mixed solution of sulfuric acid and hydrogen peroxide solution, and the n-type AlGaN layer 11 which is the uppermost layer of the compound semiconductor layer 3 is removed. To expose.

次に、化合物半導体装置の電極を形成する。   Next, an electrode of the compound semiconductor device is formed.

まず、図１３（ｃ）に示すように、露出したｎ型ＡｌＧａＮ層１１および絶縁層１３を含む表面に、パッシベーション膜１８として、例えば１００ｎｍの厚さのＳｉＮ膜をＣＶＤ法により形成する。   First, as shown in FIG. 13C, a SiN film having a thickness of, for example, 100 nm is formed as a passivation film 18 on the exposed surface including the n-type AlGaN layer 11 and the insulating layer 13 by a CVD method.

続いて、図１４（ａ）に示すように、例えばレジストマスク７ｃを用いたドライエッチングによりパッシベーション膜１８のソース電極およびドレイン電極に相当する領域に、ｎ型ＡｌＧａＮ層１１を底面とするパッシベーション膜開口部１９を設ける。   Subsequently, as shown in FIG. 14A, the passivation film opening with the n-type AlGaN layer 11 as a bottom surface is formed in a region corresponding to the source electrode and the drain electrode of the passivation film 18 by dry etching using a resist mask 7c, for example. A portion 19 is provided.

その後、図１４（ｂ）に示すように、例えば蒸着及びリフトオフの技術を用いて、パッシベーション膜開口部１９の底面からＴｉ，Ａｌを順次積層し、ソース電極２０およびドレイン電極１６を形成する。その後、窒素雰囲気中にて例えば６００℃で熱処理を行い、ソース電極２０およびドレイン電極１６のオーミックコンタクトを確立する。   After that, as shown in FIG. 14B, Ti and Al are sequentially stacked from the bottom surface of the passivation film opening 19 by using, for example, vapor deposition and lift-off techniques to form the source electrode 20 and the drain electrode 16. Thereafter, heat treatment is performed in a nitrogen atmosphere at, for example, 600 ° C. to establish ohmic contact between the source electrode 20 and the drain electrode 16.

続いて、図１５（ａ）に示すように、レジストマスク７ｄを用いたドライエッチングにより、パッシベーション膜１８の、ゲート電極に相当する領域を除去し、パッシベーション膜開口部１９を設ける。   Subsequently, as shown in FIG. 15A, the region corresponding to the gate electrode of the passivation film 18 is removed by dry etching using the resist mask 7d, and a passivation film opening 19 is provided.

続いて、図１５（ｂ）に示すように、例えば蒸着及びリフトオフの技術を用いて、パッシベーション膜開口部１９の底面からＮｉ，Ａｕを順次積層し、ゲート電極２１を形成する。このようにして、本実施形態の化合物半導体装置を製造する。   Subsequently, as shown in FIG. 15B, Ni and Au are sequentially stacked from the bottom surface of the passivation film opening 19 by using, for example, vapor deposition and lift-off techniques to form the gate electrode 21. In this way, the compound semiconductor device of this embodiment is manufactured.

次に、第二の実施形態における、ＡｌＮ層４と支持基板２４との接合界面の特徴について説明する。   Next, the characteristics of the bonding interface between the AlN layer 4 and the support substrate 24 in the second embodiment will be described.

図１６は、第二の実施形態における化合物半導体装置の、ＡｌＮ層４と支持基板２４との接合界面の断面模式図である。   FIG. 16 is a schematic cross-sectional view of the bonding interface between the AlN layer 4 and the support substrate 24 in the compound semiconductor device according to the second embodiment.

前述の光電気化学エッチング工程でｎ型ＳｉＣ層２を溶解除去すると、露出したＡｌＮ層４の表面が粗化され、複数の尖形突起が形成される。このため、化合物半導体装置の断面を観察すると、ＡｌＮ層４の支持基板２４側の面は、図１６に示すように、尖形突起４ａを含む鋸形状を有している。このような複数の尖形突起により、ＡｌＮ層４と支持基板２４との密着性を向上させることができる。
（第三の実施形態）
第三の実施形態における化合物半導体装置の製造方法について、図１、図６、図１６乃至図１９を参照して説明する。本実施形態の化合物半導体装置は、半導体レーザとして用いることができる。 When the n-type SiC layer 2 is dissolved and removed by the photoelectrochemical etching process described above, the exposed surface of the AlN layer 4 is roughened, and a plurality of pointed protrusions are formed. Therefore, when the cross section of the compound semiconductor device is observed, the surface of the AlN layer 4 on the support substrate 24 side has a saw shape including the pointed protrusions 4a as shown in FIG. The adhesiveness between the AlN layer 4 and the support substrate 24 can be improved by such a plurality of pointed protrusions.
(Third embodiment)
A method for manufacturing a compound semiconductor device according to the third embodiment will be described with reference to FIGS. 1, 6, 16 to 19. The compound semiconductor device of this embodiment can be used as a semiconductor laser.

まず、第一の実施形態における図１（ａ）および図１（ｂ）に示すように、ｐ型ＳｉＣ基板１上にｎ型ＳｉＣ層２を形成するまでの処理を行う。   First, as shown in FIG. 1A and FIG. 1B in the first embodiment, processing is performed until an n-type SiC layer 2 is formed on a p-type SiC substrate 1.

次に、図１７（ａ）に示すように、ｎ型ＳｉＣ層２上に化合物半導体層３を形成する。化合物半導体層３の形成には、例えばＭＯＣＶＤ法を用い、ｎ型ＳｉＣ層２上に、下側コンタクト層４０、超格子層４１、光ガイド層４２、クラッド層４３、多重量子井戸活性層４４、光ガイド層４５、超格子層４６、上側コンタクト層４７を順次積層させる。   Next, as shown in FIG. 17A, the compound semiconductor layer 3 is formed on the n-type SiC layer 2. For example, MOCVD is used to form the compound semiconductor layer 3, and the lower contact layer 40, superlattice layer 41, light guide layer 42, clad layer 43, multiple quantum well active layer 44, n-type SiC layer 2, The light guide layer 45, the superlattice layer 46, and the upper contact layer 47 are sequentially stacked.

下側コンタクト層４０としては、例えば厚さ０．１μｍのｐ型ＧａＮ、超格子層４１としては、例えば厚さ０．５μｍのｐ型ＡｌＧａＮ／ＧａＮ超格子を用いることができる。光ガイド層４２としては、例えば厚さ２０ｎｍのｐ型ＧａＮ、クラッド層４３としては、例えば厚さ１０ｎｍのｐ型ＡｌＧａＮを用いることができる。多重量子井戸活性層４４としては、例えば厚さ５０ｎｍのＧａＩｎＮ／ＧａＮ多重量子井戸活性層、光ガイド層４５としては、例えば厚さ０．１μｍのｎ型ＧａＮを用いることができる。超格子層４６としては、例えば厚さ０．１μｍのｎ型ＡｌＧａＮ／ＧａＮ超格子４６、上側コンタクト層４７としては、例えば厚さ８μｍのｎ型ＧａＮ層４７を用いることができる。   As the lower contact layer 40, p-type GaN having a thickness of 0.1 μm, for example, and as the superlattice layer 41, for example, a p-type AlGaN / GaN superlattice having a thickness of 0.5 μm can be used. For example, p-type GaN having a thickness of 20 nm can be used as the light guide layer 42, and p-type AlGaN having a thickness of 10 nm can be used as the cladding layer 43, for example. As the multiple quantum well active layer 44, for example, a GaInN / GaN multiple quantum well active layer with a thickness of 50 nm can be used, and as the light guide layer 45, for example, n-type GaN with a thickness of 0.1 μm can be used. As the superlattice layer 46, for example, an n-type AlGaN / GaN superlattice 46 having a thickness of 0.1 μm can be used, and as the upper contact layer 47, for example, an n-type GaN layer 47 having a thickness of 8 μm can be used.

なお、本実施形態における化合物半導体層３とは、下側コンタクト層４０から上側コンタクト層４７までの層を示している。   In addition, the compound semiconductor layer 3 in this embodiment is a layer from the lower contact layer 40 to the upper contact layer 47.

続いて、図１７（ｂ）に示すように、レジストマスク７ｂを用いたドライエッチングにより、化合物半導体層３の、化合物半導体装置の外周に相当する領域を除去し、ｎ型ＳｉＣ層２の上面を底面とする溝部１２ｃを形成する。   Subsequently, as shown in FIG. 17B, the region corresponding to the outer periphery of the compound semiconductor device of the compound semiconductor layer 3 is removed by dry etching using the resist mask 7b, and the upper surface of the n-type SiC layer 2 is removed. A groove 12c serving as a bottom surface is formed.

次に、図１７（ｃ）に示すように、溝部１２ｃに、ＨＦ溶液耐性を有する絶縁層１３を充填し、上側コンタクト層４７の上面と同一平面になるように平坦化する。   Next, as shown in FIG. 17C, the groove 12 c is filled with the insulating layer 13 having HF solution resistance, and is flattened so as to be flush with the upper surface of the upper contact layer 47.

次に、図１８（ａ）に示すように、ｎ型ＧａＮ層４７の上面および絶縁層１３の上面を含む表面に、例えばスパッタ法により厚さ１００ｎｍのＴｉ膜、厚さ２００ｎｍのＡｌ膜を順次積層し、ｎ電極６１を形成する。その後、窒素雰囲気中にて６００℃で熱処理を行い、ｎ電極６１のオーミックコンタクトを確立する。   Next, as shown in FIG. 18A, a Ti film having a thickness of 100 nm and an Al film having a thickness of 200 nm are sequentially formed on the surface including the upper surface of the n-type GaN layer 47 and the upper surface of the insulating layer 13 by, for example, sputtering. The n electrode 61 is formed by stacking. Thereafter, heat treatment is performed at 600 ° C. in a nitrogen atmosphere to establish an ohmic contact for the n-electrode 61.

続いて、図１８（ｂ）に示すように、ｎ電極６１上に、導電層１５として、例えば１００μｍ〜１ｍｍの範囲の厚さのＴｉ層を形成する。   Subsequently, as illustrated in FIG. 18B, a Ti layer having a thickness in the range of, for example, 100 μm to 1 mm is formed on the n-electrode 61 as the conductive layer 15.

次に、図１９（ａ）に示すように、光電気化学エッチングによりｎ型ＳｉＣ層２を選択的に溶解除去し、ｐ型ＳｉＣ基板１から化合物半導体層３を分離する。光電気化学エッチングで使用する装置としては、例えば図６に示す装置を用いることができる。化合物半導体層３の最下面はエッチング耐性を有する下側コンタクト層４０で覆われているため、化合物半導体層３が下面からエッチングされるのを防止することができる。分離した後のｐ型ＳｉＣ基板１は、下側コンタクト層４０と接していた表面をＣＭＰ法などにより研磨し、平坦にすることにより再利用することができる。   Next, as shown in FIG. 19A, the n-type SiC layer 2 is selectively dissolved and removed by photoelectrochemical etching to separate the compound semiconductor layer 3 from the p-type SiC substrate 1. As an apparatus used in photoelectrochemical etching, for example, an apparatus shown in FIG. 6 can be used. Since the lowermost surface of the compound semiconductor layer 3 is covered with the lower contact layer 40 having etching resistance, the compound semiconductor layer 3 can be prevented from being etched from the lower surface. The separated p-type SiC substrate 1 can be reused by polishing and flattening the surface in contact with the lower contact layer 40 by CMP or the like.

次に、図１９（ｂ）に示すように、化合物半導体層３の下面にｐ電極６２を形成する。ｐ電極６２の形成では、分離により露出した絶縁層１３の下面および下側コンタクト層４０の下面に、例えば蒸着及びリフトオフの技術を用いて、厚さ２００ｎｍのＮｉ層、厚さ３００ｎｍのＡｕ層を順次積層する。その後、窒素雰囲気中にて、例えば６００℃で熱処理を行い、ｐ電極６２のオーミックコンタクトを確立する。このようにして、本実施形態の化合物半導体装置を製造する。   Next, as shown in FIG. 19B, a p-electrode 62 is formed on the lower surface of the compound semiconductor layer 3. In the formation of the p-electrode 62, a 200 nm thick Ni layer and a 300 nm thick Au layer are formed on the lower surface of the insulating layer 13 and the lower contact layer 40 exposed by the separation by using, for example, vapor deposition and lift-off techniques. Laminate sequentially. Thereafter, heat treatment is performed, for example, at 600 ° C. in a nitrogen atmosphere to establish ohmic contact of the p-electrode 62. In this way, the compound semiconductor device of this embodiment is manufactured.

なお、光電気化学エッチング工程でｎ型ＳｉＣ層２を溶解除去すると、露出した下側コンタクト層４０の表面が粗化され、複数の尖形突起が形成される。このため、化合物半導体装置の断面を観察すると、下側コンタクト層４０のｐ電極６２側の面は、図１６に示すような鋸形状を有している。このような複数の尖形突起により、下側コンタクト層４０とｐ電極６２との密着性を向上させることができる。また、尖形突起を備えることで下側コンタクト層４０とｐ電極６２との界面の抵抗が小さくなるため、オーミックコンタクト性も向上する。
（第四の実施形態）
第四の実施形態における化合物半導体装置の製造方法について、図１、図６、図１６、図２０乃至図２３を参照して説明する。本実施形態の化合物半導体装置は、半導体レーザとして用いることができる。 When the n-type SiC layer 2 is dissolved and removed in the photoelectrochemical etching step, the exposed surface of the lower contact layer 40 is roughened, and a plurality of pointed protrusions are formed. Therefore, when the cross section of the compound semiconductor device is observed, the surface of the lower contact layer 40 on the p-electrode 62 side has a saw shape as shown in FIG. Such a plurality of pointed protrusions can improve the adhesion between the lower contact layer 40 and the p-electrode 62. Further, since the pointed protrusions are provided, the resistance at the interface between the lower contact layer 40 and the p-electrode 62 is reduced, so that the ohmic contact property is improved.
(Fourth embodiment)
A method for manufacturing a compound semiconductor device according to the fourth embodiment will be described with reference to FIGS. 1, 6, 16, and 20 to 23. The compound semiconductor device of this embodiment can be used as a semiconductor laser.

まず、第一の実施形態における図１（ａ）および図１（ｂ）に示すように、ｐ型ＳｉＣ基板１上にｎ型ＳｉＣ層２を形成するまでの処理を行う。   First, as shown in FIG. 1A and FIG. 1B in the first embodiment, processing is performed until an n-type SiC layer 2 is formed on a p-type SiC substrate 1.

次に、図２０（ａ）に示すように、ｎ型ＳｉＣ層２上に化合物半導体層３を形成する。化合物半導体層３の形成には、ｎ型ＳｉＣ層２上に、金属窒化物層として、例えば厚さ２〜３０ｎｍのノンドープＡｌＮ層５０を形成する。なお、ノンドープＡｌＮ層５０とは、意図的に不純物のドーピングを行っていないＡｌＮ層である。   Next, as shown in FIG. 20A, the compound semiconductor layer 3 is formed on the n-type SiC layer 2. For the formation of the compound semiconductor layer 3, a non-doped AlN layer 50 having a thickness of, for example, 2 to 30 nm is formed on the n-type SiC layer 2 as a metal nitride layer. The non-doped AlN layer 50 is an AlN layer that is not intentionally doped with impurities.

続いて、ノンドープＡｌＮ層５０上に、例えばＭＯＣＶＤ法を用いて、下側コンタクト層５１、超格子５２、光ガイド層５３、クラッド層５４、多重量子井戸活性層５５、光ガイド層５６、超格子５７、上側コンタクト層５８を順次積層させる。下側コンタクト層５１としては、例えば厚さ８μｍのｎ型ＧａＮ、超格子５２としては、例えば厚さ０．１μｍのｎ型ＡｌＧａＮ／ＧａＮ超格子を用いることができる。光ガイド層５３としては、例えば厚さ０．１μｍのｎ型ＧａＮ、クラッド層５４としては、例えば厚さ１０ｎｍのｐ型ＡｌＧａＮを用いることができる。多重量子井戸活性層５５としては、例えば厚さ５０ｎｍのＧａＩｎＮ／ＧａＮ多重量子井戸活性層、光ガイド層５６としては、例えば厚さ２０ｎｍのｐ型ＧａＮを用いることができる。超格子５７としては、例えば厚さ０．５μｍのｐ型ＡｌＧａＮ／ＧａＮ超格子、上側コンタクト層５８としては、例えば厚さ０．１μｍのｐ型ＧａＮ層５８を用いることができる。   Subsequently, the lower contact layer 51, the superlattice 52, the light guide layer 53, the clad layer 54, the multiple quantum well active layer 55, the light guide layer 56, the superlattice are formed on the non-doped AlN layer 50 by using, for example, the MOCVD method. 57 and the upper contact layer 58 are sequentially laminated. As the lower contact layer 51, for example, n-type GaN having a thickness of 8 μm, and as the superlattice 52, for example, an n-type AlGaN / GaN superlattice having a thickness of 0.1 μm can be used. As the light guide layer 53, for example, n-type GaN having a thickness of 0.1 μm can be used, and as the cladding layer 54, for example, p-type AlGaN having a thickness of 10 nm can be used. As the multiple quantum well active layer 55, for example, a GaInN / GaN multiple quantum well active layer having a thickness of 50 nm can be used, and as the light guide layer 56, for example, p-type GaN having a thickness of 20 nm can be used. As the superlattice 57, for example, a p-type AlGaN / GaN superlattice having a thickness of 0.5 μm can be used, and as the upper contact layer 58, for example, a p-type GaN layer 58 having a thickness of 0.1 μm can be used.

なお、本実施形態における化合物半導体層３とは、下側コンタクト層５１から上側コンタクト層５８までの層を示している。   In addition, the compound semiconductor layer 3 in this embodiment is a layer from the lower contact layer 51 to the upper contact layer 58.

続いて、図２０（ｂ）に示すように、レジストマスク７ｂを用いたドライエッチングにより、ノンドープＡｌＮ層５０および化合物半導体層３の、化合物半導体装置の外周に相当する領域を除去し、ｎ型ＳｉＣ層２の上面を底面とする溝部１２ｄを形成する。   Subsequently, as shown in FIG. 20B, the regions corresponding to the outer periphery of the compound semiconductor device of the non-doped AlN layer 50 and the compound semiconductor layer 3 are removed by dry etching using the resist mask 7b, and the n-type SiC is removed. A groove portion 12d having the upper surface of the layer 2 as a bottom surface is formed.

その後、図２０（ｃ）に示すように、溝部１２ｄに、ＨＦ溶液耐性を有する絶縁層１３を充填し、上側コンタクト層５８の上面と同一平面になるように平坦化する。   Thereafter, as shown in FIG. 20C, the trench 12d is filled with the insulating layer 13 having resistance to HF solution, and is flattened so as to be flush with the upper surface of the upper contact layer 58.

続いて、図２１（ａ）に示すように、上側コンタクト層５８および絶縁層１３上に、例えばスパッタ法により厚さ２００ｎｍのＮｉ膜、厚さ３００ｎｍのＡｕ膜を順次積層し、ｐ電極６２を形成する。その後、窒素雰囲気中にて、例えば６００℃で熱処理を行い、ｐ電極６２のオーミックコンタクトを確立する。   Subsequently, as shown in FIG. 21A, a 200 nm thick Ni film and a 300 nm thick Au film are sequentially stacked on the upper contact layer 58 and the insulating layer 13 by, for example, sputtering, and the p electrode 62 is formed. Form. Thereafter, heat treatment is performed, for example, at 600 ° C. in a nitrogen atmosphere to establish ohmic contact of the p-electrode 62.

その後、図２１（ｂ）に示すように、ｐ電極６２上に、導電層１５として、例えば１００μｍ〜１ｍｍの範囲の厚さのＴｉ層をめっき法により形成する。   Thereafter, as shown in FIG. 21B, a Ti layer having a thickness in the range of, for example, 100 μm to 1 mm is formed on the p-electrode 62 as the conductive layer 15 by a plating method.

次に、図２１（ｃ）に示すように、光電気化学エッチングによりｎ型ＳｉＣ層２を選択的に溶解除去し、ｐ型ＳｉＣ基板１から化合物半導体層３を分離する。光電気化学エッチングで使用する装置としては、例えば図６に示す装置を用いることができる。化合物半導体層３の最下面はエッチング耐性を有するノンドープＡｌＮ層５０で覆われているため、化合物半導体層３が下面からエッチングされるのを防止することができる。分離した後のｐ型ＳｉＣ基板１は、ノンドープＡｌＮ層５０と接していた表面をＣＭＰ法などにより研磨し、平坦にすることにより再利用することができる。   Next, as shown in FIG. 21C, the n-type SiC layer 2 is selectively dissolved and removed by photoelectrochemical etching to separate the compound semiconductor layer 3 from the p-type SiC substrate 1. As an apparatus used in photoelectrochemical etching, for example, an apparatus shown in FIG. 6 can be used. Since the lowermost surface of the compound semiconductor layer 3 is covered with the non-doped AlN layer 50 having etching resistance, the compound semiconductor layer 3 can be prevented from being etched from the lower surface. The separated p-type SiC substrate 1 can be reused by polishing and flattening the surface in contact with the non-doped AlN layer 50 by CMP or the like.

続いて、図２２（ａ）に示すように、分離により露出した絶縁層１３およびノンドープＡｌＮ層５０の下面に、支持基板２４として、例えば１００μｍ〜１ｍｍの範囲の厚さのＳｉ層を形成する。   Subsequently, as shown in FIG. 22A, an Si layer having a thickness of, for example, 100 μm to 1 mm is formed as the support substrate 24 on the lower surface of the insulating layer 13 and the non-doped AlN layer 50 exposed by the separation.

その後、図２２（ｂ）に示すように、導電層１５とｐ電極６２の一部を、硫酸と過酸化水素水の混合溶液によるエッチングとイオンミリングを併用して除去し、化合物半導体層３の上面の一部を露出させる。   Thereafter, as shown in FIG. 22B, a part of the conductive layer 15 and the p-electrode 62 is removed by using both etching with a mixed solution of sulfuric acid and hydrogen peroxide and ion milling to remove the compound semiconductor layer 3. Expose part of the top surface.

続いて、図２３（ａ）に示すように、ドライエッチングにより、露出した化合物半導体層３の一部をさらにエッチングして凹部６３を形成し、下側コンタクト層５１の一部を露出させる。ここで、露出した下側コンタクト層５１は、下側コンタクト層５１の途中までエッチングすることによって表出した表面である。   Subsequently, as shown in FIG. 23A, a part of the exposed compound semiconductor layer 3 is further etched by dry etching to form a recess 63, and a part of the lower contact layer 51 is exposed. Here, the exposed lower contact layer 51 is a surface exposed by etching partway through the lower contact layer 51.

その後、図２３（ｂ）に示すように、凹部６３内の、露出した下側コンタクト層５１の表面にＴｉ，Ａｌを順次積層し、ｎ電極６１を形成する。このようにして、本実施形態の化合物半導体装置を製造する。   Thereafter, as shown in FIG. 23B, Ti and Al are sequentially laminated on the exposed surface of the lower contact layer 51 in the recess 63 to form an n-electrode 61. In this way, the compound semiconductor device of this embodiment is manufactured.

なお、光電気化学エッチング工程でｎ型ＳｉＣ層２を溶解除去すると、露出したノンドープＡｌＮ層５０の表面が粗化され、複数の尖形突起が形成される。このため、化合物半導体装置の断面を観察すると、ノンドープＡｌＮ層５０の支持基板２４側の面は、図１６に示すような鋸形状を有している。このような複数の尖形の突起により、ノンドープＡｌＮ層５０と支持基板２４との密着性を向上させることができる。
（第五の実施形態）
第五の実施形態における化合物半導体装置の製造方法について、図１、図２および図２４乃至図２９を参照して説明する。 When the n-type SiC layer 2 is dissolved and removed in the photoelectrochemical etching step, the exposed surface of the non-doped AlN layer 50 is roughened, and a plurality of pointed protrusions are formed. Therefore, when the cross section of the compound semiconductor device is observed, the surface of the non-doped AlN layer 50 on the support substrate 24 side has a saw shape as shown in FIG. Such a plurality of pointed protrusions can improve the adhesion between the non-doped AlN layer 50 and the support substrate 24.
(Fifth embodiment)
A method for manufacturing a compound semiconductor device according to the fifth embodiment will be described with reference to FIGS. 1 and 2 and FIGS.

まず、第一の実施形態における図１（ａ）乃至図２（ｂ）に示すように、ｐ型ＳｉＣ基板１上にｎ型ＡｌＧａＮ層１１を形成するまでの処理を行う。なお、本実施形態においては、ｎ型ＧａＮ層５からｎ型ＡｌＧａＮ層１１までの層を化合物半導体層３とする。   First, as shown in FIG. 1A to FIG. 2B in the first embodiment, processing until the n-type AlGaN layer 11 is formed on the p-type SiC substrate 1 is performed. In the present embodiment, the layers from the n-type GaN layer 5 to the n-type AlGaN layer 11 are referred to as the compound semiconductor layer 3.

次に、図２４（ａ）に示すように、ｐ型ＳｉＣ基板１の下面に、透明導電膜６４として、例えば厚さ１００ｎｍのＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）をスパッタ法により形成する。透明導電膜６４の材料としては、バンドギャップが３．５ｅＶ以上で、ＵＶ透過率が９５％以上の材料が好ましい。   Next, as shown in FIG. 24A, ITO (Indium Tin Oxide) having a thickness of, for example, 100 nm is formed as a transparent conductive film 64 on the lower surface of the p-type SiC substrate 1 by sputtering. The material of the transparent conductive film 64 is preferably a material having a band gap of 3.5 eV or more and a UV transmittance of 95% or more.

続いて、図２４（ｂ）に示すように、レジストマスク７ｂを用いたドライエッチングにより、ＡｌＮ層４および化合物半導体層３の、化合物半導体装置の外周に相当する領域を除去し、ｎ型ＳｉＣ層２の上面を底面とする溝部１２ｅを形成する。   Subsequently, as shown in FIG. 24B, the regions corresponding to the outer periphery of the compound semiconductor device of the AlN layer 4 and the compound semiconductor layer 3 are removed by dry etching using the resist mask 7b, and the n-type SiC layer is removed. A groove 12e having a top surface of 2 as a bottom surface is formed.

続いて、図２４（ｃ）に示すように、溝部１２ｅに、ＨＦ溶液耐性を有する絶縁層１３として、例えば感光性ポリイミドなどの感光性レジストを充填し、同時にｎ型ＡｌＧａＮ層１１の上面も被覆する。絶縁層１３として感光性レジストを用いると、後述するように、絶縁層１３の上に形成した支持基板２４の除去を、エッチング法を用いずに行うことができる。   Subsequently, as shown in FIG. 24C, the groove 12e is filled with a photosensitive resist such as photosensitive polyimide as the insulating layer 13 having HF solution resistance, and the upper surface of the n-type AlGaN layer 11 is also covered at the same time. To do. When a photosensitive resist is used as the insulating layer 13, the support substrate 24 formed on the insulating layer 13 can be removed without using an etching method, as will be described later.

その後、図２５（ａ）に示すように、絶縁層１３上に、支持基板２４として、例えば１００μｍ〜１ｍｍの範囲の厚さのＳｉ層を形成する。支持基板２４としては、ＨＦ溶液耐性を有する材料が好ましく、Ｓｉ層の他に、例えば多結晶ＳｉＣ層を用いることもできる。   Thereafter, as shown in FIG. 25A, a Si layer having a thickness in the range of, for example, 100 μm to 1 mm is formed on the insulating layer 13 as the support substrate 24. As the support substrate 24, a material having HF solution resistance is preferable, and for example, a polycrystalline SiC layer can be used in addition to the Si layer.

次に、図２５（ｂ）に示すように、光電気化学エッチングによりｎ型ＳｉＣ層２を選択的に溶解除去し、ｐ型ＳｉＣ基板１から化合物半導体層３を分離する。   Next, as shown in FIG. 25B, the n-type SiC layer 2 is selectively dissolved and removed by photoelectrochemical etching to separate the compound semiconductor layer 3 from the p-type SiC substrate 1.

ここで、第五の実施形態における光電気化学エッチングについて、図２６を参照して説明する。   Here, the photoelectrochemical etching in the fifth embodiment will be described with reference to FIG.

図２６は、第五の実施形態における、光電気化学エッチング時の断面模式図である。透明導電膜６４は配線３１に接続されており、透明導電膜６４及び配線３１の表面に、例えばスプレーコートにより、薬液耐性を有する図示しないレジストが被覆されている。透明導電膜６４を介して、陽極３２と製造途中の化合物半導体装置３０とが接続されており、陰極３３には白金３４が接続されている。   FIG. 26 is a schematic cross-sectional view at the time of photoelectrochemical etching in the fifth embodiment. The transparent conductive film 64 is connected to the wiring 31, and the transparent conductive film 64 and the surface of the wiring 31 are coated with a resist (not shown) having chemical resistance, for example, by spray coating. The anode 32 and the compound semiconductor device 30 being manufactured are connected via the transparent conductive film 64, and the platinum 34 is connected to the cathode 33.

本実施形態によれば、透明導電膜６４に配線３１を接続しても、透明導電膜６４が光を照射する際の障害とならないため、化合物半導体層３側だけでなくｐ型ＳｉＣ基板１側にも配線３１を接続できるようになる。これにより、化合物半導体装置の構成や光電気化学エッチングに用いる装置の構成の選択肢を広げることができる。   According to the present embodiment, even if the wiring 31 is connected to the transparent conductive film 64, the transparent conductive film 64 does not become an obstacle when irradiating light, so that not only the compound semiconductor layer 3 side but also the p-type SiC substrate 1 side. Also, the wiring 31 can be connected. Thereby, the choice of the structure of a compound semiconductor device and the structure of the apparatus used for photoelectrochemical etching can be expanded.

化合物半導体層３はエッチング耐性を有するＡｌＮ層４および絶縁層１３で覆われているため、化合物半導体層３がエッチングされるのを防止することができる。分離した後のｐ型ＳｉＣ基板１は、塩酸などを用いて透明導電膜６４を除去した後、ｐ型ＳｉＣ基板１の両面を研磨することにより再利用することができる。   Since the compound semiconductor layer 3 is covered with the AlN layer 4 and the insulating layer 13 having etching resistance, the compound semiconductor layer 3 can be prevented from being etched. The separated p-type SiC substrate 1 can be reused by removing the transparent conductive film 64 using hydrochloric acid or the like and then polishing both surfaces of the p-type SiC substrate 1.

続いて、図２５（ｃ）に示すように、ＡｌＮ層４を、例えばドライエッチングにより除去する。   Subsequently, as shown in FIG. 25C, the AlN layer 4 is removed by, for example, dry etching.

続いて、図２７（ａ）に示すように、絶縁層１３およびｎ型ＧａＮ層５の下面に、例えばスパッタ法によってＴｉ，Ａｌを順次積層し、ドレイン電極１６を形成する。その後、窒素雰囲気中にて、例えば６００℃で熱処理を行い、ドレイン電極１６のオーミックコンタクトを確立する。   Subsequently, as shown in FIG. 27A, Ti and Al are sequentially laminated on the lower surfaces of the insulating layer 13 and the n-type GaN layer 5 by, for example, sputtering to form the drain electrode 16. Thereafter, heat treatment is performed at 600 ° C., for example, in a nitrogen atmosphere to establish ohmic contact with the drain electrode 16.

続いて、図２７（ｂ）に示すように、ドレイン電極１６の表面に、金属層１７として、例えば１００μｍ〜１ｍｍの範囲の厚さのＣｕ層を、めっき法により形成する。   Subsequently, as shown in FIG. 27B, a Cu layer having a thickness in the range of, for example, 100 μm to 1 mm is formed as a metal layer 17 on the surface of the drain electrode 16 by a plating method.

その後、図２７（ｃ）に示すように、支持基板２４および絶縁層１３を除去し、ドレイン電極１６の上面の一部を露出させる。支持基板２４の除去は、絶縁層１３として感光性レジストを用いた場合、感光性レジスト用の現像液を用いて行うことができる。すなわち、絶縁層１３を溶解させることで、支持基板２４を化合物半導体装置３から分離させることができる。   Thereafter, as shown in FIG. 27C, the support substrate 24 and the insulating layer 13 are removed, and a part of the upper surface of the drain electrode 16 is exposed. The removal of the support substrate 24 can be performed using a developer for a photosensitive resist when a photosensitive resist is used as the insulating layer 13. That is, the support substrate 24 can be separated from the compound semiconductor device 3 by dissolving the insulating layer 13.

次に、化合物半導体装置の電極を形成する。   Next, an electrode of the compound semiconductor device is formed.

まず、図２８（ａ）に示すように、溝部１２ｅおよびｎ型ＡｌＧａＮ層１１上に、パッシベーション膜１８として、例えばＳｉＮ膜をＣＶＤ法により形成し、化合物半導体層３を再び被覆する。パッシベーション膜１８を形成した後、必要に応じてＣＭＰなどの方法により上面を平坦化する。   First, as shown in FIG. 28A, a SiN film, for example, is formed as a passivation film 18 on the trench 12e and the n-type AlGaN layer 11 by the CVD method, and the compound semiconductor layer 3 is covered again. After the passivation film 18 is formed, the upper surface is planarized by a method such as CMP as necessary.

続いて、図２８（ｂ）に示すように、レジストマスク７ｃを用いたドライエッチングにより、パッシベーション膜１８の、ソース電極に相当する領域を除去し、ｎ型ＡｌＧａＮ層１１の上面を底面とするパッシベーション膜開口部１９ａを設ける。   Subsequently, as shown in FIG. 28B, the region corresponding to the source electrode of the passivation film 18 is removed by dry etching using the resist mask 7c, and the passivation is performed with the upper surface of the n-type AlGaN layer 11 as the bottom surface. A film opening 19a is provided.

続いて、図２８（ｃ）に示すように、例えば蒸着及びリフトオフの技術を用いて、パッシベーション膜開口部１９ａの底面からＴｉ，Ａｌを順次積層し、ソース電極２０を形成する。その後、窒素雰囲気中にて、例えば６００℃で熱処理を行い、ソース電極２０のオーミックコンタクトを確立する。   Subsequently, as shown in FIG. 28C, Ti and Al are sequentially laminated from the bottom surface of the passivation film opening 19a using, for example, vapor deposition and lift-off techniques to form the source electrode 20. Thereafter, heat treatment is performed in a nitrogen atmosphere at, for example, 600 ° C. to establish ohmic contact with the source electrode 20.

次に、図２９（ａ）に示すように、レジストマスク７ｄを用いたドライエッチングにより、パッシベーション膜１８の、ゲート電極に相当する領域を除去し、ｎ型ＡｌＧａＮ層１１の上面を底面とするパッシベーション膜開口部１９ｂを設ける。   Next, as shown in FIG. 29A, the region corresponding to the gate electrode of the passivation film 18 is removed by dry etching using the resist mask 7d, and the passivation is performed with the upper surface of the n-type AlGaN layer 11 as the bottom surface. A film opening 19b is provided.

続いて、図２９（ｂ）に示すように、例えば蒸着及びリフトオフの技術を用いて、パッシベーション膜開口部１９ｂの底面からＮｉ，Ａｕを順次積層し、ゲート電極２１を形成する。このようにして、本実施形態の化合物半導体装置を製造する。   Subsequently, as shown in FIG. 29B, Ni and Au are sequentially stacked from the bottom surface of the passivation film opening 19b by using, for example, vapor deposition and lift-off techniques to form the gate electrode 21. In this way, the compound semiconductor device of this embodiment is manufactured.

なお。本実施形態ではＳｉＮ膜の溝部１２ｅへの充填を光電気化学エッチング工程の後に行ったが、光電気化学エッチング工程の前に、感光性レジストを用いる代わりにＳｉＮを用いて溝部１２ｅへの充填を行うこともできる。   Note that. In this embodiment, filling of the groove 12e with the SiN film is performed after the photoelectrochemical etching step. However, before the photoelectrochemical etching step, the groove 12e is filled with SiN instead of using a photosensitive resist. It can also be done.

製造方法としては、例えば溝部１２ｅおよびｎ型ＡｌＧａＮ層１１上にＳｉＮ膜を形成した後、ＳｉＮ膜上に支持基板２４を形成する。続いて、光電気化学エッチングによりｎ型ＳｉＣ層２を選択的に溶解除去し、ｐ型ＳｉＣ基板１から化合物半導体層３を分離する。その後、支持基板２４を、例えば研磨、または硝酸とＨＦを含む混合液を用いたエッチングにより除去した後、化合物半導体装置の電極を形成する。   As a manufacturing method, for example, after forming a SiN film on the groove 12e and the n-type AlGaN layer 11, the support substrate 24 is formed on the SiN film. Subsequently, the n-type SiC layer 2 is selectively dissolved and removed by photoelectrochemical etching to separate the compound semiconductor layer 3 from the p-type SiC substrate 1. Thereafter, the support substrate 24 is removed by, for example, polishing or etching using a mixed solution containing nitric acid and HF, and then an electrode of the compound semiconductor device is formed.

上述の製造方法によれば、絶縁層１３を除去する工程が不要となり、溝部１２ｅへの充填と化合物半導体装置上のパッシベーション膜の形成とを１回の工程で行うことができる。
（第六の実施形態）
第六の実施形態における、化合物半導体装置の製造方法について、図１乃至図３、図５、図８乃至図１０、図１６、および図３０乃至図３２を参照して説明する。 According to the manufacturing method described above, the step of removing the insulating layer 13 is not necessary, and the filling of the groove 12e and the formation of the passivation film on the compound semiconductor device can be performed in a single step.
(Sixth embodiment)
A method for manufacturing a compound semiconductor device according to the sixth embodiment will be described with reference to FIGS. 1 to 3, 5, 8 to 10, 16, and 30 to 32.

まず、第一の実施形態における図１（ａ）乃至図３（ｃ）に示すように、ｐ型ＳｉＣ基板１上に導電層１５を形成するまでの処理を行い、図３０（ａ）に示す構成を得る。ただし、本実施形態では、化合物半導体層３を形成する際にＡｌＮ層４の形成は行わず、ｐ型ＳｉＣ基板１上にｎ型ＧａＮ層５を形成している。なお、本実施形態においては、ｎ型ＧａＮ層５からｎ型ＡｌＧａＮ層１１までの層を化合物半導体層３とする。   First, as shown in FIG. 1A to FIG. 3C in the first embodiment, a process until the conductive layer 15 is formed on the p-type SiC substrate 1 is performed, and the process shown in FIG. Get the configuration. However, in this embodiment, the AlN layer 4 is not formed when the compound semiconductor layer 3 is formed, and the n-type GaN layer 5 is formed on the p-type SiC substrate 1. In the present embodiment, the layers from the n-type GaN layer 5 to the n-type AlGaN layer 11 are referred to as the compound semiconductor layer 3.

次に、図３０（ｂ）に示すように、光電気化学エッチングによりｎ型ＳｉＣ層２を選択的に溶解除去し、ｐ型ＳｉＣ基板１から化合物半導体層３を分離する。   Next, as shown in FIG. 30B, the n-type SiC layer 2 is selectively dissolved and removed by photoelectrochemical etching, and the compound semiconductor layer 3 is separated from the p-type SiC substrate 1.

ここで、第六の実施形態における光電気化学エッチングについて、図３１および図３２を参照して説明する。   Here, the photoelectrochemical etching in the sixth embodiment will be described with reference to FIGS. 31 and 32.

図３１は、第六の実施形態における、光電気化学エッチング時の断面模式図である。本実施形態では、ｎ型ＳｉＣ層２のみを選択的に溶解除去できるエネルギーを有する光を照射するために、光学フィルタ３７を用いている。光学フィルタ３７は、特定の波長（エネルギー）範囲の光のみを透過し、それ以外の光を透過しない光学素子である。光学フィルタ３７の構成としては、例えばガラスに光を吸収する物質を混ぜて作製されたフィルタ、またはガラスの表面に光学薄膜を成膜して作製されたフィルタを使用することができる。   FIG. 31 is a schematic sectional view at the time of photoelectrochemical etching in the sixth embodiment. In the present embodiment, the optical filter 37 is used to irradiate light having energy that can selectively dissolve and remove only the n-type SiC layer 2. The optical filter 37 is an optical element that transmits only light in a specific wavelength (energy) range and does not transmit other light. As the configuration of the optical filter 37, for example, a filter prepared by mixing a substance that absorbs light into glass or a filter prepared by forming an optical thin film on the surface of glass can be used.

図３２は、ｎ型ＳｉＣ層２とｎ型ＧａＮ層５との接合界面におけるエネルギーバンド図である。図３２（ａ）は、光が照射されて電子および正孔が生成された状態、図３２（ｂ）は、生成された電子および正孔の、接合界面での動きを示している。   FIG. 32 is an energy band diagram at the junction interface between n-type SiC layer 2 and n-type GaN layer 5. FIG. 32A shows a state in which electrons and holes are generated by light irradiation, and FIG. 32B shows the movement of the generated electrons and holes at the junction interface.

例えば３６５ｎｍ〜４００ｎｍの範囲の波長を持つ光が照射された場合、照射された光のエネルギーはｎ型ＳｉＣ層２のバンドギャップよりも大きく、ｎ型ＧａＮ層５のバンドギャップよりも小さい。このため、図３２（ａ）に示すように、ｎ型ＧａＮ層５側では電子の励起は起こらず、ｎ型ＳｉＣ層２側のみにおいて電子が励起され、電子と正孔のペアが生成される。   For example, when light having a wavelength in the range of 365 nm to 400 nm is irradiated, the energy of the irradiated light is larger than the band gap of the n-type SiC layer 2 and smaller than the band gap of the n-type GaN layer 5. For this reason, as shown in FIG. 32 (a), electrons are not excited on the n-type GaN layer 5 side, and electrons are excited only on the n-type SiC layer 2 side to generate electron-hole pairs. .

また、ｎ型ＳｉＣ層２とｎ型ＧａＮ層５とが接合された状態では、ｎ型ＳｉＣ層２の伝導帯および価電子帯は、ｎ型ＧａＮ層５の伝導帯および価電子帯よりもエネルギーが高い位置にある。このため、図３２（ｂ）に示すように、ｎ型ＳｉＣ層２側で励起された電子はｎ型ＧａＮ層５側に移動することができるが、正孔はｎ型ＧａＮ層５側に移動することができない。よって、ｎ型ＧａＮ層５は溶解されにくく、ｎ型ＳｉＣ層２のみを選択的に溶解させることができる。   Further, in a state where n-type SiC layer 2 and n-type GaN layer 5 are joined, the conduction band and valence band of n-type SiC layer 2 are more energy than the conduction band and valence band of n-type GaN layer 5. Is in a high position. For this reason, as shown in FIG. 32B, electrons excited on the n-type SiC layer 2 side can move to the n-type GaN layer 5 side, but holes move to the n-type GaN layer 5 side. Can not do it. Therefore, the n-type GaN layer 5 is not easily dissolved, and only the n-type SiC layer 2 can be selectively dissolved.

このように、光学フィルタ３７を用いてｎ型ＧａＮ層５が溶解されにくい特定のエネルギー範囲の光を照射することにより、ＡｌＮ層４、ｐ型ＧａＮ層４０、ノンドープＡｌＮ層５０などの、化合物半導体層３を保護するための部材が不要となる。そして、部材コストの低減、および製造工程数の低減を図ることができる。分離した後のｐ型ＳｉＣ基板１は、ｎ型ＳｉＣ層２と接していた表面をＣＭＰ法などにより研磨し、平坦化することにより再利用することができる。   In this way, compound semiconductors such as the AlN layer 4, the p-type GaN layer 40, and the non-doped AlN layer 50 are irradiated by irradiating light of a specific energy range in which the n-type GaN layer 5 is difficult to be dissolved using the optical filter 37. A member for protecting the layer 3 becomes unnecessary. And reduction of member cost and the number of manufacturing processes can be aimed at. The separated p-type SiC substrate 1 can be reused by polishing and planarizing the surface in contact with the n-type SiC layer 2 by CMP or the like.

本実施形態における光電気化学エッチング以降は、第一の実施形態における図５（ｃ）および図８（ａ）乃至図１０（ｃ）に示すように処理を行い、図３０（ｃ）の構成を得ることができる。   After photoelectrochemical etching in the present embodiment, processing is performed as shown in FIGS. 5C and 8A to 10C in the first embodiment, and the configuration of FIG. Can be obtained.

続いて図３０（ｃ）に示すように、化合物半導体層３の下面では、ドレイン電極１６および金属層１７を順次形成する。化合物半導体層３の上面では、金属被膜１４および導電層１５を除去した後、化合物半導体層３の両側にソース電極２０を形成する。その後、パッシベーション膜を介して該ソース電極と離間するようにゲート電極２１を形成する。このようにして、本実施形態の化合物半導体装置を製造する。   Subsequently, as shown in FIG. 30C, the drain electrode 16 and the metal layer 17 are sequentially formed on the lower surface of the compound semiconductor layer 3. On the upper surface of the compound semiconductor layer 3, after removing the metal coating 14 and the conductive layer 15, the source electrode 20 is formed on both sides of the compound semiconductor layer 3. Thereafter, a gate electrode 21 is formed so as to be separated from the source electrode through a passivation film. In this way, the compound semiconductor device of this embodiment is manufactured.

なお、光電気化学エッチング工程でｎ型ＳｉＣ層２を溶解除去すると、露出したｎ型ＧａＮ層５の表面が粗化され、複数の尖形突起が形成される。このため、化合物半導体装置の断面を観察すると、ｎ型ＧａＮ層５のドレイン電極１６側の面は、図１６に示すような鋸形状を有している。このような複数の尖形の突起により、ｎ型ＧａＮ層５とドレイン電極１６との密着性を向上させることができる。また、尖形突起を備えることでｎ型ＧａＮ層５とドレイン電極１６との界面の抵抗が小さくなるため、オーミックコンタクト性も向上する。   When the n-type SiC layer 2 is dissolved and removed in the photoelectrochemical etching step, the exposed surface of the n-type GaN layer 5 is roughened, and a plurality of pointed protrusions are formed. Therefore, when the cross section of the compound semiconductor device is observed, the surface of the n-type GaN layer 5 on the drain electrode 16 side has a saw shape as shown in FIG. Such a plurality of pointed protrusions can improve the adhesion between the n-type GaN layer 5 and the drain electrode 16. Moreover, since the resistance at the interface between the n-type GaN layer 5 and the drain electrode 16 is reduced by providing the pointed protrusion, the ohmic contact property is also improved.

以上、本発明の好ましい実施の形態について詳述したが、本発明は特定の実施の形態に限定されるものではなく、種々の変形や変更が可能である。例えば、図６、図２６、図３１に示す装置を用いた光電気化学エッチング方法は、それぞれ上述の第一の実施形態、第五の実施形態、第六の実施形態に限られたものではなく、他の様々な実施形態にも用いることができる。   Although the preferred embodiments of the present invention have been described in detail above, the present invention is not limited to specific embodiments, and various modifications and changes can be made. For example, the photoelectrochemical etching method using the apparatus shown in FIGS. 6, 26, and 31 is not limited to the first embodiment, the fifth embodiment, and the sixth embodiment described above. It can also be used in various other embodiments.

１ ｐ型ＳｉＣ基板
２ ｎ型ＳｉＣ層
３ 化合物半導体層
４ ＡｌＮ層
５ ｎ型ＧａＮ層
１３ 絶縁層
１６ ドレイン電極
１７ 金属層
１８ パッシベーション膜
１９ パッシベーション開口部
２０ ソース電極
２１ ゲート電極
２４ 支持基板
３８ 電解液
４０ 下側コンタクト層
５０ ノンドープＡｌＮ層
５１ 下側コンタクト層
５８ 上側コンタクト層
６１ ｎ電極
６２ ｐ電極
1 p-type SiC substrate 2 n-type SiC layer 3 compound semiconductor layer 4 AlN layer 5 n-type GaN layer 13 insulating layer 16 drain electrode 17 metal layer 18 passivation film 19 passivation opening 20 source electrode 21 gate electrode 24 support substrate 38 electrolyte 40 Lower contact layer 50 Non-doped AlN layer 51 Lower contact layer 58 Upper contact layer 61 n electrode 62 p electrode

Claims (7)

基板上に、Ｓｉ炭化物層を形成する工程と、
前記Ｓｉ炭化物層上に、化合物半導体層を形成する工程と、
少なくとも前記Ｓｉ炭化物層に、前記Ｓｉ炭化物のバンドギャップよりも高いエネルギーを有する光を照射しながら、前記Ｓｉ炭化物層を選択的に溶解除去し、前記基板と前記化合物半導体層とを分離する工程と
を含むことを特徴とする化合物半導体装置の製造方法。 Forming a Si carbide layer on the substrate;
Forming a compound semiconductor layer on the Si carbide layer;
Selectively dissolving and removing the Si carbide layer while irradiating at least the Si carbide layer with light having energy higher than the band gap of the Si carbide, and separating the substrate and the compound semiconductor layer; The manufacturing method of the compound semiconductor device characterized by the above-mentioned. 前記基板と前記化合物半導体層とを分離する工程は、少なくとも前記Ｓｉ炭化物層に、電圧を印加する工程を含むことを特徴とする請求項１記載の化合物半導体装置の製造方法。   2. The method of manufacturing a compound semiconductor device according to claim 1, wherein the step of separating the substrate and the compound semiconductor layer includes a step of applying a voltage to at least the Si carbide layer. 前記溶解除去は、ＨＦまたはＫＯＨのいずれかを含む電解液中で行うことを特徴とする請求項１又は２に記載の化合物半導体装置の製造方法。   The method for manufacturing a compound semiconductor device according to claim 1, wherein the dissolution and removal are performed in an electrolytic solution containing either HF or KOH. 前記Ｓｉ炭化物のバンドギャップよりも高いエネルギーを有する光は、前記化合物半導体のバンドギャップよりも低いエネルギーを有していることを特徴とする請求項１から３のいずれか１項に記載の化合物半導体装置の製造方法。   4. The compound semiconductor according to claim 1, wherein light having an energy higher than a band gap of the Si carbide has an energy lower than a band gap of the compound semiconductor. 5. Device manufacturing method. 前記化合物半導体層を形成する工程は、
前記Ｓｉ炭化物層上に金属窒化物層を形成する工程と、
前記金属窒化物層上に化合物半導体層を形成する工程と、
を含み、
前記基板と前記化合物半導体層とを分離する工程は、
前記Ｓｉ炭化物層を選択的に溶解除去しながら、前記金属窒化物層の前記基板側の面に複数の尖形突起を形成することを特徴とする請求項１から４のいずれか１項に記載の化合物半導体装置の製造方法。 The step of forming the compound semiconductor layer includes
Forming a metal nitride layer on the Si carbide layer;
Forming a compound semiconductor layer on the metal nitride layer;
Including
The step of separating the substrate and the compound semiconductor layer includes:
5. The plurality of pointed protrusions are formed on a surface of the metal nitride layer on the substrate side while selectively dissolving and removing the Si carbide layer. 6. The manufacturing method of the compound semiconductor device . 前記複数の尖形突起が形成された前記金属窒化物層の前記基板側の面に、第１の電極を形成する工程と、
前記化合物半導体層上に、前記化合物半導体層と電気的に接続された第２の電極を形成する工程と、
を更に有することを特徴とする請求項５記載の化合物半導体装置の製造方法。 Forming a first electrode on the substrate-side surface of the metal nitride layer on which the plurality of pointed protrusions are formed;
Forming a second electrode electrically connected to the compound semiconductor layer on the compound semiconductor layer;
The method of manufacturing a compound semiconductor device according to claim 5, further comprising: 前記金属窒化物層は、ＡｌＮまたはＧａＮのいずれかを含むことを特徴とする請求項５又は６に記載の化合物半導体装置の製造方法。 It said metal nitride layer, a compound semiconductor equipment manufacturing method according to claim 5 or 6, characterized in that it comprises either a AlN or GaN.
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