JP5207018B2 - Multi-rate receiver - Google Patents
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Description
本発明は、時分割マルチレート信号から所望のレートのパケットデータをデータ再生することのできるマルチレート受信装置に関するものである。 The present invention relates to a multirate receiving apparatus capable of reproducing data of packet data at a desired rate from a time division multirate signal.
局側端局装置OLTから配線接続される1本の光ファイバを、複数の子局ONUで共有する光通信システムとしてのPON(Passive Optical Network)システムが実用化されている。このPONシステムは、FTTH(Fiber To The Home)やFTTB(Fiber To The Building)などのFTTxに適用されている低価格の光加入者用アクセス方式の1つである。 A PON (Passive Optical Network) system has been put into practical use as an optical communication system in which a single optical fiber connected by wiring from a station-side terminal device OLT is shared by a plurality of slave stations ONU. This PON system is one of low-cost access methods for optical subscribers applied to FTTx such as FTTH (Fiber To The Home) and FTTB (Fiber To The Building).
このPONシステムでは、特に外部からの電源供給を必要とせずに受動的に入力された信号を分岐・多重する受動型光分岐器(以下、単に「光カプラ」ともいう)と、局側端局装置OLTとが、伝搬モードを単一とするシングルモードファイバ(Single Mode Fiber)などの光ファイバを介して接続されている。
1つの光通信システムには、子局ONUは通常、複数あり、光カプラで分岐された光ファイバが、子局ONUの数に合わせて備えられている。
In this PON system, a passive optical branching device (hereinafter also simply referred to as “optical coupler”) that branches and multiplexes a signal that is passively input without requiring external power supply, and a station side terminal The device OLT is connected via an optical fiber such as a single mode fiber having a single propagation mode.
In one optical communication system, there are usually a plurality of slave station ONUs, and optical fibers branched by optical couplers are provided according to the number of slave station ONUs.
局側端局装置OLTとN局の子局ONUとは、光ファイバ及び光カプラを介して接続された1対Nの伝送を基本としている。これにより、1つの局側端局装置OLTに対して、多くの子局ONUを割り当てることができ、全体的な設備コストを抑えることができる。
このようなPONシステムを初めとする光通信システムでは、子局ONUと局側端局装置OLTとの間で高速データ伝送をするため、多数の0と1とを含む信号を伝送している。
The station-side terminal device OLT and the N-station slave station ONU are based on 1-to-N transmission connected via an optical fiber and an optical coupler. Thereby, many slave station ONUs can be assigned to one station side terminal device OLT, and the overall equipment cost can be suppressed.
In such an optical communication system such as a PON system, in order to perform high-speed data transmission between the slave station ONU and the station-side terminal device OLT, a large number of signals including 0 and 1 are transmitted.
このような伝送信号は、受信する局側端局装置OLT又は子局ONUにおいてビット同期をとらなければならない。
この伝送信号の同期は、信号の立ち上がりエッジ・立ち下がりエッジを検出し、サンプリング位置を立ち上がりエッジと立ち下がりエッジとの中間位置に設定することで行う。これは、データのビット波形の両端に近づくにつれて、波形が乱れやすくなるため、なるべくビットの中央の部分が綺麗な波形情報が得られると考えられるからである。
Such a transmission signal must be bit-synchronized in the receiving side terminal device OLT or the slave station ONU.
The transmission signal is synchronized by detecting the rising edge and falling edge of the signal and setting the sampling position to an intermediate position between the rising edge and the falling edge. This is because the waveform is likely to be disturbed as it approaches the both ends of the bit waveform of the data, so that it is considered that waveform information that is as clean as possible at the center of the bit can be obtained.
ところが、異なる伝送速度(ビットレート)のパケットが含まれるマルチレートの信号が伝送される場合がある。例えば1つのPONシステムに対応可能な伝送レート仕様の異なる複数の子局ONUが混在する場合、局側端局装置OLTからマルチレートの信号が伝送される。この場合、次のような技術が提案されている。
下記特許文献1は、マルチレート信号が入力された場合でも安定動作するマルチレート受信回路を開示している。
However, multi-rate signals including packets having different transmission rates (bit rates) may be transmitted. For example, when a plurality of slave station ONUs having different transmission rate specifications compatible with one PON system coexist, a multi-rate signal is transmitted from the station-side terminal device OLT. In this case, the following techniques have been proposed.
このマルチレート受信回路は、入力信号に含まれるパケットのうち、パケットの再生に要するクロック再生動作を乱す可能性のあるパケットを排除するパケット選択回路を設け、このパケット選択回路から出力された信号に基づき、パケットの再生に要するクロックを生成するとともに、その再生されたクロックに基づき、パケット選択回路から出力された信号に含まれる所望の伝送速度のパケットを再生し、受信データとして出力している。 This multi-rate receiving circuit is provided with a packet selection circuit that eliminates a packet that may disturb the clock recovery operation required for packet recovery from the packets included in the input signal, and the signal output from this packet selection circuit is provided. Based on this, a clock required for packet reproduction is generated, and based on the reproduced clock, a packet having a desired transmission rate included in the signal output from the packet selection circuit is reproduced and output as received data.
この際、パケット選択回路において、入力信号内の各パケットに含まれる特定パターンに同調して正弦波状の信号を出力しこの正弦波状の信号を積分した積分出力に応じてゲート信号を発生させ、このゲート信号に基づき入力信号の出力制御を行うようにしている。
ところが、所望のレートのパケットを受信する際に、前記特許文献1の図4に示されるように、所望レート領域の先頭に多くのオーバーヘッドが必要となる。これは、所望のレートの先頭部分に、ゲート信号がONになるまでプリアンブル信号が必要になるためである。
このため、サンプリング位相の決定が遅れ、伝送速度の変化に追従できない期間が生じてしまうという問題がある。
However, when receiving packets of a desired rate, as shown in FIG. 4 of
For this reason, there is a problem that the determination of the sampling phase is delayed, and a period in which the change in the transmission rate cannot be followed occurs.
本発明は、マルチレートの時分割多重信号を受信する場合に、所望レート領域の先頭にオーバーヘッドが必要なく、高速伝送速度、低速伝送速度のどちらにも追従できるマルチレート受信装置を提供することを目的とする。 It is an object of the present invention to provide a multi-rate receiver capable of following both a high-speed transmission speed and a low-speed transmission speed without requiring overhead at the head of a desired rate area when receiving a multi-rate time division multiplexed signal. Objective.
本発明のマルチレート受信装置は、オーバーサンプリング部と、データ保持部と、サンプリング位相選択部と、デコード部と、エラーレート検出部と、位相追従速度制御部とを備えるものである。
この装置の動作は次のとおりである。オーバーサンプリング部は、データ再生のため選択するサンプリング位相候補を取得するため、受信された信号を、データ再生の対象となる信号のレートのm(m≧2)倍のレートでオーバーサンプリングする。
The multi-rate receiving apparatus of the present invention includes an oversampling unit, a data holding unit, a sampling phase selection unit, a decoding unit, an error rate detection unit, and a phase tracking speed control unit.
The operation of this apparatus is as follows. The oversampling unit oversamples the received signal at a rate m (m ≧ 2) times the rate of the signal to be reproduced, in order to obtain a sampling phase candidate to be selected for data reproduction .
オーバーサンプリングされた信号を、Nビットごとに1クロックをたてて、パラレル信号に変換する。
データ保持部は、Nビット記憶可能な記憶素子を複数用い、各記憶素子を1クロックごとにシフトさせていくことにより、パラレル信号に変換されたデータを保持する。
サンプリング位相選択部は、入力データの位相変化点を検出することにより、m個のサンプリング位相のうちの1つを決定し、データ保持部に保持されたデータのうち当該決定されたサンプリング位相に相当するデータをサンプリングする。これにより、入力データとサンプリングクロックの周波数差を吸収する。
The oversampled signal is converted into a parallel signal by generating one clock every N bits.
The data holding unit uses a plurality of storage elements capable of storing N bits and shifts each storage element every clock to hold data converted into a parallel signal.
Sampling phase selection unit, by detecting the phase change point of the input data, m pieces of determining one of the sampling phase, the determined sampling phase of the data held in the data holding unit The data corresponding to is sampled. Thereby, the frequency difference between the input data and the sampling clock is absorbed.
サンプリングされたデータが得られると、デコード部は、そのデータをデコードし、デコードされたデータに含まれるエラー頻度を検出する。
位相追従速度制御部は、検出されたエラー頻度がしきい値よりも多いか否かに基づいて高速の位相追従モード、低速の位相追従モードを含む「位相追従モード」を決定する。
サンプリング位相選択部は、決定された「位相追従モード」に応じて、「位相追従モード」が高速の位相追従モードである場合に、所定数のクロックごとにサンプリング位相を選択する。
When sampled data is obtained, the decoding unit decodes the data and detects an error frequency included in the decoded data.
The phase tracking speed control unit determines a “phase tracking mode” including a high-speed phase tracking mode and a low-speed phase tracking mode based on whether or not the detected error frequency is higher than a threshold value.
The sampling phase selection unit selects a sampling phase for each predetermined number of clocks when the “phase tracking mode” is the high-speed phase tracking mode in accordance with the determined “phase tracking mode”.
したがって、高速の位相追従時では、比較的短時間でサンプリング位相を合わすので、マルチレート受信装置において、所望のレートの先頭部分のオーバーヘッドを小さくできる。
前記サンプリング位相選択部は、決定された「位相追従モード」が低速の位相追従モードである場合に、前記所定数よりも大きな数のクロックごとに、サンプリング位相のいずれかを決定する。このようにして、符号化されたデータをデコードし、送信された元データを復元することができる。
Therefore, at the time of high-speed phase tracking, the sampling phases are matched in a relatively short time, so that the overhead at the head portion of the desired rate can be reduced in the multi-rate receiving apparatus.
When the determined “phase tracking mode” is the low-speed phase tracking mode, the sampling phase selection unit determines one of the sampling phases for each number of clocks larger than the predetermined number. In this way, it is possible to decode the encoded data and restore the transmitted original data.
したがって、低速の位相追従時では、瞬間的な位相のゆれは無視され、比較的長期的な位相のゆれに追従することが可能となり、受信データのエラー発生率を抑えることが可能となる。
本発明のマルチレート受信装置において、前記サンプリング位相選択部は、クロックが1クロック進み、サンプリング位相が変化した場合に、データ保持部の記憶素子から選択するデータ範囲を1ビットインクリメント又はデクリメントさせて決定し、決定されたデータ範囲内のデータをサンプリングするものであってもよい。このようなデータ範囲の変更により、サンプリング位相が変化したときのビットの読み取り抜け、ビットの読み取り重複を避けることができる。
Therefore, at the time of low-speed phase tracking, instantaneous phase fluctuations are ignored, and relatively long-term phase fluctuations can be followed, and the error rate of received data can be suppressed.
In the multi-rate receiver of the present invention, the sampling phase selection unit determines the data range to be selected from the storage element of the data holding unit by incrementing or decrementing by 1 bit when the clock advances by 1 clock and the sampling phase changes. Alternatively, the data within the determined data range may be sampled. By changing the data range in this way, it is possible to avoid missing bits and repeated reading of bits when the sampling phase changes.
さらに、入力データの中からアイドル信号を検出するアイドル検出部を備え、前記サンプリング位相選択部は、決定された「位相追従モード」が低速の位相追従モードである場合に、データ保持部の記憶素子から選択するデータ範囲を所定ビット追加又は削除して決定し、決定されたデータ範囲内のデータをサンプリングするものであってもよい。
この構成により、データを選択するデータ範囲が中央からある一定量以上ずれた場合、所定ビット数だけポインタを中央に向かって移動させることができ、ポインタが増加し続けること、減少し続けることを、ポインタの追加又は削除を行うことにより防止することができる。前記所定ビット数は、例えばアイドル信号相当ビット数とすればよい。
Furthermore, an idle detection unit that detects an idle signal from input data is provided, and the sampling phase selection unit stores the storage element of the data holding unit when the determined “phase tracking mode” is a low-speed phase tracking mode The data range to be selected may be determined by adding or deleting predetermined bits, and data in the determined data range may be sampled.
With this configuration, when the data range for selecting data deviates from the center by a certain amount or more, the pointer can be moved toward the center by a predetermined number of bits, and the pointer continues to increase or decrease. This can be prevented by adding or deleting a pointer. The predetermined number of bits may be, for example, the number of idle signal equivalent bits.
以上のように本発明によれば、マルチレートの時分割多重信号受信時に、所望レート領域の先頭にオーバーヘッドが必要なくなる。受信データとサンプリングに用いるクロックが従属同期していない場合でも、パケットロスが無く、受信データからのパケット受信が可能になる。また、時分割マルチレート伝送におけるデータリカバリが簡単に行える。 As described above, according to the present invention, no overhead is required at the head of the desired rate region when receiving a multi-rate time division multiplexed signal. Even when the received data and the clock used for sampling are not dependently synchronized, there is no packet loss, and packet reception from the received data becomes possible. In addition, data recovery in time division multi-rate transmission can be easily performed.
以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。
図1は、本発明のマルチレート受信装置を示すブロック図である。
このマルチレート受信装置は、オーバーサンプリング回路2、データ選択部3、変化点抽出・サンプリング位相選択・ポインタ制御部4、カンマ・アイドル検出・アライメント調整部5、10B/8Bデコード部6、位相追従速度制御部7を備えている。
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
FIG. 1 is a block diagram showing a multi-rate receiving apparatus according to the present invention.
This multi-rate receiver includes an
このマルチレート受信装置に入力されるマルチレート入力信号の例を図10に示す。マルチレート入力信号は、例えば、10.3125Gbpsの高速信号と、1.25Gbpsの低速信号に時分割(TDM)された信号からなるものである。低速信号は、8B/10Bエンコードされた信号である。このマルチレート受信装置は、10B/8Bデコード部6により、8B/10Bエンコードされた低速信号から125MHzごとに1バイトのデータを再生する機能を有する。 An example of a multi-rate input signal input to the multi-rate receiver is shown in FIG. The multi-rate input signal is composed of, for example, a signal that is time-divided (TDM) into a high-speed signal of 10.3125 Gbps and a low-speed signal of 1.25 Gbps. The low speed signal is an 8B / 10B encoded signal. This multi-rate receiving device has a function of reproducing 1-byte data every 125 MHz from an 8B / 10B-encoded low-speed signal by the 10B / 8B decoding unit 6.
オーバーサンプリング回路2は、ローカルクロック(250MHz)をPLLで逓倍したクロックで、入力データをオーバーサンプリングする。オーバーサンプリングする速度は、データ再生の対象である低速信号のレートである1.25Gbpsのm倍である。本実施例では、mを4とし、5GHzでオーバーサンプリングすることとする。すなわち、PLLの逓倍数は20となる。
The
また、オーバーサンプリング回路2では、後段の回路で低速ディジタル処理しやすいように、5GHzのデータをNビットごと、この例では40bitごとにシリアル・パラレル変換して、後段のデータ選択部3及び変化点抽出・サンプリング位相選択・ポインタ制御部4に転送している。シリアル・パラレル変換するクロックの速度は、125MHzである(以下「クロック」というときは、この125MHzのクロックのことをいう)。
Further, in the
変化点抽出・サンプリング位相選択・ポインタ制御部4は、オーバーサンプリング回路2から転送された、40bitごとのパラレルデータに基づいて、データ選択部3で選択するサンプリング位相と、データ選択部3の選択範囲とを指示するポインタを生成する。ここで「サンプリング位相」とは、入力信号をm倍のレートでオーバーサンプリングした結果生じたmとおりの位相のうち、どの位相で入力信号をサンプリングするかを示す位相のことである。「ポインタ」については後述する。
The change point extraction / sampling phase selection / pointer control unit 4 selects the sampling phase selected by the
本実施例では、1.25Gbpsの低速信号を4倍でオーバーサンプリングしているため、サンプリング位相の候補としては、4つの位相(φ0、φ1、φ2、φ3)がある。この中から入力データの変化位相に応じて、サンプリング位相を決定する。
図2に、変化点抽出・サンプリング位相選択・ポインタ制御部4の内部構造を示す。変化点抽出・サンプリング位相選択・ポインタ制御部4は、変化位相検出部41と、サンプリング位相選択・ポインタ制御部42とを備えている。
In this embodiment, since a low-speed signal of 1.25 Gbps is oversampled by four times, there are four phases (φ0, φ1, φ2, and φ3) as sampling phase candidates. Among these, the sampling phase is determined according to the change phase of the input data.
FIG. 2 shows the internal structure of the change point extraction / sampling phase selection / pointer control unit 4. The change point extraction / sampling phase selection / pointer control unit 4 includes a change phase detection unit 41 and a sampling phase selection /
変化位相検出部41では、オーバーサンプリング回路2から送られてきた、オーバーサンプリング受信データに基づいて変化位相を抽出し、変化位相情報を生成する。サンプリング位相選択・ポインタ制御部42は、変化位相情報から、変化位相からできるだけ離れた位相をサンプリング位相として決定する。
図3は、入力データの”0”と”1”が位相φ1とφ2の間で変化しているケースを示している。φ1でサンプリングされたデータと、φ2でサンプリングされたデータとを排他的論理和することにより、φ1とφ2の間でデータが変化していることが検出される。この場合には、データの2つの変化位相からできるだけ離れた(2つの変化位相の中間位置にある)位相φ0がサンプリング位相に設定される。
The change phase detector 41 extracts a change phase based on the oversampling reception data sent from the
FIG. 3 shows a case where “0” and “1” of the input data change between the phases φ1 and φ2. By exclusive ORing the data sampled at φ1 and the data sampled at φ2, it is detected that the data changes between φ1 and φ2. In this case, the phase φ0 that is as far as possible from the two change phases of the data (in the middle position between the two change phases) is set as the sampling phase.
入力データの位相が変化して、変化位相が例えばφ2とφ3との間に移動した場合には、サンプリング位相も移動させφ1をサンプリング位相とする必要がある。このようにサンプリング位相を移動させていくことをサンプリング位相の「更新」又は「追従」という。
データ選択部3は、それぞれN(本例ではN=40)ビット記憶可能な複数(本例では5つ)の記憶素子(本例ではフリップフロップ)を1クロックごとにシフトさせていくシフトレジスタ型のメモリからなっている。
When the phase of the input data changes and the change phase moves, for example, between φ2 and φ3, it is necessary to move the sampling phase to make φ1 the sampling phase. Moving the sampling phase in this way is called “updating” or “following” the sampling phase.
The
サンプリング位相選択・ポインタ制御部42では、サンプリング位相の更新期間を決定するための位相追従モードとして、低速の位相追従モードと、高速の位相追従モードを備えている。
サンプリング位相選択・ポインタ制御部42は、位相追従速度制御部7からの「位相追従モード」の指示に従い、両モードの切換を実施する。
The sampling phase selection /
The sampling phase selection /
サンプリング位相選択・ポインタ制御部42は、サンプリング位相を決定すれば、データ選択部3にサンプリング位相を指定する。このサンプリング位相は一度決定されれば、それが固定される訳ではなく、周期的に更新される。この更新周期は、高速の位相追従モードと低速の位相追従モードとで異なっている。
高速の位相追従モードでは、1又は複数クロック(例えば1クロック)ごとにサンプリング位相を更新する。一方、低速の位相追従モードでは、高速の位相追従モードの更新周期よりも長い複数クロック(例えば8クロック)ごとにサンプリング位相を更新する。遷移可能な位相は隣の位相へのみとする(φ1であれば、φ0とφ2に遷移可能とする)。
When the sampling phase selection /
In the high-speed phase tracking mode, the sampling phase is updated every one or a plurality of clocks (for example, one clock). On the other hand, in the low-speed phase tracking mode, the sampling phase is updated every multiple clocks (for example, 8 clocks) longer than the update period of the high-speed phase tracking mode. The transitionable phase is only to the next phase (if it is φ1, transition to φ0 and φ2 is possible).
さらに、サンプリング位相選択・ポインタ制御部42は、データ選択部3にデータ選択候補となる範囲を指定するためのポインタを指示する。ここで「ポインタ」とは、データ選択部3を構成する複数のフリップフロップの全記憶領域の中から選択されるデータ範囲を決定するためのアドレスをいう。決定されたデータ範囲内のデータの中から、サンプリング位相に対応するデータがサンプリングされることになる。
Further, the sampling phase selection /
ポインタは、初期値と高速位相追従モードでは、例えば、データ選択部3の中央のフリップフロップFF2の10ビットデータの範囲とする。サンプリング位相がφ1であれば、図4で斜線に示した位相φ1のb0からb9までの10ビットの範囲が選択され、この10ビットのデータが一括して次段の回路に転送される。サンプリング位相が変化すれば、中央のフリップフロップFF2の中で選択される範囲が所定のサンプリング位相になるように横に平行移動する。
In the initial value and high-speed phase tracking mode, the pointer is, for example, a range of 10-bit data of the flip-flop FF2 at the center of the
低速の位相追従モードでは、例えばサンプリング位相が変化した際に、次のクロックでポインタを横に平行移動させるのではなく、1ビットだけインクリメント又はデクリメントして横にずらす。このようなポインタ値の変更は、データ選択部3での選択位相が変化したときのビットの読み取り抜け、ビットの読み取り重複を避けるために必要となる。例えば、図5に示すように、サンプリング位相がφ0のときの「10ビットデータの範囲」がフリップフロップFF2のb0-b5とフリップフロップFF3のb6-b9であったとする。サンプリング位相がφ0からφ3に変化した際には、「10ビットデータの範囲」をフリップフロップFF2のb0-b4とフリップフロップFF3のb5-b9とする。このデクリメントにより、ビットの抜けを防止する。
In the low-speed phase following mode, for example, when the sampling phase is changed, the pointer is not moved horizontally by the next clock, but is shifted by incrementing or decrementing by 1 bit. Such a change of the pointer value is necessary in order to avoid missing bits and repeated reading of bits when the selection phase in the
また、図6に示すように、サンプリング位相がφ3のときの「10ビットデータの範囲」がフリップフロップFF2のb0-b5とフリップフロップFF3のb6-b9であったとする。サンプリング位相がφ3からφ0に変化した際には、図6に示すように、「10ビットデータの範囲」をフリップフロップFF2のb0-b6とフリップフロップFF3のb7-b9とする。これにより、ビットの重複を防止する。 Further, as shown in FIG. 6, it is assumed that the “10-bit data range” when the sampling phase is φ3 is b0-b5 of the flip-flop FF2 and b6-b9 of the flip-flop FF3. When the sampling phase changes from φ3 to φ0, the “10-bit data range” is b0-b6 of the flip-flop FF2 and b7-b9 of the flip-flop FF3 as shown in FIG. This prevents bit duplication.
ローカルのクロックと入力データのクロックとは、通常、従属同期していないので、ポインタがインクリメントもしくは、デクリメントし続ける場合、無限の数のフリップフロップが必要となってしまう。これを防ぐため、次のような手順を行う。
すなわち、PCS層の処理ビット単位のアライメント調整を行うことができるカンマ・アイドル検出・アライメント調整部5で、入力データの中に含まれるアイドルパターンを検出すれば、そのことを変化点抽出・サンプリング位相選択・ポインタ制御部4に通知する。
Since the local clock and the input data clock are not normally dependently synchronized, an infinite number of flip-flops are required if the pointer continues to increment or decrement. To prevent this, the following procedure is performed.
That is, when the idle pattern included in the input data is detected by the comma / idle detection / alignment adjustment unit 5 capable of performing alignment adjustment in units of processing bits of the PCS layer, this is detected as the change point extraction / sampling phase. The selection / pointer control unit 4 is notified.
変化点抽出・サンプリング位相選択・ポインタ制御部4は、アイドルパターン期間中に、ポインタが端のフリップフロップFF1にあって、ある値以上遅れている場合、図7のようにポインタを、例えばアイドル分に相当するビット、例えば20ビット追加し(進ませ)、ポインタがある値以上進んでいる場合、図8のようにポインタを例えばアイドル分に相当するビット、例えば20ビット削除する(遅らせる)。このようにして、ポインタが増加し続けること、減少し続けることを、ポインタの追加又は削除を行うことにより防止する。具体的には、ポインタを20追加すれば、フリップフロップFF1からフリップフロップFF3に移動し、ポインタを20削除すれば、フリップフロップFF3からフリップフロップFF1に移動する。いずれの場合も、一つの端のフリップフロップから他の端のフリップフロップに移動するので、ポインタの進みすぎ、遅れすぎを取り戻すことができる。 When the pointer is in the flip-flop FF1 at the end during the idle pattern period and is delayed by a certain value or more during the idle pattern period, the change point extraction / sampling phase selection / pointer control unit 4 sets the pointer as shown in FIG. If, for example, 20 bits are added (advanced) and the pointer advances by a certain value or more, the pointer is deleted (delayed), for example, 20 bits corresponding to the idle amount, as shown in FIG. In this way, it is prevented by adding or deleting pointers that the pointer continues to increase or decrease. Specifically, when 20 pointers are added, the flip-flop FF1 moves from the flip-flop FF3, and when 20 pointers are deleted, the flip-flop FF3 moves from the flip-flop FF1. In either case, since the flip-flop moves from one end flip-flop to the other end flip-flop, it is possible to recover too much of the pointer and too late.
さらに詳説すれば、カンマ・アイドル検出・アライメント調整部5では、データ選択部3から転送される10ビットのデータの連続値から「カンマ」にマッチするアライメントを検出すれば、10ビット符号の同期をとり、アライメント調整された10ビットのデータを10B/8Bデコード部6に転送する。
また、アライメント調整されたデータにてアイドルシンボルを検出すると、アイドル検出を変化点抽出・サンプリング位相選択・ポインタ制御部4に通知する。
More specifically, the comma / idle detection / alignment adjustment unit 5 detects the alignment matching “comma” from the continuous value of the 10-bit data transferred from the
When an idle symbol is detected from the alignment-adjusted data, the idle detection is notified to the change point extraction / sampling phase selection / pointer control unit 4.
変化点抽出・サンプリング位相選択・ポインタ制御部4は、受信フレームのアイドル検出中に、アイドル分だけポインタの調整(削除と追加)を行う。アイドルの削除と追加を行うことで、ポインタがデータ選択部3の両端に達し、受信データがエラーになることを防ぐ。アイドルシンボルは、速度調整用の意味の無いシンボルなので、このシンボルを削除・追加しても、受信データがエラーとなることはない。
The change point extraction / sampling phase selection / pointer control unit 4 adjusts (deletes and adds) the pointer by the idle amount during idle detection of the received frame. By deleting and adding the idle, the pointer reaches both ends of the
10B/8Bデコード部6は、10ビットのデータごとにデコーディング(復号)を行い、デコードされた8ビットのデータを出力する。なお、10B/8Bデコード部6は、低速信号にのみ対応しており、低速信号が入力されたとき正しいデコーディングを行うことができる。高速信号が入力されたときは、それを低速信号とみなしてデコードするので、未定義のコードを頻繁に出力することとなる。10B/8Bデコード部6は、未定義の10ビットデータや、ディスパリティエラー検出時には、エラー検出信号を"1"に出力する。 The 10B / 8B decoding unit 6 performs decoding (decoding) for each 10-bit data, and outputs the decoded 8-bit data. The 10B / 8B decoding unit 6 only supports low-speed signals, and can perform correct decoding when a low-speed signal is input. When a high-speed signal is input, it is regarded as a low-speed signal and decoded, so that undefined codes are frequently output. The 10B / 8B decoding unit 6 outputs an error detection signal to “1” when undefined 10-bit data or a disparity error is detected.
このエラーの検出アルゴリズムは、次のようにして行う。
表1に、10B/8Bデコード部6の内部メモリに記憶された10B/8B変換テーブルを示す。
10B/8Bデコード部6は、まず、入力された10ビットのデータをインデックスとして、10B/8B変換テーブルを読み込む。10ビットのデータに対応する8ビットのデータが定義されている場合には、対応する8ビットのデータを出力し、エラー無しとする。例えば、0x003が入力されると、0x13が8ビットデータとして出力される。
This error detection algorithm is performed as follows.
Table 1 shows a 10B / 8B conversion table stored in the internal memory of the 10B / 8B decoding unit 6.
First, the 10B / 8B decoding unit 6 reads the 10B / 8B conversion table using the input 10-bit data as an index. If 8-bit data corresponding to 10-bit data is defined, the corresponding 8-bit data is output and there is no error. For example, when 0x003 is input, 0x13 is output as 8-bit data.
一方、8ビットのデータが定義されていない場合には、10B/8B変換テーブルからエラーを示す値が読み込まれ、8ビットデータとしてエラー値が出力され、かつ、位相追従速度制御部7へのエラー検出信号が"1"となり、エラーを検出したことを出力する。
On the other hand, if 8-bit data is not defined, a value indicating an error is read from the 10B / 8B conversion table, an error value is output as 8-bit data, and an error is output to the phase
位相追従速度制御部7は、10B/8Bデコーダ部6からのエラー検出の頻度を観測し、このエラー検出の頻度をしきい値と比較することにより、「位相追従モード」を決定し、変化点抽出・サンプリング位相選択・ポインタ制御部4に「位相追従モード」を通知する。前記しきい値は、例えばエラーが基準クロック数だけ連続する場合の、その基準クロック個数とする。
The phase tracking
図9にこの位相追従速度制御部7における位相追従モードを決めるための状態遷移図を示す。
初期値は、高速の位相追従モードから始まる。あるLクロック(例えば8クロック)サイクル間で10B/8Bでのエラーが連続N個(例えばN=3)発生しなければ低速の位相追従モードに遷移する。低速の位相追従時では、瞬間的な位相のゆれは無視され、比較的長期的な位相のゆれに追従することが可能となり、受信データのエラー発生率を抑えることが可能となる。
FIG. 9 shows a state transition diagram for determining the phase tracking mode in the phase tracking
The initial value starts from a fast phase tracking mode. If N consecutive errors (for example, N = 3) do not occur in 10B / 8B during a certain L clock (for example, 8 clocks) cycle, a transition to the low-speed phase following mode is made. At the time of low-speed phase tracking, instantaneous phase fluctuations are ignored, and relatively long-term phase fluctuations can be followed, and the error rate of received data can be suppressed.
また、前記Lクロックサイクル間で10B/8Bでのエラーが連続M個(例えばM=3)以上発生した場合には、低速の位相追従モードから高速の位相追従モードに遷移する。高速の位相追従時では、比較的短時間でサンプリング位相を合わすので、マルチレート受信装置において、所望のレートの先頭部分のオーバーヘッドを小さくできる。
前記LはエラーがM個続くかどうかを判定するための期間である。Lを長く設定すれば、誤判定は減少するが、エラー発生の判定に要する期間が長くなる。Lを短く設定すれば、エラー発生の判定に要する期間は短くなるが誤判定が増える。
In addition, when M errors (for example, M = 3) or more in 10B / 8B occur continuously during the L clock cycles, the low-speed phase tracking mode is changed to the high-speed phase tracking mode. At the time of high-speed phase tracking, the sampling phases are matched in a relatively short time, so that the overhead at the head portion of the desired rate can be reduced in the multi-rate receiving apparatus.
The L is a period for determining whether or not M errors continue. If L is set longer, the erroneous determination is reduced, but the period required for determining the occurrence of an error is increased. If L is set to be short, the period required for determining the occurrence of an error is shortened, but erroneous determination increases.
なお前記の例では、10B/8Bでのエラーが連続M個以上続くかどうかを基準にしていたが、エラーの発生率に基づいた基準を採用してもよい。例えば、あるLクロックサイクル間でエラーが合計M1個以上存在するかどうかを基準にしてもよい。例えばM1=4に設定する。
図10は、10.3125Gbpsの高速信号と1.25Gbps(8B/10B)の低速信号の受信時の「位相追従モード」の変化の様子を示す波形図である。
In the above example, the standard is based on whether or not there are M or more errors in 10B / 8B continuously. However, a standard based on the error occurrence rate may be adopted. For example, it may be based on whether there are a total of M1 or more errors during a certain L clock cycle. For example, M1 = 4 is set.
FIG. 10 is a waveform diagram showing how the “phase tracking mode” changes when a 10.3125 Gbps high-speed signal and a 1.25 Gbps (8B / 10B) low-speed signal are received.
図10(a)は受信信号の実際の速度を示し、図10(b)は受信信号のフレーム構成を示す。時間=t1,t2...の時点で、受信信号の速度が切り替わるものとする。
時刻t1以前では、図10(c)に示されるように10B/8Bでのエラーが検出されているが、時刻t1を過ぎると、10B/8Bデコーダ部6において10B/8Bでのエラー検出がなくなる。この場合、受信信号は低速信号に切り替わったものとみなし、時刻t1から所定時間遅れて低速の位相追従モードに移行する(図10(d)のt1′)。t1′とt1との差である前記所定時間は、前述したエラー発生の判定に要する時間である。低速の位相追従モードに移行した後、10B/8Bデコーダ部6は、デコードされたデータが正常であることを意味する信号とともに、フレームの再生データを上位階層に出力する。
FIG. 10A shows the actual speed of the received signal, and FIG. 10B shows the frame structure of the received signal. Time = t1, t2. . . It is assumed that the speed of the received signal is switched at the time of.
Before time t1, an error at 10B / 8B is detected as shown in FIG. 10 (c), but after time t1, error detection at 10B / 8B is lost in the 10B / 8B decoder unit 6. . In this case, it is assumed that the received signal is switched to the low-speed signal, and the mode shifts to the low-speed phase following mode after a predetermined time from time t1 (t1 ′ in FIG. 10 (d)). The predetermined time, which is the difference between t1 'and t1, is the time required for determining the occurrence of the error. After shifting to the low-speed phase tracking mode, the 10B / 8B decoder unit 6 outputs the frame reproduction data to the upper layer together with a signal indicating that the decoded data is normal.
時刻t2を過ぎて、10B/8Bデコーダ部6がエラーの発生を判定すると、時刻t2から所定時間遅れて、高速の位相追従モードに遷移する(図10(d)のt2′)。このとき、10B/8Bデコーダ部6は、デコードされたデータが異常であることを意味する信号とともに、フレームの再生データを上位階層に出力する。
次に、本実施の形態におけるサンプリング位相選択・ポインタ制御部42の内部処理の流れを、図11を用いて説明する。
After the time t2, when the 10B / 8B decoder unit 6 determines the occurrence of an error, it shifts to a high-speed phase following mode after a predetermined time from the time t2 (t2 'in FIG. 10 (d)). At this time, the 10B / 8B decoder unit 6 outputs the reproduction data of the frame to the upper layer together with a signal indicating that the decoded data is abnormal.
Next, the flow of internal processing of the sampling phase selection /
図11は、サンプリング位相選択・ポインタ制御部42の内部処理を示す状態遷移図である。
電源立ち上がり後、ハードリセットが解除されると、「位相追従モード」は、初期値である高速の状態(ST_F)に遷移する。このモードでは、データ選択部3に出力するポインタは中央(図4のフリップフロップFF2のb0からb9の範囲)に固定され、サンプリング位相は、変化位相検出部41からの変化位相情報により1クロック(125MHz)ごとに高速に変化する。
FIG. 11 is a state transition diagram showing the internal processing of the sampling phase selection /
When the hard reset is canceled after the power is turned on, the “phase follow-up mode” transits to the high-speed state (ST_F) that is the initial value. In this mode, the pointer to be output to the
位相追従速度制御部7から入力される「位相追従モード」が低速になると、現在選択しているサンプリング位相に対応した位相追従モードは、低速の状態(ST_L)に遷移する。例えば、位相追従モードが高速の状態かつサンプリング位相がφ0の状態(図11のST_F)で、「位相追従モード」の入力が「低速」になると、位相追従モードは、低速でサンプリング位相がφ0である状態(ST_L0)に遷移する。逆に位相追従モードが低速の状態で、「位相追従モード」の入力が「高速」になると、位相追従モード:高速の状態(ST_F)に遷移する。
When the “phase tracking mode” input from the phase tracking
位相追従モードが低速の状態(ST_L0, ST_L1, ST_L2, ST_L3)では、例えば8クロックごとにサンプリング位相の更新を行う。例えば、位相追従モードが低速で、サンプリング位相がφ0の状態(ST_L0)で、サンプリング位相としてφ1が適切と判断された場合、ST_L0からST_L1に状態を遷移する。
また、位相追従モードが低速の位相追従モードで、サンプリング位相がφ0からφ3に変化した場合(ST_L0 → ST_L3)には、データ選択部3に出力するポインタをデクリメントし、サンプリング位相がφ3→φ0に変化した場合(ST_L3→ST_L0)には、データ選択部3に出力するポインタをインクリメントする。
In the state where the phase tracking mode is low speed (ST_L0, ST_L1, ST_L2, ST_L3), for example, the sampling phase is updated every 8 clocks. For example, when the phase tracking mode is low speed and the sampling phase is φ0 (ST_L0), and φ1 is determined to be appropriate as the sampling phase, the state transitions from ST_L0 to ST_L1.
When the phase tracking mode is the low-speed phase tracking mode and the sampling phase changes from φ0 to φ3 (ST_L0 → ST_L3), the pointer output to the
また、図11に記述はないが、ポインタが中央からある値以上離れた場合、データ選択部3のフリップフロップの実装数を制限するために、前述したように、受信フレーム間のアイドル検出中に、アイドル分だけポインタの調整を行っている。
以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではなく、本発明の範囲内で種々の変更を施すことが可能である。
Although not described in FIG. 11, when the pointer is more than a certain value from the center, as described above, during idle detection between received frames, in order to limit the number of flip-flops mounted in the
Although the embodiments of the present invention have been described above, the embodiments of the present invention are not limited to the above-described embodiments, and various modifications can be made within the scope of the present invention.
2 オーバーサンプリング回路
3 データ選択部
4 変化点抽出・サンプリング位相選択・ポインタ制御部
5 カンマ・アイドル検出・アライメント調整部
6 10B/8Bデコード部
7 位相追従速度制御部
41 変化位相検出部
42 サンプリング位相選択・ポインタ制御部
2
Claims (3)
受信された信号を、データ再生の対象となる信号のレートのm(m≧2)倍のレートでオーバーサンプリングし、オーバーサンプリングされた信号を、Nビット(N≧2)ごとに1クロックを立ててパラレル信号に変換するオーバーサンプリング部と、
Nビット記憶可能な記憶素子を複数有し、各記憶素子の記憶データを1クロックごとにシフトさせていくことにより、データを保持するデータ保持部と、
入力データの位相変化点を検出することにより、サンプリング位相を決定し、データ保持部に保持されたデータのうち当該決定されたサンプリング位相に相当するデータをサンプリングするサンプリング位相選択部と、
受信された信号のうち、サンプリングされた信号に対応する入力データをデコードすることができるデコード部と、
デコード部によってデコードされたデータに含まれるエラー頻度を検出するエラーレート検出部と、
検出されたエラー頻度がしきい値よりも多いか否かに基づいて高速の位相追従モード、低速の位相追従モードを含む「位相追従モード」を決定する位相追従速度制御部とを備え、
前記サンプリング位相選択部は、決定された「位相追従モード」が高速の位相追従モードである場合に、所定数のクロックごとにサンプリング位相を更新し、「位相追従モード」が低速の位相追従モードである場合に、前記所定数よりも大きな数のクロックごとに、サンプリング位相を更新するものであることを特徴とするマルチレート受信装置。 In a multi-rate receiver that receives a multi-rate time division multiplexed signal,
The received signal is oversampled at a rate m (m ≧ 2) times the rate of the signal to be reproduced, and the oversampled signal is set to one clock every N bits (N ≧ 2). An oversampling unit that converts the signal into a parallel signal
A data holding unit for holding data by having a plurality of storage elements capable of storing N bits and shifting the storage data of each storage element every clock;
By detecting the phase change point of the input data, the sampling phase selection section for sampling the data determining the sampling phase, which corresponds to the determined sampling phase of the data held in the data holding unit,
A decoding unit capable of decoding input data corresponding to the sampled signal among the received signals;
An error rate detection unit for detecting an error frequency included in the data decoded by the decoding unit;
A phase follow-up speed control unit that determines a `` phase follow-up mode '' including a high-speed phase follow-up mode and a low-speed phase follow-up mode based on whether or not the detected error frequency is greater than a threshold;
When the determined “phase tracking mode” is the high-speed phase tracking mode, the sampling phase selection unit updates the sampling phase every predetermined number of clocks, and the “phase tracking mode” is the low-speed phase tracking mode. In some cases, the sampling rate is updated every number of clocks larger than the predetermined number.
前記サンプリング位相選択部は、決定された「位相追従モード」が低速の位相追従モードである場合に、入力データからアイドル信号を検出したときに、データ保持部の記憶素子から選択するデータ範囲を所定ビット追加又は削除して決定し、決定されたデータ範囲内のデータをサンプリングするものである請求項1記載のマルチレート受信装置。 An idle detection unit for detecting an idle signal from the input data;
When the determined “phase tracking mode” is the low-speed phase tracking mode, the sampling phase selection unit determines a data range to be selected from the storage element of the data holding unit when an idle signal is detected from the input data. 2. The multi-rate receiving apparatus according to claim 1, wherein the data is determined by adding or deleting bits, and data within the determined data range is sampled.
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