JP5203719B2

JP5203719B2 - デュアルゲート半導体装置の製造方法

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Publication number: JP5203719B2
Application number: JP2008003140A
Authority: JP
Inventors: 勝門島
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2008-01-10
Filing date: 2008-01-10
Publication date: 2013-06-05
Anticipated expiration: 2028-01-10
Also published as: JP2009164527A

Description

本発明は、デュアルゲート半導体装置の製造方法およびその構造に関し、特に、ＣＭＯＳＦＥＴ半導体装置の製造方法およびその構造に関する。

近年、ＣＭＯＳＦＥＴ等のデュアルゲート半導体装置では、半導体装置の微細化に伴い、空乏層の形成を防止するためにメタルゲート電極が用いられる。メタルゲート電極の形成工程では、ｐ型ＦＥＴとｎ型ＦＥＴのように、異なる材料からなるメタルゲート電極をそれぞれエッチング加工で形成することは困難である。このため、第１の金属材料で双方のゲート電極を形成し層間絶縁層に埋め込んだ後、一方のゲート電極を選択的に除去して、代わりに第２の金属材料を埋め込む製造方法が用いられている（例えば、特許文献１参照）。
特開２００２−２８９７００号公報

しかしながら、ＣＭＯＳＦＥＴ等のデュアルゲート半導体装置では、第１の金属材料からなるゲート配線と、第２の金属材料からなるゲート配線とを接続する必要があるが、微細ゲート配線では接続のための位置合わせが困難となり、断線が発生しやすく、製造歩留まりが低下するという問題があった。
また、ゲート配線が、金属ゲート電極膜とその上に形成される低抵抗の金属ゲート配線膜からなる場合、ゲート配線の接続が金属ゲート電極膜を挟むため、接続部分が高抵抗化して、半導体装置の特性が悪くなるという問題もあった。

そこで、本発明は、デュアルゲート半導体装置において、２つのゲート配線間の接続を容易に、かつ低抵抗で行えるデュアルゲート半導体装置の製造方法およびその構造の提供を目的とする。

本発明は、第１導電型ＦＥＴと第２導電型ＦＥＴとを含むデュアルゲート半導体装置の製造方法であって、半導体基板を準備する工程と、半導体基板上に、それぞれがゲート絶縁膜と第１ゲート金属膜とを含む、第１および第２の電極を形成する工程と、第１および第２の電極を埋め込むように、層間絶縁層を形成する工程と、第１および第２の電極の上部を層間絶縁層から露出させる工程と、第２の電極の第１ゲート金属膜を選択的に除去する選択除去工程と、第１および第２の電極を覆うように、層間絶縁層上に、第２ゲート金属膜およびゲート配線膜を堆積する堆積工程と、第２ゲート金属膜とゲート配線膜をパターニングして、ゲート絶縁膜上に第１ゲート金属膜、第２ゲート金属膜、およびゲート配線膜が順次積層された第１ゲート電極と、ゲート絶縁膜上に第２ゲート金属膜とゲート配線膜が順次積層された第２ゲート電極とを形成するとともに、第１ゲート電極と第２ゲート電極とをゲート配線膜で接続する工程とを含むことを特徴とするデュアルゲート半導体装置の製造方法である。

また、本発明は、導電型の異なる２つのＦＥＴを含むデュアルゲート半導体装置であって、半導体基板と、半導体基板上に設けられた、ゲート絶縁膜上に順次積層された第１ゲート金属膜、第２ゲート金属膜、およびゲート配線膜を含む第１導電型ＦＥＴの第１ゲート電極と、ゲート絶縁膜上に順次積層された第２ゲート金属膜およびゲート配線膜を含む第２導電型ＦＥＴの第２ゲート電極と、を有し、第１ゲート電極と第２ゲート電極とが、これらの電極で共通するゲート配線膜により電気的に接続されたことを特徴とするデュアルゲート半導体装置でもある。

本発明にかかる半導体装置の製造方法では、製造歩留まりが良好で、かつ特性の良好なデュアルゲート半導体装置の提供が可能となる。

実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。かかる製造工程は、以下の１〜９の工程を含む。

工程１：図１（ａ）に示すように、シリコン基板１を準備する。シリコン基板１の上には、シリコン層２を形成する。シリコン層２には、酸化シリコン等の素子分離領域３により電気的に分離されたｎ−ＦＥＴ領域とｐ−ＦＥＴ領域が形成される。これらの領域には、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ（高誘電体）材料からなるゲート絶縁膜４、ＴａＳｉＮからなる第１ゲート金属膜５、Ｗからなる金属ゲート配線膜１３、ＳｉＮからなるハードマスク６を形成する。第１ゲート金属膜５には、ＴａＳｉＮのみでなく、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮといった金属膜を用いても良い。これらは、ハードマスク６を用いたＲＩＥ等で同時に形成できる。続いて、例えばＳｉＯ_２からなるサイドウオール７を形成する。更に、ハードマスク６等をマスクに用いたイオン注入と、熱処理による注入イオンの活性化を行い、ソース／ドレイン領域８を形成する。

工程２：図１（ｂ）に示すように、ＰＭＤ（Pre-Metal Dielectric）層１０を例えばＣＶＤ法で形成する。

工程３：図１（ｃ）に示すように、例えばＣＭＰ法を用いてＰＭＤ層１０を平坦化する。かかる工程で、ＰＭＤ層１０に埋め込まれたハードマスク６が露出する。

工程４：図１（ｄ）に示すように、ＲＩＥやウエットエッチングを用いて、ハードマスク６を選択的に除去する。続いて、金属ゲート配線膜１３を選択的に除去する。金属ゲート配線膜１３の除去は、例えば、６０℃の過酸化水素水を用いたウエットエッチングで行う。

工程５：図１（ｅ）に示すように、アモルファスシリコン層１４を全面に形成した後、エッチングにより、ｎ−ＦＥＴ領域のみにアモルファスシリコン層１４を残す。

工程６：図１（ｆ）に示すように、アモルファスシリコン層１４をマスクに用いて、ｐ−ＦＥＴ領域の第１ゲート金属膜５を選択的に除去する。第１ゲート金属膜５の除去は、例えば、約６０〜８０℃のアンモニア過酸化水素混合水（ＡＰＭ）を用いたウエットエッチングで行う。

工程７：図１（ｇ）に示すように、ｎ−ＦＥＴ領域のアモルファスシリコン層１４を、過酸化水素水を用いたウエットエッチングで除去する。続いて、例えばＴｉＮからなる第２ゲート金属膜５、Ｗからなる金属ゲート配線膜２５を全面に形成する。かかる工程で、ｎ−ＦＥＴ領域の第１ゲート金属膜５と、ｐ−ＦＥＴ領域の第２ゲート金属膜２０とが接続される。

第２ゲート金属膜５には、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｒｕ、Ｉｒ、Ｐｔ、Ｎｉ、Ｃｏ、Ｗ、ＷＮ、Ｍｏ、ＭｏＮ、ＮｉＳｉ（好適にはＮｉ_ｘＳｉのｘは１以上）、およびＰｔＳｉ（好適にはＰｔ_ｘＳｉのｘは１以上）からなる群から選択される材料を主成分とする材料を選択することが好ましい。以下の実施の形態２、３でも同様である。

また、以下の工程８以降は、シリコン基板１の温度が５００℃以下で行われることが好ましい。

工程８：図１（ｈ）に示すように、エッチングマスク（図示せず）を用いて、第２ゲート金属膜２０、金属ゲート配線膜２５をエッチングする。この工程は、ＣＭＰプロセスを用いてＰＭＤ層１０まで平坦化することで、電極をパターニングしても良い。

工程９：図１（ｉ）に示すように、例えばＳｉＯ_２からなる層間絶縁層３０を形成し、ソース／ドレイン領域からの引き出し配線３５を形成することにより、ＣＭＯＳＦＥＴ半導体装置１００が完成する。

図２は、ＣＭＯＳＦＥＴ半導体装置１００の概略図であり、（ａ）に上面図、（ｂ）に（ａ）のＩＩ−ＩＩ方向に見た場合の断面図を示す。図２中、図１と同一符号は同一又は相当箇所を示す。

上述のように、工程７（図１（ｇ））により、ｎ−ＦＥＴ領域のゲート電極とｐ−ＦＥＴ領域のゲート電極とは、Ｗからなる金属ゲート配線膜２５により接続される。このため、従来のように、ｎ−ＦＥＴ領域のゲート配線層とｐ−ＦＥＴ領域のゲート配線層とを接続する必要がなく、接続不良による歩留まりの低下を防止できる。
また、第１ゲート金属膜５や第２ゲート金属膜２０を間に挟むことなく低抵抗の金属ゲート配線膜２５で接続されるため、接続箇所の高抵抗化による性能の低下も防止できる。

実施の形態２．
図３は、全体が２００で表される、本実施の形態２にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。図３中、図１と同一符号は同一又は相当箇所を示す。かかる製造工程は、以下の１〜９の工程を含む。

工程１：図３（ａ）に示すように、実施の形態１の工程１と略同様の工程で、ｎ−ＦＥＴ領域、ｐ−ＦＥＴ領域に、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ材料からなるゲート絶縁膜４、ＴａＳｉＮからなる第１ゲート金属膜５、アモルファスシリコン（マスク用シリコン）膜１５、ＳｉＮからなるハードマスク６を形成する。第１ゲート金属膜５には、ＴａＳｉＮのみでなく、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮといった金属膜を用いても良い。続いて、例えばＳｉＯ_２からなるサイドウオール７を形成した後、イオン注入によりソース／ドレイン領域８を形成する。
ここでは、Ｗからなる金属ゲート配線膜１３に代えてアモルファスシリコン膜１５が形成されている点を除き、図１（ａ）と同じ構造となっている。なお、アモルファスシリコン膜１５に代えて、ポリシリコン膜を用いても構わない。

工程２：図３（ｂ）に示すように、ＰＭＤ層１０を例えばＣＶＤ法で形成する。

工程３：図３（ｃ）に示すように、例えばＣＭＰ法を用いてＰＭＤ層１０を平坦化し、ハードマスク６を露出させる。工程２、３は、実施の形態１の工程２、３と同様である。

工程４：図３（ｄ）に示すように、ＲＩＥやウエットエッチングを用いて、ｎ−ＦＥＴ領域およびｐ−ＦＥＴ領域のハードマスク１０を選択的に除去する。続いて、例えばレジストマスク（図示せず）でｎ−ＦＥＴ領域を覆って、ｐ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えばＲＩＥで選択的に除去する。

工程５：図３（ｅ）に示すように、ｐ−ＦＥＴ領域の第１ゲート金属膜５を、例えば、６０〜８０℃のアンモニア／過酸化水素混合水を用いたウエットエッチングで、選択的に除去する。

工程６：図３（ｆ）に示すように、ｎ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えば、６０℃の水酸化アンモニウム溶液を用いて、ウエットエッチングで除去する。

工程７：図３（ｇ）に示すように、例えばＴｉＮからなる第２ゲート金属膜５、Ｗからなる金属ゲート配線膜２５を全面に形成する。かかる工程で、ｎ−ＦＥＴ領域の第１ゲート金属膜５と、ｐ−ＦＥＴ領域の第２ゲート金属膜２０とが接続される。

工程８：図３（ｈ）に示すように、エッチングマスク（図示せず）を用いて、第２ゲート金属膜２０、金属ゲート配線膜２５をエッチングする。この工程は、ＣＭＰプロセスを用いてＰＭＤ層１０まで平坦化することで、電極をパターニングしても良い。

工程９：図３（ｉ）に示すように、例えばＳｉＯ_２からなる層間絶縁層３０を形成し、ソース／ドレイン領域からの引き出し配線３５を形成することにより、ＣＭＯＳＦＥＴ半導体装置２００が完成する。

本実施の形態２にかかる製造方法では、第１ゲート金属膜５の上に形成したアモルファスシリコン膜１５が、工程４、５でエッチング用マスクとして機能する。このため、実施の形態１の工程５（図１（ｅ））のように、ポリシリコン層１５のエッチングマスクを別途形成する工程が省略できる。

実施の形態３．
図４は、全体が３００で表される、本実施の形態３にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。図４中、図１と同一符号は同一又は相当箇所を示す。かかる製造工程は、以下の１〜９の工程を含む。

工程１：図４（ａ）に示すように、実施の形態２の工程１と略同様の工程で、ｎ−ＦＥＴ領域、ｐ−ＦＥＴ領域に、例えば、ＨｆＳｉＯＮ等のＨｉｇｈ−ｋ材料からなるゲート絶縁膜４、ＴａＳｉＮからなる第１ゲート金属膜５、アモルファスシリコン膜１５、およびＳｉＮからなるハードマスク６を形成する。第１ゲート金属膜５には、ＴａＳｉＮのみでなく、ＴａＣ、ＴａＮ、ＴｉＳｉＮ、ＴｉＮといった金属膜を用いても良い。続いて、例えばＳｉＯ_２からなるサイドウオール７を形成した後、イオン注入によりソース／ドレイン領域８を形成する。アモルファスシリコン膜１５に代えて、ポリシリコン膜を用いても構わない。

工程２：図４（ｂ）に示すように、ＰＭＤ層１０を例えばＣＶＤ法で形成する。

工程３：図４（ｃ）に示すように、例えばＣＭＰ法を用いてＰＭＤ層１０を平坦化し、ハードマスク６を露出させる。工程２、３は、実施の形態１の工程２、３と同様である。

工程４：図４（ｄ）に示すように、ＲＩＥやウエットエッチングを用いて、ｎ−ＦＥＴ領域およびｐ−ＦＥＴ領域のハードマスク１０を選択的に除去する。続いて、例えばレジストマスク（図示せず）でｎ−ＦＥＴ領域を覆って、ｐ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えばＲＩＥで選択的に除去する。

工程５：図４（ｅ）に示すように、ｐ−ＦＥＴ領域の第１ゲート金属膜５を、例えば、６０〜８０℃のアンモニア／過酸化水素混合水を用いたウエットエッチングで、選択的に除去する。

工程６：図４（ｆ）に示すように、ｎ−ＦＥＴ領域のアモルファスシリコン膜１５を、例えば、６０℃の水酸化アンモニウム溶液を用いて、ウエットエッチングで除去する。

工程７：図４（ｇ）に示すように、ポリシリコン膜を全面に形成した後、ＲＩＥ等を用いたパターニングで、後にゲート電極となるポリシリコン膜４０を形成する。ポリシリコン膜のパターニングは、工程９で行っても構わない。

工程８：図４（ｈ）に示すように、例えば蒸着法により、全面にニッケル層４５を形成する。ニッケル層４５の膜厚は、ポリシリコン膜４０の膜厚より厚く、２倍程度が好ましい。

工程９：図４（ｉ）に示すように、４００℃程度に加熱し、ポリシリコン膜４０をニッケル層４５中のニッケルと反応させ、ニッケルシリサイド（Ｎｉ_ｘＳｉ：ｘは好適には１以上）膜４１（ＦＵＳＩ電極）とする。続いて、エッチングマスク（図示せず）を用いて、ニッケル層４５をパターニングする。

工程１０：図４（ｊ）に示すように、例えばＳｉＯ_２からなる層間絶縁層３０を形成し、ソース／ドレイン電極３５を形成することにより、ＣＭＯＳＦＥＴ半導体装置３００が完成する。

かかる製造方法では、工程７以降の工程に、従来のＦＵＳＩゲート作製工程を適用することができ、プロセス条件等の設定が容易に行える。

また、ＣＭＯＳＦＥＴ半導体装置３００では、ニッケルシリサイド（Ｎｉ_ｘＳｉ）膜４１のニッケル含有量によりＦＥＴの閾値を変化させることができ、ニッケル含有量が多いほど閾値が小さくなる。例えば、Ｎｉ／Ｓｉの組成比を２〜３程度にすることにより、ニッケルシリサイド膜４の実効仕事関数が約４．８ｅＶとなり、閾値を−０．４Ｖとすることができる。

なお、実施の形態１〜３では、ＭＯＳＦＥＴを例に述べたが、ゲート絶縁膜が酸化膜以外の絶縁膜からなるＭＩＳＦＥＴにも適用することができる。また、砒化ガリウムや炭化シリコンのような、シリコン以外の半導体材料にも適用することができる。

また、ソース／ドレイン領域８の表面を例えばニッケルシリサイド化したり、ソース／ドレイン領域８にエクステンション領域を設けるなど、一般的なＣＭＯＳＦＥＴに用いられる構造を適宜適用しても構わない。

本発明の実施の形態１にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。本発明の実施の形態１にかかるＣＭＯＳＦＥＴ半導体装置のゲート電極部分の概略図である。本発明の実施の形態２にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。本発明の実施の形態３にかかるＣＭＯＳＦＥＴ半導体装置の製造工程の断面図である。

符号の説明

１シリコン基板、２シリコン層、３素子分離領域、４ゲート絶縁膜、５第１ゲート金属膜、６ハードマスク、７サイドウオール、８ソース／ドレイン領域、１０ＰＭＤ層、１４アモルファスシリコン層、２０第２ゲート金属膜、２５金属ゲート配線膜、３０層間絶縁層、１００ＣＭＯＳＦＥＴ半導体装置。

Claims

第１ゲート電極を有するＮ型ＦＥＴと第２ゲート電極を有するＰ型ＦＥＴとを含むデュアルゲート半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）該半導体基板上に、該Ｎ型ＦＥＴのゲート絶縁膜および該Ｐ型ＦＥＴのゲート絶縁膜を形成する工程と、
（ｃ）該Ｎ型ＦＥＴおよび該Ｐ型ＦＥＴの該ゲート絶縁膜上にそれぞれ、第１ゲート金属膜を形成する工程と、
（ｄ）該Ｎ型ＦＥＴおよび該Ｐ型ＦＥＴの該第１ゲート金属膜上にそれぞれ、ハードマスクを形成する工程と、
（ｅ）該Ｎ型ＦＥＴおよび該Ｐ型ＦＥＴの該ゲート絶縁膜、該第１ゲート金属膜および該ハードマスクの間を埋め込むように、該ハードマスク上に層間絶縁層を形成する工程と、
（ｆ）該ハードマスクの上部を該層間絶縁層から露出させる工程と、
（ｇ）該（ｆ）工程後に、該Ｎ型ＦＥＴおよび該Ｐ型ＦＥＴの該ハードマスクを除去する工程と、
（ｈ）該（ｇ）工程後に、該Ｎ型ＦＥＴの該第１ゲート金属膜を残しつつ、該Ｐ型ＦＥＴの該第１ゲート金属膜を選択的に除去する選択除去工程と、
（ｉ）該（ｈ）工程後に、該Ｎ型ＦＥＴの該第１ゲート金属膜上、該Ｐ型ＦＥＴの該ゲート絶縁膜上および該層間絶縁層上に、第２ゲート金属膜を堆積する堆積工程と、
（ｊ）該（ｉ）工程後に、該第２ゲート金属膜上にゲート配線膜を形成する工程と、
（ｋ）該（ｊ）工程後に、該層間絶縁層上に形成されている該第２ゲート金属膜及び該ゲート配線膜を選択的に除去する工程と、を有し、
該Ｎ型ＦＥＴの該第１ゲート電極は、該第１金属膜、該第２金属膜および該ゲート配線膜を有しており、
該Ｐ型ＦＥＴの該第２ゲート電極は、該第２金属膜および該ゲート配線膜を有しており、
該Ｎ型ＦＥＴの該第１ゲート電極と該Ｐ型ＦＥＴの該第２ゲート電極とは、該ゲート配線膜で接続しており、
該第１ゲート金属膜は、ＴａＳｉＮ、ＴａＣ、ＴａＮ、ＴｉＳｉＮまたはＴｉＮからなり、
該第２ゲート金属膜は、該第１ゲート金属膜とは異なる材料からなり、且つ、ＴｉＮ、ＴｉＡｌＮ、ＴａＮ、ＴａＡｌＮ、Ｒｕ、Ｉｒ、Ｐｔ、Ｎｉ、Ｃｏ、Ｗ、ＷＮ、Ｍｏ、ＭｏＮ、ＮｉＳｉおよびＰｔＳｉからなる群から選択される材料を主成分とすることを特徴とするデュアルゲート半導体装置の製造方法。
該（ｋ）工程は、ＣＭＰプロセスを用いて行われることを特徴とする請求項１に記載のデュアルゲート半導体装置の製造方法。
該（ｋ）工程は、エッチングマスクを用いて、該第２金属膜および該ゲート配線膜をパターニングすることで行われることを特徴とする請求項１に記載のデュアルゲート半導体装置の製造方法。
該工程（ｋ）以降は、該半導体基板の温度が５００℃以下で行われる工程であることを特徴とする請求項１〜３のいずれかに記載のデュアルゲート半導体装置の製造方法。
第１ゲート電極を有するＮ型ＦＥＴと第２ゲート電極を有するＰ型ＦＥＴとを含むデュアルゲート半導体装置の製造方法であって、
（ａ）半導体基板を準備する工程と、
（ｂ）該半導体基板上に、該Ｎ型ＦＥＴのゲート絶縁膜および該Ｐ型ＦＥＴのゲート絶縁膜を形成する工程と、
（ｃ）該Ｎ型ＦＥＴおよび該Ｐ型ＦＥＴの該ゲート絶縁膜上にそれぞれ、第１ゲート金属膜を形成する工程と、
（ｄ）該Ｎ型ＦＥＴおよび該Ｐ型ＦＥＴの該第１ゲート金属膜上にそれぞれ、ハードマスクを形成する工程と、
（ｅ）該Ｎ型ＦＥＴおよび該Ｐ型ＦＥＴの該ゲート絶縁膜、該第１ゲート金属膜および該ハードマスクの間を埋め込むように、該ハードマスク上に層間絶縁層を形成する工程と、
（ｆ）該ハードマスクの上部を該層間絶縁層から露出させる工程と、
（ｇ）該（ｆ）工程後に、該Ｎ型ＦＥＴおよび該Ｐ型ＦＥＴの該ハードマスクを除去する工程と、
（ｈ）該（ｇ）工程後に、該Ｎ型ＦＥＴの該第１ゲート金属膜を残しつつ、該Ｐ型ＦＥＴの該第１ゲート金属膜を選択的に除去する選択除去工程と、
（ｉ）該（ｈ）工程後に、該Ｎ型ＦＥＴの該第１ゲート金属膜上、該Ｐ型ＦＥＴの該ゲート絶縁膜上および該層間絶縁層上に、シリコン膜を堆積する堆積工程と、
（ｊ）該（ｉ）工程後に、該シリコン膜を覆うようにニッケル層を形成する工程と、
（ｋ）該（ｊ）工程後に、熱処理により該シリコン膜と該ニッケル層の一部を反応させることでニッケルシリサイド膜にする工程と、
（ｌ）該（ｋ）工程後に、該層間絶縁層上に形成されている該ニッケルシリサイド膜及び該ニッケル層を選択的に除去する工程と、を有し、
該Ｎ型ＦＥＴの該第１ゲート電極は、該第１金属膜、該ニッケルシリサイド膜および該ニッケル層を有しており、
該Ｐ型ＦＥＴの該第２ゲート電極は、該ニッケルシリサイド膜および該ニッケル層を有しており、
該Ｎ型ＦＥＴの該第１ゲート電極と該Ｐ型ＦＥＴの該第２ゲート電極とは、該ニッケル層で接続しており、
該第１ゲート金属膜は、ＴａＳｉＮ、ＴａＣ、ＴａＮ、ＴｉＳｉＮまたはＴｉＮからなることを特徴とするデュアルゲート半導体装置の製造方法。
該（ｌ）工程は、エッチングマスクを用いて、該ニッケルシリサイド膜および該ニッケル層をパターニングすることで行われることを特徴とする請求項５に記載のデュアルゲート半導体装置の製造方法。
該ゲート絶縁膜は、ＨｆＳｉＯＮからなることを特徴とする請求項１〜６のいずれかに記載のデュアルゲート半導体装置の製造方法。