JP5203643B2 - ゼロクロス検知回路、ゼロクロス信号出力回路及び電源 - Google Patents
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Description
図1は、本発明の実施形態1のゼロクロス検知回路202を含む構成例を示す図である。
図3は、本発明の実施形態2のゼロクロス検知回路203を含む構成例を示す図である。なお、実施形態1で説明した項目には、同様の符号を付し、説明を省略する。
図4は、本発明の実施形態3のゼロクロス検知回路を含む構成例を示す図である。なお、実施形態1で説明した項目には、同様の符号を付し、説明を省略する。
図5は、本発明の実施形態4のゼロクロス検知回路205を含むの構成例を示す図である。なお、実施形態2で説明した項目には、同様の符号を付し、説明を省略する。
図6は、実施形態4のCPUからRL1のコイルへの省電力信号PSAVEの供給を、フォトサイリスタSSR1を用いて、LINE1とゼロクロス検知回路の接続を遮断するようにした実施形態5のゼロクロス検知回路205'の構成例である。この場合、SSR1内のサイリスタに整流作用があるから、図5の構成にあったD5が不要となる。
図7は、実施形態1のゼロクロス検知回路202において、スイッチング素子としてpnp型のトランジスタQ2'を使用したゼロクロス検知回路202'の構成例である。
図9は、実施形態2のゼロクロス検知回路203において、スイッチング素子をn型のFETQ2"に置き換えたゼロクロス検知回路203'の構成例を示す図である。
上記実施形態1乃至7には、本発明を実施する数例を説明した。しかしながら、本発明は上記実施形態1乃至7に限定されない。その回路の構成や素子の置き換えが可能であり、これらも本発明に含まれる。例えば、スイッチング素子は、p型FETであってもよく、又、トランジスタのゲート端子−エミッタ端子間の電位差を抵抗R1の両端としたが、抵抗R2の両端としても同様の効果が得られる。更に、他の適切なスイッチング素子が使用されてもよい。
Claims (12)
- トランスと、前記トランスの一次側に設けられ、第一のラインと第二のラインを介して供給される交流電圧を整流した電圧を前記トランスの一次巻線に供給する整流回路と、前記整流回路の低電圧出力側に接続される容量素子とを備えた電源に接続され、前記交流電圧の位相が零度となるタイミングを検出するゼロクロス検知回路であって、
前記第一のラインと前記第二のラインとの間の電位差に応じてスイッチングするスイッチング手段と、
前記第一のラインと前記第二のラインとに接続され、前記スイッチング手段のスイッチングに応じてゼロクロス検知信号を出力する出力回路と、
前記トランスの一次側の補助巻線からの電圧を定電圧源として生成する定電圧回路と、を備え、
前記第二のラインに前記定電圧回路を接続したことを特徴とするゼロクロス検知回路。 - 更に、前記ゼロクロス検知回路と、前記第一のラインと前記第二のラインの少なくとも一方のラインとの接続を切るオフ手段を有し、
前記タイミングの検知が不要な場合に、前記オフ手段によって、前記第一のラインと前記第二のラインの少なくとも一方のラインとの接続を切ることを特徴とする請求項1に記載のゼロクロス検知回路。 - 前記オフ手段は、リレー、トランジスタ、FET、サイリスタ、トライアックのいずれかを含むことを特徴とする請求項2に記載のゼロクロス検知回路。
- 第一のラインと第二のラインを介して供給される交流電圧を変換して出力する電源であって、
一次巻線と二次巻線と補助巻線を有するトランスと、
前記交流電圧を整流し、整流した電圧を前記一次巻線に供給する整流回路と、
前記整流回路の低電圧出力側に接続される容量素子と、
前記トランスの一次側に設けられ、前記交流電圧の位相が零度となるタイミングを検出するゼロクロス検出回路と、を有し、
前記ゼロクロス検知回路は、前記第一のラインと前記第二のラインとの間の電位差に応じてスイッチングするスイッチング手段と、前記第一のラインと前記第二のラインとに接続され、前記スイッチング手段のスイッチングに応じてゼロクロス検知信号を出力する出力回路と、前記トランスの補助巻線からの電圧を定電圧源として生成する定電圧回路と、を備え、前記第二のラインに前記定電圧回路を接続したことを特徴とする電源。 - 更に、前記ゼロクロス検知回路と、前記第一のラインと前記第二のラインの少なくとも一方のラインとの接続を切るオフ手段を有し、
前記タイミングの検知が不要な場合に、前記オフ手段によって、前記第一のラインと前記第二のラインの少なくとも一方のラインとの接続を切ることを特徴とする請求項4に記載の電源。 - 前記オフ手段は、リレー、トランジスタ、FET、サイリスタ、トライアックのいずれかを含むことを特徴とする請求項5に記載の電源。
- 入力される交流電圧を整流し、整流した電圧をトランスに供給するための整流回路と、前記整流回路の低電圧出力側に接続される容量素子とを備えた電源に接続され、前記交流電圧のゼロクロスタイミングに応じた信号を出力するゼロクロス信号出力回路であって、
前記交流電圧が入力される二つのラインの間の電位差に応じてスイッチングするスイッチング手段と、
前記スイッチング手段のスイッチングに応じて前記信号を出力する出力回路と、
前記二つのラインの間に接続され、前記入力される交流電圧を整流して定電圧化する定電圧回路と、を備えたことを特徴とするゼロクロス信号出力回路。 - 更に、前記ゼロクロス信号出力回路と、前記二つのラインのうちの少なくとも一つのラインとの接続を切るオフ手段を有し、
前記信号の出力が不要な場合に、前記オフ手段によって、前記二つのラインのうちの少なくとも一つのラインとの接続を切ることを特徴とする請求項7に記載のゼロクロス信号出力回路。 - 前記オフ手段は、リレー、トランジスタ、FET、サイリスタ、トライアックのいずれかを含むことを特徴とする請求項8に記載のゼロクロス信号出力回路。
- 入力される交流電圧を変換して出力する電源であって、
トランスと、
前記交流電圧を整流し、整流した電圧を前記トランスに供給する整流回路と、
前記整流回路の低電圧出力側に接続される容量素子と、
前記交流電圧のゼロクロスタイミングに応じた信号を出力するゼロクロス信号出力回路と、を備え、
前記ゼロクロス信号出力回路は、前記交流電圧が入力される二つのラインの間の電位差に応じてスイッチングするスイッチング手段と、前記スイッチング手段のスイッチングに応じて前記信号を出力する出力回路と、前記二つのラインの間に接続され、前記前記入力される交流電圧を整流して定電圧化する定電圧回路と、を備えたことを特徴とする電源。 - 更に、前記ゼロクロス信号出力回路と、前記二つのラインのうちの少なくとも一つのラインとの接続を切るオフ手段を有し、
前記信号の出力が不要な場合に、前記オフ手段によって、前記二つのラインのうちの少なくとも一つのラインとの接続を切ることを特徴とする請求項10に記載の電源。 - 前記オフ手段は、リレー、トランジスタ、FET、サイリスタ、トライアックのいずれかを含むことを特徴とする請求項11に記載の電源。
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