JP5192566B2 - Thin film magnetic memory device - Google Patents
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Description
この発明は、薄膜磁性体記憶装置に関し、より特定的には、磁気トンネル接合(MTJ:Magnetic Tunneling Junction)を有するメモリセルを備えたランダムアクセスメモリに関する。 The present invention relates to a thin film magnetic memory device, and more particularly to a random access memory including a memory cell having a magnetic tunnel junction (MTJ).
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、MRAM(Magnetic Random Memory)デバイスが注目されている。MRAMデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。 An MRAM (Magnetic Random Memory) device has attracted attention as a storage device capable of storing nonvolatile data with low power consumption. An MRAM device is a storage device that performs non-volatile data storage using a plurality of thin film magnetic bodies formed in a semiconductor integrated circuit and allows random access to each of the thin film magnetic bodies.
特に、近年では磁気トンネル接合(MTJ:Magnetic Tunnel Junction)を利用した薄膜磁性体をメモリセルとして用いることによって、MRAMデバイスの性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたMRAMデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。 In particular, in recent years, it has been announced that the performance of an MRAM device will be dramatically improved by using a thin film magnetic material using a magnetic tunnel junction (MTJ) as a memory cell. For MRAM devices with memory cells with magnetic tunnel junctions, see “A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell”, ISSCC Digest of Technical Papers, TA7.2, Feb 2000. and “Nonvolatile RAM based on Magnetic Tunnel Junction Elements”, ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.
図21は、磁気トンネル接合部を有するメモリセル(以下、単にMTJメモリセルとも称する)の構成を示す概略図である。 FIG. 21 is a schematic diagram showing a configuration of a memory cell having a magnetic tunnel junction (hereinafter also simply referred to as an MTJ memory cell).
図21を参照して、MTJメモリセルMCは、磁気的に書込まれた記憶データのデータレベルに応じて電気抵抗が変化する磁気トンネル接合部MTJと、アクセストランジスタATRとを含む。アクセストランジスタATRは、リードビット線RBLおよびライトビット線WBLの間に、磁気トンネル接合部MTJと直列に接続される。代表的には、アクセストランジスタATRとして、電界効果トランジスタが適用される。 Referring to FIG. 21, MTJ memory cell MC includes a magnetic tunnel junction MTJ whose electrical resistance changes according to the data level of magnetically written storage data, and access transistor ATR. Access transistor ATR is connected in series with magnetic tunnel junction MTJ between read bit line RBL and write bit line WBL. Typically, a field effect transistor is applied as the access transistor ATR.
MTJメモリセルに対しては、データ書込時にデータ書込電流を流すためのライトビット線WBLおよびライトディジット線WDLと、データ読出を指示するためのワード線WLと、データ読出時において、記憶データを読出すためのリードビット線RBLとが配置される。 For MTJ memory cells, write bit line WBL and write digit line WDL for passing a data write current at the time of data writing, word line WL for instructing data reading, and stored data at the time of data reading Read bit line RBL for reading is provided.
図22は、半導体基板上に作製されたMTJメモリセルの構造図である。
図22を参照して、半導体主基板SUB上にアクセストランジスタATRが形成される。アクセストランジスタATRは、n型領域であるソース/ドレイン領域110および120と、ゲート130とを有する。ソース/ドレイン領域110は、コンタクトホールに形成された金属膜140を介して、リードビット線RBLと電気的に結合される。
FIG. 22 is a structural diagram of an MTJ memory cell fabricated on a semiconductor substrate.
Referring to FIG. 22, access transistor ATR is formed on semiconductor main substrate SUB. Access transistor ATR has source /
ライトディジット線WDLは、リードビット線RBLの上層の金属配線層に形成される。磁気トンネル接合部MTJは、ライトディジット線WDLの上層に配置される。磁気トンネル接合部MTJは、コンタクトホールに形成された金属膜140、金属配線層およびバリアメタル150を介して、アクセストランジスタATRのソース/ドレイン領域120と電気的に結合される。バリアメタル150は、磁気トンネル接合部MTJと、金属配線との間を電気的に結合するために設けられる緩衝材である。
Write digit line WDL is formed in a metal wiring layer above read bit line RBL. The magnetic tunnel junction MTJ is arranged in the upper layer of the write digit line WDL. Magnetic tunnel junction MTJ is electrically coupled to source /
磁気トンネル接合部MTJは、固定された磁化方向を有する磁性体層(以下、単に固定磁化層とも称する)FLと、データ書込電流によって生じるデータ書込磁界に応じた方向に磁化される磁性体層(以下、単に自由磁化層とも称する)VLとを有する。固定磁化層FLおよび自由磁化層VLの間には、絶縁体膜で形成されるトンネルバリアTBが配置される。自由磁化層VLは、書込まれる記憶データのレベルに応じて、固定磁化層FLと同一方向または反対方向に磁化される。 The magnetic tunnel junction MTJ includes a magnetic layer having a fixed magnetization direction (hereinafter also simply referred to as a fixed magnetization layer) FL, and a magnetic body that is magnetized in a direction corresponding to a data write magnetic field generated by a data write current Layer (hereinafter also simply referred to as a free magnetic layer) VL. A tunnel barrier TB formed of an insulator film is disposed between the fixed magnetic layer FL and the free magnetic layer VL. Free magnetic layer VL is magnetized in the same direction as fixed magnetic layer FL or in the opposite direction depending on the level of stored data to be written.
磁気トンネル接合部MTJの電気抵抗は、固定磁化層FLおよび自由磁化層VLの間の磁化方向の相対関係に応じて変化する。具体的には、固定磁化層FLおよび自由磁化層VLの間で磁化方向が揃っている場合には、両者の磁化方向が反対である場合に比べて、電気抵抗は小さくなる。 The electric resistance of the magnetic tunnel junction MTJ changes according to the relative relationship of the magnetization direction between the fixed magnetic layer FL and the free magnetic layer VL. Specifically, when the magnetization direction is uniform between the fixed magnetization layer FL and the free magnetization layer VL, the electrical resistance is smaller than when the magnetization directions of the both are opposite.
ライトビット線WBLは、磁気トンネル接合部MTJと電気的に結合されて、磁気トンネル接合部MTJの上層に設けられる。後ほど詳細に説明するように、データ書込時においては、ライトビット線WBLおよびライトディジット線WDLの両方にデータ書込電流を流す必要がある。一方、データ読出時においては、ワード線WLを高電圧状態に活性化することによって、アクセストランジスタATRをターンオンさせて、リードビット線RBLとライトビット線WBLとの間に、磁気トンネル接合部MTJが電気的に結合される。 Write bit line WBL is electrically coupled to magnetic tunnel junction MTJ, and is provided in the upper layer of magnetic tunnel junction MTJ. As will be described in detail later, at the time of data writing, it is necessary to flow a data write current through both write bit line WBL and write digit line WDL. On the other hand, at the time of data reading, the word line WL is activated to a high voltage state to turn on the access transistor ATR, and the magnetic tunnel junction MTJ is between the read bit line RBL and the write bit line WBL. Electrically coupled.
データ書込電流を流すためのライトビット線WBLおよびライトディジット線WDLと、センス電流(データ読出電流)を流すためのリードビット線RBLとは、金属配線層に形成される。一方、ワード線WLは、アクセストランジスタATRのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、ワード線WLは、独立した金属配線層を新たに設けることなく、ゲート130と同一の配線層に、ポリシリコン層やポリサイド層などを用いて形成される。
Write bit line WBL and write digit line WDL for flowing a data write current and read bit line RBL for flowing a sense current (data read current) are formed in a metal wiring layer. On the other hand, the word line WL is provided to control the gate voltage of the access transistor ATR, and it is not necessary to positively flow current. Therefore, from the viewpoint of increasing the degree of integration, the word line WL is formed in the same wiring layer as the
図23は、MTJメモリセルに対するデータ書込動作を説明する概念図である。
図23を参照して、データ書込時においては、ワード線WLが非活性化されて、アクセストランジスタATRはターンオフされる。この状態で、書込データのレベルに応じた方向に自由磁化層VLを磁化するためのデータ書込電流が、ライトビット線WBLおよびライトディジット線WDLにそれぞれ流される。自由磁化層VLの磁化方向は、ライトビット線WBLおよびライトディジット線WDLをそれぞれ流れるデータ書込電流の向きによって決定される。
FIG. 23 is a conceptual diagram illustrating a data write operation for the MTJ memory cell.
Referring to FIG. 23, at the time of data writing, word line WL is deactivated and access transistor ATR is turned off. In this state, a data write current for magnetizing free magnetic layer VL in the direction corresponding to the level of write data is supplied to write bit line WBL and write digit line WDL. The magnetization direction of free magnetic layer VL is determined by the direction of the data write current flowing through write bit line WBL and write digit line WDL.
図24は、データ書込電流の方向と自由磁化層の磁化方向との関係を示す概念図である。 FIG. 24 is a conceptual diagram showing the relationship between the direction of the data write current and the magnetization direction of the free magnetic layer.
図24を参照して、横軸に示される磁界Hxは、ライトディジット線WDLを流れるデータ書込電流によって生じる磁界H(WDL)の方向を示す。一方、縦軸に示される磁界Hyは、ライトビット線WBLを流れるデータ書込電流によって生じる磁界H(WBL)の方向を示す。自由磁化層VLの磁化方向は、磁界H(WDL)とH(WBL)との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ更新される。すなわち、データ書込を実行するためには、ライトディジット線WDLおよびライトビット線WBLの両方に、所定強度を超える磁界を生じさせるに十分なデータ書込電流を流す必要がある。 Referring to FIG. 24, magnetic field Hx indicated on the horizontal axis indicates the direction of magnetic field H (WDL) generated by the data write current flowing through write digit line WDL. On the other hand, the magnetic field Hy indicated on the vertical axis indicates the direction of the magnetic field H (WBL) generated by the data write current flowing through the write bit line WBL. The magnetization direction of free magnetic layer VL is updated only when the sum of magnetic fields H (WDL) and H (WBL) reaches a region outside the asteroid characteristic line shown in the figure. That is, in order to perform data writing, it is necessary to flow a data write current sufficient to generate a magnetic field exceeding a predetermined intensity in both write digit line WDL and write bit line WBL.
一方、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁化層VLの磁化方向は変化しない。すなわち、ライトディジット線WDLおよびライトビット線WBLの一方のみに所定のデータ書込電流を流す場合には、データ書込は実行されない。MTJメモリセルに一旦書込まれた磁化方向、すなわち記憶データレベルは、新たなデータ書込が実行されるまでの間不揮発的に保持される。 On the other hand, when a magnetic field corresponding to the region inside the asteroid characteristic line is applied, the magnetization direction of the free magnetic layer VL does not change. That is, when a predetermined data write current is supplied to only one of write digit line WDL and write bit line WBL, data writing is not executed. The magnetization direction once written in the MTJ memory cell, that is, the stored data level is held in a nonvolatile manner until a new data write is executed.
図25は、MTJメモリセルに対するデータ読出動作を説明する概念図である。
図25を参照して、データ読出時においては、アクセストランジスタATRが、ワード線WLの活性化に応答してターンオンする。これにより、磁気トンネル接合部MTJは、ライトビット線WBLおよびリードビット線RBLの間に電気的に結合される。さらに、磁気トンネル接合部MTJおよびリードビット線RBLを含む電流経路にセンス電流Isを流すことにより、磁気トンネル接合部MTJの電気抵抗に応じた、すなわちMTJメモリセルの記憶データレベルに応じた電圧変化をリードビット線RBLに発生させることができる。
FIG. 25 is a conceptual diagram illustrating the data read operation for the MTJ memory cell.
Referring to FIG. 25, at the time of data reading, access transistor ATR is turned on in response to activation of word line WL. Thereby, magnetic tunnel junction MTJ is electrically coupled between write bit line WBL and read bit line RBL. Further, by passing a sense current Is through a current path including the magnetic tunnel junction MTJ and the read bit line RBL, a voltage change according to the electrical resistance of the magnetic tunnel junction MTJ, that is, according to the storage data level of the MTJ memory cell. Can be generated on the read bit line RBL.
したがって、たとえば、リードビット線RBLを所定電圧にプリチャージした後にセンス電流Isの供給を開始すれば、リードビット線RBLの電圧を検知することによって、MTJメモリセルの記憶データを読出すことができる。 Therefore, for example, if the supply of the sense current Is is started after precharging the read bit line RBL to a predetermined voltage, the data stored in the MTJ memory cell can be read by detecting the voltage of the read bit line RBL. .
なお、データ読出動作時においても、磁気トンネル接合部MTJにセンス電流Isが流れるが、センス電流Isは、一般的に、上述したデータ書込電流よりは、1〜2桁程度小さくなるように設定される。したがって、データ読出時におけるセンス電流Isの影響によってMTJメモリセルの記憶データが誤って書換えられる可能性は小さい。 In the data read operation, the sense current Is flows through the magnetic tunnel junction MTJ, but the sense current Is is generally set to be about 1 to 2 digits smaller than the data write current described above. Is done. Therefore, there is little possibility that the stored data of the MTJ memory cell is erroneously rewritten due to the influence of the sense current Is during data reading.
一般的に、複数のMTJメモリセルが行列状に配置されたMRAMデバイスにおいては、メモリセル行に対応して、ライトディジット線WDLおよびワード線WLが配置され、メモリセル列に対応して、ライトビット線WBLおよびリードビット線RBLが配置される。したがって、各メモリセル行に対応して、データ書込時に用いるライトディジット線WDLと、データ読出時に用いるワード線WLとの2種類の配線が必要となる。これにより、行選択動作に関連する回路の面積が増大してしまう。 Generally, in an MRAM device in which a plurality of MTJ memory cells are arranged in a matrix, a write digit line WDL and a word line WL are arranged corresponding to a memory cell row, and a write cell corresponding to a memory cell column is written. Bit line WBL and read bit line RBL are arranged. Therefore, two types of wiring are required corresponding to each memory cell row, that is, a write digit line WDL used for data writing and a word line WL used for data reading. This increases the area of the circuit related to the row selection operation.
また、既に説明したように、データ書込の対象となる選択メモリセルに対しては、ライトビット線WBLおよびライトディジット線WDLの両方にデータ書込電流が流す必要がある。したがって、選択メモリセルと同一のメモリセル行もしくはメモリセル列に属する非選択メモリセルに対しても、ライトビット線WBLおよびライトディジット線WDLのいずれか一方には、データ書込電流が流される。 Further, as already described, it is necessary to supply a data write current to both the write bit line WBL and the write digit line WDL for the selected memory cell to be subjected to data writing. Therefore, a data write current is supplied to either the write bit line WBL or the write digit line WDL for an unselected memory cell belonging to the same memory cell row or memory cell column as the selected memory cell.
これらの非選択メモリセルに対して、理論的にはデータ書込は実行されないが、ノイズ等の影響によって微小な書込動作が実行されて、自由磁化層の磁化方向に変化が生じる可能性も存在する。このような現象が蓄積されると、データの誤書込に至り、記憶データが消失してしまう可能性がある。したがって、データ書込時において、このようなデータ誤書込の危険性を抑制する構成が求められる。 In theory, data writing is not performed on these non-selected memory cells, but a minute writing operation is performed due to the influence of noise or the like, and there is a possibility that the magnetization direction of the free magnetic layer changes. Exists. If such a phenomenon is accumulated, data may be erroneously written, and stored data may be lost. Therefore, a configuration that suppresses the risk of such erroneous data writing during data writing is required.
また、動作テストによって、各MTJメモリセルのデータ誤書込に対する耐性を十分に評価する必要がある。したがって、メモリアレイ全体に対して、このような動作テストを効率的に実行する構成も求められる。 In addition, it is necessary to sufficiently evaluate the resistance of each MTJ memory cell against erroneous data writing by an operation test. Therefore, a configuration for efficiently executing such an operation test on the entire memory array is also required.
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、行選択動作に関連する部分の回路面積を削減した薄膜磁性体記憶装置を提供することである。 The present invention has been made to solve such problems, and an object of the present invention is to provide a thin film magnetic memory device in which the circuit area of the portion related to the row selection operation is reduced. is there.
この発明の、他の目的は、データ書込において、非選択メモリセルに対するデータ誤書込の発生を抑制する薄膜磁性体記憶装置の構成を提供することである。 Another object of the present invention is to provide a configuration of a thin film magnetic memory device that suppresses occurrence of erroneous data writing to unselected memory cells in data writing.
この発明の、さらに他の1つの目的は、各MTJメモリセルにおけるデータ誤書込耐性を効率的に評価する薄膜磁性体記憶装置の構成を提供することである。 Still another object of the present invention is to provide a configuration of a thin film magnetic memory device that efficiently evaluates data erroneous writing resistance in each MTJ memory cell.
この発明に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含むメモリアレイを備え、各メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に第1のデータ書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において列方向に第2のデータ書込電流を流すための複数のライトビット線と、メモリセル行にそれぞれ対応して設けられ、各々が、データ読出対象に選択された選択メモリセルを含む選択行を活性化するための複数のワード線と、メモリアレイにおける行選択を実行するための行選択部とを備える。行選択部は、行アドレスをデコードするための行デコード回路と、各ワード線に対応して設けられ、データ読出時において、対応するメモリセル行のデコード結果に基づいて、対応するワード線を活性化するためのワード線選択回路と、各ライトディジット線に対応して設けられ、データ書込時において、対応するメモリセル行のデコード結果に基づいて、対応するライトディジット線を活性化するためライトディジット線選択回路とを含む。 A thin film magnetic memory device according to the present invention includes a memory array including a plurality of memory cells arranged in a matrix, and the electric resistance of each memory cell is magnetically written by first and second data write currents. It changes according to the stored data. The thin film magnetic memory device is provided corresponding to each memory cell row, and each of the thin film magnetic memory devices, when activated, has a plurality of write digit lines for passing a first data write current in the row direction, and a memory cell column Each of which is provided corresponding to a plurality of write bit lines for passing a second data write current in the column direction at the time of activation, and a memory cell row, respectively. A plurality of word lines for activating a selected row including a selected memory cell selected as a data read target, and a row selection unit for executing row selection in the memory array. The row selection unit is provided corresponding to each word line and a row decoding circuit for decoding a row address, and activates the corresponding word line based on the decoding result of the corresponding memory cell row at the time of data reading. And a write line for activating the corresponding write digit line based on the decoding result of the corresponding memory cell row at the time of data writing. Digit line selection circuit.
好ましくは、各メモリセル行において、各ワード線選択回路および各ライトディジット線選択回路は、各ワード線および各ライトディジット線の一端に対応する第1の領域および、各ワード線および各ライトディジット線の他端に対応する第2の領域の一方に、1行ごとに交互配置される。 Preferably, in each memory cell row, each word line selection circuit and each write digit line selection circuit includes a first region corresponding to one end of each word line and each write digit line, and each word line and each write digit line. Are alternately arranged for each row in one of the second regions corresponding to the other end of the first row.
好ましくは、薄膜磁性体記憶装置は、L個(L:2以上の自然数)のメモリセル行ごとに配置され、行アドレスに応じて選択的に活性化されるメインワード線と、行アドレスに応じて、1本のメインワード線と対応付けられるL個のメモリセル行のうちの1個を選択するための信号を伝達する選択線と、対応する1本ずつのワード線およびライトディジット線ごとに設けられ、対応するメインワード線と選択線とに応じて、対応するワード線およびライトディジット線に対してデコード結果を伝達するためのサブワードドライバとをさらに備える。 Preferably, the thin-film magnetic memory device is arranged for each of L (L: natural number of 2 or more) memory cell rows and selectively activated according to the row address, and according to the row address. For each select line for transmitting a signal for selecting one of L memory cell rows associated with one main word line, and for each corresponding word line and write digit line And a sub word driver for transmitting a decoding result to the corresponding word line and write digit line according to the corresponding main word line and selection line.
さらに好ましくは、薄膜磁性体記憶装置は、各ワード線ごとに設けられ、データ書込時において、対応するワード線を接地電圧に固定するためのトランジスタスイッチをさらに備える。 More preferably, the thin film magnetic memory device further includes a transistor switch provided for each word line and for fixing the corresponding word line to the ground voltage at the time of data writing.
あるいは、さらに好ましくは、サブワードドライバは、デコード結果に基づいて、対応する1本ずつのワード線およびライトディジット線の一方が選択される場合に、内部ノードを第1の電圧に設定し、かつ、対応する1本ずつのワード線およびライトディジット線の両方が非選択である場合に、内部ノードを第2の電圧に設定する。各ライトディジット線選択回路は、対応するライトディジット線の一端と内部ノードとの間に設けられ、データ書込時にオンする第1のトランジスタスイッチを含む。薄膜磁性体記憶装置は、各ライトディジット線ごとに設けられ、対応するライトディジット線の他端を第2の電圧と接続するための第2のトランジスタスイッチをさらに備える。 Alternatively, more preferably, the sub-word driver sets the internal node to the first voltage when one of the corresponding word line and write digit line is selected based on the decoding result, and When both the corresponding word line and write digit line are not selected, the internal node is set to the second voltage. Each write digit line selection circuit includes a first transistor switch provided between one end of the corresponding write digit line and an internal node, and turned on at the time of data writing. The thin film magnetic memory device further includes a second transistor switch provided for each write digit line and for connecting the other end of the corresponding write digit line to the second voltage.
この発明の他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、列方向に沿って複数のバンクに分割されるメモリアレイを備える。各メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において、列方向に沿って第1のデータ書込電流を流すための複数のライトビット線と、L個(L:2以上の自然数)のメモリセル行ごとに配置され、行アドレスに応じて選択的に活性化されるメインワード線と、行アドレスに応じて、1本のメインワード線と対応付けられるL個のメモリセル行のうちの1個を選択するための信号を伝達する選択線と、メモリセル行にそれぞれ対応して設けられるとともに、同一メモリセル行において各バンクごとに分割配置される複数のライトディジット線と、複数のライトディジット線にそれぞれ対応して設けられ、各々が、対応するメインワード線と選択線とに応じて、対応するライトディジット線を選択的に活性化する複数のサブワードドライバとをさらに備える。活性化されたライトディジット線は、データ書込対象に選択された選択メモリセルを含むバンク内において、選択メモリセルを含む選択行に対して第2のデータ書込電流を流す。 A thin film magnetic memory device according to another configuration of the present invention includes a memory array including a plurality of memory cells arranged in a matrix and divided into a plurality of banks along the column direction. The electric resistance of each memory cell changes according to the stored data magnetically written by the first and second data write currents. The thin film magnetic memory device is provided corresponding to each memory cell column, and each of the thin film magnetic memory devices has a plurality of write bit lines for flowing a first data write current along the column direction when activated, and L A main word line arranged for each memory cell row (L: natural number of 2 or more) and selectively activated according to a row address, and associated with one main word line according to the row address A selection line for transmitting a signal for selecting one of the L memory cell rows and a memory cell row are provided corresponding to each memory cell row, and are divided and arranged for each bank in the same memory cell row. A plurality of write digit lines are provided corresponding to the plurality of write digit lines, and each selectively activates the corresponding write digit line in accordance with the corresponding main word line and selection line. Further comprising a plurality of sub-word driver of. The activated write digit line causes the second data write current to flow to the selected row including the selected memory cell in the bank including the selected memory cell selected as the data writing target.
好ましくは、サブワードドライバは、活性化時には、対応するライトディジット線を第1の電圧と接続し、かつ、非活性化時には、対応するライトディジット線を第2の電圧と接続する。薄膜磁性体記憶装置は、各ライトディジット線ごとに設けられ、対応するライトディジット線の差部ワードドライバと反対側の一端を第2の電圧と接続するためのトランジスタスイッチをさらに備える。 Preferably, the sub-word driver connects the corresponding write digit line with the first voltage when activated, and connects the corresponding write digit line with the second voltage when deactivated. The thin film magnetic memory device further includes a transistor switch provided for each write digit line and for connecting one end of the corresponding write digit line opposite to the difference word driver to the second voltage.
好ましくは、第1のデータ書込電流は、書込まれる記憶データのレベルに応じた方向に流される。 Preferably, the first data write current is supplied in a direction corresponding to the level of stored data to be written.
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含み、行方向に沿って複数のブロックに分割されるメモリアレイを備える。各メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して
設けられ、各々が、活性化時において、データ書込対象に選択された選択メモリセルを含む選択行に対して、第1のデータ書込電流を流すための複数のライトディジット線と、L個(L:2以上の自然数)のメモリセル列ごとに配置され、活性化時において、第2のデータ書込電流を流すためのメインライトビット線と、メモリセル列にそれぞれ対応して設けられるとともに、同一メモリセル列において各ブロックごとに分割配置される複数のサブライトビット線とを備える。各サブライトビット線は、対応するメモリセルに対して、対応するメインライトビット線よりも近くに配置される。薄膜磁性体記憶装置は、各メモリセルブロックにおいて、各メインライトビット線ごとに設けられ、対応するメインライトビット線とL本のサブライトビット線との間の接続を制御するための接続制御部をさらに備え、接続制御部は、選択メモリセルが含まれるブロックにおいて、選択メモリセルに対応する選択サブライトビット線を、対応するメインライトビット線と接続するとともに、それ以外のサブライトビット線の各々を対応するメインライトビット線から電気的に切離す。
A thin film magnetic memory device according to still another configuration of the present invention includes a memory array including a plurality of memory cells arranged in a matrix and divided into a plurality of blocks along the row direction. The electric resistance of each memory cell changes according to the stored data magnetically written by the first and second data write currents. The thin film magnetic memory device is provided corresponding to each memory cell row, and each of the thin film magnetic memory devices has a first data write for a selected row including a selected memory cell selected as a data write target when activated. A plurality of write digit lines for flowing a built-in current and a main write for passing a second data write current when activated, arranged for each of L (L: natural number of 2 or more) memory cell columns A bit line is provided corresponding to each memory cell column, and a plurality of sub-write bit lines are arranged separately for each block in the same memory cell column. Each sub-write bit line is arranged closer to the corresponding memory cell than the corresponding main write bit line. A thin film magnetic memory device is provided for each main write bit line in each memory cell block, and a connection control unit for controlling connection between the corresponding main write bit line and L sub-write bit lines The connection control unit connects the selected sub-write bit line corresponding to the selected memory cell to the corresponding main write bit line in a block including the selected memory cell, and the other sub-write bit lines. Each is electrically disconnected from the corresponding main write bit line.
好ましくは、薄膜磁性体記憶装置は、各メインライトビット線の一端および他端にそれぞれ対応して設けられる第1および第2のライトビット線ドライバをさらに備える。第1および第2のライトビット線ドライバは、対応するメインライトビット線が選択メモリセルと対応する場合に、一端および他端を第1および第2の電圧の一方ずつと、書込データのレベルに応じて接続する。 Preferably, the thin film magnetic memory device further includes first and second write bit line drivers provided corresponding to one end and the other end of each main write bit line. When the corresponding main write bit line corresponds to the selected memory cell, the first and second write bit line drivers have one end and the other end one of the first and second voltages and the level of the write data. Connect according to.
特にこの構成においは、第1のライトビット線ドライバは、第1の電圧とメインライトビット線の一端との間に設けられた第1のドライバトランジスタと、第2の電圧と一端との間に設けられた第2のドライバトランジスタと、対応するメインライトビット線を選択するための信号と書込データとに応じて、第1および第2のドライバトランジスタのゲート電圧を制御する第1の論理ゲートとを有する。第2のライトビット線ドライバは、第1の電圧とメインライトビット線の他端との間に設けられた第3のドライバトランジスタと、第2の電圧と他端との間に設けられた第4のドライバトランジスタと、対応するメインライトビット線を選択するための信号と書込データの反転信号とに応じて、第3および第4のドライバトランジスタのゲート電圧を制御する第2の論理ゲートとを有する。 In particular, in this configuration, the first write bit line driver includes a first driver transistor provided between the first voltage and one end of the main write bit line, and a second voltage and one end. First logic gate for controlling the gate voltage of the first and second driver transistors in accordance with the provided second driver transistor, a signal for selecting a corresponding main write bit line, and write data And have. The second write bit line driver includes a third driver transistor provided between the first voltage and the other end of the main write bit line, and a second driver bit provided between the second voltage and the other end. And a second logic gate for controlling the gate voltages of the third and fourth driver transistors in response to a signal for selecting the corresponding main write bit line and an inverted signal of the write data Have
また、好ましくは、接続制御部は、選択メモリセルに対応するサブライトビット線の両端を、対応するメインライトビット線上の第1および第2のノードのそれぞれと接続するとともに、第1および第2のノード間に直列に挿入される第1の選択スイッチを有し、第1の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、対応するメインライトビット線上の電流経路を遮断する。 Preferably, the connection control unit connects both ends of the sub-write bit line corresponding to the selected memory cell to each of the first and second nodes on the corresponding main write bit line, and the first and second nodes The first selection switch is inserted in series between the first and second nodes. When the corresponding block includes the selected memory cell, the first selection switch cuts off a current path on the corresponding main write bit line.
さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と第1のノードとの間に設けられる第2の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と第2のノードとの間に設けられる第3の選択スイッチとをさらに含む。第2および第3の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、1本のメインライトワード線と対応付けられるL本のサブライトビット線のうちの1本を選択するための信号に応答して、選択的にオンする。 More preferably, the connection control unit is provided for each sub-write bit line, and includes a second selection switch provided between one end of the corresponding sub-write bit line and the first node, and each sub-write bit line. And a third selection switch provided between the other end of the corresponding sub-write bit line and the second node. Second and third selection switches select one of L sub-write bit lines associated with one main write word line when the corresponding block includes a selected memory cell. Selectively turns on in response to the signal.
特にこの構成においては、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線を接地電圧と接続するための第4および第5の選択スイッチをさらに含む。第4の選択スイッチは、対応するブロックが選択メモリセルを含む場合に、対応するサブライトビット線が選択メモリセルに対応するときを除いてオンする。第5の選択スイッチは、対応するブロックが選択メモリセルを含む場合を除いてオンする。 Particularly in this configuration, the connection control unit further includes fourth and fifth selection switches provided for each sub-write bit line and for connecting the corresponding sub-write bit line to the ground voltage. The fourth selection switch is turned on except when the corresponding sub-write bit line corresponds to the selected memory cell when the corresponding block includes the selected memory cell. The fifth selection switch is turned on except when the corresponding block includes a selected memory cell.
あるいは好ましくは、薄膜磁性体記憶装置は、各メインライトビット線の一端にそれぞれ対応して設けられ、対応するメインライトビット線が選択メモリセルと対応する場合に一端を第1の電圧と接続するライトビット線ドライバをさらに備える。接続制御部は、選択サブライトビット線の一端および他端を、対応するメインライトビット線および第2の電圧の一方ずつと、書込データのレベルに応じて接続する。 Alternatively, preferably, the thin film magnetic memory device is provided corresponding to one end of each main write bit line, and one end is connected to the first voltage when the corresponding main write bit line corresponds to the selected memory cell. A write bit line driver is further provided. The connection control unit connects one end and the other end of the selected sub-write bit line to each of the corresponding main write bit line and the second voltage according to the level of the write data.
さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と対応するメインライトビット線との間に設けられる第1の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と対応するメインライトビット線との間に設けられる第2の選択スイッチとを含む。 More preferably, the connection control unit is provided for each sub-write bit line, and includes a first selection switch provided between one end of the corresponding sub-write bit line and the corresponding main write bit line, and each sub-write. A second selection switch provided for each bit line and provided between the other end of the corresponding sub-write bit line and the corresponding main write bit line.
特にこの構成においては、第1および第2の選択スイッチの一方は、対応するサブライトビット線が選択メモリセルに対応する場合に、書込データのレベルに応じて選択的にオンする。 Particularly in this configuration, one of the first and second selection switches is selectively turned on according to the level of the write data when the corresponding sub-write bit line corresponds to the selected memory cell.
あるいは、さらに好ましくは、接続制御部は、各サブライトビット線ごとに設けられ、対応するサブライトビット線の一端と第2の電圧との間に設けられる第3の選択スイッチと、各サブライトビット線ごとに設けられ、対応するサブライトビット線の他端と第2の電圧との間に設けられる第4の選択スイッチとを含む。 Alternatively, more preferably, the connection control unit is provided for each sub-write bit line, and includes a third selection switch provided between one end of the corresponding sub-write bit line and the second voltage, and each sub-write. A fourth selection switch is provided for each bit line and provided between the other end of the corresponding sub-write bit line and the second voltage.
特にこの構成においては、第3および第4の選択スイッチの一方は、対応するサブライトビット線が選択メモリセルに対応する場合に、書込データのレベルに応じて選択的にオンする。 Particularly in this configuration, one of the third and fourth selection switches is selectively turned on according to the level of the write data when the corresponding sub-write bit line corresponds to the selected memory cell.
さらに、対応するサブライトビット線が選択メモリセルに対応する場合を除いて、第3および第4の選択スイッチの各々はオンする。 Further, each of the third and fourth selection switches is turned on except when the corresponding sub-write bit line corresponds to the selected memory cell.
また、好ましくは、接続制御部は、各サブライトビット線の一端および他端にそれぞれ対応して設けられる第1および第2のCMOSドライバを含む。第1のCMOSドライバは、対応するサブライトビット線の一端および対応するメインライトビット線の間に設けられる第1導電型の第1MOSトランジスタと、一端および第2の電圧の間に設けられる、第1導電型とは反対の第2導電型の第2MOSトランジスタとを有する。第2のCMOSドライバは、対応するサブライトビット線の他端および対応するメインライトビット線の間に設けられる第1導電型の第3MOSトランジスタと、他端および第2の電圧との間に設けられる、第2導電型の第4MOSトランジスタとを有する。第1および第2のMOSトランジスタは相補的にオンし、第3および第4のMOSトランジスタは相補的にオンする。 Preferably, the connection control unit includes first and second CMOS drivers provided corresponding to one end and the other end of each sub-write bit line. The first CMOS driver is provided between a first MOS transistor of a first conductivity type provided between one end of the corresponding sub-write bit line and the corresponding main write bit line, and a first voltage provided between the one end and the second voltage. A second MOS transistor having a second conductivity type opposite to the first conductivity type; The second CMOS driver is provided between the other end of the corresponding sub-write bit line and the corresponding main write bit line and the third MOS transistor of the first conductivity type and the second voltage. And a fourth MOS transistor of the second conductivity type. The first and second MOS transistors are complementarily turned on, and the third and fourth MOS transistors are complementarily turned on.
さらに好ましくは、対応するサブライトビット線が選択メモリセルに対応する場合に、第1および第2のCMOSドライバの一方は、書込データのレベルに応じて、一端および他端の一方を対応するメインライトビット線と接続し、第1および第2のCMOSドライバの他方は、書込データのレベルに応じて、一端および他端の他方を第2の電圧と接続する。 More preferably, when the corresponding sub-write bit line corresponds to the selected memory cell, one of the first and second CMOS drivers corresponds to one of the one end and the other end according to the level of the write data. The other of the first and second CMOS drivers is connected to the main write bit line, and the other of the one end and the other end is connected to the second voltage according to the level of the write data.
特に、対応するサブライトビット線が選択メモリセルに対応する場合を除いて、第2MOSトランジスタおよび第4MOSトランジスタはオンする。 In particular, the second MOS transistor and the fourth MOS transistor are turned on except when the corresponding sub-write bit line corresponds to the selected memory cell.
この発明のさらに他の構成に従う薄膜磁性体記憶装置は、行列状に配置される複数のメモリセルを含むメモリアレイを備える。各メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化する。薄膜磁性体記憶装置は、メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に沿って第1のデータ書込電流を流すための複数のライトディジット線と、メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において、列方向に沿って第2のデータ書込電流を流すための複数のライトビット線と、動作テスト時において、複数のライトディジット線の少なくとも一部を並列に活性化するための第1のマルチセレクション制御部とをさらに備える。 A thin film magnetic memory device according to still another configuration of the present invention includes a memory array including a plurality of memory cells arranged in a matrix. The electric resistance of each memory cell changes according to the stored data magnetically written by the first and second data write currents. The thin film magnetic memory device is provided corresponding to each memory cell row, and each of the thin film magnetic memory devices has a plurality of write digit lines for flowing a first data write current along the row direction when activated, and a memory A plurality of write bit lines are provided corresponding to the cell columns, respectively, for flowing a second data write current along the column direction at the time of activation, and a plurality of write digits at the time of the operation test. And a first multi-selection control unit for activating at least a part of the line in parallel.
好ましくは、薄膜磁性体記憶装置は、動作テスト時において、各メモリセルに対するデータ書込が理論的には不能なレベルまで、第1のデータ書込電流を低下させるためのテスト電流供給回路をさらに備える。 Preferably, the thin film magnetic memory device further includes a test current supply circuit for reducing the first data write current to a level where data writing to each memory cell is theoretically impossible during the operation test. Prepare.
また、好ましくは、薄膜磁性体記憶装置は、動作テスト時において、複数のライトビット線のうちの少なくとも一部を、第1および第2の電圧の間に互いに直列に接続するための第2のマルチセレクション制御部をさらに備える。 Preferably, the thin film magnetic memory device includes a second for connecting at least a part of the plurality of write bit lines in series between the first and second voltages during the operation test. A multi-selection control unit is further provided.
さらに好ましくは、動作テストは、少なくとも一部のライトビット線に流される第2のデータ書込電流の方向が互いに反対に設定される、第1および第2のテストパターンを含む。 More preferably, the operation test includes first and second test patterns in which directions of the second data write current passed through at least some of the write bit lines are set to be opposite to each other.
請求項1の薄膜磁性体記憶装置は、行選択結果をデコードするための行デコード回路を、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができるので、行選択動作に関連する回路面積を削減して、MRAMデバイスの小面積化を図ることができる。
In the thin film magnetic memory device according to
請求項2に記載の薄膜磁性体記憶装置は、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、デコード結果を共有するためのワード線選択回路およびライトディジット線選択回路を、小面積で効率的に配置できる。
The thin film magnetic memory device according to
請求項3および4に記載の薄膜磁性体記憶装置は、メインワード線をさらに設けた階層ワード線構成における行選択に必要となるサブワードドライバについても、データ書込用のライトディジット線およびデータ読出用のワード線によって共有することができる。したがって、請求項1記載の薄膜磁性体記憶装置が奏する効果に加えて、階層ワード線構成においてもMRAMデバイスの小面積化を図ることができる。
5. The thin film magnetic memory device according to
請求項5記載の薄膜磁性体記憶装置は、請求項3記載の薄膜磁性体記憶装置が奏する効果に加えて、活性化されたライトディジット線に対して簡易な構成でデータ書込電流を流すことができる。
The thin film magnetic memory device according to
請求項6および8に記載の薄膜磁性体記憶装置は、ライトディジット線を分割配置して、各々の活性化を互いに独立に制御できるので、行方向に沿ったデータ書込電流をデータ書込対象となった選択メモリセルを含む必要な領域のみに流すことができる。この結果、非選択メモリセルに対するデータ誤書込の危険性を抑制することができる。
9. The thin film magnetic memory device according to
請求項7記載の薄膜磁性体記憶装置は、請求項6記載の薄膜磁性体記憶装置が奏する効果に加えて、活性化されたライトディジット線に対して簡易な構成でデータ書込電流を流すことができる。
The thin-film magnetic memory device according to
請求項9から13に記載の薄膜磁性体記憶装置は、サブライトビット線を分割配置して、各々の活性化を互いに独立に制御できるので、列方向に沿ったデータ書込電流をデータ書込対象となった選択メモリセルを含む必要な領域のみに流すことができる。この結果、非選択メモリセルに対するデータ誤書込の危険性を抑制することができる。 In the thin film magnetic memory device according to any one of claims 9 to 13, since the sub-write bit lines are divided and each activation can be controlled independently of each other, the data write current along the column direction is written to the data. It is possible to flow only in a necessary area including the selected memory cell as a target. As a result, the risk of erroneous data writing for unselected memory cells can be suppressed.
請求項15、16、17、18、19、21および22記載の薄膜磁性体記憶装置は、メインライトビット線におけるデータ書込電流の方向を書込データに応じて切換える必要がないので、ライトビット線ドライバを片側のみに配置すればよい。この結果、請求項9記載の薄膜磁性体記憶装置が奏する効果に加えて、MRAMデバイスの小面積化を図ることができる。また、メインライトビットワード線上において、ライドビット線ドライバから見て選択メモリセルを含むブロックよりも遠い側においては、データ書込電流流れない。したがって、請求項9記載の薄膜磁性体記憶装置が奏する効果に加えて、非選択メモリセルに対するデータ誤書込をより強力に防止することができる。
In the thin film magnetic memory device according to any one of
請求項14、20および23に記載の薄膜磁性体記憶装置は、活性化されたサブライトビット線を除く他のサブライトビット線を接地電圧に固定するので、データ誤書込の発生をさらに抑制できる。
24. The thin-film magnetic memory device according to
請求項24記載の薄膜磁性体記憶装置は、動作テスト時において、複数本のライトディジット線に並列にデータ書込電流を流すことができるため、動作テストを効率的に短時間で実行できる。 In the thin film magnetic memory device according to the twenty-fourth aspect, since the data write current can flow in parallel to the plurality of write digit lines during the operation test, the operation test can be executed efficiently in a short time.
請求項25記載の薄膜磁性体記憶装置は、動作テスト時において、理論的にはデータ書込が実行不能なレベルのデータ書込電流を、複数本のライトディジット線に並列に流すことができる。したがって、請求項24記載の薄膜磁性体記憶装置が奏する効果に加えて、各メモリセルのデータ誤書込に対する耐性を評価することができる。 In the thin film magnetic memory device according to the twenty-fifth aspect, at the time of the operation test, a data write current at a level where data writing is theoretically impossible to execute can be made to flow in parallel to a plurality of write digit lines. Therefore, in addition to the effect exhibited by the thin film magnetic memory device according to the twenty-fourth aspect, it is possible to evaluate the resistance against erroneous data writing of each memory cell.
請求項26記載の薄膜磁性体記憶装置は、動作テスト時において、直列に接続された複数本のライトビット線に対して、データ書込電流を同時に流すことができる。したがって、消費電流の増大を抑制した上で、動作テストをさらに効率的かつ短時間で実行できる。 In the thin film magnetic memory device according to the twenty-sixth aspect, the data write current can be simultaneously supplied to the plurality of write bit lines connected in series during the operation test. Therefore, an operation test can be executed more efficiently and in a short time while suppressing an increase in current consumption.
請求項27記載の薄膜磁性体記憶装置は、請求項26記載の薄膜磁性体記憶装置が奏する効果に加えて、記憶データの極性に依存してメモリセルのデータ誤書込耐性が異なる場合にも、特性を正確に評価できる。 The thin film magnetic memory device according to a twenty-seventh aspect has the same effect as the thin film magnetic memory device according to the twenty-sixth embodiment, but also in the case where the erroneous data write resistance of the memory cell varies depending on the polarity of the stored data. The characteristics can be accurately evaluated.
以下において、本発明の実施の形態について図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示す。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In addition, the same code | symbol in a figure shows the same or an equivalent part.
[実施の形態1]
図1は、本発明の実施の形態1に従うMRAMデバイス1の全体構成を示す概略ブロック図である。
[Embodiment 1]
FIG. 1 is a schematic block diagram showing an overall configuration of an
図1を参照して、実施の形態1に従うMRAMデバイス1は、外部からの制御信号CMDおよびアドレス信号ADDに応答してランダムアクセスを行ない、書込データDINの入力および読出データDOUTの出力を実行する。
Referring to FIG. 1,
MRAMデバイス1は、制御信号CMDに応答してMRAMデバイス1の全体動作を制御するコントロール回路5と、行列状に配置された複数のMTJメモリセルを有するメモリアレイ10とを備える。
The
メモリアレイ10は、行列状に配置された複数のMTJメモリセルMCを含む。MTJメモリセルの構成は、図21に示したのと同様である。図1においては、代表的に示される1個のMTJメモリセルと、これに対応するワード線WL、ライトディジット線WDL、ライトビット線WBLおよびリードビット線RBLの配置が示される。ワード線WLおよびライトディジット線WDLは、メモリセル行に対応して配置される。実施の形態1に従う構成においては、ワード線WLは、複数のメモリセル行ごとに配置されるメインワード線MWLと、各メモリセル行ごとに配置されるサブワード線SWLとに階層的に設けられる。リードビット線RBLおよびライトビット線WBLは、メモリセル列に対応して配置される。
データ書込時においては、選択メモリセルに対応するメモリセル行(以下、選択行とも称する)のライトディジット線WDLと、選択メモリセルに対応するメモリセル列(以下、選択列とも称する)のライトビット線WBLとが活性化されて、それぞれにデータ書込電流が流される。また、データ読出時においては、選択メモリセルに対応するワード線WL(サブワード線SWL)が高電圧状態に活性化され、センス電流(データ読出電流)Isが、選択メモリセルおよびリードビット線RBLを通過する。 At the time of data writing, write digit line WDL of a memory cell row (hereinafter also referred to as a selected row) corresponding to the selected memory cell and writing of a memory cell column (hereinafter also referred to as a selected column) corresponding to the selected memory cell Bit line WBL is activated and a data write current is supplied to each of them. In the data read operation, the word line WL (sub word line SWL) corresponding to the selected memory cell is activated to a high voltage state, and the sense current (data read current) Is is applied to the selected memory cell and the read bit line RBL. pass.
メモリアレイ10における、MTJメモリセルおよび上記の信号線群の配置の詳細については、後程説明する。なお、以下においては、信号、信号線およびデータ等の2値的な高電圧状態(電源電圧Vcc)および低電圧状態(接地電圧Vss)を、それぞれ「Hレベル」および「Lレベル」とも称する。
Details of the arrangement of the MTJ memory cells and the signal line group in the
MRAMデバイス1は、さらに、アドレス信号ADDによって示されるロウアドレスRAをデコードして、メモリアレイ10における行選択を実行するためのデコード結果を出力する行デコーダ20と、アドレス信号ADDによって示されるコラムアドレスCAをデコードして、メモリアレイ10における列選択を実行するためのデコード結果を出力する列デコーダ25と、読出/書込制御回路30および35とを備える。
The
読出/書込制御回路30および35は、データ書込時においてライトビット線WBLにデータ書込電流を流すための回路、データ読出時においてリードビット線RBLにセンス電流を流すための回路、データ読出時において、リードビット線RBLの電圧を検知して読出データを生成するための回路等を総称したものである。
Read /
図2は、図1に示したメモリアレイ10の構成を説明するための図である。
図2を参照して、メモリアレイ10は、サブワードドライバ帯52およびサブコラムドライバ帯55に囲まれたメモリセルブロック50に細分化されている。メモリアレイ10全体では、メモリセルブロック50は、m行×n列(n,m:自然数)に行列状に配置されている。以下においては、選択メモリセルが属するメモリセルブロックを、単に選択メモリセルブロックと称する。
FIG. 2 is a diagram for explaining the configuration of
Referring to FIG. 2,
列方向に互いに隣り合うm個のメモリセルブロックは、同一のバンクを構成する。したがって、メモリアレイ10は、n個のバンクBK1〜BKnに分割される。同様に、行方向に互いに隣り合うn個のメモリセルブロックは、同一のブロックグループを構成する。したがって、メモリアレイ10は、m個のブロックグループBGL1〜BGLmに分割される。
The m memory cell blocks adjacent to each other in the column direction form the same bank. Therefore,
各メモリセルブロック50において、MTJメモリセルは、行列状に配置される。各メモリセル行ごとに、データ読出用のサブワード線SWLと、データ書込用のライトディジット線WDLとが配置される。すなわち、ライトディジット線WDLは、各サブブロックごとに独立に、各メモリセル行に対応して配置される。実施の形態1に従う構成においては、行選択のための上位信号線として、メインワード線MWLがサブワード線SWLおよびライトディジット線WDLと階層的に設けられる。メインワード線MWLは、複数のメモリセル行ごとに、行方向に互いに隣り合うn個のメモリセルブロックにまたがって共通に配置される。
In each
メインワード線MWLにそれぞれ対応して、メインワードドライバ60が配置される。メインワードドライバ60の各々は、行デコーダ20における行選択結果に応じて、対応するメインワード線MWLを活性化する。
A
各メモリセル列に対応して、データ書込用のライトビット線WBLおよびリードビット線RBLが配置される。実施の形態1に従う構成においては、ライトビット線WBLおよびリードビット線RBLは、列方向に互いに隣り合うm個のメモリセルブロック間にまたがって共通に配置される。これらのビット線をワード線と同様に、上位のビット線と下位のビット線とに階層的に配置する場合には、両者の間の接続を制御するための回路群が、サブコラムドライバ帯55に設けられる。
A write bit line WBL and a read bit line RBL for data writing are arranged corresponding to each memory cell column. In the configuration according to the first embodiment, write bit line WBL and read bit line RBL are commonly arranged across m memory cell blocks adjacent to each other in the column direction. When these bit lines are arranged hierarchically on the upper bit line and the lower bit line as in the word line, a circuit group for controlling the connection between the two is provided in the sub
列方向に沿ってセグメントデコード線SGDLが配置される。セグメントデコード線SGDLは、行デコーダ20のデコード結果に応じて活性化され、サブワード線SWLおよびライトディジット線WDLの活性化範囲を制御するための信号を伝達する。セグメントデコード線SGDLは、サブワードドライバ帯を通過するように設けられ、後程説明するようしバンク選択線BSL、選択線SLおよびリセット線RSLを含む。セグメントデコード線SGDLは、各バンクごとに独立に制御される。
Segment decode lines SGDL are arranged along the column direction. Segment decode line SGDL is activated according to the decoding result of
サブワードドライバ帯52には、対応するセグメントデコード線SGDLおよびメインワード線MWLに応じて、対応するサブワード線SWLおよびライトディジット線WDLの活性化を制御するための回路群が配置されている。
In sub
図3は、サブワードドライバ帯およびサブブロックの詳細な構成を示すための回路図である。 FIG. 3 is a circuit diagram for showing a detailed configuration of the sub word driver band and the sub block.
図3を参照して、サブワードドライバ帯52には、各メモリセル行に対応して、サブワードドライバ70およびサブロウデコーダ80が配置される。
Referring to FIG. 3, in sub
図3においては、一例として、4つのメモリセル行ごとに1本のメインワード線MWLが設けられるものとする。すなわち、各メモリセルブロックにおいて、1本のメインワード線MWLは、4本のサブワード線SWLおよびライトディジット線WDLと対応付けられる。1本のメインワード線MWLに対応する4本のサブワード線(データ読出時)およびライトディジット線WDL(データ書込時)のうちの、いずれのサブワード線SWLおよびライトディジット線WDLが選択されるかは、選択線SLのうちの1つの活性化(Hレベル)により指定される。リセット線RSL1〜RSL4は、サブワードドライバに一旦保持されたデコード結果をリセットするために配置される。なお、選択線SL1〜SL4およびリセット線RSL1〜RSL4を総称する場合には、選択線SLおよびリセット線RSLとそれぞれ称する。バンク選択線BSLは、対応するバンクに選択メモリセルブロックが含まれる場合に、Hレベルに活性化される。 In FIG. 3, as an example, one main word line MWL is provided for every four memory cell rows. That is, in each memory cell block, one main word line MWL is associated with four sub word lines SWL and write digit line WDL. Which sub word line SWL and write digit line WDL are selected from among four sub word lines (during data reading) and write digit line WDL (during data writing) corresponding to one main word line MWL Is designated by activation (H level) of one of the selection lines SL. Reset lines RSL1 to RSL4 are arranged for resetting the decoding result once held in the sub word driver. Note that the selection lines SL1 to SL4 and the reset lines RSL1 to RSL4 are collectively referred to as the selection line SL and the reset line RSL, respectively. Bank select line BSL is activated to H level when the corresponding bank includes a selected memory cell block.
サブワードドライバ70は、ゲート電圧がバンク選択線BSLにより制御され、メインワード線MWLと内部ノードN0との間に設けられる選択トランジスタ71と、内部ノードN0によってゲート電圧が制御され、選択線SLのうちの1つ(たとえばSL0)とデコード結果を保持するためのノードNdとの間に接続されるトランジスタ72と、ゲート電圧がトランジスタ72と同じ選択線(SL0)により制御され、内部ノードN0とノードNdとの間に接続されるトランジスタ73とを含む。サブワードドライバ70は、さらに、リセット線RSLによりゲート電圧が制御され、ノードNdと接地電圧Vssとの間に設けられるトランジスタ74をさらに含む。
In the
バンク選択線BSLは、活性化時にはHレベル(電源電圧Vcc)に設定され、デコード結果がノードNdに保持された後は、Lレベル(接地電圧Vss)に変化する。このとき、トランジスタ72および73により構成されるラッチ回路により、このバンク選択線BSLの活性状態が保持されることになる。選択線SLとリセット線RSLとの電圧レベルは、互いに相補となるように制御される。
Bank select line BSL is set to H level (power supply voltage Vcc) when activated, and changes to L level (ground voltage Vss) after the decoding result is held at node Nd. At this time, the active state of the bank selection line BSL is held by the latch circuit formed of the
待機動作時においては、バンク選択線BSLがLレベル(接地電圧Vss)であり、選択線SLがLレベル(接地電圧Vss)であり、リセット線RSLは、Hレベル(電源電圧Vcc)となっている。活性化動作時においては、まず、対応するリセット線をLレベル(接地電圧Vss)に非活性化するとともに、選択行に対応するバンク選択線BSLが活性化されて、Hレベル(電源電圧Vcc)となる。 In the standby operation, the bank selection line BSL is at L level (ground voltage Vss), the selection line SL is at L level (ground voltage Vss), and the reset line RSL is at H level (power supply voltage Vcc). Yes. In the activation operation, first, the corresponding reset line is deactivated to L level (ground voltage Vss), and the bank selection line BSL corresponding to the selected row is activated to become H level (power supply voltage Vcc). It becomes.
次いで、選択行に対応するメインワード線MWLが活性化されてHレベル(電源電圧Vcc)に変化する。このメインワード線MWLの活性化とほぼ同時に、選択線SLのうちの選択行に対応する1つが、Hレベル(電源電圧Vcc)に設定される。これに応じて、選択行に対応するノードNdは、Hレベル(Vcc−Vth)レベルとなる。ここで、Vthは、トランジスタ71および73のしきい値電圧の和である。
Next, the main word line MWL corresponding to the selected row is activated and changes to the H level (power supply voltage Vcc). Almost simultaneously with the activation of the main word line MWL, one of the selection lines SL corresponding to the selected row is set to the H level (power supply voltage Vcc). Accordingly, node Nd corresponding to the selected row is at the H level (Vcc−Vth) level. Here, Vth is the sum of the threshold voltages of the
その後、バンク選択線BSLは、Lレベル(接地電圧Vss)に非活性化され、サブワードドライバ70中のトランジスタ72および73によって形成されるラッチ回路によって、ノードNdに電荷が閉じ込められることになる。この状態で、選択線SLのうちの選択されている1つの電圧レベルをHレベル(電源電圧Vcc)まで上昇させれば、選択メモリセルブロックにおいて、選択行に対応するノードNdの電圧は、電源電圧Vccレベルまで上昇しかつラッチされる。
Thereafter, the bank selection line BSL is deactivated to L level (ground voltage Vss), and charges are confined at the node Nd by the latch circuit formed by the
リセット時には、バンク選択線BSLをHレベル(電源電圧Vcc)に設定するとともに、選択線SLをLレベル(接地電圧Vss)に設定する。さらに、リセット線RSLをHレベル(電源電圧Vcc)に活性化することで、ノードNdに蓄えられた電荷を放電する。このような構成とすることで、サブワードドライバ70を、NチャネルMOSトランジスタの4素子のみで構成することが可能であり、素子数を削減することができる。
At reset, the bank selection line BSL is set to H level (power supply voltage Vcc) and the selection line SL is set to L level (ground voltage Vss). Furthermore, by activating the reset line RSL to H level (power supply voltage Vcc), the charge stored in the node Nd is discharged. With such a configuration, the
さらに、メインワード線MWLの活性化は、ワンショットパルス信号として行なわれる。すなわち、選択メモリセルブロック内の選択行において、サブワードドライバ70中のトランジスタ72および73によって、メインワード線の活性状態(Hレベル)が一度保持されると、メインワード線MWLの電圧レベルはLレベルにリセット可能である。
Further, activation of the main word line MWL is performed as a one-shot pulse signal. That is, once the active state (H level) of the main word line is held once by the
このような構成では、図2に示したように、複数のバンクが同一のメインワード線を共有しても、バンク選択線BSLが活性化されない限り、メインワード線MWLの電圧レベルは、サブワードドライバ70の各々に影響を与えることがない。したがって、行方向に隣接する複数のメモリセルブロックを独立なバンクとして動作させることが可能となる。 In such a configuration, as shown in FIG. 2, even if a plurality of banks share the same main word line, as long as the bank selection line BSL is not activated, the voltage level of the main word line MWL is the sub word driver. 70 is not affected. Therefore, a plurality of memory cell blocks adjacent in the row direction can be operated as independent banks.
他のサブワードドライバにおいても、同様の構成が存在する。このような構成とすることにより、メインワード線MWLを活性化するとともに、さらにバンク選択線BSLを活性化して、かつ選択線SLのいずれかを選択的に活性化することによって、選択メモリセルブロック内の選択行に対応するノードNdが活性状態(Hレベル;電源電圧Vcc)に設定され、かつその活性状態が保持される。すなわち、サブワードドライバ70内に、デコード結果(行選択結果)を保持することができる。
Similar configurations exist for other sub-word drivers. With such a configuration, the main word line MWL is activated, the bank selection line BSL is further activated, and any one of the selection lines SL is selectively activated, thereby selecting the selected memory cell block. Node Nd corresponding to the selected row is set in an active state (H level; power supply voltage Vcc), and the active state is maintained. That is, the decoding result (row selection result) can be held in the
一方、リセット線RSLを選択的に活性化して接地電圧に放電することによって、一旦サブワードドライバ内に保持されたデコード結果(行選択結果)は、リセットされる。 On the other hand, by selectively activating the reset line RSL and discharging it to the ground voltage, the decoding result (row selection result) once held in the sub word driver is reset.
サブロウデコーダ80は、各メモリセル行ごとに、千鳥状に配置される。すなわち、サブロウデコーダ80は、1つのメモリセルブロックに隣接する2つのサブワードドライバ帯52を用いて、サブワード線SWLおよびライトディジット線WDLの一端に対応するサブワードドライバ帯および、サブワード線SWLおよびライトディジット線WDLの他端に対応するサブワードドライバ帯の一方に、1行ごとに交互配置される。これにより、サブロウデコーダ80を小面積で効率的に配置できる。
サブロウデコーダ80は、サブワードドライバ70に保持される対応するメモリセル行のデコード結果に基づいて、サブワード線SWLおよびライトディジット線WDLの活性
化を制御する。サブワード線SWLおよびライトディジット線WDLは、各メモリセルブロック内において、同一のメモリセル行に属するMTJメモリセルMCに対応するように配置される。一方、同一のメモリセル列に属するMTJメモリセルMCに対しては、ライトビット線WBLおよびリードビット線RBLが配置される。
さらに、各メモリセル行ごとに、データ書込時を含むデータ読出時以外において、サブワード線SWLを接地電圧Vssに固定するためのトランジスタスイッチ90と、ライトディジット線WDLの一端側を、接地電圧Vssと接続するためのトランジスタスイッチ92とが配置される。
Further, for each memory cell row, the
トランジスタスイッチ90は、データ読出時にHレベルに活性化される制御信号REの反転信号/REをゲートに受けて、サブワード線SWLと接地電圧Vssとの間に設けられる。トランジスタスイッチ90は、電源電圧Vccと結合されたゲートを有し、ライトディジット線WDLと接地電圧Vssとの間に設けられる。
ライトディジット線WDLの他端は、サブロウデコーダ80によって、行選択結果に応じて選択的にHレベル(電源電圧Vcc)に設定される。これにより、活性化されたライトディジット線WDLに対して、サブロウデコーダ80からトランジスタスイッチ92に向かう方向に、データ書込電流Ipを流すことができる。
The other end of write digit line WDL is selectively set to the H level (power supply voltage Vcc) by
図4は、サブロウデコーダ80の構成を詳細に示す回路図である。
図4には、1本のメインワード線MWLに対応する、4つのメモリセル行が代表的に示される。各メモリセル行に対応するサブロウデコーダ80の構成は同様になるので、ここでは、代表的に1つのメモリセル行に対応する構成について説明する。
FIG. 4 is a circuit diagram showing the configuration of the
FIG. 4 representatively shows four memory cell rows corresponding to one main word line MWL. Since the configuration of the
図4を参照して、サブロウデコーダ80は、デコード結果(行選択結果)が保持されたノードNdとライトディジット線WDLとの間に設けられるトランジスタスイッチ82と、ノードNdとサブワード線SWLとの間に設けられたトランジスタスイッチ84とを有する。トランジスタスイッチ82のゲートには、データ書込時にHレベルに活性化される制御信号WEが与えられる。トランジスタスイッチ84のゲートには、データ読出時にHレベルに活性化される制御信号REが入力される。
Referring to FIG. 4,
各サブロウデコーダにおいて、データ書込時には、トランジスタスイッチ82がターンオンするとともにトランジスタスイッチ84がターンオフし、データ読出時には、トランジスタスイッチ84がターンオンするとともにトランジスタスイッチ82がターンオフする。
In each sub-row decoder, at the time of data writing, the
データ読出時およびデータ書込時の各々において、ノードNdには、対応するメモリセル行のデコード結果が保持される。すなわち、選択メモリセルブロックの選択行に対応するノードNdは、Hレベル(電源電圧Vcc)に設定され、それ以外では、ノードNdは、Lレベル(接地電圧Vss)に設定される。 At each of data reading and data writing, node Nd holds the decoding result of the corresponding memory cell row. That is, the node Nd corresponding to the selected row of the selected memory cell block is set to the H level (power supply voltage Vcc), and otherwise, the node Nd is set to the L level (ground voltage Vss).
データ書込時においては、トランジスタスイッチ82は、制御信号WEに応答してターンオンして、ノードNdの電圧、すなわち対応するメモリセル行のデコード結果に基づいて、対応するライトディジット線WDLを活性化する。活性化されたライトディジット線WDLは、Hレベル(電源電圧Vcc)に設定されたノードNdと接続されるので、サブロウデコーダ80からオン状態のトランジスタスイッチ92に向かう方向に、データ書込電流Ipが流される。
At the time of data writing,
したがって、行方向のデータ書込電流Ipを流すためのライトディジット線WDLを各メモリセルブロックごとに細分化することによって、選択メモリセルブロックに対応するライトディジット線WDLのみにデータ書込電流Ipを流すことができる。 Therefore, by subdividing the write digit line WDL for flowing the data write current Ip in the row direction for each memory cell block, the data write current Ip is applied only to the write digit line WDL corresponding to the selected memory cell block. It can flow.
一方、図1に示した読出/書込制御回路30および35に設けられたライトビット線ドライバ(図示せず)は、選択列に対応するライトビット線WBLの両端のそれぞれを、Hレベル(電源電圧Vcc)およびLレベル(接地電圧Vss)の一方ずつに設定する。ライトビット線WBLの両端の電圧設定は、書込データのレベルに応じて切換えられる。したがって、ライトビット線WBLを流れる列方向のデータ書込電流は、記憶データのレベルに応じた方向(+Iwまたは−Iw)を有する。以下においては、両方向のデータ書込電流を総称する場合には、データ書込電流±Iwと表記する。
On the other hand, a write bit line driver (not shown) provided in read /
このような構成とすることによって、データ書込対象となった選択メモリセルを含む必要最小限の領域のみにデータ書込電流Ipが流される。すなわち、選択メモリセルが属する選択バンク以外の他のバンクにおいては、行方向のデータ書込電流Ipが流されることがない。したがって、ライトディジット線WDLを階層的に配置せずに、すなわち行方向に隣接するメモリセルブロック間で共有されるように配置する構成と比較して、非選択メモリセルに対するデータ誤書込の危険性を抑制することができる。 With such a configuration, the data write current Ip is allowed to flow only in the minimum necessary area including the selected memory cell that is the data write target. That is, in the banks other than the selected bank to which the selected memory cell belongs, the data write current Ip in the row direction is not passed. Therefore, there is a risk of erroneous data writing to unselected memory cells as compared with a configuration in which write digit lines WDL are not arranged hierarchically, that is, arranged so as to be shared between adjacent memory cell blocks in the row direction. Sex can be suppressed.
データ読出時においては、トランジスタスイッチ90によって、各サブワード線SWLが接地電圧Vssと切り離される。さらに、トランジスタスイッチ84は、制御信号REに応答してターンオンして、ノードNdの電圧、すなわち対応するメモリセル行のデコード結果に基づいて、対応するサブワード線SWLを活性化する。活性化されたサブワード線SWLは、Hレベル(電源電圧Vcc)に設定されたノードNdと接続される。これに応答して、選択行に対応する対応するアクセストランジスタATRの各々がターンオンして、ライトビット線WBLと、リードビット線RBLとの間に磁気トンネル接合部MTJが電気的に結合される。
At the time of data reading, each sub word line SWL is disconnected from ground voltage Vss by
さらに、選択列において、選択メモリセルの磁気トンネル接合部MTJおよびリードビット線RBLを通過させるためのセンス電流Isを供給することによって、リードビット線RBLの電圧を検知して、選択メモリセルの記憶データを読出すことができる。 Further, in the selected column, by supplying the sense current Is for passing the magnetic tunnel junction MTJ and the read bit line RBL of the selected memory cell, the voltage of the read bit line RBL is detected, and the memory of the selected memory cell is stored. Data can be read.
このように、サブロウデコーダ80を設けることによって、ライトディジット線WDLと、サブワード線SWLとのデコーダを共有することができる。すなわち、行デコーダ20およびサブワードドライバ70を、データ読出用のサブワード線SWLと、データ書込用のライトディジット線WDLとによって共有することができるので、行選択動作に関連する回路面積を削減して、MRAMデバイスの小面積化を図ることができる。
Thus, by providing the
[実施の形態2]
実施の形態2においては、列方向のデータ書込電流±Iwを流すためのライトビット線WBLを階層的に配置する構成について説明する。
[Embodiment 2]
In the second embodiment, a configuration in which write bit lines WBL for flowing data write current ± Iw in the column direction are arranged hierarchically will be described.
図5は、実施の形態2に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。 FIG. 5 is a block diagram showing the arrangement of hierarchical main write bit lines and sub-write bit lines according to the second embodiment.
図5を参照して、サブライトビット線SWBLは、各メモリセルブロック50毎に、各メモリセル列に対して配置される。一方、メインライトビット線MWBLは、同一バンクに属するm個のメモリセルブロックに共通に、複数のメモリセル列毎に配置される。
Referring to FIG. 5, sub write bit line SWBL is arranged for each memory cell column for each
実施の形態2においては、一例として、2つのメモリセル列毎に、1本のメインライトビット線MWBLが配置される構成を例示する。すなわち、各メモリセルブロックにおいて、2本のサブライトビット線SWBL1およびSWBL2が、1本のメインライトビット線MWBLと対応づけられる。なお、サブライトビット線SWBL1およびSWBL2を総称して、単にサブライトビット線SWBLとも称する。 In the second embodiment, as an example, a configuration in which one main write bit line MWBL is arranged for every two memory cell columns is illustrated. That is, in each memory cell block, two sub-write bit lines SWBL1 and SWBL2 are associated with one main write bit line MWBL. Note that the sub-write bit lines SWBL1 and SWBL2 are collectively referred to simply as a sub-write bit line SWBL.
図6は、ライトビット線が階層的に配置されたMTJメモリセルの構造図である。
図6を参照して、列方向のデータ書込電流±Iwを流すためのサブライトビット線SWBLは、図22に示したライトビット線WBLに相当し、磁気トンネル接合部MTJと近接するように配置される。メインライトビット線MWBLは、サブライトビット線SWBLよりも上層に配置される。したがって、サブライトビット線SWBLは、磁気トンネル接合部MTJ(MTJメモリセル)に対して、メインライトビット線MWBLよりも近くに配置される。
FIG. 6 is a structural diagram of an MTJ memory cell in which write bit lines are arranged hierarchically.
Referring to FIG. 6, sub write bit line SWBL for flowing data write current ± Iw in the column direction corresponds to write bit line WBL shown in FIG. 22, and is close to magnetic tunnel junction MTJ. Be placed. The main write bit line MWBL is arranged in an upper layer than the sub write bit line SWBL. Therefore, the sub write bit line SWBL is arranged closer to the magnetic tunnel junction MTJ (MTJ memory cell) than the main write bit line MWBL.
選択メモリセルブロックにおいては、列方向のデータ書込電流は、サブライトビット線SWBLを流れる。一方、非選択のサブブロックにおいては、データ書込電流±Iwは、メインライトビット線MWBLを流れる。 In the selected memory cell block, the data write current in the column direction flows through the sub write bit line SWBL. On the other hand, in the non-selected sub-block, data write current ± Iw flows through main write bit line MWBL.
これにより、非選択のメモリセルブロックにおいて、データ書込電流±Iwによって磁気トンネル接合部MTJに作用する磁界の強度を弱くすることができる。なお、MTJメモリセル部分のその他の部分の構造は、図22に示したものと同様であるので、詳細な説明は繰返さない。 Thereby, in the non-selected memory cell block, the strength of the magnetic field acting on the magnetic tunnel junction MTJ by the data write current ± Iw can be reduced. Since the structure of other parts of the MTJ memory cell part is the same as that shown in FIG. 22, detailed description will not be repeated.
再び図5を参照して、読出/書込制御回路30および35は、各メインライトビット線MWBLの両端に対応して設けられる、ライトビット線ドライバ31および36を含む。ライトビット線ドライバ31は、列選択結果に応じて、対応するメインライトビット線MWBLが選択されたときに、メインライトビット線MWBLの一端を、書込データDINのデータレベルに応じて、電源電圧Vccおよび接地電圧Vssの一方と接続する。ライトビット線ドライバ36は、対応するメインライトビット線MWBLが選択されたときに、ライトビット線ドライバ31と相補的に、対応するメインライトビット線MWBLの他端を、電源電圧Vccおよび接地電圧Vssの他方と接続する。
Referring again to FIG. 5, read / write
すなわち、選択されたメインライトビット線MWBLの両端は、書込データDINのデータレベルに応じて、電源電圧Vccおよび接地電圧Vssの一方ずつと相補的に接続される。これにより、選択されたメインライトビット線MWBLに対して、書込データDINのデータレベルに応じた方向のデータ書込電流±Iwを流すことができる。 That is, both ends of the selected main write bit line MWBL are complementarily connected to one of the power supply voltage Vcc and the ground voltage Vss according to the data level of the write data DIN. As a result, a data write current ± Iw in a direction according to the data level of the write data DIN can be supplied to the selected main write bit line MWBL.
各メモリセルブロックにおいて、1本のメインライトビット線MWBLと2本のサブライトビット線SWBL1およびSWBL2との間の接続を制御するための、選択トランジスタスイッチ200,210a,210b,220a,220bが配置される。 In each memory cell block, select transistor switches 200, 210a, 210b, 220a, and 220b are arranged for controlling connection between one main write bit line MWBL and two sub write bit lines SWBL1 and SWBL2. Is done.
これらの選択トランジスタスイッチは、選択メモリセルブロック中の選択列に対応するサブライトビット線SWBLをメインライトビット線MWBLと接続する。また、それ以外のサブライトビット線SWBLは、メインライトビット線MWBLから電気的に切離される。 These selection transistor switches connect the sub write bit line SWBL corresponding to the selected column in the selected memory cell block to the main write bit line MWBL. The other sub-write bit lines SWBL are electrically disconnected from the main write bit line MWBL.
また、m個のブロックグループにそれぞれ対応して、ブロックグループ選択信号/BGSL1〜/BGSLmが設けられる。ブロックグループ選択信号/BGSL1〜/BGSLmの各々は、同一のブロックグループに属する複数のサブブロックによって共有される。ブロックグループ選択信号/BGSL1〜/BGSLmのうちの選択メモリセルブロックに対応する1つがLレベルに活性化され、残りはHレベルに非活性化される。なお、ブロックグループ選択信号/BGSL1〜/BGSLmを総称して、ブロックグループ選択信号/BGSLとも称する。 Further, block group selection signals / BGSL1 to / BGSLm are provided corresponding to m block groups, respectively. Each of block group selection signals / BGSL1 to / BGSLm is shared by a plurality of sub-blocks belonging to the same block group. One of block group selection signals / BGSL1 to / BGSLm corresponding to the selected memory cell block is activated to L level, and the rest is deactivated to H level. Block group selection signals / BGSL1 to / BGSLm are collectively referred to as block group selection signal / BGSL.
図7は、実施の形態2に従う選択スイッチの配置を詳細に説明する回路図である。
各メモリセルブロックにおいて、メインライトビット線MWBLの各々に対する選択トランジスタスイッチの配置は同様であるので、図7においては、1つのメモリセルブロックにおける1本のメインライトビット線MWBLに対する構成が代表的に示される。
FIG. 7 is a circuit diagram illustrating in detail the arrangement of selection switches according to the second embodiment.
In each memory cell block, the arrangement of the selection transistor switches for each of the main write bit lines MWBL is the same. Therefore, in FIG. 7, the configuration for one main write bit line MWBL in one memory cell block is representative. Indicated.
図7を参照して、ライトビット線ドライバ31は、論理ゲート32と、CMOSインバータを構成するドライバトランジスタ33および34とを有する。論理ゲート32は、メインビット線MWBLの選択信号であるメインコラム選択信号MCSLと、書込データDINとのNAND論理演算結果を出力する。ドライバトランジスタ33は、PチャネルMOSトランジスタで構成され、メインライトビット線MWBLの一端と電源電圧Vccとの間に設けられる。ドライバトランジスタ34は、NチャネルMOSトランジスタで構成され、メインライトビット線MWBLの一端と接地電圧Vssとの間に設けられる。ドライバトランジスタ33および34の各々のゲート電圧は、論理ゲート32の出力によって制御される。
Referring to FIG. 7, write
ライトビット線ドライバ36は、論理ゲート37と、CMOSインバータを構成するドライバトランジスタ38および39とを有する。論理ゲート37は、メインビット線MWBLの選択信号であるメインコラム選択信号MCSLと、書込データDINの反転信号/DINとのNAND論理演算結果を出力する。ドライバトランジスタ38は、PチャネルMOSトランジスタで構成され、メインライトビット線MWBLの他端と電源電圧Vccとの間に設けられる。ドライバトランジスタ39は、NチャネルMOSトランジスタで構成され、メインライトビット線MWBLの他端と接地電圧Vssとの間に設けられる。ドライバトランジスタ38および39の各々のゲート電圧は、論理ゲート37の出力によって制御される。
The write
したがって、非選択のメインライトビット線MWBLに対応するライトビット線ドライバ31および36においては、論理ゲート32および37の出力は、Hレベルに設定される。したがって非選択のメインライトビット線MWBLの両端は、接地電圧Vssと接続される。
Therefore, in write
一方、選択されたメインライトビット線MWBLの両端は、ライトビット線ドライバ31および36によって、書込データDINのデータレベルに応じて、電源電圧Vccおよび接地電圧Vssの一方ずつと接続される。書込データDINがHレベル(“1”)である場合には、ライトビット線ドライバ31は、メインライトビット線MWBLの一端を電源電圧Vccと接続し、ライトビット線ドライバ36は、メインライトビット線MWBLの他端を、接地電圧Vssと接続する。
On the other hand, both ends of the selected main write bit line MWBL are connected to one of power supply voltage Vcc and ground voltage Vss by write
反対に、書込データDINがLレベル(“0”)である場合には、ライトビット線ドライバ31は、メインライトビット線MWBLの一端を接地電圧Vssと接続し、ライトビット線ドライバ36は、メインライトビット線MWBLの他端を、電源電圧Vccと接続する。
On the other hand, when the write data DIN is at L level (“0”), the write
選択トランジスタスイッチ200は、各メモリセルブロック毎に、メインライトビット線MWBLに対して直列に挿入される。選択トランジスタスイッチ200は、ノードN1およびN2の間に配置され、選択メモリセルブロックにおいて、メインライトビット線MWBL上の電流経路を遮断するために設けられる。選択トランジスタスイッチのゲートには、ブロックグループ選択信号/BGSLが与えられる。
The
選択トランジスタスイッチ210aは、サブライトビット線SWBLの一端と、メインライトビット線MWBL上のノードN1との間に設けられる。選択トランジスタスイッチ220aは、サブライトビット線SWBL1の他端と、メインライトビット線MWBL上のノードN2との間に設けられる。選択トランジスタスイッチ210aおよび220aゲートには、サブコラム選択信号SCSL1が入力される。サブコラム選択信号SCSL1およびSCSL2は、1本のメインライトビット線MWBLと対応する2本のサブライトビット線の1本を選択するための信号である。
The
選択トランジスタスイッチ210bは、サブライトビット線SWBL2の一端とノードN1との間に設けられる。選択トランジスタスイッチ220bは、サブライトビット線SWBL2の他端と、ノードN2との間に設けられる。選択トランジスタスイッチ210bおよび220bの各々のゲートは、サブコラム選択信号SCSL2を受ける。
さらに、サブライトビット線SWBL1を接地電圧Vssと結合するための選択トランジスタスイッチ230aおよび240aが配置される。また、サブライトビット線SWBL2と接地電圧Vssとの間にも、選択トランジスタスイッチ230bおよび240bが電気的に結合される。選択トランジスタスイッチ230aのゲートには、サブコラム選択信号SCSL2が入力され、選択トランジスタスイッチ230bのゲートには、サブコラム選択信号SCSL1が入力される。選択トランジスタスイッチ240aおよび240bの各々のゲートには、ブロックグループ選択信号/BGSLが入力される。図7に表記されたこれらの選択トランジスタスイッチには、代表的にNチャネルMOSトランジスタが適用される。
Further,
図8は、実施の形態2に従う列方向のデータ書込電流の経路を説明する第1の回路図である。 FIG. 8 is a first circuit diagram illustrating the path of the data write current in the column direction according to the second embodiment.
図8には、図中に“S”で示された選択メモリセルに対して、Hレベル(“1”)データを書込む場合における、データ書込電流の電流経路が示される。 FIG. 8 shows a current path of a data write current when H level (“1”) data is written to a selected memory cell indicated by “S” in the drawing.
図8を参照して、Hレベルの書込データDINを書込むためのデータ書込電流+Iwを発生するために、ライトビット線ドライバ31は、対応するメインライトビット線MWBLの一端を電源電圧Vccと接続し、ライトビット線ドライバ36は、メインライトビット線MWBLの他端を、接地電圧Vssと接続する。
Referring to FIG. 8, in order to generate data write current + Iw for writing H level write data DIN, write
選択メモリセルブロックにおいては、対応するブロックグループ選択信号/BGSLはLレベルに活性化される。これにより、選択トランジスタスイッチ200,240a,240bの各々は、ターンオフする。一方、非選択のメモリセルブロックにおいては、選択トランジスタスイッチ200はオンする。
In the selected memory cell block, the corresponding block group selection signal / BGSL is activated to L level. Thereby, each of the selection transistor switches 200, 240a, and 240b is turned off. On the other hand, in the non-selected memory cell block, the
したがって、同一バンク内の非選択のメモリセルブロックにおいて、列方向のデータ書込電流+Iwは、メインライトビット線MWBLを通過する。一方、選択メモリセルブロックにおいては、データ書込電流+Iwをサブライトビット線SWBLに流すために、選択トランジスタスイッチ200によって、メインライトビット線MWBL上の電流経路は遮断される。
Therefore, in the non-selected memory cell block in the same bank, the data write current + Iw in the column direction passes through the main write bit line MWBL. On the other hand, in the selected memory cell block, the current path on the main write bit line MWBL is blocked by the
選択メモリセルブロックにおいて、サブライトビット線SWBL2にデータ書込電流を流すために、サブコラム選択信号SCSL1がLレベルに非活性化され、サブコラム選択信号SCSL2がHレベルに活性化される。 In the selected memory cell block, in order to pass a data write current to sub write bit line SWBL2, sub column select signal SCSL1 is deactivated to L level, and sub column select signal SCSL2 is activated to H level.
したがって、選択トランジスタスイッチ210b,220b,230aの各々はオン状態とされ、選択トランジスタスイッチ210a,220a,230bの各々はオフ状態に設定される。これにより、選択トランジスタスイッチ200によってメインライトビット線MWBL上の電流経路が遮断されたデータ書込電流+Iwは、選択トランジスタスイッチ210bおよび220bを介して、サブビット線SWBL2を流れる。さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線WDLに行方向のデータ書込電流Ipが流されるので、選択メモリセルに対して、Hレベルのデータを書込むことができる。
Therefore, each of the
図9は、実施の形態2に従う列方向のデータ書込電流の経路を説明する第2の回路図である。 FIG. 9 is a second circuit diagram illustrating the path of the data write current in the column direction according to the second embodiment.
図9には、図中に“S”で示された選択メモリセルに対して、Lレベル(“0”)データを書込む場合における、データ書込電流の電流経路が示される。 FIG. 9 shows a current path of a data write current when L level (“0”) data is written to a selected memory cell indicated by “S” in the drawing.
図9を参照して、Lレベルの書込データDINを書込むためのデータ書込電流−Iwを発生するために、メインライトビット線MWBLの両端電圧は、図8の場合とは反対に設定される。すなわち、ライトビット線ドライバ31は、メインライトビット線MWBLの一端を接地電圧Vssと接続し、ライトビット線ドライバ36は、メインライトビット線MWBLの他端を、電源電圧Vccと接続する。
Referring to FIG. 9, in order to generate data write current −Iw for writing L level write data DIN, the voltage across main write bit line MWBL is set opposite to the case of FIG. Is done. That is, the write
ブロックグループ選択信号/BGSLおよびサブコラム選択信号SCSL1,SCSL2は、図8と同様に設定される。したがって、図8の場合と同様に、選択トランジスタスイッチ200,240a,240bの各々はオフし、選択トランジスタスイッチ210b,220b,230aの各々はオンし、選択トランジスタスイッチ210a,220a,230bの各々はオフする。
Block group selection signal / BGSL and sub column selection signals SCSL1 and SCSL2 are set in the same manner as in FIG. Therefore, as in the case of FIG. 8, each of the selection transistor switches 200, 240a, and 240b is turned off, each of the selection transistor switches 210b, 220b, and 230a is turned on, and each of the
これにより、選択トランジスタスイッチ200によってメインライトビット線MWBL上の電流経路が遮断されたデータ書込電流−Iwは、選択トランジスタスイッチ210bおよび220bを介して、サブライトビット線SWBL2を流れる。さらに、行選択結果に基づいて、選択メモリセルに対応するライトディジット線WDLに行方向のデータ書込電流Ipが流されるので、選択メモリセルに対して、Lレベル(“0”)データを書込むことができる。
As a result, the data write current −Iw whose current path on the main write bit line MWBL is cut off by the
再び図7を参照して、同一バンク内の非選択メモリセルブロックにおいては、ブロックグループ選択信号/BGSLはHレベルに非活性化されるので、選択トランジスタスイッチ200,240a,240bの各々はオンする。また、さらに、サブコラム選択信号SCSL1およびSCSL2の各々もLレベルに非活性化されるので、選択トランジスタスイッチ210a,220a,210b,220b,230a,230bの各々はオフされる。
Referring again to FIG. 7, in the non-selected memory cell block in the same bank, block group selection signal / BGSL is deactivated to the H level, so that each of selection transistor switches 200, 240a and 240b is turned on. . Furthermore, since each of sub column selection signals SCSL1 and SCSL2 is also deactivated to L level, each of
これにより、非選択メモリセルブロックにおいては、サブライトビット線SWBL1およびSWBL2の各々は、メインライトビット線MWBLから電気的に切離されて、接地電圧Vssに固定される。したがって、同一バンク内の非選択メモリセルブロックにおいて、列方向のデータ書込電流は、磁気トンネル接合部MTJに隣接するサブライトビット線SWBLを流れることなく、磁気トンネル接合部MTJから離れたメインライトビット線MWBLによってバイパスされる。また、データ読出時においても、各サブライトビット線SWBLは非活性化されて、その両端は接地電圧Vssに設定される。 Thereby, in the non-selected memory cell block, each of sub write bit lines SWBL1 and SWBL2 is electrically disconnected from main write bit line MWBL and fixed to ground voltage Vss. Therefore, in a non-selected memory cell block in the same bank, the data write current in the column direction does not flow through the subwrite bit line SWBL adjacent to the magnetic tunnel junction MTJ, and the main write separated from the magnetic tunnel junction MTJ. Bypassed by bit line MWBL. Also, at the time of data reading, each sub-write bit line SWBL is inactivated and both ends thereof are set to the ground voltage Vss.
このような構成とすることにより、選択メモリセルを含むバンク内において、非選択メモリセルブロックに属するMTJメモリセルに対するデータ誤書込の発生を防止することができる。 By adopting such a configuration, it is possible to prevent erroneous data writing to the MTJ memory cells belonging to the non-selected memory cell block in the bank including the selected memory cell.
[実施の形態2の変形例]
図10は、実施の形態2の変形例に従う階層的なメインライトビット線およびサブライトビット線の配置を示すブロック図である。
[Modification of Embodiment 2]
FIG. 10 is a block diagram showing the arrangement of hierarchical main write bit lines and sub-write bit lines according to the modification of the second embodiment.
図10を参照して、実施の形態2の変形例に従う構成においては、メインライトビット線MWBLの両端にそれぞれ配置されたライトビット線ドライバ31および36に代えて、メインライトビット線MWBLの一端側においてのみ、ライトビット線ドライバ40が配置される。また、各メモリセルブロックにおいて、メインライトビット線MWBLと、サブライトビット線SWBL1およびSWBL2との間の接続を制御するための、選択トランジスタスイッチ250a,255a,250b,255b,260a,265a,260b,265bが配置される。これらの選択トランジスタスイッチは、選択メモリセルブロックにおいて、選択メモリセルに対応するサブライトビット線SWBLの一端および他端は、メインライトビット線MWBLおよび接地電圧Vssの一方ずつと、書込データDINのデータレベルに応じて接続する。
Referring to FIG. 10, in the configuration according to the modification of the second embodiment, one end side of main write bit line MWBL is substituted for write
図11は、実施の形態2の変形例に従う選択スイッチの配置を詳細に説明する回路図である。 FIG. 11 is a circuit diagram illustrating in detail the arrangement of the selection switches according to the modification of the second embodiment.
図11においても、1つのメモリセルブロックにおける1本のメインライトビット線MWBLに対する構成が代表的に示される。 FIG. 11 also representatively shows a configuration for one main write bit line MWBL in one memory cell block.
図11を参照して、ライトビット線ドライバ40は、CMOSインバータを構成する、ドライバトランジスタ41および42を有する。ドライバトランジスタ41は、PチャネルMOSトランジスタで構成され、電源電圧Vccとメインライトビット線MWBLとの間に設けられる。ドライバトランジスタ42は、NチャネルMOSトランジスタで構成され、接地電圧Vssとメインライトビット線MWBLとの間に設けられる。
Referring to FIG. 11, write
ドライバトランジスタ41および42の各々のゲートには、メインライトビット線MWBLを選択するためのメインコラム選択信号MCSLの反転信号が入力される。したがって、非選択のメインライトビット線は、ドライバトランジスタ42によって接地電圧Vssと接続される。一方、選択されたメインライトビット線MWBLは、ドライバトランジスタ41によって、電源電圧Vccと接続される。
An inverted signal of main column selection signal MCSL for selecting main write bit line MWBL is input to the gates of
後の説明で明らかになるように、実施の形態2の変形例においては、メインライトビット線MWBLの両端電圧の設定を記憶データに応じて切換える必要がないため、各メインライトビット線MWBLを常時電源電圧Vccに充電する構成とすることも可能である。しかし、上述したように、各メインライトビット線MWBLをメインコラム選択信号(列選択結果)に応じて電源電圧Vccと接続する構成とすることにより、他の配線等の間に短絡経路が生じたメインライトビット線MWBLを、予め設けた予備のメインライトビットによって置換救済することができる。 As will be apparent from the following description, in the modification of the second embodiment, it is not necessary to switch the setting of the voltage across the main write bit line MWBL according to the stored data, so that each main write bit line MWBL is always switched. A configuration in which the power supply voltage Vcc is charged is also possible. However, as described above, each main write bit line MWBL is connected to the power supply voltage Vcc in accordance with the main column selection signal (column selection result), thereby causing a short circuit path between other wirings and the like. The main write bit line MWBL can be replaced and repaired by a spare main write bit provided in advance.
論理ゲート270は、サブコラム選択信号SCSL1と書込データDINとのNOR論理演算結果を、選択信号SD1aとして出力する。論理ゲート272は、サブコラム選択信号SCSL2と書込データDINとのNOR論理演算結果を、選択信号SD2aとして出力する。論理ゲート274は、サブコラム選択信号SCSL1と書込データ/DINとのNOR論理演算結果を、選択信号SD1bとして出力する。論理ゲート276は、サブコラム選択信号SCSL2と書込データ/DINとのNOR論理演算結果を、選択信号SD2bとして出力する。
したがって、サブライトビット線SWBL1が選択メモリセルと対応する場合、すなわちサブライトビット線SWBL1が選択される場合には、選択信号SD1aおよびSD1bの一方ずつが、書込データDINに応じて、HレベルおよびLレベルにそれぞれ設定される。 Therefore, when sub write bit line SWBL1 corresponds to the selected memory cell, that is, when sub write bit line SWBL1 is selected, one of selection signals SD1a and SD1b is set to the H level according to write data DIN. And L level, respectively.
一方、サブライトビット線SWBL1が選択メモリセルと対応しない場合、すなわちサブライトビット線SWBL1が非選択である場合には、対応するサブコラム選択信号SCSL1がLレベルに設定されるので、選択信号SD1aおよびSD1bの各々がLレベルに設定される。選択信号SD2aおよびSD2bについても同様に設定される。 On the other hand, when sub write bit line SWBL1 does not correspond to the selected memory cell, that is, when sub write bit line SWBL1 is not selected, corresponding sub column selection signal SCSL1 is set to the L level, so that selection signal SD1a And SD1b are set to the L level. The selection signals SD2a and SD2b are similarly set.
選択トランジスタスイッチ250aは、PチャネルMOSトランジスタで構成され、サブライトビット線SWBL1の一端とメインライトビット線MWBL上のノードN1との間に設けられる。選択トランジスタスイッチ255aは、NチャネルMOSトランジスタで構成され、サブライトビット線SWBL1の一端と接地電圧Vssとの間に設けられる。選択トランジスタスイッチ250aおよび255aは、1つのCMOSドライバを構成する。選択トランジスタスイッチ250aおよび255aの各々のゲートには、選択信号SD1aが入力される。
選択トランジスタスイッチ260aは、PチャネルMOSトランジスタで構成され、サブライトビット線SWBL1の他端とメインライトビット線MWBL上のノードN2との間に設けられる。選択トランジスタスイッチ265aは、NチャネルMOSトランジスタで構成され、サブライトビット線SWBL1の他端と接地電圧Vssとの間に設けられる。選択トランジスタスイッチ260aおよび265aは、1つのCMOSドライバを構成する。選択トランジスタスイッチ260aおよび265aの各々のゲートには、選択信号SD1bが入力される。
選択トランジスタスイッチ250bは、PチャネルMOSトランジスタで構成され、サブライトビット線SWBL2の一端とノードN1との間に設けられる。選択トランジスタスイッチ255bは、NチャネルMOSトランジスタで構成され、サブライトビット線SWBL2の一端と接地電圧Vssとの間に設けられる。選択トランジスタスイッチ250bおよび255bは、1つのCMOSドライバを構成する。選択トランジスタスイッチ250bおよび255bの各々のゲートには、選択信号SD2aが入力される。
選択トランジスタスイッチ260bは、PチャネルMOSトランジスタで構成され、サブライトビット線SWBL2の他端とノードN2との間に設けられる。選択トランジスタスイッチ265bは、NチャネルMOSトランジスタで構成され、サブライトビット線SWBL2の他端と接地電圧Vssとの間に設けられる。選択トランジスタスイッチ260bおよび265bは、1つのCMOSドライバを構成する。選択トランジスタスイッチ260bおよび265bの各々のゲートには、選択信号SD2bが入力される。
図12は、実施の形態2の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第1の回路図である。 FIG. 12 is a first circuit diagram illustrating the path of the data write current in the column direction in the selected memory cell block according to the modification of the second embodiment.
図12には、図中に“S”で示された選択メモリセルに対して、Hレベル(“1”)データを書込むためのデータ書込電流+Iwの電流経路が示される。 FIG. 12 shows a current path of data write current + Iw for writing H level (“1”) data to the selected memory cell indicated by “S” in the drawing.
図12を参照して、ライトビット線ドライバ40は、メインコラム選択信号MCSLの活性化(Hレベル)に応答して、選択メモリセルに対応するメインライトビット線MWBLを電源電圧Vccと接続する。さらに、サブライトビット線SWBL2を選択するために、サブコラム選択信号SCSL2がHレベルに設定され、サブコラム選択信号SCSL1がLレベルに設定される。
Referring to FIG. 12, write
したがって、論理ゲート270および274がそれぞれ出力する選択信号SD1aおよびSD1bの各々は、Hレベルに設定される。一方、書込データDINがHレベルであるので、論理ゲート272および276がそれぞれ出力する選択信号SD2aおよびSD2bは、LレベルおよびHレベルにそれぞれ設定される。
Therefore, selection signals SD1a and SD1b output from
これにより、非選択のサブライトビット線SWBL1に対しては、選択トランジスタスイッチ255aおよび265aがオンする一方で、選択トランジスタスイッチ250aおよび260aがオフする。これにより、サブライトビット線SWBL1は、メインライトビット線MWBLと電気的に切り離されるとともに、その両端は接地電圧Vssと結合される。
Thereby, for the non-selected sub-write bit line SWBL1, the
一方、選択されたサブライトビット線SWBL2に対しては、選択トランジスタスイッチ250bおよび265bがオンする一方で、選択トランジスタスイッチ255bおよび260bがオフする。これにより、サブライトビット線SWBL2の一端は選択トランジスタスイッチ250bによって電源電圧Vccに設定されたメインライトビット線MWBLと結合される。また、サブライトビット線SWBL2の他端は、選択トランジスタスイッチ265bによって、接地電圧Vssと結合される。したがって、選択されたサブライトビット線SWBL2に対して、Hレベルの書込データDINを書込むためのデータ書込電流+Iwが流される。
On the other hand, for selected sub-write bit line SWBL2, selection transistor switches 250b and 265b are turned on, while selection transistor switches 255b and 260b are turned off. Thereby, one end of the sub write bit line SWBL2 is coupled to the main write bit line MWBL set to the power supply voltage Vcc by the
さらに、選択メモリセルに対応するライトディジット線WDLに対して、行方向のデータ書込電流Ipを流すことによって、選択メモリセルに対してHレベルのデータを書込むことができる。 Further, H level data can be written to the selected memory cell by supplying the data write current Ip in the row direction to the write digit line WDL corresponding to the selected memory cell.
図13は、実施の形態2の変形例に従う選択メモリセルブロックにおける列方向のデータ書込電流の経路を説明する第2の回路図である。 FIG. 13 is a second circuit diagram illustrating the path of the data write current in the column direction in the selected memory cell block according to the modification of the second embodiment.
図13には、図中に“S”で示された選択メモリセルに対して、Lレベル(“0”)データを書込むためのデータ書込電流+Iwの電流経路が示される。 FIG. 13 shows a current path of data write current + Iw for writing L level (“0”) data to a selected memory cell indicated by “S” in the drawing.
図13を参照して、ライトビット線ドライバ40は、図12の場合と同様に、選択メモリセルに対応するメインライトビット線MWBLを電源電圧Vccと接続する。
Referring to FIG. 13, write
また、図12の場合と同様に、サブコラム選択信号SCSL2がHレベルに設定され、サブコラム選択信号SCSL1がLレベルに設定される。したがって、論理ゲート270および274がそれぞれ出力する選択信号SD1aおよびSD1bの各々は、Hレベルに設定される。したがって、選択トランジスタスイッチ250a,255a,260a,265aによって、非選択のサブライトビット線SWBL1は、メインライトビット線MWBLと電気的に切り離されるとともに、その両端は接地電圧Vssと結合される。
Similarly to the case of FIG. 12, sub column selection signal SCSL2 is set to H level, and sub column selection signal SCSL1 is set to L level. Therefore, selection signals SD1a and SD1b output from
一方、書込データDINがLレベルであるので、論理ゲート272および276がそれぞれ出力する選択信号SD2aおよびSD2bは、図12の場合と反対に、HレベルおよびLレベルにそれぞれ設定される。したがって、選択されたサブライトビット線SWBL2に対しては、選択トランジスタスイッチ250bおよび265bがオフする一方で、選択トランジスタスイッチ255bおよび260bがオンする。これにより、サブライトビット線SWBL2の一端は、選択トランジスタスイッチ255bによって接地電圧Vssと結合される。また、サブライトビット線SWBL2の他端は、選択トランジスタスイッチ260bによって、電源電圧Vccに設定されたメインライトビット線MWBLと結合される。この結果、選択されたサブライトビット線SWBL2に対して、Lレベルの書込データDINを書込むための、図12とは反対方向のデータ書込電流−Iwが流される。
On the other hand, since write data DIN is at L level, selection signals SD2a and SD2b output from
さらに、選択メモリセルに対応するライトディジット線WDLに対して、行方向のデータ書込電流Ipを流すことによって、選択メモリセルに対してLレベルのデータを書込むことができる。 Furthermore, L level data can be written to the selected memory cell by passing the data write current Ip in the row direction to the write digit line WDL corresponding to the selected memory cell.
再び図11を参照して、非選択のメモリセルブロックにおいては、対応するサブコラム選択信号SCSL1およびSCSL2の両方がLレベルに非活性化されるため、選択信号SD1a,SD1b,SD2a,SD2bの各々はHレベルに設定される。 Referring to FIG. 11 again, in the non-selected memory cell block, since both corresponding sub-column selection signals SCSL1 and SCSL2 are inactivated to L level, each of selection signals SD1a, SD1b, SD2a, SD2b Is set to H level.
したがって、非選択のメモリセルブロックにおいては、選択トランジスタスイッチ250a,250b,260a,260bの各々がオフされる一方で、選択トランジスタスイッチ255a,255b,265a,265bの各々はオンする。これにより、サブライトビット線SWBL1およびSWBL2の各々は、メインライトビット線MWBLから切り離されるとともに、その両端が接地電圧Vssに設定される。また、データ読出時においても、各サブライトビット線SWBLは非活性化されて、その両端は接地電圧Vssに設定される。
Therefore, in the non-selected memory cell block, each of
このような構成とすることにより、メモリブロック毎に細分化されて配置されるサブライトビット線SWBLについて、選択メモリセルに対応するサブライトビット線SWBLのみに、書込データのレベルに応じた方向を有する列方向のデータ書込電流±Iwを流すことができる。すなわち、非選択のサブライトビット線SWBLには、列方向のデータ書込電流が流さることがない。 With such a configuration, with respect to the sub-write bit line SWBL subdivided for each memory block, only the sub-write bit line SWBL corresponding to the selected memory cell has a direction corresponding to the level of the write data. A data write current ± Iw in the column direction can be passed. That is, the data write current in the column direction does not flow through the non-selected sub-write bit line SWBL.
また、実施の形態2に従う構成と比較すると、ライトビット線ドライバは、メインライトビット線MWBLの一方側のみに配置されるので、メモリアレイ周辺部における回路面積の削減を図ることができる。さらに、選択されたメインライトビット線においても、選択メモリセルブロックから先の部分(ライトビット線ドライバ40から遠い側)においては、列方向のデータ書込電流±Iwが流れない。 Compared with the configuration according to the second embodiment, the write bit line driver is arranged only on one side of main write bit line MWBL, so that the circuit area in the peripheral portion of the memory array can be reduced. Further, even in the selected main write bit line, the data write current ± Iw in the column direction does not flow in the portion ahead of the selected memory cell block (the side far from the write bit line driver 40).
したがって、実施の形態2に従う構成と比較して、列方向のデータ書込電流を流す領域をさらに絞ることができるので、非選択メモリセルに対するデータ誤書込をより強力に防止することができる。 Therefore, as compared with the configuration according to the second embodiment, the region through which the data write current in the column direction can be further narrowed, so that erroneous data writing to unselected memory cells can be prevented more strongly.
なお、本実施の形態においては、1本のメインライトビット線MWBLと対応づけられるサブライトビット線SWBLの本数を2本とする例を示すが、本願発明の適用はこのような場合に限定されるものではない。すなわち、3以上の任意の複数本のサブライトビット線に対して、1本のメインライトビット線MWBLを対応づける構成としてもよい。この場合には、図7および図11で説明した、サブコラム選択信号SCSL1,SCSL2および選択トランジスタスイッチを、サブライトビット線SWBLの各々に対して同様に配置すればよい。 In this embodiment, an example in which the number of sub-write bit lines SWBL associated with one main write bit line MWBL is two is shown, but the application of the present invention is limited to such a case. It is not something. That is, one main write bit line MWBL may be associated with any plurality of sub-write bit lines of three or more. In this case, the sub column selection signals SCSL1 and SCSL2 and the selection transistor switch described with reference to FIGS. 7 and 11 may be similarly arranged for each of the sub write bit lines SWBL.
また、実施の形態1と、実施の形態2もしくはその変形例とを組合わせることにより、行方向のおよび列方向のデータ書込電流の両方について、必要最小範囲に対してのみ流す構成とすることもできる。このような構成とすれば、選択メモリセル以外の他の非選択メモリセルに対するデータ誤書込を、さらに強力に防止することが可能となる。 Further, by combining the first embodiment with the second embodiment or the modification thereof, the configuration is such that both the data write current in the row direction and the data write current in the column direction are allowed to flow only in the minimum necessary range. You can also. With such a configuration, it is possible to more strongly prevent erroneous data writing to non-selected memory cells other than the selected memory cell.
[実施の形態3]
実施の形態3においては、MTJメモリセルの各々について、データ誤書込に対する耐性を効率的にテストするための構成について説明する。以下においては、データ誤書込に対する耐性を評価するための動作テストをディスターブ試験と称する。
[Embodiment 3]
In the third embodiment, a configuration for efficiently testing each MTJ memory cell for resistance to erroneous data writing will be described. In the following, an operation test for evaluating the resistance against erroneous data writing is referred to as a disturb test.
図14は、実施の形態3に従うディスターブ試験時における行選択に関連する回路の配置を示す回路図である。 FIG. 14 is a circuit diagram showing an arrangement of circuits related to row selection during a disturb test according to the third embodiment.
図14を参照して、実施の形態3に従う構成においては、実施の形態1に従う階層的に配置されたワード線構成において、ディスターブ試験時に複数のメモリセル行を並列に活性化する「ロウマルチセレクション」を実行するための、マルチセレクションゲート310およびマルチセレクション制御回路320および330が配置される。
Referring to FIG. 14, in the configuration according to the third embodiment, in the hierarchically arranged word line configuration according to the first embodiment, a “row multi-selection” in which a plurality of memory cell rows are activated in parallel during a disturb test. ”Are arranged.
マルチセレクションゲート310は、各メインワード線MWL毎に配置され、対応するメインワード線を活性化するための行選択信号MRSL(デコード結果)と、マルチセレクション信号MSLのOR論理演算結果を出力する。マルチセレクション信号MSLは、ディスターブ試験時にHレベルに活性化される。各メインワード線MWLは、対応するマルチセレクションゲート310の出力に応じて選択的に活性化される。したがって、マルチセレクション信号MSLの活性化に応答して、各メインワード線MWLは選択状態(電源電圧Vcc)に活性化される。
マルチセレクション制御回路320および330は、バンク毎に配置される。マルチセレクション制御回路320および330は、マルチセレクション信号MSLaおよびMSLbを受ける。マルチセレクション制御回路320は、対応するバンクにおいて、選択線SL1〜SL4の活性化を制御する。マルチセレクション制御回路330は、対応するバンクにおいて、リセット線RSL1〜RSL4の活性化を制御する。
図15は、マルチセレクション制御回路320および330の構成を示す回路図である。
FIG. 15 is a circuit diagram showing a configuration of
図15を参照して、デコード信号S1〜S4は、選択線SL1〜SL4にそれぞれ対応し、対応する選択線を活性化する場合にHレベルに設定される。 Referring to FIG. 15, decode signals S1-S4 correspond to selection lines SL1-SL4, respectively, and are set to H level when the corresponding selection line is activated.
マルチセレクション制御回路320は、デコード信号S1およびマルチセレクション信号MSLaのOR論理演算結果を出力する論理ゲート321と、デコード信号S2およびマルチセレクション信号MSLbのOR論理演算結果を出力する論理ゲート322と、デコード信号S3およびマルチセレクション信号MSLaのOR論理演算結果を出力する論理ゲート323と、デコード信号S4およびマルチセレクション信号MSLbのOR論理演算結果を出力する論理ゲート324とを含む。選択線SL1〜SL4は、論理ゲート321〜324の出力によってそれぞれ駆動される。
The
マルチセレクション制御回路330は、デコード信号S1およびマルチセレクション信号MSLaのNOR論理演算結果を出力する論理ゲート311と、デコード信号S2およびマルチセレクション信号MSLbのNOR論理演算結果を出力する論理ゲート332と、デコード信号S3およびマルチセレクション信号MSLaのNOR論理演算結果を出力する論理ゲート333と、デコード信号S4およびマルチセレクション信号MSLbのNOR論理演算結果を出力する論理ゲート334とを含む。リセット線RSL1〜RSL4は、論理ゲート331〜334の出力によってそれぞれ駆動される。
The
このような構成とすることにより、選択線SLとリセット線RSLとの対応する1本ずつ同士は、互いに相補に活性化される。また、セレクション信号MSLaを活性化する場合には、選択線SL1およびSL3が強制的に活性化(Hレベル)され、リセット線RSL1およびRSL3が、強制的に非活性化(Lレベル)される。一方、マルチセレクション信号MSLbを活性化する場合には、選択線SL2およびSL4が強制的に活性化(Hレベル)され、リセット線RSL2およびRSL4が強制的に非活性化(Lレベル)される。 With such a configuration, the corresponding ones of the selection line SL and the reset line RSL are activated complementarily to each other. When the selection signal MSLa is activated, the selection lines SL1 and SL3 are forcibly activated (H level), and the reset lines RSL1 and RSL3 are forcibly deactivated (L level). On the other hand, when multi-selection signal MSLb is activated, selection lines SL2 and SL4 are forcibly activated (H level), and reset lines RSL2 and RSL4 are forcibly deactivated (L level).
マルチセレクション信号MSLaおよびMSLbの両方を活性化すると、選択線SL1〜SL4の全てが強制的に活性化される。一方、マルチセレクション信号MSLaおよびMSLbの両方を非活性化すると、選択線SL1〜SL4の1つが、行選択結果に応じて活性化される。 When both multi-selection signals MSLa and MSLb are activated, all of selection lines SL1 to SL4 are forcibly activated. On the other hand, when both multi-selection signals MSLa and MSLb are deactivated, one of selection lines SL1 to SL4 is activated according to the row selection result.
したがって、実施の形態3に従う構成によれば、ディスターブ試験時において、マルチセレクション信号MSLa,MSLbに応じて、複数のライトディジット線WDLを並列に活性化して、行方向のデータ書込電流を流すことができる。 Therefore, according to the configuration according to the third embodiment, in the disturb test, a plurality of write digit lines WDL are activated in parallel in accordance with multi-selection signals MSLa and MSLb, and a data write current in the row direction flows. Can do.
たとえば、マルチセレクション信号MSLa,MSLbの両方を活性化すると、メモリアレイ上の全てのライトディジット線WDLを並列に活性化できる。また、マルチセレクション信号MSLaおよびMSLbの一方を活性化すると、メモリアレイ上の1/2のライトディジット線WDLを並列に活性化できる。特に、マルチセレクション信号MSLaとMSLbとを交互に活性化することによって、1本毎のライトディジット線WDLを交互に活性化することができる。一方、マルチセレクション信号MSLa,MSLbの両方が非活性化される場合には、メモリアレイ上の1/4のライトディジット線WDLを並列に活性化できる。 For example, when both multi-selection signals MSLa and MSLb are activated, all the write digit lines WDL on the memory array can be activated in parallel. When one of multi-selection signals MSLa and MSLb is activated, ½ write digit line WDL on the memory array can be activated in parallel. In particular, by alternately activating the multi-selection signals MSLa and MSLb, each write digit line WDL can be activated alternately. On the other hand, when both multi-selection signals MSLa and MSLb are deactivated, ¼ write digit line WDL on the memory array can be activated in parallel.
図16は、実施の形態3に従うサブデコーダ帯の構成を示す回路図である。
図16を参照して、実施の形態3に従う構成においては、図4に示されるサブロウデコーダ80を用いて、ディスターブ試験時において、ライトディジット線WDLに中間的なデータ書込電流Iptを流すためのテスト電流供給回路350が配置される点が異なる。
FIG. 16 is a circuit diagram showing a configuration of a sub-decoder band according to the third embodiment.
Referring to FIG. 16, in the configuration according to the third embodiment,
テスト電流供給回路350は、サブロウデコーダ中のトランジスタスイッチ82のゲート電圧を切換えるための切換スイッチ352および355と、中間電圧発生回路360とを含む。
Test
切換スイッチ352および355は、マルチセレクション信号MSLに応答して制御される。通常動作時においては、切換スイッチ352および355は、サブロウデコーダ80中のトランジスタスイッチ82のゲートを、制御信号WEが伝達されるノードと結合する。一方、ディスターブ試験時においては、切換スイッチ352および355は、トランジスタスイッチ82のゲートをノードNmと結合する。
The changeover switches 352 and 355 are controlled in response to the multi-selection signal MSL. During normal operation, changeover switches 352 and 355 couple the gate of
中間電圧発生回路360は、電源電圧VccとノードNmとの間に結合される電流源362と、ノードNmと接地電圧Vssとの間に接続される可変抵抗364とを含む。可変抵抗364の抵抗値は、制御信号CLVによって調整可能である。したがって、中間電圧発生回路360は、制御信号CLVに応じた中間電圧Vm(Vcc>Vm>Vss)を、ノードNmに生成する。
Intermediate
このような構成とすることにより、サブロウデコーダ80中のトランジスタスイッチ82のゲート電圧は、通常動作時においては、制御信号WEの活性状態に対応する電源電圧Vccに設定される。このとき、ノードNdの電圧に応じて、活性化されたライトディジット線WDLには正規のデータ書込電流Ipが流される。一方、ディスターブ試験時においては、マルチセレクション信号に応じて活性化されたライトディジット線WDLに対して、中間電圧Vmに応じた中間的なデータ書込電流Iptが流される。
With this configuration, the gate voltage of
ここで、正規のデータ書込電流Ipは、図24に示したアステロイド特性線の外側の領域に相当するデータ書込磁界を磁気トンネル接合部MTJに印加可能なレベルに設定されるが、中間的なデータ書込電流Iptによって磁気トンネル接合部MTJに印加されるデータ書込磁界は、アステロイド特性線の内側の領域になるように調整される。 Here, the normal data write current Ip is set to a level at which the data write magnetic field corresponding to the region outside the asteroid characteristic line shown in FIG. 24 can be applied to the magnetic tunnel junction MTJ. The data write magnetic field applied to the magnetic tunnel junction MTJ by the typical data write current Ipt is adjusted to be a region inside the asteroid characteristic line.
このように、ディスターブ試験時には、理論的にはデータ書込が不能なレベルの中間的なデータ書込電流Iptを流し、各MTJメモリセルデータの記憶データが更新されるかどうかをチェックすることによって、各MTJメモリセルにおけるデータ誤書込に対する耐性をテストする。この際に、マルチセレクションを実行することにより、多数のメモリセル行を並列にディスターブ試験の対象とすることができる。 In this way, during the disturb test, an intermediate data write current Ipt at a level where data writing is theoretically impossible is passed, and whether or not the stored data of each MTJ memory cell data is updated is checked. The resistance against erroneous data writing in each MTJ memory cell is tested. At this time, by executing multi-selection, a large number of memory cell rows can be subjected to a disturb test in parallel.
次に、ディスターブ試験時における、サブライトビット線SWBLのマルチセレクションについて説明する。 Next, multi-selection of the sub-write bit line SWBL during the disturb test will be described.
図17は、実施の形態3に従うサブライトビット線SWBLのマルチセレクションに関連する部分の構成を示す回路図である。 FIG. 17 is a circuit diagram showing a configuration of a portion related to multi-selection of sub-write bit line SWBL according to the third embodiment.
図17には、図7に示した実施の形態2に従う階層的なライトビット線の配置に対して、ディスターブ試験時に複数のメモリセル列を並列に活性化する「コラムマルチセレクション」を実行するための構成が示される。 FIG. 17 shows “column multi-selection” for activating a plurality of memory cell columns in parallel during a disturb test for the hierarchical arrangement of write bit lines according to the second embodiment shown in FIG. The configuration of is shown.
図17を参照して、先頭のメインライトビット線MWBL1の両端において、ライトビット線ドライバ31および36に代えて、ライトビット線ドライバ400および410がそれぞれ配置される。
Referring to FIG. 17, write
ライトビット線ドライバ400は、図7に示したライトビット線ドライバ31と比較して、論理ゲート402および404をさらに備える点で異なる。論理ゲート402は、論理ゲート32の出力と、マルチセレクション信号MSLとのOR論理演算結果をドライバトランジスタ33のゲートに対して出力する。論理ゲート404は、論理ゲート402と同様の演算結果をドライバトランジスタ34のゲートに出力する。
Write
したがって、マルチセレクション信号MSLがHレベルに活性化されるディスターブ試験時には、ドライバトランジスタ33および34のゲートは、Lレベル(接地電圧Vss)に設定される。これにより、先頭のメインライトビット線MWBLの一端は、ライトビット線ドライバ400によって電源電圧Vccと結合される。一方、マルチセレクション信号MSLがLレベルに非活性化される通常動作時においては、論理ゲート402および404は、論理ゲート32の出力を、そのままドライバトランジスタ33および34のゲートに伝達する。
Therefore, during a disturb test in which multi-selection signal MSL is activated to H level, the gates of
ライトビット線ドライバ410は、図7に示したライトビット線ドライバ36と比較して、論理ゲート412および414をさらに含む点で異なる。論理ゲート412は、論理ゲート37の出力と、マルチセレクション信号MSLとのOR論理演算結果を、ドライバトランジスタ38のゲートに対して出力する。論理ゲート414は、論理ゲート37の出力と、マルチセレクション信号MSLの反転信号とのAND論理演算結果をドライバトランジスタ39のゲートに対して出力する。
Write
したがって、マルチセレクション信号MSLがHレベルに活性化されるディスターブ試験時においては、論理ゲート412および414の出力は、HレベルおよびLレベルにそれぞれ固定される。したがって、ドライバトランジスタ38および39の各々はオフする。一方、マルチセレクション信号MSLがLレベルに非活性化される通常動作時においては、論理ゲート412および414は、論理ゲート37の出力をドライバトランジスタ38および39の各々のゲートにそのまま伝達する。
Therefore, during a disturb test in which multi-selection signal MSL is activated to H level, the outputs of
最終のメインライトビット線を除く、以降のメインライトビット線MWBLの両端に配置されるライトビット線ドライバは、メインライトビット線ドライバ410と同様の構成を有する。したがって、これらのメインライトビット線MWBLの各々は、ディスターブ試験時には、電源電圧Vccおよび接地電圧Vssのいずれとも接続されず、フローティング状態とされる。
The write bit line drivers arranged at both ends of the subsequent main write bit lines MWBL except for the final main write bit line have the same configuration as the main write
さらに、隣接するメインライトビット線MWBL同士の間を短絡するためのマルチセレクション制御スイッチ420が設けられる。隣接するメインライトビット線同士は、マルチセレクション信号MSLの活性化に応答して、マルチセレクション制御スイッチ420によって電気的に接合される。さらに、ディスターブ試験時には、各ブロックグループにおいて、サブコラム選択信号SCSL1およびSCSL2のいずれかが活性化される。
Further, a
図18は、実施の形態3に従うコラムマルチセレクションの第1の例を示す概念図である。 FIG. 18 is a conceptual diagram showing a first example of column multi-selection according to the third embodiment.
図18を参照して、メモリアレイ全体では、k本のメインライトビット線MWBL1〜MWBLk(k:自然数)が配置されるものとする。ディスターブ試験時において、1番目のメインライトビット線MWBL1の一端は、図17に示したドライバトランジスタ33によって、電源電圧Vccと接続される。メインライトビット線MWBL1とMWBL2との他端同士は、マルチセレクション制御スイッチ420によって接続される。以下、同様に、隣接するメインライトビット線MWBLの一端同士および他端同士は、順に、マルチセレクション信号MSLに応答して接続される。さらに、最終のメインライトビット線MWBLkの一端は、接地電圧Vssと結合される。
Referring to FIG. 18, it is assumed that k main write bit lines MWBL1 to MWBLk (k: natural number) are arranged in the entire memory array. In the disturb test, one end of the first main write bit line MWBL1 is connected to the power supply voltage Vcc by the
このように、ライトビット線ドライバおよびマルチセレクション制御スイッチによって、動作テスト時において、メインライトビット線MWBL1〜MWBLkは電源電圧Vccと接地電圧Vssの間に、互いに直列に接続される。これにより、通常動作時におけるメインライトビット線MWBLの1本分の消費電流で、各メインライトビット線MWBL1〜MWBLkの各々に、列方向のデータ書込電流を流すことができる。 In this way, the main write bit lines MWBL1 to MWBLk are connected in series between the power supply voltage Vcc and the ground voltage Vss by the write bit line driver and the multi-selection control switch during the operation test. Thereby, the data write current in the column direction can be supplied to each of the main write bit lines MWBL1 to MWBLk with the current consumption of one main write bit line MWBL during the normal operation.
これにより、1本のメインライトビット線MWBLに対して、h本(h:自然数)のサブライトビット線SWBLが配置される構成においては、全体の1/hのサブライトビット線SWBLが、メインライトビット線MWBL1〜MWBLkと直列に接続されて、列方向のデータ書込電流を供給を受ける。あるいは、図17において,全てのブロックグループにおいて、サブコラム選択信号SCSL1およびSCSL2の両方を活性化すれば、メモリアレイ内の全てのサブライトビット線SWBLに列方向のデータ書込電流を流すことができる。 Thus, in a configuration in which h (h: natural number) sub-write bit lines SWBL are arranged for one main write bit line MWBL, the entire 1 / h sub-write bit lines SWBL are connected to the main write bit line MWBL. Data bit lines MWBL1 to MWBLk are connected in series to receive a data write current in the column direction. Alternatively, in FIG. 17, if both sub-column selection signals SCSL1 and SCSL2 are activated in all block groups, a data write current in the column direction can be supplied to all sub-write bit lines SWBL in the memory array. it can.
また、メインライトビット線MWBL1およびMWBLkに対応するライトビット線ドライバの構成を変更して、図18に実線で示される、メインライトビット線MWBL1およびMWBLkが電源電圧Vccおよび接地電圧Vssとそれぞれ接続される第1のテストパターンと、図18に点線で示される、メインライトビット線MWBL1およびMWBLkが接地電圧Vssおよび電源電圧Vccとそれぞれ接続される第2のテストパターンとを切換えて実行することもできる。このような構成とすれば、第1および第2のテストパターンのそれぞれにおいて、反対方向のデータ書込電流を流すことができる。この結果、記憶データの極性に依存してMTJメモリセルのデータ誤書込耐性が異なる場合にも、ディスターブ試験を正確に実行できる。 Further, the configuration of the write bit line driver corresponding to the main write bit lines MWBL1 and MWBLk is changed so that the main write bit lines MWBL1 and MWBLk shown by solid lines in FIG. 18 are connected to the power supply voltage Vcc and the ground voltage Vss, respectively. The first test pattern shown in FIG. 18 and the second test pattern in which the main write bit lines MWBL1 and MWBLk are connected to the ground voltage Vss and the power supply voltage Vcc, respectively, can be switched. . With such a configuration, a data write current in the opposite direction can be passed in each of the first and second test patterns. As a result, the disturb test can be accurately executed even when the data erroneous writing tolerance of the MTJ memory cell differs depending on the polarity of the stored data.
図19は、実施の形態3に従うコラムマルチセレクションの第2の例を示す概念図である。 FIG. 19 is a conceptual diagram showing a second example of column multi-selection according to the third embodiment.
図18においては、隣接するメインライトビット線MWBL間のそれぞれに、マルチセレクション制御スイッチ420が配置される構成を示したが、実施の形態3に従う構成は、このようなケースに限定的に適用されるものではない。すなわち、K本(K:2以上の整数)おきのメインライトビット線MWBL同士を接続するために、マルチセレクション制御スイッチ420を配置することも可能である。
FIG. 18 shows a configuration in which
図19には、K=2とした場合の構成が示される。この場合には、奇数番目のメインライトビット線同士を接合するためのマルチセレクション制御スイッチ420aと、偶数番目のメインライトビット線同士を電気的に結合するためのマルチセレクション制御スイッチ420bとは、異なるマルチセレクション信号MSLcおよびMSLdによってそれぞれ制御される。
FIG. 19 shows a configuration when K = 2. In this case, the
このような構成では、メモリアレイ全体においては、全体の1/(K×h)本のサブライトビット線SWBLに対して並列にデータ書込電流を供給することができる。このように、マルチセレクション制御スイッチの配置形態に応じて、並列にデータ書込電流を並列に流すことが可能なサブライトビット線SWBLの本数を任意に設定することが可能である。 In such a configuration, in the entire memory array, the data write current can be supplied in parallel to the entire 1 / (K × h) sub-write bit lines SWBL. As described above, the number of sub-write bit lines SWBL through which the data write current can flow in parallel can be arbitrarily set according to the arrangement form of the multi-selection control switch.
図20は、実施の形態3に従うディスターブ試験のフローチャートである。
図20を参照して、ディスターブ試験が開始されると(ステップS100)、まず、テストパターン1に基づくディスターブ試験(ステップS105)が実行される。テストパターン1においては、まず全てのMTJメモリセルに対して、たとえば“0(Lレベル)”のデータが書込まれる(ステップS110)。
FIG. 20 is a flowchart of a disturb test according to the third embodiment.
Referring to FIG. 20, when the disturb test is started (step S100), a disturb test based on test pattern 1 (step S105) is first executed. In
次いで、マルチセレクション信号MSLaおよびMSLbの設定に応じて、メモリアレイ全体の1/4、1/2または全てのライトディジット線WDLが並列に活性化されて、各々に中間的な行方向のデータ書込電流Iptが流される(ステップS120)。さらに、第1番目のメインライトビット線MWBL1および最終のメインライトビット線MWBLkが、電源電圧Vccおよび接地電圧Vssにそれぞれ接続された状態で、メモリアレイ全体の1/4、1/2またはすべてのサブライトビット線SWBLが活性化されて、テストパターン1に従った方向に列方向のデータ書込電流が流される。この場合において、図18および図19で説明したように、列方向のデータ書込電流は、活性化されたメインライトビット線MWBLおよびサブライトビット線SWBLが、電源電圧Vccおよび接地電圧Vssの間に互いに直列に接続された電流経路を流れる(ステップS130)。
Then, according to the setting of multi-selection signals MSLa and MSLb, 1/4, 1/2 or all the write digit lines WDL of the entire memory array are activated in parallel, and an intermediate row direction data write is performed on each. A sink current Ipt is supplied (step S120). Further, with the first main write bit line MWBL1 and the final main write bit line MWBLk connected to the power supply voltage Vcc and the ground voltage Vss, respectively, 1/4, 1/2 or all of the entire memory array is connected. Sub write bit line SWBL is activated, and a data write current in the column direction flows in the direction according to
テストパターン1における列方向のデータ書込電流の方向は、ステップS110で書込まれたデータを書換えるように設定される。ステップS110で“0(Lレベル)”のデータを書込む場合には、テストパターン1における列方向のデータ書込電流は、“1(Hレベル)”を書込むように設定される。
The direction of the data write current in the column direction in
データ書込電流の供給が終了すると、サブワード線SWLを順次スキャンし、対応するリードビット線の電圧を検知することによって、全メモリ空間に対してアクセスを実行する(ステップS140)。これにより、ステップS120およびS130によって行なわれた擬似的なデータ書込によって、各MTJメモリセルの記憶データが誤って書換えられていないかをチェックする(ステップS150)。 When the supply of the data write current is completed, the sub word lines SWL are sequentially scanned, and the voltage of the corresponding read bit line is detected, thereby accessing the entire memory space (step S140). Thereby, it is checked whether or not the data stored in each MTJ memory cell is erroneously rewritten by the pseudo data writing performed in steps S120 and S130 (step S150).
次に、テストパターン1とは逆極性のディスターブ試験を実行するために、テストパターン2に基づくディスターブ試験(ステップS155)が実行される。テストパターン2においては、まず全てのMTJメモリセルに対して、ステップS110とは逆極性のデータ、たとえば“1(Hレベル)”のデータが書込まれる(ステップS160)。
Next, in order to execute a disturb test having a polarity opposite to that of the
次いで、ステップS120と同様に、メモリアレイ全体の1/4、1/2または全てのライトディジット線WDLが並列に活性化されて、各々に中間的な行方向のデータ書込電流Iptが流される(ステップS170)。さらに、第1番目のメインライトビット線MWBL1および最終のメインライトビット線MWBLkが、ステップS130とは逆に、接地電圧Vssおよび電源電圧Vccにそれぞれ接続された状態で、メモリアレイ全体の1/4、1/2またはすべてのサブライトビット線SWBLが活性化されて、テストパターン2に従った方向に列方向のデータ書込電流が流される。ステップS130と同様に、列方向のデータ書込電流は、活性化されたメインライトビット線MWBLおよびサブライトビット線SWBLが、電源電圧Vccおよび接地電圧Vssの間に互いに直列に接続された電流経路を流れる(ステップS180)。
Next, as in step S120, 1/4, 1/2, or all the write digit lines WDL of the entire memory array are activated in parallel, and an intermediate row-direction data write current Ipt is supplied to each. (Step S170). Further, the first main write bit line MWBL1 and the final main write bit line MWBLk are connected to the ground voltage Vss and the power supply voltage Vcc, respectively, contrary to step S130. , 1/2 or all the sub-write bit lines SWBL are activated, and a data write current in the column direction flows in the direction according to the
テストパターン2における列方向のデータ書込電流の方向は、ステップS160で書込まれたデータを書換えるように設定される。ステップS160で“1(Hレベル)”のデータを書込む場合には、テストパターン2における列方向のデータ書込電流は、“0(Lレベル)”を書込むように設定される。
The direction of the data write current in the column direction in
データ書込電流の供給が終了すると、ステップS140と同様に、全メモリ空間に対してアクセスを実行する(ステップS190)。これにより、ステップS170およびS180によって行なわれた擬似的なデータ書込によって、各MTJメモリセルの記憶データが誤って書換えられていないかをチェックする(ステップS200)。 When the supply of the data write current is completed, the entire memory space is accessed as in step S140 (step S190). Thereby, it is checked whether the data stored in each MTJ memory cell is erroneously rewritten by the pseudo data writing performed in steps S170 and S180 (step S200).
次に、さらにテスト条件を変更する必要がある場合には(ステップS210)、図16に示した中間電圧Vmの値を変更して、中間的なデータ書込電流Iptを増加あるいは減少させて、より厳しいあるいはより緩やか条件の下で、同様のテストを繰り返し実行する。所定のテスト条件(データ書込電流Ipt)によるテストがすべて終了した場合には、ディスターブ試験は終了する(ステップS230)。 Next, when it is necessary to further change the test conditions (step S210), the value of the intermediate voltage Vm shown in FIG. 16 is changed to increase or decrease the intermediate data write current Ipt. Repeat the same test under more severe or milder conditions. When all the tests under the predetermined test condition (data write current Ipt) are finished, the disturb test is finished (step S230).
このように、実施の形態3に従う構成によれば、MTJメモリセルに対する、データ誤書込に対する耐性を評価するためのディスターブ試験を、並列に多数のMTJメモリセルを対象として、効率的に短時間で行なうことができる。 As described above, according to the configuration according to the third embodiment, the disturb test for evaluating the resistance against erroneous data writing on the MTJ memory cell is efficiently performed in a short time for a large number of MTJ memory cells in parallel. Can be done.
さらに、活性化されたメインライトビット線MWBLおよびサブライトビット線SWBLが直列に接続された電流経路に対して列方向のデータ書込電流を流す構成とすることにより、ディスターブ試験時に複数のメモリセル列を並列に活性化することによる消費電力の増加を抑制できる。 In addition, a data write current in the column direction is caused to flow in a current path in which the activated main write bit line MWBL and sub write bit line SWBL are connected in series, so that a plurality of memory cells can be used during a disturb test. An increase in power consumption caused by activating the columns in parallel can be suppressed.
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。 The embodiment disclosed this time should be considered as illustrative in all points and not restrictive. The scope of the present invention is defined by the terms of the claims, rather than the description above, and is intended to include any modifications within the scope and meaning equivalent to the terms of the claims.
10 メモリアレイ、20 行デコーダ、25 列デコーダ、30,35 読出/書込制御回路、31,36,40,400,410 ライトビット線ドライバ、50 メモリセルブロック、52 サブワードドライバ帯、55 サブコラムドライバ帯、60 メインワードドライバ、70 サブワードドライバ、80 サブロウデコーダ、82,84,90,92 トランジスタスイッチ、200,210a,220a,210b,220b,230a,230b,240a,240b,250a,255a,250b,255b,260a,260b,265a,265b 選択トランジスタスイッチ、310 マルチセレクションゲート、320,330 マルチセレクション制御回路、350 テスト電流供給回路、420,420a,420b マルチセレクション制御スイッチ、ATR アクセストランジスタ、DIN 書込データ、Ip データ書込電流、Ipt データ書込電流(中間)、Is センス電流、+Iw,−Iw,±Iw データ書込電流、MC MTJメモリセル、MSL マルチセレクション信号、MSLa,MSLb,MSLc,MSLd マルチセレクション制御信号、MTJ 磁気トンネル接合部、MWBL メインライトビット線、MWL メインワード線、RBL リードビット線、RSL リセット線、SGDL セグメントデコード線、SWBL サブライトビット線、SWL サブワード線、Vcc 電源電圧、Vm 中間電圧、Vss 接地電圧、WBL ライトビット線、WDL ライトディジット線、WL ワード線。 10 memory array, 20 row decoder, 25 column decoder, 30, 35 read / write control circuit, 31, 36, 40, 400, 410 write bit line driver, 50 memory cell block, 52 subword driver band, 55 subcolumn driver Band, 60 main word driver, 70 sub word driver, 80 sub row decoder, 82, 84, 90, 92 transistor switch, 200, 210a, 220a, 210b, 220b, 230a, 230b, 240a, 240b, 250a, 255a, 250b, 255b 260a, 260b, 265a, 265b selection transistor switch, 310 multi-selection gate, 320, 330 multi-selection control circuit, 350 test current supply circuit, 420, 420a, 420 Multi-selection control switch, ATR access transistor, DIN write data, Ip data write current, Ipt data write current (intermediate), Is sense current, + Iw, -Iw, ± Iw data write current, MC MTJ memory cell, MSL multi-selection signal, MSLa, MSLb, MSLc, MSLd multi-selection control signal, MTJ magnetic tunnel junction, MWBL main write bit line, MWL main word line, RBL read bit line, RSL reset line, SGDL segment decode line, SWBL sub Write bit line, SWL sub-word line, Vcc power supply voltage, Vm intermediate voltage, Vss ground voltage, WBL write bit line, WDL write digit line, WL word line.
Claims (4)
各前記メモリセルの電気抵抗は、第1および第2のデータ書込電流によって磁気的に書込まれた記憶データに応じて変化し、
メモリセル行にそれぞれ対応して設けられ、各々が、活性化時において、行方向に沿って前記第1のデータ書込電流を流すための複数のライトディジット線と、
メモリセル列にそれぞれ対応して設けられ、各々が、活性化時において、列方向に沿って前記第2のデータ書込電流を流すための複数のライトビット線と、
動作テスト時において、前記複数のライトディジット線の少なくとも一部を並列に活性化するための第1のマルチセレクション制御部とをさらに備える、薄膜磁性体記憶装置。 A memory array including a plurality of memory cells arranged in a matrix;
The electrical resistance of each of the memory cells changes according to the stored data magnetically written by the first and second data write currents,
A plurality of write digit lines for flowing the first data write current along the row direction at the time of activation, respectively.
A plurality of write bit lines each provided corresponding to each of the memory cell columns, each for causing the second data write current to flow along the column direction when activated;
A thin-film magnetic memory device further comprising a first multi-selection control unit for activating at least a part of the plurality of write digit lines in parallel during an operation test.
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