JP5190751B2 - Integrated circuit for signal processing - Google Patents

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Description

この発明は、音響信号を処理するディジタルミキサなどに適用して好適なミキシング用などのディジタル信号処理装置の技術に関する。   The present invention relates to a technique of a digital signal processing apparatus for mixing and the like suitable for application to a digital mixer or the like for processing an acoustic signal.

従来より、入力したディジタル信号に各種の数値演算処理を施すディジタル信号処理装置（ＤＳＰ）が知られている。ＤＳＰは、例えば電子楽器において楽音（ディジタル音響信号）に各種の音響効果を付与するエフェクト付与処理を行うためなどに使用する。ＤＳＰは、一般にＤＳＰ間を接続するためのインターフェースを備えており、このインターフェースにより複数のＤＳＰを接続して全体として演算能力を高めることができる。ＤＳＰ間を接続するインターフェースとしては、シリアルＩ／Ｏ又はＡ（オーディオ）バスＩ／Ｏがある。   2. Description of the Related Art Conventionally, a digital signal processing device (DSP) that performs various numerical arithmetic processing on an input digital signal is known. The DSP is used, for example, for performing an effect applying process for applying various sound effects to musical sounds (digital sound signals) in an electronic musical instrument. The DSP generally includes an interface for connecting the DSPs. By using this interface, a plurality of DSPs can be connected to increase the computing capacity as a whole. As an interface for connecting the DSPs, there is a serial I / O or an A (audio) bus I / O.

シリアルＩ／Ｏについて説明する。ＤＳＰは、シリアル入力ポート及びシリアル出力ポートを備えている。第１のＤＳＰのシリアル出力ポートを第２のＤＳＰのシリアル入力ポートに接続し、該第１のＤＳＰから該第２のＤＳＰにオーディオ信号を伝送する。このように直接に接続されたＤＳＰ間でディジタル信号の一方向の伝送ができる。この場合、［第１のＤＳＰでのシリアル変換］→［伝送］→［第２のＤＳＰでのパラレル変換］で１ＤＡＣ周期（１サンプリング周期）かかる。   Serial I / O will be described. The DSP has a serial input port and a serial output port. The serial output port of the first DSP is connected to the serial input port of the second DSP, and an audio signal is transmitted from the first DSP to the second DSP. In this way, digital signals can be transmitted in one direction between directly connected DSPs. In this case, it takes 1 DAC cycle (1 sampling cycle) in [serial conversion by the first DSP] → [transmission] → [parallel conversion by the second DSP].

次に、ＡバスＩ／Ｏについて説明する。ＤＳＰは、ＡバスＩ／Ｏを備えている。複数のＤＳＰを接続するときには、共通のＡバスのバスラインに、各ＤＳＰのＡバスＩ／Ｏを全て接続する。各ＤＳＰは、当該ＤＳＰに割り当てられたフレームでオーディオ信号をＡバスに送出する。フレームとは、１ＤＡＣ周期中で時分割処理でデータ伝送するときに各ＤＳＰに割り当てられている時間区間を示す。送信側のＤＳＰは自身に割り当てられたフレームでＡバスに信号を送出し、受信側のＤＳＰは当該フレームでＡバスからその信号を取り込む。以上により、Ａバスに接続された任意のＤＳＰの信号を別の任意のＤＳＰに伝送することができる。この場合、［送信側ＤＳＰ］→［Ａバス］→［受信側ＤＳＰ］で１ＤＡＣ周期かかる。   Next, the A bus I / O will be described. The DSP has an A bus I / O. When connecting a plurality of DSPs, all the A bus I / Os of the DSPs are connected to the common A bus line. Each DSP sends an audio signal to the A bus in a frame assigned to the DSP. A frame indicates a time interval assigned to each DSP when data is transmitted by time division processing in one DAC period. The transmitting DSP sends a signal to the A bus in a frame assigned to itself, and the receiving DSP fetches the signal from the A bus in the frame. As described above, a signal of an arbitrary DSP connected to the A bus can be transmitted to another arbitrary DSP. In this case, it takes 1 DAC cycle in the order of [transmitter DSP] → [A bus] → [receiver DSP].

以上のような信号処理を行うＤＳＰは、ディジタルミキサによる音響信号のミキシング処理にも利用されている。ディジタルミキサにおいて、ミキサ処理の演算量は、処理すべきチャンネル（ｃｈ）数に応じて増減するので、１つのＤＳＰだけでは演算能力が足りない場合がある。その場合は、上述したインターフェースを用いて複数のＤＳＰ間を接続し、相互に信号が伝送できるようにし、複数のＤＳＰでミキサ処理を行わせるようにしている。   The DSP that performs the signal processing as described above is also used for mixing processing of an acoustic signal by a digital mixer. In a digital mixer, the amount of computation for mixer processing increases or decreases depending on the number of channels (ch) to be processed, so that there may be a case where only one DSP is insufficient in computing capability. In that case, a plurality of DSPs are connected using the above-described interface so that signals can be transmitted to each other, and mixer processing is performed by the plurality of DSPs.

ミキサ処理には、大きく分けて、音響信号の特性を調整する調整処理（例えば、イコライザやコンプレッサの処理など）と、音響信号をレベル制御して混合（ミキシング）する混合処理の２つが含まれる。このうちの調整処理は、機種や動作モードなどに応じて処理内容が変わるが、混合処理は、機種や動作モードにかかわらず同じ処理の繰り返しである。そのような単調な繰り返し処理にプログラマブルなＤＳＰを用いるのは非効率的である。   The mixer process is broadly divided into two processes: an adjustment process for adjusting the characteristics of the acoustic signal (for example, an equalizer or a compressor process) and a mixing process for mixing (mixing) the level of the acoustic signal. Among these adjustment processes, the processing contents vary depending on the model and operation mode, but the mixing process is the same process repeated regardless of the model and operation mode. It is inefficient to use a programmable DSP for such monotonous repetitive processing.

ディジタルミキサ用ではなく、電子楽器の音源用であるが、通常の信号処理を行うＤＳＰと混合処理を行うＤＳＰを１チップ化した先行技術として、特許文献１又は２に記載の技術がある。   There is a technique described in Patent Document 1 or 2 as a prior art in which a DSP that performs normal signal processing and a DSP that performs mixing processing are integrated into one chip, but not for a digital mixer but for a sound source of an electronic musical instrument.

特許文献１は、複数ｃｈの楽音を生成する楽音生成部と、調整処理（エフェクトの付与など）を行うＤＳＰ部と、混合処理を行うミキサ部とを、１つの集積回路に納めたものを開示する（例えば図２）。ミキサ部は、９６ｃｈの信号を入力し、各入力ｃｈについて８通りの係数を乗算し、３２バス分の混合を行って、３２ｃｈの混合信号を出力する。入力ｃｈ数及び混合バス数は固定であり、変更することはできない。   Patent Document 1 discloses a musical sound generator that generates multiple channels of musical sounds, a DSP that performs adjustment processing (such as applying effects), and a mixer that performs mixing processing in a single integrated circuit. (For example, FIG. 2). The mixer unit inputs a 96-channel signal, multiplies each input channel by eight coefficients, performs mixing for 32 buses, and outputs a 32-channel mixed signal. The number of input channels and the number of mixed buses are fixed and cannot be changed.

特許文献２も、複数ｃｈの楽音を生成する楽音生成部と、調整処理を行うＤＳＰ部と、混合処理を行うミキサ部とを、１つの集積回路に納めたものを開示する（例えば図２）。このミキサ部では、係数の乗算を行う各演算ｃｈ毎に、どの信号を入力するか、どのバスに出力するかを選択することができる。また、各入力ｃｈ毎に、係数の乗算回数及びバスへの混合回数を任意に指定できる。さらに、混合を行うバス毎に、何ｃｈの信号を入力するか、その個々の信号をどの入力ｃｈから入力するかを任意に指定できる。従って、自由度は非常に高い。
特開平１１−０８５１５５ 特開２００３−２５５９４５ Patent Document 2 also discloses a musical sound generator that generates multiple channels of musical sounds, a DSP that performs adjustment processing, and a mixer that performs mixing processing in a single integrated circuit (for example, FIG. 2). . In this mixer section, it is possible to select which signal is to be input and which bus is to be output for each calculation channel that performs multiplication of coefficients. In addition, for each input channel, the number of coefficient multiplications and the number of times of mixing to the bus can be arbitrarily designated. Further, for each bus to be mixed, it is possible to arbitrarily specify how many channels of signals are input and from which input channels the individual signals are input. Therefore, the degree of freedom is very high.
JP 11-085155 A JP 2003-255945 A

上述したような従来の信号処理用集積回路は、内部に、入力、出力、信号処理等の複数のブロックを備えている。そして、あるブロックから別のブロックに信号を送る必要がある場合、その伝送路に対応する固定的な結線が行われており、非効率的であった。固定的な結線をブロック間通信用のメモリに置き換えることが考えられるが、その場合、その通信用メモリは複数のブロックからの書き込み、及び、読み出しアクセスを受けるため、高速なメモリである必要があった。また、通信用メモリに必要な帯域幅は、集積回路を構成するブロックの数が増えるにつれて増大し、集積回路の設計が困難になっていた。   A conventional signal processing integrated circuit as described above includes a plurality of blocks for input, output, signal processing, and the like. When it is necessary to send a signal from one block to another, a fixed connection corresponding to the transmission path is performed, which is inefficient. It is conceivable to replace the fixed connection with a memory for inter-block communication. In this case, the communication memory needs to be a high-speed memory to receive write and read access from a plurality of blocks. It was. In addition, the bandwidth required for the communication memory increases as the number of blocks constituting the integrated circuit increases, making it difficult to design the integrated circuit.

本発明は、入力、出力、信号処理等の複数のブロックを備えた信号処理用集積回路において、あるブロックから別のブロックに通信用メモリを介して容易に信号を送ることができるようにするとともに、該通信用メモリとしてそれ程高速なメモリを必要とせず、集積回路としての設計もそれ程困難とならないようなミキシング用などに利用するディジタル信号処理装置の技術を提供することを目的とする。   In the signal processing integrated circuit including a plurality of blocks such as input, output, and signal processing, the present invention enables a signal to be easily transmitted from one block to another via a communication memory. It is an object of the present invention to provide a technique of a digital signal processing apparatus used for mixing or the like that does not require such a high-speed memory as the communication memory and is not so difficult to design as an integrated circuit.

上記目的を達成するため、本発明に係る信号処理用集積回路は、外部からの入力信号を供給する入力ブロックと、供給される信号を外部へ出力する出力ブロックと、供給される信号に信号処理を施して、処理された信号を供給する信号処理ブロックとを、含む複数のブロックと、前記ブロック間の複数の伝送経路に対応した複数の通信メモリであって、各通信メモリは、前記複数のブロックのうちデータの伝送を行う特定の２ブロックの各組に対応してそれぞれ設けられ、データ書き込み用の表側メモリとデータ読み出し用の裏側メモリとを有し、サンプリング周期毎に表側メモリと裏側メモリとが入れ替わるものとを含み、各サンプリング周期内の所望のタイミングにおいて、他のブロックへ信号を伝送しようとする各送信側のブロックは、前記複数の通信メモリのうちの、当該送信側のブロックと受信側のブロックの組に対応して設けられた通信メモリの表側メモリに該信号を書き込み、他のブロックからの信号を受信しようとする各受信側のブロックは、前記複数の通信メモリのうちの、当該受信側のブロックと送信側のブロックの組に対応して設けられた通信メモリの裏側メモリから該信号を読み出すことを特徴とする。 To achieve the above object, an integrated circuit for signal processing according to the present invention includes an input block for supplying an input signal from the outside, an output block for outputting the supplied signal to the outside, and signal processing for the supplied signal. And a plurality of communication memories corresponding to a plurality of transmission paths between the blocks, each of the communication memories including the plurality of signal processing blocks that supply a processed signal . Each block is provided corresponding to each set of two specific blocks that transmit data, and has a front memory for writing data and a back memory for reading data, and the front and back memories for each sampling period and a what bets are switched at a desired timing within each sampling period, a block of the transmitting side to be transmitted signals to other blocks Wherein among the plurality of the communication memory, writing the signal to the front side memory of the communication memory provided in correspondence to the set of the transmission side of the block and the reception block, attempts to receive signals from other blocks blocks of each receiving side, characterized in that reading the signal from the one of the plurality of the communication memory, back memory of the communication memory provided in correspondence with the set of the reception side of the block the transmission side block .

前記信号処理ブロックが複数備えられ、前記伝送経路は、それらの信号処理ブロック間の伝送経路を含むようにしてもよい。   A plurality of the signal processing blocks may be provided, and the transmission path may include a transmission path between the signal processing blocks.

本発明によれば、入力、出力、信号処理等の複数のブロックを備えた信号処理用集積回路において、あるブロックから別のブロックに通信用メモリを介して容易に信号を送ることができる。各通信メモリの表側メモリへの書き込みアクセス、及び、裏側メモリからの読み出しアクセスは、それぞれ、対応する伝送元のブロック、及び、対応する伝送先のブロックによるものに限定され、他のブロックからのアクセスは行われないので、伝送経路の数を多くしても、各通信メモリの必要帯域を低く抑えることができる。すなわち、通信メモリとして、それ程高速なメモリを使う必要がなく、集積回路としての設計もそれ程困難とならない。また、複数の信号処理ブロック間の伝送経路に上記通信メモリを使うことにより、信号処理用集積回路内で１つの信号処理ブロックから別の信号処理ブロックへの伝送を行うことができる。   According to the present invention, in a signal processing integrated circuit including a plurality of blocks such as input, output, and signal processing, a signal can be easily transmitted from one block to another via a communication memory. Write access to the front side memory and read access from the back side memory of each communication memory are limited to those by the corresponding transmission source block and the corresponding transmission destination block, respectively, and access from other blocks Therefore, even if the number of transmission paths is increased, the required bandwidth of each communication memory can be kept low. That is, it is not necessary to use a high-speed memory as the communication memory, and designing as an integrated circuit is not so difficult. In addition, by using the communication memory as a transmission path between a plurality of signal processing blocks, transmission from one signal processing block to another signal processing block can be performed in the signal processing integrated circuit.

以下、図面を用いてこの発明の実施の形態を説明する。   Embodiments of the present invention will be described below with reference to the drawings.

図１（ａ）は、この発明の一実施形態であるディジタルミキサ装置のメイン基板１００上に形成された回路の全体構成を示すブロック図である。本発明は、プリント基板上に形成されるミキシング処理回路に関するものである。図１（ａ）のミキサ装置は、中央処理装置（ＣＰＵ）１４１、フラッシュメモリ１４２、ランダムアクセスメモリ（ＲＡＭ）１４３、タイマ１４４、パネル表示器１４５、操作子１４６、通信入出力インターフェース（Ｉ／Ｏ）１４７、信号処理部１２０、及び入出力部１１０を備える。１４１〜１４７の各部及び信号処理部１２０は、バスライン１４０に接続され、相互に各種のデータを転送できる。バスライン１４０は、コントロールバス、データバス、及びアドレスバスを総称したものである。   FIG. 1A is a block diagram showing an overall configuration of a circuit formed on a main board 100 of a digital mixer apparatus according to an embodiment of the present invention. The present invention relates to a mixing processing circuit formed on a printed circuit board. 1A includes a central processing unit (CPU) 141, a flash memory 142, a random access memory (RAM) 143, a timer 144, a panel display 145, an operator 146, a communication input / output interface (I / O). 147, a signal processing unit 120, and an input / output unit 110. The units 141 to 147 and the signal processing unit 120 are connected to the bus line 140 and can transfer various data to each other. The bus line 140 is a generic term for a control bus, a data bus, and an address bus.

信号処理部１２０は、ワードクロック（ＷＣ）発振器１２１、及び、本実施形態で特徴とするところの集積回路（ディジタル信号処理装置）であるＭＬＳＩ１２２−１〜１２２−ｎ及び１２３−１〜１２３−３を備える。ＭＬＳＩ１２２−１〜１２２−ｎ（ＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉn）は、それぞれが、入力側の処理（入力ｃｈの調整処理や混合（ミキシング）バス上での混合処理など）を行う１チップのＤＳＰである。ＭＬＳＩ１２３−１〜１２３−３（ＭＬＳＩ Ｏ1〜ＭＬＳＩ Ｏ3）は、それぞれが、出力側の処理（出力ｃｈの調整処理など）を行う１チップのＤＳＰである。入力側ＭＬＳＩ１２２−１〜１２２−ｎと出力側ＭＬＳＩ１２３−１〜１２３−３とは同じ集積回路を使用する。以下では、この集積回路を単にＭＬＳＩと呼ぶ。入出力部１１０は、入力側ＭＬＳＩ１２２−１〜１２２−ｎのそれぞれに外部からのディジタル音響信号を入力するインターフェースである入力部１１１−１〜１１１−ｎ、及び、出力側ＭＬＳＩ１２３−１〜１２３−３のそれぞれから外部にディジタル音響信号を出力するインターフェースである出力部１１２−１〜１１２−３を備える。   The signal processing unit 120 includes a word clock (WC) oscillator 121, and MLSIs 122-1 to 122-n and 123-1 to 123-3 that are integrated circuits (digital signal processing devices) that are characteristic of the present embodiment. Is provided. Each of the MLSIs 122-1 to 122-n (MLSI I1 to MLSI In) is a one-chip DSP that performs input-side processing (such as input channel adjustment processing and mixing processing on a mixing (mixing) bus). . Each of the MLSIs 123-1 to 123-3 (MLSI O1 to MLSI O3) is a one-chip DSP that performs output-side processing (such as output channel adjustment processing). The input side MLSIs 122-1 to 122-n and the output side MLSIs 123-1 to 123-3 use the same integrated circuit. Hereinafter, this integrated circuit is simply referred to as MLSI. The input / output unit 110 includes input units 111-1 to 111-n that are interfaces for inputting digital audio signals from the outside to the input side MLSIs 122-1 to 122-n, and output side MLSIs 123-1 to 123-, respectively. 3 are provided with output units 112-1 to 112-3, which are interfaces for outputting digital sound signals to the outside.

ＣＰＵ１４１は、このミキサ装置全体の動作を制御する処理装置である。フラッシュメモリ１４２は、ＣＰＵ１４１が実行する各種のプログラムや各種のデータなどを格納した不揮発性メモリである。ＲＡＭ１４３は、ＣＰＵ１４１が実行するプログラムのロード領域やワーク領域に使用する揮発性メモリである。タイマ１４４は、ＣＰＵ１４１に対してタイマ割り込みを発生させるときに使用するタイマである。パネル表示器１４５は、本ミキサ装置の操作パネル上に設けられた各種の情報を表示するためのディスプレイである。操作子１４６は、操作パネル上に設けられた、各種のスイッチ、つまみ、及びフェーダなどの操作子である。通信Ｉ／Ｏ１４７は、ＰＣなどの外部機器と接続するためのインターフェースである。   The CPU 141 is a processing device that controls the operation of the entire mixer device. The flash memory 142 is a non-volatile memory that stores various programs executed by the CPU 141 and various data. The RAM 143 is a volatile memory used for a load area and a work area for programs executed by the CPU 141. The timer 144 is a timer used when generating a timer interrupt for the CPU 141. The panel display 145 is a display for displaying various information provided on the operation panel of the mixer apparatus. The operator 146 is an operator such as various switches, knobs, and faders provided on the operation panel. The communication I / O 147 is an interface for connecting to an external device such as a PC.

信号処理部１２０中のＷＣ発振器１２１は、ディジタル音響信号を処理する際の基準タイミング信号となるワードクロックＷＣ（サンプリング周期のクロック信号）を発生する回路である。一般に、ディジタルミキサは、外部機器から与えられるワードクロックＷＣに同期して信号処理することができるようになっている。この実施形態のミキサ装置も同様である。ＷＣ発振器１２１にはＰＬＬ（Phase Locked Loop）回路が含まれており、外部から供給されるワードクロックに同期したワードクロックＷＣを安定的に発生し、ＭＬＳＩ１２２−１〜１２２−ｎ，１２３−１〜１２３−３に供給できる。外部機器からワードクロックが供給されない場合は、ＷＣ発振器１２１単独でワードクロックＷＣを発生することもできる。１３１は同一のワードクロックＷＣを全ＭＬＳＩへ供給する供給線を示す。なお、以下ではサンプリング周波数４８ｋＨｚとして説明する。   The WC oscillator 121 in the signal processing unit 120 is a circuit that generates a word clock WC (clock signal having a sampling period) that serves as a reference timing signal when processing a digital acoustic signal. In general, a digital mixer can perform signal processing in synchronization with a word clock WC given from an external device. The same applies to the mixer apparatus of this embodiment. The WC oscillator 121 includes a PLL (Phase Locked Loop) circuit, which stably generates a word clock WC synchronized with a word clock supplied from the outside, and MLSIs 122-1 to 122-n and 123-1. 123-3. When the word clock is not supplied from an external device, the word clock WC can be generated by the WC oscillator 121 alone. Reference numeral 131 denotes a supply line for supplying the same word clock WC to all MLSIs. In the following description, the sampling frequency is 48 kHz.

入出力部１１０は、外部機器との間で、アナログないしディジタルの音響信号を入出力する回路である。各ＭＬＳＩ内部には、ＡＤ（アナログ／ディジタル）コンバータ用、ＤＡ（ディジタル／アナログ）コンバータ用、Ａ（オーディオ）バス用、及びシリアルバス用の各インターフェースが内蔵されている。従って、各入力部１１１−１〜１１１−ｎにはＡＤコンバータを設け、各出力部１１２−１〜１１２−３にはＤＡコンバータを設けるだけで、アナログ音響信号の入出力が可能である。各入力部１１１−１〜１１１−ｎや各出力部１１２−１〜１１２−３にはＡバスＩ／Ｏが設けられており、ＭＬＳＩ１２２−１〜１２３−３との接続は、Ａバスを介して行われている。   The input / output unit 110 is a circuit for inputting / outputting analog or digital acoustic signals to / from external devices. Each MLSI incorporates interfaces for an AD (analog / digital) converter, a DA (digital / analog) converter, an A (audio) bus, and a serial bus. Therefore, analog audio signals can be input and output by simply providing AD converters at the input units 111-1 to 111-n and DA converters at the output units 112-1 to 112-3. Each input unit 111-1 to 111-n and each output unit 112-1 to 112-3 are provided with an A bus I / O, and the connection to the MLSIs 122-1 to 123-3 is via the A bus. Has been done.

ＭＬＳＩは複数のディジタル音響信号入力端子を備えている。例えば、ＭＬＳＩ Ｉ1の複数のディジタル音響信号入力端子には、入力部１１１−１から出力される複数系統のディジタル音響信号のライン（入力ポート）がそれぞれ接続される。他の入力側ＭＬＳＩも同様である。またＭＬＳＩは複数のディジタル音響信号出力端子を備えている。例えば、ＭＬＳＩ Ｏ1の複数のディジタル音響信号出力端子には、出力部１１２−１の複数系統のディジタル音響信号の出力ポートがそれぞれ接続される。他の出力側ＭＬＳＩも同様である。   The MLSI has a plurality of digital acoustic signal input terminals. For example, a plurality of digital sound signal lines (input ports) output from the input unit 111-1 are connected to a plurality of digital sound signal input terminals of the MLSI I 1, respectively. The same applies to the other input side MLSIs. The MLSI has a plurality of digital audio signal output terminals. For example, a plurality of digital sound signal output ports of the output unit 112-1 are connected to a plurality of digital sound signal output terminals of the MLSI O1, respectively. The same applies to the other output side MLSIs.

ＭＬＳＩについては後に詳しく説明するが、ここでＭＬＳＩの機能の概要を説明しておく。   The MLSI will be described in detail later, but an outline of the functions of the MLSI will be described here.

ＭＬＳＩは、内部に通常処理用のＤＳＰ（ＮＤＳＰ）とミキシング処理用のＤＳＰ（ＭＤＳＰ）を備える。ＮＤＳＰは、１サンプリング周期中で３０７２ステップのマイクロプログラムの演算処理を実行し、これをサンプリング周期毎に繰り返す。ＣＰＵ１４１は、各ＭＬＳＩに該３０７２ステップ分のマイクロプログラムを設定して、入力側ＭＬＳＩであれば複数の入力ｃｈの調整処理を行わせ、出力側ＭＬＳＩであれば複数の出力ｃｈの調整処理を行わせる。ＭＤＳＰは、１サンプリング周期中で３０７２ステップの積和演算処理を実行し、これをサンプリング周期毎に繰り返す。ＭＤＳＰにはマイクロプログラムを設定する必要はなく、ハードウエアロジック回路で生成した制御信号で動作することにより上記積和演算を実行する。ＭＤＳＰは、その３０７２ステップを使用して、当該ＭＬＳＩ中で調整処理した各ｃｈの音響信号を複数本の混合バスにミキシングする混合処理を行う。   The MLSI includes a normal processing DSP (NDSP) and a mixing processing DSP (MDSP). The NDSP executes a microprogram calculation process of 3072 steps in one sampling period, and repeats this every sampling period. The CPU 141 sets the microprogram for 3072 steps in each MLSI, and performs adjustment processing of a plurality of input channels if it is an input side MLSI, and performs adjustment processing of a plurality of output channels if it is an output side MLSI. Make it. The MDSP executes a product-sum operation process of 3072 steps in one sampling period, and repeats this every sampling period. It is not necessary to set a microprogram in the MDSP, and the product-sum operation is executed by operating with a control signal generated by a hardware logic circuit. The MDSP uses the 3072 step to perform a mixing process in which the acoustic signals of each channel adjusted in the MLSI are mixed into a plurality of mixing buses.

ＭＬＳＩは、内部にモードレジスタを備え、該モードレジスタに設定するモード値を変更することにより、該ＭＬＳＩで処理する入力ｃｈ数と混合バス数とを変更することができる汎用性を持つ集積回路である。図１（ｂ）に、ＭＬＳＩにおけるモードとｃｈ数及び混合バス数との関係を示す。１台のミキサ装置の信号処理部１２０内の全てのＭＬＳＩには同じモードが設定されるものとする。例えば、図１（ａ）においてＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉn及びＭＬＳＩ Ｏ1〜ＭＬＳＩ Ｏ3には同じモードが設定される。いまこれらのＭＬＳＩにモード１が設定されていると仮定すると、１個の入力側ＭＬＳＩで３２ｃｈ分の音響信号を入力して調整処理できるから、ｎ個のＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉnでは３２ｃｈ×ｎ個の入力を処理できる。同様に、モード２なら６４ｃｈ×ｎ個、モード３なら２４ｃｈ×ｎ個、モード４なら４８ｃｈ×ｎ個の入力をそれぞれ処理できる。   The MLSI is a general-purpose integrated circuit that has a mode register inside and can change the number of input channels and the number of mixed buses processed by the MLSI by changing the mode value set in the mode register. is there. FIG. 1B shows the relationship between the mode in the MLSI, the number of channels, and the number of mixed buses. It is assumed that the same mode is set for all the MLSIs in the signal processing unit 120 of one mixer apparatus. For example, in FIG. 1A, the same mode is set for MLSI I1 to MLSI In and MLSI O1 to MLSI O3. Assuming that mode 1 is set for these MLSIs, since 32ch acoustic signals can be inputted and adjusted by one input side MLSI, 32ch × n pieces of n MLSI I1 to MLSI In are provided. Can be processed. Similarly, 64ch × n inputs can be processed in mode 2, 24ch × n inputs in mode 3, and 48ch × n inputs in mode 4.

ＭＬＳＩは、カスケード入力端子とカスケード出力端子を備える。図１（ａ）では、ＭＬＳＩ Ｉ1のカスケード出力端子を次段のＭＬＳＩ Ｉ2のカスケード入力端子に接続し、ＭＬＳＩ Ｉ2のカスケード出力端子を次段のＭＬＳＩ Ｉ3のカスケード入力端子に接続し、…というように、最終段のＭＬＳＩ Ｏ3までカスケード接続している。矢印１３２は、ＭＬＳＩ Ｉ1からＭＬＳＩ Ｉ2へのカスケード伝送のカスケード接続ラインを示している。他のＭＬＳＩ間の矢印も同様である。このカスケード伝送により、複数本の混合バスの音響信号の伝送を実現する。例えば、モード１が設定されている場合は、図１（ｂ）から混合バス数が９６本になるから、図１（ａ）の各ＭＬＳＩ間のカスケード伝送では、１サンプリング周期で当該９６本の混合バス（混合バス０〜混合バス９５と呼ぶ）の音響信号を時分割で順次伝送することになる。   The MLSI includes a cascade input terminal and a cascade output terminal. In FIG. 1A, the cascade output terminal of MLSI I1 is connected to the cascade input terminal of MLSI I2 in the next stage, the cascade output terminal of MLSI I2 is connected to the cascade input terminal of MLSI I3 in the next stage, and so on. In addition, cascade connection is made up to the final stage MLSI O3. An arrow 132 indicates a cascade connection line for cascade transmission from MLSI I1 to MLSI I2. The same applies to the arrows between other MLSIs. This cascade transmission realizes transmission of acoustic signals of a plurality of mixed buses. For example, when mode 1 is set, since the number of mixed buses is 96 from FIG. 1B, the 96 transmissions in one sampling period in the cascade transmission between each MLSI in FIG. The acoustic signals of the mixed bus (referred to as mixed bus 0 to mixed bus 95) are sequentially transmitted in a time division manner.

具体的な混合とカスケード伝送の方式は以下のようなものである。まず、（１）先頭のＭＬＳＩ Ｉ1において、ＭＤＳＰで、当該ＭＬＳＩ Ｉ1で調整処理した入力ｃｈの音響信号を用いて混合バス０に出力する信号の混合を行い、その結果を混合バス０の信号としてカスケード伝送でＭＬＳＩ Ｉ2に送る。引き続き、ＭＤＳＰで、当該ＭＬＳＩ Ｉ1で処理した入力ｃｈの音響信号を用いて混合バス１に出力する信号の混合を行い、その結果を混合バス１の信号としてカスケード伝送でＭＬＳＩ Ｉ2に送る。以下、同様にして、混合バス９５までの各混合バスの信号をカスケード伝送で順次ＭＬＳＩ Ｉ2に送る。ＭＬＳＩ Ｉ1は、サンプリング周期毎に、以上の混合バス０〜混合バス９５のカスケード伝送を繰り返す。（２）次段のＭＬＳＩ Ｉ2においては、ＭＤＳＰで、当該ＭＬＳＩ Ｉ2で調整処理した入力ｃｈの音響信号を用いて混合バス０に出力する信号の混合を行い、その結果を、前記ＭＬＳＩ Ｉ1からカスケード伝送で送られてきた混合バス０の信号に混合し、その結果を混合バス０の信号としてカスケード伝送でＭＬＳＩ Ｉ3に送る。引き続き、ＭＤＳＰで、当該ＭＬＳＩ Ｉ2で処理した入力ｃｈの音響信号を用いて混合バス１に出力する信号の混合を行い、その結果を、前記ＭＬＳＩ Ｉ1からカスケード伝送で送られてきた混合バス１の信号に混合し、その結果を混合バス１の信号としてカスケード伝送でＭＬＳＩ Ｉ3に送る。以下、同様にして、混合バス９５までの各混合バスの信号をカスケード伝送で順次ＭＬＳＩ Ｉ3に送る。ＭＬＳＩ Ｉ2は、サンプリング周期毎に、以上の混合バス０〜混合バス９５のカスケード伝送を繰り返す。（３）これ以降のＭＬＳＩ Ｉ3〜Ｉn-1でも上記ＭＬＳＩ Ｉ2と同様の処理を行う。最終的に、入力側の最終段のＭＬＳＩ Ｉnから出力側ＭＬＳＩ Ｏ1にカスケード伝送されるのが、モードに応じた本数分の混合バスの混合結果の信号である。以上から分かるように、各ＭＬＳＩをつなぐカスケード伝送ライン上に、モードに応じた混合バス数分の混合バスが設けられているように解釈できる。そこで、カスケード伝送ライン上の各混合バスの経路を混合バスｃｈと呼ぶものとする。   Specific mixing and cascade transmission methods are as follows. First, (1) in the first MLSI I1, the MDSP mixes the signal output to the mixing bus 0 using the input channel acoustic signal adjusted by the MLSI I1, and the result is used as the mixing bus 0 signal. Send to MLSI I2 by cascade transmission. Subsequently, the MDSP mixes the signal output to the mixing bus 1 using the input channel acoustic signal processed by the MLSI I1, and sends the result to the MLSI I2 by cascade transmission as a signal of the mixing bus 1. Thereafter, in the same manner, signals of each mixing bus up to the mixing bus 95 are sequentially sent to the MLSI I2 by cascade transmission. The MLSI I1 repeats the cascade transmission of the mixed bus 0 to the mixed bus 95 described above every sampling period. (2) In the next stage MLSI I2, the MDSP mixes the signal output to the mixing bus 0 using the input channel acoustic signal adjusted by the MLSI I2, and cascades the result from the MLSI I1. The signal is mixed with the signal of the mixing bus 0 sent by transmission, and the result is sent as a signal of the mixing bus 0 to the MLSI I3 by cascade transmission. Subsequently, the MDSP mixes the signal to be output to the mixing bus 1 using the input channel acoustic signal processed by the MLSI I2, and the result of the mixing bus 1 sent from the MLSI I1 by cascade transmission. The signal is mixed and the result is sent as a signal of the mixing bus 1 to the MLSI I3 by cascade transmission. In the same manner, the signals of each mixing bus up to the mixing bus 95 are sequentially sent to the MLSI I3 by cascade transmission. The MLSI I2 repeats the cascade transmission of the mixed bus 0 to the mixed bus 95 at every sampling period. (3) Subsequent MLSI I3 to In-1 perform the same processing as MLSI I2. Eventually, the cascaded signal from the final stage MLSI In on the input side to the output side MLSI O1 is the signal resulting from the mixing buses corresponding to the number of modes. As can be seen from the above, it can be interpreted that the number of mixed buses corresponding to the number of mixed buses is provided on the cascade transmission line connecting each MLSI. Therefore, the route of each mixed bus on the cascade transmission line is called a mixed bus ch.

出力側ＭＬＳＩ Ｏ1〜ＭＬＳＩ Ｏ3では、それぞれ、カスケード伝送されてきた各混合バスｃｈの信号を取り出し、自ＭＬＳＩ内の出力ｃｈで調整処理を行い、それら各出力ｃｈの出力信号を出力部１１２−１〜１１２−３に出力する。なお、図１（ｂ）に示したモードと入力ｃｈ数との関係は、あくまでも当該ＭＬＳＩを入力側に使用したときの「入力ｃｈ」の数についての関係である。当該ＭＬＳＩを出力側に使用したときの出力ｃｈ数は、この関係には縛られず、任意である。すなわち、ＮＤＳＰで実行する３０７２ステップ分で処理できる出力ｃｈ数を設定することができる。図１（ａ）では、各入力側ＭＬＳＩでモード１を仮定した場合には、出力側でも１個のＭＬＳＩで大体３２ｃｈ分程度の出力ｃｈが実現できるとするのが妥当であることから、３個の出力側ＭＬＳＩに９６本の混合バスｃｈの信号を３２ｃｈ分ずつ割り当てて出力ｃｈの調整処理の後に出力する構成とした。   Each of the output side MLSI O1 to MLSI O3 takes out the signal of each mixed bus ch that has been cascade-transmitted, adjusts the output channel in its own MLSI, and outputs the output signal of each output ch to the output unit 112-1. To 112-3. Note that the relationship between the mode and the number of input channels shown in FIG. 1B is only a relationship regarding the number of “input channels” when the MLSI is used on the input side. The number of output channels when the MLSI is used on the output side is not limited by this relationship and is arbitrary. That is, the number of output channels that can be processed in 3072 steps executed by the NDSP can be set. In FIG. 1A, when mode 1 is assumed on each input side MLSI, it is appropriate that about 32 ch output channels can be realized on one output side by one MLSI. The configuration is such that 96 mixed bus ch signals are assigned to 32 output-side MLSIs for each 32 ch and output after output channel adjustment processing.

以上のように、本実施形態におけるＭＬＳＩは、設定するモードを変更することにより、該ＭＬＳＩで処理する入力ｃｈ数と混合バス数とを変更することができる汎用性を持つ集積回路である。ミキサ装置を設計する場合、そのスペック（ミキサ装置の規模）に応じて入力ｃｈ数と混合バス数が決定されるが、任意の入力ｃｈの信号を任意の混合バスに混合できるようにしなければならない。本実施形態のＭＬＳＩでは、モードに応じて混合バス数が決められ、カスケード伝送のラインにはその混合バス数分の全混合バスの信号が流れる混合バスｃｈが設定され、さらに、入力側の各ＭＬＳＩでは、任意の入力ｃｈからカスケード伝送ライン上の任意の混合バスｃｈに信号を混合できる。ミキサ装置全体の入力ｃｈ数は、入力側ＭＬＳＩの個数、すなわちＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉnのｎの値を変えることにより、任意の入力ｃｈ数が確保できる。従って、本実施形態のＭＬＳＩを使用することで、任意の規模のミキサ装置の設計を容易に行うことができる。   As described above, the MLSI in this embodiment is a general-purpose integrated circuit that can change the number of input channels processed by the MLSI and the number of mixed buses by changing the mode to be set. When designing a mixer device, the number of input channels and the number of mixing buses are determined according to the specifications (the scale of the mixer device), but it is necessary to be able to mix the signals of any input channel into any mixing bus. . In the MLSI of this embodiment, the number of mixed buses is determined according to the mode, and mixed bus ch through which signals of all the mixed buses for the number of mixed buses flow is set in the cascade transmission line. In MLSI, signals can be mixed from any input channel to any mixing bus ch on the cascade transmission line. The number of input channels of the entire mixer device can be secured by changing the number of input side MLSIs, that is, the value of n of MLSI I1 to MLSI In. Therefore, by using the MLSI of this embodiment, it is possible to easily design a mixer device of any scale.

さらに、本実施形態の上記ＭＬＳＩは、入力ｃｈや出力ｃｈの調整処理などについてはマイクロプログラムを用いて設計者が設計した所望の処理を実行し（図７で詳述する）、その一方で、混合処理については機械的な繰り返し処理をハードウエアロジック回路により実行する（図８で詳述する）ようにしているので、設計者は混合処理のマイクロプログラムをコーディングする必要がない。   Furthermore, the MLSI of the present embodiment executes a desired process designed by the designer using a microprogram for the adjustment process of the input channel and the output channel (detailed in FIG. 7). Since the mixing process is performed by a hardware logic circuit (described in detail in FIG. 8), the designer does not need to code a mixing process microprogram.

図２は、図１（ａ）のディジタルミキサ装置の主として信号処理部１２０と入出力部１１０により実現するミキサ処理の機能構成例を示す。Ａ入力２０１は、マイク入力やライン入力したアナログ音響信号のＡＤコンバータによる入力を示す。Ｄ入力２０２は、ＡＥＳ／ＥＢＵ（商標）、ＡＤＡＴ（商標）、ＣｏｂｒａＮｅｔ（商標）などの各種ディジタル通信ラインから入力したディジタル音響信号の入力を示す。Ａ入力２０１及びＤ入力２０２は、図１（ａ）の入力部１１１−１〜１１１−ｎにより実現されるブロックである。入力ｃｈ２０４は、入力信号に対する調整処理（図３で詳述する）を行うブロックであり、図１（ａ）の入力側ＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉn内のＮＤＳＰにより実現されるブロックである。入力ｃｈ２０４のブロックに「３２ｃｈ×ｎ」と記載したのは、図１（ａ）の入力側ＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉnにモード１を設定したとき、全体として入力ｃｈ数が３２ｃｈ×ｎとなることを示している。入力パッチ２０３は、Ａ入力２０１及びＤ入力２０２の各入力ポートと入力ｃｈ２０４の各入力ｃｈとの間の任意結線を行うブロックである。入力パッチ２０３は、図１（ａ）の入力部１１１−１〜１１１−ｎと入力側ＭＬＳＩ Ｉ1〜ＭＬＳＩ Ｉnを接続するＡバスおよび各ＡバスＩ／Ｏにより実現されるブロックである。   FIG. 2 shows a functional configuration example of mixer processing realized mainly by the signal processing unit 120 and the input / output unit 110 of the digital mixer apparatus of FIG. An A input 201 indicates an input of an analog sound signal input from a microphone or a line by an AD converter. A D input 202 indicates an input of a digital acoustic signal input from various digital communication lines such as AES / EBU (trademark), ADAT (trademark), and CobraNet (trademark). The A input 201 and the D input 202 are blocks realized by the input units 111-1 to 111-n in FIG. The input channel 204 is a block that performs adjustment processing (detailed in FIG. 3) on the input signal, and is a block realized by the NDSP in the input side MLSI I1 to MLSI In of FIG. The reason why “32 ch × n” is described in the block of the input channel 204 is that when the mode 1 is set to the input side MLSI I1 to MLSI In in FIG. 1A, the total number of input channels is 32 ch × n. Show. The input patch 203 is a block that performs arbitrary connection between the input ports of the A input 201 and the D input 202 and the input channels of the input channel 204. The input patch 203 is a block realized by an A bus and each A bus I / O connecting the input units 111-1 to 111-n and the input side MLSI I 1 to MLSI In of FIG.

入力ｃｈ２０４の任意の入力ｃｈの信号を任意の混合バス（ＭＩＸバス２０６及びＳＴ（ステレオ）バス２０５）へ選択的に出力し、該混合バス上で混合処理する。この混合処理は、図１（ａ）の入力側ＭＬＳＩ Ｉ1〜ＭＬＳＩ ＩnのＭＤＳＰによる混合処理及びカスケード伝送の機能により実現される。図１で説明した「混合バスｃｈ」がＭＩＸバス２０６及びＳＴバス２０５に対応すると見ることもできる。ここではモード１が仮定されているので、９２本（ＭＩＸ１〜９２）のＭＩＸバス２０６と、ステレオＡのＬ（左）、ステレオＡのＲ（右）、ステレオＢのＬ（左）、及びステレオＢのＲ（右）の４本からなるＳＴバス２０５とを合わせて、９６本の混合バスとしている。混合バス０〜９１がＭＩＸ１〜９２にそれぞれ対応し、混合バス９２〜９５がステレオＡのＬ、ステレオＡのＲ、ステレオＢのＬ、及びステレオＢのＲに順に対応する。   A signal of an arbitrary input channel of the input channel 204 is selectively output to an arbitrary mixing bus (MIX bus 206 and ST (stereo) bus 205) and mixed on the mixing bus. This mixing process is realized by the mixing process and cascade transmission function of the input side MLSI I1 to MLSI In of FIG. It can also be seen that the “mixed bus ch” described in FIG. 1 corresponds to the MIX bus 206 and the ST bus 205. Since mode 1 is assumed here, 92 (MIX1 to 92) MIX buses 206, stereo A L (left), stereo A R (right), stereo B L (left), and stereo Together with the four ST buses 205 of B (right) of B, 96 mixed buses are formed. The mixed buses 0 to 91 correspond to MIX 1 to 92, respectively, and the mixed buses 92 to 95 correspond to stereo A L, stereo A R, stereo B L, and stereo B R in order.

各混合バスｃｈ２０６，２０５による混合結果は、対応するＭＩＸ出力ｃｈ２０８（９２ｃｈ）及びＳＴ出力ｃｈ２０７（２×２ｃｈ）へ出力され、該出力ｃｈ２０７，２０８で出力側の調整処理が施される。これらの出力ｃｈ２０７，２０８の出力信号は、出力パッチ２０９を介して、Ａ出力２１０及びＤ出力２１１の出力ポートに出力される。Ａ出力２１０は、入力したディジタル音響信号をＤＡコンバータでアナログ音響信号に変換して出力するブロックである。Ｄ出力２１１は、ＡＥＳ／ＥＢＵ（商標）、ＡＤＡＴ（商標）、ＣｏｂｒａＮｅｔ（商標）などの各種ディジタル通信ラインを介して、ディジタル音響信号のまま外部出力するブロックである。出力パッチ２０９は、各出力ｃｈ２０７，２０８とＡ出力２１０及びＤ出力２１１の各出力ポートとの間の任意結線を行うブロックである。出力ｃｈ２０７，２０８の出力側調整処理は、出力側ＭＬＳＩ Ｏ1〜ＭＬＳＩ Ｏ3により実現され、出力パッチ２０９は、出力側ＭＬＳＩ Ｏ1〜ＭＬＳＩ Ｏ3と出力部１１２−１〜１１２−３を接続するＡバスおよび各ＡバスＩ／Ｏにより実現される。Ａ出力２１０及びＤ出力２１１は、図１（ａ）の出力部１１２−１〜１１２−３により実現されるブロックである。   The mixing results by the mixing buses ch 206 and 205 are output to the corresponding MIX output ch 208 (92 ch) and ST output ch 207 (2 × 2 ch), and the output ch 207 and 208 perform output side adjustment processing. The output signals of these output channels 207 and 208 are output to the output ports of the A output 210 and the D output 211 via the output patch 209. The A output 210 is a block that converts an input digital sound signal into an analog sound signal by a DA converter and outputs the analog sound signal. The D output 211 is a block that outputs the digital audio signal as it is via an external digital communication line such as AES / EBU (trademark), ADAT (trademark), or CobraNet (trademark). The output patch 209 is a block that performs arbitrary connection between the output channels 207 and 208 and the output ports of the A output 210 and the D output 211. The output side adjustment processing of the output channels 207 and 208 is realized by the output side MLSI O1 to MLSI O3, and the output patch 209 includes an A bus that connects the output side MLSI O1 to MLSI O3 and the output units 112-1 to 112-3, and This is realized by each A bus I / O. The A output 210 and the D output 211 are blocks realized by the output units 112-1 to 112-3 in FIG.

図３は、図２で説明した入力ｃｈ２０４の１ｃｈ分の機能構成例を示すブロック図である。入力ｃｈ３００は、アッテネータ（ＡＴＴ）３０１、イコライザ（ＥＱ）３０２、コンプレッサ（Ｃｏｍｐ）３０３、ボリューム（Ｖｏｌ）３０４、ｃｈオンスイッチ（ＣＨ＿ＯＮ）３０５、ステレオオンスイッチ（ＴＯ＿ＳＴ）３０６、パンニング調節器（ＰＡＮ）３０７、プリ／ポストスイッチ（ＰＰ）３０８、センドレベル調節器（ＳＮＤ＿Ｌ）３０９、及びセンドオンスイッチ（ＳＮＤ＿ＯＮ）３１０を備える。   FIG. 3 is a block diagram illustrating a functional configuration example for one channel of the input channel 204 described in FIG. The input channel 300 includes an attenuator (ATT) 301, an equalizer (EQ) 302, a compressor (Comp) 303, a volume (Vol) 304, a ch on switch (CH_ON) 305, a stereo on switch (TO_ST) 306, and a panning adjuster (PAN). 307, a pre / post switch (PP) 308, a send level adjuster (SND_L) 309, and a send on switch (SND_ON) 310.

ＡＴＴ３０１は入力ｃｈの先頭部分でのレベル制御を行う。ＥＱ３０２は周波数特性の調整処理を行う。Ｃｏｍｐ３０３は自動ゲイン調整処理を行う。Ｖｏｌ３０４は信号レベルを調整する処理を行う。ＣＨ＿ＯＮ３０５は、当該ｃｈの信号出力のオン／オフを行うスイッチである。ＴＯ＿ＳＴ３０６は、当該ｃｈの信号のＳＴバス２０５への出力のオン／オフを行うスイッチである。ＰＡＮ３０７は、ステレオの左右のバランス調整を行う。ＰＰ３０８は、当該入力ｃｈの信号をＭＩＸバス２０６の１つに出力するに際し、プリフェーダ（ｃｈ出力をＶｏｌ３０４の前側から取出す）とポストフェーダ（ｃｈ出力をＶｏｌ３０４の後側から取出す）とを切り換えるスイッチである。ＳＮＤ＿Ｌ３０９は、各ＭＩＸバス２０６への送出レベルの調整を行う。ＳＮＤ＿ＯＮ３１０は、各ＭＩＸバス２０６への信号送出のオン／オフを行うスイッチである。図３ではＳＴバス２０５のうちステレオＡのみ図示したが、ステレオＢについても同様の構成を有する。またＭＩＸバス２０６についても、ＭＩＸ１〜９２の各バスについて同様の構成を有する。従って、１つの入力ｃｈの出力信号を任意の混合バスに出力可能である。なお、図３では入力ｃｈについて説明したが、出力ｃｈの機能構成も同様のものである。   The ATT 301 performs level control at the head portion of the input channel. The EQ 302 performs frequency characteristic adjustment processing. Comp 303 performs an automatic gain adjustment process. Vol 304 performs processing for adjusting the signal level. CH_ON 305 is a switch for turning on / off the signal output of the channel. TO_ST 306 is a switch for turning on / off the output of the signal of the channel to the ST bus 205. The PAN 307 performs stereo left / right balance adjustment. The PP 308 is a switch that switches between a pre-fader (takes the ch output from the front side of the Vol 304) and a post-fader (takes the ch output from the back side of the Vol 304) when outputting the signal of the input channel to one of the MIX buses 206. is there. The SND_L 309 adjusts the transmission level to each MIX bus 206. The SND_ON 310 is a switch for turning on / off the signal transmission to each MIX bus 206. In FIG. 3, only the stereo A of the ST bus 205 is shown, but the stereo B has the same configuration. The MIX bus 206 has the same configuration for each of the MIX 1 to 92 buses. Therefore, the output signal of one input channel can be output to any mixing bus. Although the input channel has been described with reference to FIG. 3, the functional configuration of the output channel is the same.

上述の入力ｃｈの機能構成のうち、混合バス２０５，２０６で混合する直前の乗算を除く処理（図の３０１〜３０５）は、ＭＬＳＩ中のＮＤＳＰでマイクロプログラムを実行させて実現する。逆に言えば、ＮＤＳＰで実行するマイクロプログラムを変更することにより、入力ｃｈ毎に、その機能構成を任意に設定できる。   Of the functional configuration of the input channels described above, the processing (301 to 305 in the figure) excluding multiplication just before mixing by the mixing buses 205 and 206 is realized by executing a microprogram by the NDSP in the MLSI. In other words, the functional configuration can be arbitrarily set for each input channel by changing the microprogram executed by the NDSP.

また、混合バス２０５，２０６で混合する直前の乗算（図の３０６〜３１０）と各混合バス２０５，２０６への累算の処理は、ＭＬＳＩ中のＭＤＳＰで実現する。具体的には、入力側調整処理の結果を書き込む領域（図６などで後述するＭram１中に確保する領域である）を予め各ｃｈに２つずつ割り当てておき（第１アドレスと第２アドレスと呼ぶ）、ＮＤＳＰでは、Ｃｏｍｐ３０３の処理結果（プリフェーダの位置のデータ）を第１アドレスへ書き、ＣＨ＿ＯＮ３０５の処理結果（ポストフェーダの位置のデータ）を第２アドレスへ書く。後に詳述するが、ＭＤＳＰで行う混合処理では、各ステップ毎に指定された読み出しアドレス（図８で後述する読み出しアドレスメモリ８０３に設定された各ステップ毎の読み出しアドレス）で読み出した信号を混合するように構成されているから、各ｃｈの各バス毎のプリフェーダ／ポストフェーダの設定に従って当該ｃｈの読み出しアドレスを第１アドレス又は第２アドレスに設定することにより、ＰＰ３０８が実現される。混合バスのうちＳＴバス２０５については、ＭＤＳＰで第２アドレスから信号を読み出せばよい。また、各ＭＩＸバス２０６についてのＳＮＤ＿Ｌ３０９及びＳＮＤ＿ＯＮ３１０の設定、並びに、各ＳＴバス２０５についてのＴＯ＿ＳＴ３０６及びＰＡＮ３０７の設定は、当該ｃｈの信号を各混合バスへ混合するときの係数（図８で後述する係数メモリ８０２に設定される係数である）に合成されるので、それぞれ、ＭＤＳＰでの１回の係数乗算のみで上記の処理が完了する。   Also, the multiplication (306 to 310 in the figure) immediately before mixing in the mixing buses 205 and 206 and the accumulation processing to the mixing buses 205 and 206 are realized by the MDSP in the MLSI. Specifically, an area for writing the result of the input side adjustment process (an area to be secured in Mram1 to be described later with reference to FIG. 6) is assigned in advance to each channel in two (first address and second address). In the NDSP, the Comp 303 processing result (pre-fader position data) is written to the first address, and the CH_ON 305 processing result (post-fader position data) is written to the second address. As will be described in detail later, in the mixing process performed by the MDSP, the signal read at the read address designated for each step (read address for each step set in a read address memory 803 described later in FIG. 8) is mixed. Thus, PP308 is realized by setting the read address of the corresponding channel to the first address or the second address according to the pre-fader / post-fader setting for each bus of each channel. Of the mixed buses, the ST bus 205 may be read from the second address by MDSP. Also, the settings of SND_L 309 and SND_ON 310 for each MIX bus 206, and the settings of TO_ST 306 and PAN 307 for each ST bus 205 are coefficients for mixing the signals of the channel to each mixing bus (coefficients described later in FIG. 8). Therefore, the above-described processing is completed with only one coefficient multiplication in the MDSP.

図４は、図１（ａ）の１つのＭＬＳＩの内部構造を示すブロック図である。ＭＬＳＩ４００は、動作クロック発生部４０１、タイミング信号発生部４０２、制御レジスタ４１０、通常処理用ＤＳＰ（ＮＤＳＰ）４３１、ミキシング処理用ＤＳＰ（ＭＤＳＰ）４３２、カスケード入力部（ＣＩＮ）４３３、カスケード出力部（ＣＯＵＴ）４３４、入力部（ＩＮ）４３５、出力部（ＯＵＴ）４３６、及びＩ／Ｏ ＲＡＭ４２０を備える。制御レジスタ４１０は、Ｎレジスタ（Ｎreg）４１１、Ｍレジスタ（Ｍreg）４１２、ＣＩレジスタ（ＣＩreg）４１３、ＣＯレジスタ（ＣＯreg）４１４、Ｉレジスタ（Ｉreg）４１５、及びＯレジスタ（Ｏreg）４１６を備える。Ｉ／Ｏ ＲＡＭ４２０は、Ｎram４２１、Ｍram４２２、Ｃram４２３、及びＯram４２４を備える。Ｉ／Ｏ ＲＡＭ４２０は、各処理部４３１〜４３６の間のデータ転送に使用する記憶領域である（図６で詳述する）。特に、Ｃram４２３に書き込まれたデータがＣＯＵＴ４３４により次段のＭＬＳＩにカスケード伝送されるので、Ｃram４２３は、カスケード伝送用の記憶領域である。また、Ｏram４２４に書き込まれたデータがＯＵＴ４３６により出力部１１２−１〜１１２−３に伝送されるので、Ｏram４２４は、データ出力用の記憶領域である。４３１〜４３６の各信号処理ブロックは、マイクロプログラムやロジック回路に基づいて信号処理を行う部分であり、該信号処理は、当該ブロックを伝送先とする複数の通信メモリのうちの所望のメモリからの読み出しや、当該ブロックを伝送元とする複数の通信メモリのうちの所望のメモリへの書き込みを含むものである。   FIG. 4 is a block diagram showing the internal structure of one MLSI in FIG. The MLSI 400 includes an operation clock generation unit 401, a timing signal generation unit 402, a control register 410, a normal processing DSP (NDSP) 431, a mixing processing DSP (MDSP) 432, a cascade input unit (CIN) 433, and a cascade output unit (COUT). 434, an input unit (IN) 435, an output unit (OUT) 436, and an I / O RAM 420. The control register 410 includes an N register (Nreg) 411, an M register (Mreg) 412, a CI register (CIreg) 413, a CO register (COreg) 414, an I register (Ireg) 415, and an O register (Oreg) 416. The I / O RAM 420 includes an Nram 421, an Mram 422, a Cram 423, and an Oram 424. The I / O RAM 420 is a storage area used for data transfer between the processing units 431 to 436 (detailed in FIG. 6). In particular, since data written in Cram 423 is cascade-transmitted to the next-stage MLSI by COUT 434, Cram 423 is a storage area for cascade transmission. In addition, since the data written in the Oram 424 is transmitted to the output units 112-1 to 112-3 by the OUT 436, the Oram 424 is a data output storage area. Each of the signal processing blocks 431 to 436 is a portion that performs signal processing based on a microprogram or a logic circuit, and the signal processing is performed from a desired memory among a plurality of communication memories having the block as a transmission destination. This includes reading and writing to a desired memory among a plurality of communication memories having the block as a transmission source.

各部について説明する。動作クロック発生部４０１は、このＭＬＳＩ内でのローカルな動作クロック（周波数は１６６ＭＨｚとする）を発生する。タイミング信号発生部４０２は、ワードクロックＷＣと前記動作クロックに基づいて、このＭＬＳＩ内の各ブロックが動作するために必要なタイミング信号を供給する。ＮＤＳＰ４３１、ＭＤＳＰ４３２、及びＣＯＵＴ４３４を含む本ＭＬＳＩ内の各ブロックは、それぞれ、タイミング信号発生部４０２から供給されるタイミング信号に応じたタイミングで動作する。なお、図１（ａ）に図示した複数のＭＬＳＩは、それぞれ自ＭＬＳＩ内の動作クロック発生部４０１の動作クロックに応じて独立に動作するので、各ＭＬＳＩ間で動作クロックのタイミングがずれることはある。ただし、全ＭＬＳＩに同一のワードクロックＷＣが供給され、各ＭＬＳＩ内のタイミング信号発生部４０２は、該ワードクロックＷＣのタイミングから１ＤＡＣ周期（１サンプリング周期）が開始するようにタイミング調整を行ったタイミング信号を発生するので、１ＤＡＣ周期の開始タイミングは全ＭＬＳＩで一致することが保証されている。   Each part will be described. The operation clock generation unit 401 generates a local operation clock (with a frequency of 166 MHz) in the MLSI. The timing signal generator 402 supplies a timing signal necessary for each block in the MLSI to operate based on the word clock WC and the operation clock. Each block in the MLSI including the NDSP 431, the MDSP 432, and the COUT 434 operates at a timing corresponding to the timing signal supplied from the timing signal generation unit 402. Note that the plurality of MLSIs illustrated in FIG. 1A operate independently according to the operation clock of the operation clock generation unit 401 in the own MLSI, and therefore the timing of the operation clock may be shifted between the MLSIs. . However, the same word clock WC is supplied to all MLSIs, and the timing signal generator 402 in each MLSI performs timing adjustment so that one DAC period (one sampling period) starts from the timing of the word clock WC. Since the signal is generated, it is guaranteed that the start timing of one DAC period is the same in all MLSIs.

ＮＤＳＰ４３１は、（図１で概要を説明したが）図２の入力ｃｈ２０４又は出力ｃｈ２０７，２０８における調整処理を実行するＤＳＰである。Ｎreg４１１は、ＮＤＳＰ４３１でサンプリング周期毎に実行する３０７２ステップ分のマイクロプログラムやその実行時に使用する各ステップ毎の係数データを設定するレジスタである。当該ＭＬＳＩを入力側に使用する場合、ＣＰＵ１４１は、Ｎreg４１１に、図２の入力ｃｈ２０４の調整処理を行うマイクロプログラム及び係数データを設定する。当該ＭＬＳＩを出力側に使用する場合、ＣＰＵ１４１は、Ｎreg４１１に、図２の出力ｃｈ２０７，２０８の調整処理を行うマイクロプログラム及び係数データを設定する。ＮＤＳＰ４３１は、サンプリング周期毎に、前記係数データを読み出しながら３０７２ステップの前記マイクロプログラムを実行し、これを繰り返すことにより複数ｃｈ分の調整処理を行う。処理対象の音響信号（の各サンプルデータ）は、Ｎram４２１から読み出し、処理後の信号はＮram４２１、Ｍram４２２、又はＯram４２４に書き込む。   The NDSP 431 is a DSP that executes adjustment processing on the input ch 204 or the output ch 207 and 208 in FIG. 2 (as described in FIG. 1). The Nreg 411 is a register that sets a micro program for 3072 steps executed every sampling cycle by the NDSP 431 and coefficient data for each step used at the time of execution. When the MLSI is used on the input side, the CPU 141 sets, in Nreg 411, a microprogram and coefficient data for adjusting the input channel 204 in FIG. When the MLSI is used on the output side, the CPU 141 sets, in Nreg 411, a microprogram and coefficient data for adjusting the output channels 207 and 208 in FIG. The NDSP 431 executes the microprogram of 3072 steps while reading the coefficient data for each sampling period, and repeats this to perform adjustment processing for a plurality of channels. The acoustic signal to be processed (each sample data thereof) is read from the Nram 421, and the processed signal is written to the Nram 421, Mram 422, or Oram 424.

ＭＤＳＰ４３２は、（図１で概要を説明したが）図２の混合バス（ＳＴバス２０５及びＭＩＸバス２０６）における混合処理を実行するＤＳＰである。Ｍreg４１２は、ＭＤＳＰ４３２の動作時に利用する各ステップ毎の係数データや各ステップ毎のＭram４２２の読み出しアドレスを設定するレジスタである。Ｍreg４１２は、図１（ｂ）で説明したモード値を設定するモードレジスタを備える。Ｍreg４１２は、混合処理のためのマイクロプログラムを記憶しない。その代わりに、Ｍreg４１２内には、ハードウェアロジック回路で、前記モードレジスタに設定されたモードに応じた制御信号を１サンプリング周期で３０７２ステップ分発生する制御信号発生部が設けられている。ＭＤＳＰ４３２は、該制御信号発生部から出力される制御信号に基づいて、サンプリング周期毎に、前記３０７２ステップの積和演算処理を実行し、これを繰り返すことにより前記モードに応じた本数の各混合バスにおける混合処理を実現する。その混合処理の際には、Ｍreg４１２内の係数データを利用する。混合する音響信号はＭram４２２から読み込む。また、混合先の各混合バスの信号はＣＩＮ４３３から入力する。混合処理の結果である各混合バス毎の信号は、Ｎram４２１、Ｃram４２３、及びＯram４２４に書き込む。   The MDSP 432 is a DSP that executes the mixing process in the mixing bus (ST bus 205 and MIX bus 206) of FIG. 2 (as outlined in FIG. 1). The Mreg 412 is a register that sets coefficient data for each step used when the MDSP 432 operates and a read address of the Mram 422 for each step. The Mreg 412 includes a mode register for setting the mode value described with reference to FIG. The Mreg 412 does not store a microprogram for the mixing process. Instead, the Mreg 412 is provided with a control signal generator that generates a control signal corresponding to the mode set in the mode register for 3072 steps in one sampling period by a hardware logic circuit. Based on the control signal output from the control signal generator, the MDSP 432 executes the product-sum operation processing of the 3072 steps for each sampling period, and repeats this to repeat the number of mixed buses corresponding to the mode. Realize the mixing process. In the mixing process, coefficient data in the Mreg 412 is used. The acoustic signal to be mixed is read from Mram 422. The signal of each mixing bus of the mixing destination is input from CIN 433. A signal for each mixing bus as a result of the mixing processing is written to Nram 421, Cram 423, and Oram 424.

なお、図１の説明では１個のＭＬＳＩをＤＳＰと呼び、図４の説明では該ＭＬＳＩ内のＮＤＳＰやＭＤＳＰのブロックをそれぞれＤＳＰと呼んでいるが、前者は１チップで信号処理を行う集積回路としての広義な捉え方で、後者は該集積回路の内部で演算を行うブロックとしての狭義な捉え方で、それぞれＤＳＰと呼んでいる。   In the explanation of FIG. 1, one MLSI is called a DSP, and in the explanation of FIG. 4, the NDSP and MDSP blocks in the MLSI are called DSPs. The former is an integrated circuit that performs signal processing on one chip. The latter is a narrow sense as a block that performs operations inside the integrated circuit, and each is called a DSP.

ＣＩＮ４３３は、前段のＭＬＳＩからカスケード伝送されてくる信号を入力するインターフェースであるカスケード伝送信号入力回路である。このカスケード信号の入力動作は、前段のＭＬＳＩのＣＯＵＴ４３４と協働して実現される。ＣＩreg４１３は、ＣＩＮ４３３の動作を規定する制御データを設定するレジスタである。ＣＰＵ１４１は、ＣＩreg４１３の制御データを適宜設定してＣＩＮ４３３の動作を制御する。図１で説明したように、カスケード伝送では、１サンプリング周期でモード（Ｍreg４１２内のモードレジスタから与えられる）に応じた数の混合バスの信号が順次伝送されてくる。ＣＩＮ４３３は、順次伝送されてくる各混合バスの信号を当該ＣＩＮ４３３内部に設けられているＦＩＦＯ（First-In First-Out）レジスタに一旦ラッチし、その後、所定のタイミングでＭＤＳＰ４３２に出力する（矢印４４１）。ＭＤＳＰ４３２では、当該ＭＬＳＩ内の複数の入力ｃｈの信号を積和演算して、各混合バス毎に混合すべき信号を順次生成しているので、それらの各混合バスに混合すべき信号が生成されたタイミングで、ＣＩＮ４３３の前記ＦＩＦＯから出力される当該混合バスの信号を入力し、それらを混合する。なお、ＣＩＮ４３３は、入力したカスケード信号をそのままＮram４２１又はＣram４２３に書き込むこともできる（矢印４４２，４４３）。   The CIN 433 is a cascade transmission signal input circuit that is an interface for inputting a signal that is cascade-transmitted from the preceding MLSI. This cascade signal input operation is realized in cooperation with the CLSI 434 of the preceding MLSI. The CIreg 413 is a register that sets control data that defines the operation of the CIN 433. The CPU 141 appropriately sets the control data of the CIreg 413 and controls the operation of the CIN 433. As described with reference to FIG. 1, in cascade transmission, a number of mixed bus signals corresponding to the mode (given from the mode register in the Mreg 412) are sequentially transmitted in one sampling period. The CIN 433 temporarily latches the signals of the mixed buses transmitted sequentially in a FIFO (First-In First-Out) register provided in the CIN 433, and then outputs the mixed bus signal to the MDSP 432 at a predetermined timing (arrow 441). ). In the MDSP 432, signals of a plurality of input channels in the MLSI are multiplied and summed to sequentially generate signals to be mixed for each mixing bus, so that signals to be mixed are generated for each of the mixing buses. At the same timing, the signal of the mixing bus output from the FIFO of the CIN 433 is input and mixed. Note that the CIN 433 can also write the input cascade signal as it is to the Nram 421 or Cram 423 (arrows 442 and 443).

ＣＯＵＴ４３４は、Ｃram４２３のデータを読み出して後段のＭＬＳＩにカスケード信号として出力するインターフェースであるカスケード出力回路である。このカスケード信号の出力動作は、後段のＭＬＳＩのＣＩＮ４３３と協働して実現される。ＣＯreg４１４は、ＣＯＵＴ４３４の動作を制御する制御データの設定レジスタである。ＣＰＵ１４１は、ＣＯreg４１４の制御データを適宜設定してＣＯＵＴ４３４の動作を制御する。   The COUT 434 is a cascade output circuit that is an interface that reads the data of the Cram 423 and outputs the data to the subsequent MLSI as a cascade signal. This output operation of the cascade signal is realized in cooperation with CIN 433 of the MLSI in the subsequent stage. COreg 414 is a control data setting register for controlling the operation of COUT 434. The CPU 141 appropriately sets the control data of the COreg 414 and controls the operation of the COUT 434.

ＩＮ４３５は、ＡＤコンバータ、Ａバス、及び／又はシリアルバスから入力した音響信号を入力する入力インターフェース回路である。ＩＮ４３５で入力した音響信号は、Ｎram４２１、Ｍram４２２、又はＯram４２４に書き込まれる。ＩＮ４３５の動作は、ＣＰＵ１４１からＩreg４１５に設定された制御データにより規定される。図２の入力パッチ２０３はＩＮ４３５で実現される。すなわち、どの入力信号をＮram４２１のどのアドレスに書き込むかが、入力パッチ２０３でどの入力ポートをどの入力ｃｈに結線するかに相当する。   The IN 435 is an input interface circuit that inputs an acoustic signal input from the AD converter, the A bus, and / or the serial bus. The acoustic signal input at IN 435 is written to Nram 421, Mram 422, or Oram 424. The operation of IN435 is defined by control data set in the Ireg 415 from the CPU 141. The input patch 203 in FIG. 2 is realized by IN435. That is, which input signal is written to which address of the Nram 421 corresponds to which input port is connected to which input channel in the input patch 203.

ＯＵＴ４３６は、Ｏram４２４のデータを読み出し、ＤＡコンバータ、Ａバス、及び／又はシリアルバスへの出力を行う出力インターフェース回路である。ＯＵＴ４３６の動作は、ＣＰＵ１４１からＯreg４１６に設定された制御データにより規定される。図２の出力パッチ２０９はＯＵＴ４３６で実現される。すなわち、Ｏram４２４のどのアドレスの信号をどの出力ラインに出力するかが、出力パッチ２０９でどの出力ｃｈをどの出力ポートに結線するかに相当する。   The OUT 436 is an output interface circuit that reads the data of the Oram 424 and outputs the data to the DA converter, the A bus, and / or the serial bus. The operation of OUT436 is defined by the control data set from the CPU 141 to the Oreg 416. The output patch 209 in FIG. 2 is realized by OUT436. That is, which address signal of Oram 424 is output to which output line corresponds to which output channel is connected to which output port in the output patch 209.

図５は、本実施形態のＭＬＳＩにおける動作タイミング図を示す。横軸は時間であり、５１１〜５１４は、それぞれワードクロックＷＣのタイミングを示す。これらのＷＣ間がサンプリング周期である。５２１〜５２３は、１サンプリング周期５０１内で、調整処理、混合処理、及びカスケード伝送の処理が実行される時間区間を示す。調整処理５２１及び混合処理５２２は、それぞれワードクロックＷＣのタイミングから前方ゆれマージン５３１＋差分マージン５３２で規定される所定時間の後に開始される。調整処理５２１及び混合処理５２２が終わった後、さらに後方ゆれマージン５３３の後に、次のワードクロックＷＣが来るようになっている。カスケード伝送の処理５２３は、調整処理５２１及び混合処理５２２の開始タイミングから差分マージン５３２だけ早められて開始される。これは、混合処理５２２中で各混合バスに混合すべき信号が生成される各タイミングの時点で、既にカスケード伝送で該当する混合バスの信号が入出力されて混合に利用できるようにしておくためであるが、これについては後に詳しく説明する。   FIG. 5 shows an operation timing chart in the MLSI of this embodiment. The horizontal axis is time, and 511 to 514 indicate the timing of the word clock WC, respectively. Between these WCs is a sampling period. Reference numerals 521 to 523 denote time intervals in which adjustment processing, mixing processing, and cascade transmission processing are executed within one sampling period 501. The adjustment process 521 and the mixing process 522 are started after a predetermined time defined by the forward fluctuation margin 531 + the difference margin 532 from the timing of the word clock WC. After the adjustment process 521 and the mixing process 522 are finished, the next word clock WC comes after the backward fluctuation margin 533. The cascade transmission process 523 is started earlier than the start timing of the adjustment process 521 and the mixing process 522 by the difference margin 532. This is because the signal of the corresponding mixed bus is already input / output in the cascade transmission at the timing of generation of the signal to be mixed in each mixing bus in the mixing process 522 so that it can be used for mixing. However, this will be described in detail later.

なお、本実施形態ではサンプリング周波数は４８ｋＨｚであるから、１サンプリング周期は２０．８μ秒である。調整処理５２１や混合処理５２２は、１６６ＭＨｚの動作クロックの元で１サンプリング周期当り３０７２ステップ分の処理を行うから、｛１／（１６６×１０6）｝×３０７２＝１８．５×１０-6秒＝１８．５μ秒だけの時間があれば処理が完了する。従って、１サンプリング周期内で、３０７２ステップ分の調整処理５２１や混合処理５２２を行い、かつそれらの処理の前後にマージンを取ることが可能である。 In this embodiment, since the sampling frequency is 48 kHz, one sampling period is 20.8 μsec. Since the adjustment processing 521 and the mixing processing 522 perform processing for 3072 steps per sampling period under the operation clock of 166 MHz, {1 / (166 × 10 6 )} × 3072 = 18.5 × 10 −6 seconds If the time of only 18.5 μsec is reached, the processing is completed. Therefore, it is possible to perform adjustment processing 521 and mixing processing 522 for 3072 steps within one sampling period, and to take a margin before and after those processing.

図６は、図４のＩ／Ｏ ＲＡＭ４２０の表裏の構成を示す。Ｉ／Ｏ ＲＡＭ４２０は、表の記憶領域６０２と裏の記憶領域６０１とに二重化（すなわち、同じアドレスで表と裏の２つの領域が設けられている）されており、サンプリング周期毎に表と裏が入れ替わるようになっている。表側６０２は書き込み専用の領域であり、裏側６０１は読み出し専用の領域である。二重化されていることにより、Ｉ／Ｏ ＲＡＭ４２０内のどのアドレスも同時に読み出しと書き込みが可能である。このとき読み出しているデータは、少なくとも１サンプリング周期前に書き込まれたデータとなる。   FIG. 6 shows the front / back configuration of the I / O RAM 420 of FIG. The I / O RAM 420 is duplicated into a front storage area 602 and a back storage area 601 (that is, two areas of the front and back are provided at the same address), and the front and back storage areas are provided for each sampling period. Are supposed to be replaced. The front side 602 is a write-only area, and the back side 601 is a read-only area. By being duplicated, any address in the I / O RAM 420 can be simultaneously read and written. The data read at this time is data written at least one sampling period before.

裏側６０１においてＮＤＳＰ４３１の読み出し用領域となるＮramは、Ｎram１〜４の４つの領域に分けられている。表側６０２において、Ｎram１はＮＤＳＰ４３１の書き込み用領域、Ｎram２はＭＤＳＰ４３２の書き込み用領域、Ｎram３はＩＮ４３５の書き込み用領域、Ｎram４はＣＩＮ４３３の書き込み用領域となる。裏側６０１においてＭＤＳＰ４３２の読み出し用領域となるＭramは、Ｍram１，２の２つの領域に分けられている。表側６０２において、Ｍram１はＮＤＳＰ４３１の書き込み用領域、Ｍram２はＩＮ４３５の書き込み用領域となる。裏側６０１においてＣＯＵＴ４３４の読み出し用領域となるＣram１は、表側６０２ではＭＤＳＰ４３２又はＣＩＮ４３３の書き込み用領域となる。裏側６０１においてＯＵＴ４３６の読み出し用領域となるＯramは、Ｏram１〜３の３つの領域に分けられている。表側６０２において、Ｏram１はＮＤＳＰ４３１の書き込み用領域、Ｏram２はＭＤＳＰ４３２の書き込み用領域、Ｏram３はＩＮ４３５の書き込み用領域となる。   Nram which is the reading area of the NDSP 431 on the back side 601 is divided into four areas Nram1 to Nram4. On the front side 602, Nram1 is a write area for NDSP431, Nram2 is a write area for MDSP432, Nram3 is a write area for IN435, and Nram4 is a write area for CIN433. Mram, which is the reading area of the MDSP 432 on the back side 601, is divided into two areas Mram1 and Mram2. On the front side 602, Mram1 is a write area for NDSP 431, and Mram2 is a write area for IN435. Cram1, which is a read area for COUT 434 on the back side 601, becomes a write area for MDSP 432 or CIN 433 on the front side 602. The Oram that becomes the reading area of OUT 436 on the back side 601 is divided into three areas Oram 1 to 3. On the front side 602, Oram 1 is a write area for NDSP 431, Oram 2 is a write area for MDSP 432, and Oram 3 is a write area for IN 435.

ＮＤＳＰ４３１は、１サンプリング周期で３０７２ステップの演算処理が可能であるが、各ステップ毎に、Ｎram１〜４の任意のアドレスから音響信号を読み出し、調整処理を施し、その結果をＮram１、Ｍram１、又はＯram１の任意のアドレスに書き込むことができる。その読み出しアドレスと書き込みアドレスは、ＮＤＳＰ４３１で実行するマイクロプログラム内で任意に設定できる。Ｎram１に書き込むのは、ＮＤＳＰ４３１における途中結果のデータをＮram１経由で再びＮＤＳＰ４３１に入力し調整処理で利用する場合である。Ｍram１に書き込むのは、調整処理の結果をＭＤＳＰ４３２の混合処理に渡すためである。Ｏram１に書き込むのは、調整処理の結果をそのままＯＵＴ４３６経由で出力する場合である。   The NDSP 431 can perform 3072 steps of processing in one sampling period, but for each step, an acoustic signal is read from an arbitrary address of Nram1 to 4 and subjected to adjustment processing, and the result is Nram1, Mram1, or Oram1. Can be written to any address. The read address and write address can be arbitrarily set in the microprogram executed by the NDSP 431. The data written in Nram1 is a case where the intermediate result data in the NDSP 431 is input to the NDSP 431 again via Nram1 and used in the adjustment process. The reason for writing to Mram1 is to pass the result of the adjustment process to the mixing process of MDSP432. Writing to Oram1 is when the result of the adjustment process is output as it is via OUT436.

ＭＤＳＰ４３２は、１サンプリング周期で３０７２ステップの演算処理が可能であるが、各ステップ毎に、Ｍram１，２の任意のアドレスから音響信号を読み出し積和演算して混合することができる。またＭＤＳＰ４３２は、上記３０７２ステップ中の所定の位置で得られる混合結果を、矢印６１１（図４の４４１に対応）のようにＣＩＮ４３３から入力したカスケード信号（各混合バスの信号）と混合し、各混合バスにおける混合結果を、Ｎram２、Ｏram２、及びＣram１の所定のアドレスに書き込むことができる。Ｍramの読み出しアドレスは、ステップ毎にＭreg４１２で任意のアドレスを設定できる。ＣＩＮ４３３からＭＤＳＰ４３２へのカスケード信号の入力は、ＭＤＳＰ４３２において各混合バスに混合すべき信号が生成されるタイミングで当該混合バスの現時点での混合信号（カスケード信号）が既にＣＩＮ４３３からＭＤＳＰ４３２に出力されて準備されているように、タイミングが調整されているが、これについては後述する。Ｎram２、Ｏram２、及びＣram１への書き込みのアドレスは、各混合バスに応じたアドレスであり、機械的に決定されるものである。ここで、「機械的に」とは、そのアドレスが、各サンプリング周期の各ステップのクロックや、ステップ数に基づいてロジック回路で作成できるという意味であり、その場合、そのアドレスを記憶するためのアドレスレジスタは不要である。例えば、Ｎram２、Ｏram２、及びＣram１を配列で表記した場合、混合バス０の混合結果はＮram２［０］とＯram２［０］とＣram１［０］に書き込み、混合バス１の混合結果はＮram２［１］とＯram２［１］とＣram１［１］に書き込み、…といった具合である。Ｎram２に書き込むのは、各混合バスの信号に対して再び調整処理を施す場合である。Ｏram２に書き込むのは、各混合バスの信号をそのままＯＵＴ４３６経由で出力する場合である。Ｃram１に書き込むのは、各混合バスの信号を次段のＭＬＳＩにカスケード伝送するためである。   The MDSP 432 can perform 3072 steps of processing in one sampling cycle, but for each step, an acoustic signal can be read from an arbitrary address of Mram 1 and 2 and summed and summed for mixing. In addition, the MDSP 432 mixes the mixing result obtained at the predetermined position in the above 3072 step with the cascade signal (the signal of each mixing bus) input from the CIN 433 as indicated by an arrow 611 (corresponding to 441 in FIG. 4). The mixing result in the mixing bus can be written to predetermined addresses of Nram2, Oram2, and Cram1. The read address of Mram can be set to an arbitrary address with Mreg 412 for each step. The input of the cascade signal from the CIN 433 to the MDSP 432 is prepared by outputting the current mixed signal (cascade signal) of the mixed bus from the CIN 433 to the MDSP 432 at the timing when the signal to be mixed in each mixed bus is generated in the MDSP 432. As described above, the timing is adjusted, which will be described later. The addresses for writing to Nram2, Oram2, and Cram1 are addresses corresponding to each mixed bus and are determined mechanically. Here, “mechanically” means that the address can be created by a logic circuit based on the clock of each step of each sampling period or the number of steps. In that case, the address is stored for storing the address. An address register is not required. For example, when Nram2, Oram2, and Cram1 are expressed in an array, the mixed result of the mixed bus 0 is written to Nram2 [0], Oram2 [0], and Cram1 [0], and the mixed result of the mixed bus 1 is Nram2 [1]. , Oram2 [1] and Cram1 [1] are written, and so on. Writing to Nram2 is performed when the adjustment processing is again performed on the signal of each mixed bus. Writing to Oram2 is performed when the signal of each mixed bus is output as it is via OUT436. The reason for writing to Cram1 is to cascade-transmit the signals of each mixed bus to the next stage MLSI.

ＣＩＮ４３３からＣram１への点線の矢印６１３（図４の４４３に対応）は、ＣＩＮ４３３により入力したカスケード信号をそのままＣram１に機械的に書き込むラインを示す。これは、カスケード伝送されてきた信号をそのまま次段のＭＬＳＩにカスケード伝送する場合である。例えば、図１（ａ）において、出力側ＭＬＳＩ１２３−１で混合バス０〜３１の信号を出力部１１２−１に出力し、出力側ＭＬＳＩ１２３−２で混合バス３２〜６３の信号を出力部１１２−２に出力する場合、ＭＬＳＩ１２３−１では混合バス３２〜６３の信号をスルーしてそのままＭＬＳＩ１２３−２にカスケード伝送する。   A dotted arrow 613 (corresponding to 443 in FIG. 4) from CIN 433 to Cram 1 indicates a line for mechanically writing the cascade signal input by CIN 433 to Cram 1 as it is. This is a case where the cascade-transmitted signal is directly cascade-transmitted to the next stage MLSI. For example, in FIG. 1A, the output side MLSI 123-1 outputs the signals of the mixing buses 0 to 31 to the output unit 112-1, and the output side MLSI 123-2 outputs the signals of the mixing buses 32 to 63 to the output unit 112-. In the case of outputting to 2, the MLSI 123-1 passes through the signals of the mixed buses 32 to 63 and cascades them to the MLSI 123-2 as they are.

ＣＩＮ４３３からＮram４へ矢印６１２（図４の４４２に対応）のように書き込みラインを記載しているのは、このＭＬＳＩを出力側に用いる場合に、カスケード伝送されてきた信号をＮram４を経由してＮＤＳＰ４３１に渡し、ＮＤＳＰ４３１において出力側の調整処理を行わせるためである。その際の、Ｎram４への書き込みアドレスは、カスケード信号の各混合バスに対応したアドレスに機械的に書き込めばよい。例えば、Ｎram４を配列で表記した場合、混合バス０の混合結果はＮram４［０］に書き込み、混合バス１の混合結果はＮram４［１］に書き込み、…といった具合である。この場合、ＮＤＳＰ４３１は、出力ｃｈ０への入力信号をＮram４［０］から読み出し、出力ｃｈ１への入力信号をＮram４［１］から読み出し、…というように、各出力ｃｈの調整処理へ入力する信号を取得する。   A write line is described from CIN 433 to Nram 4 as indicated by an arrow 612 (corresponding to 442 in FIG. 4). When this MLSI is used on the output side, a signal transmitted in cascade is transmitted via Nram 4 to NDSP 431. This is to cause the NDSP 431 to perform output side adjustment processing. In this case, the write address to Nram 4 may be mechanically written to an address corresponding to each mixed bus of cascade signals. For example, when Nram4 is expressed as an array, the mixing result of the mixing bus 0 is written to Nram4 [0], the mixing result of the mixing bus 1 is written to Nram4 [1], and so on. In this case, the NDSP 431 reads an input signal to the output ch0 from Nram4 [0], reads an input signal to the output ch1 from Nram4 [1], and so on, and inputs a signal to be input to the adjustment processing of each output ch. get.

ＣＯＵＴ４３４は、Ｃram１から各混合バスの混合信号を機械的に読み出してカスケード伝送する処理を繰り返している。Ｃram１には、例えば上記の配列形式の例であれば、Ｃram１［０］，Ｃram１［１］，…にそれぞれ混合バス０，１，…の混合結果が格納されている。そこで、ＣＯＵＴ４３４は、次段のＭＬＳＩのＣＩＮ４３３と協働して、所定のタイミングでＣram１の各混合バスの信号を順次カスケード伝送する。   The COUT 434 repeats the process of mechanically reading out the mixed signal of each mixing bus from Cram 1 and performing cascade transmission. In Cram1, for example, in the case of the above array format, mixing results of mixing buses 0, 1,... Are stored in Cram1 [0], Cram1 [1],. Therefore, the COUT 434, in cooperation with the MLSI CIN 433 of the next stage, sequentially cascades the signals of the mixed buses of the Cram 1 at a predetermined timing.

ＩＮ４３５は、ＡＤＣ、Ａバス、及び／又はシリアルバスから入力した音響信号を、Ｎram３、Ｍram２、又はＯram３の任意のアドレスへ書き込む。その書き込みアドレスは、Ｉreg４１５により任意に指定できる。これにより図２の入力パッチの一部を実現している。なお、入力信号をＮram３に書き込むのは、ＮＤＳＰ４３１の入力ｃｈの調整処理に渡すためである。Ｍram２に書き込むのは、入力信号をそのままＭＤＳＰ４３２の混合処理に渡す場合である。Ｏram３に書き込むのは、入力信号をそのままＯＵＴ４３６経由で出力する場合である。   The IN 435 writes the acoustic signal input from the ADC, A bus, and / or serial bus to an arbitrary address of Nram3, Mram2, or Oram3. The write address can be arbitrarily designated by Ireg 415. Thereby, a part of the input patch of FIG. 2 is realized. Note that the reason why the input signal is written to Nram3 is to pass it to the input channel adjustment processing of the NDSP 431. Writing to Mram2 is when the input signal is passed directly to the MDSP 432 mixing process. Writing to Oram3 is when the input signal is output via OUT436 as it is.

ＯＵＴ４３６は、ＤＡＣ、Ａバス、及び／又はシリアルバスへの出力信号のラッチタイミングで、Ｏram１〜３の任意のアドレスの音響信号を読み出して出力する。その読み出しアドレスは、Ｏreg４１６により任意に設定できる。これにより図２の出力パッチの一部を実現している。なお、Ｏram１から取り出すのは、ＮＤＳＰ４３１の調整処理の出力信号を出力する場合である。Ｏram２から取り出すのは、図２の混合バス２０５，２０６から取り出した信号をそのまま出力する場合である。Ｏram３から取り出すのは、入力信号をそのまま図２の出力パッチ２０９に渡す場合である。   OUT436 reads out and outputs an acoustic signal at an arbitrary address of Oram1 to Oram3 at the latch timing of the output signal to the DAC, A bus, and / or serial bus. The read address can be arbitrarily set by Oreg 416. Thereby, a part of the output patch of FIG. 2 is realized. Note that the Oram1 is taken out when an output signal of the adjustment processing of the NDSP 431 is output. The signal extracted from Oram2 is the case where the signal extracted from the mixing buses 205 and 206 in FIG. 2 is output as it is. A case where the input signal is taken out from the Oram 3 is directly transferred to the output patch 209 in FIG.

なお、図４や図６において、各部４３１〜４３６から表側６０２への書き込みを示す矢印で太線とした部分は、当該ＭＬＳＩを入力側（図１（ａ）の１２２−１〜１２２−ｎ）として使用した場合の典型的な使用態様例を示す。入力側での典型的な使用態様例とは、ＩＮ４３５で入力した信号をＮram３経由でＮＤＳＰ４３１に渡し、ＮＤＳＰ４３１での入力ｃｈの調整処理の結果をＭram１経由でＭＤＳＰ４３２に渡し、ＭＤＳＰ４３２の混合処理の結果をＣram１経由で次段のＭＬＳＩにカスケード伝送する（あるいはＯram２経由でそのまま出力する）、という信号処理を行う態様である。細線の矢印は、バリエーションとしての使用態様を示している。   In FIGS. 4 and 6, the thick lines with arrows indicating the writing from the respective units 431 to 436 to the front side 602 indicate that the MLSI is the input side (122-1 to 122-n in FIG. 1A). The example of a typical use aspect at the time of using is shown. A typical usage example on the input side is that the signal input at IN435 is passed to NDSP 431 via Nram3, the result of input channel adjustment processing at NDSP431 is passed to MDSP432 via Mram1, and the result of mixing processing of MDSP432 Is cascade-transmitted to the next-stage MLSI via Cram1 (or output directly via Oram2). A thin line arrow indicates a usage mode as a variation.

図７は、ＮＤＳＰ４３１とＮreg４１１の内部構成を示す。ＮＤＳＰ４３１は、Ｉ／Ｏ ＲＡＭ７１１、テンポラリＲＡＭ７１２、ＹＲＡＭ７１３、セレクタ７１４，７１５，７１７、乗算器７１６、加算器７１８、内部バス７１９、及び外部ＲＡＭアクセス回路７２０を備える。なお、Ｉ／Ｏ ＲＡＭ７１１は、ＮＤＳＰ４３１内部に記載したが、実際は図４や図６で説明したようにＮＤＳＰ４３１の外部にある記憶領域であり、読み出し領域としてはＮram１〜４がＩ／Ｏ ＲＡＭ７１１に相当し、書き込み領域としてはＮram１、Ｍram１、及びＯram１がＩ／Ｏ ＲＡＭ７１１に相当する。Ｎreg４１１は、補間機能付き係数供給部７０１、係数メモリ７０２、マイクロプログラムメモリ７０３、制御信号発生部７０４、外部ＲＡＭアドレスメモリ７０５、及び外部ＲＡＭアドレス供給部７０６を備える。   FIG. 7 shows the internal configuration of the NDSP 431 and Nreg 411. The NDSP 431 includes an I / O RAM 711, a temporary RAM 712, a YRAM 713, selectors 714, 715, 717, a multiplier 716, an adder 718, an internal bus 719, and an external RAM access circuit 720. Although the I / O RAM 711 is described inside the NDSP 431, the I / O RAM 711 is actually a storage area outside the NDSP 431 as described with reference to FIGS. 4 and 6, and Nram1 to Nram 4 correspond to the I / O RAM 711 as read areas. As the write area, Nram1, Mram1, and Oram1 correspond to the I / O RAM 711. The Nreg 411 includes a coefficient supply unit 701 with an interpolation function, a coefficient memory 702, a microprogram memory 703, a control signal generation unit 704, an external RAM address memory 705, and an external RAM address supply unit 706.

マイクロプログラムメモリ７０３は、ＣＰＵ１４１がＮＤＳＰ４３１に実行させたいマイクロプログラムを設定する記憶領域である。図４や図６で説明したように、このマイクロプログラムは、読み書きするＩ／Ｏ ＲＡＭ７１１のアドレスを含む。制御信号発生部７０４は、上記マイクロプログラムに応じた制御信号を生成し、ＮＤＳＰ４３１内の各部に供給する。ＮＤＳＰ４３１では該制御信号に基づいて各サンプリング周期毎に３０７２ステップの処理を繰り返し実行し、これにより複数ｃｈの調整処理を行う。図１（ｂ）に示したようにモードによって調整処理を行うｃｈ数が異なるから、例えば、モード３では１ｃｈに使えるステップ数を比較的大きくでき（上記３０７２ステップを配分して２４ｃｈ分の調整処理を行えばよいから１ｃｈ当り１２８ステップ使える）、一方、モード２では１ｃｈに使えるステップ数が比較的小さくなる（上記３０７２ステップを配分して６４ｃｈ分の調整処理を行うので１ｃｈ当り４８ステップしか使えない）。１ｃｈ当りに使えるステップ数が大きい場合は、図３に示した１ｃｈ分の調整処理で、あるブロックの処理を複雑なものとしたり、機能を追加することができる。逆に、１ｃｈ当りに使えるステップ数が小さい場合は、図３に示した１ｃｈ分の調整処理で、あるブロックの処理を簡易なものとしたり省略しなければならないことがある。なお、１個のＭＬＳＩ内において、処理する各ｃｈの全てで同じ調整処理を行う必要はないから、３０７２ステップ分の多くのステップ数を一部のｃｈに割り当てて複雑な調整処理を行い、他のｃｈについては残りのステップ数で簡単な調整処理を行う、ということも可能である。   The microprogram memory 703 is a storage area for setting a microprogram that the CPU 141 wants the NDSP 431 to execute. As described with reference to FIGS. 4 and 6, this microprogram includes the address of the I / O RAM 711 for reading and writing. The control signal generator 704 generates a control signal corresponding to the microprogram and supplies it to each unit in the NDSP 431. The NDSP 431 repeatedly executes the process of 3072 steps for each sampling period based on the control signal, thereby performing the adjustment process for a plurality of channels. Since the number of channels to be adjusted varies depending on the mode as shown in FIG. 1B, for example, in mode 3, the number of steps that can be used for 1ch can be made relatively large (the above 3072 steps are allocated and adjustment processing for 24 channels is performed). On the other hand, in mode 2, the number of steps that can be used for 1 channel is relatively small (the above 3072 steps are distributed and adjustment processing for 64 channels is performed, so only 48 steps per channel can be used). ). When the number of steps that can be used per channel is large, the processing of a certain block can be complicated or a function can be added by the adjustment processing for one channel shown in FIG. Conversely, when the number of steps that can be used per channel is small, the processing for a certain block may have to be simplified or omitted in the adjustment processing for one channel shown in FIG. Since it is not necessary to perform the same adjustment process for all the channels to be processed in one MLSI, a complicated adjustment process is performed by assigning a large number of steps of 3072 steps to some of the channels. It is also possible to perform simple adjustment processing for the remaining channels with the remaining number of steps.

係数メモリ７０２には、ＣＰＵ１４１が各ステップ毎の係数データを設定する。供給部７０１は補間機能を備えており、補間された係数データがセレクタ７１５に入力される。この補間機能は、係数メモリ７０２に設定された係数データの値が変更されたとき（そのままだとその値の急激な変化が雑音になることがある）、該係数データの変化に応じて時間的に補間された係数データを供給するためのものである。外部ＲＡＭ７２１は、ＮＤＳＰ４３１での処理において長時間遅延した信号が必要な場合に使用する遅延メモリである。外部ＲＡＭアドレスメモリ７０５には、該外部ＲＡＭ７２１をアクセスする際のアドレスを設定する。供給部７０６は、外部ＲＡＭアドレスメモリ７０５に設定されているアドレスで外部ＲＡＭアクセス回路７２０が外部ＲＡＭ７２１に読み書きできるように、所定のアクセス用制御信号を外部ＲＡＭアクセス回路７２０に供給する。   In the coefficient memory 702, the CPU 141 sets coefficient data for each step. The supply unit 701 has an interpolation function, and the interpolated coefficient data is input to the selector 715. When the value of the coefficient data set in the coefficient memory 702 is changed (abrupt change of the value may become noise if it is left as it is), this interpolation function is time-dependent according to the change of the coefficient data. For supplying interpolated coefficient data. The external RAM 721 is a delay memory used when a signal delayed for a long time is required in the processing by the NDSP 431. An address for accessing the external RAM 721 is set in the external RAM address memory 705. The supply unit 706 supplies a predetermined access control signal to the external RAM access circuit 720 so that the external RAM access circuit 720 can read from and write to the external RAM 721 with the address set in the external RAM address memory 705.

ＮＤＳＰ４３１の構成は、従来より知られている通常のＤＳＰと同様のものである。乗算器７１６は、セレクタ７１４により選択されたＩ／Ｏ ＲＡＭ７１１又はテンポラリＲＡＭ７１２のデータと、セレクタ７１５により選択された供給部７０１から供給される係数データ又はＹＲＡＭ７１３のデータとを乗算し、乗算結果を加算器７１８に出力する。加算器７１８は、セレクタ７１７により選択された内部バス７１９、Ｉ／Ｏ ＲＡＭ７１１、又はテンポラリＲＡＭ７１２のデータと、乗算器７１６から出力されたデータとを加算し、加算結果を内部バス７１９に出力する。内部バス７１９には外部ＲＡＭアクセス回路７２０が接続されており、内部バス７１９上のデータを外部ＲＡＭ７２１に書き込み、又は外部ＲＡＭ７２１内のデータを内部バス７１９に読み出すことができる。内部バス７１９上のデータは、Ｉ／Ｏ ＲＡＭ７１１、テンポラリＲＡＭ７１２、又はＹＲＡＭ７１３に書き込んだり、セレクタ７１７に入力させることができる。なお、上述の各部はパイプライン処理を行っており、１ステップ毎にＩ／Ｏ ＲＡＭ７１１からデータを読み出し、１ステップ毎にＩ／Ｏ ＲＡＭ７１１に処理後のデータを書き込むことができる。ＮＤＳＰ４３１では、これら各部がマイクロプログラムメモリ７０３に設定されたマイクロプログラムに応じて制御信号発生部７０４が発生する制御信号に基づいて動作することにより、複数ｃｈ分の調整処理（例えば図３）を行う。   The configuration of the NDSP 431 is the same as that of a normal DSP that has been conventionally known. The multiplier 716 multiplies the data in the I / O RAM 711 or the temporary RAM 712 selected by the selector 714 and the coefficient data or the data in the YRAM 713 selected from the supply unit 701 selected by the selector 715, and adds the multiplication results. Output to the device 718. The adder 718 adds the data in the internal bus 719, I / O RAM 711, or temporary RAM 712 selected by the selector 717 and the data output from the multiplier 716, and outputs the addition result to the internal bus 719. An external RAM access circuit 720 is connected to the internal bus 719, and data on the internal bus 719 can be written to the external RAM 721 or data in the external RAM 721 can be read to the internal bus 719. Data on the internal bus 719 can be written into the I / O RAM 711, temporary RAM 712, or YRAM 713, or input to the selector 717. Each of the above-described units performs pipeline processing, and can read data from the I / O RAM 711 for each step and write processed data to the I / O RAM 711 for each step. In the NDSP 431, these units operate based on the control signal generated by the control signal generation unit 704 in accordance with the microprogram set in the microprogram memory 703, thereby performing adjustment processing (for example, FIG. 3) for a plurality of channels. .

図８は、ＭＤＳＰ４３２及びＭreg４１２の内部構成を示す。ＭＤＳＰ４３２は、Ｉ／Ｏ ＲＡＭ８１１、乗算器８１２、セレクタ８１３、加算器８１４、ゲート８１５、加算器８１６、及び内部バス８１７を備える。なお、Ｉ／Ｏ ＲＡＭ８１１は、ＭＤＳＰ４３２内部に記載したが、実際は図４や図６で説明したようにＭＤＳＰ４３２の外部にある記憶領域であり、読み出し領域としてはＭram１，２がＩ／Ｏ ＲＡＭ８１１に相当し、書き込み領域としてはＮram２、Ｏram２、及びＣram１がＩ／Ｏ ＲＡＭ７１１に相当する。Ｍreg４１２は、補間機能付き係数データ供給部８０１、係数メモリ８０２、Ｉ／Ｏ ＲＡＭ読み出しアドレスメモリ８０３、読み出しアドレス供給部８０４、モードレジスタ８０５、制御信号発生部８０６、及び混合結果出力タイミング信号発生部８０７を備える。   FIG. 8 shows the internal configuration of the MDSP 432 and the Mreg 412. The MDSP 432 includes an I / O RAM 811, a multiplier 812, a selector 813, an adder 814, a gate 815, an adder 816, and an internal bus 817. Although the I / O RAM 811 is described inside the MDSP 432, the I / O RAM 811 is actually a storage area outside the MDSP 432 as described with reference to FIGS. 4 and 6, and Mram 1 and 2 correspond to the I / O RAM 811 as read areas. As the write area, Nram2, Oram2, and Cram1 correspond to the I / O RAM 711. The Mreg 412 includes a coefficient data supply unit 801 with an interpolation function, a coefficient memory 802, an I / O RAM read address memory 803, a read address supply unit 804, a mode register 805, a control signal generation unit 806, and a mixed result output timing signal generation unit 807. Is provided.

モードレジスタ８０５は、図１（ｂ）で説明したモードを設定するレジスタである。制御信号発生部８０６は、設定されたモードに応じてＭＤＳＰ４３２の各部の動作を制御するための制御信号を生成し各部に供給するハードウエアロジック回路である。ＭＤＳＰ４３２は、該制御信号に基づいて各サンプリング周期毎に３０７２ステップの処理を繰り返し実行し、これにより混合処理を行う。制御信号発生部８０６内には混合結果出力タイミング信号発生部８０７が設けられている。混合結果出力タイミング信号発生部８０７は、主としてセレクタ８１３の選択と加算器８１６の加算のタイミングを制御するためのタイミング信号（そのタイミングについては図９で説明する）を発生する。係数メモリ８０２は、各ステップ毎の係数データを設定する記憶手段である。供給部８０１は補間機能（図７の７０１と同様のもの）を備えており、補間された係数データが各ステップ毎に乗算器８１２に入力される。Ｉ／Ｏ ＲＡＭ読み出しアドレスメモリ８０３は、各ステップ毎の読み出しアドレスを設定するレジスタである。供給部８０４は、各ステップ毎に、該メモリ８０３から読み出しアドレスを読み出し、Ｉ／Ｏ ＲＡＭ８１１に供給する。   The mode register 805 is a register for setting the mode described with reference to FIG. The control signal generation unit 806 is a hardware logic circuit that generates a control signal for controlling the operation of each unit of the MDSP 432 according to the set mode and supplies the control signal to each unit. The MDSP 432 repeatedly executes the process of 3072 steps for each sampling period based on the control signal, thereby performing the mixing process. In the control signal generation unit 806, a mixing result output timing signal generation unit 807 is provided. The mixing result output timing signal generation unit 807 generates a timing signal (the timing will be described in FIG. 9) mainly for controlling the selection timing of the selector 813 and the addition timing of the adder 816. The coefficient memory 802 is storage means for setting coefficient data for each step. The supply unit 801 has an interpolation function (similar to 701 in FIG. 7), and the interpolated coefficient data is input to the multiplier 812 for each step. The I / O RAM read address memory 803 is a register that sets a read address for each step. The supply unit 804 reads the read address from the memory 803 and supplies it to the I / O RAM 811 for each step.

乗算器８１２は、各ステップ毎に、供給部８０４から供給される当該ステップの読み出しアドレスでＩ／Ｏ ＲＡＭ８１１（Ｍram）から読み出したデータと、供給部８０１から供給される当該ステップの係数データとを乗算し、乗算結果を加算器８１４に出力する。セレクタ８１３は、混合結果出力タイミング信号発生部８０７から与えられる所定のタイミングでは“０”を選択出力し、それ以外のタイミングでは加算器８１４の加算結果を選択出力する。加算器８１４は、乗算器８１２の出力とセレクタ８１３の出力とを加算し、加算結果を出力する。なお、不図示であるが、加算器８１４の出力からセレクタ８１３の入力側に戻る経路中にはアキュムレータが設けられており、あるステップでの加算器８１４の加算結果は該アキュムレータに一旦格納され、次のステップでセレクタ８１３への入力となる。従って、セレクタ８１３に入力する加算結果は１ステップ前に加算器８１４で加算した結果である。加算器８１６は、混合結果出力タイミング信号発生部８０７から与えられる所定のタイミングで、加算器８１４の出力とゲート８１５を介して与えられるＣＩＮ４３３からのカスケード信号（混合バスの信号）とを加算し、加算結果を内部バス８１７経由でＩ／Ｏ ＲＡＭ８１１に書き込む。図６でも説明したが、この書き込みは各混合バスの混合結果をＮram２、Ｏram２、及びＣram１の対応する位置へ機械的に書き込む処理である。その書き込みアドレスは、モードに応じて発生される制御信号に予め含まれている。上述の各部はパイプライン処理を行っており、１ステップ毎にＩ／Ｏ ＲＡＭ８１１からデータを読み出し、１ステップ毎にＩ／Ｏ ＲＡＭ８１１に処理後のデータを書き込むことができる。（なお、このゲート８１５を閉じると、そのＭＬＳＩでは、前段からカスケード入力された音響信号が足しこまれず、そのＭＬＳＩの混合バス処理の結果を出力すると、そこから新たなカスケードが始まる形となる。このような利用法により、例えば、図１（ａ）のような基板がある場合に、最初のｘ個と後のｙ個にグループ分けして、それぞれ独立したミキサとして動作させることができる。その場合、（ｘ＋１）番目のＭＬＳＩに、ゲート８１５を閉じた状態で入力側の処理を行わせ、そこでカスケードを分離すればよい。）   For each step, the multiplier 812 outputs data read from the I / O RAM 811 (Mram) at the read address of the step supplied from the supply unit 804 and coefficient data of the step supplied from the supply unit 801. Multiplication is performed, and the multiplication result is output to the adder 814. The selector 813 selects and outputs “0” at a predetermined timing given from the mixing result output timing signal generation unit 807, and selects and outputs the addition result of the adder 814 at other timings. Adder 814 adds the output of multiplier 812 and the output of selector 813 and outputs the addition result. Although not shown, an accumulator is provided in the path from the output of the adder 814 to the input side of the selector 813, and the addition result of the adder 814 at a certain step is temporarily stored in the accumulator. In the next step, it becomes an input to the selector 813. Therefore, the addition result input to the selector 813 is the result of addition by the adder 814 one step before. The adder 816 adds the output of the adder 814 and the cascade signal (mixed bus signal) from the CIN 433 supplied via the gate 815 at a predetermined timing given from the mixed result output timing signal generation unit 807, The addition result is written to the I / O RAM 811 via the internal bus 817. As described with reference to FIG. 6, this writing is a process of mechanically writing the mixing result of each mixing bus to the corresponding positions of Nram2, Oram2, and Cram1. The write address is included in advance in a control signal generated according to the mode. Each of the above-described units performs pipeline processing, and can read data from the I / O RAM 811 for each step and write processed data to the I / O RAM 811 for each step. (Note that when the gate 815 is closed, the MLSI does not add the cascade input acoustic signal from the previous stage. When the result of the mixed bus processing of the MLSI is output, a new cascade starts. By using such a method, for example, when there is a substrate as shown in FIG. 1A, the first x and the later y can be grouped and operated as independent mixers. (In this case, the (x + 1) th MLSI may perform input-side processing with the gate 815 closed, and the cascade may be separated there).

なお、ＭＬＳＩを入力側として使用する場合、ゲート８１５は常に開けた状態とし、ＭＤＳＰ４３２が前段のＭＬＳＩからのカスケード信号を入力できるようにしておく。ＭＬＳＩを出力側として使用する場合、典型的な使用態様例ではＭＤＳＰ４３２は利用しないので、ゲート８１５は常に閉じた状態とする。出力側での典型的な使用態様例とは、入力側ＭＬＳＩからカスケード伝送された各混合バスの信号のうち、自ＭＬＳＩの出力ｃｈで調整処理を行う信号のみをＣＩＮ４３３からＮram４経由でＮＤＳＰ４３１に渡して調整処理を行い（それ以外の信号を含む全ての信号をＣＩＮ４３３からＣram１経由で次段の出力側ＭＬＳＩにスルーする）、ＮＤＳＰ４３１での出力ｃｈの調整処理の結果をＯram１経由で出力する（図６参照）、というような信号処理を行う形態である。出力側の処理ではＭＤＳＰが全く使われていないので、ＭＤＳＰへの動作クロックを供給しているラインにゲートを設け、出力側のＭＬＳＩではそのゲートを閉じて、動作クロックがＭＤＳＰに供給されないようにすれば、その分だけ消費電力を削減することができる。なお、バリエーションとして、ＮＤＳＰ４３１での出力側調整処理の結果をＭram１経由でＭＤＳＰ４３２に渡して混合処理を行わせることも可能であり、その場合はゲート８１５を開けてカスケード伝送されてきた信号との混合を行うようにすることもできる。   When the MLSI is used as the input side, the gate 815 is always opened so that the MDSP 432 can input a cascade signal from the preceding MLSI. When the MLSI is used as the output side, the MDSP 432 is not used in a typical usage example, so that the gate 815 is always closed. A typical example of usage on the output side is that only signals for which adjustment processing is performed on the output channels of the own MLSI among the signals of the mixed buses cascade-transmitted from the input side MLSI are passed from the CIN 433 to the NDSP 431 via Nram4. (All signals including other signals are passed from CIN 433 to the output MLSI of the next stage via Cram 1), and the result of output channel adjustment processing at NDSP 431 is output via Oram 1 (FIG. 6)). Since no MDSP is used in the processing on the output side, a gate is provided in the line supplying the operation clock to the MDSP, and the gate is closed in the output MLSI so that the operation clock is not supplied to the MDSP. Then, power consumption can be reduced by that amount. As a variation, the result of the output side adjustment process in the NDSP 431 can be passed to the MDSP 432 via Mram1 to perform the mixing process. In that case, the gate 815 is opened and mixing with the signal transmitted in cascade is performed. It is also possible to perform.

次に、図８のＭＤＳＰ４３２における混合処理の詳細を説明する。図９は、各モードにおけるＭＤＳＰ４３２の混合処理の動作を示すタイムチャートである。図９（ａ）の９０１は、時間経過に従ってサンプリング周期毎にワードクロックＷＣが９０３−１，９０３−２，…のように順次発生される様子を示す。９０２はワードクロックＷＣ９０３−１と９０３−２と間の１サンプリング周期を拡大したものである。   Next, details of the mixing process in the MDSP 432 of FIG. 8 will be described. FIG. 9 is a time chart showing the operation of the MDSP 432 mixing process in each mode. In FIG. 9A, reference numeral 901 denotes a state in which the word clock WC is sequentially generated like 903-1, 903-2,. Reference numeral 902 is an enlargement of one sampling period between the word clocks WC903-1 and 903-2.

図９（ｂ）の９１０は、モード１の場合の、１サンプリング周期での、ＭＤＳＰ４３２による混合処理の流れを示すブロックである。これは図５で説明した混合処理５２２に相当するものであり、ワードクロックＷＣのタイミング９０３−１から前方ゆれマージン５３１＋差分マージン５３２の後にブロック９１０の混合処理が開始され、その終了後には次のワードクロックＷＣ９０３−２までに後方ゆれマージン５３３が確保されている。９１４はＭＤＳＰ４３２が１ステップの動作を行う１動作クロックの周期を示す。「ＭＬＳＩ内部の動作クロック」の行９１１は、ＭＤＳＰ４３２が実行する３０７２の各ステップの番号（０〜３０７１）を順番に並べたものである。「入力ｃｈ」の行９１２は、どの入力ｃｈの信号をＩ／Ｏ ＲＡＭ８１１から読み出すかを示す。「Ｂｕｓ」の行９１３は、どの混合バスへの混合処理を行うかを示す。   910 in FIG. 9B is a block showing the flow of mixing processing by the MDSP 432 in one sampling period in the case of mode 1. This corresponds to the mixing process 522 described with reference to FIG. 5, and the mixing process of the block 910 is started after the forward fluctuation margin 531 + difference margin 532 from the timing 903-1 of the word clock WC, and after that, A backward fluctuation margin 533 is secured up to the word clock WC903-2. Reference numeral 914 denotes a period of one operation clock in which the MDSP 432 performs one step operation. A row 911 of “MLSI internal operation clock” is a list in which the numbers (0 to 3071) of 3072 steps executed by the MDSP 432 are arranged in order. The “input ch” row 912 indicates which input channel signal is read from the I / O RAM 811. The “Bus” row 913 indicates to which mixing bus the mixing process is performed.

以下、図９（ｂ）のモード１の場合の各ステップ毎の処理を順に説明する。   Hereinafter, the processing for each step in the case of mode 1 in FIG.

（１）ステップ０における処理を説明する。図８のＭＤＳＰ４３２では、読み出しアドレスメモリ８０３からステップ０に対応するアドレスが読み出され、Ｉ／Ｏ ＲＡＭ８１１（Ｍram）の該アドレスのデータ（このデータが、行９１２の、ステップ０の下に示されているi1に対応する。以下、ｃｈi1のデータと呼ぶ。）が乗算器８１２に入力される。Ｍramの当該アドレスには、前ステップまでにＮＤＳＰ４３１による入力ｃｈの調整処理の結果やＩＮ４３５により入力した信号（のサンプルデータ）が書き込まれている。また、ステップ０に対応する係数データが、供給部８０１から乗算器８１２に入力される。乗算器８１２は、Ｍramから読み出したデータと入力された係数データとを乗算し、その結果を加算器８１４に入力する。ステップ０では、セレクタ８１３が“０”を選択出力するように制御信号が与えられる。従って、加算器８１４は、“０”と上記乗算結果とを加算し、加算結果を出力する。その加算結果は、図８で説明したように、次のステップで使うために不図示のアキュムレータに記憶される。   (1) The process in step 0 will be described. In the MDSP 432 of FIG. 8, the address corresponding to step 0 is read from the read address memory 803, and the data of this address in the I / O RAM 811 (Mram) (this data is shown below step 0 in the row 912). (Hereinafter referred to as “chi1 data”) is input to the multiplier 812. The result of the input channel adjustment processing by the NDSP 431 and the signal (sample data) input by the IN 435 until the previous step are written in the address of Mram. Also, coefficient data corresponding to step 0 is input from the supply unit 801 to the multiplier 812. The multiplier 812 multiplies the data read from Mram and the input coefficient data, and inputs the result to the adder 814. In step 0, a control signal is given so that the selector 813 selects and outputs “0”. Therefore, the adder 814 adds “0” and the multiplication result, and outputs the addition result. The addition result is stored in an accumulator (not shown) for use in the next step as described in FIG.

（２）ステップ１における処理を説明する。ＭＤＳＰ４３２では、読み出しアドレスメモリ８０３からステップ１に対応するアドレスが読み出され、Ｍramの該アドレスのデータ（行９１２の、ステップ１の下に示されているｃｈi2のデータ）が乗算器８１２に入力される。また、ステップ１に対応する係数データが、供給部８０１から乗算器８１２に入力される。乗算器８１２は、Ｍramから読み出したデータと入力された係数データとを乗算し、その結果を加算器８１４に入力する。ステップ１では、セレクタ８１３に対して、前ステップ０において不図示のアキュムレータに記憶された加算結果を選択出力するように制御信号が与えられる。従って、加算器８１４は、前回の加算結果と上記乗算結果とを加算し、加算結果を出力する。その加算結果は、次のステップで使うために不図示のアキュムレータに記憶される。以下、ステップ２〜３１でも同様の処理を行う。いまモード１を仮定しているので、当該ＭＬＳＩではＮＤＳＰ４３１により３２ｃｈ分の調整処理が行われ信号が生成されている。従って、それら３２ｃｈ分の各信号をＭramに書き込み、上記ｃｈi1〜ｃｈi32のデータとしてＭramから読み出して上述したように係数を乗算して累算する積和演算を行えば、当該ＭＬＳＩ内で生成した全３２ｃｈ分の信号の混合を行うことができる。その混合結果は、上記ステップ３１の処理において加算器８１４から出力される。   (2) The process in step 1 will be described. In the MDSP 432, the address corresponding to step 1 is read from the read address memory 803, and the data of the address of Mram (the data of chi 2 shown below step 1 in the row 912) is input to the multiplier 812. The Also, coefficient data corresponding to step 1 is input from the supply unit 801 to the multiplier 812. The multiplier 812 multiplies the data read from Mram and the input coefficient data, and inputs the result to the adder 814. In step 1, a control signal is given to the selector 813 so as to selectively output the addition result stored in the accumulator (not shown) in the previous step 0. Therefore, the adder 814 adds the previous addition result and the multiplication result, and outputs the addition result. The addition result is stored in an accumulator (not shown) for use in the next step. Thereafter, the same processing is performed in steps 2-31. Since mode 1 is assumed now, in the MLSI, adjustment processing for 32 channels is performed by the NDSP 431 and a signal is generated. Accordingly, if the signals for 32 channels are written into Mram, read out from Mram as the data of chi1 to chi32 and multiplied by the coefficients as described above and accumulated, the sum of the signals generated in the MLSI is obtained. It is possible to mix signals for 32 channels. The mixed result is output from the adder 814 in the process of step 31.

（３）図９（ｂ）の９１５−１に示すステップ３１では、上記（２）の処理の後、さらに以下の処理を行う。当該ＭＬＳＩ内で生成した全ｃｈ分の信号の混合結果が加算器８１４から出力されるタイミングで、前段のＭＬＳＩからカスケード伝送された信号を図８のＣＩＮ４３３からゲート８１５経由で取り込み、前記加算器８１４から出力される結果と当該カスケード信号とを加算器８１６で加算する。なお、例えば図１（ａ）のＭＬＳＩ１２２−１では前段からのカスケード信号は無い（カスケード入力端子には何も接続されていない）から、その場合は必然的にカスケード信号として常に“０”が入力したものと仮想され、従って加算器８１６は“０”に加算器８１４の出力を加算することになる。加算器８１６の加算結果は、Ｉ／Ｏ ＲＡＭ８１１の所定のアドレスに書き込む。９１５−１のタイミングで前段のＭＬＳＩからカスケード伝送されるのは、混合バス０（ＭＩＸ１）の信号である。また、上記ｃｈi1〜ｃｈi32のデータにそれぞれ乗算する係数データは任意に設定できるので、混合バス０に混合したくないｃｈi*については、それに対応する係数メモリ８０２内の係数データを“０”に設定しておけば混合されないことになる。従って、上記加算器８１６の加算は、要するに、当該ＭＬＳＩで生成した全ｃｈ分の信号のうち混合バス０に混合すべき信号を混合したもの（加算器８１４の出力）と、前段のＭＬＳＩから入力した混合バス０の信号（ゲート８１５の出力）とを、混合するという意味を持つ。加算器８１６の加算結果（混合バス０の混合結果）は、図６で説明したように、Ｎram２、Ｏram２、及びＣram１のそれぞれの混合バス０に対応するアドレスに機械的に書き込まれる。 (3) In step 31 shown by 915-1 in FIG. 9B, the following process is further performed after the process (2). At the timing when the mixed result of signals for all channels generated in the MLSI is output from the adder 814, the signal cascade-transmitted from the preceding MLSI is fetched from the CIN 433 in FIG. The adder 816 adds the result output from the signal and the cascade signal. For example, in the MLSI 122-1 in FIG. 1 (a), there is no cascade signal from the previous stage (nothing is connected to the cascade input terminal). In this case, “0” is always input as the cascade signal. It is virtually the ones with, thus the adder 81 6 will be for adding the output of the adder 814 to "0". The addition result of the adder 816 is written to a predetermined address of the I / O RAM 811. It is the signal of the mixed bus 0 (MIX1) that is cascade-transmitted from the preceding MLSI at the timing 915-1. Further, since coefficient data to be multiplied with the data of chi1 to chi32 can be arbitrarily set, the coefficient data in the coefficient memory 802 corresponding to chi * that is not desired to be mixed in the mixing bus 0 is set to “0”. If it does, it will not be mixed. Therefore, the addition of the adder 816 is basically performed by mixing the signals to be mixed in the mixing bus 0 among the signals for all channels generated by the MLSI (output of the adder 814) and the input from the preceding MLSI. This means that the signal of the mixed bus 0 (the output of the gate 815) is mixed. As described with reference to FIG. 6, the addition result of the adder 816 (mixed result of the mixed bus 0) is mechanically written to the addresses corresponding to the mixed bus 0 of Nram2, Oram2, and Cram1.

（４）ステップ３２〜６３では、上記ステップ０〜３１と同様の動作を行う。ただし、混合バス０の代わりに混合バス１（ＭＩＸ２）の混合を行う。以下、同様に、ステップ３０４０〜３０７１の混合バス９５（ステレオＢのＲ）の混合までの処理を行う。   (4) In steps 32-63, the same operations as in steps 0-31 are performed. However, the mixing bus 1 (MIX2) is mixed instead of the mixing bus 0. Thereafter, similarly, processing up to mixing of the mixing bus 95 (stereo B R) in steps 3040 to 3071 is performed.

以上により、当該ＭＬＳＩで生成した３２ｃｈ分のうちの任意の信号を、９６本ある混合バスのうちの任意のバスに、混合できることが保証される。なお、上記の説明から分かるように、モード１では、ステップ３１，６３，…３０３９，３０７１のタイミング（図９（ｂ）の９１５−１〜９１５−９６）で、加算器８１６の加算とその加算結果（混合結果）のＮram２、Ｏram２、及びＣram１への書き込みが行われ、ステップ０，３２，６４，…，３０４０のタイミングで、セレクタ８１３が“０”を選択出力するように制御しているが、これらのタイミングは混合結果出力タイミング信号発生部８０７によって検出され、所定の制御信号がＭＤＳＰ４３２の各部に供給されるようになっている（図１０で詳述する）。   As described above, it is guaranteed that any signal of the 32 channels generated by the MLSI can be mixed into any of the 96 mixed buses. As can be seen from the above description, in mode 1, the adder 816 adds and adds at the timing of steps 31, 63,..., 3039, 3071 (915-1 to 915-96 in FIG. 9B). The result (mixed result) is written to Nram2, Oram2, and Cram1, and the selector 813 is controlled to selectively output “0” at the timing of steps 0, 32, 64,. These timings are detected by the mixing result output timing signal generator 807, and a predetermined control signal is supplied to each part of the MDSP 432 (detailed in FIG. 10).

図９（ｂ）は、モード１の場合であるが、他のモードの場合も同様である。図９（ｃ）のモード２の場合は、入力ｃｈ数が６４で混合バス数が４８であるので、６４ｃｈ分を１まとまりとして混合を行い、ステップ６３，１２７，…，３０７１（図９（ｃ）の９２５−１，…，９２５−４８）で４８本の各混合バスの信号との混合が行われる。図９（ｄ）のモード３の場合は、入力ｃｈ数が２４で混合バス数が１２８であるので、２４ｃｈ分を１まとまりとして混合を行い、ステップ２３，４７，…，３０７１（図９（ｄ）の９３５−１，…，９３５−１２８）で１２８本の各混合バスの信号との混合が行われる。図９（ｅ）のモード４の場合は、入力ｃｈ数が４８で混合バス数が６４であるので、４８ｃｈ分を１まとまりとして混合を行い、ステップ４７，９５，…，３０７１（図９（ｅ）の９４５−１，…，９４５−６４）で４８本の各混合バスの信号との混合が行われる。   FIG. 9B shows the case of mode 1, but the same applies to other modes. In the case of mode 2 in FIG. 9 (c), since the number of input channels is 64 and the number of mixing buses is 48, mixing is performed with 64 channels as one unit, and steps 63, 127,. ) 925-1,... 925-48), mixing with the signals of 48 mixing buses is performed. In the case of mode 3 in FIG. 9D, since the number of input channels is 24 and the number of mixing buses is 128, mixing is performed with 24 channels as one unit, and steps 23, 47,. ) 935-1,..., 935-128) are mixed with the signals of 128 mixing buses. In the case of mode 4 in FIG. 9 (e), since the number of input channels is 48 and the number of mixing buses is 64, mixing is performed with 48 channels as one unit, and steps 47, 95,. 945-1,... 945-64) are mixed with the signals of the 48 mixing buses.

なお、図９では、どのモードの場合も、各混合バスに混合する入力ｃｈとしてｃｈi1，ｃｈi2，…が記載されているが、例えば同じｃｈi1であっても必ず同じ信号を利用するとは限らない。図８で説明したように、３０７２の各ステップ毎にＭramの読み出しアドレスを読み出しアドレスメモリ８０３に設定できるからである。従って、例えばモード１のステップ０でＭＩＸ１に混合するｃｈi1の信号は図３のプリフェーダの位置（Ｃｏｍｐ３０３の出力）から取り出し、ステップ３２でＭＩＸ２に混合するｃｈi1の信号は図３のポストフェーダの位置（ＣＨ＿ＯＮ３０５の後）から取り出す、というように、任意の信号を入力して混合することができる。   In FIG. 9, in any mode, chi1, chi2,... Are described as input channels to be mixed to each mixing bus. However, for example, the same signal is not always used even if the same chi1. This is because the Mram read address can be set in the read address memory 803 for each step 3072 as described in FIG. Thus, for example, the chi1 signal mixed with MIX1 in step 0 of mode 1 is taken out from the pre-fader position (output of Comp 303) in FIG. 3, and the chi1 signal mixed into MIX2 in step 32 is the post-fader position (FIG. Arbitrary signals can be input and mixed, such as taking out from (after CH_ON 305).

以上のように、ＭＬＳＩのＭＤＳＰ４３２は、１サンプリング周期内で３０７２回の積和演算（乗算１回、加算１回）が可能なＤＳＰであり、その３０７２回をモードに応じたｃｈ数×混合バス数で使用している。一般的には、図８のようにＭＤＳＰ４３２を構成するとともに、下記（１）〜（３）のようにすればよい。   As described above, the MLSI MDSP 432 is a DSP capable of performing 3072 product-sum operations (1 multiplication, 1 addition) within one sampling period. The 3072 times are the number of channels according to the mode × mixed bus. Used in numbers. In general, the MDSP 432 is configured as shown in FIG. 8 and the following (1) to (3) may be performed.

（１）ＭＤＳＰ４３２は、１サンプリング周期内で、Ｈ＝Ｊ×Ｋ回（ＪとＫは何れも２以上の整数）の積和演算を行うＤＳＰとし、固定値Ｈに対するＪとＫの値の組み合わせとして、（Ｊ1，Ｋ1）、（Ｊ2，Ｋ2）、…などの複数の組み合わせがあるものとする。これらの組み合わせを、モード１，２，…に割り当て、モードｍ（ｍ＝１，２，…）のときｃｈ数がＪmで混合バス数がＫmとする。例えば、図１（ｂ）の例では、Ｈ＝３０７２で、モード１のときＪ1＝３２，Ｋ1＝９６、モード２のときＪ2＝６４，Ｋ2＝４８、モード３のときＪ3＝２４，Ｋ3＝１２８、モード４のときＪ4＝４８，Ｋ4＝６４である。 (1) The MDSP 432 is a DSP that performs a product-sum operation H = J × K times (both J and K are integers of 2 or more) within one sampling period, and a combination of J and K values with respect to a fixed value H Assuming that there are a plurality of combinations such as (J 1 , K 1 ), (J 2 , K 2 ),. These combinations are assigned to modes 1, 2,..., And in mode m (m = 1, 2,...), The number of channels is J m and the number of mixed buses is K m . For example, in the example of FIG. 1B, H = 3072, J 1 = 32, K 1 = 96 in mode 1 , J 2 = 64, K 2 = 48 in mode 2 , and J 3 in mode 3. = 24, K 3 = 128, mode 4 J 4 = 48, K 4 = 64.

（２）そして、制御信号発生部８０６で、設定されたモードに応じた制御信号を発生し、１サンプリング周期内で、
・ｈ＝０，Ｊm，２Ｊm，…，（Ｋm−１）×Ｊmの各ステップｈでは、セレクタ８１３が“０”を選択出力するようにし、乗算器８１２と加算器８１４で
データ［ｈ］×係数［ｈ］＋“０”→アキュムレータ
の演算を行い、
・それ以外の各ステップｈでは、セレクタ８１３が前ステップにおける加算器８１４の出力すなわち上述の不図示のアキュムレータの値を選択出力するようにし、乗算器８１２と加算器８１４で
データ［ｈ］×係数［ｈ］＋アキュムレータ→アキュムレータ
の演算を行う。なお、データ［ｈ］は読み出しアドレスメモリ８０３のステップｈに対応する読み出しアドレスでＭram中から読み出したデータであり、係数［ｈ］は係数メモリ８０２から供給されるステップｈに対応する係数値である。ｈは、０からＨ−１の整数をとるステップ番号である。 (2) The control signal generator 806 generates a control signal corresponding to the set mode, and within one sampling period,
In each step h of h = 0, J m , 2J m ,..., (K m −1) × J m , the selector 813 selects and outputs “0”, and the multiplier 812 and the adder 814 perform data output. [H] × coefficient [h] + “0” → accumulator operation
In each other step h, the selector 813 selects and outputs the output of the adder 814 in the previous step, that is, the value of the accumulator (not shown) described above. [H] + accumulator → accumulator is calculated. Data [h] is data read from Mram at a read address corresponding to step h of the read address memory 803, and coefficient [h] is a coefficient value corresponding to step h supplied from the coefficient memory 802. . h is a step number taking an integer from 0 to H-1.

（３）さらに、ｈ＝Ｊm−１，２Ｊm−１，…，Ｋm×Ｊm−１の各ステップｈでは、加算器８１６で
アキュムレータ＋カスケード信号→Ｎram２、Ｏram２、及びＣram１
の演算を行う。これは、前段のＭＬＳＩからカスケード伝送された信号をＣＩＮ４３３からゲート８１５経由で取り込み、前記加算器８１４から出力される結果と当該カスケード信号とを加算器８１６で加算する処理である。この処理では、ステップＪm−１で混合バス０の混合結果を、ステップ２Ｊm−１で混合バス１の混合結果を、…、ステップＫm×Ｊm−１で混合バスＫm−１の混合結果を、Ｎram２、Ｏram２、及びＣram１の各混合バスに対応する位置に書き込む。 (3) In addition, h = J m -1,2J m -1 , ..., in each step h of K m × J m -1, accumulator + cascade signal in adder 816 → Nram2, Oram2, and Cram1
Perform the operation. In this process, a signal cascade-transmitted from the preceding MLSI is fetched from the CIN 433 via the gate 815, and the result output from the adder 814 and the cascade signal are added by the adder 816. In this process, the mixing result of the mixing bus 0 in step J m -1, the mixing result of the mixing bus 1 at step 2J m -1, ..., the mixing buses K m -1 in step K m × J m -1 The mixing result is written in a position corresponding to each mixing bus of Nram2, Oram2, and Cram1.

以上のように、一般化した形でＭＤＳＰを構成することができる。なお、ＪやＫの値は２のべき乗が含まれる値とするのがＤＳＰの構成上合理的である。例えば、Ｊ＝ａ×２s，Ｋ＝ｂ×２tの形式の値とし、ｓとｔの値の組み合わせを変えて複数のモードに割り当てるのがよい。 As described above, the MDSP can be configured in a generalized form. Note that it is reasonable in terms of the DSP configuration that the values of J and K are values that include powers of 2. For example, it is preferable that the values are in the form of J = a × 2 s and K = b × 2 t , and the combinations of the values of s and t are changed and assigned to a plurality of modes.

図１０（ａ）は、図８の混合結果出力タイミング信号発生部８０７の詳細な構成を示す。混合結果出力タイミング信号発生部８０７は、検出部１００１、６ビットカウンタ１００２、及びタイミング信号発生部１００３を備える。６ビットカウンタ１００２は、ステップ０で“０”にリセットされ、その後は動作クロック毎すなわちステップ毎にカウントアップする。検出部１００１は、モードに応じて、６ビットカウンタ１００２が図１０（ｂ）に示す６ビットのパターンになったタイミングを検出する。要するに、モード１のときは図９（ｂ）のステップ３１，６３，…３０３９，３０７１の各タイミングを検出し、モード２のときは図９（ｃ）のステップ６３，１２７，…，３０７１の各タイミングを検出し、モード３のときは図９（ｄ）のステップ２３，４７，…，３０７１の各タイミングを検出し、モード４のときは図９（ｅ）のステップ４７，９５，…，３０７１の各タイミングを検出する。検出したタイミングで、上述の加算器８１６の加算と該加算結果のＮram２、Ｏram２、及びＣram１への書き込みを行うように制御信号を発生する。なお、Ｎram２、Ｏram２、及びＣram１への書き込みは図６で説明したように各混合バスに対応する領域に書き込むものであるから、混合結果出力タイミング信号発生部８０７は、１サンプリング周期中で何番目に発生した書き込みタイミングであるかをカウントする不図示のカウンタを備えているものであり、該カウンタの値に応じた位置に書き込みを行うような制御信号を発生するものである。検出部１００１は、各モードにおいて図１０（ｂ）のパターンを検出したタイミングの次のステップ（例えば、モード１ならステップ３２，６４，…３０４０のタイミング）で、リセット信号を出力して６ビットカウンタ１００２を“０”にリセットする。また、このタイミングで、タイミング信号発生部１００３は、セレクタ８１３が“０”を選択出力するように制御する制御信号を発生する。   FIG. 10A shows a detailed configuration of the mixing result output timing signal generator 807 of FIG. The mixing result output timing signal generation unit 807 includes a detection unit 1001, a 6-bit counter 1002, and a timing signal generation unit 1003. The 6-bit counter 1002 is reset to “0” at step 0, and thereafter increments for each operation clock, that is, for each step. The detection unit 1001 detects the timing at which the 6-bit counter 1002 becomes the 6-bit pattern shown in FIG. 10B according to the mode. In short, the timing of steps 31, 63,..., 3039, 3071 in FIG. 9B is detected in the mode 1, and each of steps 63, 127,..., 3071 in FIG. The timing is detected. In mode 3, the timings of steps 23, 47,..., 3071 in FIG. 9D are detected, and in mode 4, steps 47, 95,. Each timing is detected. At the detected timing, a control signal is generated so as to perform the addition of the adder 816 and write the addition result to Nram2, Oram2, and Cram1. Note that since writing to Nram2, Oram2, and Cram1 is performed in the area corresponding to each mixing bus as described with reference to FIG. 6, the mixing result output timing signal generation unit 807 has a number in one sampling period. A counter (not shown) that counts whether the write timing occurs is generated, and a control signal for writing to a position corresponding to the value of the counter is generated. The detection unit 1001 outputs a reset signal and outputs a 6-bit counter at the next step after the timing when the pattern of FIG. 10B is detected in each mode (for example, the timing of steps 32, 64,. 1002 is reset to “0”. At this timing, the timing signal generator 1003 generates a control signal for controlling the selector 813 to selectively output “0”.

図１１は、図１（ａ）のように接続した複数のＭＬＳＩで図７〜図１０で説明した動作を実行した場合の信号の流れを示す概念図である。ＭＬＳＩ Ｉ1で示す太い点線の部分が、図１（ａ）のＭＬＳＩ Ｉ1で行う演算を示している。以下、ＭＬＳＩ Ｉ2〜ＭＬＳＩ Ｉnも同様である。ＭＬＳＩ Ｉ1では、１１０１−１に示すようにｃｈ数がｊの各入力ｃｈの信号（図１（ａ）の入力部１１１−１からの信号）がライン１１０２−１〜１１０２−ｊにより入力される。このライン１１０２−１〜１１０２−ｊは、ＩＮ４３５により入力した信号をＮram３を介してＮＤＳＰ４３１に渡すことに相当する（図４、図６）。例えばモード１が設定されていたとすると、入力ｃｈ数が３２であるからｊ＝３２である。ＥＱ／Ｃｏｍｐ１１０３−１〜１１０３−ｊの各ブロックは、このＭＬＳＩ Ｉ1のＮＤＳＰ４３１で実行する各入力ｃｈ毎の調整処理（図３）を示している。各入力ｃｈの調整処理の出力は、それぞれライン１１０４−１〜１１０４−ｊを経由して点線で囲ったブロック１１０５−１に入力する。このブロック１１０５−１は、当該ＭＬＳＩ Ｉ1のＭＤＳＰ４３２で実行する混合処理を示している。ライン１１０４−１〜１１０４−ｊは、ＮＤＳＰ４３１からＭＤＳＰ４３２にＭram１を介して信号を渡すことに相当する（図４、図６）。   FIG. 11 is a conceptual diagram showing a signal flow when the operations described in FIGS. 7 to 10 are executed by a plurality of MLSIs connected as shown in FIG. A thick dotted line portion indicated by MLSI I1 indicates an operation performed by MLSI I1 in FIG. The same applies to MLSI I2 to MLSI In. In MLSI I1, as shown in 1101-1, signals of each input channel having j channels (signals from the input unit 111-1 in FIG. 1A) are input through lines 1102-1 to 1102-j. . These lines 1102-1 to 1102-j correspond to passing the signal input by IN435 to the NDSP 431 via Nram3 (FIGS. 4 and 6). For example, if mode 1 is set, since the number of input channels is 32, j = 32. Each block of EQ / Comp 1103-1 to 1103-j shows an adjustment process (FIG. 3) for each input channel executed by the NDSP 431 of this MLSI I 1. The output of the adjustment processing for each input channel is input to a block 1105-1 surrounded by a dotted line via lines 1104-1 to 1104-j, respectively. This block 1105-1 shows the mixing process executed by the MDSP 432 of the MLSI I1. Lines 1104-1 to 1104-j correspond to passing signals from the NDSP 431 to the MDSP 432 via Mram1 (FIGS. 4 and 6).

各ＭＬＳＩの混合処理１１０５−１〜１１０５−ｎを縦に横切るライン１１０６−１〜１１０６−ｋはｋ本の混合バスに相当する。例えばモード１が設定されていたとすると、混合バス数が９６であるからｋ＝９６である。ライン１１０６−１〜１１０６−ｋが順に混合バス０，１，…，ｋ−１を表すものとすると、例えば混合バス０に対応するライン１１０６−１と各入力ｃｈに対応するライン１１０４−１〜１１０４−ｊとの各交点は、ＭＬＳＩ Ｉ1内の各入力ｃｈの信号を混合バス０に混合することを示している。ＭＬＳＩ Ｉ2〜ＭＬＳＩ Ｉnも同様である。ただし上述したように、実際の積和演算は、各ＭＬＳＩ内の入力ｃｈの信号をまず混合し、その結果をカスケード伝送されてきた混合バスの信号に混合し、次段のＭＬＳＩにカスケード伝送する、という手順を採っている。入力側の最終段のＭＬＳＩ Ｉnからカスケード伝送された各混合バスの信号は、出力側ＭＬＳＩに入力する。ここではＭＬＳＩ Ｏ1のみを示した。ＥＱ／Ｃ１１２２はＭＬＳＩ Ｏ1における出力側調整処理を示す。１１２０は図１（ａ）の出力部１１２−１へ送られる出力信号を示す。同様に、１１２１は出力部１１２−２，１１２−３へ送られる信号である。ＭＬＳＩは、設定するモードを変更することにより、上記ｊとｋの値の組み合わせを変更することができる。   Lines 1106-1 to 1106-k that vertically traverse the mixing processing 1105-1 to 1105-n of each MLSI correspond to k mixing buses. For example, if mode 1 is set, since the number of mixed buses is 96, k = 96. If the lines 1106-1 to 1106-k represent the mixed buses 0, 1,..., K−1 in order, for example, the line 1106-1 corresponding to the mixed bus 0 and the lines 1104-1 to 1104 corresponding to each input channel. Each intersection with 1104-j indicates that the signal of each input channel in the MLSI I1 is mixed into the mixing bus 0. The same applies to MLSI I2 to MLSI In. However, as described above, in the actual product-sum operation, the signals of the input channels in each MLSI are first mixed, the result is mixed with the signal of the mixed bus that has been cascade-transmitted, and the result is cascade-transmitted to the next-stage MLSI. The procedure is taken. The signals of the respective mixed buses cascade-transmitted from the final stage MLSI In on the input side are input to the output side MLSI. Here, only MLSI O1 is shown. EQ / C1122 represents output side adjustment processing in MLSI O1. Reference numeral 1120 denotes an output signal sent to the output unit 112-1 in FIG. Similarly, 1121 is a signal sent to the output units 112-2 and 112-3. The MLSI can change the combination of the values of j and k by changing the mode to be set.

図１２は、カスケード伝送のタイミングチャートを示す。図１２（ａ）はワードクロックＷＣのタイミング１２０１−１〜１２０１−５を示す。図１２（ｂ）は第１周期と第２周期における第１のＭＬＳＩ（ＭＬＳＩ１と呼ぶ）の動作を示し、図１２（ｃ）は同サンプリング周期における第２のＭＬＳＩ（ＭＬＳＩ２と呼ぶ）の動作を示す。ＭＬＳＩ１のカスケード伝送の出力端子がＭＬＳＩ２のカスケード伝送の入力端子に接続されているものとする。いまモード１が設定されているとして、ＭＬＳＩ１からＭＬＳＩ２へのカスケード伝送の処理手順を説明する。ＭＬＳＩ１は、カスケード伝送の流れの先頭のＭＬＳＩとする。   FIG. 12 shows a timing chart of cascade transmission. FIG. 12A shows timings 1201-1 to 1201-5 of the word clock WC. FIG. 12B shows the operation of the first MLSI (referred to as MLSI1) in the first period and the second period, and FIG. 12C shows the operation of the second MLSI (referred to as MLSI2) in the same sampling period. Show. Assume that the cascade transmission output terminal of the MLSI 1 is connected to the cascade transmission input terminal of the MLSI 2. The processing procedure of cascade transmission from MLSI 1 to MLSI 2 will be described assuming that mode 1 is set now. The MLSI 1 is the first MLSI in the cascade transmission flow.

図１２（ｂ）及び（ｃ）において、「ＣＩＮ内ＦＩＦＯへのラッチ」の区間１２０２−１，２及び１２０５−１，２は、各ＭＬＳＩにおいて、各サンプリング周期中で前段のＭＬＳＩからカスケード伝送されてくる信号を受信してＣＩＮ４３３内のＦＩＦＯへ順次ラッチする受信側処理を行う区間を示す。「混合処理」の区間１２０３−１，２及び１２０６−１，２は、各ＭＬＳＩ内で調整処理した信号の各混合バスへの混合処理を行う区間を示す。「Ｃram１（書込）」は、時間的な流れを示すものではなく、図４や図６で説明したＣram１に順次混合結果が格納されていく様子を示すものである。Ｃram１のＭＩＸ１，２，…は、それぞれ、混合バス０，１，…の混合結果を格納する領域を示す。「カスケード伝送」の区間１２０４−１，２及び１２０７−１，２は、当該ＭＬＳＩから次段のＭＬＳＩへのカスケード伝送（送信側処理）を行う区間を示す。   12B and 12C, the sections 1202-1, 2 and 1205-1, 1202 of “Latch to FIFO in CIN” are cascade-transmitted from the preceding MLSI in each sampling period in each MLSI. The section in which the receiving side processing for receiving the incoming signal and sequentially latching it in the FIFO in the CIN 433 is shown. The sections 1203-1 and 1206-1 and 1206-1 and 1202 for “mixing processing” indicate sections in which mixing processing of signals adjusted in each MLSI is performed on each mixing bus. “Cram1 (write)” does not indicate a temporal flow but indicates that the mixing results are sequentially stored in Cram1 described with reference to FIGS. MIX1, 2,... In Cram1 indicate areas for storing the mixing results of the mixing buses 0, 1,. “Cascade transmission” sections 1204-1 and 1207-1 and 1207-1 and 2 indicate sections in which cascade transmission (transmission-side processing) is performed from the MLSI to the next-stage MLSI.

ＭＬＳＩ１は、混合処理の区間１２０３−１で上記図９（ｂ）で説明したブロック９１０のモード１の混合処理を行い、各混合バス０〜９５の混合結果を、９１５−１〜９１５−９６の各タイミングでＣram１（及びＮram２とＯram２）に順次書き込む。詳しく言うと、まず図１２（ｂ）の区間１２１１は図９（ｂ）のステップ０〜３１の処理区間に対応し、区間１２１２は図９（ｂ）のステップ３２〜６３の処理区間に対応する（以下省略するが、これ以降も同様）。従って、区間１２１１の終了タイミングＡが図９（ｂ）の９１５−１に対応し、区間１２１２の終了タイミングＢが図９（ｂ）の９１５−２に対応するから、タイミングＡで混合バス０の混合結果（当該ＭＬＳＩ１で生成した全ｃｈの信号のうち混合バス０に混合すべき信号を混合したもの）をＣram１（ＭＩＸ１）に書き込み、タイミングＢで混合バス１の混合結果をＣram１（ＭＩＸ２）に書き込み、以下同様にして、区間１２０３−１で混合バス９５までの混合結果をＣram１に書き込む。なお、図９で説明したように、各ＭＬＳＩでＣram１に書き込む混合結果は、当該ＭＬＳＩ１で調整処理を行った各ｃｈの信号を混合した結果に前段のＭＬＳＩからカスケード伝送された信号を加算した結果であるが、ＭＬＳＩ１の前段にはＭＬＳＩが存在しないから、ここで加算するカスケード信号は“０”となる。従って、区間１２０３−１の混合処理でＣram１に書き込む混合結果は、当該ＭＬＳＩ１で調整処理を行った各ｃｈの信号を混合した結果となる。第２周期の区間１２０３−２で行う混合処理以降でも同様である。   The MLSI 1 performs the mode 1 mixing process of the block 910 described with reference to FIG. 9B in the mixing process section 1203-1, and the mixing results of the respective mixing buses 0 to 95 are represented by 915-1 to 915-96. Sequentially written to Cram1 (and Nram2 and Oram2) at each timing. More specifically, the section 1211 in FIG. 12B corresponds to the processing sections of steps 0 to 31 in FIG. 9B, and the section 1212 corresponds to the processing sections of steps 32 to 63 in FIG. 9B. (The following is omitted, but the same applies thereafter). Therefore, the end timing A of the section 1211 corresponds to 915-1 in FIG. 9B and the end timing B of the section 1212 corresponds to 915-2 in FIG. The mixing result (mixed signals to be mixed in the mixing bus 0 among all the channels generated by the MLSI 1) is written to Cram1 (MIX1), and the mixing result of the mixing bus 1 is written to Cram1 (MIX2) at timing B. In the same manner, the mixing result up to the mixing bus 95 is written to Cram1 in the section 1203-1. As described with reference to FIG. 9, the mixing result written to Cram1 by each MLSI is the result of adding the signals transmitted in cascade from the preceding MLSI to the result of mixing the signals of each channel adjusted by the MLSI1. However, since there is no MLSI in the previous stage of the MLSI 1, the cascade signal to be added here is “0”. Therefore, the mixing result written to Cram1 by the mixing process in the section 1203-1 is a result of mixing the signals of each channel subjected to the adjustment process by the MLSI1. The same applies after the mixing process performed in the section 1203-2 of the second period.

第２周期のカスケード伝送１２０４−２の区間では、上記混合処理の区間１２０３−１で書き込んだＣram１の混合バス０〜９５の各データをＭＬＳＩ２へカスケード伝送する。まず、タイミング（１）で混合バス０（ＭＩＸ１）のデータをＣram１から転送開始し、区間１２２１でその転送を実行し、タイミング（２）でその転送を終了する。次に、タイミング（２）で混合バス１（ＭＩＸ２）のデータをＣram１から転送開始し、区間１２２２でその転送を実行し、タイミング（４）でその転送を終了する。同様にして、Ｃram１の混合バス９５のデータのカスケード伝送まで順次実行する。なお、モード１では１データ（３２ビット）の転送は４転送クロック（３２動作クロック）で行うが、転送クロックについては図１３で詳述する。   In the interval of the second period cascade transmission 1204-2, each data of the mixing bus 0 to 95 of Cram1 written in the mixing processing interval 1203-1 is cascade-transmitted to the MLSI 2. First, the data of the mixed bus 0 (MIX1) is started to be transferred from Cram1 at timing (1), the transfer is executed in the section 1221, and the transfer is ended at timing (2). Next, the transfer of the data of the mixed bus 1 (MIX2) is started from Cram1 at the timing (2), the transfer is executed in the section 1222, and the transfer is ended at the timing (4). Similarly, the data is sequentially executed up to the cascade transmission of data on the mixed bus 95 of Cram1. In mode 1, one data (32 bits) is transferred with four transfer clocks (32 operation clocks). The transfer clock will be described in detail with reference to FIG.

一方、第１周期の区間１２０３−１の混合処理と同様にして、第２周期でも区間１２０３−２で混合処理が実行されている。すなわち、区間１２１３の終了タイミング（３）で混合バス０の混合結果をＣram１（ＭＩＸ１）に書き込み、区間１２１４の終了タイミング（５）で混合バス１の混合結果をＣram１（ＭＩＸ２）に書き込み、以下同様に混合バス９５までの混合結果を書き込む。   On the other hand, the mixing process is executed in the section 1203-2 in the second period as well as the mixing process in the section 1203-1 in the first period. That is, the mixing result of the mixing bus 0 is written to Cram1 (MIX1) at the end timing (3) of the section 1213, the mixing result of the mixing bus 1 is written to Cram1 (MIX2) at the end timing (5) of the section 1214, and so on. The mixing result up to the mixing bus 95 is written in

上記のタイミング（１）〜（５）は時間的な順序を示している。すなわち、（１）でＣram１の混合バス０のデータを転送開始し、（２）でその転送を終了したら、その少し後のタイミング（３）で次の混合バス０の混合結果をＣram１に書き込むようにしている。従って、Ｃram１上の各混合バスの信号の記憶領域においては、カスケード伝送でデータを送出した後に次の混合結果を書き込むことになるので、データの競合は起こらない。これは、カスケード伝送の処理を混合処理より差分マージン分だけ早めて実行し、受信側では受信したデータを一旦ＦＩＦＯにラッチし必要なタイミングで読み出して使用するようにしていることによる。なお、本実施形態では、図６で説明したようにＣramは表裏に二重化されているから、書き込みと読み出しは同時に行っても問題はない。   Said timing (1)-(5) has shown the temporal order. That is, the transfer of the data of the mixing bus 0 of Cram1 is started at (1), and when the transfer is completed at (2), the mixing result of the next mixing bus 0 is written to Cram1 at a slightly later timing (3). I have to. Therefore, in the storage area of the signals of each mixed bus on Cram1, since the next mixed result is written after data is transmitted by cascade transmission, no data conflict occurs. This is because the cascade transmission process is executed earlier than the mixing process by the difference margin, and the reception side latches the received data once in the FIFO, reads it out at a necessary timing, and uses it. In the present embodiment, as described with reference to FIG. 6, Cram is duplicated on both sides, so there is no problem even if writing and reading are performed simultaneously.

区間１２０４−２でカスケード伝送された各混合バスのデータは、次段のＭＬＳＩ２の区間１２０５−２の受信側処理で受信・ラッチされる。すなわち、まずタイミング（１１）で、ＭＬＳＩ１からカスケード伝送された混合バス０（ＭＩＸ１）のデータの受信、及び、ＣＩＮ４３３内のＦＩＦＯへのラッチを開始する。区間１２３１（ＭＬＳＩ１の区間１２２１に対応している）で、その受信及びラッチを実行し、タイミング（１２）でラッチを終了する。この時点で、混合バス０のデータがＦＩＦＯに書き込まれたことになる。同様にして、区間１２３２（ＭＬＳＩ１の区間１２２２に対応している）で、混合バス１のデータを受信しラッチする。以下同様に、ＭＬＳＩ１からカスケード伝送される各混合バスの信号を受信・ラッチする。   The data of each mixed bus cascade-transmitted in the section 1204-2 is received and latched by the receiving side processing in the section 1205-2 of the MLSI 2 in the next stage. That is, at timing (11), reception of data of the mixed bus 0 (MIX1) cascade-transmitted from the MLSI 1 and latching to the FIFO in the CIN 433 are started. In the section 1231 (corresponding to the section 1221 of the MLSI 1), the reception and the latch are executed, and the latch is finished at the timing (12). At this time, the data of the mixed bus 0 has been written into the FIFO. Similarly, the data of the mixed bus 1 is received and latched in the section 1232 (corresponding to the section 1222 of the MLSI 1). Similarly, the signals of the mixed buses cascade-transmitted from the MLSI 1 are received and latched.

一方、区間１２０６−１，２では、（ＭＬＳＩ１の区間１２０３−１，２と同様にして）ＭＬＳＩ２での混合処理が実行される。区間１２０６−２で詳しく説明すると、区間１２４１が図９（ｂ）のステップ０〜３１の処理区間に対応し、その終了タイミング（１３）が図９（ｂ）の９１５−１に対応し、区間１２４２が図９（ｂ）のステップ３２〜６３の処理区間に対応し、その終了タイミング（１５）が図９（ｂ）の９１５−２に対応する（これ以降も同様）。従って、区間１２４１で当該ＭＬＳＩ２において調整処理を行った各ｃｈの信号を混合した結果（混合バス０に混合すべき信号）を求め、その終了タイミング（１３）で、その混合結果に、既にラッチしてあるカスケード伝送で受信した混合バス０のデータを加算し、その加算結果を混合バス０（ＭＩＸ１）のデータとしてＣram１に書き込む。また、区間１２４２で当該ＭＬＳＩ２において調整処理を行った各ｃｈの信号を混合した結果（混合バス１に混合すべき信号）を求め、その終了タイミング（１５）で、その混合結果に、既にラッチしてあるカスケード伝送で受信した混合バス１のデータを加算し、その加算結果を混合バス１（ＭＩＸ２）のデータとしてＣram１に書き込む。以下同様にして、当該ＭＬＳＩ２において調整処理を行った信号を混合バス０〜９５に反映させてＣram１に書き込む。各サンプリング周期でＣram１に書き込まれた混合バス０〜９５のデータは、次のサンプリング周期のカスケード伝送の送信側処理（１２０７−１，２など）で次段のＭＬＳＩにカスケード伝送される。このとき、Ｃramの書き込みと読み出しが競合しないことは上述したとおりである。   On the other hand, in the sections 1206-1 and 2, the mixing processing in the MLSI 2 is executed (similar to the sections 1203-1 and 2 in the MLSI 1). More specifically, in section 1206-2, the section 1241 corresponds to the processing sections of steps 0 to 31 in FIG. 9B, and the end timing (13) corresponds to 915-1 in FIG. 1242 corresponds to the processing section of steps 32 to 63 in FIG. 9B, and its end timing (15) corresponds to 915-2 in FIG. 9B (the same applies thereafter). Accordingly, the result of mixing the signals of the respective channels that have undergone the adjustment processing in the MLSI 2 in the section 1241 (signal to be mixed in the mixing bus 0) is obtained, and at the end timing (13), the mixing result is already latched. The data of the mixed bus 0 received by the cascade transmission is added, and the addition result is written to the Cram 1 as the data of the mixed bus 0 (MIX1). In addition, a result of mixing the signals of each channel subjected to the adjustment processing in the MLSI 2 in the section 1242 (signal to be mixed in the mixing bus 1) is obtained, and at the end timing (15), the mixing result is already latched. The data of the mixed bus 1 received by the cascade transmission is added, and the addition result is written in Cram1 as the data of the mixed bus 1 (MIX2). In the same manner, the signal adjusted in the MLSI 2 is reflected in the mixed buses 0 to 95 and written to Cram 1. The data of the mixed buses 0 to 95 written to Cram1 in each sampling cycle is cascade-transmitted to the next-stage MLSI by the transmission side processing (1207-1, 2, etc.) of the cascade transmission of the next sampling cycle. At this time, as described above, Cram writing and reading do not compete.

これ以降のカスケード伝送の処理も同様である。以上から分かるように、本実施形態のＭＬＳＩでは、あるサンプリング周期で混合処理した結果は次のサンプリング周期で次段のＭＬＳＩにカスケード伝送される。従って、カスケード伝送による遅延は１サンプル分である。図１で言えば、各入力部１１１−１〜ｎから各ＭＬＳＩ Ｉ1〜Ｉnに同時に入力したサンプルは、最終段のＭＬＳＩ Ｉnで混合バスに反映されるタイミングを基準にすると、入力部１１１−n-1から入力したサンプルは１サンプリング周期遅れ、入力部１１１−n-2から入力したサンプルは２サンプリング周期遅れ、…、入力部１１１−１から入力したサンプルはn-1サンプリング周期遅れて、それぞれ混合バスに反映されることになる。従来は、複数のＤＳＰを接続した場合、少なくともＤＳＰ間の転送に１サンプリング周期かかりＤＳＰ内処理に１サンプリング周期かかるので、接続したＤＳＰ間で２サンプリング周期の遅延が生じていた。本実施形態のＭＬＳＩでは、その遅延を１サンプリング周期に抑えることができるので、サンプルずれに対する要求仕様が厳しい業務用の機器などに適用して好適である。   The same applies to the subsequent cascade transmission processing. As can be seen from the above, in the MLSI of this embodiment, the result of the mixing process at a certain sampling period is cascade-transmitted to the next stage MLSI at the next sampling period. Therefore, the delay due to the cascade transmission is one sample. Referring to FIG. 1, the samples input simultaneously from the input units 111-1 to 111-n to the respective MLSIs I1 to In are input units 111-n based on the timing reflected on the mixed bus by the final stage MLSI In. The sample input from -1 is delayed by one sampling period, the sample input from the input unit 111-n-2 is delayed by 2 sampling periods, ..., the sample input from the input unit 111-1 is delayed by n-1 sampling period, It will be reflected in the mixed bus. Conventionally, when a plurality of DSPs are connected, at least one sampling period is required for transfer between DSPs and one sampling period is required for processing within the DSP, so that a delay of two sampling periods occurs between the connected DSPs. In the MLSI of the present embodiment, the delay can be suppressed to one sampling period, and therefore, it is suitable for application to business equipment that requires strict specifications for sample deviation.

なお、図１のようにＭＬＳＩをカスケード接続する順序は予め分かっているから、各入力部１１１−１〜ｎに同じタイミングで入力したサンプルに対して、入力部１１１−１は遅れ無しでＭＬＳＩ Ｉ1に入力させ、入力部１１１−２は１サンプリング周期遅れてＭＬＳＩ Ｉ2に入力させ、…、入力部１１１−ｎはｎ−１サンプリング周期遅れてＭＬＳＩ Ｉnに入力させるようにすれば、混合バスに反映する時点でのサンプルずれを無くすことができる。   Since the order in which the MLSIs are cascade-connected as shown in FIG. 1 is known in advance, the input unit 111-1 does not delay the MLSI I1 with respect to the samples input to the input units 111-1 to 111-n at the same timing. If the input unit 111-2 is input to the MLSI I 2 with a delay of one sampling period, and the input unit 111-n is input to the MLSI In with a delay of n−1 sampling periods, it is reflected in the mixed bus. It is possible to eliminate the sample deviation at the time of performing.

図１３は、ＭＬＳＩ間のカスケード伝送における伝送ビットデータの詳細を示す。図１で説明したように、モード毎に、１サンプリング周期で伝送する混合バス数（データ数）が異なる。また、各ＭＬＳＩの内部は１６６ＭＨｚの動作クロックで動作しているが、ＭＬＳＩ間のデータ伝送は、信頼性を確保するため上記動作クロックより遅いクロックで実施する必要がある。そこで、本実施形態のカスケード伝送では、モードに応じて伝送線の数と伝送に使用するクロックの周波数とを変更し、各モードにおいて１サンプリング周期中に必要なデータの伝送が行えるようにしている。   FIG. 13 shows details of transmission bit data in cascade transmission between MLSIs. As described with reference to FIG. 1, the number of mixed buses (number of data) transmitted in one sampling period is different for each mode. Each MLSI operates with an operation clock of 166 MHz, but data transmission between the MLSIs must be performed with a clock slower than the operation clock to ensure reliability. Therefore, in the cascade transmission of this embodiment, the number of transmission lines and the frequency of the clock used for transmission are changed according to the mode so that necessary data can be transmitted in one sampling period in each mode. .

図１３（ａ）は、モード１の場合である。モード１では、１サンプリング周期内で混合バス０〜９５のデータ（１データは３２ビットなので、全体で３２×９６ビット）を全て転送する必要がある。そのために、ＭＬＳＩ間の伝送線として８本のライン（それぞれはシリアル伝送を行うライン）を使用し、４転送クロックで１データ３２ビットを伝送する。転送クロックは、動作クロックを１／８分周した信号を利用する。従って、１サンプリング周期では、３０７２動作クロック＝３８４転送クロック分の転送を行うことができ、４転送クロック（３２動作クロック）で１データ転送できるので、３８４／４＝９６個のデータを転送できる。これが各混合バス０〜９５のデータに対応する。図１３（ａ）の「混合バス０」と記載した部分が、混合バス０の信号の当該サンプリング周期における１データ（３２ビット）を、８ライン使用して４転送クロックでカスケード伝送している様子を示している。以下、混合バス９５まで同様である。図９（ｂ）との対応を述べると、図１３（ａ）の混合バス０の区間が図９（ｂ）の動作クロック０〜３１に対応し、図１３（ａ）の混合バス１の区間が図９（ｂ）の動作クロック３２〜６３に対応し、…、図１３（ａ）の混合バス９５の区間が図９（ｂ）の動作クロック３０４０〜３０７１に対応している。ただし、図５などで説明したように、カスケード伝送の処理を差分マージン分だけ早めて実行している。   FIG. 13A shows the case of mode 1. In mode 1, it is necessary to transfer all the data of the mixing buses 0 to 95 within one sampling period (since 1 data is 32 bits, 32 × 96 bits in total). For this purpose, eight lines (each of which performs serial transmission) are used as transmission lines between MLSIs, and 32 bits of 1 data are transmitted with 4 transfer clocks. As the transfer clock, a signal obtained by dividing the operation clock by 1/8 is used. Accordingly, in one sampling period, 3072 operation clocks = 384 transfer clocks can be transferred, and one data transfer can be performed with 4 transfer clocks (32 operation clocks), so that 384/4 = 96 data can be transferred. This corresponds to the data of each mixing bus 0-95. The state described as “mixed bus 0” in FIG. 13A is cascade-transmitting one data (32 bits) in the sampling period of the signal of mixed bus 0 using four lines with four transfer clocks. Is shown. The same applies to the mixing bath 95. 9B, the section of the mixed bus 0 in FIG. 13A corresponds to the operation clocks 0 to 31 in FIG. 9B, and the section of the mixed bus 1 in FIG. Corresponds to the operation clocks 32 to 63 in FIG. 9B,..., And the section of the mixed bus 95 in FIG. 13A corresponds to the operation clocks 3040 to 3071 in FIG. However, as described with reference to FIG. 5 and the like, the cascade transmission process is executed earlier by the difference margin.

以上のようにしてモード１におけるカスケード伝送を行うことにより、図９や図１２で説明したタイミングが保証される。すなわち、例えば図９（ｂ）で言えば、９１５−１の時点で混合バス０のデータの受信・ラッチが済んでおり、９１５−２の時点で混合バス１のデータの受信・ラッチが済んでおり、以下同様にして当該ＭＬＳＩ内で各混合バスに加算するデータが生成される時点で前段のＭＬＳＩからの当該混合バスのデータの受信・ラッチが済んでいることが保証される。   By performing cascade transmission in mode 1 as described above, the timing described with reference to FIGS. 9 and 12 is guaranteed. That is, for example, in FIG. 9B, the data reception / latch of the mixed bus 0 has been completed at the time of 915-1, and the data reception / latch of the mixed bus 1 has been completed at the time of 915-2. In the same manner, when data to be added to each mixed bus is generated in the MLSI, it is guaranteed that the data on the mixed bus from the preceding MLSI has been received and latched.

図１３（ｂ）は、モード２の場合である。モード２では、１サンプリング周期内で混合バス０〜４７のデータを全て転送する必要がある。そのために、ＭＬＳＩ間の伝送線として４本のラインを使用し、８転送クロックで１データ３２ビットを伝送する。転送クロックは、動作クロックを１／８分周した信号を利用する。従って、１サンプリング周期では、３０７２動作クロック＝３８４転送クロック分の転送を行うことができ、８転送クロックで１データ転送できるので、３８４／８＝４８個のデータを転送できる。これが各混合バス０〜４７のデータに対応する。   FIG. 13B shows the case of mode 2. In mode 2, it is necessary to transfer all the data of the mixing buses 0 to 47 within one sampling period. For this purpose, four lines are used as transmission lines between the MLSIs, and 32 bits of 1 data are transmitted with 8 transfer clocks. As the transfer clock, a signal obtained by dividing the operation clock by 1/8 is used. Accordingly, in one sampling period, 3072 operation clocks = 384 transfer clocks can be transferred, and one data transfer can be performed with 8 transfer clocks. Therefore, 384/8 = 48 data can be transferred. This corresponds to the data of each mixing bus 0-47.

図１３（ｃ）は、モード３の場合である。モード３では、１サンプリング周期内で混合バス０〜１２７のデータを全て転送する必要がある。そのために、ＭＬＳＩ間の伝送線として８本のラインを使用し、４転送クロックで１データ３２ビットを伝送する。転送クロックは、動作クロックを１／６分周した信号を利用する。従って、１サンプリング周期では、３０７２動作クロック＝５１２転送クロック分の転送を行うことができ、４転送クロックで１データ転送できるので、５１２／４＝１２８個のデータを転送できる。これが各混合バス０〜１２７のデータに対応する。   FIG. 13C shows the case of mode 3. In mode 3, it is necessary to transfer all the data of the mixing buses 0 to 127 within one sampling period. For this purpose, eight lines are used as transmission lines between the MLSIs, and 32 bits of 1 data are transmitted with 4 transfer clocks. As the transfer clock, a signal obtained by dividing the operation clock by 1/6 is used. Therefore, in one sampling period, 3072 operation clocks = 512 transfer clocks can be transferred, and one data transfer can be performed with four transfer clocks. Therefore, 512/4 = 128 data can be transferred. This corresponds to the data of each mixing bus 0-127.

図１３（ｄ）は、モード４の場合である。モード４では、１サンプリング周期内で混合バス０〜６３のデータを全て転送する必要がある。そのために、ＭＬＳＩ間の伝送線として４本のラインを使用し、８転送クロックで１データ３２ビットを伝送する。転送クロックは、動作クロックを１／６分周した信号を利用する。従って、１サンプリング周期では、３０７２動作クロック＝５１２転送クロック分の転送を行うことができ、８転送クロックで１データ転送できるので、５１２／８＝６４個のデータを転送できる。これが各混合バス０〜６３のデータに対応する。   FIG. 13D shows the case of mode 4. In mode 4, it is necessary to transfer all the data of the mixing buses 0 to 63 within one sampling period. For this purpose, four lines are used as transmission lines between the MLSIs, and 32 bits of 1 data are transmitted with 8 transfer clocks. As the transfer clock, a signal obtained by dividing the operation clock by 1/6 is used. Therefore, in one sampling period, 3072 operation clocks = 512 transfer clocks can be transferred, and one data transfer can be performed with 8 transfer clocks, so 512/8 = 64 data can be transferred. This corresponds to the data of each mixing bus 0-63.

なお、モードに応じてカスケード伝送に使用する伝送線の本数を変更しているが、これはＭＬＳＩの所定のピンの機能をモードに応じて変更できるようにしてあるということである。カスケード伝送に使用しないピンは通常の機能で使用できるようになっている。   Although the number of transmission lines used for cascade transmission is changed according to the mode, this means that the function of a predetermined pin of the MLSI can be changed according to the mode. Pins not used for cascade transmission can be used for normal functions.

また、カスケード伝送の各ラインのシリアル伝送は、データの送信側のＭＬＳＩが転送クロックを供給し、受信側のＭＬＳＩは該クロックに同期して受信を行うものとする。これにより、各ＭＬＳＩが個別の動作クロックで動作している状況下でも、ＭＬＳＩ間のカスケード伝送が問題なく行える。   In serial transmission of each line of cascade transmission, the MLSI on the data transmission side supplies a transfer clock, and the MLSI on the reception side performs reception in synchronization with the clock. As a result, cascade transmission between the MLSIs can be performed without any problem even when each MLSI operates with an individual operation clock.

なお、本実施形態の図１（ａ）のミキサは、通信Ｉ／Ｏ１４７を介して接続された不図示のＰＣから、図１（ｂ）のモードの指定、図２のミキサの機能構成、及び、図３の各ｃｈの機能構成などを設定できるユーザインターフェースを持つ。具体的には、ＰＣ上で所定のミキサ構成編集プログラムを実行し、モードを指定したり、画面上で図２や図３の構成を作成編集できる。作成編集したミキサ構成やｃｈ構成は、ＰＣ上でコンパイルして図１（ａ）のミキサで解釈できるデータ形式に変換され、変換後のデータが本実施形態のミキサに転送される。本ミキサのＣＰＵ１４１は、転送されたデータを解析して、指定された機能構成が実現されるように、各ＭＬＳＩの制御レジスタを設定する。これにより所望のミキサ構成が実現される。ミキサとしての稼働時には、ＲＡＭ１４３内にカレントメモリが確保され、該カレントメモリに、ミキサとしての現信号処理を制御する制御データが保持される。この制御データは、例えば操作子１４６の操作状態を示す値である。操作子１４６が操作されると、リアルタイムにカレントメモリ内の当該操作子に対応する制御データが操作に応じて変更される。制御データの変更は、ＭＬＳＩの制御レジスタに反映される。例えば、（１）図３のＶｏｌ３０４に対応するフェーダが操作されたとき、対応する係数メモリ７０２内の係数データの値を変更する、（２）図３のＣＨ＿ＯＮ３０５に対応するスイッチがオフされたとき、対応する係数メモリ７０２内の係数データの値を“０”に変更する、（３）図３のＰＰスイッチ３０８に対応するスイッチが操作されたとき、対応する読み出しアドレスメモリ８０３のアドレスを変更する、などである。   Note that the mixer of FIG. 1A of the present embodiment receives the designation of the mode of FIG. 1B, the functional configuration of the mixer of FIG. 2 from a PC (not shown) connected via the communication I / O 147, and 3 has a user interface capable of setting the functional configuration of each channel in FIG. Specifically, it is possible to execute a predetermined mixer configuration editing program on the PC, specify a mode, and create and edit the configurations of FIGS. 2 and 3 on the screen. The created and edited mixer configuration and ch configuration are compiled on a PC and converted into a data format that can be interpreted by the mixer of FIG. 1A, and the converted data is transferred to the mixer of this embodiment. The CPU 141 of this mixer analyzes the transferred data and sets the control register of each MLSI so that the specified functional configuration is realized. Thereby, a desired mixer configuration is realized. During operation as a mixer, a current memory is secured in the RAM 143, and control data for controlling current signal processing as a mixer is held in the current memory. This control data is, for example, a value indicating the operation state of the operator 146. When the operator 146 is operated, the control data corresponding to the operator in the current memory is changed according to the operation in real time. The change of the control data is reflected in the control register of the MLSI. For example, (1) when the fader corresponding to Vol 304 in FIG. 3 is operated, the value of the coefficient data in the corresponding coefficient memory 702 is changed, and (2) when the switch corresponding to CH_ON 305 in FIG. 3 is turned off. The value of the coefficient data in the corresponding coefficient memory 702 is changed to “0”. (3) When the switch corresponding to the PP switch 308 in FIG. 3 is operated, the address of the corresponding read address memory 803 is changed. , Etc.

なお、上記実施形態では、各ＭＬＳＩはそれぞれ独立した水晶発振器で動作クロックを発生する動作クロック発生部のクロックで動作するようになっているが、近接するＭＬＳＩ同士であれば同一クロックで動作させることはそれほど難しくないので、相互に近接する一部のＭＬＳＩをグループ化し、そのグループ内のＭＬＳＩは同じクロックで動作させるようにしてもよい。   In the above embodiment, each MLSI is operated by the clock of the operation clock generation unit that generates an operation clock by an independent crystal oscillator. However, if the MLSIs are close to each other, they are operated by the same clock. Is not so difficult, a part of MLSIs close to each other may be grouped and the MLSIs in the group may be operated with the same clock.

入力側に関して、従来の伝送方式（シリアル、Ａバス、など）であれば、ある集積回路が前段の集積回路から音響信号を受け取り混合バス毎の加算を行い次段の集積回路へ送信するのに、２サンプリング周期の時間を要していた。本実施形態では、カスケード接続された入力側の２つのＭＬＳＩ毎に、カスケードの受信側のＭＬＳＩにおける混合バスの加算処理を、カスケード伝送される信号のタイミングに合わせることにより、１個のＭＬＳＩ当たりの遅延を１サンプリング周期、すなわち、従来の伝送方式に比べると半分にすることができた。しかしながら、この方式をさらに進めて、１個のＭＬＳＩ当たりの遅延を１サンプリング周期以下にすることができる。具体的には、各ＭＬＳＩにおいて、カスケードの受信処理の開始後、第１差分マージンだけ後に混合処理が開始され、さらに第２差分マージンだけ後にカスケードの送信処理が行われるようにする。そして、前段のＭＬＳＩのカスケード送信処理と後段のＭＬＳＩのカスケード受信処理とのタイミングが一致するように、カスケード接続された各ＭＬＳＩのタイミングを調整する。ここで、第１差分マージンは、既に述べた差分マージンと同じ差分マージンであり、第２差分マージンは、各混合バスの処理が終わる時間長である。この場合、１個のＭＬＳＩ当たりの遅延は、第１差分マージンと第２差分マージンの和程度まで短縮することができる。   On the input side, if a conventional transmission system (serial, A bus, etc.) is used, an integrated circuit receives an acoustic signal from the previous integrated circuit, adds it for each mixing bus, and transmits it to the next integrated circuit. It took 2 sampling periods. In this embodiment, for each of the two MLSIs on the input side cascaded, the addition processing of the mixed bus in the MLSI on the cascade receiving side is matched with the timing of the signal transmitted in cascade, so The delay could be halved compared to one sampling period, that is, the conventional transmission method. However, this method can be further advanced to reduce the delay per MLSI to one sampling period or less. Specifically, in each MLSI, after the start of the cascade reception process, the mixing process is started only after the first difference margin, and further, the cascade transmission process is performed only after the second difference margin. Then, the timing of each cascaded MLSI is adjusted so that the timings of the cascade transmission processing of the preceding MLSI and the cascade reception processing of the subsequent MLSI match. Here, the first difference margin is the same difference margin as the difference margin already described, and the second difference margin is the length of time for which the processing of each mixed bus is completed. In this case, the delay per MLSI can be reduced to the sum of the first difference margin and the second difference margin.

なお、上記実施形態では、入力側の信号処理集積回路と出力側の信号処理集積回路は、同じものとして説明したが、異なる信号処理集積回路であってもよい。   In the above embodiment, the signal processing integrated circuit on the input side and the signal processing integrated circuit on the output side are described as being the same, but they may be different signal processing integrated circuits.

実施形態のミキサ装置の回路の全体構成図及びモードとｃｈ数、バス数との関係を示す図FIG. 2 is a diagram illustrating the overall configuration of a circuit of a mixer apparatus according to an embodiment and a relationship between a mode, the number of channels, and the number of buses. ミキサ処理の機能構成例を示す図Diagram showing functional configuration example of mixer processing 入力ｃｈの機能構成例を示す図The figure which shows the function structural example of input channel ＭＬＳＩの内部構造を示すブロック図Block diagram showing internal structure of MLSI 動作タイミング図Operation timing diagram Ｉ／Ｏ ＲＡＭの表裏の構成を示す図The figure which shows the structure of the front and back of I / O RAM ＮＤＳＰの内部構成を示す図Diagram showing the internal configuration of the NDSP ＭＤＳＰの内部構成を示す図Diagram showing the internal structure of MDSP ＭＤＳＰの混合処理の動作を示すタイムチャートTime chart showing operation of MDSP mixing process 混合結果出力タイミング信号発生部の構成図Configuration diagram of mixing result output timing signal generator ＭＬＳＩ間の信号の流れを示す概念図Conceptual diagram showing the flow of signals between MLSIs カスケード伝送のタイミングチャートCascade transmission timing chart カスケード伝送における伝送ビットデータの詳細図Detailed view of transmission bit data in cascade transmission

符号の説明Explanation of symbols

１１０…入出力部、１２０…信号処理部、１２１…ワードクロック（ＷＣ）発振器、１２２−１〜１２２−ｎ及び１２３−１〜１２３−３…ＭＬＳＩ、１４１…ＣＰＵ、１４２…フラッシュメモリ、１４３…ＲＡＭ、１４５…パネル表示器、１４６…操作子、１４７…通信入出力インターフェース（Ｉ／Ｏ）。   DESCRIPTION OF SYMBOLS 110 ... Input / output part, 120 ... Signal processing part, 121 ... Word clock (WC) oscillator, 122-1 to 122-n and 123-1 to 123-3 ... MLSI, 141 ... CPU, 142 ... Flash memory, 143 ... RAM, 145... Panel display, 146... Operator, 147 .. communication input / output interface (I / O).

Claims (2)

外部からの入力信号を供給する入力ブロックと、供給される信号を外部へ出力する出力ブロックと、供給される信号に信号処理を施して、処理された信号を供給する信号処理ブロックとを、含む複数のブロックと、
前記ブロック間の複数の伝送経路に対応した複数の通信メモリであって、各通信メモリは、前記複数のブロックのうちデータの伝送を行う特定の２ブロックの各組に対応してそれぞれ設けられ、データ書き込み用の表側メモリとデータ読み出し用の裏側メモリとを有し、サンプリング周期毎に表側メモリと裏側メモリとが入れ替わるものと
を含み、
各サンプリング周期内の所望のタイミングにおいて、
他のブロックへ信号を伝送しようとする各送信側のブロックは、前記複数の通信メモリのうちの、当該送信側のブロックと受信側のブロックの組に対応して設けられた通信メモリの表側メモリに該信号を書き込み、
他のブロックからの信号を受信しようとする各受信側のブロックは、前記複数の通信メモリのうちの、当該受信側のブロックと送信側のブロックの組に対応して設けられた通信メモリの裏側メモリから該信号を読み出す
ことを特徴とする信号処理用集積回路。 An input block for supplying an input signal from the outside, an output block for outputting the supplied signal to the outside, and a signal processing block for performing signal processing on the supplied signal and supplying a processed signal Multiple blocks,
A plurality of communication memories corresponding to a plurality of transmission paths between the blocks, each communication memory being provided corresponding to each set of two specific blocks for transmitting data among the plurality of blocks; Including a front side memory for writing data and a back side memory for reading data, wherein the front side memory and the back side memory are switched at every sampling period,
At the desired timing within each sampling period,
Other blocks for each sender to be transmitted a signal to the block, the one of the plurality of the communication memory, the front memory of the communication memory provided in correspondence with the set of blocks of the transmission side of the block and receiver Write the signal to
The blocks of each recipient desiring to receive a signal from the other blocks, the one of the plurality of the communication memory, the back side of the communication memory provided in correspondence to the set of the reception side of the block and the transmitting side block An integrated circuit for signal processing, wherein the signal is read from a memory. 請求項１に記載の信号処理用集積回路において、
前記信号処理ブロックが複数備えられ、前記伝送経路は、それらの信号処理ブロック間の伝送経路を含むことを特徴とする信号処理用集積回路。 The signal processing integrated circuit according to claim 1,
An integrated circuit for signal processing, comprising a plurality of the signal processing blocks, wherein the transmission path includes a transmission path between the signal processing blocks.
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