JP5184779B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【0001】
この発明は、炭化シリコン半導体基板を用いた二重拡散MOS構造の半導体装置およびその製造方法に関する。
【背景技術】
【0002】
炭化シリコン(SiC)半導体基板を用いた二重拡散MOSFET(DMOS:double diffused MOS)では、n+型SiC半導体基板の表面にn−型SiC半導体エピタキシャル層が形成されている。また、n−型SiC半導体エピタキシャル層の表層部には、p型不純物領域と、このp型不純物領域内に平面視で環状のn+型不純物領域とが形成されている。
【0003】
図7は、従来の二重拡散MOSFETにおけるp型不純物領域の不純物プロファイルを示す図である。従来の二重拡散MOSFETでは、p型不純物領域がいわゆるボックスプロファイルを有している。すなわち、従来の二重拡散MOSFETのp型不純物領域は、図7に示すように、その表面からの深さに関係なく、不純物濃度が各部でほぼ均一になるようにプロファイルが制御されている。
【0004】
このようなボックスプロファイルを有するp型不純物領域は、n−型SiC半導体エピタキシャル層の表層部にp型不純物を多段イオン注入することによって形成される。注入エネルギーを一定にして行うイオン注入(1段イオン注入)では、不純物の深さ方向の分布がガウス分布に近似した分布(図7に二点鎖線で示すような分布)となるから、たとえば、注入エネルギーを3段階に変化させてイオン注入(3段イオン注入)を行うことにより、p型不純物領域の表面付近と最深部(n−型SiC半導体エピタキシャル層との境界部)とで不純物濃度がほぼ同じにされる。
【0005】
p型不純物領域の深部での不純物濃度が低いと、p型不純物領域とn−型SiC半導体エピタキシャル層との境界からp型不純物領域側に空乏層が拡がりやすいので、パンチスルーが起こりやすくなる。そのため、従来の二重拡散MOSFETでは、p型不純物領域の不純物濃度が1017〜1018/cm3の高濃度に設定されることにより、耐圧が十分に高められている。しかしながら、p型不純物領域の不純物濃度が高いと、チャネル領域を移動するキャリアが散乱を受けるため、キャリアのチャネル移動度が低い(オン抵抗が高い)という問題があった。
【発明の開示】
【0006】
そこで、この発明の目的は、パンチスルーを抑制できる高耐圧とチャネル移動度の向上とを両立可能な構造の半導体装置およびその製造方法を提供することである。
この発明の半導体装置は、炭化シリコン半導体基板を用いた二重拡散MOS構造の半導体装置であって、炭化シリコン半導体基板の表面に積層されて、炭化シリコン半導体基板と同じ第1導電型を有する炭化シリコン半導体エピタキシャル層と、この炭化シリコン半導体エピタキシャル層の表層部に1段イオン注入によって第2導電型不純物をドーピングすることによって形成されて、その表面付近における第2導電型不純物濃度が相対的に薄く、深部における第2導電型不純物濃度が相対的に濃くされ、上記炭化シリコン半導体エピタキシャル層との境界部である最深部付近における第2導電型不純物濃度が1018/cm3以上の高濃度であり、その最深部付近をピークとして、当該最深部付近から深部側において濃度変化が急峻である一方で、当該最深部付近から表面までにおいて当該最深部付近から表面に近づくほど第2導電型不純物濃度が連続的かつ緩やかに低くなり、表面付近における第2導電型不純物濃度が5×1015/cm3以下となるようなプロファイルを有する第2導電型不純物領域とを含む。
【0007】
この構成により、第2導電型不純物領域の深部で第2導電型不純物濃度が高いので、第2導電型不純物領域とその下層の炭化シリコン半導体エピタキシャル層との境界から第2導電型不純物領域側に空乏層が拡がるのを防止することができる。一方、第2導電型不純物領域の表面付近で不純物濃度が低いので、第2導電型不純物領域の表層部に形成されるチャネル領域を移動するキャリアの散乱が小さく、キャリアのチャネル移動度を高く保持することができる。よって、パンチスルーを抑制することのできる高耐圧と、キャリアのチャネル移動度の向上とを両立させることができる。
【0008】
上記第2導電型不純物領域は、最表面付近の第2導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第1導電型不純物濃度よりも低く制御されていることが好ましい。これにより、第2導電型不純物領域の最表面付近における第2導電型不純物濃度を炭化シリコン半導体エピタキシャル層における第1導電型不純物濃度よりも低いので、第2導電型不純物領域の表層部(チャネル領域)に第1導電型が現れ、この第1導電型のチャネル領域を蓄積層とする蓄積型MOSFET(Accumulation MOSFET)の構造を実現することができる。そのため、閾値電圧を低下させることができ、また、キャリアのチャネル移動度をさらに向上させることができる。
【0009】
この発明の一つの実施形態では、上記第2導電型不純物領域が平面四角形状の領域であり、上記第2導電型不純物領域内に、平面四角枠状の高濃度第1導電型不純物領域が、上記第2導電型不純物領域の周縁との間に間隔を空けて形成されている。
上記高濃度第1導電型不純物領域は、上記炭化シリコンエピタキシャル層の表面から0.2μm〜0.3μmの深さを有していてもよい。
【0010】
また、上記第2導電型不純物領域が、上記高濃度第1導電型不純物領域の下方に、少なくとも0.2μm〜0.3μmの厚さで存在していてもよい。
さらに、上記第2導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から0.5μm〜0.7μmの深さを有していてもよい。
この発明の一つの実施形態では、上記第2導電型不純物領域において最表面付近の第2導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第1導電型不純物濃度よりも低く制御されていることにより、当該第2導電型不純物領域に第1導電型領域が現れており、この第1導電型領域を蓄積層とする蓄積型MOSFETが構成されている。
【0011】
上記蓄積層は、上記炭化シリコンエピタキシャル層の表面から0.05μm〜0.1μmの深さを有していてもよい。
また、上記第2導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から0.5μm〜0.7μmの深さを有していてもよい。
さらに、上記第2導電型不純物領域内に、高濃度第1導電型不純物領域が形成されており、上記高濃度第1導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から0.2μm〜0.3μmの深さを有していてもよい。
【0012】
この発明の半導体装置の製造方法は、炭化シリコン半導体基板を用いた二重拡散MOS構造の半導体装置を製造する方法であって、炭化シリコン半導体基板の表面に、炭化シリコン半導体基板と同じ第1導電型を有する炭化シリコン半導体エピタキシャル層を積層する工程と、上記炭化シリコン半導体エピタキシャル層の表層部に1段イオン注入によって第2導電型不純物をドーピングして、表面付近における第2導電型不純物濃度が相対的に薄く、深部における第2導電型不純物濃度が相対的に濃くされ、上記炭化シリコン半導体エピタキシャル層との境界部である最深部付近における第2導電型不純物濃度が1018/cm3以上の高濃度であり、その最深部付近をピークとして、当該最深部付近から深部側において濃度変化が急峻である一方で、当該最深部付近から表面までにおいて当該最深部付近から表面に近づくほど第2導電型不純物濃度が連続的かつ緩やかに低くなり、表面付近における第2導電型不純物濃度が5×1015/cm3以下となるようなプロファイルを有する不純物領域を形成する不純物領域形成工程とを含む。
【0013】
この方法により、上記のような半導体装置を製造することができる。
上記不純物領域形成工程では、最表面付近の第2導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第1導電型不純物濃度よりも低いプロファイルを有する不純物領域を形成することが好ましい。こうすることにより、不純物領域の最表面付近の第2導電型不純物濃度が、炭化シリコン半導体エピタキシャル層における第1導電型不純物濃度よりも低く制御されている半導体装置を製造することができる。
【0014】
本発明における上述の、または他の目的、特徴および効果は、添付図面を参照して次に述べる実施形態の説明により明らかにされる。
【図面の簡単な説明】
【0015】
図1は、この発明の一実施形態に係る半導体装置の構造を図解的に示す断面図である。
図2は、上記半導体装置のp型不純物領域が有する不純物プロファイルを示す図である。
図3は、蓄積型MOSFETの構造を図解的に示す断面図である。
図4は、この発明の他の実施形態に係る半導体装置の構造を図解的に示す断面図である。
図5は、図4に示す半導体装置のp型不純物領域が有する不純物プロファイルを示す図である。
図6は、図4に示す半導体装置のゲート特性を示すグラフである。
図7は、従来の二重拡散MOSFETにおけるp型不純物領域の不純物プロファイルを示す図である。
【発明を実施するための最良の形態】
【0016】
図1は、この発明の一実施形態に係る半導体装置の構造を図解的に示す断面図である。この半導体装置は、二重拡散MOSFETであり、半導体基板として、n+型SiC半導体基板1が用いられている。
n+型SiC半導体基板1の表面には、n+型SiC半導体基板1よりも低い不純物濃度を有するn−型SiC半導体エピタキシャル層2が形成されている。n−型SiC半導体エピタキシャル層2の表層部には、たとえば、平面四角形状のp型不純物領域3が形成されている。さらに、そのp型不純物領域3内には、平面四角枠状のn+型不純物領域4がp型不純物領域3の周縁との間に適当な間隔を空けて形成されている。p型不純物領域3は、n−型SiC半導体エピタキシャル層2の表面から0.5〜0.7μmの深さを有している。n+型不純物領域4は、n−型SiC半導体エピタキシャル層2の表面から0.2〜0.3μmの深さを有している。n+型不純物領域4の下方には、少なくとも厚さ0.2〜0.3μmのp型不純物領域3が存在している。
【0017】
n−型SiC半導体エピタキシャル層2上には、ゲート酸化膜5a,5bおよびゲート電極6a,6bが設けられている。ゲート酸化膜5a,5bは、それぞれ、n+型不純物領域4の外周縁部とp型不純物領域3外との間に跨って、p型不純物領域3(n+型不純物領域4)の周縁の一辺に沿って長い直線状に形成されており、n+型不純物領域4の外周縁部とp型不純物領域3外との間におけるn−型SiC半導体エピタキシャル層2の表面を覆っている。ゲート電極6a,6bは、ゲート酸化膜5a,5b上にそれぞれ配置されている。
【0018】
ゲート電極6a,6b上には、層間絶縁膜7が形成されている。この層間絶縁膜7上には、たとえば、平面四角形状のソース電極8が形成されており、このソース電極8は、層間絶縁膜7に形成されたコンタクトホール71を介して、n+型不純物領域4の内周縁部およびp型不純物領域3のn+型不純物領域4に囲まれた領域を含むソースコンタクト領域に接続されている。
【0019】
また、n+型SiC半導体基板1の裏面側(n−型SiC半導体エピタキシャル層2と反対側)には、その裏面のほぼ全域を覆うようにドレイン電極9が形成されている。
図2は、p型不純物領域3が有する不純物プロファイルを示す図である。p型不純物領域3は、n+型SiC半導体基板1の表面にn−型SiC半導体エピタキシャル層2をエピタキシャル成長させて形成した後、このn−型SiC半導体エピタキシャル層2の表層部に、たとえば、p型不純物であるアルミニウム(Al)を400keV(一定)の注入エネルギーでイオン注入することによって形成される。すなわち、注入エネルギーが400keVの1段イオン注入によって、p型不純物領域3が形成される。
【0020】
このようにして形成されるp型不純物領域3は、深さ0.5〜0.7μmの最深部(n−型SiC半導体エピタキシャル層2との境界部)付近におけるp型不純物濃度が1018/cm3以上の高濃度であり、n−型SiC半導体エピタキシャル層2に導入された不純物の一部はSiC結晶に衝突して跳ね返されるため、その最深部付近をピークとして表面に近づくほど、当該最深部付近から表面までにおいて、p型不純物濃度が連続的かつ緩やかに低くなり、表面付近におけるp型不純物濃度が5×1015/cm3以下となるような不純物プロファイルを有する。
【0021】
p型不純物領域3の深部で不純物濃度が高いので、p型不純物領域3とその下層のn−型SiC半導体エピタキシャル層2との境界からp型不純物領域3側に空乏層が拡がるのを防ぐことができる。一方、p型不純物領域3の表面付近で不純物濃度が低いので、p型不純物領域3の表層部に形成されるチャネル領域を移動するキャリアの散乱が小さく、キャリアのチャネル移動度を高く保持することができる。よって、この二重拡散MOSFETの構成によれば、パンチスルーを抑制することのできる高耐圧と、キャリアのチャネル移動度の向上とを両立させることができる。
【0022】
また、p型不純物領域3の最表面付近におけるp型不純物濃度を、n−型SiC半導体エピタキシャル層2のn型不純物濃度(たとえば、1016/cm3)よりも小さくすれば、図3に示すように、p型不純物領域3の表層部(チャネル領域)にn−型が現れ、このn−型のチャネル領域を蓄積層31とする蓄積型MOSFETの構造を達成することができる。これにより、キャリアのチャネル移動度をさらに向上させることができる。
【0023】
図4は、この発明の他の実施形態に係る半導体装置の構造を図解的に示す断面図である。この半導体装置は、蓄積型MOSFETであり、半導体基板として、n+型SiC半導体基板11が用いられている。
n+型SiC半導体基板11の表面には、n+型SiC半導体基板11よりも低い不純物濃度を有するn−型SiC半導体エピタキシャル層12が形成されている。n−型SiC半導体エピタキシャル層12の表層部には、p型不純物領域13が形成されている。さらに、そのp型不純物領域13内の表層部には、n+型ソース領域14およびn+型ドレイン領域15が互いに適当な間隔を空けて形成されている。また、n+型ソース領域14とn+型ドレイン領域15との間のチャネル領域には、n型蓄積層16が形成されている。
【0024】
p型不純物領域13は、n−型SiC半導体エピタキシャル層12の表面から0.5〜0.7μmの深さを有している。n+型ソース領域14およびn+型ドレイン領域15は、n−型SiC半導体エピタキシャル層12の表面から0.2〜0.3μmの深さを有している。また、n型蓄積層16は、n−型SiC半導体エピタキシャル層12の表面から0.05〜0.1μmの深さを有している。
【0025】
n+型ソース領域14およびn+型ドレイン領域15上には、それぞれソース電極17およびドレイン電極18が形成されている。また、ソース電極17とドレイン電極18との間におけるn−型SiC半導体エピタキシャル層12上には、ゲート酸化膜19が形成されており、このゲート酸化膜19上には、ゲート電極20が形成されている。
図5は、p型不純物領域13が有する不純物プロファイルを示す図である。p型不純物領域13は、n+型SiC半導体基板11の表面にn−型SiC半導体エピタキシャル層12をエピタキシャル成長させて形成した後、このn−型SiC半導体エピタキシャル層12の表層部に、たとえば、p型不純物であるアルミニウム(Al)を400keV(一定)の注入エネルギーでイオン注入することによって形成される。すなわち、注入エネルギーが400keVの1段イオン注入によって、p型不純物領域13が形成される。
【0026】
このようにして、n−型SiC半導体エピタキシャル層12の表面からの深さ0.7μm(7000Å)程度のp型不純物領域13を形成した場合、そのp型不純物領域13は、最深部(n−型SiC半導体エピタキシャル層12との境界部)付近におけるp型不純物濃度(原子密度)が1018/cm3以上の高濃度であり、n−型SiC半導体エピタキシャル層12に導入された不純物の一部はSiC結晶に衝突して跳ね返されるため、その最深部付近をピークとして表面に近づくほど、当該最深部付近から表面までにおいて、p型不純物濃度が連続的かつ緩やかに低くなる不純物プロファイルを有する。そして、表面付近におけるp型不純物濃度は、そのp型不純物濃度のピーク値の100分の1以下、具体的には5×1015/cm3以下となる。また、この不純物プロファイルは、p型不純物濃度がピークとなる最深部付近からさらに深部側において濃度変化が急峻となり、最深部付近から表面側における濃度変化は、その最深部付近から深部側における濃度変化よりも非常に緩慢になっている。
【0027】
n−型SiC半導体エピタキシャル層12のn型不純物濃度(原子密度)は、1016/cm3程度でほぼ一定であるから、p型不純物領域13の表層部(チャネル領域)では、p型不純物濃度がn型不純物濃度よりも小さくなり、その結果、p型不純物領域13の表層部にn型が現れることによってn型蓄積層16が形成される。
こうして形成されるn型蓄積層16を有する蓄積型MOSFETは、図6に示すように、注入エネルギーを4段階に変化させてイオン注入(4段イオン注入)を行うことにより、n−型SiC半導体エピタキシャル層の表層部にp型不純物領域13とほぼ同じ深さを有するp型不純物領域を形成した従来型のMOSFETよりも優れた特性を有する。
【0028】
すなわち、従来型のMOSFETは、閾値電圧が8.0V程度であり、チャネル移動度が18.3cm2/Vs程度である。また、ゲート電圧が15Vのときのドレイン電流の大きさが19μA程度である。これに対し、蓄積型MOSFETは、閾値電圧を3.3V程度に低減させることができる。しかも、閾値電圧は正の値であり、パワースイッチング素子に要求されるノーマリオフ型を示している。また、チャネル移動度が24cm2/Vs程度に向上されている。さらに、ゲート電圧が15Vのときのドレイン電流の大きさは42μA程度であり、従来型のMOSFETに比べてオン抵抗値がほぼ半減している。
n型蓄積層16のような埋め込みチャネルは、p型不純物領域を形成した後に、n型層をエピタキシャル成長させることによっても形成することができる(たとえば、特開平10−308510号公報)。また、p型不純物領域を形成した後に、n型不純物を選択的に多段イオン注入することによっても形成することができる(たとえば、特開平11−261061号公報)。
【0029】
エピタキシャル成長の手法によって埋め込みチャネルを形成する場合、深さ0.1〜0.2μm程度の薄いn型層を得るために、エピタキシャル成長を初期成長の段階で止めなければならないが、エピタキシャル成長の初期段階では、不純物濃度および深さの精密な制御が困難である。そのため、埋め込みチャネルの不純物濃度および深さが設計通りにならず、蓄積型MOSFETがノーマリオン型になりやすいという問題がある。
【0030】
また、イオン注入の手法では、埋め込みチャネルの深さを精密に制御することができるものの、p型不純物領域のp型を打ち消すためにn型不純物が高濃度に注入されるので、埋め込みチャネルの不純物濃度が高濃度になり、その結果、イオン注入後のアニールによる活性化率が不安定になるために、埋め込みチャネルの不純物濃度が設計通りにならないという問題がある。また、不純物濃度が高濃度な埋め込みチャネルは、キャリアがクーロン散乱を受けやすいため、チャネル移動度が低いという問題も有している。
【0031】
これに対し、この実施形態に係る手法(n型蓄積層16を形成する手法)では、エピタキシャル成長によって埋め込みチャネルを形成する場合のような問題は生じない。また、n型蓄積層16における不純物濃度は低いので、アニールによる活性化率の影響を受けず、設計通りの特性(ノーマリオフ型)を有する蓄積型MOSFETを得ることができる。さらに、n型蓄積層16は、キャリアのクーロン散乱が少なく、高いチャネル移動度を発揮することができる。
【0032】
以上、この発明の2つの実施形態を説明したが、この発明は他の形態で実施することもできる。たとえば、上記の各実施形態では、n型SiC半導体基板を用いる例について説明したが、p型SiC半導体基板が用いられる場合も同様にして、二重拡散MOS構造の半導体装置を作成することができる。また、CMOS構造の半導体装置を作成することもできる。
【0033】
本発明の実施形態について詳細に説明してきたが、これらは本発明の技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の精神および範囲は添付の請求の範囲によってのみ限定される。
この出願は、2004年2月27日に日本国特許庁に提出された特願2004−54506号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
Claims (12)
- 炭化シリコン半導体基板を用いた二重拡散MOS構造の半導体装置であって、
炭化シリコン半導体基板の表面に積層されて、炭化シリコン半導体基板と同じ第1導電型を有する炭化シリコン半導体エピタキシャル層と、
この炭化シリコン半導体エピタキシャル層の表層部に1段イオン注入によって第2導電型不純物をドーピングすることによって形成されて、その表面付近における第2導電型不純物濃度が相対的に薄く、深部における第2導電型不純物濃度が相対的に濃くされ、上記炭化シリコン半導体エピタキシャル層との境界部である最深部付近における第2導電型不純物濃度が1018/cm3以上の高濃度であり、その最深部付近をピークとして、当該最深部付近から深部側において濃度変化が急峻である一方で、当該最深部付近から表面までにおいて当該最深部付近から表面に近づくほど第2導電型不純物濃度が連続的かつ緩やかに低くなり、表面付近における第2導電型不純物濃度が5×1015/cm3以下となるようなプロファイルを有する第2導電型不純物領域とを含むことを特徴とする半導体装置。 - 上記第2導電型不純物領域は、最表面付近の第2導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第1導電型不純物濃度よりも低く制御されていることを特徴とする請求項1記載の半導体装置。
- 上記第2導電型不純物領域が平面四角形状の領域であり、
上記第2導電型不純物領域内に、平面四角枠状の高濃度第1導電型不純物領域が、上記第2導電型不純物領域の周縁との間に間隔を空けて形成されている、請求項1または2に記載の半導体装置。 - 上記高濃度第1導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から0.2μm〜0.3μmの深さを有している、請求項3に記載の半導体装置。
- 上記第2導電型不純物領域が、上記高濃度第1導電型不純物領域の下方に、少なくとも0.2μm〜0.3μmの厚さで存在している請求項3または4に記載の半導体装置。
- 上記第2導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から0.5μm〜0.7μmの深さを有している、請求項1〜5のいずれか一項に記載の半導体装置。
- 上記第2導電型不純物領域において最表面付近の第2導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第1導電型不純物濃度よりも低く制御されていることにより、当該第2導電型不純物領域に第1導電型領域が現れており、この第1導電型領域を蓄積層とする蓄積型MOSFETを構成している、請求項2に記載の半導体装置。
- 上記蓄積層が、上記炭化シリコンエピタキシャル層の表面から0.05μm〜0.1μmの深さを有している、請求項7に記載の半導体装置。
- 上記第2導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から0.5μm〜0.7μmの深さを有している、請求項7または8に記載の半導体装置。
- 上記第2導電型不純物領域内に、高濃度第1導電型不純物領域が形成されており、
上記高濃度第1導電型不純物領域が、上記炭化シリコンエピタキシャル層の表面から0.2μm〜0.3μmの深さを有している、請求項7〜9のいずれか一項に記載の半導体装置。 - 炭化シリコン半導体基板を用いた二重拡散MOS構造の半導体装置を製造する方法であって、
炭化シリコン半導体基板の表面に、炭化シリコン半導体基板と同じ第1導電型を有する炭化シリコン半導体エピタキシャル層を積層する工程と、
上記炭化シリコン半導体エピタキシャル層の表層部に1段イオン注入によって第2導電型不純物をドーピングして、表面付近における第2導電型不純物濃度が相対的に薄く、深部における第2導電型不純物濃度が相対的に濃くされ、上記炭化シリコン半導体エピタキシャル層との境界部である最深部付近における第2導電型不純物濃度が1018/cm3以上の高濃度であり、その最深部付近をピークとして、当該最深部付近から深部側において濃度変化が急峻である一方で、当該最深部付近から表面までにおいて当該最深部付近から表面に近づくほど第2導電型不純物濃度が連続的かつ緩やかに低くなり、表面付近における第2導電型不純物濃度が5×1015/cm3以下となるようなプロファイルを有する不純物領域を形成する不純物領域形成工程とを含むことを特徴とする半導体装置の製造方法。 - 上記不純物領域形成工程では、最表面付近の第2導電型不純物濃度が上記炭化シリコン半導体エピタキシャル層における第1導電型不純物濃度よりも低いプロファイルを有する不純物領域を形成することを特徴とする請求項11記載の半導体装置の製造方法。
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