JP5178472B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関する。

近年、フラッシュメモリの後継候補として、抵抗変化メモリが注目されている。ここで、抵抗変化メモリ装置には、遷移金属酸化物を記録層としてその抵抗値状態を不揮発に記憶する狭義の抵抗変化メモリ（ReRAM：Resistive RAM）の他、カルコゲナイド等を記録層として用いてその結晶状態（導体）と非晶質状態（絶縁体）の抵抗値情報を利用する相変化メモリ（PCRAM：Phase Change RAM）も含むものとする。

抵抗変化メモリの可変抵抗素子には、２種類の動作モードがあることが知られている。１つは、印加電圧の極性を切り替えることにより、高抵抗状態と低抵抗状態とを設定するもので、これはバイポーラ型といわれる。もう１つは、印加電圧の極性を切り替えることなく、電圧値と電圧印加時間を制御することにより、高抵抗状態と低抵抗状態の設定を可能とするもので、これはユニポーラ型といわれる。

高密度メモリセルアレイを実現するためには、ユニポーラ型が好ましい。ユニポーラ型の場合、トランジスタを用いることなく、ビット線及びワード線の交差部に可変抵抗素子とダイオード等の整流素子とを重ねるクロスポイント型のメモリセルとすることにより、セルアレイが構成できるからである。更にこのようなメモリセルアレイを三次元的に積層配列することにより、セルアレイ面積を増大させることなく、大容量を実現することが可能になる（特許文献１参照）。

特許文献１には、半導体基板上にメモリセルアレイが積層された三次元メモリセルアレイ構造を有する相変化メモリ装置が記載されている。この相変化メモリ装置において、選択メモリセルに接続されたビット線を“Ｈ”レベルから“Ｌ”レベルに制御するとともに、選択メモリセルに接続されたワード線を“Ｌ”レベルから“Ｈ”レベルに制御することにより、選択メモリセルに電流を流している。この電流を検知することにより、二値データの書き込み／読み出しを行っている。

しかし、メモリセルアレイ上の大部分の非選択メモリセルは、選択メモリセルが接続されたワード線及びビット線と異なるワード線及びビット線に接続されており、選択メモリセルとは逆バイアス電圧が印加される。メモリセルを構成するダイオードに逆方向バイアスの電圧が印加された場合、リーク電流が生じる。

また、メモリセルアレイが積層構造であり、１つの層が選択される場合には、他の層において、同様に逆バイアス電圧が印加されるメモリセルが多くなり、リーク電流が大きくなる事態が生じる。
特表２００５−５２２０４５号公報

本発明は、逆バイアス電圧が印加されるメモリセルの数を少なくして、リーク電流を削減し、消費電力を低減することのできる半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、半導体基板と、この半導体基板上に積層され、互いに交差するように形成された複数の第１配線及び複数の第２配線、並びに前記第１配線と前記第２配線との各交差部に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含む複数のメモリセルアレイと、前記第１配線及び前記第２配線を選択駆動する制御回路とを備え、前記第１配線及び前記第２配線は、積層方向において互いに隣接する２つの前記メモリセルアレイにより共有されており、前記制御回路は、前記複数のメモリセルアレイのうち選択された第１のメモリセルアレイにおいて、選択した前記第１配線に第１の電位を与え且つ非選択の前記第１配線に前記第１電位よりも低い第１基準電位を与えると共に、選択した前記第２配線に前記第１電位よりも低い第２電位を与え且つ非選択の前記第２配線には前記第２の電位よりも高い第２基準電位を与え、前記第１のメモリセルアレイと前記第１配線を共有する非選択の第２のメモリセルアレイ、及び前記第１のメモリセルアレイから見て前記第２のメモリセルアレイよりも遠い側にある非選択の前記メモリセルアレイにおいて、前記第１配線及び前記第２配線に前記第１の電位を与え、前記第１のメモリセルアレイと前記第２配線を共有する非選択の第３のメモリセルアレイ、及び前記第１のメモリセルアレイから見て前記第３のメモリセルアレイよりも遠い側にある非選択の前記メモリセルアレイにおいて、前記第１配線及び前記第２配線に前記第２の電位を与えることを特徴とする。

この発明によれば、逆バイアス電圧が印加されるメモリセルの数を少なくして、リーク電流を削減し、消費電力を低減することのできる半導体記憶装置を提供することができる。

以下、添付した図面を参照して本発明の実施の形態について説明する。本実施の形態において半導体記憶装置はメモリセルアレイが積層された三次元メモリセルアレイ構造を有する抵抗変化メモリ装置として説明する。しかし、この構成はあくまでも一例であって、本発明がこれに限定されるものでないことは言うまでもない。

［第１の実施の形態］
図１は、本発明の実施の形態に係る抵抗変化メモリ装置の基本構成、すなわち半導体基板１上のグローバルバス等の配線が形成される配線領域３とその上に積層されたメモリブロック２の構成を示している。

図１に示すように、メモリブロック２は、この例では８層のメモリセルアレイＭＡ０〜ＭＡ７からなる。後述するように、各メモリセルアレイＭＡは、上下において隣接する別のメモリセルアレイとビット線又はワード線を共有している。すなわち、１本のワード線、ビット線は、１つのメモリセルアレイ中のメモリセルにのみ接続されるのではなく、上下に隣接する２つのメモリセルアレイ中のメモリセルに接続される。

メモリブロック２の直下の半導体基板１には、配線領域３が設けられる。配線領域３には、メモリブロック２に書き込み／読み出しされるデータを外部とやり取りするためのグローバルバス等が設けられる。また、この配線領域３には後述するカラムスイッチ等を含むカラム系制御回路や、ロウデコーダ等を含むロウ系制御回路が設けられていてもよい。

積層された各メモリセルアレイＭＡのワード線ＷＬ及びビット線ＢＬと、半導体基板１上に形成された配線領域３とを接続するために、メモリブロック２の側面に垂直配線（ビアコンタクト）が必要になる。配線領域３の四辺には、ビット線コンタクト領域４及びワード線コンタクト領域５が設けられている。ビット線コンタクト領域４及びワード線コンタクト領域５には、ビット線ＢＬ及びワード線ＷＬと制御回路とを接続するためのビット線コンタクト６及びワード線コンタクト７が形成される。ワード線ＷＬは、その一端がワード線コンタクト領域５に形成されたワード線コンタクト７を介して配線領域３に接続されている。また、ビット線ＢＬは、その一端がビット線コンタクト領域４に形成されたビット線コンタクト６を介して配線領域３に接続されている。

図１では、複数のメモリセルアレイＭＡを半導体基板１に垂直な方向（図１に示すｚ方向）に積層した１つのメモリブロック２について示しているが、実際にはこのような単位メモリブロック２がワード線ＷＬの長手方向（図１に示すｘ方向）及びビット線ＢＬの長手方向（図１に示すｙ方向）に複数個マトリクス状に配置される。

図１に示すように、本実施の形態のワード線コンタクト領域５では、各層のワード線ＷＬが別々に用意された５列のコンタクトを介して配線領域３に接続されている。また、ビット線コンタクト領域４では、各層のビット線ＢＬが別々に用意された４列のコンタクトを介して配線領域３に接続されている。本実施の形態では、ビット線ＢＬは層毎に独立駆動され、ワード線ＷＬについても層毎に独立駆動するようにしているが、本発明はこれに限定されるものではなく、下記に示す動作が可能な形式であれば、一部のビット線ＢＬ又はワード線ＷＬが共通に１つのコンタクトに接続されるようにしてもよい。

図２は、抵抗変化メモリ装置のメモリセルアレイＭＡの等価回路を示す回路図である。ここで、図２に示すメモリセルアレイＭＡは、ワード線ＷＬの長手方向（図２に示すｘ方向）及びビット線ＢＬの長手方向（図２に示すｙ方向）にそれぞれ例えば１×１０^３個の単位メモリセルＭＣが配置されている。１つのメモリセルアレイＭＡ内では、単位メモリセルＭＣが二次元マトリクス状に配列されている。図示のようにワード線ＷＬとビット線ＢＬとの交差部に、整流素子例えばダイオードＤｉと可変抵抗素子ＶＲとが直列接続された抵抗変化型の単位メモリセルＭＣが配置される。ここで、メモリセルＭＣを構成するダイオードＤｉ及び可変抵抗素子ＶＲの配置、極性も、図示のものに限定されない。

可変抵抗素子ＶＲは例えば、電極／遷移金属酸化物／電極からなる構造を有するもの等であり、電圧、電流、熱等の印加条件により金属酸化物の抵抗値変化をもたらし、その抵抗値の異なる状態を情報として不揮発に記憶する。この可変抵抗素子ＶＲとしては、より具体的には、カルコゲナイド等のように結晶状態と非晶質状態の相転移により抵抗値を変化させるもの（PCRAM）、金属陽イオンを析出させて電極間に架橋（コンタクティングブリッジ）を形成したり、析出した金属をイオン化して架橋を破壊したりすることで抵抗値を変化させるもの（CBRAM：Conductive Bridging RAM）、電圧あるいは電流印加により抵抗値が変化するもの（ReRAM）（電極界面に存在する電荷トラップにトラップされた電荷の存在の有無により抵抗変化が起きるものと、酸素欠損等に起因する伝導パスの存在の有無により抵抗変化が起きるものとに大別される。）等を用いることができる。

ユニポーラ型のＲｅＲＡＭの場合、メモリセルＭＣに対するデータの書き込みは、可変抵抗素子ＶＲに例えば３．５Ｖ（ダイオードＤｉの電圧降下分を含めると実際には４．５Ｖ程度）の電圧、１０ｎＡ程度の電流を１０ｎｓ−１００ｎｓ程度の時間印加する。これにより、可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを高抵抗状態から低抵抗状態へ変化させる動作をセット動作という。

セット動作後の低抵抗状態の可変抵抗素子ＶＲに対し、０．８Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．８Ｖ程度）の電圧、１μＡ−１０μＡ程度の電流を５００ｎｓ−２μｓ程度の時間印加する。これにより、可変抵抗素子ＶＲが低抵抗状態から高抵抗状態へと変化する。以下、この可変抵抗素子ＶＲを低抵抗状態から高抵抗状態へ変化させる動作をリセット動作という。

メモリセルＭＣは、例えば高抵抗状態を安定状態（リセット状態）とし、例えば２値データ記憶であれば、リセット状態を低抵抗状態に変化させるセット動作によりデータの書き込みを行う。

メモリセルＭＣのリード動作は、可変抵抗素子ＶＲに０．４Ｖ（ダイオードＤｉの電圧降下分を含めると実際には１．４Ｖ程度）の電圧を与え、可変抵抗素子ＶＲを介して流れる電流をモニターする。これにより、可変抵抗素子ＶＲが低抵抗状態にあるか高抵抗状態にあるかを判定する。

図２には、メモリセルＭＣのセット動作時において、選択されたメモリセルアレイＭＡに接続されたビット線ＢＬ及びワード線ＷＬに印加される電圧が示されている。ここで、セット動作によりデータが書き込まれる選択メモリセルＭＣはＭＣ１１であるとして説明を行う。

メモリセルアレイＭＡ上の選択メモリセルＭＣ１１に接続されていない非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３は、“Ｌ”状態（電圧０Ｖ）である。セット動作時において、選択メモリセルＭＣ１１に接続された選択ビット線ＢＬ０１は、“Ｌ”状態から“Ｈ”状態（電圧ＶＳＥＴ）に駆動される。また、メモリセルアレイＭＡ上の選択メモリセルＭＣ１１に接続されていない非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３は、“Ｈ”状態（電圧ＶＳＥＴ）である。

セット動作時において、選択メモリセルＭＣ１１に接続された選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ）から“Ｌ”状態（０Ｖ）に駆動される。これにより、選択メモリセルＭＣ１１のダイオードＤｉが順方向バイアス状態となり電流が流れ、選択メモリセルＭＣ１１の可変抵抗素子ＶＲが高抵抗状態から低抵抗状態へと変化し、セット動作が完了する。

図２に示す選択されたワード線ＷＬ０１及び選択されたビット線ＢＬ０１の交差部に接続され、破線Ａ１により囲まれているメモリセルＭＣ１１のことを以下、選択状態にあるという。選択状態にあるメモリセルＭＣ１１に対して、ビット線ＢＬ０１（電圧ＶＳＥＴ）からワード線ＷＬ０１（電圧０Ｖ）へとダイオードＤｉの順方向にセット電圧が印加され、メモリセルＭＣ１１にセット電流（１０ｎＡ程度）が流れることになる。この電流によりメモリセルＭＣ１１に対してセット動作が行われる。

図２に示す選択されたワード線ＷＬ０１及び非選択のビット線ＢＬ００、ＢＬ０２、ＢＬ０３の交差部に接続され、破線Ａ２により囲まれているメモリセルＭＣのことを以下、半選択状態にあるという。半選択状態のメモリセルＭＣには、セット動作時にも電圧が印加されない。同様に、選択されたビット線ＢＬ０１及び非選択のワード線ＷＬ００、ＷＬ０２、ＷＬ０３の交差部に接続され、破線Ａ３により囲まれているメモリセルＭＣのことも以下、半選択状態である。

図２に示す非選択のワード線ＷＬ００、ＷＬ０２、ＷＬ０３及び非選択のビット線ＢＬ００、ＢＬ０２、ＢＬ０３の交差部に接続され、破線Ａ４により囲まれているメモリセルＭＣのことを以下、非選択状態にあるという。非選択状態にあるメモリセルＭＣに対して、ワード線ＷＬ（電圧ＶＳＥＴ）からビット線ＢＬ（電圧０Ｖ）へとダイオードＤｉの逆バイアス電圧が印加され、非選択メモリセルＭＣにリーク電流が流れることになる。

図３及び図４に示すように、各メモリセルアレイＭＡは、ワード線ＷＬ及び／又はビット線ＢＬを上下方向において隣接する他のメモリセルアレイＭＡと共有している。奇数番目のメモリセルアレイＭＡ１，３，５，７では、その上部にワード線ＷＬ１〜４が配設され、下部にビット線ＢＬ０〜３が配置されており、その交差部にメモリセルＭＣが配置されている。そして、そのワード線ＷＬを、その上層に位置する他のメモリセルアレイＭＡと共有し、また、ビット線ＢＬを、その下層に位置する他のメモリセルアレイＭＡと共有している。一方、偶数番目のメモリセルアレイＭＡ０，２，４，６では、その上部にビット線ＢＬ０〜３が配設され、下部にワード線０〜３が配設されており、これらの交差部にメモリセルＭＣが配置されている。そして、そのワード線ＷＬを、その下層に位置する他のメモリセルアレイＭＡと共有し、また、ビット線ＢＬを、その上層に位置する他のメモリセルアレイＭＡと共有している。奇数番目、偶数番目いずれのメモリセルＭＡにおいても、ビット線ＢＬ側にダイオードＤｉのアノードが接続され、ワード線ＷＬ側にダイオードＤｉのカソードが接続されている。従って、ビット線ＢＬの電圧が、ワード線ＷＬの電圧よりも所定値以上大きく所定値以上の淳バイアス電圧が印加される場合において、その交差部のメモリセルＭＣにセット動作等が実行される。

［制御回路の構成］
次に、ビット線ＢＬ及びワード線ＷＬにこのような電圧を印加するためのカラム系制御回路及びロウ系制御回路の構成について説明する。ここでは、ワード線方向に２Ｋｂｉｔ（＝２０４８ｂｉｔ）、ビット線方向に５１２ｂｉｔのメモリセルＭＣを配列して１ＭｂｉｔのメモリセルアレイＭＡを構成する場合を例として説明する。図５は、抵抗変化メモリ装置のカラム系制御回路及びロウ系制御回路の配置例を示すブロック図である。

図５に示されるように、ロウ系制御回路は、例えばロウデコーダ１０、メインロウデコーダ１１、書き込み駆動線ドライバ１２、ロウ電源線ドライバ１３及びロウ系周辺回路１４により構成される。また、カラム系制御回路は、例えばカラムスイッチ２０、カラムデコーダ２１、センスアンプ／書き込みバッファ２２、カラム電源線ドライバ２３及びカラム系周辺回路２４により構成される。

本実施の形態に係るワード線は階層化構造を有しており、メインロウデコーダ１１は、２５６対のメインワード線ＭＷＬｘ、ＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対を選択駆動する。一例として、選択されたメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｈ”状態となり、メインワード線ＭＷＬｂｘが“Ｌ”状態となる。

逆に、非選択のメインワード線ＭＷＬｘ、ＭＷＬｂｘでは、メインワード線ＭＷＬｘが“Ｌ”状態となり、メインワード線ＭＷＬｂｘが“Ｈ”状態となる。一対のメインワード線ＭＷＬｘ、ＭＷＬｂｘはロウデコーダ１０に接続され、ロウデコーダ１０は、メインワード線ＭＷＬｘ、ＭＷＬｂｘの階層下にある８本のワード線ＷＬｘ＜７：０＞のうちの１本を選択駆動する。

メインロウデコーダ１１により選択駆動されたメインワード線ＭＷＬｘ、ＭＷＬｂｘに接続されたロウデコーダ１０が更にワード線ＷＬを選択駆動することにより、１本のワード線ＷＬが選択駆動される。書き込み駆動線ドライバ１２には８本の書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗが接続され、ロウ電源線ドライバ１３にはロウ電源線ＶＲｏｗが接続されている。
このロウ電源線ＶＲｏｗには、非選択のメインワード線ＭＷＬ、ＭＷＬｂｘの階層下のワード線ＷＬ、及び選択されたメインワード線ＭＷＬ、ＭＷＬｂｘの階層下の非選択のワード線ＷＬに供給される電圧（ＶＳＥＴ）が印加される。書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗはロウデコーダ１０に接続され、ロウデコーダ１０がワード線ＷＬを駆動するための電圧が印加される。具体的には、セット動作時において８本の書き込み駆動線ＷＤＲＶ＜７：０＞のうち選択ワード線ＷＬに対応する１本の書き込み駆動線ＷＤＲＶに電圧Ｖｓｓ（＝０Ｖ）を供給し、それ以外の７本には電圧ＶＳＥＴを供給する。

ロウ系周辺回路１４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

本実施の形態に係るビット線も階層化構造を有しており、カラムデコーダ２１は、６４対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ（ｙ＝＜６３：０＞）のいずれか一対を選択駆動する。一例として、選択されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｈ”状態となり、カラム選択線ＣＳＬｂｙが“Ｌ”状態となる。逆に、非選択のカラム選択線ＣＳＬｙ、ＣＳＬｂｙでは、カラム選択線ＣＳＬｙが“Ｌ”状態となり、カラム選択線ＣＳＬｂｙが“Ｈ”状態となる。一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙはカラムスイッチ２０に接続され、カラムスイッチ２０は、カラム選択線ＣＳＬｙ、ＣＳＬｂｙの階層下にある８本のビット線ＢＬｙ＜７：０＞のうちの１本を選択駆動する。

カラムデコーダ２１により選択駆動されたカラム選択線ＣＳＬｙ、ＣＳＬｂｙに接続されたカラムスイッチ２０が更にビット線ＢＬを選択駆動することにより、１本のビット線ＢＬが選択駆動される。センスアンプ／書き込みバッファ２２は、ローカルデータ線ＬＤＱ＜７：０＞に読み出された信号を検知増幅するとともに、データ入出力線ＩＯ＜７：０＞から入力される書き込みデータをカラムスイッチ２０を介してメモリセルＭＣに供給するものである。センスアンプ／書き込みバッファ２２には、８本のローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１が接続され、カラム電源線ドライバ２３にはカラム電源線ＶＣｏｌ１、ＶＣｏｌ２が接続されている。ローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１、ＶＣｏｌ２はカラムスイッチ２０に接続され、カラムスイッチ２０がビット線ＢＬを駆動するための電圧が印加される。具体的には、セット動作時において８本のローカルデータ線ＬＤＱ＜７：０＞のうち選択ビット線ＢＬに対応する１本のローカルデータ線ＬＤＱに電圧ＶＳＥＴを供給し、それ以外の７本には電圧０Ｖを供給する。カラム系周辺回路２４は、この抵抗変化メモリ装置全体の管理を行うもので、外部のホスト装置からの制御信号を受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。

次に、図６〜図９を参照して、ロウ系制御回路の構成を詳細に説明する。図６〜図９は抵抗変化メモリ装置のロウ系制御回路の構成例を示す回路図である。

［ロウデコーダ１０の構成］
図５及び図６に示されるように、ロウデコーダ１０には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）のいずれか一対、ロウ電源線ＶＲｏｗ並びに書き込み駆動線ＷＤＲＶ＜７：０＞が接続されている。また、ロウデコーダ１０には、ワード線ＷＬｘ＜７：０＞が接続されており、このワード線ＷＬｘ＜７：０＞は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように１つのロウデコーダ１０に接続されるワード線ＷＬｘ＜７：０＞はワード線ＷＬｘ０〜ワード線ＷＬｘ７までの８本の配線からなる。同様に、書き込み駆動線ＷＤＲＶ＜７：０＞は、ＷＤＲＶ０〜ＷＤＲＶ７までの８本の配線からなる配線である。図６に示すように、ロウデコーダ１０は、２つのＮＭＯＳトランジスタＱＮ１及びＱＮ２のソースを互いに接続してなる８対のトランジスタ対から構成されている。トランジスタＱＮ１のゲートにメインワード線ＭＷＬｂｘが、ドレインにロウ電源線ＶＲｏｗが接続されている。また、トランジスタＱＮ２のゲートにメインワード線ＭＷＬｘが、ドレインに書き込み駆動線ＷＤＲＶ＜７：０＞のいずれか１本が接続されている。そして、トランジスタＱＮ１及びＱＮ２のソースはともにワード線ＷＬｘ＜７：０＞のいずれか１本に接続されている。

［メインロウデコーダ１１の構成］
図５及び図７に示されるように、メインロウデコーダ１１には２５６対のメインワード線ＭＷＬｘ及びＭＷＬｂｘ（ｘ＝＜２５５：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置のワード線は階層化構造を有している。メインロウデコーダ１１はプリデコーダであり、一組のメインワード線ＭＷＬｘ、ＭＷＬｂｘは１つのロウデコーダ１０内の８つのトランジスタ対（図６のＱＮ１、ＱＮ２）にそれぞれ接続され、１つのロウデコーダ１０は８本のワード線ＷＬｘ＜７：０＞のいずれか１本を選択することができる。メインロウデコーダ１１は、図７に示すような回路を、１対のメインワード線ＭＷＬｘ、ＭＷＬｂｘごとに有している。
図７に示すように、１つのメインロウデコーダ１１において、メインロウデコーダ１１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ１に接続される。論理ゲートＧＡＴＥ１の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１及びＮＭＯＳトランジスタＱＮ３からなるＣＭＯＳインバータＣＭＯＳ１の入力端子に供給される。トランジスタＱＰ１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ３のソースは接地されている。そして、トランジスタＱＰ１及びＱＮ３のドレインはともにメインワード線ＭＷＬｘに接続される。また、メインワード線ＭＷＬｘは、ＰＭＯＳトランジスタＱＰ２及びＮＭＯＳトランジスタＱＮ４からなるＣＭＯＳインバータＣＭＯＳ２に接続されている。トランジスタＱＰ２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ４のソースは接地されている。そして、トランジスタＱＰ２及びＱＮ４のドレインはともにメインワード線ＭＷＬｂｘに接続される。

［書き込み駆動線ドライバ１２の構成］
図５及び図８に示されるように、書き込み駆動線ドライバ１２には、ロウ電源線ＶＲｏｗ及びアドレス信号線が接続されている。ここで、書き込み駆動線ドライバ１２も、プリデコーダである。書き込み駆動線ドライバ１２に接続されたアドレス信号線は、論理ゲートＧＡＴＥ２に接続され、論理ゲートＧＡＴＥ２の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ３及びＮＭＯＳトランジスタＱＮ５からなるＣＭＯＳインバータＣＭＯＳ３の入力端子に供給される。トランジスタＱＰ３のソースには、後述するように電圧ＶＳＥＴが印加されているロウ電源線ＶＲｏｗが接続され、トランジスタＱＮ５のソースは接地されている。そして、トランジスタＱＰ３及びＱＮ５のドレインはともに書き込み駆動線ＷＤＲＶ＜７：０＞に接続される。

［ロウ電源線ドライバ１３の構成］
図５及び図９に示されるように、ロウ電源線ドライバ１３には、ロウ電源線ＶＲｏｗ及び制御信号線が接続されている。ロウ電源線ドライバ１３において、電源ＶＲＥＡＤがＰＭＯＳトランジスタＱＰ４を介して、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ５を介してそれぞれロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ４のゲートには制御信号ＲＥＡＤｏｎが供給され、トランジスタＱＰ５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。制御信号ＲＥＡＤｏｎ、ＲＥＳＥＴｏｎは、それぞれデータ読み出し時、リセット動作時に“Ｈ”状態から“Ｌ”状態となる。また、ロウ電源線ドライバ１３には、電源ＶＳＥＴＨが接続されている。電源ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６のドレイン及びゲートに接続され、トランジスタＱＮ６のソースは、ＰＭＯＳトランジスタＱＰ６のソースに接続されている。ＰＭＯＳトランジスタＱＰ６のドレインはロウ電源線ＶＲｏｗに接続されている。トランジスタＱＰ６のゲートには制御信号ＳＥＴｏｎが供給される。

次に、図１０〜図１３を参照して、カラム系制御回路の構成を詳細に説明する。図１０〜図１３は抵抗変化メモリ装置のカラム系制御回路の構成例を示す回路図である。

［カラムスイッチ２０の構成］
図５及び図１０に示されるように、カラムスイッチ２０には６４対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜６３：０＞）のいずれか一対、カラム電源線ＶＣｏｌ２並びにローカルデータ線ＬＤＱ＜７：０＞が接続されている。また、カラムスイッチ２０には、ビット線ＢＬｙ＜７：０＞が接続されており、このビット線は一列に並んで設けられた複数のメモリセルＭＣに接続されている。前述のように、１つのカラムスイッチ２０に接続されるビット線ＢＬｙ＜７：０＞はビット線ＢＬｙ０〜ビット線ＢＬｙ７までの８本の配線からなる。同様に、ローカルデータ線ＬＤＱ＜７：０＞は、ＬＤＱ０〜ＬＤＱ７までの８本の配線からなる配線である。図１０に示すように、カラムスイッチ２０は、２つのＮＭＯＳトランジスタＱＮ１１及びＱＮ１２のソースを互いに接続してなる８対のトランジスタ対から構成されている。トランジスタＱＮ１１のゲートにカラム選択線ＣＳＬｙが、ドレインにローカルデータ線ＬＤＱ＜７：０＞のいずれか１本が接続されている。

また、トランジスタＱＮ１２のゲートにカラム選択線ＣＳＬｙが、ドレインにカラム電源線ＶＣｏｌ２が接続されている。そして、トランジスタＱＮ１１及びＱＮ１２のソースはともにビット線ＢＬｙ＜７：０＞のいずれか１本に接続されている。

［カラムデコーダ２１の構成］
図５及び図１１に示されるように、カラムデコーダ２１には６４対のカラム選択線ＣＳＬｙ及びＣＳＬｂｙ（ｙ＝＜６３：０＞）、並びにアドレス信号線が接続されている。本実施の形態に係る抵抗変化メモリ装置において、一組のカラム選択線ＣＳＬｙ、ＣＳＬｂｙは１つのカラムスイッチ２０内の８つのトランジスタ対（図１０のＱＮ１１、ＱＮ１２）にそれぞれ接続され、１つのカラムスイッチ２０は８本のビット線ＢＬｙ＜７：０＞のいずれか１本を選択することができる。

カラムデコーダ２１は、図１１に示すような回路を、一対のカラム選択線ＣＳＬｙ、ＣＳＬｂｙ毎に有している。図１１に示すように、１つのカラムデコーダ２１において、カラムデコーダ２１に接続されたアドレス信号線は、論理ゲートＧＡＴＥ３に接続される。論理ゲートＧＡＴＥ３の出力信号はレベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１１及びＮＭＯＳトランジスタＱＮ１３からなるＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給される。トランジスタＱＰ１１のソースに電源ＶＳＥＴＨが接続され、トランジスタＱＮ１３のソースは接地されている。そして、トランジスタＱＰ１１及びＱＮ１３のドレインはともにカラム選択線ＣＳＬｙに接続されている。また、カラム選択線ＣＳＬｙは、ＰＭＯＳトランジスタＱＰ１２及びＮＭＯＳトランジスタＱＮ１４からなるＣＭＯＳインバータＣＭＯＳ１２に接続されている。トランジスタＱＰ１２のソースにも電源ＶＳＥＴＨが接続され、トランジスタＱＮ１４のソースは接地されている。そして、トランジスタＱＰ１２及びＱＮ１４のドレインはともにカラム選択線ＣＳＬｂｙに接続されている。

［センスアンプ／書き込みバッファ２２の構成］
図５及び図１２に示されるように、センスアンプ／書き込みバッファ２２には、カラム電源線ＶＣｏｌ１、ローカルデータ線ＬＤＱ＜７：０＞及びデータ入出力線ＩＯ＜７：０＞が接続されている。まず、書き込みバッファ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜７：０＞は、レベルシフタＬ／Ｓを介してＰＭＯＳトランジスタＱＰ１３及びＮＭＯＳトランジスタＱＮ１５からなるＣＭＯＳインバータＣＭＯＳ１３に接続される。トランジスタＱＰ１３のソースにはカラム電源線ＶＣｏｌ１が接続されている。カラム電源線ＶＣｏｌ１には後述するように電圧ＶＳＥＴが印加されている。また、トランジスタＱＮ１５のソースには、カラム電源線ＶＣｏｌ２が接続されている。そして、トランジスタＱＰ１３及びＱＮ１５のドレインはともにスイッチＳＷ１を介してローカルデータ線ＬＤＱ＜７：０＞に接続されている。次にセンスアンプ部分について、その構成を説明する。センスアンプ／書き込みバッファ２２に接続されたデータ入出力線ＩＯ＜７：０＞は、センスアンプＳ／Ａに接続される。センスアンプＳ／Ａとしては、シングルエンド型、参照セルを用いた差動型等、種々のタイプを用いるとこができる。センスアンプＳ／Ａの出力端子はスイッチＳＷ２を介してローカルデータ線ＬＤＱ＜７：０＞に接続されている。

［カラム電源線ドライバ２３の構成］
図５及び図１３に示されるように、カラム電源線ドライバ２３には、カラム電源線ＶＣｏｌ１及びＶＣｏｌ２、並びに制御信号線が接続されている。カラム電源線ドライバ２３において、電源ＶＲＥＳＥＴがＰＭＯＳトランジスタＱＰ１５を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１５のゲートには制御信号ＲＥＳＥＴｏｎが供給される。また、電源ＶＳＥＴＨがＮＭＯＳトランジスタＱＮ１６のドレイン及びゲートに接続され、トランジスタＱＮ１６のソースはＰＭＯＳトランジスタＱＰ１４を介してカラム電源線ＶＣｏｌ１に接続されている。トランジスタＱＰ１４のゲートには制御信号ＳＥＴｏｎが供給される。

次に、このように構成された抵抗変化メモリ装置のセット動作について説明する。まず、選択されたメモリセルアレイＭＡに対するセット動作時における抵抗変化メモリ装置のロウ系制御回路の動作について説明する。図５に示すようにワード線ＷＬは階層化構造を有している。メインロウデコーダ１１及びロウデコーダ１０により選択駆動されるワード線ＷＬｘ＜７：０＞には、書き込み駆動線ＷＤＲＶ＜７：０＞又はロウ電源線ＶＲｏｗに印加されている電圧が印加される。まず、ロウデコーダ１０に接続された書き込み駆動線ＷＤＲＶ＜７：０＞及びロウ電源線ＶＲｏｗに対する電圧の印加動作について説明する。

［ロウ電源線ドライバ１３の動作］
セット動作時には、ロウ電源線ドライバ１３において、トランジスタＱＰ６のゲートに供給されていた制御信号（ＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。電源ＶＳＥＴＨの電圧ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ６により転送されて電圧ＶＳＥＴとなる。セット動作時に、ロウ電源線ドライバ１３はロウ電源線ＶＲｏｗを電圧ＶＳＥＴに駆動する。

［書き込み駆動線ドライバ１２の動作］
書き込み駆動線ドライバ１２の論理ゲートＧＡＴＥ２には、アドレス信号が入力される。このアドレス信号に基づき、論理ゲートＧＡＴＥ２は、アドレス信号に対応する一の書き込み駆動線（例えばＷＤＲＶ１）について、“Ｈ”信号を、対応しない他の書き込み駆動線について“Ｌ”信号をＣＭＯＳインバータＣＭＯＳ３の入力端子に供給する。アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ５を介して接地電圧Ｖｓｓ（例えば０Ｖ）が書き込み駆動線ＷＤＲＶ１に印加される。アドレス信号に対応しない書き込み駆動線の場合、ＣＭＯＳインバータＣＭＯＳ３の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ３を介してロウ電源線ＶＲｏｗの電圧ＶＳＥＴが書き込み駆動線ＷＤＲＶに印加される。

次に、メインロウデコーダ１１及びロウデコーダ１０によるメインワード線ＭＷＬｘ、ＭＷＬｂｘとワード線ＷＬｘ＜７：０＞の選択駆動動作について説明する。

［メインロウデコーダ１１の動作］
メインロウデコーダ１１の論理ゲートＧＡＴＥ１の入力端子にも、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ１は、ｘ＝＜２５５：０＞のうち選択されたｘ（例えばｘ＝０）について“Ｌ”信号を、選択されていないｘについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１の入力端子に供給する。まず、選択されたｘ（例えばｘ＝０）について説明する。選択されたｘ（例えばｘ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬ０に供給される。また、メインワード線ＭＷＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＮ４を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｂ０に供給される。すなわち、選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給される。

次に、選択されていないｘについて説明する。選択されていないｘの場合、ＣＭＯＳインバータＣＭＯＳ１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ３を介して接地電圧Ｖｓｓの“Ｌ”信号がメインワード線ＭＷＬｘに供給される。また、メインワード線ＭＷＬｘの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ２の入力端子に供給され、導通したトランジスタＱＰ２を介して電源ＶＳＥＴＨの“Ｈ”信号がメインワード線ＭＷＬｂｘに供給される。すなわち、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給される。

［ロウデコーダ１０の動作］
ロウデコーダ１０は、メインワード線ＭＷＬｘ及びＭＷＬｂｘに供給された信号に基づき、ロウ電源線ＶＲｏｗ又は書き込み駆動線ＷＤＲＶの電圧をワード線ＷＬに対して印加する。選択されたｘ（例えばｘ＝０）の場合、メインワード線ＭＷＬ０には、“Ｈ”信号、メインワード線ＭＷＬｂ０には“Ｌ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ２のゲートに“Ｈ”信号が供給されるため、ＷＬ０＜７：０＞には導通したトランジスタＱＮ２を介して書き込み駆動線ＷＤＲＶ＜７：０＞の電圧が印加される。ここで、アドレス信号に対応する書き込み駆動線（例えばＷＤＲＶ１）には、接地電圧（例えば０Ｖ）が印加され、アドレス信号に対応しない書き込み駆動線には、ロウ電源線ＶＲｏｗの電圧（ＶＳＥＴ）が印加されている。ワード線ＷＬ０＜７：０＞のうち、アドレス信号に対応するワード線ＷＬ０１の１本のみに接地電圧（例えば０Ｖ）が印加され、その他のワード線ＷＬには電圧ＶＳＥＴが印加される。

また、選択されていないｘの場合、メインワード線ＭＷＬｘには、“Ｌ”信号、メインワード線ＭＷＬｂｘには“Ｈ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ２のゲートに“Ｌ”信号が供給されるため、ワード線ＷＬｘ＜７：０＞には導通したトランジスタＱＮ１を介してロウ電源線ＶＲｏｗの電圧ＶＳＥＴが印加される。これにより、セット動作時にはアドレス信号により選択された１本のワード線ＷＬ０１のみに接地電圧（０Ｖ）が印加され、その他の全てのワード線にはロウ電源線ＶＲｏｗの電圧ＶＳＥＴが印加される。

次に、セット動作時における抵抗変化メモリ装置のカラム系制御回路の動作について、図５及び図１０〜図１３を参照して説明する。カラムデコーダ２１及びカラムスイッチ２０により選択駆動されるビット線ＢＬｙ＜７：０＞には、ローカルデータ線ＬＤＱ＜７：０＞又はカラム電源線ＶＣｏｌ２に印加されている電圧が印加される。まず、カラムスイッチ２０に接続されたローカルデータ線ＬＤＱ＜７：０＞及びカラム電源線ＶＣｏｌ１、ＶＣｏｌ２に対する電圧の印加動作について説明する。

［カラム電源線ドライバ２３の動作］
セット動作時には、カラム電源線ドライバ２３において、トランジスタＱＰ１４のゲートに供給されていた制御信号（ＳＥＴｏｎ信号）が“Ｌ”状態になり導通する。電源ＶＳＥＴＨの電圧ＶＳＥＴＨはＮＭＯＳトランジスタＱＮ１６により転送されて電圧ＶＳＥＴとなり、電圧ＶＳＥＴでカラム電源線ＶＣｏｌ１を駆動する。

［センスアンプ／書き込みバッファ２２の動作］
センスアンプ／書き込みバッファ２２において、セット動作時に書き込みバッファ部のスイッチＳＷ１がオンとなり導通状態になるとともに、センスアンプ部のスイッチＳＷ２がオフとなり非導通状態になる。センスアンプ／書き込みバッファ２２には、データ入出力線ＩＯ＜７：０＞より書き込みデータが供給される。この書き込みデータがレベルシフタＬ／Ｓを介してＣＭＯＳインバータＣＭＯＳ１３の入力端子に供給される。このデータに応じてローカルデータ線ＬＤＱ＜７：０＞には電圧ＶＳＥＴ又は電圧０Ｖが印加される。

次に、カラムデコーダ２１及びカラムスイッチ２０によるカラム選択線ＣＳＬｙ、ＣＳＬｂｙとビット線ＢＬｙ＜７：０＞の選択駆動動作について説明する。

［カラムデコーダ２１の動作］
カラムデコーダ２１の論理ゲートＧＡＴＥ１の入力端子には、アドレス信号が供給される。このアドレス信号に基づき、論理ゲートＧＡＴＥ３は、ｙ＝＜６３：０＞のうち選択されたｙ（例えばｙ＝０）について“Ｌ”信号を、選択されていないｙについて“Ｈ”信号をＣＭＯＳインバータＣＭＯＳ１１の入力端子に供給する。まず、選択されたｙ（例えばｙ＝０）について説明する。選択されたｙ（例えばｙ＝０）の場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｌ”信号が供給され、導通したトランジスタＱＰ１１を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬ０に供給される。また、カラム選択線ＣＳＬ０の“Ｈ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＮ１４を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｂ０に供給される。すなわち、選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には、“Ｈ”信号、カラム選択線ＣＳＬｂ０には“Ｌ”信号が供給される。

次に、選択されていないｙについて説明する。選択されていないｙの場合、ＣＭＯＳインバータＣＭＯＳ１１の入力端子には“Ｈ”信号が供給され、導通したトランジスタＱＮ１３を介して接地電圧Ｖｓｓの“Ｌ”信号がカラム選択線ＣＳＬｙに供給される。また、カラム選択線ＣＳＬｙの“Ｌ”信号は、ＣＭＯＳインバータＣＭＯＳ１２の入力端子に供給され、導通したトランジスタＱＰ１２を介して電源ＶＳＥＴＨの“Ｈ”信号がカラム選択線ＣＳＬｂｙに供給される。すなわち、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給される。

［カラムスイッチ２０の動作］
カラムスイッチ２０は、カラム選択線ＣＳＬｙ及びＣＳＬｂｙに供給された信号に基づき、カラム電源線ＶＣｏｌ２又はローカルデータ線ＬＤＱの電圧をビット線ＢＬに対して印加する。選択されたｙ（例えばｙ＝０）の場合、カラム選択線ＣＳＬ０には、“Ｈ”信号、カラム選択線ＣＳＬｂ０には“Ｌ”信号が供給されている。カラムスイッチ２０のトランジスタＱＮ１１のゲートに“Ｈ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｌ”信号が供給されるため、ビット線ＢＬ０＜７：０＞には導通したトランジスタＱＮ１２を介してローカルデータ線ＬＤＱ＜７：０＞の電圧が印加される。

ここで、アドレス信号に対応するローカルデータ線（例えばＬＤＱ１）には、カラム電源線ＶＣｏｌ１の電圧（ＶＳＥＴ）が印加され、アドレス信号に対応しないローカルデータ線には０Ｖが印加されている。ビット線ＢＬ＜７：０＞のうち、アドレス信号に対応するビット線ＢＬ０１の１本のみにカラム電源線ＶＣｏｌ１の電圧（ＶＳＥＴ）が印加され、その他のビット線ＢＬには電圧０Ｖが印加される。

また、選択されていないｙの場合、カラム選択線ＣＳＬｙには、“Ｌ”信号、カラム選択線ＣＳＬｂｙには“Ｈ”信号が供給されている。ロウデコーダ１０のトランジスタＱＮ１１のゲートに“Ｌ”信号が供給され、トランジスタＱＮ１２のゲートに“Ｈ”信号が供給されるため、ビット線ＢＬｙ＜７：０＞には導通したトランジスタＱＮ１１を介してカラム電源線ＶＣｏｌ２の電圧（０Ｖ）が印加される。これにより、セット動作時にはアドレス信号により選択された１本のビット線ＢＬ０１のみにカラム電源線ＶＣｏｌ１の電圧（ＶＳＥＴ）が印加され、その他の全てのビット線にはカラム電源線ＶＣｏｌ２の電圧（０Ｖ）が印加される。

このように、選択されたメモリセルアレイＭＡ（ここでは、メモリセルアレイＭＡ３が選択されるものとして説明する）においては、複数のビット線ＢＬのうち１本の選択ビット線ＢＬのみに電圧ＶＳＥＴが印加され、その他のビット線には電圧０Ｖが印加される。一方、複数のワード線ＷＬのうち、選択ワード線ＷＬのみに電圧０Ｖが印加され、その他のワード線ＷＬには電圧ＶＳＥＴが印加される。

本実施の形態の抵抗メモリ装置は、積層された複数のメモリセルアレイＭＡにおいてビット線ＢＬ及びワード線ＷＬが共有されている。この場合、非選択のメモリセルアレイＭＡのビット線ＢＬ、ワード線ＷＬには、誤書き込み等が生じないような電圧を印加する必要がある。一方で、そうした電圧の印加によるリーク電流を最小限に抑えたいという要請もある。

そこで、本実施の形態では、図１４に示すような電圧を非選択のメモリセルアレイＭＡに配設されたビット線ＢＬ及びワード線ＷＬに印加し、リーク電流を最小限に抑制している。

図１４は、各メモリセルアレイＭＡ０〜７に配設されるワード線ＷＬ、ビット線ＢＬに印加される電圧を符号「Ｈ」、「（Ｈ）」、「Ｌ」、「（Ｌ）」示すと共に、各メモリセルアレイＭＡ０〜７での電圧印加状態を図示している。

符号「Ｈ」は、あるメモリセルアレイＭＡに配設された全てのワード線ＷＬ又はビット線ＢＬの電圧が”Ｈ”（ＶＳＥＴ）とされていることを示している。

符号「Ｌ」は、あるメモリセルアレイＭＡに配設された全てのワード線ＷＬ又はビット線ＢＬの電圧が”Ｌ”（０Ｖ）とされていることを示している。

また、符号「（Ｈ）」（括弧付き）は、あるメモリセルアレイＭＡに配設されたワード線ＷＬ又はビット線ＢＬのうち、選択されたワード線ＷＬ又はビット線ＢＬの電圧のみが”Ｈ”（ＶＳＥＴ）であり、その他は”Ｌ”（０Ｖ）であることを示している。

また、符号「（Ｌ）」（括弧付き）は、あるメモリセルアレイＭＡに配設されたワード線ＷＬ又はビット線ＢＬのうち、選択されたワード線ＷＬ又はビット線ＢＬの電圧のみが”Ｌ”（０Ｖ）であり、その他は”Ｈ”（ＶＳＥＴ）であることを示している。

一例として、メモリセルアレイＭＡ３が選択されている場合、このメモリセルアレイＭＡ３に配設されたビット線ＢＬ１の電圧は「（Ｈ）」の状態であり、ワード線ＷＬ２は（Ｌ）の状態である。この場合、本実施の形態では、メモリセルアレイＭＡ３とビット線ＢＬ１を共有する非選択のメモリセルアレイＭＡ２、及びこのメモリセルアレイＭＡ２よりもメモリセルアレイＭＡ３から見て遠い側にある非選択のメモリセルアレイＭＡ（ＭＡ１、ＭＡ０）に配設された全てのワード線ＷＬ、ビット線ＢＬの電圧を「Ｈ」の状態にする（図１４参照）。

一方、メモリセルアレイＭＡ３とワード線線ＷＬ２を共有するメモリセルアレイＭＡ４、及びこのメモリセルアレイＭＡ４よりもメモリセルアレイＭＡ３から見て遠い側にある非選択のメモリセルアレイＭＡ（ＭＡ５〜７）に配設された全てのワード線ＷＬ、ビット線ＢＬの電圧を「Ｌ」の状態にする（図１４参照）。

このような電圧が非選択のメモリセルアレイＭＡ０−２、ＭＡ４−７のワード線ＷＬ及びビット線ＢＬに印加される場合、選択されたメモリセルアレイＭＡ３に隣接するメモリセルアレイＭＡ２、ＭＡ４内のメモリセルＭＣには逆バイアス電圧が印加されるが、その他のメモリセルアレイＭＡ０、ＭＡ１、ＭＡ５、ＭＡ６、ＭＡ７内のメモリセルＭＣには、逆バイアス電圧が印加されない（０Ｖ）。このため、リーク電流による消費電力の増加等を最小限に抑えることができる。

ここで、比較例として、非選択のメモリセルアレイＭＡ０−２、ＭＡ４−７に配設されたワード線ＷＬの電圧を全て「Ｈ」状態に、ビット線ＢＬの電圧を全て「Ｌ」状態とした場合について、図１５を参照して説明する。この場合、非選択のメモリセルアレイＭＡにおいては、メモリセルにおいて順方向バイアス電圧が印加されることが回避され、誤書き込み等は生じないが、一方で、ほとんどのメモリセルに逆バイアス電圧が印加されており、リーク電流の増加による消費電力の増大が懸念される。

この点、本実施の形態では、逆バイアス電圧が印加されるのは、選択されたメモリセルアレイＭＡ３に隣接するメモリセルアレイＭＡ２、ＭＡ４の２つのみであるので、消費電力が大幅に低減される。

ここで、本実施の形態に係る抵抗変化メモリ装置における、書き込み動作（セット動作）の手順を図１６を参照して説明する。この実施の形態では、図１６に示すように、例えばメモリセルアレイＭＡｉへの書き込みを実行した後は、これに隣接するメモリセルアレイＭＡｉ＋１への書き込みを実行し、以下、順に隣接する上層のメモリセルアレイＭＡｉ＋１、ＭＡｉ＋２・・・に順次書き込み動作を実行する。

書き込み動作を実行するメモリセルアレイＭＡを切り替える場合、書き込みが完了した直後のメモリセルアレイＭＡｉと、次に書き込みを実行すべきメモリセルアレイＭＡｉ＋１に配設されたワード線ＷＬ又はビット線ＢＬでは、大きな電圧の変更はない（例えば、「（Ｌ）」状態から「Ｈ」状態に変わるなど、複数本のうちのビット線ＢＬ又はワード線ＷＬの１本の電圧のみが変化する）。一方、それ以外のメモリセルアレイＭＡにおいては、ワード線ＷＬ又はビット線ＢＬの電圧が「Ｈ」状態と「Ｌ」状態との間で大きく変化する。

［第２の実施の形態］
次に、本発明の第２の実施の形態を、図１７を参照して説明する。この実施の形態は、メモリ装置の構成自体は第１の実施の形態と同様であり、選択されるメモリセルアレイＭＡが切り替わる場合における動作のみが第１の実施の形態と異なっている。

すなわち、図１７に示すように、１つのメモリセルアレイＭＡｉの書き込みが終了した場合、次のステップでは、隣接するメモリセルアレイＭＡｉ＋１ではなく、１つ飛びのメモリセルアレイＭＡｉ＋２が選択される点で、第１の実施の形態と異なっている。第１の実施の形態のように、隣接するメモリセルアレイＭＡｉ＋１を順次選択する場合には、書き込み済みのメモリセルアレイＭＡｉ、及びメモリセルアレイＭＡｉ＋１以外の非選択メモリセルアレイＭＡに配設されたワード線ＷＬ、ビット線ＢＬは、「Ｈ」状態と「Ｌ」状態との間で繰り返し変化する。このような変化をさせることは、配線の寄生容量への充放電を繰り返すこととなり、動作速度の低下と共に消費電力の増大を招く。

一方、本実施の形態のように、１つ飛びでメモリセルアレイＭＡを選択する場合には、図１７に示すように、これら非選択メモリセルアレイＭＡのビット線ＢＬ、ワード線ＷＬも、「Ｈ」状態と「Ｌ」状態との間での切替回数が少なくなる。従って、第１の実施の形態に比べ、動作速度の向上及び消費電力の低減を図ることができる。

［第３の実施の形態］
次に、本発明の第３の実施の形態を、図１８を参照して説明する。

この実施の形態は、選択されたメモリセルアレイＭＡにおいて、非選択のワード線ＷＬ、及び非選択のビット線ＢＬに印加する電圧が第１の実施の形態と異なっている。すなわち、この実施の形態では、メモリセルＭＣ１１を選択してセット動作を行う場合において、”Ｌ”状態の非選択ビット線ＢＬ００、ＢＬ０２、ＢＬ０３にも微小な正のバイアス電圧Ｖαが印加され、選択ビット線ＢＬ０１は、“Ｌ”状態（電圧Ｖα）から“Ｈ”状態（本実施の形態では電圧ＶＳＥＴ）に駆動される。

また、”Ｈ”状態の非選択ワード線ＷＬ００、ＷＬ０２、ＷＬ０３には、上記のバイアス電圧Ｖαの分電圧ＶＳＥＴより小さい電圧（ＶＳＥＴ−Ｖα）が印加される。そして、”Ｌ”状態とされる選択ワード線ＷＬ０１は、この“Ｈ”状態（電圧ＶＳＥＴ−Ｖα）から“Ｌ”状態（例えば電圧Ｖｓｓ＝０Ｖ）に駆動される。

この実施の形態では、半選択状態のメモリセルＭＣにも微小な逆バイアス電圧Ｖαが印加されるが、非選択状態のメモリセルＭＣに印加される逆バイアス電圧は、電圧ＶＳＥＴではなく、ＶＳＥＴ−２Ｖαとなるので、リーク電流を第１の実施の形態に比べ抑制することができる。

図１８では、非選択ビット線ＢＬに電圧Ｖαを、非選択のワード線ＷＬに電圧ＶＳＥＴ−Ｖαを印加する例を示したが、これに限らず、例えば、以下のような電圧が印加されるのであってもよい。

（１）非選択ビット線ＢＬに電圧Ｖαを、非選択のワード線ＷＬに電圧ＶＳＥＴを印加
（２）非選択ビット線ＢＬに電圧０Ｖを、非選択のワード線ＷＬに電圧ＶＳＥＴ−Ｖαを印加
（３）非選択ビット線ＢＬに電圧Ｖαを、非選択のワード線ＷＬに電圧ＶＳＥＴ−Ｖβを印加（Ｖα≠Ｖβ）
以上、発明の実施の形態を説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、種々の変更、追加等が可能である。例えば、上記の実施の形態では、ワード線コンタクト、ビット線コンタクトをワード線、ビット線毎に独立して形成する例を示したが、本発明はこれに限定されるものではない。ビット線、ワード線への供給電圧を切り替える切替回路を設けることにより、１つのビット線コンタクト又はワード線コンタクトを複数のワード線またはビット線により共有することも可能である。

第１の実施の形態の抵抗変化メモリ装置の構成を示す斜視図である。 第１の実施の形態の抵抗変化メモリ装置のメモリセルアレイの等価回路を示す回路図である。 メモリブロック２のｘ-ｚ平面での断面図を示す。 メモリブロック２のｙ-ｚ平面での断面図を示す。 第１の実施の形態の抵抗変化メモリ装置のカラム系／ロウ系制御回路の配置例を示すブロック図である。 第１の実施の形態の抵抗変化メモリ装置のロウ系制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のロウ系制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のロウ系制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のロウ系制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のカラム系制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のカラム系制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のカラム系制御回路の構成例を示す回路図である。 第１の実施の形態の抵抗変化メモリ装置のカラム系制御回路の構成例を示す回路図である。 第１の実施の形態において、非選択のメモリセルアレイＭＡのビット線ＢＬ及びワード線ＷＬに印加される電圧を示す概念図である。 第１の実施の形態の比較例において、非選択のメモリセルアレイＭＡのビット線ＢＬ及びワード線ＷＬに印加される電圧を示す概念図である。 第１の実施の形態において、非選択のメモリセルアレイＭＡのビット線ＢＬ及びワード線ＷＬに印加される電圧を示す概念図である。 第２の実施の形態において、非選択のメモリセルアレイＭＡのビット線ＢＬ及びワード線ＷＬに印加される電圧を示す概念図である。 本発明の第３の実施の形態を示す概念図である。

符号の説明

１・・・半導体基板、 ２・・・メモリブロック、 ３・・・配線領域、 ４・・・ビット線コンタクト領域、 ５・・・ワード線コンタクト領域、 ６・・・ビット線コンタクト、 ７・・・ワード線コンタクト、 １０・・・ロウデコーダ、 １１・・・メインロウデコーダ、 １２・・・書き込み駆動線ドライバ、 １３・・・ロウ電源線ドライバ、 １４・・・ロウ系周辺回路、 ２０・・・カラムスイッチ、 ２１・・・カラムデコーダ、 ２２・・・センスアンプ／書き込みバッファ、 ２３・・・カラム電源線ドライバ、 ２４・・・カラム系周辺回路、 ＭＡ・・・メモリセルアレイ、 ＭＣ・・・メモリセル、 ＶＲ・・・可変抵抗素子、 Ｄｉ・・・ダイオード、 ＢＬ・・・ビット線、 ＷＬ・・・ワード線、 ＭＷＬ・・・メインワード線 ＣＳＬ・・・カラム選択線。

Claims (5)

1. 半導体基板と、
   この半導体基板上に積層され、互いに交差するように形成された複数の第１配線及び複数の第２配線、並びに前記第１配線と前記第２配線との各交差部に配置され、整流素子と可変抵抗素子とが直列接続されたメモリセルを含む複数のメモリセルアレイと、
   前記第１配線及び前記第２配線を選択駆動する制御回路と
   を備え、
   前記第１配線及び前記第２配線は、積層方向において互いに隣接する２つの前記メモリセルアレイにより共有されており、
   前記制御回路は、
   前記複数のメモリセルアレイのうち選択された第１のメモリセルアレイにおいて、選択した前記第１配線に第１電位を与え且つ非選択の前記第１配線に前記第１電位よりも低い第１基準電位を与えると共に、選択した前記第２配線に前記第１電位よりも低い第２電位を与え且つ非選択の前記第２配線には前記第２電位よりも高い第２基準電位を与え、
   前記第１のメモリセルアレイと前記第１配線を共有する非選択の第２のメモリセルアレイ、及び前記第１のメモリセルアレイから見て前記第２のメモリセルアレイよりも遠い側にある非選択の前記メモリセルアレイにおいて、前記第１配線及び前記第２配線に前記第１電位を与え、
   前記第１のメモリセルアレイと前記第２配線を共有する非選択の第３のメモリセルアレイ、及び前記第１のメモリセルアレイから見て前記第３のメモリセルアレイよりも遠い側にある非選択の前記メモリセルアレイにおいて、前記第１配線及び前記第２配線に前記第２電位を与える
   ことを特徴とする半導体記憶装置。
2. 前記メモリセルアレイは、積層方向において１つ飛びに選択されるように設定された請求項１記載の半導体記憶装置。
3. 前記制御回路は、前記第１基準電位を、前記第２電位よりも所定のバイアス値だけ大きい値に設定するか、前記第２基準電位を、前記第１電位よりも所定のバイアス値だけ小さい値に設定する
   ことを特徴とする請求項１記載の半導体記憶装置。
4. 前記第２のメモリセルアレイ、及び前記第３のメモリセルアレイのメモリセルには逆バイアス電圧が印加され、前記第１〜第３のメモリセルアレイ以外の前記メモリセルアレイのメモリセルには前記逆バイアス電圧が印加されない
   ことを特徴とする請求項１記載の半導体記憶装置。
5. 前記可変抵抗素子は、前記第１電位と前記第２電位との間の電位差により高抵抗状態から低抵抗状態に変化することを特徴とする請求項１記載の半導体記憶装置。

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