JP5177380B2 - Misalignment correction apparatus and semiconductor device manufacturing method - Google Patents
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Description
この発明は、半導体被加工基板であるウェハのパターン転写時のアライメント（位置合わせ）を正確に行なうための重ね合わせにおける位置ずれ補正装置および重ね合わせ位置ずれ補正方法を用いた半導体装置の製造方法に関する。より特定的には、この発明は、露光装置および重ね合わせ検査装置において用いられる半導体ウェハの位置合わせ（アライメント）ずれの補正を、簡便にかつ正確に行なうための位置ずれ補正装置および半導体装置の製造方法に関する。 The present invention relates to a misalignment correction apparatus for overlay and a semiconductor device manufacturing method using the overlay misalignment correction method for accurately performing alignment (positioning) at the time of pattern transfer of a wafer, which is a semiconductor workpiece substrate. . More specifically, the present invention relates to a misalignment correcting apparatus and a semiconductor device for simply and accurately correcting misalignment of a semiconductor wafer used in an exposure apparatus and overlay inspection apparatus. Regarding the method.
半導体集積回路装置においては、半導体チップ上に、数多くの素子が配置される。このような集積回路装置の形成には、チップ上への回路パターンの転写、現像およびエッチングを行い（リソグラフィ工程）、このパターンをもとに、配線の成膜およびパターニング、ならびに不純物注入などの処理が行なわれる。 In a semiconductor integrated circuit device, many elements are arranged on a semiconductor chip. In order to form such an integrated circuit device, a circuit pattern is transferred onto a chip, developed, and etched (lithography process). Based on this pattern, processing such as wiring film formation and patterning and impurity implantation is performed. Is done.
パターンの転写時においては、回路パターンが描画されたマスク（レチクル）を原版として用いる。このレチクルを介して露光光を照射して、半導体チップ上にパターンを転写する（正確には、レジストを感光させる）。回路パターンの半導体チップ上への転写には、露光装置が用いられる。露光装置は、通常、半導体ウェハ（基板）上にマトリクス状に配列された複数のチップパターンで構成される領域（ショット領域）単位で転写および現像が行なわれる。このため、露光装置等においては、半導体基板の移動位置を規定する静止座標系内の所定の基準点に対して、極めて精密に半導体基板（ウェハ）を位置合わせする必要がある。 At the time of pattern transfer, a mask (reticle) on which a circuit pattern is drawn is used as an original. Exposure light is irradiated through the reticle to transfer the pattern onto the semiconductor chip (more precisely, the resist is exposed). An exposure apparatus is used to transfer the circuit pattern onto the semiconductor chip. In the exposure apparatus, transfer and development are usually performed in units of areas (shot areas) composed of a plurality of chip patterns arranged in a matrix on a semiconductor wafer (substrate). For this reason, in an exposure apparatus or the like, it is necessary to align the semiconductor substrate (wafer) very precisely with respect to a predetermined reference point in a stationary coordinate system that defines the movement position of the semiconductor substrate.
特に、製造段階でのチップの不良品の発生による歩留まりの低下を防止するために、露光装置においては、レチクルに形成されたパターンの投影位置に対して基板（半導体ウェハ）を位置合わせするにあたっては、位置合わせ精度を常に高精度かつ安定に維持することが要求される。 In particular, in order to prevent a decrease in yield due to the occurrence of defective chips in the manufacturing stage, in the exposure apparatus, the substrate (semiconductor wafer) is aligned with the projection position of the pattern formed on the reticle. Therefore, it is required to always maintain the alignment accuracy with high accuracy and stability.
通常、集積回路装置を形成するためには、基板上に、複数層（１０層以上）の回路パターン（レチクルパターン）が重ね合わせて転写される。各層間において重ね合わせ精度が悪いと、トランジスタの不良、配線の接続不良などにより、回路特性上不都合が生じる場合がある。この場合、半導体チップが所期の特性を満足することができず、最悪の場合その半導体チップが不良品となり、歩留まりが低下する。特に、素子サイズが微細化されると、わずかな位置ずれが、トランジスタなどの素子の位置に対して大きく影響を及ぼすために、高精度で位置合わせを行う必要がある。 Usually, in order to form an integrated circuit device, a circuit pattern (reticle pattern) of a plurality of layers (10 layers or more) is superimposed and transferred onto a substrate. Poor overlay accuracy between the layers may cause inconveniences in circuit characteristics due to defective transistors, poor connection of wiring, and the like. In this case, the semiconductor chip cannot satisfy the desired characteristics, and in the worst case, the semiconductor chip becomes a defective product, and the yield decreases. In particular, when the element size is miniaturized, a slight misalignment greatly affects the position of an element such as a transistor. Therefore, it is necessary to perform alignment with high accuracy.
このため、露光工程においては、正確に位置合わせを行うために、以下のようなアライメント操作が行われる。半導体ウェハ上の複数のショット領域の各々に、予め、位置決め用のアライメントマークを敷設する。露光装置のステージ座標系（静止座標系）上におけるこのマーク位置（座標位置）を検出する。この時点で検出されたマーク位置情報と既知のレチクルパターンの位置情報とに基づいて、半導体ウェハ上の１つのショット領域を、レチクルパターンに対して位置決め（位置合わせ）する。この位置決め操作を、ここでは、「ウェハアライメント」と称す。 For this reason, in the exposure process, the following alignment operation is performed in order to perform accurate alignment. An alignment mark for positioning is laid in advance on each of the plurality of shot areas on the semiconductor wafer. This mark position (coordinate position) on the stage coordinate system (stationary coordinate system) of the exposure apparatus is detected. Based on the mark position information detected at this time and the position information of the known reticle pattern, one shot area on the semiconductor wafer is positioned (aligned) with respect to the reticle pattern. This positioning operation is referred to herein as “wafer alignment”.
このウェハアライメントにおいては、通常、製造ラインにおけるスループットを考慮して、グローバル・アライメント方式が用いられる。このグローバル・アライメント方式においては、半導体ウェハ上の所定数のショット領域のみのアライメントマークを検出して、半導体ウェハ上のショット領域の配列の規則性を求める。この規則性に基づいて、各ショット領域の位置合わせを行なう。特に、グローバル・アライメント方式においては、ショット領域の配列の規則性を、統計的手法によって精密に特定するエンハンスト・グローバル・アライメント（ＥＧＡ）方式が広く用いられる。 In this wafer alignment, a global alignment method is usually used in consideration of the throughput in the production line. In this global alignment method, alignment marks in only a predetermined number of shot areas on a semiconductor wafer are detected to determine the regularity of the arrangement of shot areas on the semiconductor wafer. Based on this regularity, each shot area is aligned. In particular, in the global alignment method, an enhanced global alignment (EGA) method for accurately specifying the regularity of the shot region arrangement by a statistical method is widely used.
このＥＧＡ方式によるウェハアライメントにおいては、たとえば特許文献１（特開２００２−３５３１２１号公報）に記載されているように、以下の処理が実行される。すなわち、１枚の半導体ウェハにおいて予め特定ショット領域として選択された複数のショット領域のみの位置座標を計測する。これらの計測値から最小二乗法等の統計演算処理を用いて、半導体ウェハ上のすべてのショット領域の位置座標（ショット領域の配列）を算出する。この算出したショット領域の配列に従ってウェハステージを移動させる。 In wafer alignment by this EGA method, for example, as described in Patent Document 1 (Japanese Patent Laid-Open No. 2002-353121), the following processing is executed. That is, the position coordinates of only a plurality of shot areas previously selected as specific shot areas on one semiconductor wafer are measured. From these measurement values, the position coordinates (arrangement of shot areas) of all shot areas on the semiconductor wafer are calculated using a statistical calculation process such as a least square method. The wafer stage is moved according to the calculated shot area arrangement.
このＥＧＡ方式は、計測時間が短く、また、さまざまな計測誤差に対して平均化効果を期待することができる。しかしながら、このＥＧＡ方式におけるショット領域の配列座標の算出においては、線形モデルが仮定されている。したがって、この半導体ウェハに対し、非線形的な歪みが生じた場合、上述の演算統計処理のみでは、正確な位置合わせ（ウェハアライメント）を行なうことができなくなる。 This EGA method has a short measurement time and can be expected to have an averaging effect for various measurement errors. However, a linear model is assumed in calculating the array coordinates of the shot area in the EGA method. Therefore, when non-linear distortion occurs in this semiconductor wafer, accurate alignment (wafer alignment) cannot be performed only by the above-described arithmetic statistical processing.
上述の特許文献１においては、このような半導体ウェハの歪（ずれ）の非線形成分として、製造ラインにおける複数の露光装置間のステージのグリッド誤差（各露光装置における半導体ウェハの移動位置を規定するステージ座標系相互間の誤差）による重ね合わせ誤差、および、プロセス工程がショット領域の配列に歪みを与えるための各パターン層間の重ね合わせ誤差を列記している。
In the above-mentioned
特許文献１は、このような非線形成分を低減するために、以下の対策を提案している。すなわち、半導体ウェハにおいてすべてのショット領域について計測したショット領域の位置座標と各対応の設計上の位置座標とに基づいて、最小二乗法による統計演算処理を行ない、各ショット領域に対する補正パラメータ（ローテーション、ＸおよびＹ方向のスケーリング、直交度、ＸおよびＹ方向のオフセットを示すパラメータ）を算出する。この最小自乗法においては、位置ずれ量の自乗の和が最小となるように、線形パラメータが決定される。
この算出結果と設計上の位置座標ずれに基づいて、全ショット領域の位置座標を算出する。次いで、各ショット領域について位置ずれ量の線形成分と非線形成分とを分離する。すなわち、各ショット領域の位置座標とそれぞれの設計上の位置座標との差を、位置ずれ量の線形成分として算出する。非線形成分については、非線形成分の補間関数を、フーリエ級数展開により求める。すなわち、歪の評価関数として、着目ショット領域の位置ずれベクトルとその周囲の所定領域の複数ショット領域の各位置ずれベクトルとの方向に関する相関を表わす関数を用いる。この評価関数により、半導体ウェハの部分領域についての非線形歪みの規則性および程度を評価する。この評価結果を用いて、以下のようにして、位置ずれ量の非線形成分をフーリエ級数に展開された関数を用いて非線形成分の補間関数を決定する。 Based on the calculation result and the design position coordinate deviation, the position coordinates of all shot regions are calculated. Next, the linear component and the non-linear component of the positional deviation amount are separated for each shot region. That is, the difference between the position coordinates of each shot area and the design position coordinates is calculated as a linear component of the amount of positional deviation. For nonlinear components, an interpolation function for the nonlinear components is obtained by Fourier series expansion. That is, as a distortion evaluation function, a function representing a correlation with respect to the direction between the positional deviation vector of the target shot area and the positional deviation vectors of a plurality of shot areas in a predetermined area around it is used. With this evaluation function, the regularity and the degree of nonlinear distortion in the partial region of the semiconductor wafer are evaluated. Using this evaluation result, an interpolation function of the nonlinear component is determined using a function in which the nonlinear component of the positional deviation amount is expanded into a Fourier series as follows.
すなわち、局所的な歪みを重視して、各ショット領域ごとに決定された補間関数に、算出位置座標を代入して、各ショット領域の非線形成分の補間値を算出する。この後、非線形成分の補正値と線形成分の補正値とを加算して、補正された重ね合わせ位置を算出する。 That is, the local distortion is emphasized, and the calculated position coordinates are substituted into the interpolation function determined for each shot area to calculate the interpolation value of the nonlinear component of each shot area. Thereafter, the correction value of the non-linear component and the correction value of the linear component are added to calculate a corrected overlapping position.
特許文献１においては、また、上層に対する露光処理を実行する場合、各ショット領域に対して算出された非線形成分補正値を補正マップとして格納し、２層以降の上層の露光処理に利用して、各ショット領域の位置合わせを実行する。
In
半導体ウェハの位置ずれの線形成分ファクタのスケーリングは、「倍率」と呼ばれ、半導体ウェハの伸縮の度合いを示す。この基板（半導体ウェハ）の伸縮時において、その投影倍率を補正する補正が、特許文献２（特開平９−１７７２１号公報）に示されている。この特許文献２においては、基板上に、予め直交２軸方向にアライメントマークを配置する。位置決め開始時、直交２軸方向においてこのアライメントマークの数を検出する。検出されたマークの数と位置情報とに基づいて、この基板直交２軸方向の伸縮率をそれぞれ算出する。この検出された直交２軸方向の各軸方向に応じて、検出マーク数に応じて重み付けを行ない、伸縮率の重み付け平均値を倍率補正値として利用する。
The scaling of the linear component factor of the semiconductor wafer misregistration is called “magnification” and indicates the degree of expansion / contraction of the semiconductor wafer. Japanese Patent Application Laid-Open No. 9-17721 discloses correction for correcting the projection magnification when the substrate (semiconductor wafer) is expanded or contracted. In
また、特許文献１と同様、非線形成分の補正を行なうことを図る構成が特許文献３（特開２００１−３４５２４３号公報）に示されている。この特許文献３に示される構成においては、各ショット領域の位置ずれ量と評価関数とを用いてウェハの非線形歪みを評価する。この評価結果に基づいて区間関数を決定して、位置ずれ量の非線形成分を抽出する。
Similarly to
製造工程において、最初の数枚の半導体ウェハについては全ショット領域についての位置ずれ量および評価関数により非線形歪みを評価する。この所定数以降の半導体ウェハにおいては、ＥＧＡ方式により位置ずれ量の線形成分を算出する。この各ショット領域に対して、それまでに算出された各ショット領域に対する非線形成分およびＥＧＡ方式を基づいて決定された線形補正値とに基づいて各ショット領域の位置を設定する。 In the manufacturing process, the first few semiconductor wafers are evaluated for non-linear distortion based on the positional deviation amount and the evaluation function for all shot regions. For the semiconductor wafers after this predetermined number, the linear component of the amount of positional deviation is calculated by the EGA method. For each shot area, the position of each shot area is set based on the nonlinear component for each shot area calculated so far and the linear correction value determined based on the EGA method.
また、ウェハアライメントを行なって露光処理を行った後において、正確にアライメントが行なわれているかを検査する重ね合わせ検査の構成が、特許文献４（特開平５−３０４０７７号公報）に示されている。この特許文献４においては、半導体ウェハ（基板）上の規則的な非線形歪みを補正することを目的とする位置合わせ装置が開示されている。この特許文献４においては、「規則的な非線形歪みを持つ基板であっても、この基板上局所領域内での配列誤差はほぼ等しい」（段落［００２６］）ことに着目している。
上述の特許文献１および３においては、非線形成分の補正のために、各ショット領域の近傍のショット領域の歪みの相関を算出し、その相関関係に基づいて補間関数を導出している。したがって、各ショット領域について位置ずれ量の相関を求めるための計算量が多くなり、重ね合わせ補正を高速に行なうことができなくなるという問題が生じる。
In the above-mentioned
また、最初に算出された補間関数をマップとして用い、以降の上層の露光工程においても、この位置ずれ補正用マップの非線形成分補正量を用いて各ショット領域に対する位置補正を行なっている。しかしながら、製造ラインにおいては、各種処理工程において熱処理が行なわれる。この熱処理の履歴が、半導体ウェハに歪みを生じさせ、この各ショット領域近傍の位置ずれの相関関係が変動する可能性がある。このため、異なるプロセス変動要因に対して別の補正マップが必要となり、位置合わせ補正を正確に行なうことができなくなる問題が生じる。 In addition, the interpolation function calculated first is used as a map, and in the subsequent upper layer exposure process, the position correction for each shot area is performed using the nonlinear component correction amount of the position shift correction map. However, in the production line, heat treatment is performed in various processing steps. The history of this heat treatment causes distortion in the semiconductor wafer, and there is a possibility that the correlation between the positional deviations in the vicinity of each shot region may vary. For this reason, another correction map is required for different process variation factors, and there arises a problem that the alignment correction cannot be performed accurately.
また、上述の特許文献２に示される構成においては、ウェハの直交する２軸についての歪みを算出し、その歪み量に応じて重み係数を演算して歪み（伸縮）の平均値を算出して、倍率を補正している。この場合、単に投影光学系の倍率を補正しているだけであり、この伸縮率の直交２軸方向での異なりに応じて、位置合わせの位置ずれ量を調整することは行なっていない。したがって、高精度の位置合わせを行なうことができなくなる可能性がある。
Further, in the configuration shown in
すなわち、この特許文献２は、単に、プロセスにより基板（半導体ウェハ）に伸縮があった場合、重要視したい方向のパターンの連続性および重ね合わせ精度の向上を目的としており、基板伸縮方向の優先度が何ら存在しない露光処理に対して適用するのは困難である。
That is, this
また、上述のような露光装置における位置ずれ補正と同様、特許文献４に示されるような露光および現像のリソグラフィ工程完了後さらに重ね合わせ検査装置において、位置ずれを検査する場合においても、同様の問題が生じる。
Similar to the above-described misalignment correction in the exposure apparatus, the same problem occurs when the misalignment inspection is further performed in the overlay inspection apparatus after completion of the lithography process of exposure and development as shown in
すなわち、特許文献４に示される構成においては、１つの処理領域（ショット領域）の静止座標系（ステージ座標系）での座標位置を決定する際、着目処理領域（着目ショット領域）と少なくとも３つのサンプルショット領域各々との距離に応じて各サンプルショット領域の座標位置に重み付けを行なう。この着目処理領域までの距離が短いサンプルショット領域ほど、着目領域の座標位置に与える重みを大きくする。この後、統計処理を行なって、各ショット領域の静止座標系上での座標位置を決定する。この場合、少なくとも３つの所定数のサンプルショット領域の座標位置は、すべてのショット領域に対して同じである。これにより、各ショット領域ごとに使用する座標位置データを選択する必要性をなくし、計算量を低減することを図る。しかしながら、この場合でも、重み付け演算処理を行なっており、その計算量を十分低減することはできず、また、各距離に応じた重み付けを行なっており、基板（半導体ウェハ）全体の均一歪みの影響は考慮していない。また、各ショット領域ごとに、サンプルショット領域からの距離が異なるため、各ショット領域ごとに重み付けを変更する必要があり、また、計算の手順が面倒となる。
That is, in the configuration shown in
それゆえ、この発明の目的は、大量のパラメータを用いずに、簡易な計算で、高精度の位置ずれ補正を行なうことのできる位置ずれ補正装置および位置ずれ補正方法を用いた半導体装置の製造方法を提供することである。 SUMMARY OF THE INVENTION Therefore, an object of the present invention is to provide a misregistration correction apparatus and a semiconductor device manufacturing method using the misregistration correction method capable of performing highly accurate misregistration correction by simple calculation without using a large amount of parameters. Is to provide.
この発明に係る重ね合わせ位置ずれ補正装置および半導体装置の製造方法は、基板（半導体ウェハ）の伸縮が、結晶軸に応じて異なることを考慮し、被加工半導体ウェハの位置合わせ（ウェハアライメント）補正時に、基板結晶の結晶軸の方位に応じた伸縮関数を参照して補正値を算出する。
好ましくは、伸縮関数は、被加工基板の位置をｐとし、該被加工基板の中心位置からの距離をｒとし、中心からの角度をθとすると、次式で表される：
ΔＲ（ｐ）＝ｆ（Ｒ，θ）＝Ｒ・Ａ・ｃｏｓ（θ）＋Ｒ・Ｂ．
ＡおよびＢは、被加工基板の材料および処理条件により決定される値である。
The overlay misalignment correction apparatus and the semiconductor device manufacturing method according to the present invention consider the fact that the expansion and contraction of the substrate (semiconductor wafer) differs depending on the crystal axis, and correct the alignment (wafer alignment) of the semiconductor wafer to be processed. Sometimes, the correction value is calculated with reference to a stretching function corresponding to the orientation of the crystal axis of the substrate crystal.
Preferably, the expansion / contraction function is expressed by the following equation, where p is the position of the substrate to be processed, r is the distance from the center position of the substrate to be processed, and θ is the angle from the center:
ΔR (p) = f (R, θ) = R · A · cos (θ) + R · B.
A and B are values determined by the material of the substrate to be processed and the processing conditions.
基板の結晶軸方向を考慮した伸縮関数を用いて、位置ずれの非線形成分の補正を行なう。したがって、たとえば、フーリエ級数展開による高次補正などのような大量のパラメータが不要となり、非線形成分の補正の計算が簡略化される。 A non-linear component of misalignment is corrected using a stretching function that takes into account the crystal axis direction of the substrate. Therefore, for example, a large amount of parameters such as higher-order correction by Fourier series expansion is not necessary, and calculation of correction of nonlinear components is simplified.
また、非線形成分として、結晶軸方位に依存する伸縮関数を用いている。この伸縮関数は、半導体ウェハ全体に渡って、均一な規則性を有している。従って、半導体ウェハ（加工基板）全体の伸縮の規則性を利用し、半導体ウェハの位置ずれの局所性を考慮していないため、各プロセス変動に対し、同様の補正を行なうことができ、異なるプロセス変動要因に対しても柔軟に対応することができる。また、基板全体の結晶軸方位に依存するウェハの伸縮を条件としており、プロセス変動による歪による位置ずれの現象そのものを捉えることができる。従って、歪を低減してアライメント制度を高くするために製造プロセスにおける熱処理などの処理条件の選択範囲を制限する必要がなく、プロセスの処理条件が広く変更されても、容易に対応することができる。 Further, as the nonlinear component, a stretching function depending on the crystal axis orientation is used. This expansion / contraction function has uniform regularity over the entire semiconductor wafer. Therefore, since the regularity of expansion and contraction of the entire semiconductor wafer (processed substrate) is used and the locality of the positional deviation of the semiconductor wafer is not considered, the same correction can be performed for each process variation, and different processes are performed. It is possible to flexibly cope with fluctuation factors. In addition, the expansion and contraction of the wafer depending on the crystal axis orientation of the entire substrate is a condition, and the phenomenon of misalignment due to distortion due to process variation can be captured. Therefore, it is not necessary to limit the selection range of the processing conditions such as heat treatment in the manufacturing process in order to reduce the distortion and increase the alignment system, and can easily cope with a wide change in the processing conditions of the process. .
［実施の形態１］
ウェハアライメントにおいて、ＥＧＡ方式での位置ずれを計算する場合、１０個のパラメータを利用する場合（すなわちショット内のスケーリングおよびローテーションおよびショット直交度をも考慮する方式）があるが、以下では、簡単に半導体ウェハのずれ成分について説明するため、ウェハに対するずれ成分を記述する以下の６パラメータを利用するＥＧＡ方式の計算について、簡単に説明する。
[Embodiment 1]
In wafer alignment, when calculating the positional deviation by the EGA method, there are cases where 10 parameters are used (that is, a method that also considers the scaling and rotation in the shot and the shot orthogonality). In order to explain the deviation component of the semiconductor wafer, the EGA calculation using the following six parameters describing the deviation component relative to the wafer will be briefly explained.
この場合、ウェハ全体のずれの成分としては、以下のものがある：シフト（オフセット；Ｘ方向およびＹ方向）、ウェハスケーリング（ウェハ倍率；Ｘ方向およびＹ方向）、ウェハローテーション、およびウェハ直交度。ショット領域の位置ずれも考慮する１０パラメータを利用する場合には、さらに、ショットスケーリング、ショットローテーションおよびショット直交度のショット領域内の位置ずれも考慮される。 In this case, the deviation components of the entire wafer include the following: shift (offset; X direction and Y direction), wafer scaling (wafer magnification; X direction and Y direction), wafer rotation, and wafer orthogonality. In the case of using 10 parameters that also consider the positional deviation of the shot area, the positional deviation in the shot area of shot scaling, shot rotation, and shot orthogonality is further considered.
いま、半導体ウェハの特定ショット領域（サンプルショット領域）の設計上の配列座標を（Ｘｎ、Ｙｎ）（ｎ＝１、２、…、ｍ）とする。また、この設計上の配列座標からのずれ（ΔＸｎ、ΔＹｎ）について、次式（１）で示されるような線形モデルを仮定する。 Now, the design arrangement coordinates of the specific shot area (sample shot area) of the semiconductor wafer are (Xn, Yn) (n = 1, 2,..., M). Further, a linear model represented by the following equation (1) is assumed for the deviation (ΔXn, ΔYn) from the designed array coordinates.
パラメータｅおよびｆは、設計上の配列座標位置からのずれと実際の配列座標の設計値からのずれ（計測値；Δｘｎ、Δｙｎ）との差である。したがって、この差成分の二乗和Ｅは、次式（２）で表わされる。 The parameters e and f are the difference between the deviation from the design array coordinate position and the deviation from the actual design value of the array coordinates (measured values; Δxn, Δyn). Therefore, the square sum E of the difference component is expressed by the following equation (2).
上式（２）における二乗和Ｅを最小とするように、パラメータａ−ｆの値を求める。この場合、明らかに、ずれを示す式（１）は、線形近似式であり、ウェハの伸縮、回転およびシフトの線形成分が補正される。この線形成分補正値に対し、さらに、非線形成分の補正を施す。 The value of the parameter af is obtained so that the sum of squares E in the above equation (2) is minimized. In this case, obviously, the equation (1) indicating the deviation is a linear approximation equation, and the linear components of the expansion / contraction, rotation, and shift of the wafer are corrected. The linear component correction value is further corrected for a non-linear component.
図１（Ａ）から図１（Ｃ）は、本発明との比較のための、従来の半導体ウェハの位置合わせ（ウェハアライメント）補正を行なう操作を示す図である。図１（Ａ）において、半導体ウェハ１上に、複数のショット領域２がマトリクス状に配置される。ショット領域内には、複数の半導体チップがマトリクス状に配置される。このショット領域２に対し、露光工程においては、露光装置からのレチクルを介しての露光光の照射により、複数の半導体チップに対するパターンが転写される。
FIG. 1A to FIG. 1C are diagrams showing an operation for correcting the alignment (wafer alignment) of a conventional semiconductor wafer for comparison with the present invention. In FIG. 1A, a plurality of
図１（Ａ）においては、アライメントにおいて、オフセット補正を行なった後の、半導体ウェハ上の位置ずれの分布を示す。位置ずれ１０は、ベクトル量である。このオフセット補正は、半導体ウェハの基準線が、平行移動によりずれているのを補正するために行なわれる。この単純なオフセット補正は、平行移動の補正であり、半導体ウェハ１上には大きな位置ずれ１０が、まだ、存在する。
FIG. 1A shows a distribution of misalignment on the semiconductor wafer after offset correction is performed in alignment. The
図１（Ｂ）は、このオフセット補正を行なった後に、上述のＥＧＡ方式に従った線形補正を行なった後の位置ずれの分布を示す図である。図１（Ｂ）において一点鎖線で示す位置ずれ１０ｂは、プラス補正を行なう必要のある位置ずれを示し、すなわち露光時において、そのパターン照射位置を基準値に対しプラス方向に移動させるずれを示す。点線で示す位置ずれ１０ｃは、マイナス補正を示し、基準値に対し、マイナス方向に移動させる補正を行なう位置ずれを示す。
FIG. 1B is a diagram showing the distribution of misalignment after performing the offset correction and then performing the linear correction according to the above-described EGA method. In FIG. 1B, a
従来、プロセスでの熱処理による伸縮としては、半導体ウェハ１が一様に歪んでいるとして、図１（Ｃ）に示すように、半導体ウェハ１に対し、一様歪みの補正を行なう。この場合、図１（Ｃ）に示すように、位置ずれ１０ｄは、すべて許容値以下となっている。しかしながら、このような一様歪み補正を行なっても、半導体素子の製造工程においては、各種の熱処理が行なわれる。このため、熱処理により、歪みが大きくなり、このような一様歪み補正では、すべての位置ずれを許容値以下に収めることができず、正確な露光を行なうことができなくなる状態が生じる。以下、この処理工程と位置ずれとの関係について図２から図９を参照して説明する。ここで、図２から図９は、ウェハ番号♯１から♯８が付された半導体ウェハの、各処理後の位置ずれの分布を示す図である。
Conventionally, as expansion and contraction due to heat treatment in a process, assuming that the
図２から図９において、半導体ウェハ２０は、ＳＯＩウェハである。ＳＯＩウェハは、単結晶シリコン層をベースウェハとし、このベースウェハ上に絶縁膜（シリコン酸化膜）が形成される。このシリコン酸化膜上に、活性層となるシリコン単結晶層（ＳＯＩ層）が活性用（バルク）ウェハとして形成される。この絶縁膜によりベースウェハと分離されたＳＯＩ層にトランジスタ等の素子を形成することにより、基板抵抗および基板容量などの影響を抑制して、高速の素子を実現する。
2 to 9, the
図２に示すウェハ番号♯１の半導体ウェハ（以下、適宜、ＳＯＩウェハと称す）２０は、例えば１０５０℃の高温熱酸化処理後、この温度より低温での熱処理によりバルク活性層（ＳＯＩ層）の活性化が行われる。この場合、図２に示すように、各ショット領域２において、位置ずれ量は小さく、この半導体ウェハ２０の全面にわたって、その上部および右端部を除いて小さくかつ均一な位置ずれが生じているだけである。
A semiconductor wafer 20 (hereinafter referred to as an SOI wafer as appropriate) 20 shown in FIG. 2 has a bulk active layer (SOI layer) formed by heat treatment at a temperature lower than this temperature after, for example, high-temperature thermal oxidation at 1050 ° C. Activation is performed. In this case, as shown in FIG. 2, the amount of positional deviation is small in each shot
図３に示すウェハ番号♯２の半導体ウェハ２０は、高温（たとえば１０５０℃）の熱酸化処理を施した後、表面平坦化処理が行なわれる。この平坦化処理においては、酸化膜を成膜した後にＣＭＰ（ケミカル・メカニカル・ポリシング）による平坦化処理が行なわれる。この場合においても、ショット領域２における位置ずれは小さく、半導体ウェハ２０全面にわたってショット領域２において均一に小さな位置ずれが生じているだけである。
The
図４に示す半導体ウェハ２０（ウェハ番号♯３）は、高温（たとえば１０００℃）の熱酸化処理を行なった後、表面平坦化処理が行なわれる。この場合においても、半導体ウェハ２０の各ショット領域２において、その位置ずれはほとんど生じず、またその位置ずれも均一に分布している。
The semiconductor wafer 20 (wafer number # 3) shown in FIG. 4 is subjected to a surface flattening process after a high-temperature (for example, 1000 ° C.) thermal oxidation process. Even in this case, the positional deviation hardly occurs in each shot
図５に示すウェハ番号♯４の半導体ウェハ２０は、たとえば９５０℃での熱酸化処理を施した後、表面平坦化処理が行なわれる。この場合においても、各ショット領域２における位置ずれは少なく、また半導体ウェハ２０全面にわたってほぼ均一な位置ずれが生じているだけである。
The
図６に示すウェハ番号♯５の半導体ウェハ２０は、上記高温（例えば１０５０℃）処理を行なった後、表面平坦化等のプロセスを経て、例えば５５０℃の短時間熱処理を熱処理条件１（使用ＳＯＩウェハの温度分布を調整した条件）で施す。
The
この熱処理が複数回実行される場合、半導体ウェハ２０においては、その中心部から直径方向に沿って大きな位置ずれが放射状に生じている。
When this heat treatment is performed a plurality of times, the
図７に示すウェハ番号♯６の半導体ウェハ２０においては、たとえば６５０℃での短時間熱処理を熱処理条件１（使用ＳＯＩウェハの温度分布を調整した条件）で施す。
For
この図７に示すウェハ番号♯６の半導体ウェハ２０は、使用ＳＯＩウェハの温度分布の調整を行っていても、半導体ウェハ２０の中心部から直径方向に沿って大きな位置ずれが生じている。
The
図８に示すウェハ番号♯７の半導体ウェハ２０は、６５０℃での短時間熱処理を熱処理条件２（バルクウェハで温度分布を調整した条件）で施す。この図８に示すウェハ番号♯７においても、半導体ウェハ２０においてその中心部から直径方向に沿って放射状に大きな位置ずれが生じている。
The
図９に示すウェハ番号♯８のバルクウェハでは、６５０℃での短時間熱処理を熱処理条件２（バルクウェハの温度分布を調整した条件）で施す。この場合、半導体ウェハ２０における位置ずれは小さく、また、半導体ウェハ２０において均一に位置ずれが分布している。
In the bulk wafer of
この図２から図８に示すように、熱処理工程後において大きな位置ずれが生じている。また、ＳＯＩウェハが、バルクウェハに比較して大きな位置ずれを生じている。 As shown in FIGS. 2 to 8, a large misalignment occurs after the heat treatment step. In addition, the SOI wafer has a large positional shift compared to the bulk wafer.
したがって、各熱酸化処理工程における半導体ウェハの歪みの影響が、後工程の半導体ウェハの位置ずれに対して顕著となるのが明確に見られる。 Therefore, it can be clearly seen that the influence of the distortion of the semiconductor wafer in each thermal oxidation treatment step becomes significant with respect to the positional deviation of the semiconductor wafer in the subsequent step.
本発明においては、半導体ウェハの伸縮によるずれの成分を明確に示すスケーリングを、１つの補正成分として利用する。 In the present invention, scaling that clearly shows a component of deviation due to expansion and contraction of the semiconductor wafer is used as one correction component.
図１０は、半導体ウェハでの位置ずれの線形成分のスケーリングを、模式的に示す図である。図１０において、半導体ウェハ２５上には、基準層として、各下地ショット領域２７が配置されている。この下地基準ショット領域２７は、レチクルのパターンに対応し、下地基準ショット領域２５は、半導体ウェハが歪を受けない場合の設計位置を示す。
FIG. 10 is a diagram schematically showing the scaling of the linear component of misalignment in the semiconductor wafer. In FIG. 10, each base shot
半導体装置の製造工程において、この下地のショット領域２７に正確に位置決めして、上層のパターンのショット領域２９へのパターンの転写を行う必要がある。すなわち、熱処理などの処理後においては、半導体ウェハ２５が伸縮する。図１０においては、中心部から外周部に沿って膨張し、露光対象のショット領域２９は、半導体ウェハ２５の中心から外側に、下層の基準ショット領域２７の外部に配置されている。このショット領域２７および２９を正確に位置合わせして、各ショット領域２９にパターンの転写を実行する必要がある。
In the manufacturing process of the semiconductor device, it is necessary to accurately position the substrate on the
スケーリング値のＸおよびＹ成分は、ΔＸ／ＸおよびΔＹ／Ｙで、それぞれ与えられる。ここで、ΔＸおよびΔＹは、設計上の配置位置ＸおよびＹにおけるＸ成分およびＹ成分についてのずれ量（計測値ｘ、ｙと設計値Ｘ、Ｙとの差）を示す。 The X and Y components of the scaling value are given by ΔX / X and ΔY / Y, respectively. Here, ΔX and ΔY indicate deviation amounts (differences between the measurement values x and y and the design values X and Y) with respect to the X and Y components at the design arrangement positions X and Y.
図１１は、図２から図９に示す半導体ウェハのスケーリング値を示す図である。図１１において横軸にウェハ番号を示し、縦軸にスケーリング値（単位ｐｐｍ）を示す。図１１に示すように、ウェハ番号♯５、♯６および♯７においては、スケーリング値が大きくマイナス値を取っている。したがって、基準ショット領域が上層の露光対象のショット領域よりもすべて内側に入るため、半導体ウェハが大きく伸長していることが示されている。
FIG. 11 is a diagram showing the scaling values of the semiconductor wafer shown in FIGS. In FIG. 11, the horizontal axis represents the wafer number, and the vertical axis represents the scaling value (unit: ppm). As shown in FIG. 11, in
これらのウェハ番号♯５から♯７の半導体ウェハは、先の図６から図８において示したように、熱酸化処理工程後の半導体ウェハである。したがって、この熱酸化などの熱処理を行なった後、半導体ウェハの伸縮歪（伸張）が大きくなっているのが明らかに見られる。残りのウェハ番号♯１から♯４および♯８については、スケーリング値は十分小さく、先の図２から図５および図９に示す位置ずれの分布に対応しており、許容範囲内であると考えられる。本発明においては、ウェハ番号♯５から♯７のようなウェハ歪みに対する位置合わせ補正を、スケーリング補正を非線形成分として用いて行なう。
These semiconductor wafers with
図１２は、半導体ウェハ２０の静止座標系を位置ずれ量とともに示す図である。図１２においては、極座標系が用いられ、縦方向に角度θ＝０°（Ｙ軸に対応）が取られ、横軸に角度θ＝９０°（Ｘ軸に対応）が取られる。この場合、半導体ウェハ２０の中心部から直径方向に沿って歪み（位置ずれ）が延びているのがわかる。
FIG. 12 is a diagram showing a stationary coordinate system of the
図１３は、図１２に示す半導体ウェハ２０の座標系における各スケーリング値の実測値を示す図である。図１３において、横軸に角度θ（°）が示され、右側の縦軸に、長さＲのスケーリング値ΔＲ／Ｒを、左側の縦軸に、極座標系の長さＲのスケーリング値のＸ成分およびＹ成分ΔＸ／ＲおよびΔＹ／Ｒの値を示す。
FIG. 13 is a diagram showing measured values of the respective scaling values in the coordinate system of the
図１３において、曲線Ｉは、長さのスケーリング値ΔＲ／Ｒの測定値を示し、曲線ＩＩが、スケーリング値のＸ成分ΔＸ／Ｒを示し、曲線ＩＩＩが、スケーリング値のＹ成分ΔＹ／Ｒを示す。 In FIG. 13, curve I shows the measured value of the length scaling value ΔR / R, curve II shows the X component ΔX / R of the scaling value, and curve III shows the Y component ΔY / R of the scaling value. Show.
図１３に示すように、各スケーリング値は、サイン（ｓｉｎ）曲線またはコサイン（ｃｏｓ）曲線に類似している。半導体ウェハ１２の極座標の角度θは、半導体ウェハのシリコン単結晶層の結晶軸方向に対応する。 As shown in FIG. 13, each scaling value is similar to a sine curve or a cosine curve. The polar coordinate angle θ of the semiconductor wafer 12 corresponds to the crystal axis direction of the silicon single crystal layer of the semiconductor wafer.
図１４は、この半導体ウェハの（１１０）面におけるヤング率の結晶軸方位依存性を示す図である。 FIG. 14 is a diagram showing the crystal axis orientation dependence of the Young's modulus in the (110) plane of this semiconductor wafer.
この図１４に示すヤング率の曲線ＹＧは、同じ長さＲ（図１４において１．５）において、角度θのｃｏｓ関数または余弦関数で近似される。したがって、図１３に示すスケーリング値の分布曲線は、結晶軸方位性、すなわちヤング率を考慮した伸縮関数で近似することができる。従って、この結晶軸方位を考慮した伸縮関数を補正関数として利用することにより、スケーリング値の位置合わせずれ量の非線形成分の補正を行なうことができる。この場合、ヤング率の結晶軸依存性は、半導体ウェハ２０全体にわたって均一である。したがって、半導体ウェハ上での局所領域におけるショット領域間の位置ずれの相関性を評価関数を用いて評価して補正関数を決定する必要はない。各ショット領域に対して同一の伸縮関数を補正関数として利用して、ショット領域の位置座標を補正関数に代入することにより、半導体ウェハの伸縮による非線形歪を補正することができる。
The Young's modulus curve YG shown in FIG. 14 is approximated by a cos function or cosine function of an angle θ at the same length R (1.5 in FIG. 14). Therefore, the distribution curve of the scaling value shown in FIG. 13 can be approximated by an expansion / contraction function in consideration of crystal axis orientation, that is, Young's modulus. Therefore, the nonlinear component of the misalignment amount of the scaling value can be corrected by using the expansion / contraction function considering the crystal axis orientation as a correction function. In this case, the crystal axis dependence of the Young's modulus is uniform throughout the
具体的に、ＥＧＡ方式による補正において、線形成分の補正量を求める時に、各ショット領域に対して、さらに、以下に説明する補正関数を利用して非線形成分の補正を行なう。この非線形成分の補正関数について、以下に説明する。 Specifically, in the correction by the EGA method, when the correction amount of the linear component is obtained, the non-linear component is further corrected for each shot region by using a correction function described below. The nonlinear component correction function will be described below.
図１５は、この発明に従う非線形成分の補正関数を、半導体ウェハ上の位置とともに示す図である。結晶基板（半導体ウェハ）上の任意の点ｐのショット領域に対する補正関数は、一般的に、次式で表わされる。 FIG. 15 is a diagram showing the correction function of the nonlinear component according to the present invention together with the position on the semiconductor wafer. A correction function for a shot region at an arbitrary point p on a crystal substrate (semiconductor wafer) is generally expressed by the following equation.
ΔＲｐ＝ｆ（Ｒ，θ）・・・（３）
上式（３）において、ΔＲｐは、任意の点ｐにおける基板（ウェハ）直径方向の延び量、Ｒは任意の点ｐの基板（半導体ウェハ）の中心からの距離、θは任意の点ｐの半導体ウェハ中心との角度を示す。関数ｆ（Ｒ、θ）は、ヤング率を考慮したウェハ中心からの角度に依存する関数である。
ΔRp = f (R, θ) (3)
In the above equation (3), ΔRp is the amount of extension in the substrate (wafer) diameter direction at an arbitrary point p, R is the distance from the center of the substrate (semiconductor wafer) at an arbitrary point p, and θ is the arbitrary point p. The angle with the semiconductor wafer center is shown. The function f (R, θ) is a function that depends on the angle from the wafer center in consideration of the Young's modulus.
補正値ΔＲｐは、半導体ウェハ上の任意の点ｐの位置座標により決定され、その周辺のショット領域との相関関係には全く左右されない。この補正値ΔＲｐは、ＸおよびＹ成分に展開することも可能である。上述のように、半導体ウェハ（結晶基板）における伸縮による位置ずれ量は、ヤング率の計算から導かれる関数として、次式で表わされる。 The correction value ΔRp is determined by the position coordinates of an arbitrary point p on the semiconductor wafer and is not affected at all by the correlation with the surrounding shot regions. This correction value ΔRp can also be developed into X and Y components. As described above, the amount of displacement due to expansion and contraction in the semiconductor wafer (crystal substrate) is expressed by the following equation as a function derived from calculation of Young's modulus.
ｆ（Ｒ，θ）＝Ｒ・Ａ・ｃｏｓθ＋Ｒ・Ｂ ・・・（４）
係数ＡおよびＢは、材料およびプロセス処理温度等の処理レシピにより決定される値である。
f (R, θ) = R · A · cos θ + R · B (4)
The coefficients A and B are values determined by processing recipes such as materials and process processing temperatures.
図１５においては、横軸が結晶軸＜１００＞に対応し、Ｘ軸方向に対応付け、縦軸が結晶軸＜０１０＞に対応し、Ｙ方向に対応付けられる。 In FIG. 15, the horizontal axis corresponds to the crystal axis <100> and is associated with the X-axis direction, and the vertical axis corresponds to the crystal axis <010> and is associated with the Y direction.
極座標系表示においては、任意の点ｐの中心からの距離Ｒに対し、位置ずれ量ΔＲが、決定される。したがって、この極座標表示を、ＸおよびＹ成分に変換することができる。この場合、位置ずれ量の成分ΔＸおよびΔＹは、それぞれ、次式で表わされる。 In polar coordinate system display, a positional deviation amount ΔR is determined with respect to a distance R from the center of an arbitrary point p. Therefore, this polar coordinate display can be converted into X and Y components. In this case, the components ΔX and ΔY of the positional deviation amount are respectively expressed by the following equations.
ΔＸ＝ΔＲｐ・ｃｏｓθ、
ΔＹ＝ΔＲ・ｓｉｎθ。
ΔX = ΔRp · cos θ,
ΔY = ΔR · sin θ.
上述の補正式（４）を用いて、各ポイントｐ（設計座標であり、静止座標系上の位置）に対し、長さＲおよび角度θの設計値を挿入して、ポイントｐに対するアライメントを補正を行なう。この操作により、結晶基板（半導体ウェハ）の伸縮に起因する位置ずれ量を、以下に説明するように小さくすることが可能となる。 Using the above correction formula (4), the design values of the length R and the angle θ are inserted for each point p (design coordinates, position on the stationary coordinate system) to correct the alignment with respect to the point p. To do. By this operation, it is possible to reduce the amount of displacement due to expansion and contraction of the crystal substrate (semiconductor wafer) as described below.
図１６から図１８は、この製造プロセスにおける熱処理酸化を施した被加工基板（半導体ウェハ）のアライメント結果を示す図である。図１６は、アライメント補正を行なわずに露光した加工対象の半導体ウェハの位置ずれの状態を示す図である。図１６に示すように、アライメント補正を行なわない場合には、半導体ウェハ３０において、場所によっては、０．２μｍ以上位置ずれが生じている。ここで、図１６において、横方向の１マスの長さが０．１μｍに対応しており、この横方向において２つのマス（ショット領域）以上にわたる位置ずれが生じている。この状態でのＹ方向の位置ずれ量として具体的に値を代入して計算により求めると、以下の結果が得られた。
16 to 18 are diagrams showing alignment results of a substrate to be processed (semiconductor wafer) subjected to heat treatment oxidation in this manufacturing process. FIG. 16 is a diagram illustrating a state of positional deviation of a semiconductor wafer to be processed that is exposed without performing alignment correction. As shown in FIG. 16, when the alignment correction is not performed, the
｜Ｍｅａｎ｜＋３σ＝０．０３３μｍ、
３σ＝０．０３２μｍ
ここで、｜Ｍｅａｎ｜は、Ｙ方向の位置ずれ量の平均値を示す。
| Mean | + 3σ = 0.033 μm,
3σ = 0.032 μm
Here, | Mean | represents an average value of the amount of positional deviation in the Y direction.
図１７は、半導体ウェハの通常の線形成分補正を行なった後の加工対象の半導体ウェハの位置ずれの状態を示す図である。この図１７において、横軸の１マスの長さは、０．０２μｍである。したがって、図１６のアライメント補正なしの位置ずれの値に比べて、線形成分の位置ずれ補正を行なった場合、大幅に重ね合わせずれ量を抑制することができる。この線形成分の補正について、Ｙ方向の位置ずれ量として具体的に値を代入して計算により求めると、以下の結果が得られた。 FIG. 17 is a diagram showing a state of positional deviation of the semiconductor wafer to be processed after performing normal linear component correction of the semiconductor wafer. In FIG. 17, the length of one square on the horizontal axis is 0.02 μm. Therefore, when the linear component positional deviation correction is performed as compared with the positional deviation value without alignment correction in FIG. 16, the overlay deviation amount can be greatly suppressed. When this linear component correction was calculated by substituting a specific value as the amount of positional deviation in the Y direction, the following results were obtained.
｜Ｍｅａｎ｜＋３σ＝０．０１９μｍ、
３σ＝０．０１８μｍ
このばらつきの度合いを示す分散値３σは十分小さく、位置ずれ量をかなりの程度補正しているのが見られる。
| Mean | + 3σ = 0.19 μm,
3σ = 0.018 μm
It can be seen that the dispersion value 3σ indicating the degree of variation is sufficiently small, and the positional deviation amount is corrected to a considerable extent.
図１８は、この線形成分の補正の後、さらに、上述の結晶軸方位を参照した伸縮関数を用いて非線形成分を補正した後の半導体ウェハの位置ずれの分布を示す図である。図１８においても、この位置ずれ量の横方向のスケールは、０．０２μｍである。図１８においては、一見すると図１７の位置ずれ分布と大差がないように思われる。しかしながら、具体的に値を代入することによりＹ方向についての位置ずれ量を計算により求めると、以下の結果が得られた。 FIG. 18 is a diagram showing the distribution of the positional deviation of the semiconductor wafer after the correction of the linear component and further the correction of the non-linear component using the expansion / contraction function with reference to the crystal axis orientation described above. Also in FIG. 18, the horizontal scale of this positional deviation amount is 0.02 μm. In FIG. 18, at first glance, it seems that there is no large difference from the displacement distribution of FIG. However, when the positional deviation amount in the Y direction is obtained by calculation by specifically substituting values, the following results are obtained.
｜Ｍｅａｎ｜＋３σ＝０．０１３μｍ、
３σ＝０．０１２μｍ
したがって、図１７に示す通常の線形成分の統計手法を用いた補正に比べて、約６ｎｍアライメント精度を向上することができる。
| Mean | + 3σ = 0.013 μm,
3σ = 0.012 μm
Therefore, the alignment accuracy can be improved by about 6 nm compared to the correction using the normal linear component statistical method shown in FIG.
したがって、図１８に示すような、結晶軸方位を参照した伸縮関数、すなわちヤング率に基づいて導出される関数を用いて非線形成分を補正した場合、熱処理（熱酸化処理）による基板（半導体ウェハ）伸縮の影響を受けた被加工半導体ウェハのアライメント精度の劣化を大きく抑えることが可能となる。 Accordingly, when the nonlinear component is corrected using a stretching function with reference to the crystal axis orientation as shown in FIG. 18, that is, a function derived based on the Young's modulus, a substrate (semiconductor wafer) by heat treatment (thermal oxidation treatment). It becomes possible to greatly suppress the deterioration of the alignment accuracy of the semiconductor wafer to be processed affected by the expansion and contraction.
このアライメント精度向上に伴い、処理レシピ、特に熱処理条件による半導体ウェハの伸縮を高精度で補正することができるため、アライメント精度確保のために歪を低減するために処理温度を制限する必要がなくなる。これにより、半導体製造プロセスにおける熱処理条件の選択範囲を広げることが可能となる。 Along with this improvement in alignment accuracy, the expansion and contraction of the semiconductor wafer due to the processing recipe, particularly the heat treatment conditions, can be corrected with high accuracy, so that it is not necessary to limit the processing temperature in order to reduce distortion in order to ensure alignment accuracy. This makes it possible to expand the selection range of heat treatment conditions in the semiconductor manufacturing process.
図１９は、この発明の一実施の形態に従う露光方法を実施するための露光装置５０の概略構成を示す図である。この露光装置５０は、一例として、ステップ・アンド・スキャン方式の縮小投影露光装置である。ステップ・アンド・リピート方式の投影露光装置が用いられてもよい。
FIG. 19 is a diagram showing a schematic configuration of an
図１９において、露光装置５０は、被加工結晶性半導体ウェハＷＦを載置するウェハステージ１００と、半導体チップの転写パターンが描画されたレチクル（フォトマスク）１１２を載置するレチクルステージ１１０と、このレチクル１１２を介してウェハステージ１００上のウェハＷＦへ露光光を照射する照明系１２０と、照明系１２０からレチクル１１２を介して照射される露光光をウェハＷＦに照射する投影光学系１３０と、露光装置の位置合わせ等の各種制御および処理を実行する主制御系１４０を含む。
In FIG. 19, an
ウェハステージ１００は、投影光学系１３０下部の図示しないベース上に配置される。ウェハステージ１００上には、ウェハホルダ１０２が載置され、ウェハホルダ１０２上に、たとえば真空吸着等によりウェハＷＦが固定される。
ウェハホルダ１０２は、図示しない駆動部により、投影光学系１３０の光軸ＡＸの直交面に対し任意方向に微小傾斜することができ、かつこの投影光学系ＰＬの光軸ＡＸの方向（Ｚ方向）に対しても微小移動することができる。さらに、ウェハホルダ１０２は、光軸ＡＸ中心として微小回転動作も行なうこともできるように構成される。
The
ウェハステージ１００は、走査方向（Ｙ方向）の移動に加えて、半導体ウェハＷＦ上の複数のショット領域をレチクル１１２の照明領域（照明系１２０により照明される）と対応する露光領域に位置決めすることが可能なように、走査方向（Ｙ方向）に直交する非走査方向（Ｘ方向）に対しても移動可能とされる。
In addition to movement in the scanning direction (Y direction),
ウェハステージ１００は、モータ等を含むウェハステージ駆動部１０４により、ＸＹの二次元方向に駆動される。この二次元移動により、ウェハステージ１００は、ウェハＷＦ上の各ショット領域を走査露光する動作と、次のショット領域の露光開始位置まで移動する動作とを繰返すいわゆるステップ・アンド・スキャン動作を行なう。
The
ウェハステージ１００上のＸＹ平面内における位置は、ウェハステージ１００上面に設けられた移動鏡１０６を介して、ウェハレーザ干渉計システム１０８によりたとえば１ｎｍ以下の分解能で常時検出される。ウェハステージ１００が、ＸＹ方向に移動するため、移動鏡１０６は、Ｙ方向と直交する反射面を有するＹ移動鏡と、Ｘ方向に直交する反射面を有するＸ移動鏡とを含む。これに対応して、ウェハレーザ干渉計システム１０８も、Ｙ移動鏡に垂直に干渉計ビームを照射するＹ干渉計と、Ｘ移動鏡に垂直に干渉計ビームを照射するＸ干渉計とを含む。
The position on the
このウェハステージ１００上の移動位置を規定する静止座標系（直交座標系）が、ウェハレーザ干渉計システム１０８のＹ干渉計およびＸ干渉計の測長軸により規定される。
A stationary coordinate system (orthogonal coordinate system) that defines the movement position on the
照明系１２０は、照度均一な光源および光軸補正系を含む。照明系１２０は、回路パターン等が描画されたレチクル１１２上のレチクルブラインドにより規定されたスリット状の照明領域部分を、照明光ＩＬによりほぼ均一な照度で照射する。この露光用の照明光ＩＬとしては、エキシマレーザ光などが用いられる。この照明系１２０の照射する照明光の種類は特に限定されない。
The
レチクルステージ１１０上には、レチクル１１２が、たとえば真空吸着により固定される。レチクルステージ１１０は、レチクルステージ駆動部（図示せず）により、レチクル１１２の位置決めのために、照明系１２０の光軸（投影光学系の光軸ＡＸに一致する）に垂直なＸＹ方面で駆動可能であり、また所定の走査方向（Ｙ方向）に指定された走査速度で駆動することができる。レチクルステージ駆動部は、たとえば磁気浮上型の二次元リニアアクチュエータで構成される。
On
レチクルステージ１１０のステージ移動面内の位置は、レチクルレーザ干渉計１２４により、移動鏡１２６を介してｎｍ（ナノメータ）オーダの分解能で常時検出される。レチクルレーザ干渉計１２４からのレチクルステージ１１０の位置情報ＣＡは、ステージ制御系１５０へ供給され、また、ステージ制御系１５０を介して主制御系１４０に供給される。
The position of the
ステージ制御系１５０は、主制御系１４０からの指示に従って起動され、レチクルステージ１００のウェハレーザ干渉計システム１０８から供給される位置情報に基づいて、図示しないレチクルステージ駆動部を介してレチクルステージ１００を駆動して、その位置を制御する。
The
レチクル１１２の上部には、１対のレチクルアライメント系１２８が配置される。ただし、図１９においては、１つのレチクルアライメント系１２８を示す。この１対のレチクルアライメント系１２８は、各々、照明光ＩＬと同一波長の照明光により検出対象のマークを照明するための落射照明系と、その検出対象のマークの像を撮像するためのアライメント顕微鏡とを含む。アライメント顕微鏡は、結像光学系と撮像素子とを含んでおり、この撮像結果が主制御系１４０に供給される。通常、レチクル１１２からの検出光をレチクルアライメント系１２８に導くための、偏光ミラー（図示せず）が移動可能に配置される。露光シーケンスが開始されると、主制御系１４０からの指令に従って、図示ない駆動装置により、この偏光ミラーが、それぞれレチクルアライメント系１２８と一体的に照明光ＩＬの光路外に退避される。
A pair of
投影光学系１３０は、レチクルステージ１００の図１９に示す下部に配置される。この投影光学系１３０の光軸ＡＸの方向は、ＸＹ平面と垂直なＺ方向である。投影光学系１３０としては、通常、両側テレセントリックで所定の縮小倍率を有する屈折光学系が使用される。したがって、照明系１２０からの照明光ＩＬにより、レチクル１１２の照明領域が照明されると、このレチクル１１２を通過した照明光ＩＬにより、投影光学系１３０を介してレチクル１１２の照明領域内の回路パターンの縮小像（部分倒立像）が、表面にレジストが塗布されたウェハＷＦ上に形成されてパターンの転写が行なわれる。
The projection
ウェハステージ１００の移動位置を規定する静止座標系（ステージ座標系）上における位置情報（または速度情報）は、ステージ制御系１５０へ与えられ、さらに、このステージ制御系１５０から主制御系１４０へ供給される。ステージ制御系１５０では、主制御系１４０からの指示に従って、ウェハステージ１００上の位置情報に基づいて、ウェハステージ駆動部１０４を介してウェハステージ１００の位置の制御を行なう。
Position information (or velocity information) on a stationary coordinate system (stage coordinate system) that defines the movement position of the
ウェハステージ１００のウェハＷＦ近傍には、基準マーク板１５２が固定的に配置される。基準マーク板１５２の表面は、半導体ウェハＷＦの表面と同じ高さに設定される。この基準マーク板１５２の表面には、いわゆるベースライン計測用の基準マーク、およびレチクルアライメント用の基準マーク、その他の基準マークが形成される。
A
投影光学系１３０の側面には、オフアクシス方式のアライメント顕微鏡１５４が設けられる。アライメント顕微鏡１５４は、所定の波長幅を有する照明光（たとえば白色光）を半導体ウェハＷＦに照射する。半導体ウェハ上のアライメントマークの像と、対物レンズ等によって半導体ウェハと対応する面内に配置された指標板上の指標マークの像とをＣＣＤカメラ等の撮像素子の受光面上に結像して検出する。このアライメント顕微鏡１５４は、アライメントマーク（および基準マーク板１５２上の基準マーク）の撮像結果を、主制御系１４０へ供給する。このアライメント顕微鏡の検出中心と半導体ウェハのアライメントマークまでの距離が、通常、ベースラインと称される。
An off-
露光装置５０においては、さらに、投影光学系１３０の最良結像面に向けて複数のスリット像を形成するための結像光束を光軸ＡＸに対して斜め方向より供給する照明光学系（図示せず）と、その結像光束の半導体ウェハＷＦの表面での各反射光束をスリットを介して受光する受光光学系とからなる斜め入射方式の多点フォーカス検出系が、投影光学系１３０を支える支持部（図示せず）に固定される。ステージ制御系１５０は、この多点フォーカス検出系からの半導体ウェハ位置情報に基づいて、ウェハホルダ１０２を、Ｚ方向および傾斜方向に駆動する。
The
主制御系１４０は、マイクロコンピュータまたはワークステーションを主要構成要素とし、露光装置の各構成要素を統括して制御する。
The
図２０は、図１９に示す露光装置５０の第２層目以降の層の露光処理を行なう際の主制御系１４０の制御動作を示すフローチャートである。以下、図２０を参照して、図１９に示す露光装置の位置合わせ操作について説明する。
FIG. 20 is a flowchart showing the control operation of
まず、図示しないレチクルローダにより、レチクルステージ１１０上に、レチクル１１２がロードされる。主制御系１４０は、レチクルアライメントおよびベースライン計測を行なう。すなわち、主制御系１４０は、ウェハ駆動装置１０４を介してウェハステージ１００上の基準マーク板１５２を投影光学系１３０の直下に位置決めする。次いでレチクルアライメント系１２８を用いて、レチクル１１２上のレチクルアライメントマークと基準マーク板１５２上の第１の基準マークとの相対位置を検出する。この場合、基準マーク板１５２上には、１対のレチクルアライメントマークそれぞれに対応してレチクルアライメント用のマークが第１基準マークとして設けられている。
First,
次いで、主制御系１４０は、ウェハステージ１００を、所定量、たとえばベースライン量の設計値だけＸＹ面内で移動させる。次いで、アライメント顕微鏡１５４を用いて、基準マーク板１５２上のベースライン計測用の第２基準マークを検出する。
Next, the
主制御系１４０においては、このときに得られたアライメント顕微鏡１５４の検出中心と基準マーク板１５２上の第２基準マークとの相対位置関係および先に計測されたレチクルアライメントマークと基準マーク板１５２上の第１基準マークとの相対位置と、それぞれに対応するレーザ干渉計システム１０８との計測値に基づいてベースライン量、すなわちレチクルパターンの投影位置とアライメント顕微鏡１５４の検出中心との相対位置関係を計測する。
In the
上述の一連の作業により、露光工程の準備作業が終了する。この後、図２０に示すステップＳ１以降の処理フローが開始する。ここで、以下の条件を前提として、図２０に示す露光工程が実行される。すなわち、同一ロット内の複数枚の半導体ウェハが、１つの作業単位として処理される。また、この１つのロット内のすべての半導体ウェハは、同一条件（処理レシピ）および同一工程で各種処理が施されている。さらに、ロット内のウェハ番号（ｉ）は、図示しないカウンタのカウント値により設定され、このカウンタのカウント値が初期値“１”に設定されている。 The preparation process for the exposure process is completed by the series of operations described above. Thereafter, the processing flow after step S1 shown in FIG. 20 is started. Here, the exposure process shown in FIG. 20 is performed on the premise of the following conditions. That is, a plurality of semiconductor wafers in the same lot are processed as one work unit. In addition, all the semiconductor wafers in one lot are subjected to various processes under the same conditions (processing recipe) and the same process. Further, the wafer number (i) in the lot is set by a count value of a counter (not shown), and the count value of this counter is set to an initial value “1”.
まず、図示しないウェハローダにより、ウェハホルダ１０２上の露光処理完了のウェハと未露光の半導体ウェハとの交換が行なわれる（ステップＳ１）。ただし、最初のステップにおいては、処理対象の半導体ウェハが、１つのロット内の最初のウェハであり（ｉ＝１）、露光済みの半導体ウェハが存在しない。従って、単に、未露光の半導体ウェハＷＦが、ウェハホルダ１０２上にロードされる。
First, a wafer loader (not shown) exchanges an exposure process completed wafer on the
次いで、ウェハホルダ１０２上にロードされた半導体ウェハＷＦのサーチアライメントが行なわれる（ステップＳ２）。たとえば、半導体ウェハＷＦの中心に関してほぼ対称に周辺部に位置する少なくとも２つのサーチアライメントマークを、アライメント顕微鏡１５４を用いて検出する。これらのサーチアライメントマークの検出は、アライメント顕微鏡１５４の倍率を低倍率に設定して、各対応のサーチアライメントマークが、アライメント顕微鏡１５４の検出視野内に位置するように、ウェハステージ１００を順次位置決めしつつ実行される。
Next, search alignment of the semiconductor wafer WF loaded on the
アライメント顕微鏡１５４の検出結果（アライメント顕微鏡１５４の指標中心（アライメント顕微鏡の検出中心）と各アライメントサーチマークとの相対位置関係（ベースライン量））と各サーチアライメントマーク検出時のウェハ干渉計システム１０８の計測値とに基づいて、２つのサーチアライメントマークのステージ座標系（静止座標系）上の位置座標を求める。次いで、これらの２つのサーチアライメントマークの位置座標から、ウェハＷＦの残留回転誤差を算出する。この回転誤差がほぼ０となるように、ウェハホルダ１０２を、回転させる。これにより、半導体ウェハＷＦの、サーチアライメントが終了する。
The detection result of the alignment microscope 154 (relative positional relationship (baseline amount) between the index center of the alignment microscope 154 (detection center of the alignment microscope) and each alignment search mark) and the
次いで、カウンタのカウント値ｉが所定値ｋ以上であるかの判定が行なわれる（ステップＳ３）。このカウンタのカウント値ｉは、ウェハのロット内番号を示しており、処理対象のウェハＷＦが、ロット内の第ｋ枚目以降のウェハであるかが判定される。この所定値ｋは、１つのロット内のウェハ枚数の数を最大値として、２以上の適当な値に設定される。 Next, it is determined whether the count value i of the counter is equal to or greater than a predetermined value k (step S3). The count value i of this counter indicates the in-lot number of the wafer, and it is determined whether the wafer WF to be processed is the kth and subsequent wafers in the lot. The predetermined value k is set to an appropriate value of 2 or more, with the maximum number of wafers in one lot.
上述のように、最初の半導体ウェハの場合、ロット先頭の半導体ウェハであり、初期設定により、ｉ＝１である。したがって、ステップＳ３における判断ブロックにおいては、判定結果は「ＮＯ」であり、制御処理は、次のステップＳ４に進む。 As described above, in the case of the first semiconductor wafer, it is the semiconductor wafer at the head of the lot, and i = 1 by the initial setting. Therefore, in the determination block in step S3, the determination result is “NO”, and the control process proceeds to the next step S4.
ステップＳ４においては、半導体ウェハＷＦ上のすべてのショット領域の静止座標系における位置座標が計測される。すなわち、上述のステップＳ２でのサーチアライメント操作における各サーチアライメントマークの位置座標の計測と同様にして、半導体ウェハＷＦ上のウェハアライメントマークの静止座標系（ステージ座標系）上における位置座標、すなわちショット領域の位置座標を求める。この場合、ウェハアライメントマークの検出は、高精度で行なう必要があり、アライメント顕微鏡１５４の倍率は、ステップＳ２のサーチアライメント時よりも高い倍率に設定される。
In step S4, the position coordinates in the stationary coordinate system of all shot areas on the semiconductor wafer WF are measured. That is, the position coordinates of the wafer alignment mark on the semiconductor wafer WF on the stationary coordinate system (stage coordinate system), that is, the shot, in the same manner as the measurement of the position coordinates of each search alignment mark in the search alignment operation in step S2 described above. Find the position coordinates of the region. In this case, the wafer alignment mark needs to be detected with high accuracy, and the magnification of the
ステップＳ４において計測された各ショット領域の位置座標とそれぞれ対応の設計上の位置座標とに基づいて、先に述べたような最小二乗法等を用いた統計演算処理（ＥＧＡ演算）を行なうと同時に以下に示す補正を行ない、パラメータａ−ｆおよび追加の補正パラメータを算出する。これらのパラメータａ−ｆは、半導体ウェハＷＦ上の各ショット領域の配列に関連するローテーション、ＸおよびＹ方向のスケーリング、直交度、ＸおよびＹ方向のオフセットの６つのパラメータに対応する。これらの算出結果とショット領域の設計上の位置座標とに基づいて、全ショット領域の位置座標を算出する。この算出結果、すなわち半導体ウェハＷＦ上の全ショット領域の位置座標が、図示しない内部メモリの所定領域に格納される（ステップＳ５）。この内部メモリは、通常、主制御系１４０内に設けられる。
At the same time as performing statistical calculation processing (EGA calculation) using the least square method or the like based on the position coordinates of each shot area measured in step S4 and the corresponding design position coordinates, respectively. The following correction is performed to calculate parameters af and additional correction parameters. These parameters a-f correspond to six parameters of rotation, scaling in the X and Y directions, orthogonality, and offset in the X and Y directions related to the arrangement of each shot area on the semiconductor wafer WF. Based on these calculation results and the design position coordinates of the shot area, the position coordinates of all shot areas are calculated. The calculation result, that is, the position coordinates of all shot areas on the semiconductor wafer WF is stored in a predetermined area of an internal memory (not shown) (step S5). This internal memory is usually provided in the
半導体ウェハＷＦ上のすべてのショット領域について、位置ずれ量の非線形成分補正量として、結晶軸方位を考慮した前述の伸縮関数ｆ（Ｒ,θ）を読出す（ステップＳ６）。すなわち、上述のステップＳ５において算出された各ショット領域の位置座標に対してオフセット量を除き、それぞれ対応の設計上の位置座標との差を、位置ずれ量の線形成分として算出する。本発明においては、この非線形成分としては、各ショット領域に共通の補正関数ｆ（Ｒ、θ）を用いて算出する。 For all shot regions on the semiconductor wafer WF, the above-mentioned expansion / contraction function f (R, θ) taking into account the crystal axis orientation is read as a nonlinear component correction amount for the positional deviation amount (step S6). That is, the offset amount is excluded from the position coordinates of each shot area calculated in step S5 described above, and the difference from the corresponding design position coordinates is calculated as a linear component of the positional deviation amount. In the present invention, the nonlinear component is calculated using a correction function f (R, θ) common to each shot area.
次いで、この非線形成分として、前述の、半導体ウェハの結晶軸方向を考慮した伸縮関数を参照して、すべてのショット領域の位置ずれの非線形成分（補正値）を算出する（ステップＳ７）。すなわち、各ショット領域に対する非線形成分の補正を、前述の伸縮関数を用いて実行する。このステップＳ５において抽出される線形成分および非線形成分は、次式で表わされる：
ΔＸ（線形補正値）＝ｘ（線形補正位置）−Ｘ（設計値）、
ΔＹ（線形補正値）＝ｙ（線形補正位置）−Ｙ（設計値）．
ΔＸ（線形補正値）およびΔＹ（線形補正値）は、Ｘ成分およびＹ成分の計測値および設計値の差分値（オフセット値）である。ｘ（線形補正位置）およびｙ（線形補正位置）は、それぞれＥＧＡ演算処理されて、パラメータが決定された後に設定される位置情報である。
Next, as the nonlinear component, the nonlinear component (correction value) of the positional deviations of all shot regions is calculated with reference to the above-described expansion / contraction function in consideration of the crystal axis direction of the semiconductor wafer (step S7). That is, the correction of the non-linear component for each shot area is executed using the above-described expansion / contraction function. The linear component and nonlinear component extracted in step S5 are expressed by the following equations:
ΔX (linear correction value) = x (linear correction position) −X (design value),
ΔY (linear correction value) = y (linear correction position) −Y (design value).
ΔX (linear correction value) and ΔY (linear correction value) are the difference values (offset values) between the measured values and design values of the X and Y components. x (linear correction position) and y (linear correction position) are position information set after the EGA calculation processing and the parameters are determined.
この場合、非線形成分は、次式で表わされる。
ΔＸ（非線形成分）＝ｘ（計測値）−Ｘ（設計値）−ΔＸ（線形補正値）、
ΔＹ（非線形成分）＝ｙ（計測値）−Ｙ（設計値）−ΔＹ（線形補正値）．
ΔＸ（線形補正値）およびΔＹ（線形補正値）は、オフセット成分を示す。
In this case, the nonlinear component is expressed by the following equation.
ΔX (nonlinear component) = x (measured value) −X (design value) −ΔX (linear correction value),
ΔY (nonlinear component) = y (measured value) −Y (design value) −ΔY (linear correction value).
ΔX (linear correction value) and ΔY (linear correction value) indicate offset components.
ｘ（計測値）およびｙ（計測値）が、前述の内部メモリに格納される。前述の特許文献１等においては、この半導体ウェハの非線形歪み、すなわち非線形成分の局所的な規則性および歪みの度合を評価する評価関数を用いて、非線形成分を補正する処理を行なっている。しかしながら、本発明においては、この半導体ウェハ上には、均一に、結晶軸方位に応じた伸縮が生じていると仮定する。したがって、ステップＳ６の演算処理の後、位置連量について線形成分と非線形成分とを分離することは特に要求されない。
x (measured value) and y (measured value) are stored in the internal memory. In the above-mentioned
本実施の形態１においては、ステップＳ７における非線形成分の補正値の算出は、前述の式（４）を用いて、各ショット領域の位置情報を極座標に変換して代入することにより行なわれる：
ΔＲ＝Ｒ・Ａ・ｃｏｓθ＋Ｒ・Ｂ …（４）
上述の式（４）は、極座標表示での非線形成分の補正値である。長さ方向の非線形補正成分ΔＲを、ＸおよびＹ成分ΔＸおよびΔＹに変換することにより、非線形成分の補正値を各ショット領域に対して決定することができる。すなわち、各ショット領域に対し、上述の式（４）を用いて、設計上の位置座標ＸおよびＹに対応する長さＲおよび角度θを代入することにより、非線形補正値を求める。
In the first embodiment, the correction value of the nonlinear component in step S7 is calculated by converting the position information of each shot region into polar coordinates and using the above-described equation (4):
ΔR = R · A · cos θ + R · B (4)
The above equation (4) is a correction value of the nonlinear component in polar coordinate display. By converting the nonlinear correction component ΔR in the length direction into X and Y components ΔX and ΔY, the correction value of the nonlinear component can be determined for each shot region. That is, for each shot area, the nonlinear correction value is obtained by substituting the length R and the angle θ corresponding to the designed position coordinates X and Y using the above-described equation (4).
したがって、このステップＳ７における非線形成分を算出するための演算処理は大幅に簡略化される。このように、ステップＳ７において、半導体ウェハＷＦ上の全ショット領域の配列ずれの非線形成分のＸおよびＹ成分を算出することができる。 Therefore, the arithmetic processing for calculating the nonlinear component in step S7 is greatly simplified. In this way, in step S7, the X and Y components of the non-linear component of the alignment error of all shot regions on the semiconductor wafer WF can be calculated.
次に、ステップＳ８において、伸縮関数による補正値を、ステップＳ５において算出された位置情報に加算して全ショット領域の位置座標算出を行なう。 Next, in step S8, the correction value by the expansion / contraction function is added to the position information calculated in step S5, and the position coordinates of all shot areas are calculated.
次いで、ステップＳ８において算出した結果に基づいて、重ね合わせ補正位置を算出する（ステップＳ１０）。すなわち、ステップＳ８において求められた非線形補正値を、ＥＧＡ演算により求められた補正値ΔＸ（線形補正値）およびΔＹ（線形補正値）に対し加算することにより、非線形補正を施すことができ、各ショット領域に対する重ね合わせ位置補正を行うことができる。このステップＳ１０においては、先のステップＳ４において算出されて内部メモリの所定領域に格納された全ショット領域の位置座標と、各ショット領域についてステップＳ５において算出された位置ずれ量の線形成分の補正値と、ステップＳ７において求められた非線形成分補正値とが合算されて、重ね合わせ補正位置が算出される。 Next, the overlay correction position is calculated based on the result calculated in step S8 (step S10). That is, by adding the nonlinear correction value obtained in step S8 to the correction values ΔX (linear correction value) and ΔY (linear correction value) obtained by the EGA calculation, nonlinear correction can be performed. It is possible to perform overlay position correction on the shot area. In this step S10, the position coordinates of all shot areas calculated in the previous step S4 and stored in the predetermined area of the internal memory, and the correction value of the linear component of the positional deviation amount calculated in step S5 for each shot area. And the non-linear component correction value obtained in step S7 are added together to calculate the overlay correction position.
また、ステップＳ１０において、この重ね合わせ補正位置のデータと予め計測されたベースライン量とに基づいて、各ショット領域に対する重ね合わせ露光が実行される。この重ね合わせ露光においては、重ね合わせ補正位置データと予め計測されたベースライン量とに基づいて、半導体ウェハＷＦ上の各ショット領域の露光開始のための走査開始位置にウェハＷＦが順次ステッピングされる。このステッピングと同期して、レチクルステージ１１０とウェハステージ１００とを、走査方向に移動させ、レチクルパターンを半導体ウェハＷＦ上に転写する。この動作を、半導体ウェハＷＦ上の全ショット領域に対し繰返し実行される。これにより、ロット先頭（ロット内の第１枚目）の半導体ウェハＷＦに対する露光処理が完了する。
In step S10, overlay exposure for each shot area is executed based on the overlay correction position data and the pre-measured baseline amount. In this overlay exposure, the wafer WF is stepped sequentially to the scan start position for starting exposure of each shot area on the semiconductor wafer WF based on the overlay correction position data and the baseline amount measured in advance. . In synchronization with this stepping, the
なお、ステップＳ６において、位置ずれ量として線形成分と非線形成分とを分離し、この非線形成分に対して、結晶軸方位を考慮したすなわちヤング率を参照した伸縮関数に基づいて算出が行われても良い。この場合、ステップＳ６において、半導体ウェハが一様に収縮しているとして、一様伸縮関数を用いて、非線形補正がさらに実行されてもよい。 In step S6, the linear component and the non-linear component are separated as the amount of positional deviation, and the non-linear component is calculated based on a stretching function in consideration of the crystal axis orientation, that is, referring to the Young's modulus. good. In this case, in step S6, assuming that the semiconductor wafer is uniformly contracted, nonlinear correction may be further performed using a uniform expansion / contraction function.
半導体ウェハ上の各ショット領域についてのパターン転写が完了すると、次いで、１つのロットの半導体ウェハすべてについての露光処理が完了したかの判定が行なわれる（ステップＳ１１）。ここでは、ロットの最初の半導体ウェハについての処理が行なわれているため（I＝１）、ステップＳ１２において、半導体ウェハ番号ｉが１つ増分され、再びステップＳ１に制御処理が戻る。 When the pattern transfer for each shot area on the semiconductor wafer is completed, it is then determined whether or not the exposure processing for all the semiconductor wafers in one lot has been completed (step S11). Here, since the process for the first semiconductor wafer of the lot is being performed (I = 1), the semiconductor wafer number i is incremented by one in step S12, and the control process returns to step S1 again.
上述の処理が、半導体ウェハ番号ｉが所定数ｋに到達するまで繰返し実行される。半導体ウェハ番号ｉが所定数ｋに到達すると、パイロット（サンプル）ウェハについての位置合わせ処理が完了する。すなわち、ステップＳ３の判断ブロックにおいて、半導体ウェハが、所定数ｋ以上露光処理されたと判定されると、次いで、ステップＳ９へ処理が移行する。このステップＳ９においては、半導体ウェハ上の全ショット領域ではなく、所定数のショット領域（図２０においては、一例として８個のショット領域）を利用する８点ＥＧＡを用いて、全ショット領域の位置座標を算出する。すなわちアライメント顕微鏡１５４を利用して、半導体ウェハＷＦ上の予め選択された所定数（８個）のショット領域に敷設されたウェハアライメントマークを計測する。これらのウェハアライメントマークの計測結果に基づいて、サンプルショットのステージ座標系（静止座標系）における位置座標を求める。この求めたサンプルショット領域の位置座標と各対応の設計上の位置座標とに基づいて、前述の最小二乗法を用いた統計演算処理（ＥＧＡ演算処理）を実行する。これにより、各パラメータａ−ｆが算出され、この算出結果と各ショット領域の設計上の位置座標とに基づいて、全ショット領域の位置座標を算出する。この後、ステップＳ９に移行する。この８点ＥＧＡ演算処理時において、新たに結晶軸方位を参照した伸縮関数を用いて、新たに非線系成分の補正が行われても良い。ここでは、ロット内の半導体ウェハは、全て同じ処理レシピに従って同一のプロセスを受けているため、各ウェハの伸縮歪は同じであるとして、このステップＳ７において所定数の半導体ウェハに対して伸縮関数を用いて求められた非線形成分を利用する。
The above-described processing is repeatedly executed until the semiconductor wafer number i reaches a predetermined number k. When the semiconductor wafer number i reaches the predetermined number k, the alignment process for the pilot (sample) wafer is completed. That is, if it is determined in the determination block in step S3 that the semiconductor wafer has been exposed for a predetermined number k or more, the process then proceeds to step S9. In this step S9, the position of all shot areas is determined using 8-point EGA that uses a predetermined number of shot areas (eight shot areas as an example in FIG. 20) instead of all shot areas on the semiconductor wafer. Calculate the coordinates. In other words, the
ステップＳ１０においては、各ショット領域に対しては、内部メモリ内に格納された全ショット領域の位置座標（補正後の位置座標）とそれぞれのショット領域の位置ずれ量の非線形成分の補正値とに従って、各ショット領域について非線形成分および線形成分を含む位置ずれ量が補正された重ね合わせ補正位置を算出する。 In step S10, for each shot area, the position coordinates (corrected position coordinates) of all shot areas stored in the internal memory and the correction value of the nonlinear component of the positional deviation amount of each shot area are used. Then, an overlay correction position in which the amount of positional deviation including the nonlinear component and the linear component is corrected for each shot region is calculated.
次いで、ステップＳ１０において、ロット内の半導体ウェハが終了するまで、このステップＳ１２、Ｓ１、Ｓ２、Ｓ３、Ｓ９およびＳ１０、およびＳ１１の処理が繰返し実行される。 Next, in step S10, the processes in steps S12, S1, S2, S3, S9 and S10, and S11 are repeatedly executed until the semiconductor wafer in the lot is completed.
ステップＳ１１において、１つのロットの半導体ウェハがすべて露光処理が完了したと判定されると、このロットに対する半導体ウェハの露光処理が終了する。 If it is determined in step S11 that the exposure processing has been completed for all of the semiconductor wafers in one lot, the exposure processing of the semiconductor wafer for this lot ends.
上述のように、本実施の形態においては、非線形成分の補正について、非線形成分を分離抽出して、半導体ウェハ上の局所的な位置ずれ（歪）の相互依存性を算出してはいない。単に、半導体ウェハの結晶軸方位に依存した、ヤング率を考慮した伸縮関数を利用して、すなわち、ウェハ全体にわたって規則的な規則に基づく伸縮が生じていると想定して補正を行なっているだけである。また、単なる線形補正のみならず、非線形成分の補正をも行なっており、正確なアライメントを実現することができる。 As described above, the present embodiment does not calculate the interdependency of local misalignment (distortion) on the semiconductor wafer by extracting and extracting the non-linear component for the correction of the non-linear component. The correction is simply performed using the expansion / contraction function in consideration of the Young's modulus, which depends on the crystal axis orientation of the semiconductor wafer, that is, the expansion / contraction based on the regular rule occurs over the entire wafer. It is. Further, not only linear correction but also nonlinear component correction is performed, and accurate alignment can be realized.
以上のように、この発明の実施の形態１に従えば、露光装置の露光の位置合わせ走査時において、非線形成分の補正として、半導体ウェハの結晶軸方位に応じた伸縮関数を参照して行なっている。したがって、線形補正に加えて、さらに精密に、位置合わせを行なうことが可能となる。また、この非線形成分の補正時においては、単に半導体ウェハの一様な（規則性のある）伸縮を想定しており、局所的な歪み／伸縮は考慮していない。したがって用いられるパラメータとしては、単に処理レシピに応じた定数が予め決定されていればよく、演算処理量を低減することができ、アライメント処理に要する時間を短縮することができる。 As described above, according to the first embodiment of the present invention, the correction of the nonlinear component is performed with reference to the expansion / contraction function corresponding to the crystal axis orientation of the semiconductor wafer during exposure alignment scanning of the exposure apparatus. Yes. Therefore, in addition to linear correction, it is possible to perform alignment more precisely. Further, at the time of correcting this non-linear component, a uniform (regular) expansion / contraction of the semiconductor wafer is simply assumed, and local distortion / expansion / contraction is not considered. Therefore, it is only necessary that a constant corresponding to the processing recipe is determined in advance as a parameter to be used, the amount of calculation processing can be reduced, and the time required for the alignment processing can be shortened.
［実施の形態２］
半導体製造ラインにおいてリソグラフィ工程としては、露光を行なった後、現像（エッチング）を行なう工程がある。各回路パターン（層）ごとに、リソグラフィ工程が実行され、回路パターンが順次積層される。この場合、各露光装置において露光操作が行なわれた後、上層パターン作製時、露光装置において正確に、位置ずれ補正が行なわれているかを、重ね合わせ検査装置で実行する。この重ね合わせ検査装置において検出された位置ずれ情報が再び、露光装置にフィードバックされ、露光装置における位置ずれ量の補正が実行される。重ね合わせ検査装置においても、位置ずれ量の検査においては、上述のような統計演算処理が実行される。したがって、この上述の露光装置に対して説明した位置ずれ補正を、この重ね合わせ検査装置においても適用することができる。
[Embodiment 2]
As a lithography process in a semiconductor manufacturing line, there is a process of developing (etching) after performing exposure. A lithography process is performed for each circuit pattern (layer), and the circuit patterns are sequentially stacked. In this case, after the exposure operation is performed in each exposure apparatus, whether or not the positional deviation correction is accurately performed in the exposure apparatus is performed by the overlay inspection apparatus when the upper layer pattern is manufactured. The positional deviation information detected in this overlay inspection apparatus is fed back to the exposure apparatus again, and the positional deviation amount in the exposure apparatus is corrected. Also in the overlay inspection apparatus, the statistical calculation process as described above is executed in the inspection of the positional deviation amount. Therefore, the positional deviation correction described for the above-described exposure apparatus can be applied to this overlay inspection apparatus.
図２１は、この発明の実施の形態２に従う半導体製造ラインの構成を概略的に示す図である。図２１に示す製造ライン２００においては、複数の露光装置２０４ａ、２０４ｂ…と、重ね合わせ検査装置２０５ａ、２０５ｂ…が並列に設けられる。露光装置２０４ａおよび２０４ｂ…は、実施の形態１に示す位置ずれ補正機能を有する。同様、重ね合わせ検査装置２０５ａおよび２０５ｂも、重ね合わせ検査時において、以下に説明するように、位置ずれ測定補正として、実施の形態１において説明した半導体ウェハの結晶軸方位に考慮した伸縮関数を用いて非線形成分の補正を行なう。
FIG. 21 schematically shows a structure of a semiconductor production line according to the second embodiment of the present invention. In the
この半導体製造ライン２００においては、生産管理システム２０６と、各種半導体製造工程の処理を実行する半導体製造装置２０７が設けられる。この半導体製造装置２０７は、成膜およびエッチングなどを行なうための装置を各工程ごとに含み、たとえばスパッタ装置、エッチング装置およびＣＶＤ（化学的気相成長）装置である。
In this
生産管理システム２０６においては、アライメント補正部２１６と、データベース２１７とが設けられる。生産管理システム２０６のデータベース２１７は、それぞれ参照用端末２０８を介して半導体製造装置２０７、露光装置２０４ａ、２０４ｂ…および重ね合わせ検査装置２０５ａ、２０５ｂ…に結合される。データベース２１７には、アライメントデータが格納され、アライメント補正部２１６は、露光装置２０４ａ、２０４ｂ…における補正値を、データベース２１７に含まれるアライメントデータを参照して生成する。
In the
露光装置において位置合わせが行なわれたパターン間においては、位置合わせ（アライメント）を行なっているにもかかわらず、位置合わせずれが生じる。この原因としては、露光装置自身の機械的な誤差等種々の原因が存在する。したがって、露光装置２０４ａ、２０４ｂ…には、このずれ量をなくすための補正値が設定される。同様、重ね合わせ検査装置２０５ａ、２０５ｂ…は、このずれ量を検出し、このずれ量をなくすための補正値（「重ね合わせ検査補正値」と称す）を計算する。この重ね合わせ検査補正値が、アライメント補正部２１６に設定され、露光装置２０４a、２０４ｂにおける露光時のアライメントの初期補正値として利用される（図２０のステップＳ１の前の初期設定時に、設定される）。
A misalignment occurs between patterns that have been aligned in the exposure apparatus, even though alignment is performed. There are various causes for this, such as mechanical errors of the exposure apparatus itself. Therefore, a correction value for eliminating this deviation amount is set in the
生産管理システム２０６が、露光装置２０４ａ、２０４ｂ…に対し、ロット単位の露光補正値を設定する。この露光補正値に従って各露光装置２０４ａ、２０４ｂ、・・・において露光工程が行なわれる。この露光工程時の露光装置における位置合わせ補正時においては、また、実施の形態１と同様の位置ずれ補正が実行される。
The
この半導体製造ライン２００においては、半導体ウェハ２２０（ＷＦ）が順次ラインに沿って転送され、各種処理が行なわれ、最終的にこの製造ライン２００からは、半導体ウェハ２２０上に半導体装置２２１（回路パターンが形成された半導体チップ）が形成される。従って、半導体装置の製造工程においては、複数層にわたって回路パターンを積層する。したがって、重ね合わせ検査装置２０５ａ、２０５ｂは、下層および上層の検査マーク（アライメントマーク）の位置関係から、既に形成された層（基準層）に対する新たな層のずれを測定する。
In the
図２２は、重ね合わせ検査装置において位置ずれ検査対象となる検査マーク（アライメント検査マーク）の位置関係を概略的に示す図である。この検査マーク（アライメント検査マーク）は、第１層（基準層）に形成される第１のアライメントマーク２３１と、このアライメントマーク２３１に整列して形成される第２のアライメントマーク２３２とを含む。通常、これらのアライメントマーク２３１および２３２は、それぞれ製造工程ごとに形成され、第２アライメントマーク２３２は、通常、ダイシング（スクライブ）ライン部に形成されるレジストにより形成される。下地の第１アライメントマーク２３１は、下地の回路パターン内のダイシングラインに形成される。これらのアライメントマーク２３１および２３２の位置ずれ量ΔＡおよびΔＢを用いて重ね合わせ位置ずれ量が検出される。
FIG. 22 is a diagram schematically showing the positional relationship between inspection marks (alignment inspection marks) that are subject to positional deviation inspection in the overlay inspection apparatus. The inspection mark (alignment inspection mark) includes a
通常、この位置ずれ量としては、差分値の平均値（ΔＡ−ΔＢ）／２が用いられる。検査点は、図２３（Ａ）に示すように、半導体ウェハ２２０の所定数のショット領域（サンプルショット領域）２３０を用いて、測定が行なわれる。この場合、図２３（Ｂ）に示すようにサンプルショット領域の四隅に配置される測定ポイント２３４に、図２２に示す検査マーク２３１および２３２が形成される。ここで、図２３（Ａ）においては、各サンプルショット領域のウェハ上の位置座標を併せて示す（Ｘ座標は、−３から３、Ｙ座標は、−３から３）。この座標によりショット領域が特定される。
Normally, the average value (ΔA−ΔB) / 2 of the difference values is used as the positional deviation amount. As shown in FIG. 23A, the inspection points are measured by using a predetermined number of shot areas (sample shot areas) 230 on the
この位置ずれ量の測定には、一般に、画像認識手法が用いられ、このアライメントマーク２３１および２３２を照射し、これらのアライメントマーク２３１および２３２からの反射光の強度から、アライメントマーク２３１および２３２のエッジを検出することにより行なわれる。この測定データが、重ね合わせ検査補正値として露光装置２０４ａ、２０４ｂ、・・・に対する初期補正値としてアライメント補正部２１６に設定される。
In general, an image recognition method is used to measure the amount of misalignment. The alignment marks 231 and 232 are irradiated, and the edges of the alignment marks 231 and 232 are determined based on the intensity of reflected light from the alignment marks 231 and 232. This is done by detecting. This measurement data is set in the
このようにして得られる位置ずれ量の測定データは、測定誤差を含む。測定データの信頼性を向上させるために、測定データから測定誤差成分を検出して補正する。この位置ずれ量の測定データは、線形成分として、露光時の位置合わせと同様、オフセット、スケーリング、ローテーション、直交度等をウェハレベルの誤差成分として含み、また、ショット内の誤差成分としては、ショットローテーション、ショット倍率の要因を含む。一方、非線形成分は、測定誤差と、ステッピング、ヨーイング（Yawing（左右の振れ））、プロセス歪み等を含む。このプロセス歪みは、熱処理、表面研磨による平坦化の面内ばらつきなどによる半導体ウェハ面内のショット領域の配列が、ランダムにずれる現象を示す。非線形成分の測定誤差以外の要因によるずれ成分は、同一ロット内のウェハでは共通に存在する。 The positional deviation amount measurement data obtained in this way includes a measurement error. In order to improve the reliability of the measurement data, a measurement error component is detected from the measurement data and corrected. The measurement data of the positional deviation amount includes offset, scaling, rotation, orthogonality, etc. as error components at the wafer level as linear components, as in the alignment at the time of exposure. Includes factors of rotation and shot magnification. On the other hand, the non-linear component includes measurement error, stepping, yawing (Yawing (left and right shake)), process distortion, and the like. This process distortion indicates a phenomenon in which the arrangement of shot regions in the semiconductor wafer surface is randomly shifted due to in-plane variations in planarization due to heat treatment or surface polishing. Deviation components due to factors other than the measurement error of the non-linear component exist in common in wafers in the same lot.
したがって、測定誤差成分は、測定された位置ずれ量から、線形成分と非線形ずれ成分とを除去することにより抽出することができる。この場合、線形成分の位置ずれ量を除去するためには、上述のような統計処理を用いてパラメータを導出する。また、非線形成分として、実施の形態１と同様、熱処理工程時において、半導体ウェハの結晶軸方位に応じた伸縮成分を考慮する。これらの線形成分と非線形ずれ成分とを除去し、測定誤差成分を抽出する。この測定誤差データが、所定値以下の場合には、重ね合わせ検査装置２０５ａおよび２０５ｂにおける位置ずれ量の測定に対する測定位置補正データとして、アライメント補正部２１６に設定される。この測定位置補正データ（測定誤差データ）が、重ね合わせ検査装置における測定にフィードバックされて、測定誤差が低減される。一方、測定誤差データが所定値を超える場合には、種々の予め定められた異常処理操作が実行される。重ね合わせ検査補正値が、露光装置に対する位置合わせ補正データとして、アライメント補正部２１６に設定される。
Therefore, the measurement error component can be extracted by removing the linear component and the nonlinear shift component from the measured positional shift amount. In this case, in order to remove the displacement amount of the linear component, parameters are derived using the statistical processing as described above. Further, as in the first embodiment, as the nonlinear component, an expansion / contraction component corresponding to the crystal axis orientation of the semiconductor wafer is taken into consideration during the heat treatment step. These linear components and nonlinear shift components are removed, and measurement error components are extracted. When the measurement error data is equal to or smaller than a predetermined value, it is set in the
上述のように、重ね合わせ検査装置において、露光および現像後において、設定された位置合わせにおいて誤差が生じているか判定する必要がある。この場合、線形成分および非線形成分両者を考慮する必要があり、下地層として、熱酸化処理およびイオン注入などの熱処理などが行なわれた半導体ウェハに対しては、単に結晶軸方位を考慮する伸縮関数を利用することにより、この測定誤差データ算出操作を簡略化することができる。 As described above, in the overlay inspection apparatus, it is necessary to determine whether an error has occurred in the set alignment after exposure and development. In this case, it is necessary to consider both linear and non-linear components. For semiconductor wafers that have undergone heat treatment such as thermal oxidation and ion implantation as the underlying layer, a stretching function that simply considers the crystal axis orientation By using this, this measurement error data calculation operation can be simplified.
なお、図２１に示す生産管理システム２０６においてアライメント補正部２１６およびデータベース２１７は、この製造ライン２００に含まれる露光装置２０４、２０４ｂ、および重ね合わせ検査装置２０５ａ、２０５ｂ…に対するグローバルな補正部であり、個々の露光装置における位置合わせ補正および補正演算は各露光装置において実行される。また重ね合わせ検査装置２０５ａ、２０５ｂ…においても、その重ね合わせのずれ量の算出は個々の検査装置において実行される。
In the
なお、上述の説明においては、重ね合わせ検査補正値として重ね合わせ検査装置の測定データが用いられている。しかしながら、この重ね合わせ検査装置の測定データから測定誤差データが除去されたデータが、露光装置に対する重ね合わせ補正値として用いられてもよい。 In the above description, the measurement data of the overlay inspection apparatus is used as the overlay inspection correction value. However, data obtained by removing measurement error data from the measurement data of the overlay inspection apparatus may be used as an overlay correction value for the exposure apparatus.
以上のように、この発明の実施の形態２に従えば、製造ラインにおいて、露光装置および重ね合わせ検査装置両者において、そのずれ量の測定成分除去に、位置ずれ量の算出処理に要する時間を短縮化することができる。 As described above, according to the second embodiment of the present invention, in the production line, in both the exposure apparatus and the overlay inspection apparatus, the time required for calculating the misregistration amount is reduced for removing the misalignment measurement component. Can be
なお、この図２１に示す露光装置２０４ａ、２０４ｂは、ステッパ（ステップアンドリピート型露光装置およびステップアンドスキャン型露光装置）のいずれであってもよい。また、重ね合わせ検査装置２０５ａ、２０５ｂそれぞれにおいて、ロットの半導体ウェハの異常またはステッパ（露光装置）異常が生じた場合の処理は、種々の重ね合わせ検査装置の構成に応じて定められればよい。この重ね合わせ検査装置において位置ずれ量の算出時に、半導体ウェハの結晶軸方位に応じた伸縮関数、すなわち、ヤング率を反映した伸縮関数が、非線形成分補正関数として利用されればよい。
Note that the
［実施の形態３］
図２４から図３６は、この発明の実施の形態３に従う半導体装置の製造工程を示す工程フロー断面図である。この図２４から図３６に示す工程フロー断面図においては、ＰチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）とＮチャネルＭＯＳトランジスタがともに形成されるＣＭＯＳ半導体装置の製造工程を示す。
[Embodiment 3]
24 to 36 are process flow cross-sectional views showing the manufacturing process of the semiconductor device according to the third embodiment of the present invention. The process flow sectional views shown in FIGS. 24 to 36 show a manufacturing process of a CMOS semiconductor device in which both a P channel MOS transistor (insulated gate field effect transistor) and an N channel MOS transistor are formed.
図２４において、半導体基板３００上に、薄い酸化膜（下敷酸化膜）３０２が形成される。この酸化膜３０２上に、窒化膜３０４が形成される。
In FIG. 24, a thin oxide film (underlay oxide film) 302 is formed on a
図２５において、半導体装置のフィールド領域（素子分離領域）を規定する領域に、エッチング処理により、半導体基板３００内部にまで到達する溝３０６を、窒化膜３０４および酸化膜３０２を介して形成する。
In FIG. 25, a
次いで、図２６に示すように、窒化膜３０４をマスクとして、熱酸化処理を行なう。この熱酸化処理により、溝３０６の側壁および底部に熱酸化膜３０８を形成する。この熱酸化膜３０８を形成する熱酸化処理は、高温環境下で行なわれ、半導体ウェハに大きな伸縮歪が導入される。
Next, as shown in FIG. 26, thermal oxidation is performed using
次いで、図２７に示すように、窒化膜３０４をマスクとして、たとえばＣＶＤ法（化学気相成長法）等を用いて、二酸化シリコンを溝３０６に堆積し、溝分離領域３１０ａ、３１０ｂおよび３１０ｃを形成する。これらの溝分離領域３１０ａ、３１０ｂ、および３１０ｃにより、トランジスタを形成する活性領域が規定される。溝分離領域の形成後、半導体基板３００表面の薄い酸化膜３０２および窒化膜３０４をエッチング除去して、基板表面を露出させる。
Next, as shown in FIG. 27, using the
次いで、図２８に示すように、分離領域３１０ｂおよび３１０ｃの間の領域に図示しないレジストを形成する。このレジストパターンの形成時に、前述の露光処理が行われ、現像により、所定領域にのみレジストを形成することができる。この図示しないレジストをマスクとして、イオン注入が行なわれる。これにより、素子分離領域３１０ａおよび３１０ｂの間の基板領域に、不純物領域（ウェル領域）３１２が、第１導電型（Ｎ型）の活性領域３１２として形成される。この第１導電型の活性領域３１２は、トランジスタの基板領域として作用する（ＭＯＳトランジスタの場合）。
Next, as shown in FIG. 28, a resist (not shown) is formed in a region between the
このイオン注入を行なった後、注入イオンの活性化のために、熱処理（アニール）が実行される。この熱処理は、半導体ウェハ（半導体基板３００）の伸縮に影響する。 After this ion implantation, a heat treatment (annealing) is performed to activate the implanted ions. This heat treatment affects the expansion and contraction of the semiconductor wafer (semiconductor substrate 300).
次いで、図２９に示すように、不純物領域３１２を図示しないレジストによりマスクし、第２導電型のイオンの注入を行なう。これにより、素子分離領域３１０ｂおよび３１０ｃの間に、不純物領域（ウェル領域）３１４が第２導電型（Ｐ型)の活性領域として形成される。この不純物領域３１４の注入イオンの活性化のために、また、イオン注入後兄ーるが実行される。この熱処理が、また半導体ウェハの伸縮に影響する。
Next, as shown in FIG. 29, the
次いで、図３０に示すように、不純物領域３１２および３１４それぞれの上の所定領域に、ゲート電極３１５ａおよび３１５ｂが形成される。これらのゲート電極３１５ａおよび３１５ｂ下部には、ゲート絶縁膜（ゲート酸化膜）が形成される。図２８に示す工程においては、半導体基板３００表面に、薄い犠牲絶縁膜が形成され、この犠牲絶縁膜を介して図２８および図２９に示すイオン注入が実行される。そして、図２９に示すイオン注入より不純物領域３１４を形成した後に、新たにゲート絶縁膜が形成され、このゲート絶縁膜を、ゲート電極３１５ａおよび３１５ｂ形成時に、ゲート電極とともにエッチング処理してゲート絶縁膜およびゲート電極のパターニングが行なわれる。図３０以降の素子断面図においては、ゲート電極絶縁膜は明確には示していないが、ゲート電極３１５ａおよび３１５ｂ下部には、ゲート絶縁膜が形成されている。
Next, as shown in FIG. 30,
次いで、図３１に示すように、不純物領域３１２を図示しないレジストによりマスクして、ゲート電極３１５ｂに対して自己整合的に、第１導電型（Ｎ型)のイオン注入が実行される。これにより、不純物領域３１４において、ソース／ドレインとなる高濃度不純物領域３１６ａおよび３１６ｂが形成される。この高濃度不純物領域３１６ａおよび３１６ｂのイオン注入後、再び注入イオンの活性化のために、熱処理が実行される。したがって、この場合にも、熱処理が、半導体ウェハ（半導体基板）の伸縮に影響する。
Next, as shown in FIG. 31, the
次いで、図３２に示すように、不純物領域３１４を、図示しないレジストでマスクし、ゲート電極３１５ａに対し、自己整合的に第２導電型（Ｐ型）のイオンの注入を実行する。これにより、第２導電型の不純物領域３１２表面に、ソース／ドレイン領域となる高濃度不純物領域３１８ａおよび３１８ｂが形成される。このイオン注入における不純物領域３１８ａおよび３１８ｂ形成後、再び注入イオン種の活性化のために、熱処理が実行される。したがって、この場合においても、半導体ウェハの伸縮に影響する。
Next, as shown in FIG. 32, the
次いで、図３３に示すように、基板表面上に絶縁膜を形成した後、たとえば異方性エッチングを施して、ゲート電極３１５ａおよび３１５ｂの側壁に、側壁絶縁膜３２０ａおよび３２０ｂを形成する。これらの側壁絶縁膜３２０ａおよび３２０ｂの形成工程においては、たとえば反応性イオンエッチング（ＲＩＥ）などの処理が行なわれ、高温での熱処理は行なわれないため、半導体ウェハの伸縮はそれほど大きくはない。
Next, as shown in FIG. 33, after forming an insulating film on the substrate surface, anisotropic etching is performed, for example, to form side
次いで、図３４に示すように、不純物領域３１４を図示しないレジストでマスクし、不純物領域３１２において、この側壁絶縁膜３２０ａおよびゲート電極３１５ａに対して自己整合的にイオン注入を実行する。これにより、不純物領域３１２の高濃度不純物領域３１８ａおよび３１８ｂよりも深くかつ狭い第２導電型の不純物領域３２２ａおよび３２２ｂが形成される。
Next, as shown in FIG. 34, the
次いで、図３５に示すように、不純物領域３１２を図示しないレジストでマスクし、不純物領域３１４において、側壁絶縁膜３２０ｂおよびゲート電極３１５ｂに対して自己整合的にイオン注入を実行する。これにより、不純物領域３１４の高濃度不純物領域３１６ａおよび３１６ｂよりも深くかつ狭い第１導電型の不純物領域３２４ａおよび３２４ｂが形成される。
Next, as shown in FIG. 35, the
図３４および図３５に示すようにゲート電極の側壁絶縁膜３２０ａおよび３２０ｂに対し自己整合的にイオン注入を行なうことにより、いわゆるＬＤＤ（ライトリードープトドレイン）またはエクステンション構造が実現する。これにより、低濃度の不純物領域３１８ａ，３１８ｂ，３１６ａ，３１６ｂにより、ゲート電極３１５ａおよび３１５ｂ直下の電界を低減し、ドレイン高電界に起因する素子破壊（ゲート絶縁膜の破壊）を防止する。
As shown in FIGS. 34 and 35, by performing ion implantation in a self-aligned manner on the
次いで、図３６に示すように、層間絶縁膜３２６を、半導体装置全面に形成し、層間絶縁膜３２６の所定の領域にエッチング処理により貫通孔を形成する。この後、たとえばＣＶＤ法により、貫通孔に導電性材料を充填する。これにより、コンタクト（プラグ）３２８ａ、３２８ｂが、不純物領域３１８ａおよび３１８ｂに対しそれぞれ電気的に接触するように形成され、また、不純物領域３１６ａおよび３１６ｂに対しても、コンタクト（プラグ）３２８ｃおよび３２８ｄが、それぞれ電気的に接続されるように形成される。
Next, as shown in FIG. 36, an
この後、コンタクト（プラグ）３２８ａ−３２８ｄに対し、たとえばＣＶＤ法などを用いて、導電性の金属配線３３０ａ−３３０ｄが形成される。次いで、ＣＶＤ法などにより導電膜を堆積した後、エッチングによりこの導電膜をパターニングして、コンタクト３１８ａ−３１８ｄそれぞれに電気的に接続される導電性配線３３０ａ−３３０ｄを形成する。導電性配線３３０ａ−３３０ｄは、電源ノードまたは信号線に電気的に接続される。これらの工程により、導電型の異なるＭＯＳトランジスタ、すなわちＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯＳトランジスタが形成される。
Thereafter,
この半導体装置が利用される用途に応じて、多層の金属配線構造が用いられ、さらに上層にまで、配線が形成される。しかしながら、半導体ウェハの伸縮の影響の度合が大きな工程は、熱酸化処理工程および基板領域に対するイオン注入後の注入イオン種の活性化のためのドライブ用のアニール処理である。したがって、これらの熱処理工程後の半導体ウェハの露光工程において、本実施の形態１において説明した結晶軸方位を考慮した伸縮関数を用いて位置ずれの非線形成分を補正する。この補正は、特に高精度の位置合わせを必要とする工程で実施するのが好ましい。例えばフィールド形成工程（シリコン基板上に素子分離領域を形成することにより活性領域を規定する工程)においてシリコン基板上に活性領域で形成されたアライメントマークに対して，ゲート電極形成工程において、ゲート電極のパターニングのため、導電膜上に塗布されたレジストを露光する工程におけるアライメント（位置合わせ）に適用するのが好ましい。その後、レジストは現像され、ドライエッチング法などを用いて導電膜がパターニングされてゲート電極が形成される。また、同様に、基板上の活性領域のアライメントマークに対して不純物注入工程におけるレジストパターニングのための露光工程でのアライメントに適用することも可能である。また、ゲート電極形成工程においてゲート電極と同層（レイア）の導電膜により形成されたアライメントマークに対して、層間絶縁膜内に形成されるコンタクトホールのパターニングのため、同様にレジストの露光工程でのアライメントに適用することができる。これにより、位置ずれ量の補正を効果的に行なって、高精度のアライメント（位置合わせ）を実現することができ、半導体装置の歩留り向上および高性能化が実現できる。 Depending on the application in which this semiconductor device is used, a multilayer metal wiring structure is used, and wiring is formed up to the upper layer. However, the process having a large degree of influence of the expansion and contraction of the semiconductor wafer is a thermal oxidation process and an annealing process for driving for activating the implanted ion species after ion implantation into the substrate region. Therefore, in the semiconductor wafer exposure process after these heat treatment processes, the non-linear component of misalignment is corrected using the expansion / contraction function taking into account the crystal axis orientation described in the first embodiment. This correction is preferably performed in a process that requires highly accurate alignment. For example, an alignment mark formed in an active region on a silicon substrate in a field forming step (step of defining an active region by forming an element isolation region on the silicon substrate) For patterning, it is preferably applied to alignment (positioning) in the step of exposing the resist applied on the conductive film. Thereafter, the resist is developed, and the conductive film is patterned using a dry etching method or the like to form a gate electrode. Similarly, the alignment mark of the active region on the substrate can be applied to alignment in an exposure process for resist patterning in an impurity implantation process. In addition, in the gate electrode formation process, for the alignment mark formed by the conductive film in the same layer (layer) as the gate electrode, for the patterning of the contact hole formed in the interlayer insulating film, in the resist exposure process as well. It can be applied to the alignment. Thereby, the amount of misalignment can be effectively corrected to achieve highly accurate alignment (positioning), and the yield and performance of the semiconductor device can be improved.
また、半導体ウェハの熱歪という物理的現象を対象として補正を行っており、処理レシピに応じて伸縮関数の係数ＡおよびＢを調整することにより、倍率（スケーリング）補正を行う事ができる。従って、位置合わせ精度を確保するために、処理温度を制限して歪を小さくすることは要求されない。これにより、熱処理工程の処理温度および処理時間の制限を小さくすることができ、製造工程の最適化を図ることができる。 Further, correction is performed for the physical phenomenon of thermal distortion of the semiconductor wafer, and magnification (scaling) correction can be performed by adjusting the coefficients A and B of the expansion / contraction function according to the processing recipe. Therefore, it is not required to reduce the distortion by limiting the processing temperature in order to ensure the alignment accuracy. Thereby, the restriction | limiting of the processing temperature and processing time of a heat processing process can be made small, and the optimization of a manufacturing process can be aimed at.
また、上述の説明においては、主として熱処理に関してのウェハ伸縮に関して説明したが、ウェハ伸縮に関して影響を与える積層膜に対しても本発明は適用することができる。 In the above description, the wafer expansion and contraction mainly related to the heat treatment has been described. However, the present invention can also be applied to a laminated film that affects the wafer expansion and contraction.
図３７は、この発明に従う半導体装置の半導体ウェハの断面構造を概略的に示す図である。この図３７においては、半導体ウェハ３５５は、単結晶シリコン基板３５０と、この単結晶シリコン基板３５０上に形成される酸化膜（絶縁膜）３５２と、この酸化膜３５２上に形成されるシリコン単結晶層３５４とを含む。すなわち、この図３７に示す半導体ウェハ３５５においては、シリコン単結晶層３５４、すなわち、ＳＯＩ層にトランジスタ（ＳＯＩトランジスタ）が形成される。図２４から図３６に示す半導体装置の製造工程において、半導体基板３００が、この図３７に示すＳＯＩ層３５４に対応する。この場合、素子分離を行なうための溝分離構造においては、酸化膜３５２に到達するまで形成されて、完全溝分離（フル・トレンチ・アイソレーション）構造とされてもよく、また、図２７から図３６に示すように、溝が浅く形成されて、シャロートレンチ分離（ＳＴＩ）構造が用いられて、いわゆる部分トレンチ分離（ＰＴＩ）構造が用いられてもよい。なお、ＳＯＩトランジスタのＬＤＤ構造においては、フル・トレンチアイソレーションの場合、高濃度ソース／ドレイン領域とゲート直下のチャネル領域との間に、低濃度の不純物領域が高電界緩和用の領域として配置される。
FIG. 37 schematically shows a cross-sectional structure of a semiconductor wafer of a semiconductor device according to the present invention. In FIG. 37, a
この図３７に示すＳＯＩ構造の場合、酸化膜３５０により、下側の基板ウェハ層（シリコン単結晶基板）３５０が活性領域となるＳＯＩ層３５４と分離されている。したがって、熱処理後の熱の放散が抑制され、この単結晶シリコン基板３５０における熱歪みの度合が大きく、その伸縮の度合が大きくなると考えられる。したがって、この発明に従う伸縮関数を利用して非線形成分の位置合わせずれ量の補正を、このようなＳＯＩ層を有する半導体ウェハ３５５に適用することにより、より効果的に、位置合わせ精度を高くすることができる。
In the SOI structure shown in FIG. 37, the lower substrate wafer layer (silicon single crystal substrate) 350 is separated from the
図３８は、半導体ウェハの他の構成を示す図である。この図３８に示す半導体ウェハは、バルク半導体基板３６０により形成される。この半導体基板３６０の表面に、トランジスタが形成される。トランジスタ形成部におけるトランジスタの形成工程は、図２４から図３６に示す工程と同じである。したがって、このバルク基板を半導体ウェハとして利用する場合においても、同じ製造工程が用いられ、熱処理が施される。したがって、バルク型半導体基板で構成される半導体ウェハにおいても熱処理により、基板の歪みが生じ、その結晶軸方位に応じた伸縮が生じる。従って、このようなバルク型の半導体ウェハに対しても、位置合わせ時の補正値として、基板の結晶軸方位を考慮した関数を利用して生成することにより、ＳＯＩウェハと同様、効果的に位置ずれを補正することができる。
FIG. 38 shows another configuration of the semiconductor wafer. The semiconductor wafer shown in FIG. 38 is formed by a
また、図２４から図３６に示す製造工程においては、素子分離構造として溝分離構造が用いられている。しかしながら、素子分離のために、ＬＯＣＯＳ膜（局所酸化膜）が用いられてもよい。この場合においても、局所酸化膜は、半導体基板（活性層が形成される基板領域）の局所的な熱酸化を行なって生成しており、高熱処理が施されるため、同様、熱歪みが生じる。したがって、この発明に従う結晶軸方位を考慮した伸縮関数を用いて位置ずれ量の非線形成分を補正することにより、高精度の位置決めを行なうことができる。 In the manufacturing process shown in FIGS. 24 to 36, a trench isolation structure is used as an element isolation structure. However, a LOCOS film (local oxide film) may be used for element isolation. Also in this case, the local oxide film is generated by performing local thermal oxidation of the semiconductor substrate (the substrate region where the active layer is formed) and is subjected to high heat treatment. . Therefore, high-accuracy positioning can be performed by correcting the nonlinear component of the positional deviation amount using the expansion / contraction function in consideration of the crystal axis orientation according to the present invention.
この発明に従う重ね合わせ装置および方法は、半導体装置の製造ラインにおいて半導体ウェハとレチクルとの位置合わせが必要とされる露光装置および重ね合わせ検査装置に対して適用することができ、この重ね合わせ時の位置ずれ補正方法を利用して半導体装置を製造することができる。 The overlay apparatus and method according to the present invention can be applied to an exposure apparatus and overlay inspection apparatus that require alignment of a semiconductor wafer and a reticle in a semiconductor device production line. A semiconductor device can be manufactured by using the positional deviation correction method.
１ 半導体ウェハ、２ ショット領域、１０ａ−１０ｄ 位置ずれ量、２４，２５ 半導体ウェハ、２７ 基準シャントショット領域、２９ 対象ショット領域、１００ ウェハステージ、１０２ ウェハホルダ、１１０ レチクルステージ、１１２ レチクル、１２０ 照明系、１４０ 主制御系、２００ 製造ライン、２０４ａ，２０４ｂ 露光装置、２０５ａ，２０５ｂ 重ね合わせ検査装置、２０６ 生産管理システム、２１６ アライメント補正部、２１７ データベース、２２０ 半導体ウェハ、３００ 半導体基板、３１０ａ，３１０ｂ，３１０ｃ トレンチ分離領域、３１２，３１４ 不純物領域、３１５ａ，３１５ｂ ゲート電極、３１８ａ，３１８ｂ，３２２ａ，３２２ｂ，３２４ａ，３２４ｂ 不純物領域、３２８ａ−３２８ｄ コンタクト（プラグ）、３３０ａ−３３０ｄ 導電配線、３５５ 半導体ウェハ、３６０ バルク半導体基板。
1 semiconductor wafer, 2 shot area, 10a-10d displacement amount, 24, 25 semiconductor wafer, 27 reference shunt shot area, 29 target shot area, 100 wafer stage, 102 wafer holder, 110 reticle stage, 112 reticle, 120 illumination system, 140 Main control system, 200 Production line, 204a, 204b Exposure apparatus, 205a, 205b Overlay inspection apparatus, 206 Production management system, 216 Alignment correction unit, 217 Database, 220 Semiconductor wafer, 300 Semiconductor substrate, 310a, 310b, 310c
Claims (6)
前記被加工基板に形成されたマークの位置を検出する手段と、
前記検出手段により検出された結果に従って、前記被加工基板の各区画の基準位置からのずれを算出して該ずれを補正する手段とを備え、前記補正手段は、各前記区画の基準位置からのずれの算出時に、前記被加工基板の結晶軸方位に依存する伸縮関数を用いて位置ずれの非線形成分を補正する手段を含み、
前記伸縮関数は、前記被加工基板上の対象の区画の位置をｐとし、前記被加工基板の中心位置からの距離をＲとし、中心からの角度をθとすると、
Δｒ（ｐ）＝ｆ（ｒ，θ）
＝Ｒ・Ａ・ｃｏｓ（θ）＋Ｒ・Ｂ
で表わされ、前記ＡおよびＢは、前記被加工基板の材料および処理条件により決定される値である、位置ずれ補正装置。 A device that has a plurality of sections and corrects a misalignment of a stack of semiconductor processing substrates in which positioning marks are arranged corresponding to the sections,
Means for detecting the position of a mark formed on the substrate to be processed;
Means for calculating a deviation from a reference position of each section of the substrate to be processed according to a result detected by the detection means, and correcting the deviation from the reference position of each section. when the deviation of the calculated viewing including means for correcting the non-linear component of the position deviation with a telescopic function depending on the crystal axis orientation of the substrate to be processed,
The stretching function is such that the position of the target section on the substrate to be processed is p, the distance from the center position of the substrate to be processed is R, and the angle from the center is θ.
Δr (p) = f (r, θ)
= R ・ A ・ cos (θ) + R ・ B
Wherein A and B are values determined by the material of the substrate to be processed and processing conditions .
前記被加工基板に形成されたマークの位置を検出するステップと、
前記検出ステップにおいて検出された結果に従って前記被加工基板の各区画の基準位置からのずれを算出して該ずれを補正するステップとを備え、前記補正するステップは、各前記区画の基準位置からのずれの算出時に、前記被加工基板上の結晶軸方位に応じた伸縮関数を用いて位置ずれの非線形成分を補正するステップを含み、
前記伸縮関数は、前記被加工基板の位置をｐとし、前記被加工基板の中心位置からの距離をｒとし、前記中心からの角度をθとすると、
ΔＲ（ｐ）＝ｆ（Ｒ，θ）
＝Ｒ・Ａ・ｃｏｓ（θ）＋Ｒ・Ｂ
で表わされ、前記ＡおよびＢは、前記被加工基板の材料および処理条件により決定される値である、半導体装置の製造方法。 A method for manufacturing a semiconductor device using a method of correcting a positional deviation in superposition of a semiconductor substrate to be processed having a plurality of sections and positioning marks arranged corresponding to the sections,
Detecting a position of a mark formed on the substrate to be processed;
Calculating the deviation from the reference position of each section of the substrate to be processed according to the result detected in the detection step, and correcting the deviation, the correcting step from the reference position of each section when the deviation of the calculated viewing including the step of correcting the non-linear components of the positional deviation by using the expansion and contraction function in which the corresponding to the crystal axis orientation on the substrate to be processed,
The expansion / contraction function is expressed by assuming that the position of the substrate to be processed is p, the distance from the center position of the substrate to be processed is r, and the angle from the center is θ.
ΔR (p) = f (R, θ)
= R ・ A ・ cos (θ) + R ・ B
Wherein A and B are values determined by the material and processing conditions of the substrate to be processed .
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