JP5175379B2 - 選択可能な下位精度を有する浮動小数点プロセッサ - Google Patents
選択可能な下位精度を有する浮動小数点プロセッサ Download PDFInfo
- Publication number
- JP5175379B2 JP5175379B2 JP2011222834A JP2011222834A JP5175379B2 JP 5175379 B2 JP5175379 B2 JP 5175379B2 JP 2011222834 A JP2011222834 A JP 2011222834A JP 2011222834 A JP2011222834 A JP 2011222834A JP 5175379 B2 JP5175379 B2 JP 5175379B2
- Authority
- JP
- Japan
- Prior art keywords
- floating point
- bits
- floating
- excess
- point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/483—Computations with numbers represented by a non-linear combination of denominational numbers, e.g. rational numbers, logarithmic number system or floating-point numbers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/3001—Arithmetic instructions
- G06F9/30014—Arithmetic instructions with variable precision
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30141—Implementation provisions of register files, e.g. ports
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30189—Instruction operation extension or modification according to execution mode, e.g. mode flag
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/3808—Details concerning the type of numbers or the way they are handled
- G06F2207/3812—Devices capable of handling different types of numbers
- G06F2207/3816—Accepting numbers of variable word length
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Software Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- Mathematical Analysis (AREA)
- Computational Mathematics (AREA)
- Computing Systems (AREA)
- Nonlinear Science (AREA)
- Complex Calculations (AREA)
- Advance Control (AREA)
- Saccharide Compounds (AREA)
- Measuring Or Testing Involving Enzymes Or Micro-Organisms (AREA)
- Electrotherapy Devices (AREA)
- Hardware Redundancy (AREA)
Description
浮動小数点プロセッサはある数学的な計算、例えば、乗算、割算、三角関数、および指数関数、を高速で行う専門化された計算ユニットである。よって、強力な計算システムはしばしば、主プロセッサの部分としてかまたは共同プロセッサとして、浮動小数点プロセッサを組み込む。1数字の浮動小数点表示は典型的に符号部、指数、および仮数を含む。浮動小数点数の数値を見つけ出すために、仮数は指数の冪に累乗された底(base)(通常コンピュータでは2)によって掛け合わされる。符号は結果値にあてはめられる。
Claims (17)
- 浮動小数点計算ユニットにおいて演算浮動小数点演算を実行する方法であって、
浮動小数点演算のためのフォーマットを選択すること、および、該浮動小数点演算のための下位精度を選択すること、
サブセットから1つまたはそれ以上の過剰ビットを排除することによって、選択された下位精度に従い、浮動小数点レジスタ内に蓄積された複数のビットのサブセットを決定すること、ここにおいて、該浮動小数点レジスタは指数ビットを蓄積するように構成された指数セクションおよび端数ビットを蓄積するように構成された端数セクションを含み、そして該端数ビットは1つまたはそれ以上の過剰ビットを含み、そして、
該複数のビットの該サブセットのみを使用して該浮動小数点演算を実行すること
を含み、
該選択された下位精度によって特徴づけられた入力数を発生するために、該レジスタから該サブセット内に含まれた該ビットのみを読み取ること、および該過剰ビットのいずれをも読み取らないこと、そして
複数の出力ビットを有する出力数を発生するために、該入力数上で該浮動小数点演算を実行することによって特徴づけられる、方法。 - 該1つまたはそれ以上の過剰ビットに関する論理ゲートを低漏洩状態にさせるために、該1つまたはそれ以上の過剰ビットの値を修正することをさらに含む、請求項1記載の方法。
- 該出力数から該選択された下位精度を超過する該出力ビットのいずれかを切り詰めることをさらに含み、それにより該選択された下位精度によって特徴づけられた切り詰められた出力数を発生する、請求項1記載の方法。
- 該出力数を該選択された下位精度にまるめることをさらに含む、請求項1または3記載の方法。
- 該サブセット内の該ビットを読み取ることは該サブセット内の該ビットラインのすべてをプリチャージすること、および該過剰ビットのすべてをディスチャージされた状態のままにすることを含む、請求項1記載の方法。
- 該レジスタは複数のレジスタエレメントを具備し、各レジスタエレメントは該複数のビットのそれぞれの1つに対応し、そして該浮動小数点演算を実行することは該過剰ビットの1つに対応する該レジスタエレメントのいずれかに対する電源供給を停止することを含む、請求項1乃至5のいずれかに記載の方法。
- 該浮動小数点のためのフォーマットは、
1つの符号ビット、8指数ビット、および23端数ビットを含むシングルフォーマット、
1つの符号ビット、11指数ビット、および52端数ビットを含むダブルフォーマット、および
1つの符号ビット、15指数ビット、および64仮数ビットを含む拡張フォーマット、の少なくとも1つを含む請求項1乃至6のいずれかに記載の方法。 - 該浮動小数点演算は、浮動小数点加算、浮動小数点減算、浮動小数点乗算、浮動小数点割算、浮動小数点平方根抽出、浮動小数点三角関数計算、浮動小数点指数関数計算、および浮動小数点対数関数計算の少なくとも1つを含む、請求項1乃至7のいずれかに記載の方法。
- 浮動小数点プロセッサであって、
浮動小数点フォーマット内の複数のビットを蓄積するように構成されたレジスタ、
浮動小数点演算のためのフォーマットを選択し、該選択されたフォーマットのための下位精度を選択するように構成された、および、該サブセットから1つまたはそれ以上の過剰ビットを排除することによって、該選択された下位精度に従って該複数のビットのサブセットを決定するようにさらに構成されたコントローラ、および
該複数のビットの該サブセットのみを使用して該浮動小数点演算を実行するように構成された浮動小数点演算子
を具備し、
該選択された下位精度によって特徴づけられた1つまたはそれ以上の浮動小数点数を入力として受け入れるように、該レジスタから該サブセット内の該ビットのみを読み取ること、および該過剰ビットのいずれをも読み取らないことによって特徴づけられ、ここにおいて、該浮動小数点演算子は複数の出力ビットを有する出力数を発生するように該1つまたはそれ以上の入力浮動小数点数上で該浮動小数点演算を実行するようにさらに構成される、
浮動小数点プロセッサ。 - 該コントローラはユーザ入力に応じて該下位精度を選択するようにさらに構成された、請求項9記載の浮動小数点プロセッサ。
- 該浮動小数点レジスタは指数ビットを蓄積するように構成された指数セクションおよび端数ビットを蓄積するように構成された端数セクションを具備し、および
該端数ビットは1つまたはそれ以上の過剰ビットを具備する、
請求項9記載の浮動小数点プロセッサ。 - 該コントローラは該1つまたはそれ以上の過剰ビットに関する論理ゲートを低漏洩状態にさせるために、該1つまたはそれ以上の過剰ビットの値を修正するようにさらに構成される、請求項9記載の浮動小数点プロセッサ。
- 該浮動小数点演算子は、
浮動小数点加算および減算を実行するように構成された浮動小数点加算器、
浮動小数点乗算を実行するように構成された浮動小数点乗算器、
浮動小数点割算を実行するように構成された浮動小数点除算器、
浮動小数点平方根抽出を実行するように構成された浮動小数点平方根抽出器、
浮動小数点指数関数を計算するように構成された浮動小数点指数演算子、
浮動小数点対数関数を計算するように構成された浮動小数点対数演算子、および
浮動小数点三角関数を計算するように構成された浮動小数点三角関数演算子の少なくとも1つを具備する、
請求項9記載の浮動小数点プロセッサ。 - 該浮動小数点演算子は該出力数から該選択された下位精度を超過する該出力ビットのいずれかを切り詰めるようにさらに構成され、それにより該選択された下位精度によって特徴づけられた切り詰められた出力数を発生する、
請求項9乃至13のいずれかに記載の浮動小数点プロセッサ。 - 該浮動小数点演算子は該出力数を該選択された下位精度にまるめるようにさらに構成される、請求項9乃至14のいずれかに記載の浮動小数点プロセッサ。
- 該浮動小数点演算子は該サブセット内の該ビットのすべてをプリチャージするように、および該過剰ビットのすべてをディスチャージされた状態のままにするようにさらに構成される、請求項9記載の浮動小数点プロセッサ。
- 該レジスタは複数のレジスタエレメントを具備し、各レジスタエレメントは該複数のビットのそれぞれの1つに対応し、そして該コントローラは該過剰ビットの1つに対応する該レジスタエレメントのいずれかに対する電源供給を停止するようにさらに構成される、請求項9乃至16のいずれかに記載の浮動小数点プロセッサ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US11/244,492 | 2005-10-05 | ||
US11/244,492 US7725519B2 (en) | 2005-10-05 | 2005-10-05 | Floating-point processor with selectable subprecision |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008534695A Division JP2009512017A (ja) | 2005-10-05 | 2006-10-04 | 選択可能な下位精度を有する浮動小数点プロセッサ |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2012069123A JP2012069123A (ja) | 2012-04-05 |
JP5175379B2 true JP5175379B2 (ja) | 2013-04-03 |
Family
ID=37575238
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008534695A Withdrawn JP2009512017A (ja) | 2005-10-05 | 2006-10-04 | 選択可能な下位精度を有する浮動小数点プロセッサ |
JP2011222834A Expired - Fee Related JP5175379B2 (ja) | 2005-10-05 | 2011-10-07 | 選択可能な下位精度を有する浮動小数点プロセッサ |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008534695A Withdrawn JP2009512017A (ja) | 2005-10-05 | 2006-10-04 | 選択可能な下位精度を有する浮動小数点プロセッサ |
Country Status (10)
Country | Link |
---|---|
US (1) | US7725519B2 (ja) |
EP (1) | EP1934710B8 (ja) |
JP (2) | JP2009512017A (ja) |
KR (1) | KR100955557B1 (ja) |
CN (1) | CN101317152B (ja) |
AT (1) | ATE459040T1 (ja) |
DE (1) | DE602006012523D1 (ja) |
ES (1) | ES2340527T3 (ja) |
IL (1) | IL190644A0 (ja) |
WO (1) | WO2007044493A1 (ja) |
Families Citing this family (30)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8938485B1 (en) * | 2008-02-12 | 2015-01-20 | Nvidia Corporation | Integer division using floating-point reciprocal |
US20110004644A1 (en) * | 2009-07-03 | 2011-01-06 | Via Technologies, Inc. | Dynamic floating point register precision control |
TWI489374B (zh) * | 2009-10-26 | 2015-06-21 | Via Tech Inc | 判斷系統及方法 |
JP5426451B2 (ja) * | 2010-03-30 | 2014-02-26 | アズビル株式会社 | 位相出力回路 |
US8918446B2 (en) * | 2010-12-14 | 2014-12-23 | Intel Corporation | Reducing power consumption in multi-precision floating point multipliers |
US9128697B1 (en) * | 2011-07-18 | 2015-09-08 | Apple Inc. | Computer numerical storage format with precision type indicator |
KR101482828B1 (ko) * | 2011-12-21 | 2015-01-14 | 인텔 코오퍼레이션 | 압축되지 않은 비디오 인터커넥트들 상의 송신을 위한 이미지 데이터의 지각적 무손실 압축 |
WO2013095460A1 (en) * | 2011-12-21 | 2013-06-27 | Intel Corporation | Perceptual lossless compression of image data to reduce memory bandwidth and storage |
WO2013095535A1 (en) * | 2011-12-22 | 2013-06-27 | Intel Corporation | Floating point rounding processors, methods, systems, and instructions |
US9792087B2 (en) * | 2012-04-20 | 2017-10-17 | Futurewei Technologies, Inc. | System and method for a floating-point format for digital signal processors |
US8971451B2 (en) * | 2012-12-11 | 2015-03-03 | Futurewei Technologies, Inc. | Efficient baseband signal processing system and method |
GB2528497B (en) * | 2014-07-24 | 2021-06-16 | Advanced Risc Mach Ltd | Apparatus And Method For Performing Floating-Point Square Root Operation |
US9916130B2 (en) * | 2014-11-03 | 2018-03-13 | Arm Limited | Apparatus and method for vector processing |
GB2539265B (en) * | 2015-06-12 | 2020-07-29 | Advanced Risc Mach Ltd | Apparatus and method for controlling rounding when performing a floating point operation |
FR3063855B1 (fr) * | 2017-03-08 | 2019-04-12 | Areva Np | Circuit logique programmable de commande d'une installation electrique, en particulier une installation nucleaire, dispositif et procede de commande associes |
CN107291419B (zh) * | 2017-05-05 | 2020-07-31 | 中国科学院计算技术研究所 | 用于神经网络处理器的浮点乘法器及浮点数乘法 |
US10740067B2 (en) | 2017-06-23 | 2020-08-11 | International Business Machines Corporation | Selective updating of floating point controls |
US10725739B2 (en) | 2017-06-23 | 2020-07-28 | International Business Machines Corporation | Compiler controls for program language constructs |
US10310814B2 (en) | 2017-06-23 | 2019-06-04 | International Business Machines Corporation | Read and set floating point control register instruction |
US10684852B2 (en) | 2017-06-23 | 2020-06-16 | International Business Machines Corporation | Employing prefixes to control floating point operations |
US10379851B2 (en) | 2017-06-23 | 2019-08-13 | International Business Machines Corporation | Fine-grained management of exception enablement of floating point controls |
US10481908B2 (en) | 2017-06-23 | 2019-11-19 | International Business Machines Corporation | Predicted null updated |
US10514913B2 (en) | 2017-06-23 | 2019-12-24 | International Business Machines Corporation | Compiler controls for program regions |
CN108170402A (zh) * | 2017-11-24 | 2018-06-15 | 中核控制***工程有限公司 | 一种基于fpga的浮点数对数函数实现方法 |
CN110825436B (zh) * | 2018-08-10 | 2022-04-29 | 昆仑芯(北京)科技有限公司 | 应用于人工智能芯片的计算方法和人工智能芯片 |
US11455766B2 (en) * | 2018-09-18 | 2022-09-27 | Advanced Micro Devices, Inc. | Variable precision computing system |
GB2580153B (en) * | 2018-12-21 | 2021-01-06 | Graphcore Ltd | Converting floating point numbers to reduce the precision |
CN113126954B (zh) * | 2019-12-31 | 2024-04-09 | 华为技术有限公司 | 浮点数乘法计算的方法、装置和算术逻辑单元 |
US11188329B1 (en) * | 2020-06-24 | 2021-11-30 | Micron Technology, Inc. | Dynamic precision bit string accumulation |
US20240201993A1 (en) * | 2022-12-16 | 2024-06-20 | Advanced Micro Devices, Inc. | Data Evaluation Using Processing-in-Memory |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4318014A (en) | 1979-07-27 | 1982-03-02 | Motorola, Inc. | Selective precharge circuit for read-only-memory |
JPH06282412A (ja) * | 1993-03-29 | 1994-10-07 | Fuji Xerox Co Ltd | 浮動小数点演算装置 |
JP3356613B2 (ja) * | 1996-02-14 | 2002-12-16 | 日本電気株式会社 | 加算方法および加算器 |
US5764555A (en) * | 1996-03-13 | 1998-06-09 | International Business Machines Corporation | Method and system of rounding for division or square root: eliminating remainder calculation |
JP3462054B2 (ja) * | 1997-10-16 | 2003-11-05 | 株式会社東芝 | 並列加減算回路 |
US6253299B1 (en) * | 1999-01-04 | 2001-06-26 | International Business Machines Corporation | Virtual cache registers with selectable width for accommodating different precision data formats |
KR100325430B1 (ko) * | 1999-10-11 | 2002-02-25 | 윤종용 | 상이한 워드 길이의 산술연산을 수행하는 데이터 처리장치 및 그 방법 |
US6946903B2 (en) * | 2003-07-28 | 2005-09-20 | Elixent Limited | Methods and systems for reducing leakage current in semiconductor circuits |
US7418606B2 (en) | 2003-09-18 | 2008-08-26 | Nvidia Corporation | High quality and high performance three-dimensional graphics architecture for portable handheld devices |
-
2005
- 2005-10-05 US US11/244,492 patent/US7725519B2/en active Active
-
2006
- 2006-10-04 JP JP2008534695A patent/JP2009512017A/ja not_active Withdrawn
- 2006-10-04 AT AT06816375T patent/ATE459040T1/de not_active IP Right Cessation
- 2006-10-04 DE DE602006012523T patent/DE602006012523D1/de active Active
- 2006-10-04 WO PCT/US2006/039063 patent/WO2007044493A1/en active Application Filing
- 2006-10-04 EP EP06816375.7A patent/EP1934710B8/en active Active
- 2006-10-04 CN CN2006800444665A patent/CN101317152B/zh active Active
- 2006-10-04 ES ES06816375T patent/ES2340527T3/es active Active
- 2006-10-04 KR KR1020087010841A patent/KR100955557B1/ko not_active IP Right Cessation
-
2008
- 2008-04-06 IL IL190644A patent/IL190644A0/en unknown
-
2011
- 2011-10-07 JP JP2011222834A patent/JP5175379B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
EP1934710A1 (en) | 2008-06-25 |
WO2007044493A1 (en) | 2007-04-19 |
CN101317152B (zh) | 2011-04-27 |
US20070078923A1 (en) | 2007-04-05 |
ES2340527T8 (es) | 2020-03-20 |
JP2012069123A (ja) | 2012-04-05 |
ATE459040T1 (de) | 2010-03-15 |
ES2340527T3 (es) | 2010-06-04 |
CN101317152A (zh) | 2008-12-03 |
JP2009512017A (ja) | 2009-03-19 |
DE602006012523D1 (de) | 2010-04-08 |
EP1934710B8 (en) | 2020-10-28 |
EP1934710B1 (en) | 2010-02-24 |
KR20080055985A (ko) | 2008-06-19 |
US7725519B2 (en) | 2010-05-25 |
IL190644A0 (en) | 2008-12-29 |
KR100955557B1 (ko) | 2010-04-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5175379B2 (ja) | 選択可能な下位精度を有する浮動小数点プロセッサ | |
JP6495220B2 (ja) | 選択可能な副精度に対して、低減された電力要求を有する浮動小数点プロセッサ | |
US6697832B1 (en) | Floating-point processor with improved intermediate result handling | |
US9519460B1 (en) | Universal single instruction multiple data multiplier and wide accumulator unit | |
US7346643B1 (en) | Processor with improved accuracy for multiply-add operations | |
EP3447634B1 (en) | Non-linear function computing device and method | |
US6996596B1 (en) | Floating-point processor with operating mode having improved accuracy and high performance | |
US8060551B2 (en) | Method and apparatus for integer division | |
US7725522B2 (en) | High-speed integer multiplier unit handling signed and unsigned operands and occupying a small area | |
US8019805B1 (en) | Apparatus and method for multiple pass extended precision floating point multiplication | |
JP4273071B2 (ja) | 除算・開平演算器 | |
JPH05241787A (ja) | 算術演算におけるスティッキイ・ビット値の判別装置 | |
US8250126B2 (en) | Efficient leading zero anticipator | |
JPH0687219B2 (ja) | 制御方法 | |
Sasikumar et al. | Efficient FPGA Floating-Point Multiplier with ATM and XOR-MUX | |
JP2002023997A (ja) | 浮動小数点演算のための選択ベースの丸め方法 | |
MX2008004592A (en) | Floating-point processor with selectable subprecision | |
THUAN | A NOVEL QUOTIENT PREDICTION FOR FLOATING-POINT DIVISION | |
Aitmyrza et al. | ARITHMETIC OPERATIONS OVER FLOATING-POINT NUMBERS | |
SWETHA et al. | VLSI Implementation of a High Speed Single Precision Floating Point Multiplier using Verilog | |
Villalba-Moreno | Digit recurence division under HUB format |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120807 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120808 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121106 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121204 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130104 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5175379 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |